JPH09167497A - プログラム可能および変換可能不揮発性メモリアレイ - Google Patents

プログラム可能および変換可能不揮発性メモリアレイ

Info

Publication number
JPH09167497A
JPH09167497A JP19119196A JP19119196A JPH09167497A JP H09167497 A JPH09167497 A JP H09167497A JP 19119196 A JP19119196 A JP 19119196A JP 19119196 A JP19119196 A JP 19119196A JP H09167497 A JPH09167497 A JP H09167497A
Authority
JP
Japan
Prior art keywords
line
well
array
cell
voltage
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP19119196A
Other languages
English (en)
Inventor
Giovanni Santin
サンティン ジョバンニ
Giulio Marotta
マロッタ ギウリオ
Piersimoni Pietro
ピエルシモニ ピエトロ
Cristina Lattaro
ラッタロ クリスティナ
Michael C Smayling
シー．スメイリング マイクル
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Texas Instruments Inc
Original Assignee
Texas Instruments Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Texas Instruments Inc filed Critical Texas Instruments Inc
Publication of JPH09167497A publication Critical patent/JPH09167497A/ja
Pending legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/14—Circuits for erasing electrically, e.g. erase voltage switching circuits
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H10B41/42—Simultaneous manufacture of periphery and memory cells
    • H10B41/49—Simultaneous manufacture of periphery and memory cells comprising different types of peripheral transistor

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)
  • Read Only Memory (AREA)

Abstract

(57)【要約】 【課題】 プログラム可能不揮発性メモリおよびそのア
レイに関する。 【解決手段】 一つもしくはそれ以上の不揮発性プログ
ラム可能メモリセルを選択的に消去する方法において，
第１導電型半導体材料の半導体基板に集積回路を備え，
メモリアレイのセルを含み，各セルはセルをプログラム
するために電荷をチャージするためのフローティングゲ
ートとセルを読むための制御電極をもち，アレイは複数
の行ラインおよび複数の列ラインおよび複数の出力ライ
ンを持ち，該セルは該第１導電型半導体材料の第１ウェ
ルに形成され，該第１ウェルは第２半導体型半導体材料
の第２ウェルに形成され，該第１ウェルはひとつもしく
はそれ以上のグループのセルを含み，選択された一つも
しくはそれ以上の列ラインに高電圧源を印加し，選択さ
れた一つもしくはそれ以上の列ラインにゼロ電圧源を印
加し，および非選択の行ラインに高電圧源を印加する構
成をもつ。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は，集積回路プロセス
およびそのようにして製造される集積回路に関し，特
に，ＥＰＲＯＭ，ＥＥＰＲＯＭおよびフラッシュＥＰＲ
ＯＭのような不揮発性メモリセルおよびそのアレイの製
造に関するものである。
【０００２】
【従来の技術】今日，数タイプのプログラム可能な不揮
発性セルが知られ，そして使用されている。消去可能プ
ログラム可能読み出し専用メモリ，即ちＥＰＲＯＭセル
は，アバランシェ注入を利用して電子により不揮発性基
板にチャージできるフローティングゲートを備える電界
効果トランジスタ，即ちＦＥＴを含むメモリセルであ
る。そのようにチャージされたフローティングゲートを
もつ装置は，制御ゲートに読み出しレベルの正電圧が印
加されても導電しないが，一方，そのようにチャージさ
れたフローティングゲートをもたないものは，そのよう
な電圧が制御電極に印加された時，導通する。そのた
め，そのようなセルのアレイは選択的にプログラム可能
である。
【０００３】その電荷は，アレイが消去されなければ，
使用目的の間，永遠にフローティングゲートに残る。そ
のようなアレイは，そこに紫外線照射により消去され
る。電気的に消去可能プログラム可能読み出し専用メモ
リセル，即ちＥＥＰＲＯＭは，アバランシェ注入を使用
して電子によりチャージできるフローティングゲートを
備える電解効果トランジスタ，即ちＦＥＴを含むＥＰＲ
ＯＭに類似のメモリセルであるが，各セルは独立に電気
的消去可能である。ＥＥＰＲＯＭアレイは，ＥＰＲＯＭ
アレイより柔軟であるが，ＥＰＲＯＭアレイより著しく
大きい。最後に，フラッシュＥＰＲＯＭは，しばしばフ
ラッシュメモリとして参照されるが，同様にアバランシ
ェ注入を使用してチャージすることのできるフローティ
ングゲートをもつ。しかし，フラッシュＥＰＲＯＭセル
は，フォーラ−ノルデンハイム トンネリング，アレイ
に光印加を不要にする電気的効果，を使用して消去可能
なものである。フラッシュＥＰＲＯＭアレイでは，ＥＰ
ＲＯＭと同様に，全アレイが消去されるが，ＥＥＰＲＯ
Ｍではむしろ独立なセルである。
【０００４】これらのあらゆるＮＶＰＡの不利な点は，
それらをプログラムするために，そしてＥＥＰＲＯＭお
よびフラッシュメモリでは，それらを消去するためにか
なり高い電圧がセルに印加されなければならないことで
ある。これらの電圧は通常１５ボルトのオーダである。
結果として，行と列の信号を得ることに関係する装置
は，この電圧に耐えるように大きく作られねばならな
い。２ミクロンのオーダのデバイス長が，そのような電
圧の大きさの場合，普通である。そのような装置は，対
照的に０．８ミクロンのオーダのチャネル長をもつ低電
力装置より大きいスペースをとるばかりでなく，低電力
装置よりより著しく遅いアクセスである。さらに，進歩
した半導体処理技術は装置サイズをより小さく，小さく
している。これは，与えられたサイズのチップに沢山の
装置を許容すると同時により速い装置を含むように利益
をもたらしている一方において，高電圧装置は，おおむ
ね低電圧装置の縮小ではない。これは，より小さい技術
においても必要とされるプログラムおよび消去電圧が同
じオーダであるからである。そのようなわけで，高電圧
装置は，これらのより小さい技術においてもおおよそ同
じサイズでなければならない。その結果として，装置の
大きさは技術の進歩とともに縮小されているが，ＮＶＰ
Ａアレイは，望ましい大きさに縮小できず，そして速度
の増大も同様に望むより小さい。
【０００５】ＮＶＰＡアレイの使用の他の問題は，その
応用に生じる。例えば，埋め込まれたフラッシュメモリ
およびＥＰＲＯＭメモリは，これらの複雑なチップの開
発者により基本的にデジタル信号プロセッサ，即ちＤＳ
Ｐおよびマイクロ制御ユニット，即ちＭＣＵにおいてに
共通的に使用されている。埋め込まれたアレイがプログ
ラム情報のみを蓄積し，データでない応用場合，永久Ｒ
ＯＭ，すなわちマスクＲＯＭ，チップバージョン，が大
製造量で低コストとなるように後に開発される。しか
し，これは，ＮＶＰＡを完全に異なるＲＯＭアレイモジ
ュールで置き換える必要がある。転じて，これは，新し
いチップのルーティング，フロアプランニング，および
時間を消費し，高価である同様のことを必要とし，しば
しばＮＶＰＡモジュールより大きいＲＯＭモジュールを
使用する結果となるが，というのは通常のＲＯＭは，プ
ログラムコンタクトもしくはビアを持ち，ＮＶＰＡより
大きいセルサイズであるからである。
【０００６】さらに，問題は，フラッシュメモリに関し
て特有のことであって，これらのメモリのその消去は，
通常全アレイについてであることが上述されたが，多く
の応用において，非選択的セグメントのプログラムを保
持するようにアレイのセグメントを最小限に消去可能で
あることが望ましいということである。フラッシュメモ
リのセグメント化は知られている。しかし，これは，物
理的領域を各論理セクタで分離するためにアレイを分割
する必要があり，これは読み出しパスに遅れを加え，そ
してシリコン領域の損失を生じる。そのようなわけで，
上記の問題を克服するメモリセルの不揮発性プログラマ
ブルアレイの改良が必要である。本発明はこれ満たすも
のである。
【０００７】
【課題を解決するための手段】本発明によれば，方法
は，一つもしくはそれ以上の集積回路の不揮発性プログ
ラム可能メモリセルを選択的に消去するために提供され
る。この方法は第１導電性半導体材料の半導体基板に製
造されたメモリセルのアレイに適用でき，各セルはセル
をプログラムするためのフローティングゲートおよびセ
ルを読み出すための制御ゲートを持ち，アレイは複数の
行ライン，複数の列ラインおよび複数の出力ラインをも
つ。セルは該第１導電型半導体材料の第１ウェルに形成
されるべきであり，第１ウェルは，第２導電型半導体材
料の第２ウェル中に形成され，第１ウェルは一つもしく
はそれ以上のグループのセルを含む。その方法は，高電
圧源を選択された一つもしくはそれ以上の行ラインに印
加し，ゼロ電圧源を選択された一つもしくはそれ以上の
行ラインに印加し，そして高電圧源を非選択の行ライン
に印加するステップを含む。その方法は，特に，フラッ
シュメモリに適切である。第１ウェルを分離したセルに
グループ化すること，およびそのようなグループに選択
的にその方法を適用することにより，消去がセクター化
される。本発明のこれらのおよび他の特徴が，発明の付
属の図面とどともになされる続く詳細な記述から技術に
熟達したものに明らかになる。
【０００８】
【実施例】
プロセスの概要 望ましい実施例の製造において使用されるプロセスは，
一つの分離したウェルのフローティングゲートセル，そ
のようなセルのライン，もしくはそのようなセルのアレ
イを製造することを含む。同時に，高電圧および低電圧
論理トランジスタが形成される。消去動作の間，消去さ
れるべき各メモリセルのソースは，制御ゲートが参照電
圧にある時に第１の正電圧にドライブされる。ここに開
示された発明の分離ウェルを使用することで，各セルの
ドレインおよびチャネルもまた，第１の正電圧に等しい
第２の正電圧に分離ウェルをドライブすることにより，
第１の正電圧に等しい電圧にドライブされ，フィールド
−プレート−ブレークダウン電圧の問題を取り除く。フ
ローティングゲートの下に拡散されたソース接合の消去
窓を必要としないので，各フローティングゼートセル
は，同じ技術を用いてなされる紫外線消去ＥＰＲＯＭセ
ルとおおよそ同じ面積をもつ一個のトランジスタセルで
ある。ソース近くの分離トンネル領域に対する先行技術
の必要なしに，マスキングステップおよびリン注入が省
略できる。望ましい実施例は，紫外線消去可能ＥＰＲＯ
Ｍの小さいサイズを持ち，紫外線消去可能ＥＰＲＯＭの
それよりわずかに大きい製造上の複雑さをもつＸ−セル
で実現される。マイクロコントローラの高電圧ＮとＰ−
チャネルトランジスタおよび低電圧ＮとＰ−チャネルト
ランジスタは，メモリセルが形成される時チップ上に形
成される。
【０００９】不揮発性メモリアレイは，Ｐ−ウェルに入
れられ，Ｐ−ウェルは深いＮ−ウェルにいれられる。二
つのウェルはメモリアレイを集積回路基板および他の集
積回路から分離する。同時に，深いＮ−ウェルは不揮発
性メモリアレイに対して形成され，深いＮ−ウェルが論
理回路の高電圧Ｐ−チャネルトランジスタのために形成
される。同時に，Ｐ−ウェルが不揮発性メモリアレイに
対して形成され，Ｐ−ウェルは低電圧のＮ−チャネルト
ランジスタのために形成される。
【００１０】０Ｖにおける制御ゲートと集積回路基板に
より，深いＮ−ウェルは，消去の間に不揮発メモリのソ
ース／ドレイン拡散およびＰ−ウェルへおおよそ＋１６
Ｖの正電圧の印加を可能にする。これに対して，０Ｖの
基板により，より小さい正の消去電圧（おおよそ＋１０
Ｖ）がソース／ドレイン拡散およびＰ−ウェルに印加さ
れ，そして負の消去電圧（おおよそ−６Ｖ）制御ゲート
に印加される。これらの電圧の印加は，メモリアレイの
セルがソース／ドレイン拡散とｐ−ウェルの間のｐ−ｎ
接合に電界−プレートストレス生じることなしに消去さ
れることを可能にする。
【００１１】語“ウェル”は，ここでは，半導体基板に
形成された比較的に大きい拡散領域を表す。そのような
拡散領域は，時により“ウェル”，“タンク”，もしく
は“桶”と呼ばれる。“ウェル”，“タンク”，もしく
は“桶”は一般的には，能動回路素子の拡散領域および
チャネルを含むように充分に大きい。
【００１２】プロセスは，先行技術の紫外線消去可能Ｘ
−タイプアレイのそれらに類似のサイズと構造をもつセ
ルの行と列をもつメモリアレイを結果的にもたらし，そ
して同一チップ上に高および低電圧論理回路を含む。最
終装置は，論理トランジスタと高密度フラッシュＥＰＲ
ＯＭ回路をもつメモリを結びつけ，双方に共に紫外線消
去可能ＥＰＲＯＭ構造に対する容易な製造方法で形成さ
れる。
【００１３】処理の詳細 図１を参照すると，メモリセル１０の行と列のアレイ１
をもつメモリ装置が示され，その各々は制御ゲート電極
１１，ソース１２およびドレイン１３をもつ絶縁ゲート
電界効果トランジスタである。セル１０は，制御ゲート
１１とソース１２とドレイン１３間のチャネルとの間に
フローティングゲートを含む。
【００１４】各行のあらゆるセルの制御ゲート１１は，
１組の列ライン１５に接続される。行ライン１５は，ラ
イン１７の行アドレスに基づく行ライン１５の一つを選
択するＸアドレスデコーダ１６に接続される。読み出し
動作において，選択されたライン１５の一つはハイにな
り他はローにとどまる。
【００１５】隣接するセル１０のドレイン１３は，Ｙ出
力ライン１８に共通に接続される。ライン１８は，Ｙ出
力選択トランジスタ１９を介して，Ｙ出力ライン２０に
接続される。トランジスタ１９のゲートは，供給電圧レ
ベルＶDD（約＋３Ｖから＋５Ｖ）をライン２２のひとつ
に印加しそして他をライン２３のアドレス入力に基づい
て接地を維持するライン２２を介してＹアドレスデコー
ダ２１に接続される。
【００１６】隣接するセル１０のソース１２は，仮想接
地ラインとして動作する列ライン２５の他のセットに共
通に接続される。各ライン２５は，列選択トランジスタ
２７を介して接地される。これらのトランジスタ２７の
あらゆるゲートは，最小の意味のあるアドレスビットＡ
0 およびその補数Ａ0 ＿に従ってＹアドレスデコーダ２
１から出力ライン２２を受け取り，そしてある与えられ
たＹアドレスに対するライン２８の一つのみを活性化す
るように動作する接地セレクタ２９にライン２８を介し
て接続される。
【００１７】読み出しモードにおいて，Ｘアドレスデコ
ーダ１６は，ライン１７の行ラインアドレス信号および
マイクロプロセッサからの信号に応答して，ＶDDを選択
された行ラインＸａ（および、そのように選択された制
御ゲート１１）に印加し，そして選択されない行ライン
１５にグランドを印加するように動作する。行ラインＸ
ａは行アドレスライン１５の一つである。Ｙアドレスデ
コーダ２１が動作し，ライン２３の列アドレス信号に応
答して，ライン２２ａにＶDDを印加することによりトラ
ンジスタ１９ａをターンオンし，ＤＡＴＡ ＯＵＴ端子
に接続されるセンスアンプリファイア（図示せず）があ
らかじめ選択された正電圧Ｖｓｅｎ（約＋１Ｖから＋
１．５Ｖ）を選択されたドレイン−列ライン１８ａに印
加する。非選択のドレイン−列ライン１８は，フロート
（トランジスタ１９のハイインピーダンスに接続され
る）になることを許容し，センサアンプから接続をはず
される。接地選択回路２９は，トランジスタ２７ａをタ
ーンオンするように動作し，特定のソース−列ライン２
５をグランドに接続する。他の全てのソース−列ライン
２５はＶｘに接続され，それは，この関連するトランジ
スタ２６を介してＶSENと同じレベルにある。同時に，
ライン７ａはトランジスタ２６ａをターンオフするよう
に働く。他の全てのトランジスタ２６はこの時オンであ
り，全ての非選択のソース−列ライン２５をＶｘにす
る。選択されたドレイン−列ライン１８ａおよび選択さ
れた行ラインＸａに接続されるセル１０ａの導電性もし
くは非導電性状態は，ＤＡＴＡ ＯＵＴ端子に接続され
るセンスアンプリファイアにより検出される。
【００１８】書き込み即ちプログラムモードにおいて，
Ｘアドレスデコーダ１６は，ライン１７の行ラインアド
レス信号およびマイクロプロセッサからの信号に応答し
て，選択されたセル１０ａの制御ゲート導電体１１を含
む選択された行ラインＸａにあらかじめ選択された第１
プログラミング電圧ＶGG（約＋１１Ｖから＋１３Ｖ）を
置くように動作する。Ｙアドレスデコーダ２１は，また
選択されたドレイン−列ライン１８ａおよびそのために
選択されたセル１０ａのドレイン領域１３に第２プログ
ラミング電圧Ｖpp（約＋５Ｖから＋８Ｖに減少されたＶ
pp）を置くように動作する。非選択のドレイン−列ライ
ン１８は浮遊である。選択されたソース−列ライン２５
はトランジスタ２７ａを介してグランドに接続される。
非選択のソース−列ライン２５は，フロートを許容され
る。非選択の行ラインは，接地される。これらのプログ
ラミング電圧は，結果的に，選択されたセル１０ａのチ
ャネルに高電流（ドレイン１３からソース１２へ）条件
を生成し，選択されセルのフローティングゲート１４に
チャネル酸化物を横切って注入されるチャネルホット電
子および／もしくはアバランシェ−ブレークダウン電子
（ホットキャリア）をソースチャネル接合の近くに生成
する。プログラミング時間は，チャネル領域に関して約
−２Ｖから−６Ｖの負のプログラム電荷でフローティン
グゲート１４をプログラムするように充分に長い。フロ
ーティングゲート１４への電子注入は，オンして，選択
されたセル１０ａのフローティングゲート１４の下のソ
ース−ドレインパスを非導電，“ゼロ”ビットとして読
まれる状態にする。プログラムされないセル１０は，導
電性に残るフローティングゲートの下にソース−ドレイ
ンを持ち，そしてこれはのセル１０は“１”ビットとし
て読まれる。
【００１９】上記のプログラムおよび読み出し動作の例
の間に，Ｐ−ウェル３３およびＮ−ウェル３１（図２参
照）に位置するセル１０は，プログラムされ，そして０
ＶでＰ−ウェル３３およびＮ−ウェル３１により消去さ
れる。
【００２０】アレイ１がフラッシュメモリセルから構成
される時，低電圧Ｐ−ウェル３３にアレイを置くこと，
高電圧Ｎ−ウェル３１とともにＰ−ウェル３３を入れる
こと，Ｐタイプ基板３０の全てが，アレイ１に対する新
しい電子消去方法を許容する。このモードにおいて，Ｐ
−ウェル３３およびＮ−ウェル３１はともに短絡され，
約＋１６Ｖの空間消去電圧ＶEEが使用される。しかし，
この電圧レベルをセルのウェルに印加することは，基板
に実行可能でない電圧を印加することを必要とするであ
ろう。
【００２１】この消去モードに含まれる電圧のセット
は，後の表１の欄に示される。ワードラインにゼロＶも
しくはＶEEを使用することを選択することを許容する間
に，この消去モードは，さらに，セクタの物理的分離を
要求することなく選択的消去のためのセクタ化を許容す
る。セクタ化は行による。選択された行は，フローティ
ングゲートを保護するためにＶEEにある非選択行ライン
１５とともにゼロＶの行ライン１５をもつ。
【００２２】“ソース”および“ドレイン”としてここ
に使用されている語は入れ換え可能である。例えば，メ
モリセル１０のソース領域１２およびドレイン領域１３
に印加される電圧は，上記の読み出し例において入れ換
えできる。便宜的に読み出しおよび書き込み電圧は下記
の表で与えられる。
【００２３】
【表１】
【００２４】図１の装置を作成する方法は，図２および
図３−図１３を参照して記述される。方法の記述は，セ
ル１０のＸ−セルアレイの形成および同一チップ上の論
理回路の高電圧Ｐ−チャネルトランジスタＨＶＰＴおよ
び低電圧Ｎ−チャネルトランジスタＬＶＮＴの双方を形
成するためのプロセスにのみ関係する。論理回路は通常
高電圧Ｎ−チャネルトランジスタＨＶＮＴおよび低電圧
Ｐ−チャネルトランジスタＬＶＰＴを含む一方，Ｎ−チ
ャネルトランジスタＨＶＮＴおよび低電圧Ｐ−チャネル
トランジスタＬＶＰＴを形成するために使用される付加
的ステップは良く知られていて，そのため以下の議論に
含まれない。
【００２５】開始材料は，ｐ+ 基板３０のスライス上の
ｐ−ｅｐｉであり，非常に小さい部分のみが図に示され
る。ウェハは，おおよそ直径２０．３２ｃｍ（８イン
チ）であり，図２に示される部分はそのウェハのごく小
さい部分である。約４００オングストローム（Å）のパ
ッド酸化物ＰＯが表面に成長される。
【００２６】図３および４を参照すると，次のプロセス
を使用して深いＮ−ウェル３１が基板３０に形成され
る。深いＮ−ウェル３１はフォトレジストＰＲでパター
ン化される。メモリセル１０が形成されるべき領域の注
入領域の長さおよび幅は，大きさが，例えば，行のよう
なメモリアレイ１もしくはサブアレイを順番に入れるＰ
−ウェル３３を入れるのに充分な大きさでなければなら
ない。高電圧Ｐ−チャネルトランジスタＨＶＰＴが形成
されるべき領域の各注入領域の長さと幅は，大きさがそ
のトランジスタＨＶＰＴの各々のソース１２およびドレ
イン１３を入れるのに充分に大きくなければならない。
Ｎ−ウェル３１の注入は，それから，このましくは約
４．０×１０12イオン／ｃｍ2 のドーズ量で約８０Ｋｅ
ＶのエネルキーレベルのリンＰを用いて導電体化され
る。フォトレジストがそれから取り去られる。Ｎ−ウェ
ル３１のドーパントのアニールが，チッソガス中で高
温，およそ１２００°Ｃ，７００分間なされ，およそ７
μｍの深さの接合形成をする。これは，深いＮ−ウェル
領域３１の生成を完全にする。注入は，高電圧Ｐ−チャ
ネルトランジスタＨＶＰＴのチャネル領域を確定する。
【００２７】ここで，図４および５を参照すると，Ｐ−
ウェル３３は，メモリが形成されそして低電圧Ｎ−チャ
ネルトランジスタＬＶＮＴが形成されるべき各Ｎ−ウェ
ル３１に形成される。Ｐ−ウェル３３は，フォトレジス
ト層ＰＲによりパターン化され，おそらく約６．０×１
０12イオン／ｃｍ2 のドーズ量および約４０ＫｅＶのエ
ネルギーでボロンのＰ型注入がなされる。メモリアレイ
１が形成されるべき領域において，パターンの長さおよ
び幅はＰ−ウェル３３が深いＮ−ウェル３１により入れ
られることを可能にするために充分に小さくなければな
らないが，しかしメモリアレイ（即ちサブ−アレイ）を
いれるのに充分に大きくなければならない。Ｐ−ウェル
３３の深さは，Ｎ−ウェル３１の深さを越えてはならな
い。低電圧Ｎ−チャネルトランジスタＬＶＮＴが形成さ
れるべき領域の長さと幅は，大きさが各トランジスタＬ
ＶＮＴのソース１２とドレイン１３をいれるのに充分で
なければならない。注入は，メモリセル１０および低電
圧トランジスタＬＶＮＴのチャネル領域Ｃｈを確定す
る。フォトレジスト層が除去される。Ｐ−ウェル３３の
ドーパントのアニールが，おおよそ深さ２μｍを形成す
るために，チッソ雰囲気中でおおよそ１１００°Ｃの高
温で，約５００分間なされる。
【００２８】図７および８を参照すると，さらにプロセ
スが記述されている。慣用のチッソ／酸化物マスク層Ｎ
ＯＭが堆積され（図７）そして酸化物領域４１（図８）
を確定するためにパターン化される。酸化物領域４１
は，約６３００ないし７８００オングストローム（以下
Å）の領域の厚さに（図７−図１３の断面積の厚さはス
ケール通りではない）ローカル酸化（ＬＯＣＯＳ）によ
り成長する。成長は，約９００°Ｃで約６００分間の蒸
気のような雰囲気の酸化の元に生じる。熱酸化は，マス
クのエッジの近傍に成長し，鋭い変形のかわりに“バー
ドビーク”を形成する。マスク層は，弗化水素酸浸漬，
続く燐酸エッチにより取り除かれる。
【００２９】清浄ステップの後に，プリゲート酸化物層
（図示せず）が約３００Åの厚さに露出されたシリコン
表面に成長する。この点において，しきい値電圧調整注
入は，メモリセル１０のチャネルＣｈが位置されるべき
場所を含む活性領域において実行され，それらの領域は
フォトレジストを使用してパターン化される。例えば，
ボロンが，約１×１０12のドーズ量および約４０ＫｅＶ
のエネルギーレベルでメモリセル領域に注入される。フ
ォトレジストが剥がされそして活性領域の上の酸化層が
剥がされる。
【００３０】図９を参照すると，酸化層が，約１０５Å
の厚さの相対的に薄いゲート絶縁層４３を形成するため
に通常の技術を使用して構造の上に成長される。メモリ
セル１０のフローティングゲートとなる厚さ約１５００
Åの第１多結晶シリコン層（“ポリ１”）１４が表面に
堆積され，そしてリンを使用したＮ+ になるようにドー
プされる。第１多結晶シリコン層１４がフォトレジスト
を使用してパターン化され，そしてストリップがメモリ
セル１０のフローティンクゲートとなるものを部分的に
形成するためにエッチされる。同時に，第１多結晶シリ
コン層１４が，高電圧Ｐ−チャネルトランジスタＨＶＰ
Ｔおよび低電圧Ｎ−チャネルトランジスタＬＶＮＴのよ
うな論理トランジスタが形成されるべき領域を形成する
ために除去される。このステップはフォトレジスト除去
およびクリーンアップに続く。
【００３１】図９を再び参照すると，内部レベル絶縁層
４５がメモリセル１０が形成されるべき領域の構造の上
に形成される。内部レベル絶縁層４５は約１２０Åに酸
化層を成長させることにより形成され，それから約１５
０Åの厚さの窒化層を堆積する。内部レベル絶縁体の等
価的酸化物の厚さは約２００Åである。ポリ１および内
部レヘル絶縁体がエッチされる。このステップのための
パターン化されたフォトレジストが除去される。
【００３２】図９を再び参照すると，厚さ約４５００Å
の第２多結晶シリコン層（“ポリ２”）が，それはメモ
リアレイ１の制御ゲート／行ラインおよび論理回路の高
電圧Ｐ−チャネルトランジスタＨＶＰＴのゲートおよび
低電圧Ｎ−チャネルトランジスタＬＶＮＴになるのであ
るが，ウェハの表面を覆って堆積され，Ｎ+ になるよう
にリンで高度にドープされる。
【００３３】図１０を参照すると，デグレージングの後
にフォトレジストでパターニングして，論理回路の高電
圧Ｐ−チャネルトランジスタＨＶＰＴおよび低電圧Ｎ−
チャネルトランジスタＬＶＮＴがチップの論理領域でエ
ッチされる。フォトレジストで再びパターンニングした
後に，（ｉ）第２多結晶シリコン層１１，１５，（ii）
内部レベル絶縁層４５，および（iii)第１多結晶ストリ
ップ１４がチップのメモリ領域に形成される。このスタ
ックエッチは，複数の延長された制御ゲート１１／行ラ
イン１５を確定する。行ライン１５はメモリセル１０の
行を接続する。同じスタックエッチはフローティングゲ
ート１４の残りのエッジを分離して確定する。
【００３４】図１０を再び参照すると，フォトレジスト
層ＰＲが，全フラッシュアレイ１を覆うウィンドウを開
けるために堆積されてパターン化される。砒素の注入Ａ
ｓがメモリセル１０のソース１２とドレイン１３を作成
するために垂直にゼロ度で１２０ＫｅＶで約５×１０15
イオン／ｃｍ2 のドーズ量で実行される。酸化物が，側
壁５０を形成するために通常の方法で堆積されて除去さ
れ，約３００Åの酸化物（図示せず）が表面全体に堆積
される。
【００３５】図１１を参照すると，砒素注入Ａｓが，１
２０ＫｅＶで約３×１０15イオン／ｃｍ2 のドーズ量で
実行され，図示されていないチップの領域を保護して低
電圧Ｎ−チャネルトランジスタＬＶＮＴのソース１２お
よびドレイン１３を作るためにフォトレジストＰＲを使
用し，そしてＮ+ 領域５２がＮ−ウェル３１に接続する
ために使用される。
【００３６】図１２を参照すると，ボロンイオン注入Ｂ
が，２０ＫｅＶで約４×１０14イオン／ｃｍ2 で実行さ
れ，注入されないチップ領域を保護するため，および高
電圧Ｐ−チャネルトランジスタＬＶＰＴのソース１２お
よびドレイン１３を作るためにフォトレジストＰＲを使
用し，そしてＰ+ 領域５４がＰ−ウェル３３に接続する
ために使用される。
【００３７】図１３を参照すると，メモリセル１０の，
低電圧Ｎ−チャネルトランジスタＬＶＮＴおよび高電圧
Ｐ−チャネルトランジスタＨＶＰＴのドーパントが，ソ
ース１２およびドレイン１３の形成を完成するために２
０分間おおよそ９００℃でアニールステップでドライブ
される。ボロンリンシリケートガラス（ＢＰＳＧ）層
（図示せず）がスライスの表面を覆ってそれから堆積さ
れる。ＢＰＳＧの堆積に従って，基板３０が，ＢＰＳＧ
を与えるためのアニーリング周囲で約１時間，約９００
°Ｃで加熱され，注入損傷および接合プロファイルのド
ライブを回復する。列ライン１８と２５が，ソース１２
およびドレイン１３および他の接続が望まれるチップ上
の場所にホールをエッチングした後に層もしくはアルミ
ニュウムから形成される。列ライン１８と２５が形成さ
れると同時に，他の導電体が論理回路のために形成され
る。メモリと論理の双方のためのアレイを切り離すコン
タクトがＢＰＳＧ層を介してマスクされてエッチされ
る。
【００３８】分離したＰ−ウェル３３の一つの問題は高
ウェル抵抗である。高ウェル抵抗は，プログラミングの
間に重大な電圧低下を生じる。電圧低下は，Ｐ+ コンタ
クト領域５４により減少され，それは取り除かれるべき
であるが，望ましくは各Ｐ−ウェル３３の少なくとも一
つのサイドに沿って拡がる。
【００３９】端子５２と５４のような各拡散領域および
ソース１２とドレイン１３への金属ラインを形成するた
めに堆積され，マスクされそしてエッチされる。誘電体
および金属の付加的な層が堆積され，パターン化され，
内部接続として要求されるようにエッチされる。これ
に，保護オーバコートプロセスが続く。
【００４０】デコーダ 望ましい実施例は，不揮発性プログラマブルアレイをプ
ログラムする時に含まれる高電圧をデーコーディング回
路からあらゆるデコーディング論理を分離する新しいデ
コーダ回路を含み，それは，プロセスの改良でスケール
されるデコード速度と同じ程度により速いデコード可能
にし，そしてＲＯＭアレイへのＮＶＰＡの変換を容易に
するが，それは下記の説明によりあきらかにされる。
【００４１】新たに，図１４を参照すると，全てが図示
されるように内部接続された高電圧Ｎ−チャネル装置６
０，６２と６８および高電圧Ｐ−チャネル装置６４，６
６から構成される先行技術のＸアドレスデコーダの例が
示される。加えて，入力７０が第１論理信号を受けるた
めに備えられ，入力７２が第２論理信号を受けるために
備えられる，そして入力７４が第３論理信号を受けるた
めに備えられる。第１論理信号は，第２論理信号の反転
である。供給レベル電圧Ｖｄｄが入力７６に印加され
る。高電圧ＶGGがポート７８に備えられ，ポート８０は
接地ラインに接続される。出力１５は行ライン（図１参
照）である。プログラムの間および入力に読み出す間の
印加電圧，および行ライン１５の結果の電圧は次の表２
に示される。
【００４２】
【表２】
【００４３】図１４の回路により形成される論理機能
は，例示的であり，特定のデコードの例に本発明の原理
の適用を図示する目的のために単独で選択されることが
理解されるであろう。選択された特定の論理回路に特に
意味はない。
【００４４】示されるように，行ライン１５はプログラ
ムモードにおいてＶGGを伝播させねばならないため，装
置６０，６２，６４および６８は全て高電圧装置であ
る。そのため，上記のように，この先行技術のデコーダ
は望むより遅い。
【００４５】新たに，図１５を参照すると，望ましい実
施例に従う新しいデコーダ１６が示され，図１４の回路
で埋め込まれたように同じ論理機能を埋め込む。この回
路において，一個のみの高電圧装置が必要であり，論理
機能をデコードする場合に，即ち，Ｎ−チャネル通過ゲ
ート装置８２である。
【００４６】低電圧Ｐ−チャネル装置８４と８６および
低電圧ｎ−チャネル装置８８と９０，全ての示されてい
る内部接続がこの回路に含まれる。入力９２は電圧Ｖｐ
ｈを受けるために備えられ，それはプログラムモードに
おいてのみＶｄｄであり，読み出しモードの間には“ブ
ート”レベル電圧Ｖｂｂにあり，それはＶｄｄから導か
れるが，しかし，７もしくは８ボルトにポンプアップさ
れる。第３論理信号を受け取るために備えられ，入力９
６が第１論理信号を受け取るかめに備えられる。Ｖｄｄ
がポート９８に印加され，ポート１００がグランドに接
続さる。すでにみたように、出力は行ライン１５であ
る。
【００４７】行ライン１５はアレイ１を通して通過し，
アレイ１の反対サイドの保持回路１０２に接続する。保
持回路１０２は高電圧Ｐ−チャネル装置１０４と１０６
および高電圧ｎ−チャネル装置１０８を示されるように
内部接続して構成する。ＶGGがポート１１０に印加さ
れ，ポート１１２がグランドに接続される。
【００４８】デコーダ回路１６は図１４に示される先行
技術のデコーダと同じ論理機能を果たすことはあきらか
である。しかし，ただ一個の高電圧装置，パスゲート８
２が論理デコーダ部分に必要であり，実際の論理機能
は，低電圧装置８４，８６，８８および９０その他によ
り実行される。かくして，デコーダ回路１６は，図１４
に示される回路より著しく速く，そして，加えるに，こ
れらの低電圧装置により提供されるより速い動作は，回
路がより小さい回路に埋め込まれたのと同様のスケール
である。
【００４９】保持回路は次のよう動作する。プログラム
モードの間，デコーダ回路１６が行ライン１５に対して
“選択”条件をデコードしている時，選択を指示し，ノ
ードＮに現れる。パスゲート８２はイネーブルされてい
るので，この電圧を行ライン１５にパスしてＶｔにす
る。このライン１５の選択信号は，保持回路１０２の装
置１０８のゲートに印加され，それをターンオンして装
置１０４のゲートをグランドに引っ張り，その装置１０
４をターンオンする。装置１０４のソースはＶGGに接続
されいているので，それがターンオンした時，それは，
行ライン１５をＶ GGにプルアップし，それは，プログラ
ムモードに望ましい電圧である。最後に，行ライン１５
がＶGGに引っ張られるので，装置１０６はターンオフと
なり，それは，プログラムの行ライン１５の選択の間に
装置１０８を介してグランドに短絡されることからＶGG
を妨げる。デコード回路１６がノードＮをゼロにドライ
ブする時，行ライン１５の選択解除を指示し，行ライン
１５は装置１０８をターンオフし，そして装置１０６を
ターンオンする“０”に引っ張られる。装置１０６のオ
ンとともに，装置のゲート１０４はハイに引っ張られ，
装置１０４をターンオフする。かくて，保持回路のプル
アップ機能は終了し，行ライン１５は論理レベル“０”
に留まる。行選択および非選択はリードモートにおいて
生じることを特に記す。プログラムがスタートする時，
ポート１１０はＶｄｄからＶGGにスイッチされる。
【００５０】ゲートがＶｄｄに保持されているので，パ
スゲート８２は，プログラムノードの間に低電力装置を
保護するように機能する。これは，保持回路１０２によ
り生成された高電圧がパスゲート８２を介してフィード
バックすることを防止する。そのため，低電圧装置８
４，８６，８８および９０は保護される。
【００５１】パスゲート８２はまた，リードモードの間
に，Ｖｔの電圧低下を恩恵的に除去して動作し，もしそ
うでなければ，リードモードの間にＶｂｂに保持されて
いるゲートをもつことにより入力に印加されたデコード
された行ライン信号からとられる。この重要な機能は，
装置サイズが縮小し，そして対応的に論理レベルが減少
することを特徴的に目的とする。
【００５２】変換可能アレイ 例えば，フラッシュメモリ１に蓄積されたプログラムが
分析され，そして，大量製造を開始することが望まれる
時，フラッシュメモリアレイ１は，後にＲＯＭアレイに
変換される。本質的に，セル１０のフローティングゲー
ト（図１）は除かれ，永久ＲＯＭ回路に対して必要とさ
れない高電圧回路はイネーブルにされない。ここに記載
された高電圧回路の供給のための新しい配列は，ここで
新たに説明されるように比較的に容易に高電圧回路を除
去する。フローティングゲートの除去は，図１６，図１
７に図式的に示されいて，図１６は４つのセルＣ０−Ｃ
３を含むアレイ部分を示し，そして図１７は除去された
フローティングゲートをもつアレイの同じ部分を示す。
【００５３】図１８は，いかに高電圧回路がディセーブ
ルにされるかを示す。示されるように，パスゲート８２
のゲートは，任意の回路線に非接続に残され，短絡１１
４は，ソースとドレインの間に置かれ，回路のその機能
を有効に除去する。加えるに，行ライン１５の他の端部
１１６は，保持回路１０２に非接続に残される。保持回
路それ自身は，内部的に接続された配線ではない。高電
圧回路を除去する先の手段の全ては，公知の技術を使用
したチップ配線に有効である。しかし，ただ配線マスク
のみがこうするために換えられる必要があり，配線マス
クのこのような変更は最小である。そのため，コスト的
に再配線ルートは避けられる。
【００５４】フローティングゲートを除去するためのプ
ロセスステップの変更は，あらたには記述されない。図
１９は，シリコン基板上に形成されることの処理におる
けアレイ１の断面上面図を示す。これは，図２のそれに
類似の図であるが，プロセスにおける初期のステージが
図９においては示されている。示されるように，チャネ
ルＣｈが形成され，第１多結晶シリコン層１４が形成さ
れている。第１多結晶シリコン層１４は，続くステージ
において形成されるフローティングゲートのエッジを確
定するために上記に記載されたようにエッチング除去さ
れたストリップ１１８を有する。図２０は，それらの個
々のセルにそれらの広がりを配置するストリップ１１８
をもち，フローティングゲートと制御ゲートを生成する
エッチの間，形成されたフローティングゲート１４を示
す。ＲＯＭアレイを形成するために，それは，フローテ
ィングゲートの除去を含むが，該１の多結晶層１４を堆
積するステップおよびストリップ１１８を形成するステ
ップが除去される。次の欄はフラッシュメモリ形成プロ
セスに続くＲＯＭ形成プロセスのステップを示す。
【００５５】
【表３】 フラッシュ（ＦＬＡＳＨ） ＲＯＭ（パワー，ＨＶなし） スタート スタート ＡＬＩＧＮ ０ ＡＬＩＧＮ ０ ＨＶ ＮＷＥＬＬ − ＨＶ ＰＷＥＬＬ − ＬＶ ＮＷＥＬＬ ＬＶ ＮＷＥＬＬ ＬＶ ＰＷＥＬＬ ＬＶ ＰＷＥＬＬ ＭＯＡＴ ＭＯＡＴ Ｃ／Ｓ Ｃ／Ｓ ＡＲＲＡＹ ＶＴ − ＳＬＩＴ − ＰＯＬＹ１ − ＬＶＰＶＴ ＬＶＰＶＴ ＬＶＮＶＴ − ブランケットインプラ （blanket implant) − ＲＯＭ ＶＴ −選択ビットに対して高 ＶＴ（−high ＶＴ f or selected bits） ＰＯＬＹ２ ＰＯＬＹ２ ＳＴＡＣ − ＡＲＲＡＹ ＳＤ − ＮＳＤ ＮＳＤ* ＰＳＤ ＰＳＤ* ＣＯＮＴ ＣＯＮＴ* ＭＥＴＡＬ１ ＭＥＡＴＡＬ１
【００５６】
【表４】 表３のつづき ＶＩＡ ＶＩＡ ＭＥＴＡＬ２ ＭＥＴＡＬ２ ＰＯ ＰＯ −−−−−− −−−−−−−−−−−−−−−−−−−− 22マスク（ Masks） 15マスク（Masks ）
【００５７】上記のステップは，図３−１３のテキスト
の説明と関連して説明されたものに対応する。しかし，
明確にするため特に次を記す。ＡＬＩＧＮ ０は通常の
初期アライメントステップである。ＨＶ ＮＷＥＬＬは
高電圧ｐ−チャネル装置のための深いＮ−ウェルの形成
のステップである。ＨＶ ＰＷＥＬＬは高電圧ｎ−チャ
ネル装置のためのＰ−ウェルの形成のステップであり，
それは，上記には記載されていないが，よく知られたプ
ロセスステップであることを思い起こさせるであろ。Ｌ
Ｖ ＮＷＥＬＬは低電圧ｐ−チャネル装置のためのＮ−
ウェル形成のステップであるが，また上記にないが，よ
く知られたプロセスのステップである。ＬＶ ＰＷＥＬ
Ｌは低電圧ｎ−チャネル装置用ｐ−ウェル３３およびメ
モリアレイｐ−ウェルの形成のステップである。ＭＯＡ
Ｔは，酸化物の分離領域４１を生成するステップであ
る。Ｃ／Ｓは，チャネルストップの形成の停止である。
ＡＲＲＡＹ ＶＴはメモリアレイのしきい値電圧調整注
入のステップである。ＰＯＬＹ１はメモリアレイの外の
第１多結晶シリコン層を確定するステップである。ＳＬ
ＩＴは，フローティングゲートの終端確定するストリッ
プを除去するステップである。ＬＶＰＶＴは，低電圧ｐ
−チャネル装置しきい値電圧が決定される注入である。
ＬＶＮＶＴは，低電圧ｎ−チャネル装置しきい値電圧が
決定される注入ステップである。ＲＯＭ ＶＴはＲＯＭ
アレイの選択されたビットに対するしきい値電圧が決定
されるパターン化された他の注入ステップである。ＰＯ
ＬＹ２は，第２多結晶シリコンを確定するステップであ
る。ＳＴＡＣは制御電極およびフローティングゲートが
エッチングにより形成されるステップである。ＡＲＲＡ
Ｙ ＳＤはメモリアレイのソースとドレインが形成される
注入ステップである。ＮＳＤは，ｎ−チャネルソースド
レイン領域が形成されるステップである。ＰＳＤは，ｐ
−チャネルソースドレイン領域が形成されるステップで
ある。ＣＯＮＴはコンタクト形成のステップである。Ｍ
ＥＴＡＬ１は第１配線レベルのステップである。ＶＩＡ
はＭＥＴＡＬ１／ＭＥＡＴＡＬ２内部接続を形成するた
めのビアである。ＭＥＡＴＡＬ２は，第２配線レベルの
ステップである。そてＰＯはパッシベーションのステッ
プである。
【００５８】本発明とその利点が，詳細において記述さ
れたが，さまざまな変更および修正が開始された特許請
求の範囲により定められる発明の精神と視野から離れる
ことなくここになされうる。
【００５９】(1) 一つもしくはそれ以上の不揮発性プロ
グラム可能メモリセルを選択的に消去する方法におい
て，第１導電型半導体材料の半導体基板に集積回路を備
え，メモリアレイのセルを含み，各セルはセルをプログ
ラムするために電荷をチャージするためのフローティン
グゲートとセルを読むための制御電極をもち，アレイは
複数の行ラインおよび複数の列ラインおよび複数の出力
ラインを持ち，該セルは該第１導電型半導体材料の第１
ウェルに形成され，該第１ウェルは第２半導体型半導体
材料の第２ウェルに形成され，該第１ウェルはひとつも
しくはそれ以上のグループのセルを含み，選択された一
つもしくはそれ以上の列ラインに高電圧源を印加し，選
択された一つもしくはそれ以上の列ラインにゼロ電圧源
を印加し，および非選択の行ラインに高電圧源を印加す
ることを特徴とする不揮発性プログラム可能メモリセル
の選択的に消去方法。
【００６０】(2) 集積回路における一つもしくはそれ
以上の不揮発性プログラム可能メモリセルを選択的に消
去する方法。該方法は，第１導電型半導体材料の半導体
基板３０に形成されたメモリセル１０のアレイ１に適用
可能である。各セルはセルをプログラムするためのフロ
ーティングゲート１４およびセルを読むたの制御ゲート
１１をもち，アレイは複数の行ライン１５，複数の列ラ
イン２５及び複数の出力ライン１８を持つ。セルは該第
１導電型半導体材料の第１ウェル３３に形成されるもの
であり，第１ウェルは，第２導電型半導体材料の第２ウ
ェルに形成され，第１ウェルはひとつもしくはそれ以上
のグループのセルを含む。方法は，選択されたひとつも
しくはそれ以上の列ラインに高電圧源を印加し，選択さ
れたひとつもしくはそれ以上のラインにゼロ電圧源を印
加し，非選択の行ラインに高電圧源を印加することを含
む。方法は，フラッシュメモリに実際上適切である。消
去は，第１ウェルの一つを分離したセルをグループ化す
ることによりセクター化され，そしてそのようなグルー
プに適切に方法を適用する。
【図面の簡単な説明】
【図１】本発明に従うメモリアレイと関連する回路を示
す図である。
【図２】１実施例に従うメモリセルを持つ半導体チップ
の部分の平面図である。
【図３】図２のラインａ−ａに沿った図２の半導体装置
の断面の立面図である。
【図４】図２のラインａ−ａに沿った図２の半導体装置
の断面の立面図である。
【図５】図２のラインａ−ａに沿った図２の半導体装置
の断面の立面図である。
【図６】図２のラインａ−ａに沿った図２の半導体装置
の断面の立面図である。
【図７】図２のラインａ−ａに沿った図２の半導体装置
の断面の立面図である。
【図８】図２のラインａ−ａに沿った図２の半導体装置
の断面の立面図である。
【図９】図２のラインａ−ａに沿った図２の半導体装置
の断面の立面図である。
【図１０】図２のラインａ−ａに沿った図２の半導体装
置の断面の立面図である。
【図１１】図２のラインａ−ａに沿った図２の半導体装
置の断面の立面図である。
【図１２】図２のラインａ−ａに沿った図２の半導体装
置の断面の立面図である。
【図１３】図２のラインａ−ａに沿った図２の半導体装
置の断面の立面図である。
【図１４】先行技術のデコーダ回路の図である。
【図１５】フラッシュメモリセルがアレイ１で使用され
る本発明の望ましい実施例のデコーダ回路の図である。
【図１６】フラッシュメモリセルが使用される本発明の
アレイ１の望ましい実施例のアレイの小部分の回路図で
ある。
【図１７】永久ＲＯＭが使用されるアレイ１の小部分の
回路図である。
【図１８】図１５と同様の回路図であるが，永久ＲＯＭ
がアレイ１で使用される回路図である。
【図１９】プロセスの内部ステージにおけるアレイ１の
小部分の平面断面図である。
【図２０】図１９のものより後のプロセスのステージに
おける図１９に示されたアレイ部分の平面図である。
【図２１】各セルのバックゲートおよびそれらの内部接
続を示すアレイ１の小部分の回路図である。
【符号の説明】
１ アレイ １０ セル １１ 制御ゲート １２ ソース １３ ドレイン １４ フローティングゲート １５ 行ライン １６ Ｘアドレスデコーダ １８ Ｙ出力ライン ２１ Ｙアドレスデコーダ ２７ トランジスタ ２９ 接地セレクタ
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成８年１１月１４日
【手続補正２】
【補正対象書類名】図面
【補正対象項目名】図１
【補正方法】変更
【補正内容】
【図１】
【手続補正３】
【補正対象書類名】図面
【補正対象項目名】図１４
【補正方法】変更
【補正内容】
【図１４】
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ピエトロ ピエルシモニ イタリア国アンコナ，ファブリアノ，ビア ベネデット クロセ 55 (72)発明者 クリスティナ ラッタロ イタリア国アクイラ，アベッツアノ（番地 なし) (72)発明者 マイクル シー．スメイリング アメリカ合衆国テキサス州ミズリー シテ ィー，オイスター クリーク ドライブ 8115

Claims (1)

    【特許請求の範囲】
  1. 【請求項１】 一つもしくはそれ以上の不揮発性プログ
    ラム可能メモリセルを選択的に消去する方法において，
    第１導電型半導体材料の半導体基板に集積回路を備え，
    メモリアレイのセルを含み，各セルはセルをプログラム
    するために電荷をチャージするためのフローティングゲ
    ートとセルを読むための制御電極をもち，アレイは複数
    の行ラインおよび複数の列ラインおよび複数の出力ライ
    ンを持ち，該セルは該第１導電型半導体材料の第１ウェ
    ルに形成され，該第１ウェルは第２半導体型半導体材料
    の第２ウェルに形成され，該第１ウェルはひとつもしく
    はそれ以上のグループのセルを含み，選択された一つも
    しくはそれ以上の列ラインに高電圧源を印加し，選択さ
    れた一つもしくはそれ以上の列ラインにゼロ電圧源を印
    加し，および非選択の行ラインに高電圧源を印加するこ
    とを特徴とする不揮発性プログラム可能メモリセルの選
    択的に消去方法。
JP19119196A 1995-07-19 1996-07-19 プログラム可能および変換可能不揮発性メモリアレイ Pending JPH09167497A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US150795P 1995-07-19 1995-07-19
US001507 1995-07-19

Publications (1)

Publication Number Publication Date
JPH09167497A true JPH09167497A (ja) 1997-06-24

Family

ID=21696390

Family Applications (1)

Application Number Title Priority Date Filing Date
JP19119196A Pending JPH09167497A (ja) 1995-07-19 1996-07-19 プログラム可能および変換可能不揮発性メモリアレイ

Country Status (2)

Country Link
EP (1) EP0768673A3 (ja)
JP (1) JPH09167497A (ja)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108459009B (zh) * 2018-05-07 2020-06-05 广西师范大学 一种用表面增强拉曼光谱测定磷酸根的方法
CN116454088B (zh) * 2023-06-12 2023-09-15 成都锐成芯微科技股份有限公司 系统级芯片及其制备方法

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5379253A (en) * 1992-06-01 1995-01-03 National Semiconductor Corporation High density EEPROM cell array with novel programming scheme and method of manufacture
US5341342A (en) * 1992-12-18 1994-08-23 National Semiconductor Corporation Flash memory cell structure
KR960000616B1 (ko) * 1993-01-13 1996-01-10 삼성전자주식회사 불휘발성 반도체 메모리 장치

Also Published As

Publication number Publication date
EP0768673A2 (en) 1997-04-16
EP0768673A3 (en) 1998-09-30

Similar Documents

Publication Publication Date Title
US6475846B1 (en) Method of making floating-gate memory-cell array with digital logic transistors
US5633185A (en) Method of making a non-volatile memory cell
EP0555039B1 (en) Alternate source virtual ground flash EPROM cell array
US6372577B1 (en) Core cell structure and corresponding process for NAND type performance flash memory device
US5060195A (en) Hot electron programmable, tunnel electron erasable contactless EEPROM
US6316293B1 (en) Method of forming a nand-type flash memory device having a non-stacked gate transistor structure
US5618742A (en) Method of making flash EPROM with conductive sidewall spacer contacting floating gate
KR19990016013A (ko) 불휘발성 반도체 메모리 장치의 셀 어레이 구조 및 그 제조방법
US5010028A (en) Method of making hot electron programmable, tunnel electron erasable contactless EEPROM
US5418741A (en) Virtual ground memory cell array
US5844839A (en) Programmable and convertible non-volatile memory array
US5504708A (en) Flash EEPROM array with P-tank insulated from substrate by deep N-tank
KR0155859B1 (ko) 플래쉬 메모리장치 및 그 제조방법
US5604150A (en) Channel-stop process for use with thick-field isolation regions in triple-well structures
US5354703A (en) EEPROM cell array with tight erase distribution
EP0573169A1 (en) Segment-erasable flash EPROM
US5732021A (en) Programmable and convertible non-volatile memory array
JPH06283721A (ja) 不揮発性メモリ・セル、アレー装置、製造方法、及びそのメモリ回路
US5306658A (en) Method of making virtual ground memory cell array
US5717634A (en) Programmable and convertible non-volatile memory array
EP0728367B1 (en) A flash eprom transistor array and method for manufacturing the same
US5032533A (en) Method of making a nonvolatile memory cell with field-plate switch
US5134449A (en) Nonvolatile memory cell with field-plate switch
JPH09167497A (ja) プログラム可能および変換可能不揮発性メモリアレイ
JP3200107B2 (ja) 不揮発性メモリ・セル

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20051114

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20051125

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20060227

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20060302

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20061215