JPH09153030A - 二次元離散コサイン変換回路 - Google Patents
二次元離散コサイン変換回路Info
- Publication number
- JPH09153030A JPH09153030A JP31197795A JP31197795A JPH09153030A JP H09153030 A JPH09153030 A JP H09153030A JP 31197795 A JP31197795 A JP 31197795A JP 31197795 A JP31197795 A JP 31197795A JP H09153030 A JPH09153030 A JP H09153030A
- Authority
- JP
- Japan
- Prior art keywords
- dimensional
- data
- input
- discrete cosine
- cosine transform
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Landscapes
- Complex Calculations (AREA)
- Compression Or Coding Systems Of Tv Signals (AREA)
- Compression Of Band Width Or Redundancy In Fax (AREA)
Abstract
(57)【要約】
【課題】 小さい構成面積の二次元ＤＣＴ（離散コサイ
ン変換）回路を実現する。 【解決手段】 入力データＤinは入力データＲＡＭ４０
で格納され、選択器５０の選択により、一次元目のＤＣ
Ｔ演算に必要なデータが一次元ＤＣＴ演算器６０に与え
られる。ＤＣＴ演算器６０は内部に有した入力レジスタ
に記憶したデータを用いて一次元目のＤＣＴ演算を行
い、結果のデータＤ６０を転置用ＲＡＭ７０に書込む。
二次元目のＤＣＴ演算を行う場合、転置用ＲＡＭ７０か
ら転置されて読出されたデータＤ７０が、選択器５０の
選択により、一次元ＤＣＴ演算器６０に与えられる。一
次元ＤＣＴ演算器６０はこのとき与えられたデータを用
いて二次元目のＤＣＴ演算を行い、最終的な演算結果Ｄ
６０* が得られる。
ン変換）回路を実現する。 【解決手段】 入力データＤinは入力データＲＡＭ４０
で格納され、選択器５０の選択により、一次元目のＤＣ
Ｔ演算に必要なデータが一次元ＤＣＴ演算器６０に与え
られる。ＤＣＴ演算器６０は内部に有した入力レジスタ
に記憶したデータを用いて一次元目のＤＣＴ演算を行
い、結果のデータＤ６０を転置用ＲＡＭ７０に書込む。
二次元目のＤＣＴ演算を行う場合、転置用ＲＡＭ７０か
ら転置されて読出されたデータＤ７０が、選択器５０の
選択により、一次元ＤＣＴ演算器６０に与えられる。一
次元ＤＣＴ演算器６０はこのとき与えられたデータを用
いて二次元目のＤＣＴ演算を行い、最終的な演算結果Ｄ
６０* が得られる。
Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、画像符号化／復号
化のアルゴリズムに用いられる二次元離散コサイン変換
（以下、ＤＣＴという）回路に関するものである。
化のアルゴリズムに用いられる二次元離散コサイン変換
（以下、ＤＣＴという）回路に関するものである。
【０００２】
【従来の技術】従来、このような分野の技術しては、例
えば次のような文献に記載されるものがあった。 文献；電子情報通信学会論文集［ＩＣＤ９１−１０９］
（１９９１）井上他、 “１００ＭＨｚ ２次元ＤＣＴコアＬＳＩ” 図２は、従来の二次元ＤＣＴ回路を示す回路図である。
二次元ＤＣＴ回路は、一次元目の一次元ＤＣＴ演算（以
下、単にＤＣＴ演算という）を行う一次元ＤＣＴ演算器
１０と、一次元ＤＣＴ演算器１０の出力データＤ１０を
格納する転置用ＲＡＭ（ランダムアクセスメモリ）２０
と、転置用ＲＡＭ２０の出力データＤ２０に対して二次
元目のＤＣＴ演算を行う一次元ＤＣＴ演算器３０とを備
えている。入力データＤinが一次元ＤＣＴ演算器１０に
入力され、一次元ＤＣＴ演算器３０から二次元ＤＣＴさ
れた出力データＤ３０* が出力される構成である。一次
元ＤＣＴ演算器１０により、入力データＤinに対する一
次元目のＤＣＴ演算が行われ、演算の結果、変換された
データＤ１０が転置用ＲＡＭ２０に順に与えられる。転
置用ＲＡＭ２０はそのデータＤ１０を格納する。格納し
たデータＤ１０の個数が、２次元目のＤＣＴ演算を実行
する一次元ＤＣＴ演算器３０に供給できる個数になる
と、それらが入力順とは異なる転置された順で転置用Ｒ
ＡＭ２０からデータＤ２０として読出され、一次元ＤＣ
Ｔ演算器３０に供給される。一次元ＤＣＴ演算器３０は
Ｄ２０に対するＤＣＴ演算を行い、出力データＤ３０*
を順に出力する。即ち、２個の一次元ＤＣＴ演算器１
０，３０が、それぞれ一次元のＤＣＴ演算を行うこと
で、二次元ＤＣＴ演算が完結する。
えば次のような文献に記載されるものがあった。 文献；電子情報通信学会論文集［ＩＣＤ９１−１０９］
（１９９１）井上他、 “１００ＭＨｚ ２次元ＤＣＴコアＬＳＩ” 図２は、従来の二次元ＤＣＴ回路を示す回路図である。
二次元ＤＣＴ回路は、一次元目の一次元ＤＣＴ演算（以
下、単にＤＣＴ演算という）を行う一次元ＤＣＴ演算器
１０と、一次元ＤＣＴ演算器１０の出力データＤ１０を
格納する転置用ＲＡＭ（ランダムアクセスメモリ）２０
と、転置用ＲＡＭ２０の出力データＤ２０に対して二次
元目のＤＣＴ演算を行う一次元ＤＣＴ演算器３０とを備
えている。入力データＤinが一次元ＤＣＴ演算器１０に
入力され、一次元ＤＣＴ演算器３０から二次元ＤＣＴさ
れた出力データＤ３０* が出力される構成である。一次
元ＤＣＴ演算器１０により、入力データＤinに対する一
次元目のＤＣＴ演算が行われ、演算の結果、変換された
データＤ１０が転置用ＲＡＭ２０に順に与えられる。転
置用ＲＡＭ２０はそのデータＤ１０を格納する。格納し
たデータＤ１０の個数が、２次元目のＤＣＴ演算を実行
する一次元ＤＣＴ演算器３０に供給できる個数になる
と、それらが入力順とは異なる転置された順で転置用Ｒ
ＡＭ２０からデータＤ２０として読出され、一次元ＤＣ
Ｔ演算器３０に供給される。一次元ＤＣＴ演算器３０は
Ｄ２０に対するＤＣＴ演算を行い、出力データＤ３０*
を順に出力する。即ち、２個の一次元ＤＣＴ演算器１
０，３０が、それぞれ一次元のＤＣＴ演算を行うこと
で、二次元ＤＣＴ演算が完結する。
【０００３】図３は、図２中の一次元ＤＣＴ演算器を示
す回路図である。一次元ＤＣＴ演算器１０は、入力レジ
スタ１１を有している。入力レジスタ１１の出力側は演
算入力レジスタ１２に接続され、この演算入力レジスタ
１２の出力側が、演算器１３の入力側に接続されてい
る。演算器１３の出力側は、アキュームレータ１４に接
続されている。アキュームレータ１４の出力側は、演算
器１３の入力側に接続されると共に、出力レジスタ１５
に接続されている。一次元ＤＣＴ演算器３０も、同様の
構成である。各一次元ＤＣＴ演算器１０または３０に入
力されたデータＤinまたはＤ１０は、入力レジスタ１１
に順次記憶される。入力レジスタ１１の記憶データの個
数が、ある一定の数の例えば８個になると、それら記憶
されたデータは、演算入力レジスタ１２に転送される。
演算入力レジスタ１２は、転送された８個のデータを記
憶する。演算入力レジスタ１２の記憶データは、一定回
数の例えば８回の演算処理が終了するまで有効となって
いる。演算入力レジスタ１２の出力するデータは、演算
中、継続的に演算器１３に入力され、その間、演算器１
３は積和演算を行う。積和演算の結果、つまり演算器１
３の出力データは、アキュームレータ１４に一時的に記
憶され、アキュームレータ１４の出力データは、演算期
間中、演算入力レジスタ１２の出力データと同様、演算
器１３の入力側に常に入力され、それが積和演算の項に
なる。演算が終了すると、最終結果がアキュームレータ
１４に記憶されていることになるので、そのアキューム
レータ１４の出力データは、出力レジスタ１５に一次的
に保持され、さらにデータＤ１０またはＤ３０* として
外部へ出力される。即ち、パイプライン方式でデータが
順次演算されていくのである。
す回路図である。一次元ＤＣＴ演算器１０は、入力レジ
スタ１１を有している。入力レジスタ１１の出力側は演
算入力レジスタ１２に接続され、この演算入力レジスタ
１２の出力側が、演算器１３の入力側に接続されてい
る。演算器１３の出力側は、アキュームレータ１４に接
続されている。アキュームレータ１４の出力側は、演算
器１３の入力側に接続されると共に、出力レジスタ１５
に接続されている。一次元ＤＣＴ演算器３０も、同様の
構成である。各一次元ＤＣＴ演算器１０または３０に入
力されたデータＤinまたはＤ１０は、入力レジスタ１１
に順次記憶される。入力レジスタ１１の記憶データの個
数が、ある一定の数の例えば８個になると、それら記憶
されたデータは、演算入力レジスタ１２に転送される。
演算入力レジスタ１２は、転送された８個のデータを記
憶する。演算入力レジスタ１２の記憶データは、一定回
数の例えば８回の演算処理が終了するまで有効となって
いる。演算入力レジスタ１２の出力するデータは、演算
中、継続的に演算器１３に入力され、その間、演算器１
３は積和演算を行う。積和演算の結果、つまり演算器１
３の出力データは、アキュームレータ１４に一時的に記
憶され、アキュームレータ１４の出力データは、演算期
間中、演算入力レジスタ１２の出力データと同様、演算
器１３の入力側に常に入力され、それが積和演算の項に
なる。演算が終了すると、最終結果がアキュームレータ
１４に記憶されていることになるので、そのアキューム
レータ１４の出力データは、出力レジスタ１５に一次的
に保持され、さらにデータＤ１０またはＤ３０* として
外部へ出力される。即ち、パイプライン方式でデータが
順次演算されていくのである。
【０００４】
【発明が解決しようとする課題】しかしながら、従来の
二次元ＤＣＴ回路では、次のような課題があった。積和
演算を行う各一次元ＤＣＴ演算器１０，３０の回路規模
は大きい。そのため、これを２つ個別に配置した二次元
ＤＣＴ回路では、全体の回路規模が大きくなると共に、
消費電力も大きくなる。
二次元ＤＣＴ回路では、次のような課題があった。積和
演算を行う各一次元ＤＣＴ演算器１０，３０の回路規模
は大きい。そのため、これを２つ個別に配置した二次元
ＤＣＴ回路では、全体の回路規模が大きくなると共に、
消費電力も大きくなる。
【０００５】
【課題を解決するための手段】第１の発明は、前記課題
を解決するために、順次入力される入力データ列に対し
て一次元目のＤＣＴ演算を行い、該一次元目のＤＣＴ演
算結果に対して二次元目のＤＣＴ演算を行い、該各入力
データ列に対する二次元ＤＣＴをそれぞれ施す二次元Ｄ
ＣＴ回路において、次のような構成にしている。即ち、
この第１の発明の二次元ＤＣＴ回路は、順次入力される
入力データを格納する入力データメモリと、与えられた
複数のデータを一時的に保持する入力レジスタを有し、
該入力レジスタに保持した複数のデータを用いて前記Ｄ
ＣＴ演算を行う一次元ＤＣＴ演算器と、前記ＤＣＴ演算
の結果を格納する転置用メモリと、前記入力データメモ
リの出力データまたは前記転置用メモリの出力データを
選択して前記入力レジスタに転送する選択手段とを備え
ている。そして、前記一次元ＤＣＴ演算器は、前記選択
手段を介して前記入力レジスタに与えられた前記入力デ
ータメモリからの複数の前記入力データを用いて前記一
次元目のＤＣＴ演算を行い、その演算結果を前記転置用
メモリに与え、前記選択手段を介して前記入力レジスタ
に与えられた前記転置用メモリから転置されて読出され
た複数のデータを用いて前記二次元目のＤＣＴ演算を行
う構成にしている。
を解決するために、順次入力される入力データ列に対し
て一次元目のＤＣＴ演算を行い、該一次元目のＤＣＴ演
算結果に対して二次元目のＤＣＴ演算を行い、該各入力
データ列に対する二次元ＤＣＴをそれぞれ施す二次元Ｄ
ＣＴ回路において、次のような構成にしている。即ち、
この第１の発明の二次元ＤＣＴ回路は、順次入力される
入力データを格納する入力データメモリと、与えられた
複数のデータを一時的に保持する入力レジスタを有し、
該入力レジスタに保持した複数のデータを用いて前記Ｄ
ＣＴ演算を行う一次元ＤＣＴ演算器と、前記ＤＣＴ演算
の結果を格納する転置用メモリと、前記入力データメモ
リの出力データまたは前記転置用メモリの出力データを
選択して前記入力レジスタに転送する選択手段とを備え
ている。そして、前記一次元ＤＣＴ演算器は、前記選択
手段を介して前記入力レジスタに与えられた前記入力デ
ータメモリからの複数の前記入力データを用いて前記一
次元目のＤＣＴ演算を行い、その演算結果を前記転置用
メモリに与え、前記選択手段を介して前記入力レジスタ
に与えられた前記転置用メモリから転置されて読出され
た複数のデータを用いて前記二次元目のＤＣＴ演算を行
う構成にしている。
【０００６】第２の発明は、順次入力される入力データ
列に対して一次元目のＤＣＴ演算を行い、該一次元目の
ＤＣＴ演算結果に対して二次元目のＤＣＴ演算を行い、
該各入力データ列に対する二次元ＤＣＴをそれぞれ施す
二次元ＤＣＴ回路において、次のような構成にしてい
る。即ち、第２の発明の二次元ＤＣＴ回路は、与えられ
た複数のデータを一時的に保持する入力レジスタを有
し、該入力レジスタに保持した複数のデータを用いて前
記ＤＣＴ演算を行う一次元ＤＣＴ演算器と、第１の期間
に出力される前記一次元ＤＣＴ演算器の出力データを記
憶する第１の転置用メモリと、前記第１の期間とは異な
る第２の期間に出力される前記一次元ＤＣＴ演算器の出
力データを記憶する第２の転置用メモリと、前記第１の
転置用メモリから転置して読出されたデータまたは前記
第２の転置用メモリから転置して読出されたデータを選
択して出力する第１の選択手段と、前記入力データまた
は前記第１の選択手段の出力データを選択して前記一次
元ＤＣＴ演算器中の入力レジスタに転送する第２の選択
手段とを備えている。そして、前記一次元ＤＣＴ演算器
は、前記第２の選択手段を介して前記入力レジスタに与
えられた複数の前記入力データを用いて前記一次元目の
ＤＣＴ演算を行い、該一次元目のＤＣＴ演算結果を前記
第１または第２の転置用メモリに与え、前記第２の選択
手段を介して該入力レジスタに与えられた前記第１の選
択手段の複数の出力データを用いて前記二次元目のＤＣ
Ｔ演算を行う構成にしている。第３の発明は、順次入力
される入力データ列に対して一次元目のＤＣＴ演算を行
い、該一次元目のＤＣＴ演算結果に対して二次元目のＤ
ＣＴ演算を行い、該各入力データ列に対する二次元ＤＣ
Ｔをそれぞれ施す二次元ＤＣＴ回路において、次のよう
な構成にしている。
列に対して一次元目のＤＣＴ演算を行い、該一次元目の
ＤＣＴ演算結果に対して二次元目のＤＣＴ演算を行い、
該各入力データ列に対する二次元ＤＣＴをそれぞれ施す
二次元ＤＣＴ回路において、次のような構成にしてい
る。即ち、第２の発明の二次元ＤＣＴ回路は、与えられ
た複数のデータを一時的に保持する入力レジスタを有
し、該入力レジスタに保持した複数のデータを用いて前
記ＤＣＴ演算を行う一次元ＤＣＴ演算器と、第１の期間
に出力される前記一次元ＤＣＴ演算器の出力データを記
憶する第１の転置用メモリと、前記第１の期間とは異な
る第２の期間に出力される前記一次元ＤＣＴ演算器の出
力データを記憶する第２の転置用メモリと、前記第１の
転置用メモリから転置して読出されたデータまたは前記
第２の転置用メモリから転置して読出されたデータを選
択して出力する第１の選択手段と、前記入力データまた
は前記第１の選択手段の出力データを選択して前記一次
元ＤＣＴ演算器中の入力レジスタに転送する第２の選択
手段とを備えている。そして、前記一次元ＤＣＴ演算器
は、前記第２の選択手段を介して前記入力レジスタに与
えられた複数の前記入力データを用いて前記一次元目の
ＤＣＴ演算を行い、該一次元目のＤＣＴ演算結果を前記
第１または第２の転置用メモリに与え、前記第２の選択
手段を介して該入力レジスタに与えられた前記第１の選
択手段の複数の出力データを用いて前記二次元目のＤＣ
Ｔ演算を行う構成にしている。第３の発明は、順次入力
される入力データ列に対して一次元目のＤＣＴ演算を行
い、該一次元目のＤＣＴ演算結果に対して二次元目のＤ
ＣＴ演算を行い、該各入力データ列に対する二次元ＤＣ
Ｔをそれぞれ施す二次元ＤＣＴ回路において、次のよう
な構成にしている。
【０００７】即ち、第３の発明の二次元ＤＣＴ回路は、
複数の前記入力データを一時的に保持する一次元入力レ
ジスタと、前記一次元入力レジスタから転送された複数
の前記入力データを一時的に記憶する一次元演算レジス
タと、前記ＤＣＴ演算を行うために累積演算を行う２入
力の演算器と、前記演算器の累積演算結果を一時的に記
憶する一次元アキュームレータと、前記演算器の累積演
算結果のうち前記一次元アキュームレータとは異なる累
積演算結果を一時的に記憶する二次元アキュームレータ
と、前記一次元アキュームレータまたは前記二次元アキ
ュームレータの出力データを選択して前記演算器の一方
の入力端子に転送する第１の選択手段と、前記一次元ア
キュームレータの出力データを一時的に保持する一次元
出力レジスタと、前記二次元アキュームレータの出力デ
ータを一時的に保持する二次元出力レジスタと、前記一
次元出力レジスタの出力データを前記一次元目のＤＣＴ
演算結果として記憶する転置用メモリと、前記転置用メ
モリから転置して読出された複数の一次元目のＤＣＴ演
算結果のデータを一時的に保持する二次元入力レジスタ
と、前記二次元入力レジスタから転送された複数の一次
元目のＤＣＴ演算結果のデータを一時的に記憶する二次
元演算レジスタと、前記一次元演算レジスタの出力デー
タまたは前記二次元演算レジスタの出力データを選択し
て、前記演算器の他方の入力端子に転送する第２の選択
手段とを備えている。そして、前記演算器は、一次元演
算レジスタまたは二次元演算レジスタから与えられたデ
ータと前記第１の選択手段から与えられたデータを用い
た前記累積演算を繰り返すことで、前記一次元目のＤＣ
Ｔ演算と前記二次元目のＤＣＴ演算を行う構成とてい
る。
複数の前記入力データを一時的に保持する一次元入力レ
ジスタと、前記一次元入力レジスタから転送された複数
の前記入力データを一時的に記憶する一次元演算レジス
タと、前記ＤＣＴ演算を行うために累積演算を行う２入
力の演算器と、前記演算器の累積演算結果を一時的に記
憶する一次元アキュームレータと、前記演算器の累積演
算結果のうち前記一次元アキュームレータとは異なる累
積演算結果を一時的に記憶する二次元アキュームレータ
と、前記一次元アキュームレータまたは前記二次元アキ
ュームレータの出力データを選択して前記演算器の一方
の入力端子に転送する第１の選択手段と、前記一次元ア
キュームレータの出力データを一時的に保持する一次元
出力レジスタと、前記二次元アキュームレータの出力デ
ータを一時的に保持する二次元出力レジスタと、前記一
次元出力レジスタの出力データを前記一次元目のＤＣＴ
演算結果として記憶する転置用メモリと、前記転置用メ
モリから転置して読出された複数の一次元目のＤＣＴ演
算結果のデータを一時的に保持する二次元入力レジスタ
と、前記二次元入力レジスタから転送された複数の一次
元目のＤＣＴ演算結果のデータを一時的に記憶する二次
元演算レジスタと、前記一次元演算レジスタの出力デー
タまたは前記二次元演算レジスタの出力データを選択し
て、前記演算器の他方の入力端子に転送する第２の選択
手段とを備えている。そして、前記演算器は、一次元演
算レジスタまたは二次元演算レジスタから与えられたデ
ータと前記第１の選択手段から与えられたデータを用い
た前記累積演算を繰り返すことで、前記一次元目のＤＣ
Ｔ演算と前記二次元目のＤＣＴ演算を行う構成とてい
る。
【０００８】第１の発明によれば、以上のように二次元
ＤＣＴ回路を構成したので、順次入力される入力データ
は入力データメモリに格納される。一次元目のＤＣＴ演
算を行う場合、その入力データメモリに格納されたデー
タのうち必要量のデータが、選択手段の選択により、入
力レジスタに与えられる。一次元ＤＣＴ演算器が、入力
レジスタに記憶された複数のデータを用いて一次元目の
ＤＣＴ演算を行う。この一次元目の演算結果は転置用メ
モリに順に格納される。二次元目のＤＣＴ演算を行う場
合、転置用メモリの記憶したデータが転置して読出さ
れ、この読出されたデータが、選択手段の選択により、
入力レジスタに与えられる。そして、一次元ＤＣＴ演算
器は、入力レジスタに記憶された複数のデータを用いて
二次元目のＤＣＴ演算を行う。その結果、入力データ列
に対する二次元ＤＣＴが施される。第２の発明によれ
ば、一次元目のＤＣＴ演算を行うとき、第２の選択手段
の選択によって、複数の入力データが入力レジスタに与
えられて保持される。入力レジスタに保持した複数のデ
ータを用いて一次元ＤＣＴ演算器が一次元目のＤＣＴ演
算を行う。一次元ＤＣＴ演算器の出力データは、第１ま
たは第２の転置用メモリに書込まれて記憶される。第１
または第２の転置用メモリに記憶される一次元目のＤＣ
Ｔ演算結果は、例えば入力データ列毎に交互に書込まれ
る。第１の転置用メモリから転置して読出されたデータ
または第２の転置用メモリから転置して読出されたデー
タは、第１の選択手段によって選択され、第２の選択手
段に転送される。二次元目のＤＣＴ演算を行とき、第２
の選択手段が第１の選択手段の出力データを選択するの
で、第１の転置用メモリから転置して読出されたデータ
または第２の転置用メモリから転置して読出されたデー
タが、入力レジスタに与えられて保持される。入力レジ
スタに保持した複数のデータを用いて一次元ＤＣＴ演算
器が二次元目のＤＣＴ演算を行う。その結果、入力デー
タ列に対する二次元ＤＣＴが施される。
ＤＣＴ回路を構成したので、順次入力される入力データ
は入力データメモリに格納される。一次元目のＤＣＴ演
算を行う場合、その入力データメモリに格納されたデー
タのうち必要量のデータが、選択手段の選択により、入
力レジスタに与えられる。一次元ＤＣＴ演算器が、入力
レジスタに記憶された複数のデータを用いて一次元目の
ＤＣＴ演算を行う。この一次元目の演算結果は転置用メ
モリに順に格納される。二次元目のＤＣＴ演算を行う場
合、転置用メモリの記憶したデータが転置して読出さ
れ、この読出されたデータが、選択手段の選択により、
入力レジスタに与えられる。そして、一次元ＤＣＴ演算
器は、入力レジスタに記憶された複数のデータを用いて
二次元目のＤＣＴ演算を行う。その結果、入力データ列
に対する二次元ＤＣＴが施される。第２の発明によれ
ば、一次元目のＤＣＴ演算を行うとき、第２の選択手段
の選択によって、複数の入力データが入力レジスタに与
えられて保持される。入力レジスタに保持した複数のデ
ータを用いて一次元ＤＣＴ演算器が一次元目のＤＣＴ演
算を行う。一次元ＤＣＴ演算器の出力データは、第１ま
たは第２の転置用メモリに書込まれて記憶される。第１
または第２の転置用メモリに記憶される一次元目のＤＣ
Ｔ演算結果は、例えば入力データ列毎に交互に書込まれ
る。第１の転置用メモリから転置して読出されたデータ
または第２の転置用メモリから転置して読出されたデー
タは、第１の選択手段によって選択され、第２の選択手
段に転送される。二次元目のＤＣＴ演算を行とき、第２
の選択手段が第１の選択手段の出力データを選択するの
で、第１の転置用メモリから転置して読出されたデータ
または第２の転置用メモリから転置して読出されたデー
タが、入力レジスタに与えられて保持される。入力レジ
スタに保持した複数のデータを用いて一次元ＤＣＴ演算
器が二次元目のＤＣＴ演算を行う。その結果、入力デー
タ列に対する二次元ＤＣＴが施される。
【０００９】第３の発明によれば、複数の入力データは
一時的に一次元入力レジスタに保持される。それが適当
数たまったときに一次元演算レジスタに転送され、一時
的に記憶される。一方、二次元入力レジスタには転置用
メモリから一次元目のＤＣＴ演算結果のデータが与えら
れることになり、それが適当数たまったときに二次元演
算レジスタに転送され、一時的に記憶される。第２の選
択手段は、一次元演算レジスタまたは二次元演算レジス
タの出力データを例えば交互に選択して演算器に与え
る。演算器は、一次現目と二次元目のＤＣＴ演算を行う
ため、一次元演算レジスタまたは二次元演算レジスタか
ら与えられたデータと第１の選択手段から与えられたデ
ータを用いた累積演算を繰り返し行う。第１の選択手段
は、演算器の出力データを記憶する一次元アキュームレ
ータの出力データと二次元アキュームレータの出力デー
タとを交互に選択して演算器に転送する。つまり、一次
元目のＤＣＴ演算のための累積演算を行う場合、一次元
演算レジスタから与えられたデータと第１の選択手段か
ら与えられた一次元アキュームレータの出力データの累
積演算が行われ、二次元目のＤＣＴ演算のための累積演
算を行う場合、二次元演算レジスタから与えられたデー
タと第１の選択手段から与えられた二次元アキュームレ
ータの出力データの累積演算が行われる。演算器の出力
データは一次元アキュームレータと二次元アキュームレ
ータに対して交互に与えられる。累積演算が繰り返され
ることにより、一次元アキュームレータ上には、一次元
目のＤＣＴ演算結果が生成されるので、それが一次元出
力レジスタを介して転置用メモリに格納される。二次元
アキュームレータ上には、二次元目のＤＣＴ演算結果が
生成されるので、それが二次元出力レジスタを介して外
部に出力される。従って、前記課題を解決できるのであ
る。
一時的に一次元入力レジスタに保持される。それが適当
数たまったときに一次元演算レジスタに転送され、一時
的に記憶される。一方、二次元入力レジスタには転置用
メモリから一次元目のＤＣＴ演算結果のデータが与えら
れることになり、それが適当数たまったときに二次元演
算レジスタに転送され、一時的に記憶される。第２の選
択手段は、一次元演算レジスタまたは二次元演算レジス
タの出力データを例えば交互に選択して演算器に与え
る。演算器は、一次現目と二次元目のＤＣＴ演算を行う
ため、一次元演算レジスタまたは二次元演算レジスタか
ら与えられたデータと第１の選択手段から与えられたデ
ータを用いた累積演算を繰り返し行う。第１の選択手段
は、演算器の出力データを記憶する一次元アキュームレ
ータの出力データと二次元アキュームレータの出力デー
タとを交互に選択して演算器に転送する。つまり、一次
元目のＤＣＴ演算のための累積演算を行う場合、一次元
演算レジスタから与えられたデータと第１の選択手段か
ら与えられた一次元アキュームレータの出力データの累
積演算が行われ、二次元目のＤＣＴ演算のための累積演
算を行う場合、二次元演算レジスタから与えられたデー
タと第１の選択手段から与えられた二次元アキュームレ
ータの出力データの累積演算が行われる。演算器の出力
データは一次元アキュームレータと二次元アキュームレ
ータに対して交互に与えられる。累積演算が繰り返され
ることにより、一次元アキュームレータ上には、一次元
目のＤＣＴ演算結果が生成されるので、それが一次元出
力レジスタを介して転置用メモリに格納される。二次元
アキュームレータ上には、二次元目のＤＣＴ演算結果が
生成されるので、それが二次元出力レジスタを介して外
部に出力される。従って、前記課題を解決できるのであ
る。
【００１０】
【発明の実施の形態】第１の実施形態 図１は、本発明の第１の実施形態を示す二次元ＤＣＴ回
路の回路図である。この二次元ＤＣＴ回路は、順次入力
される入力データＤinを格納する入力データＲＡＭ４０
を備えている。入力データＲＡＭ４０の出力側は、選択
手段である２入力の選択器５０の一方の入力端子に接続
され、この選択器５０の出力側に一次元ＤＣＴ演算器６
０が接続されている。一次元ＤＣＴ演算器６０の出力側
には、転置用ＲＡＭ７０にいくルートａと外部に二次元
ＤＣＴ結果を出力するためのルートｂとが形成されてい
る。転置用ＲＡＭ７０の出力側が、選択器５０の他方の
入力端子に接続されている。即ち、選択器５０は、入力
ＲＡＭ４０の出力データまたは転置用ＲＡＭ７０の出力
データを選択出力する構成である。図４は、図１中の一
次元ＤＣＴ演算器を示す回路図である。一次元ＤＣＴ演
算器６０は、従来の一次元ＤＣＴ演算器１０，３０と同
様の構成であり、入力レジスタ６１を有している。入力
レジスタ６１の出力側は演算入力レジスタ６２に接続さ
れ、この演算入力レジスタ６２の出力側が、演算器６３
の入力側に接続されている。演算器６３の出力側は、ア
キュームレータ６４に接続されている。アキュームレー
タ６４の出力側は、演算器６３の入力側に接続されると
共に、出力レジスタ６５に接続されている。次に、図１
の二次元ＤＣＴ演算回路の動作を説明する。
路の回路図である。この二次元ＤＣＴ回路は、順次入力
される入力データＤinを格納する入力データＲＡＭ４０
を備えている。入力データＲＡＭ４０の出力側は、選択
手段である２入力の選択器５０の一方の入力端子に接続
され、この選択器５０の出力側に一次元ＤＣＴ演算器６
０が接続されている。一次元ＤＣＴ演算器６０の出力側
には、転置用ＲＡＭ７０にいくルートａと外部に二次元
ＤＣＴ結果を出力するためのルートｂとが形成されてい
る。転置用ＲＡＭ７０の出力側が、選択器５０の他方の
入力端子に接続されている。即ち、選択器５０は、入力
ＲＡＭ４０の出力データまたは転置用ＲＡＭ７０の出力
データを選択出力する構成である。図４は、図１中の一
次元ＤＣＴ演算器を示す回路図である。一次元ＤＣＴ演
算器６０は、従来の一次元ＤＣＴ演算器１０，３０と同
様の構成であり、入力レジスタ６１を有している。入力
レジスタ６１の出力側は演算入力レジスタ６２に接続さ
れ、この演算入力レジスタ６２の出力側が、演算器６３
の入力側に接続されている。演算器６３の出力側は、ア
キュームレータ６４に接続されている。アキュームレー
タ６４の出力側は、演算器６３の入力側に接続されると
共に、出力レジスタ６５に接続されている。次に、図１
の二次元ＤＣＴ演算回路の動作を説明する。
【００１１】順次入力される入力データＤinは、入力デ
ータＲＡＭ４０に書込まれて記憶される。後段の各部で
一次元ＤＣＴ演算を行うのに十分な個数の入力データＤ
inが記憶されると、記憶されたデータＤinは、書き込み
順と同じ順に読出されて選択器５０に与えられる。この
とき、選択器５０の選択出力するデータは、入力データ
ＲＡＭ４０の出力データであり、入力データＤinが選択
器５０を介して一次元ＲＡＭ６０に転送される。一次元
ＲＡＭ６０では、入力データＤinを入力レジスタ６１に
一時的に保持し、従来と同様に一次元ＤＣＴ演算を行
う。その間、入力データＲＡＭ４０には、次の一次元Ｄ
ＣＴ演算を行なうための入力データＤinが、順に書込ま
れていく。この段階で一次元ＤＣＴ演算器６０の順次出
力するデータＤ６０は一次元目のＤＣＴ演算の結果であ
るので、データＤ６０がルートａを介して転置用ＲＡＭ
７０に転送されて書込まれる。二次元目のＤＣＴ演算を
行なうために必要な個数のデータが転置用ＲＡＭ７０に
書込まれると、それらがデータＤ７０として読出され
る。データＤ７０は、書込まれたデータＤ６０を転置し
て読出したものである。転置用ＲＡＭ７０から読出され
たデータＤ７０は、順次選択器５０へ出力される。この
とき選択器５０は、転置用ＲＡＭ７０の出力データＤ７
０を選択出力するように設定される。そのため、選択器
５０の出力データは、転置用ＲＡＭ７０から読出された
データＤ７０であり、一次元目のＤＣＴ演算の結果が一
次元ＤＣＴ演算器６０中の入力レジスタ６１に入力され
ることになる。そして、一次元ＤＣＴ演算器６０は、入
力レジスタ６１の保持するデータを用いて、二次元目の
ＤＣＴ演算を行う。二次元目のＤＣＴ演算結果のデータ
Ｄ６０* が、一次元ＤＣＴ演算器６０から出力され、デ
ータＤ６０* がルートｂを介して二次元ＤＣＴ演算回路
の外部へ出力される。即ち、入力データＤinは、入力デ
ータＲＡＭ４０から一次元ＤＣＴ演算器６０に与えら
れ、一次元ＤＣＴ演算器６０が一次元目のＤＣＴ演算を
行った結果のデータＤ６０が転置用ＲＡＭ７０を介して
再び一次元ＤＣＴ演算器６０に与えられ、一次元ＤＣＴ
演算器６０で二次元目のＤＣＴ演算が行われる。二次元
目のＤＣＴ演算結果のデータＤ６０* が外部に出力され
る。
ータＲＡＭ４０に書込まれて記憶される。後段の各部で
一次元ＤＣＴ演算を行うのに十分な個数の入力データＤ
inが記憶されると、記憶されたデータＤinは、書き込み
順と同じ順に読出されて選択器５０に与えられる。この
とき、選択器５０の選択出力するデータは、入力データ
ＲＡＭ４０の出力データであり、入力データＤinが選択
器５０を介して一次元ＲＡＭ６０に転送される。一次元
ＲＡＭ６０では、入力データＤinを入力レジスタ６１に
一時的に保持し、従来と同様に一次元ＤＣＴ演算を行
う。その間、入力データＲＡＭ４０には、次の一次元Ｄ
ＣＴ演算を行なうための入力データＤinが、順に書込ま
れていく。この段階で一次元ＤＣＴ演算器６０の順次出
力するデータＤ６０は一次元目のＤＣＴ演算の結果であ
るので、データＤ６０がルートａを介して転置用ＲＡＭ
７０に転送されて書込まれる。二次元目のＤＣＴ演算を
行なうために必要な個数のデータが転置用ＲＡＭ７０に
書込まれると、それらがデータＤ７０として読出され
る。データＤ７０は、書込まれたデータＤ６０を転置し
て読出したものである。転置用ＲＡＭ７０から読出され
たデータＤ７０は、順次選択器５０へ出力される。この
とき選択器５０は、転置用ＲＡＭ７０の出力データＤ７
０を選択出力するように設定される。そのため、選択器
５０の出力データは、転置用ＲＡＭ７０から読出された
データＤ７０であり、一次元目のＤＣＴ演算の結果が一
次元ＤＣＴ演算器６０中の入力レジスタ６１に入力され
ることになる。そして、一次元ＤＣＴ演算器６０は、入
力レジスタ６１の保持するデータを用いて、二次元目の
ＤＣＴ演算を行う。二次元目のＤＣＴ演算結果のデータ
Ｄ６０* が、一次元ＤＣＴ演算器６０から出力され、デ
ータＤ６０* がルートｂを介して二次元ＤＣＴ演算回路
の外部へ出力される。即ち、入力データＤinは、入力デ
ータＲＡＭ４０から一次元ＤＣＴ演算器６０に与えら
れ、一次元ＤＣＴ演算器６０が一次元目のＤＣＴ演算を
行った結果のデータＤ６０が転置用ＲＡＭ７０を介して
再び一次元ＤＣＴ演算器６０に与えられ、一次元ＤＣＴ
演算器６０で二次元目のＤＣＴ演算が行われる。二次元
目のＤＣＴ演算結果のデータＤ６０* が外部に出力され
る。
【００１２】図５は、図１のパイプライン動作を説明す
る図である。この図５において、記号“Ｉｎ”は、一次
元ＤＣＴ演算器６０中の入力レジスタ６１への８個の入
力データＤinの転送を意味している。記号“Ｅｘ”は、
８個の入力データＤinが一次元ＤＣＴ演算器６０によっ
て演算され、その結果が転置用ＲＡＭ７０に書き込み終
わるまでのシーケンスを意味している。本実施形態の二
次元ＤＣＴ回路は、パイプライン方式で動作するので、
二次元ＤＣＴ演算を実行するひとまとまりのデータ列に
対して二次元ＤＣＴ演算を実行している間に、入力デー
タＲＡＭ４０に次のひとまとまりのデータ列が記憶され
るように制御すると、最も効率よく二次元ＤＣＴ演算を
行うことができる。入力データＤinの１番目のデータ列
は、例えば６４個のデータで構成されている。図１の二
次元ＤＣＴ回路は、それを８回に別けて、８個ずつ演算
を行なう。図５に示すように、一次元ＤＣＴ演算器６０
中の入力レジスタ６１へのデータ転送は、一つ前の８個
のデータが演算されている期間に行われて完了する。こ
れを連続的に実行することで、パイプライン処理を実現
できる。以上のように、この第１の実施形態では、入力
データＲＡＭ４０と選択器５０を備え、一次元ＤＣＴ演
算器６０に一次元目のＤＣＴ演算と二次元目のＤＣＴ演
算の両方を行わせる構成にしているので、二次元ＤＣＴ
回路で、最も大規模であるＤＣＴ演算器を１個にするこ
とができる。よって、二次元ＤＣＴ回路の構成面積を小
さくできると共に、消費電力を少なくできる。また、二
次元ＤＣＴ回路に対する制御も単純であり、既存のハー
ドウエアの組合せで実現できるので、設計も容易であ
る。
る図である。この図５において、記号“Ｉｎ”は、一次
元ＤＣＴ演算器６０中の入力レジスタ６１への８個の入
力データＤinの転送を意味している。記号“Ｅｘ”は、
８個の入力データＤinが一次元ＤＣＴ演算器６０によっ
て演算され、その結果が転置用ＲＡＭ７０に書き込み終
わるまでのシーケンスを意味している。本実施形態の二
次元ＤＣＴ回路は、パイプライン方式で動作するので、
二次元ＤＣＴ演算を実行するひとまとまりのデータ列に
対して二次元ＤＣＴ演算を実行している間に、入力デー
タＲＡＭ４０に次のひとまとまりのデータ列が記憶され
るように制御すると、最も効率よく二次元ＤＣＴ演算を
行うことができる。入力データＤinの１番目のデータ列
は、例えば６４個のデータで構成されている。図１の二
次元ＤＣＴ回路は、それを８回に別けて、８個ずつ演算
を行なう。図５に示すように、一次元ＤＣＴ演算器６０
中の入力レジスタ６１へのデータ転送は、一つ前の８個
のデータが演算されている期間に行われて完了する。こ
れを連続的に実行することで、パイプライン処理を実現
できる。以上のように、この第１の実施形態では、入力
データＲＡＭ４０と選択器５０を備え、一次元ＤＣＴ演
算器６０に一次元目のＤＣＴ演算と二次元目のＤＣＴ演
算の両方を行わせる構成にしているので、二次元ＤＣＴ
回路で、最も大規模であるＤＣＴ演算器を１個にするこ
とができる。よって、二次元ＤＣＴ回路の構成面積を小
さくできると共に、消費電力を少なくできる。また、二
次元ＤＣＴ回路に対する制御も単純であり、既存のハー
ドウエアの組合せで実現できるので、設計も容易であ
る。
【００１３】第２の実施形態 図６は、本発明の第２の実施形態を示す二次元ＤＣＴ回
路の回路図である。この二次元ＤＣＴ回路は、入力デー
タＤinを一方の入力端子から入力する２入力の選択器８
０と、選択器８０の出力側に接続された一次元ＤＣＴ演
算器９０を備えている。一次元ＤＣＴ演算器９０の内部
構造は、第１の実施形態の一次元ＤＣＴ演算器６０と同
じである。一次元ＤＣＴ演算器９０の出力側には、該一
次元ＤＣＴ演算器９０の出力データを第１の転置用ＲＡ
Ｍ１００−１に入力するルートｃと、第２の転置用ＲＡ
Ｍ１００−２に入力するルートｄと、外部に出力するル
ートｅとが形成されている。転置用ＲＡＭ１００−１の
出力側と、転置用ＲＡＭ１００−２の出力側は、２入力
選択器１１０の２つの入力端子にそれぞれ接続されてい
る。選択器１１０の出力側が、選択器８０の他方の入力
端子に接続されている。つまり、選択器１１０は、２個
の転置用ＲＡＭ１００−１，１００−２の出力データを
選択出力する第１の選択手段を構成する。選択器８０
は、入力データまたは選択器１１０の出力するデータを
選択して、一次元ＤＣＴ演算器９０内の入力レジスタ６
１に与える第２の選択手段を構成している。図７は、図
６の二次元ＤＣＴ回路におけるパイプライン処理を説明
する図であり、この図７を参照しつつ、図６の二次元Ｄ
ＣＴ回路の動作を説明する。
路の回路図である。この二次元ＤＣＴ回路は、入力デー
タＤinを一方の入力端子から入力する２入力の選択器８
０と、選択器８０の出力側に接続された一次元ＤＣＴ演
算器９０を備えている。一次元ＤＣＴ演算器９０の内部
構造は、第１の実施形態の一次元ＤＣＴ演算器６０と同
じである。一次元ＤＣＴ演算器９０の出力側には、該一
次元ＤＣＴ演算器９０の出力データを第１の転置用ＲＡ
Ｍ１００−１に入力するルートｃと、第２の転置用ＲＡ
Ｍ１００−２に入力するルートｄと、外部に出力するル
ートｅとが形成されている。転置用ＲＡＭ１００−１の
出力側と、転置用ＲＡＭ１００−２の出力側は、２入力
選択器１１０の２つの入力端子にそれぞれ接続されてい
る。選択器１１０の出力側が、選択器８０の他方の入力
端子に接続されている。つまり、選択器１１０は、２個
の転置用ＲＡＭ１００−１，１００−２の出力データを
選択出力する第１の選択手段を構成する。選択器８０
は、入力データまたは選択器１１０の出力するデータを
選択して、一次元ＤＣＴ演算器９０内の入力レジスタ６
１に与える第２の選択手段を構成している。図７は、図
６の二次元ＤＣＴ回路におけるパイプライン処理を説明
する図であり、この図７を参照しつつ、図６の二次元Ｄ
ＣＴ回路の動作を説明する。
【００１４】図７において、記号“Ｉｎ”は、一次元Ｄ
ＣＴ演算器９０中の入力レジスタ６１への例えば８個の
入力データＤinの転送を意味している。記号“Ｅｘ”
は、８個の入力データＤinが一次元ＤＣＴ演算器９０に
よって演算され、その結果が転置用ＲＡＭ１００−１ま
たは１００−２に書き込み終わるまでのシーケンスを意
味している。入力データＤinの入力が開始されると、入
力データＤinは、選択器８０を介して一次元ＤＣＴ演算
器９０中の入力レジスタ６１に順次与えられる。入力レ
ジスタ６１は与えられた８個の入力データを一時的に保
存し、一次元ＤＣＴ演算器９０は、その８個のデータに
対して一次元目のＤＣＴ演算を行なう。図６の二次元Ｄ
ＣＴ回路においても、例えば６４個の入力データ列を８
個ずつ８回に分けてＤＣＴ演算を行なう。このように、
従来或いは第１の実施形態と同様の動作で、まず１番目
の入力データ列について、一次元目のＤＣＴ演算を行な
う。１番目の入力データ列についての一次元ＤＣＴ演算
器９０の出力データＤ９０−１は、ルートｃを介して転
置用ＲＡＭ１００−１に順次書込まれる。１番目の入力
データ列に対する演算が終了すると、一次元ＤＣＴ演算
器９０は、２番目の入力データ列についてのＤＣＴ演算
を行う。転置用ＲＡＭ１００−１は、出力データＤ９０
−１を記憶しているので、２番目の入力データ列に対す
る一次元ＤＣＴ演算器９０の出力データＤ９０−２は、
ルートｄを介して転置用ＲＡＭ１００−２に順次書込ま
れて記憶される。２番目の入力データ列に対する一次元
目のＤＣＴ演算が終了した段階で、転置用ＲＡＭ１００
−１に格納されている一次元目のＤＣＴ演算結果のデー
タＤ９０−１が転置されて読出され、二次元目のＤＣＴ
演算の入力データとして選択器１１０で選択されて、選
択器８０に与えられる。選択器８０は、その選択器１１
０からのデータを選択し、それを一次元ＤＣＴ演算器９
０中の入力レジスタ６１に転送する。
ＣＴ演算器９０中の入力レジスタ６１への例えば８個の
入力データＤinの転送を意味している。記号“Ｅｘ”
は、８個の入力データＤinが一次元ＤＣＴ演算器９０に
よって演算され、その結果が転置用ＲＡＭ１００−１ま
たは１００−２に書き込み終わるまでのシーケンスを意
味している。入力データＤinの入力が開始されると、入
力データＤinは、選択器８０を介して一次元ＤＣＴ演算
器９０中の入力レジスタ６１に順次与えられる。入力レ
ジスタ６１は与えられた８個の入力データを一時的に保
存し、一次元ＤＣＴ演算器９０は、その８個のデータに
対して一次元目のＤＣＴ演算を行なう。図６の二次元Ｄ
ＣＴ回路においても、例えば６４個の入力データ列を８
個ずつ８回に分けてＤＣＴ演算を行なう。このように、
従来或いは第１の実施形態と同様の動作で、まず１番目
の入力データ列について、一次元目のＤＣＴ演算を行な
う。１番目の入力データ列についての一次元ＤＣＴ演算
器９０の出力データＤ９０−１は、ルートｃを介して転
置用ＲＡＭ１００−１に順次書込まれる。１番目の入力
データ列に対する演算が終了すると、一次元ＤＣＴ演算
器９０は、２番目の入力データ列についてのＤＣＴ演算
を行う。転置用ＲＡＭ１００−１は、出力データＤ９０
−１を記憶しているので、２番目の入力データ列に対す
る一次元ＤＣＴ演算器９０の出力データＤ９０−２は、
ルートｄを介して転置用ＲＡＭ１００−２に順次書込ま
れて記憶される。２番目の入力データ列に対する一次元
目のＤＣＴ演算が終了した段階で、転置用ＲＡＭ１００
−１に格納されている一次元目のＤＣＴ演算結果のデー
タＤ９０−１が転置されて読出され、二次元目のＤＣＴ
演算の入力データとして選択器１１０で選択されて、選
択器８０に与えられる。選択器８０は、その選択器１１
０からのデータを選択し、それを一次元ＤＣＴ演算器９
０中の入力レジスタ６１に転送する。
【００１５】一次元ＤＣＴ演算器９０は、入力レジスタ
に保持された一次元目のＤＣＴ演算結果に対して二次元
目のＤＣＴ演算を行い、二次元目のＤＣＴ演算結果のデ
ータＤ９０* を最終的な出力データとしてルートｅを介
して出力する。これにより、１番目の入力データ列に対
する二次元ＤＣＴ演算が終了する。これ以降も同様なパ
イプラインシーケンスを用いることで、一次元ＤＣＴ演
算器９０を効率的に活用して順次二次元ＤＣＴ演算結果
データＤ９０* を出力する。この二次元ＤＣＴ回路で
は、１番目の入力データ列に対して一次元目のＤＣＴ演
算を行った後、間を開けずに２番目の入力データ列の一
次元目のＤＣＴ演算を開始する。１番目の入力データ列
に対する二次元目のＤＣＴ演算は、２番目の入力データ
列の一次元目のＤＣＴ演算が終了した後に実行される。
即ち、次の（１）から（６）に示す手順で演算が行われ
る。
に保持された一次元目のＤＣＴ演算結果に対して二次元
目のＤＣＴ演算を行い、二次元目のＤＣＴ演算結果のデ
ータＤ９０* を最終的な出力データとしてルートｅを介
して出力する。これにより、１番目の入力データ列に対
する二次元ＤＣＴ演算が終了する。これ以降も同様なパ
イプラインシーケンスを用いることで、一次元ＤＣＴ演
算器９０を効率的に活用して順次二次元ＤＣＴ演算結果
データＤ９０* を出力する。この二次元ＤＣＴ回路で
は、１番目の入力データ列に対して一次元目のＤＣＴ演
算を行った後、間を開けずに２番目の入力データ列の一
次元目のＤＣＴ演算を開始する。１番目の入力データ列
に対する二次元目のＤＣＴ演算は、２番目の入力データ
列の一次元目のＤＣＴ演算が終了した後に実行される。
即ち、次の（１）から（６）に示す手順で演算が行われ
る。
【００１６】（１）１番目の入力データ列に対する一次
元目のＤＣＴ演算を行い、結果を転置用ＲＡＭ１００−
１に書込む。 （２）２番目の入力データ列に対する一次元目のＤＣＴ
演算を行い、結果を転置用ＲＡＭ１００−２に書込む。 （３）転置用ＲＡＭ１００−１に書込まれたデータを用
いて、１番目の入力データ列に対する二次元目のＤＣＴ
演算を行い、その結果を外部に出力する。転置用ＲＡＭ
１００−１は空になる（書込まれているデータは不要に
なる）。 （４）３番目の入力データ列に対する一次元目のＤＣＴ
演算を行い、結果を転置用ＲＡＭ１００−１に書込む
（不要となったデータ上に上書きする）。 （５）転置用ＲＡＭ１００−２に書込まれたデータを用
いて、２番目の入力データ列に対する二次元目のＤＣＴ
演算を行い、その結果を外部に出力する。転置用ＲＡＭ
１００−２は、空になる。 （６）（２）〜（５）を繰り返す。よって、一次元ＤＣ
Ｔ演算器９０は、待ち状態になることがなく、常に演算
を実行できるので、図５のように、パイプラインを乱す
ことがない。
元目のＤＣＴ演算を行い、結果を転置用ＲＡＭ１００−
１に書込む。 （２）２番目の入力データ列に対する一次元目のＤＣＴ
演算を行い、結果を転置用ＲＡＭ１００−２に書込む。 （３）転置用ＲＡＭ１００−１に書込まれたデータを用
いて、１番目の入力データ列に対する二次元目のＤＣＴ
演算を行い、その結果を外部に出力する。転置用ＲＡＭ
１００−１は空になる（書込まれているデータは不要に
なる）。 （４）３番目の入力データ列に対する一次元目のＤＣＴ
演算を行い、結果を転置用ＲＡＭ１００−１に書込む
（不要となったデータ上に上書きする）。 （５）転置用ＲＡＭ１００−２に書込まれたデータを用
いて、２番目の入力データ列に対する二次元目のＤＣＴ
演算を行い、その結果を外部に出力する。転置用ＲＡＭ
１００−２は、空になる。 （６）（２）〜（５）を繰り返す。よって、一次元ＤＣ
Ｔ演算器９０は、待ち状態になることがなく、常に演算
を実行できるので、図５のように、パイプラインを乱す
ことがない。
【００１７】以上のように、この第２の実施形態では、
選択器８０と二つの転置用ＲＡＭ１００−１，１００−
２と選択器９０とを備え、一次元ＤＣＴ演算器９０に一
次元目のＤＣＴ演算と二次元目のＤＣＴ演算の両方を行
わせる構成にしているので、二次元ＤＣＴ回路で最も大
規模であるＤＣＴ演算器を１個にすることができ、二次
元ＤＣＴ回路の構成面積を小さくできると共に、消費電
力を少なくできる。また、第１の実施形態に比べてデー
タ演算の順序がやや複雑化するが、パイプラインを乱す
ことなく、ＤＣＴ演算器を効率的に動作させることが可
能となり、処理が高速になる。さらに、既存のハードウ
エアの組合せで実現できるので、設計も容易である。
選択器８０と二つの転置用ＲＡＭ１００−１，１００−
２と選択器９０とを備え、一次元ＤＣＴ演算器９０に一
次元目のＤＣＴ演算と二次元目のＤＣＴ演算の両方を行
わせる構成にしているので、二次元ＤＣＴ回路で最も大
規模であるＤＣＴ演算器を１個にすることができ、二次
元ＤＣＴ回路の構成面積を小さくできると共に、消費電
力を少なくできる。また、第１の実施形態に比べてデー
タ演算の順序がやや複雑化するが、パイプラインを乱す
ことなく、ＤＣＴ演算器を効率的に動作させることが可
能となり、処理が高速になる。さらに、既存のハードウ
エアの組合せで実現できるので、設計も容易である。
【００１８】第３の実施形態 図８は、本発明の第３の実施形態を示す二次元ＤＣＴ回
路の回路図である。この二次元ＤＣＴ回路は、一次元Ｄ
ＣＴ演算器１２０と、転置用ＲＡＭ１４０とで構成され
ている。一次元ＤＣＴ演算器１２０は、順次入力する入
力データＤinを一時的に保持する一次元入力レジスタ１
２１を有している。一次元入力レジスタの出力側には、
一次元演算レジスタ１２２が接続され、該一次元演算レ
ジスタ１２２の出力側は、第２の選択手段である２入力
選択器１２３の一方の入力端子に接続されている。選択
器１２３の出力側は演算器１２４に接続されている。演
算器１２４の出力側は、一次元アキュームレータ１２５
と二次元アキュームレータ１２６の入力端子にそれぞれ
接続されている。各アキュームレータ１２５，１２６の
出力側は、一次元出力レジスタ１２７と二次元出力レジ
スタ１２８にそれぞれ接続されると共に、第１の選択手
段である２入力選択器１２９の各入力端子にそれぞれ接
続されている。選択器１２９の出力側は、演算器１２４
のもう一方の入力端子に接続されている。一次元出力レ
ジスタ１２７の出力側は、転置用ＲＡＭ１４０に接続さ
れている。二次元出力レジスタ１２８の出力側から、最
終的な二次元ＤＣＴ演算結果が外部へ出力されるように
なっている。
路の回路図である。この二次元ＤＣＴ回路は、一次元Ｄ
ＣＴ演算器１２０と、転置用ＲＡＭ１４０とで構成され
ている。一次元ＤＣＴ演算器１２０は、順次入力する入
力データＤinを一時的に保持する一次元入力レジスタ１
２１を有している。一次元入力レジスタの出力側には、
一次元演算レジスタ１２２が接続され、該一次元演算レ
ジスタ１２２の出力側は、第２の選択手段である２入力
選択器１２３の一方の入力端子に接続されている。選択
器１２３の出力側は演算器１２４に接続されている。演
算器１２４の出力側は、一次元アキュームレータ１２５
と二次元アキュームレータ１２６の入力端子にそれぞれ
接続されている。各アキュームレータ１２５，１２６の
出力側は、一次元出力レジスタ１２７と二次元出力レジ
スタ１２８にそれぞれ接続されると共に、第１の選択手
段である２入力選択器１２９の各入力端子にそれぞれ接
続されている。選択器１２９の出力側は、演算器１２４
のもう一方の入力端子に接続されている。一次元出力レ
ジスタ１２７の出力側は、転置用ＲＡＭ１４０に接続さ
れている。二次元出力レジスタ１２８の出力側から、最
終的な二次元ＤＣＴ演算結果が外部へ出力されるように
なっている。
【００１９】一次元ＤＣＴ演算器１２０には、さらに、
二次元入力レジスタ１３０が設けられている。二次元入
力レジスタ１３０には、転置用ＲＡＭ１４０から出力さ
れたデータが入力される構成であり、該二次元入力レジ
スタ１３０の出力側は、二次元演算レジスタ１３１が接
続されている。二次元演算レジスタ１３１の出力側が、
選択器１２３の他方の入力端子に接続されている。図９
は、図８の二次元ＤＣＴ回路の動作を説明する図であ
り、この図を参照しつつ、図８の動作を説明する。入力
データＤinは、一次元ＤＣＴ演算器１２０中の一次元入
力レジスタ１２１に順に入力され、該一次元入力レジス
タ１２１は、それらを保持する（図９のＳ１）。一次元
入力レジスタ１２１の保持するデータが一定の個数の例
えば８個に達すると、それらがひとまとまりとして、一
次元演算レジスタ１２２に転送される（図９のＳ２）。
一次元演算レジスタ１２２は、その転送された入力デー
タＤinを選択器１２３を介して演算器１２４に出力す
る。演算器１２４が与えられ入力データＤinを用いて演
算を行っている期間（図９のＳ３）に、新たな入力デー
タＤinが一次元入力レジスタ１２１に入力され、それが
順に書込まれて記憶される（図９のＳ４）。即ち、パイ
プライン動作となる。
二次元入力レジスタ１３０が設けられている。二次元入
力レジスタ１３０には、転置用ＲＡＭ１４０から出力さ
れたデータが入力される構成であり、該二次元入力レジ
スタ１３０の出力側は、二次元演算レジスタ１３１が接
続されている。二次元演算レジスタ１３１の出力側が、
選択器１２３の他方の入力端子に接続されている。図９
は、図８の二次元ＤＣＴ回路の動作を説明する図であ
り、この図を参照しつつ、図８の動作を説明する。入力
データＤinは、一次元ＤＣＴ演算器１２０中の一次元入
力レジスタ１２１に順に入力され、該一次元入力レジス
タ１２１は、それらを保持する（図９のＳ１）。一次元
入力レジスタ１２１の保持するデータが一定の個数の例
えば８個に達すると、それらがひとまとまりとして、一
次元演算レジスタ１２２に転送される（図９のＳ２）。
一次元演算レジスタ１２２は、その転送された入力デー
タＤinを選択器１２３を介して演算器１２４に出力す
る。演算器１２４が与えられ入力データＤinを用いて演
算を行っている期間（図９のＳ３）に、新たな入力デー
タＤinが一次元入力レジスタ１２１に入力され、それが
順に書込まれて記憶される（図９のＳ４）。即ち、パイ
プライン動作となる。
【００２０】ここで、一次元演算レジスタ１２２に転送
された８個の入力データＤinが、例えば１番目の入力デ
ータ列のとき、選択器１２３は一次演算レジスタ１２２
の出力データを選択して演算器１２４に与える状態にな
っている。なぜなら、転置用ＲＡＭ１４０、二次元入力
レジスタ１３０、及び二次元演算レジスタ１３１には、
未だ有効なデータを出力していないからである。このよ
うにして、一次元演算レジスタ１２２の出力する８個の
入力データＤinが演算器１２４に与えられ、演算器１２
４がそのデータを用いて一次元目のＤＣＴ演算を行うた
めの累積演算を行う。この累積演算によって、順次一次
元アキュームレータ１２５の内容が更新される。このと
きには二次元目の演算が行われていないので、選択器１
２９は、一次元アキュームレータ１２５の出力データを
選択し、それを演算器１２４の入力側に転送する。この
ように、演算器１２４と一次元アキュームレータ１２５
が用いられることで、累積演算が成立する。複数の例え
ば８回だけ累積演算が行われた後の一次元アキュームレ
ータ１２５には、一次元目のＤＣＴ演算結果が記憶され
ているので、一次元アキュームレータ１２５の出力デー
タが一時的に一次元出力レジスタ１２７に記憶され（図
９のＳ５）、さらに、それらが順次転置用ＲＡＭ１４０
に書込まれて記憶される（図９のＳ６）。転置用ＲＡＭ
１４０に記憶された一次元目のＤＣＴ演算結果のデータ
が、一定の個数（１番目の入力データ列の６４個）にな
ると（図９のＳ７）、転置用ＲＡＭ１４０からは、二次
元目のＤＣＴ演算に用いる入力データとして、記憶デー
タが転置して読出され、二次元入力レジスタ１３０へ順
次転送される（図９のＳ８）。二次元入力レジスタ１３
０は転送されたデータを保持する。二次元入力レジスタ
１３０に保持されたデータが、一定の個数の例えば８個
になると、それらがひとまとまりとなって二次元演算レ
ジスタ１３１に転送される（図９のＳ９）。二次元演算
レジスタ１３１上のデータが演算器１２４に用いられて
いる期間（図９のＳ１０）、次の二次元目のＤＣＴ演算
用の入力データが、転置用ＲＡＭ１４０から二次元入力
レジスタ１３０に入力されて記憶される。前述の一次元
入力レジスタ１２１と一次元演算レジスタ１２２の接続
関係がパイプラインを実現するのと同様に、二次元入力
レジスタ１３０と二次元演算レジスタ１３１の関係も、
パイプラインを実現する接続関係である。このときに
は、選択器１２３は演算器１２４の処理の１サイクルご
とに、一次元演算レジスタ１２２の出力データと二次元
演算レジスタ１３１の出力データを交互に選択して該演
算器１２４に与える。一方、選択器１２９においても、
選択器１２３と同じタイミングで、一次元アキュームレ
ータ１２５の出力データと二次元アキュームレータ１２
６の出力データを交互に選択し、それを演算器１２４の
入力側に与える。つまり、選択器１２３が一次元演算レ
ジスタ１２２の出力データを選択するとき、選択器１２
９は一次元アキュームレータ１２５の出力データを選択
する。選択器１２３が二次元元演算レジスタ１３１の出
力データを選択するとき、選択器１２９は二次元アキュ
ームレータ１２６の出力データを選択する。これによ
り、演算器１２４は、１サイクルごとに一次元目のＤＣ
Ｔ演算と二次元目のＤＣＴ演算を交互に、実行すること
になる。
された８個の入力データＤinが、例えば１番目の入力デ
ータ列のとき、選択器１２３は一次演算レジスタ１２２
の出力データを選択して演算器１２４に与える状態にな
っている。なぜなら、転置用ＲＡＭ１４０、二次元入力
レジスタ１３０、及び二次元演算レジスタ１３１には、
未だ有効なデータを出力していないからである。このよ
うにして、一次元演算レジスタ１２２の出力する８個の
入力データＤinが演算器１２４に与えられ、演算器１２
４がそのデータを用いて一次元目のＤＣＴ演算を行うた
めの累積演算を行う。この累積演算によって、順次一次
元アキュームレータ１２５の内容が更新される。このと
きには二次元目の演算が行われていないので、選択器１
２９は、一次元アキュームレータ１２５の出力データを
選択し、それを演算器１２４の入力側に転送する。この
ように、演算器１２４と一次元アキュームレータ１２５
が用いられることで、累積演算が成立する。複数の例え
ば８回だけ累積演算が行われた後の一次元アキュームレ
ータ１２５には、一次元目のＤＣＴ演算結果が記憶され
ているので、一次元アキュームレータ１２５の出力デー
タが一時的に一次元出力レジスタ１２７に記憶され（図
９のＳ５）、さらに、それらが順次転置用ＲＡＭ１４０
に書込まれて記憶される（図９のＳ６）。転置用ＲＡＭ
１４０に記憶された一次元目のＤＣＴ演算結果のデータ
が、一定の個数（１番目の入力データ列の６４個）にな
ると（図９のＳ７）、転置用ＲＡＭ１４０からは、二次
元目のＤＣＴ演算に用いる入力データとして、記憶デー
タが転置して読出され、二次元入力レジスタ１３０へ順
次転送される（図９のＳ８）。二次元入力レジスタ１３
０は転送されたデータを保持する。二次元入力レジスタ
１３０に保持されたデータが、一定の個数の例えば８個
になると、それらがひとまとまりとなって二次元演算レ
ジスタ１３１に転送される（図９のＳ９）。二次元演算
レジスタ１３１上のデータが演算器１２４に用いられて
いる期間（図９のＳ１０）、次の二次元目のＤＣＴ演算
用の入力データが、転置用ＲＡＭ１４０から二次元入力
レジスタ１３０に入力されて記憶される。前述の一次元
入力レジスタ１２１と一次元演算レジスタ１２２の接続
関係がパイプラインを実現するのと同様に、二次元入力
レジスタ１３０と二次元演算レジスタ１３１の関係も、
パイプラインを実現する接続関係である。このときに
は、選択器１２３は演算器１２４の処理の１サイクルご
とに、一次元演算レジスタ１２２の出力データと二次元
演算レジスタ１３１の出力データを交互に選択して該演
算器１２４に与える。一方、選択器１２９においても、
選択器１２３と同じタイミングで、一次元アキュームレ
ータ１２５の出力データと二次元アキュームレータ１２
６の出力データを交互に選択し、それを演算器１２４の
入力側に与える。つまり、選択器１２３が一次元演算レ
ジスタ１２２の出力データを選択するとき、選択器１２
９は一次元アキュームレータ１２５の出力データを選択
する。選択器１２３が二次元元演算レジスタ１３１の出
力データを選択するとき、選択器１２９は二次元アキュ
ームレータ１２６の出力データを選択する。これによ
り、演算器１２４は、１サイクルごとに一次元目のＤＣ
Ｔ演算と二次元目のＤＣＴ演算を交互に、実行すること
になる。
【００２１】演算器１２４に入力されるデータが、一次
元演算レジスタ１２２の出力データと一次元アキューム
レータ１２５の出力データの場合、該演算器１２４の出
力データは一次元出力レジスタ１２７に書込まれ、該一
次元出力レジスタ１２７の内容が更新される。演算器１
２４に入力されるデータが、二次元演算レジスタ１３１
の出力データと二次元アキュームレータ１２６の出力デ
ータの場合、該演算器１２４の出力データは二次元アキ
ュームレータ１２６に書込まれ、該二次元アキュームレ
ータ１２６の内容が更新される。二次元演算レジスタ１
３１の出力データと二次元アキュームレータ１２６の出
力データが入力された場合の演算器１２４の累積演算
が、複数回の例えば８回だけ行われた後、二次元アキュ
ームレータ１２６には、二次元目のＤＣＴ演算結果、即
ち最終の二次元ＤＣＴ演算結果が記憶されていることに
なる。二次元アキュームレータ１２６の記憶しているデ
ータが、二次元出力レジスタ１２８に転送された後、外
部へ出力される。このようにして、１番目の入力データ
列の二次元ＤＣＴ演算が完了する。２番目以降の入力デ
ータ列に対する二次元ＤＣＴ演算結果も同様であり、演
算器１２４が一次元目の演算と二次元目の演算とを交互
に行うことで、２番目以降の入力データ列に対する二次
元ＤＣＴ演算結果が、二次元出力レジスタ１２８から外
部へ出力される。
元演算レジスタ１２２の出力データと一次元アキューム
レータ１２５の出力データの場合、該演算器１２４の出
力データは一次元出力レジスタ１２７に書込まれ、該一
次元出力レジスタ１２７の内容が更新される。演算器１
２４に入力されるデータが、二次元演算レジスタ１３１
の出力データと二次元アキュームレータ１２６の出力デ
ータの場合、該演算器１２４の出力データは二次元アキ
ュームレータ１２６に書込まれ、該二次元アキュームレ
ータ１２６の内容が更新される。二次元演算レジスタ１
３１の出力データと二次元アキュームレータ１２６の出
力データが入力された場合の演算器１２４の累積演算
が、複数回の例えば８回だけ行われた後、二次元アキュ
ームレータ１２６には、二次元目のＤＣＴ演算結果、即
ち最終の二次元ＤＣＴ演算結果が記憶されていることに
なる。二次元アキュームレータ１２６の記憶しているデ
ータが、二次元出力レジスタ１２８に転送された後、外
部へ出力される。このようにして、１番目の入力データ
列の二次元ＤＣＴ演算が完了する。２番目以降の入力デ
ータ列に対する二次元ＤＣＴ演算結果も同様であり、演
算器１２４が一次元目の演算と二次元目の演算とを交互
に行うことで、２番目以降の入力データ列に対する二次
元ＤＣＴ演算結果が、二次元出力レジスタ１２８から外
部へ出力される。
【００２２】本実施形態の特徴は、選択器１２３と選択
器１２９とを一次元ＤＣＴ演算器１２０に設け、該一次
元ＤＣＴ演算器１２０中の演算器１２４に、一次元目の
累積演算と二次元目の累積演算をサイクルごとに交互に
実施することにある。もし、交互に累積演算を行わない
場合、例えば、転置用ＲＡＭ１４０に記憶されている一
次元目のＤＣＴ演算結果のデータ群が十分になると、そ
れらが二次元入力レジスタ１３０に順次転送されて二次
元演算レジスタ１３１に渡される。そして、演算器１２
４は二次元演算レジスタ１３１のデータを用いてひたす
ら二次元目のＤＣＴ演算を行う。二次元目のＤＣＴ演算
を行っている期間において、入力データＤinは一次元の
ＤＣＴ演算を施されるべく、一次元入力レジスタ１２１
を介して一次元演算レジスタ１２２に転送される。とこ
ろが、選択器１２３は、常に、二次元演算レジスタ１３
１の出力データを選択しているので、一次元入力レジス
タ上の入力データは、出力を待つ状態になる。これを継
続すると、演算器１２４が転置用ＲＡＭ１４０の記憶し
ているすべてのデータに対する二次元目のＤＣＴ演算が
終了するまで、入力データ列に対する一次元のＤＣＴ演
算は実施されない。その結果、本来一定のレートで入力
されるべき入力データＤinの入力を待たすことになり、
前段まで回路における処理をトップすることになる。ま
た、その二次元目のＤＣＴ演算が終了した段階で、転置
用ＲＡＭ１４０の記憶するデータは無用のもの（空）と
なる。つまり、効率が悪く資源の無駄となる。
器１２９とを一次元ＤＣＴ演算器１２０に設け、該一次
元ＤＣＴ演算器１２０中の演算器１２４に、一次元目の
累積演算と二次元目の累積演算をサイクルごとに交互に
実施することにある。もし、交互に累積演算を行わない
場合、例えば、転置用ＲＡＭ１４０に記憶されている一
次元目のＤＣＴ演算結果のデータ群が十分になると、そ
れらが二次元入力レジスタ１３０に順次転送されて二次
元演算レジスタ１３１に渡される。そして、演算器１２
４は二次元演算レジスタ１３１のデータを用いてひたす
ら二次元目のＤＣＴ演算を行う。二次元目のＤＣＴ演算
を行っている期間において、入力データＤinは一次元の
ＤＣＴ演算を施されるべく、一次元入力レジスタ１２１
を介して一次元演算レジスタ１２２に転送される。とこ
ろが、選択器１２３は、常に、二次元演算レジスタ１３
１の出力データを選択しているので、一次元入力レジス
タ上の入力データは、出力を待つ状態になる。これを継
続すると、演算器１２４が転置用ＲＡＭ１４０の記憶し
ているすべてのデータに対する二次元目のＤＣＴ演算が
終了するまで、入力データ列に対する一次元のＤＣＴ演
算は実施されない。その結果、本来一定のレートで入力
されるべき入力データＤinの入力を待たすことになり、
前段まで回路における処理をトップすることになる。ま
た、その二次元目のＤＣＴ演算が終了した段階で、転置
用ＲＡＭ１４０の記憶するデータは無用のもの（空）と
なる。つまり、効率が悪く資源の無駄となる。
【００２３】本実施形態のように、一次元目の累積演算
と二次元目の累積演算を例えば１サイクルごとに交互に
実施することにより、入力データＤinを連続ではないに
しろ、あくまでも一定レートで入力させることができ
る。また、転置用ＲＡＭ１４０において記憶したデータ
は、二次元目のＤＣＴ演算のためのデータとして読出さ
れ、その読出されたデータの所に、演算器１２４で演算
された一次元目のＤＣＴ演算結果を一次元アキュームレ
レータ１２５と一次元出力レジスタ１２７が書込まれ
る。よって、転置用ＲＡＭ１４０が空になることはな
く、効率よく使用される。そのため、余分な制御が必要
なくなる。
と二次元目の累積演算を例えば１サイクルごとに交互に
実施することにより、入力データＤinを連続ではないに
しろ、あくまでも一定レートで入力させることができ
る。また、転置用ＲＡＭ１４０において記憶したデータ
は、二次元目のＤＣＴ演算のためのデータとして読出さ
れ、その読出されたデータの所に、演算器１２４で演算
された一次元目のＤＣＴ演算結果を一次元アキュームレ
レータ１２５と一次元出力レジスタ１２７が書込まれ
る。よって、転置用ＲＡＭ１４０が空になることはな
く、効率よく使用される。そのため、余分な制御が必要
なくなる。
【００２４】以上のように、本実施形態では、入力デー
タＤinを演算器１４０に転送する一次元入力レジスタ１
２１及び一次元演算レジスタ１２２と、演算器１４０の
出力データを転置用ＲＡＭ１４０に転送する一次元アキ
ュームレータ１２５及び一次元出力レジスタ１２７とを
備えている。そして、転置用ＲＡＭ１４０から読出され
たデータを演算器１２４に転送する二次元入力レジスタ
１３０及び二次元演算入力レジスタ１３１と、演算器１
４０の出力データを外部に出力するための二次元アキュ
ームレータ１２６及び二次元出力レジスタ１２８とを備
えている。さらに、本実施形態では、一次元演算レジス
タ１２２の出力データまたは二次元演算レジスタの出力
データを選択して演算器１２４に与える選択器１２３
と、一次元アキュームレータ１２５の出力データまたは
二次元アキュームレータ１２６の出力データを選択し
て、演算器１２４の入力側に与える選択器１２９とが、
設けられている。よって、第１，第２の実施形態と同様
に、ＤＣＴ演算器を１個にすることができるうえに、さ
らに、使用するＲＡＭの個数を１つにすることができ
る。そのため、二次元ＤＣＴ回路の構成面積を小さくで
きると共に、消費電力を少なくできる。また、一次元目
の累積演算と二次元目の累積演算をサイクルごとに交互
に実施することができ、複雑な制御を用いずとも、転置
用ＲＡＭ１４０を有効に使用できる共に、入力データＤ
inを待たせないようにすることができる。なお、本発明
は、上記実施形態に限定されず種々の変形が可能であ
る。例えば第１〜第３の実施形態では選択手段を選択器
５０，８０，１１０，１２３，１２９で構成している
が、これらはトライステートバッファを２個配置してそ
れぞれ構成することも可能である。
タＤinを演算器１４０に転送する一次元入力レジスタ１
２１及び一次元演算レジスタ１２２と、演算器１４０の
出力データを転置用ＲＡＭ１４０に転送する一次元アキ
ュームレータ１２５及び一次元出力レジスタ１２７とを
備えている。そして、転置用ＲＡＭ１４０から読出され
たデータを演算器１２４に転送する二次元入力レジスタ
１３０及び二次元演算入力レジスタ１３１と、演算器１
４０の出力データを外部に出力するための二次元アキュ
ームレータ１２６及び二次元出力レジスタ１２８とを備
えている。さらに、本実施形態では、一次元演算レジス
タ１２２の出力データまたは二次元演算レジスタの出力
データを選択して演算器１２４に与える選択器１２３
と、一次元アキュームレータ１２５の出力データまたは
二次元アキュームレータ１２６の出力データを選択し
て、演算器１２４の入力側に与える選択器１２９とが、
設けられている。よって、第１，第２の実施形態と同様
に、ＤＣＴ演算器を１個にすることができるうえに、さ
らに、使用するＲＡＭの個数を１つにすることができ
る。そのため、二次元ＤＣＴ回路の構成面積を小さくで
きると共に、消費電力を少なくできる。また、一次元目
の累積演算と二次元目の累積演算をサイクルごとに交互
に実施することができ、複雑な制御を用いずとも、転置
用ＲＡＭ１４０を有効に使用できる共に、入力データＤ
inを待たせないようにすることができる。なお、本発明
は、上記実施形態に限定されず種々の変形が可能であ
る。例えば第１〜第３の実施形態では選択手段を選択器
５０，８０，１１０，１２３，１２９で構成している
が、これらはトライステートバッファを２個配置してそ
れぞれ構成することも可能である。
【００２５】
【発明の効果】以上詳細に説明したように、第１の発明
によれば、入力データを格納する入力データメモリと、
入力レジスタに保持した複数のデータを用いてＤＣＴ演
算を行う一次元ＤＣＴ演算器と、転置用メモリと、入力
データメモリの出力データまたは転置用メモリの出力デ
ータを選択して入力レジスタに転送する選択手段とを備
えているので、二次元ＤＣＴ回路で、最も大規模である
ＤＣＴ演算器を１個にすることができる。よって、二次
元ＤＣＴ回路の構成面積を小さくできると共に、消費電
力を少なくできる。しかも、その構成面積が小さく低消
費電力の二次元ＤＣＴ回路は、制御も単純があるととも
に、設計も容易である。第２の発明によれば、入力レジ
スタを有した一次元ＤＣＴ演算器と、第１及び第２の第
１の転置用メモリと、第１，第２の選択手段とを備えて
いるので、二次元ＤＣＴ回路で、最も大規模であるＤＣ
Ｔ演算器を１個にすることができる。よって、二次元Ｄ
ＣＴ回路の構成面積を小さくできると共に、消費電力を
少なくでき、しかも、設計が容易であるという効果が得
られる。さらに、第１の発明よりも、パイプラインを乱
すことなく、ＤＣＴ演算器を効率的に動作させることが
可能となり、処理が高速になる。
によれば、入力データを格納する入力データメモリと、
入力レジスタに保持した複数のデータを用いてＤＣＴ演
算を行う一次元ＤＣＴ演算器と、転置用メモリと、入力
データメモリの出力データまたは転置用メモリの出力デ
ータを選択して入力レジスタに転送する選択手段とを備
えているので、二次元ＤＣＴ回路で、最も大規模である
ＤＣＴ演算器を１個にすることができる。よって、二次
元ＤＣＴ回路の構成面積を小さくできると共に、消費電
力を少なくできる。しかも、その構成面積が小さく低消
費電力の二次元ＤＣＴ回路は、制御も単純があるととも
に、設計も容易である。第２の発明によれば、入力レジ
スタを有した一次元ＤＣＴ演算器と、第１及び第２の第
１の転置用メモリと、第１，第２の選択手段とを備えて
いるので、二次元ＤＣＴ回路で、最も大規模であるＤＣ
Ｔ演算器を１個にすることができる。よって、二次元Ｄ
ＣＴ回路の構成面積を小さくできると共に、消費電力を
少なくでき、しかも、設計が容易であるという効果が得
られる。さらに、第１の発明よりも、パイプラインを乱
すことなく、ＤＣＴ演算器を効率的に動作させることが
可能となり、処理が高速になる。
【００２６】第３の発明によれば、入力データを保持す
る一次元入力レジスタ及び一次元演算レジスタと、一次
元ＤＣＴ演算を行うために累積演算を行う演算器と、累
積演算結果を記憶する一次元アキュームレータ及び二次
元アキュームレータと、第１の選択手段と、一次元出力
レジスタ及び二次元出力レジスタと、転置用メモリと、
転置用メモリからのデータを保持する二次元入力レジス
タ及び二次元演算レジスタと、第２の選択手段とを備え
ているで、ＤＣＴ演算器を１個にすることができるうえ
に、さらに、使用するメモリの個数を１つにすることが
できる。そのため、二次元ＤＣＴ回路の構成面積を小さ
くできると共に、消費電力を少なくできる。また、一次
元目の累積演算と二次元目の累積演算をサイクルごとに
交互に実施することができ、複雑な制御を用いずとも、
転置用メモリを有効に使用できる共に、入力データを待
たせないようにすることができる。
る一次元入力レジスタ及び一次元演算レジスタと、一次
元ＤＣＴ演算を行うために累積演算を行う演算器と、累
積演算結果を記憶する一次元アキュームレータ及び二次
元アキュームレータと、第１の選択手段と、一次元出力
レジスタ及び二次元出力レジスタと、転置用メモリと、
転置用メモリからのデータを保持する二次元入力レジス
タ及び二次元演算レジスタと、第２の選択手段とを備え
ているで、ＤＣＴ演算器を１個にすることができるうえ
に、さらに、使用するメモリの個数を１つにすることが
できる。そのため、二次元ＤＣＴ回路の構成面積を小さ
くできると共に、消費電力を少なくできる。また、一次
元目の累積演算と二次元目の累積演算をサイクルごとに
交互に実施することができ、複雑な制御を用いずとも、
転置用メモリを有効に使用できる共に、入力データを待
たせないようにすることができる。
【図１】図１は、本発明の第１の実施形態を示す二次元
ＤＣＴ回路の回路図である。
ＤＣＴ回路の回路図である。
【図２】従来の二次元ＤＣＴ回路を示す回路図である。
【図３】図２中の一次元ＤＣＴ演算器を示す回路図であ
る。
る。
【図４】図１中の一次元ＤＣＴ演算器を示す回路図であ
る。
る。
【図５】図１のパイプライン動作を説明する図である。
【図６】本発明の第２の実施形態を示す二次元ＤＣＴ回
路の回路図である。
路の回路図である。
【図７】図６の二次元ＤＣＴ回路におけるパイプライン
処理を説明する図である。
処理を説明する図である。
【図８】本発明の第３の実施形態を示す二次元ＤＣＴ回
路の回路図である。
路の回路図である。
【図９】図８の二次元ＤＣＴ回路の動作を説明する図で
ある。
ある。
４０ 入力データ
ＲＡＭ ５０，８０，１１０，１２３，１２９ 選択器 ６０，９０，１２０ 一次元ＤＣ
Ｔ演算器 ７０，１００−１，１００−２，１４０ 転置用ＲＡ
Ｍ １２１ 一次元入力
レジスタ １２２ 一次元演算
レジスタ １２４ 演算器 １２５ 一次元アキ
ュームレータ １２６ 二次元アキ
ュームレータ １２７ 一次元出力
レジスタ １２８ 二次元出力
レジスタ １３０ 二次元入力
レジスタ １３１ 二次元演算
レジスタ
ＲＡＭ ５０，８０，１１０，１２３，１２９ 選択器 ６０，９０，１２０ 一次元ＤＣ
Ｔ演算器 ７０，１００−１，１００−２，１４０ 転置用ＲＡ
Ｍ １２１ 一次元入力
レジスタ １２２ 一次元演算
レジスタ １２４ 演算器 １２５ 一次元アキ
ュームレータ １２６ 二次元アキ
ュームレータ １２７ 一次元出力
レジスタ １２８ 二次元出力
レジスタ １３０ 二次元入力
レジスタ １３１ 二次元演算
レジスタ
Claims (3)
- 【請求項１】 順次入力される入力データ列に対して一
次元目の一次元離散コサイン変換演算を行い、該一次元
目の離散コサイン変換演算結果に対して二次元目の一次
元離散コサイン変換演算を行い、該各入力データ列に対
する二次元離散コサイン変換をそれぞれ施す二次元離散
コサイン変換回路において、 順次入力される入力データを格納する入力データメモリ
と、 与えられた複数のデータを一時的に保持する入力レジス
タを有し、該入力レジスタに保持した複数のデータを用
いて前記一次元離散コサイン変換演算を行う一次元離散
コサイン変換演算器と、 前記一次元離散コサイン変換演算の結果を格納する転置
用メモリと、 前記入力データメモリの出力データまたは前記転置用メ
モリの出力データを選択して前記入力レジスタに転送す
る選択手段とを備え、 前記一次元離散コサイン変換演算器は、前記選択手段を
介して前記入力レジスタに与えられた前記入力データメ
モリからの複数の前記入力データを用いて前記一次元目
の一次元離散コサイン変換演算を行い、その演算結果を
前記転置用メモリに与え、前記選択手段を介して前記入
力レジスタに与えられた前記転置用メモリから転置され
て読出された複数のデータを用いて前記二次元目の一次
元離散コサイン変換演算を行う構成にしたことを特徴と
する二次元離散コサイン変換回路。 - 【請求項２】 順次入力される入力データ列に対して一
次元目の離散コサイン変換演算を行い、該一次元目の離
散コサイン変換演算結果に対して二次元目の離散コサイ
ン変換演算を行い、該各入力データ列に対する二次元離
散コサイン変換をそれぞれ施す二次元離散コサイン変換
回路において、 与えられた複数のデータを一時的に保持する入力レジス
タを有し、該入力レジスタに保持した複数のデータを用
いて前記一次元離散コサイン変換演算を行う一次元離散
コサイン変換演算器と、 第１の期間に出力される前記一次元離散コサイン変換演
算器の出力データを記憶する第１の転置用メモリと、 前記第１の期間とは異なる第２の期間に出力される前記
一次元離散コサイン変換演算器の出力データを記憶する
第２の転置用メモリと、 前記第１の転置用メモリから転置して読出されたデータ
または前記第２の転置用メモリから転置して読出された
データを選択して出力する第１の選択手段と、 前記入力データまたは前記第１の選択手段の出力データ
を選択して前記一次元離散コサイン変換演算器中の入力
レジスタに転送する第２の選択手段とを備え、 前記一次元離散コサイン変換演算器は、前記第２の選択
手段を介して前記入力レジスタに与えられた複数の前記
入力データを用いて前記一次元目の一次元離散コサイン
変換演算を行い、該一次元目の離散コサイン変換演算結
果を前記第１または第２の転置用メモリに与え、前記第
２の選択手段を介して該入力レジスタに与えられた前記
第１の選択手段の複数の出力データを用いて前記二次元
目の一次元離散コサイン変換演算を行う構成にしたこと
を特徴とする二次元離散コサイン変換回路。 - 【請求項３】 順次入力される入力データ列に対して一
次元目の離散コサイン変換演算を行い、該一次元目の離
散コサイン変換演算結果に対して二次元目の離散コサイ
ン変換演算を行い、該各入力データ列に対する二次元離
散コサイン変換をそれぞれ施す二次元離散コサイン変換
回路において、 複数の前記入力データを一時的に保持する一次元入力レ
ジスタと、 前記一次元入力レジスタから転送された複数の前記入力
データを一時的に記憶する一次元演算レジスタと、 前記一次元離散コサイン変換演算を行うために累積演算
を行う２入力の演算器と、 前記演算器の累積演算結果を一時的に記憶する一次元ア
キュームレータと、 前記演算器の累積演算結果のうち前記一次元アキューム
レータとは異なる累積演算結果を一時的に記憶する二次
元アキュームレータと、 前記一次元アキュームレータまたは前記二次元アキュー
ムレータの出力データを選択して前記演算器の一方の入
力端子に転送する第１の選択手段と、 前記一次元アキュームレータの出力データを一時的に保
持する一次元出力レジスタと、 前記二次元アキュームレータの出力データを一時的に保
持する二次元出力レジスタと、 前記一次元出力レジスタの出力データを前記一次元目の
離散コサイン変換演算結果として記憶する転置用メモリ
と、 前記転置用メモリから転置して読出された複数の一次元
目の離散コサイン変換演算結果のデータを一時的に保持
する二次元入力レジスタと、 前記二次元入力レジスタから転送された複数の一次元目
の離散コサイン変換演算結果のデータを一時的に記憶す
る二次元演算レジスタと、 前記一次元演算レジスタの出力データまたは前記二次元
演算レジスタの出力データを選択して、前記演算器の他
方の入力端子に転送する第２の選択手段とを備え、 前記演算器は、一次元演算レジスタまたは二次元演算レ
ジスタから与えられたデータと前記第１の選択手段から
与えられたデータを用いた前記累積演算を繰り返すこと
で、前記一次元目の一次元離散コサイン変換演算と前記
二次元目の一次元離散コサイン変換演算を行う構成とし
たことを特徴とする二次元離散コサイン変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31197795A JPH09153030A (ja) | 1995-11-30 | 1995-11-30 | 二次元離散コサイン変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31197795A JPH09153030A (ja) | 1995-11-30 | 1995-11-30 | 二次元離散コサイン変換回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09153030A true JPH09153030A (ja) | 1997-06-10 |
Family
ID=18023722
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31197795A Withdrawn JPH09153030A (ja) | 1995-11-30 | 1995-11-30 | 二次元離散コサイン変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09153030A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006319837A (ja) * | 2005-05-16 | 2006-11-24 | Rohm Co Ltd | 画像処理装置 |
| JP2008017405A (ja) * | 2006-07-10 | 2008-01-24 | Matsushita Electric Ind Co Ltd | ２次元直交変換装置、２次元直交変換方法および撮像システム |
-
1995
- 1995-11-30 JP JP31197795A patent/JPH09153030A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006319837A (ja) * | 2005-05-16 | 2006-11-24 | Rohm Co Ltd | 画像処理装置 |
| JP2008017405A (ja) * | 2006-07-10 | 2008-01-24 | Matsushita Electric Ind Co Ltd | ２次元直交変換装置、２次元直交変換方法および撮像システム |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5226171A (en) | Parallel vector processing system for individual and broadcast distribution of operands and control information | |
| US8713080B2 (en) | Circuit for compressing data and a processor employing same | |
| Ebeling et al. | Mapping applications to the RaPiD configurable architecture | |
| US6425073B2 (en) | Method and apparatus for staggering execution of an instruction | |
| EP1047989B1 (en) | Digital signal processor having data alignment buffer for performing unaligned data accesses | |
| US5081573A (en) | Parallel processing system | |
| US6367003B1 (en) | Digital signal processor having enhanced utilization of multiply accumulate (MAC) stage and method | |
| KR101202445B1 (ko) | 프로세서 | |
| KR100346515B1 (ko) | 수퍼파이프라인된수퍼스칼라프로세서를위한임시파이프라인레지스터파일 | |
| US4821224A (en) | Method and apparatus for processing multi-dimensional data to obtain a Fourier transform | |
| EP0425410A2 (en) | Signal processor with independently arithmetic and logic unit and multiplier accumulator unit simultaneously operable | |
| JPH10187438A (ja) | 乗算器の入力に対する遷移を減少させる方法 | |
| US6233671B1 (en) | Staggering execution of an instruction by dividing a full-width macro instruction into at least two partial-width micro instructions | |
| JP3740516B2 (ja) | 共分散行列を生成する方法および装置 | |
| US7111155B1 (en) | Digital signal processor computation core with input operand selection from operand bus for dual operations | |
| WO2000068783A2 (en) | Digital signal processor computation core | |
| JPH09153030A (ja) | 二次元離散コサイン変換回路 | |
| US7107302B1 (en) | Finite impulse response filter algorithm for implementation on digital signal processor having dual execution units | |
| JP7136343B2 (ja) | データ処理システム、方法、およびプログラム | |
| CN111522776B (zh) | 一种计算架构 | |
| US6820189B1 (en) | Computation core executing multiple operation DSP instructions and micro-controller instructions of shorter length without performing switch operation | |
| US6859872B1 (en) | Digital signal processor computation core with pipeline having memory access stages and multiply accumulate stages positioned for efficient operation | |
| JPH1074141A (ja) | 信号処理装置 | |
| EP1936492A1 (en) | SIMD processor with reduction unit | |
| JP2001084242A (ja) | 可変演算プロセッサ |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20030204 |