JPH09149088A - Fsk signal demodulator - Google Patents
Fsk signal demodulatorInfo
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- JPH09149088A JPH09149088A JP7326195A JP32619595A JPH09149088A JP H09149088 A JPH09149088 A JP H09149088A JP 7326195 A JP7326195 A JP 7326195A JP 32619595 A JP32619595 A JP 32619595A JP H09149088 A JPH09149088 A JP H09149088A
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Abstract
Description
【0001】[0001]
【発明の属する技術分野】本発明は、非同期デジタル通
信において使用されるFSK変調信号を復調する装置に
関し、特に、通信ライン上のノイズによる誤動作を少な
くし、より確実にベースバンド信号を復調できるように
したものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a device for demodulating an FSK modulated signal used in asynchronous digital communication, and more particularly, to reduce malfunctions due to noise on a communication line and to more reliably demodulate a baseband signal. It is the one.
【0002】[0002]
【従来の技術】デジタル通信では、搬送波の周波数をデ
ジタル情報に応じて変化させるFSK(周波数シフトキ
ーイング)方式が広く用いられている。2進のFSKで
は、1、0の信号に対してそれぞれ異なる周波数f1、
f0が割り当てられる。FSK信号は変調の仕方により
高調波成分を減らして狭帯域化を図ることができる。2. Description of the Related Art In digital communication, an FSK (Frequency Shift Keying) method in which a carrier frequency is changed according to digital information is widely used. In binary FSK, different frequencies f 1 and 1 are used for 1 and 0 signals, respectively.
f 0 is assigned. The FSK signal can be narrowed in band by reducing harmonic components depending on the modulation method.
【0003】このFSK信号を受信する受信機には、F
SK信号をベースバンド信号に復調する復調回路が必要
になる。従来のFSK信号復調装置は、図11に示すよ
うに、受信したFSK信号1を波形整形する波形整形回
路3と、波形整形回路3の出力をクロック信号2を用い
てNRZ信号に復調する遅延検波回路6と、遅延検波回
路6の出力をクロック信号2を用いてRZ信号11に変換
するRZ信号変換回路8とを備えている。The receiver that receives this FSK signal is
A demodulation circuit that demodulates the SK signal into a baseband signal is required. As shown in FIG. 11, a conventional FSK signal demodulating device includes a waveform shaping circuit 3 for shaping the received FSK signal 1 and a delay detection for demodulating the output of the waveform shaping circuit 3 into an NRZ signal using a clock signal 2. The circuit 6 and the RZ signal conversion circuit 8 for converting the output of the differential detection circuit 6 into the RZ signal 11 using the clock signal 2 are provided.
【0004】FSK信号1は、クロック信号2の8周期
間をデータの単位としており、例えば、f/16(fは
クロック信号2の周波数)の変調周波数をクロック信号
2の8周期間続けることによってデータの1を表示し、
f/8の変調周波数をクロック信号2の8周期間続ける
ことによってデータの0を表示する。波形整形回路3
は、このFSK信号1を図12に示すように波形整形す
る。The FSK signal 1 has a unit of data for 8 periods of the clock signal 2, and for example, by continuing the modulation frequency of f / 16 (f is the frequency of the clock signal 2) for 8 periods of the clock signal 2. Display 1 of the data,
Data 0 is displayed by continuing the modulation frequency of f / 8 for 8 cycles of the clock signal 2. Waveform shaping circuit 3
Waveform-shapes the FSK signal 1 as shown in FIG.
【0005】この波形整形回路3の出力は遅延検波回路
6に入力し、遅延検波回路6は、この出力に基づいてN
RZ信号を生成する。波形整形回路1の出力及び遅延検
波回路6の出力のタイミングチャートを図13に示して
いる。遅延検波回路6は、波形整形回路3の出力をクロ
ック信号2に同期させることにより信号(a)を生成
し、次いで、この信号(a)をクロック信号2の8周期
間遅延させて信号(b)を生成し、これらの信号(aと
b)を内部のEX−ORゲートに入力する。遅延検波回
路6の出力は、このEX−ORゲートの出力であり、N
RZ信号を得ることができる。なお、図13中の不要信
号は、遅延検波の原理上必ず生じる信号である。The output of the waveform shaping circuit 3 is input to the differential detection circuit 6, and the differential detection circuit 6 outputs N based on this output.
Generate an RZ signal. A timing chart of the output of the waveform shaping circuit 1 and the output of the differential detection circuit 6 is shown in FIG. The differential detection circuit 6 generates the signal (a) by synchronizing the output of the waveform shaping circuit 3 with the clock signal 2, and then delays this signal (a) for 8 cycles of the clock signal 2 to obtain the signal (b). ) Is generated and these signals (a and b) are input to an internal EX-OR gate. The output of the differential detection circuit 6 is the output of this EX-OR gate, and N
An RZ signal can be obtained. The unnecessary signal in FIG. 13 is a signal that is always generated on the principle of differential detection.
【0006】波形整形回路3から出力されたNRZ信号
はRZ信号変換回路8に入力し、RZ信号変換回路8
は、このNRZ信号をサンプルするための内部クロック
信号(c)を発生する。この内部クロック信号は、遅延
検波回路6の出力の最初の立ち上がりエッジを検出して
計時を開始し、NRZ信号の中心点がサンプルできるよ
うに、f/8の周波数でHIGHレベルを繰り返す。そ
して、このサンプルクロック信号(c)がHIGHレベ
ルのときのNRZ信号をサンプリングし、そのデータが
1であれば、クロック信号2の4周期間LOWを出力
し、その後HIGHを出力する。また、サンプリングし
たデータが0であれば、HIGH出力を維持する。この
ようにして、RZ信号変換回路8はRZ信号11を出力す
る。The NRZ signal output from the waveform shaping circuit 3 is input to the RZ signal conversion circuit 8, and the RZ signal conversion circuit 8 is input.
Generates an internal clock signal (c) for sampling this NRZ signal. The internal clock signal detects the first rising edge of the output of the differential detection circuit 6 to start clocking, and repeats the HIGH level at a frequency of f / 8 so that the center point of the NRZ signal can be sampled. Then, the NRZ signal when the sample clock signal (c) is at the HIGH level is sampled, and if the data is 1, it outputs LOW for four cycles of the clock signal 2, and then outputs HIGH. If the sampled data is 0, the HIGH output is maintained. In this way, the RZ signal conversion circuit 8 outputs the RZ signal 11.
【0007】このように、サンプルクロック信号(c)
を用いてNRZ信号をサンプリングするのは、遅延検波
回路6の出力であるNRZ信号にジッタが含まれる場合
でも、RZ信号11の正しい復調を可能にするためであ
る。それには、常に、サンプルクロック信号(c)によ
ってNRZ信号のデータの中心がサンプルできる状態を
保たなければならない。そこで、RZ信号変換回路8
は、NRZ信号の変化点を検出する度に、サンプルクロ
ック信号(c)をNRZ信号に同期させるように調整す
る。Thus, the sample clock signal (c)
The reason why the NRZ signal is sampled by using is to enable correct demodulation of the RZ signal 11 even when the NRZ signal output from the differential detection circuit 6 contains jitter. To do so, it must always be possible to sample the data center of the NRZ signal with the sample clock signal (c). Therefore, the RZ signal conversion circuit 8
Adjusts the sample clock signal (c) so as to synchronize with the NRZ signal each time the changing point of the NRZ signal is detected.
【0008】こうして、FSK信号1からRZ信号11が
復調される。In this way, the RZ signal 11 is demodulated from the FSK signal 1.
【0009】[0009]
【発明が解決しようとする課題】しかし、従来のFSK
信号復調装置では、通信ラインがFSK信号でドライブ
されていない無信号期間のノイズにより、誤動作を引き
起こす。図14はその事例を示している。このようなノ
イズが存在する場合に、波形整形回路3はノイズをも含
めて波形整形した信号を出力する。遅延検波回路6は、
波形整形回路出力に現れた信号を全てクロック信号2に
同期させて信号(a)を生成し、また、信号(a)をク
ロック信号2の8周期間遅延させて信号(b)を生成
し、これらの信号(a)と信号(b)とのEX−ORを
出力する。従って、この遅延検波回路6の出力には、至
る所にNRZ信号以外の変化点が現れる。そのため、R
Z信号変換回路8は、NRZ信号以外の誤った変化点に
同期するサンプルクロック信号(c)を発生することに
なり、その結果、NRZ信号の適切なサンプリングがで
きなくなる。[Problems to be Solved by the Invention] However, the conventional FSK
In the signal demodulation device, the communication line is not driven by the FSK signal, and noise occurs during a non-signal period, which causes a malfunction. FIG. 14 shows the case. When such noise is present, the waveform shaping circuit 3 outputs a signal whose waveform has been shaped including the noise. The differential detection circuit 6 is
All signals appearing at the output of the waveform shaping circuit are synchronized with the clock signal 2 to generate the signal (a), and the signal (a) is delayed by 8 cycles of the clock signal 2 to generate the signal (b), An EX-OR of these signals (a) and (b) is output. Therefore, in the output of the differential detection circuit 6, change points other than the NRZ signal appear everywhere. Therefore, R
The Z signal conversion circuit 8 will generate the sample clock signal (c) synchronized with an erroneous change point other than the NRZ signal, and as a result, the NRZ signal cannot be properly sampled.
【0010】さらに、このような状態が継続した場合に
は、FSK信号復調装置に続く装置にもノイズの影響が
伝搬し、その結果、通信が一切行なえなくなる。Further, if such a state continues, the influence of noise propagates to the devices following the FSK signal demodulating device, and as a result, communication cannot be performed at all.
【0011】そのため、この復調装置は、外来ノイズを
受けやすい場所での通信や、厳しい車載環境での通信に
おいて誤動作が多発し、受信不能になるという問題点を
有している。For this reason, this demodulator has a problem in that it often fails in reception in communication in a place where it is susceptible to external noise and in communication in a severe vehicle environment, and it becomes impossible to receive.
【0012】本発明は、こうした従来の問題点を解決す
るものであり、通信ラインがFSK信号でドライブされ
ていない無信号期間にノイズが存在する場合でも、確実
にベースバンド信号を復調することができ、また、回路
規模を増大することなく、安定した動作を行なうことが
できるFSK信号復調装置を提供することを目的として
いる。The present invention solves these conventional problems, and can reliably demodulate a baseband signal even when noise is present in a signalless period in which the communication line is not driven by the FSK signal. It is an object of the present invention to provide an FSK signal demodulating device that can perform stable operation without increasing the circuit scale.
【0013】[0013]
【課題を解決するための手段】そこで、本発明では、F
SK信号復調装置に、波形整形されたFSK信号を監視
し、このFSK信号が所定の条件を満たすときに検出信
号を出力するゲート制御手段と、ゲート制御手段の出力
が所定の状態にある間、波形整形されたFSK信号を検
波手段に出力する第一ゲート手段とを設けている。Therefore, in the present invention, F
The SK signal demodulating device monitors the waveform-shaped FSK signal and outputs a detection signal when the FSK signal satisfies a predetermined condition, and while the output of the gate control device is in a predetermined state, First gate means for outputting the waveform-shaped FSK signal to the detection means is provided.
【0014】そのため、通信ラインがFSK信号でドラ
イブされている状態をゲート制御手段が検出し、その間
のFSK信号だけが復調される。通信ラインがFSK信
号でドライブされていない無信号期間に出現した信号は
第一ゲート手段が遮断し、従って、この間のノイズの影
響が除去できる。Therefore, the gate control means detects the state where the communication line is driven by the FSK signal, and only the FSK signal during that period is demodulated. The signal appearing in the non-signal period when the communication line is not driven by the FSK signal is blocked by the first gate means, so that the influence of noise during this period can be eliminated.
【0015】[0015]
【発明の実施の形態】本発明の請求項1に記載の発明
は、波形整形したFSK信号を検波するFSK復調装置
において、波形整形されたFSK信号を監視し、このF
SK信号が所定の条件を満たすとき検出信号を出力する
ゲート制御手段と、ゲート制御手段の出力が所定の状態
にある間、波形整形されたFSK信号をクロック信号に
同期して出力する第一ゲート手段と、第一ゲート手段の
出力をクロック信号によってベースバンド信号に復調す
る検波手段とを設けたものであり、通信ラインがFSK
信号でドライブされている状態をゲート制御手段が検出
し、この状態が検出されている間のFSK信号は第一ゲ
ート手段から出力されてベースバンド信号に復調され
る。一方、通信ラインがFSK信号でドライブされてい
ないときに現れた信号は第一ゲート手段で遮断される。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS The invention according to claim 1 of the present invention is an FSK demodulating device for detecting a waveform-shaped FSK signal, which monitors the waveform-shaped FSK signal.
Gate control means for outputting a detection signal when the SK signal satisfies a predetermined condition, and a first gate for outputting the waveform-shaped FSK signal in synchronization with the clock signal while the output of the gate control means is in a predetermined state. Means and demodulation means for demodulating the output of the first gate means into a baseband signal by a clock signal, wherein the communication line is FSK.
The gate control means detects the state of being driven by a signal, and the FSK signal while this state is detected is output from the first gate means and demodulated to a baseband signal. On the other hand, the signal appearing when the communication line is not driven by the FSK signal is blocked by the first gate means.
【0016】請求項2に記載の発明は、このFSK信号
復調装置に、さらに、検波手段の出力をクロック信号で
RZ信号に変換するRZ信号変換手段と、RZ信号変換
手段の出力をクロック信号で遅延して出力する遅延手段
と、遅延手段の出力をゲート制御手段の出力で制御して
出力する第二ゲート手段とを設けたものであり、RZ信
号への変換の終了段階で発生する誤信号を第二ゲート手
段により取り除くことができる。According to a second aspect of the present invention, the FSK signal demodulating device further comprises an RZ signal converting means for converting the output of the detecting means into an RZ signal with a clock signal, and an output of the RZ signal converting means with a clock signal. The delay means for delaying the output and the second gate means for controlling and outputting the output of the delay means by the output of the gate control means are provided, and an erroneous signal generated at the end stage of the conversion into the RZ signal. Can be removed by the second gate means.
【0017】以下、本発明の実施の形態について、図面
を用いて説明する。Hereinafter, embodiments of the present invention will be described with reference to the drawings.
【0018】(実施の形態1)第1の実施形態のFSK
信号復調装置は、図1に示すように、受信したFSK信
号1を波形整形する波形整形回路3と、波形整形回路3
から出力されたデータの並び具合に基づいて通信ライン
でのFSK信号のドライブ開始を判断し、検出信号を出
力するゲート制御回路4と、ゲート制御回路4から検出
信号が出力された以降の波形整形回路3の出力をクロッ
ク信号2に同期させて出力する第一ゲート回路5と、第
一ゲート回路5の出力をクロック信号2でNRZ信号7
へ復調する遅延検波回路6とを備えている。(Embodiment 1) FSK of the first embodiment
As shown in FIG. 1, the signal demodulating device includes a waveform shaping circuit 3 for shaping the received FSK signal 1 and a waveform shaping circuit 3.
The gate control circuit 4 that determines the drive start of the FSK signal on the communication line based on the arrangement of the data output from the and outputs the detection signal, and the waveform shaping after the detection signal is output from the gate control circuit 4 The first gate circuit 5 that outputs the output of the circuit 3 in synchronization with the clock signal 2 and the output of the first gate circuit 5 with the clock signal 2 as the NRZ signal 7
And a differential detection circuit 6 for demodulating
【0019】なお、FSK信号1は、クロック信号2の
8周期間をデータの1単位とし、データ1に対する変調
周波数はf/16(fはクロック信号2の周波数)、デ
ータ0に対する変調周波数はf/8であるとする。ま
た、復調したNRZ信号7には、出力信号がHIGHの
ときにデータ1を割り当て、出力信号がLOWのときに
データ0を割り当てるものとする。The FSK signal 1 has one cycle of data for eight cycles of the clock signal 2, the modulation frequency for data 1 is f / 16 (f is the frequency of clock signal 2), and the modulation frequency for data 0 is f. / 8. Data 1 is assigned to the demodulated NRZ signal 7 when the output signal is HIGH, and data 0 is assigned when the output signal is LOW.
【0020】次に、このFSK信号復調装置の動作につ
いて説明する。図2、図3は、この復調装置の各部のタ
イミングを示している。Next, the operation of this FSK signal demodulating device will be described. 2 and 3 show the timing of each unit of this demodulation device.
【0021】まず、波形整形回路3にFSK信号1が入
力すると、波形整形回路3は、図2、図3に示すよう
に、ノイズをも含めてこの信号を波形整形し、波形整形
回路3出力を出力する。First, when the FSK signal 1 is input to the waveform shaping circuit 3, the waveform shaping circuit 3 shapes the signal including noise, as shown in FIGS. 2 and 3, and outputs the waveform shaping circuit 3. Is output.
【0022】この波形整形回路3出力はゲート制御回路
4に入力する。ゲート制御回路4は、波形整形回路3出
力をクロック信号2でサンプルし、そのサンプルした一
連のデータが図4に示すような条件(d)または(e)
に一致したとき、つまり、クロック信号2の周期を単位
として、LOWが4周期間以上続いた後、HIGHが4
周期間続いたとき、または、HIGHが4周期間以上続
いた後、LOWが4周期間続いたとき、HIGHレベル
の検出信号を第一ゲート回路5に出力する。このとき、
ゲート制御回路4は、後述するように、第一ゲート回路
5がFSK信号パルスを完全な形で出力できるように、
検出信号の出力時期を調整する。The output of the waveform shaping circuit 3 is input to the gate control circuit 4. The gate control circuit 4 samples the output of the waveform shaping circuit 3 with the clock signal 2, and the sampled series of data satisfies the condition (d) or (e) shown in FIG.
, That is, when the cycle of the clock signal 2 is a unit, LOW continues for 4 cycles or more, and then HIGH changes to 4
When it continues for four cycles, or after HIGH continues for four cycles or more and LOW continues for four cycles, a HIGH level detection signal is output to the first gate circuit 5. At this time,
As will be described later, the gate control circuit 4 allows the first gate circuit 5 to output the FSK signal pulse in a complete form.
Adjust the output timing of the detection signal.
【0023】第一ゲート回路5は、例えば、2入力AN
Dゲートと、クロック信号2で動作するDフリップフロ
ップとで構成する。2入力ANDゲートは、図5に示す
ように、その一方に波形整形回路3の出力を入力し、も
う一方にゲート制御回路4の出力を入力する。そして、
この2入力ANDゲートの出力をクロック信号2で動作
するDフリップフロップに入力し、Dフリップフロップ
の出力を第一ゲート回路5の出力とする。The first gate circuit 5 is, for example, a 2-input AN.
It is composed of a D gate and a D flip-flop operated by the clock signal 2. As shown in FIG. 5, the two-input AND gate inputs the output of the waveform shaping circuit 3 to one side and the output of the gate control circuit 4 to the other side. And
The output of the 2-input AND gate is input to the D flip-flop operated by the clock signal 2, and the output of the D flip-flop is used as the output of the first gate circuit 5.
【0024】従って、第一ゲート回路5は、図2、図3
に示すように、ゲート制御回路4出力がHIGH状態の
ときの波形整形回路3出力をクロック信号2に同期させ
て出力する。ゲート制御回路4の出力がLOWであれ
ば、波形整形回路3出力の如何に関わらず第一ゲート回
路5の出力はLOWとなる。そのため、波形整形回路3
出力に含まれるノイズの影響がここで断ち切られる。な
お、図2は条件(d)を検出した場合のタイミングチャ
ートであり、図3は条件(e)を検出した場合のタイミ
ングチャートである。Therefore, the first gate circuit 5 has the same structure as that shown in FIGS.
As shown in, the output of the waveform shaping circuit 3 when the output of the gate control circuit 4 is in the HIGH state is output in synchronization with the clock signal 2. If the output of the gate control circuit 4 is LOW, the output of the first gate circuit 5 is LOW regardless of the output of the waveform shaping circuit 3. Therefore, the waveform shaping circuit 3
The effect of noise contained in the output is cut off here. 2 is a timing chart when the condition (d) is detected, and FIG. 3 is a timing chart when the condition (e) is detected.
【0025】第一ゲート回路5の出力は遅延検波回路6
に入力し、遅延検波回路6は、従来例で説明した手順で
NRZ信号を生成する。The output of the first gate circuit 5 is the delay detection circuit 6
The differential detection circuit 6 generates the NRZ signal by the procedure described in the conventional example.
【0026】ところで、図2の場合、図4中の条件
(d)を検出して、直ぐにゲート制御回路4出力をHI
GHにすると、図5に示すように、第一ゲート回路5の
ANDゲート出力がFSK信号パルスの途中からHIG
Hになり、第一ゲート回路5の出力信号は波形整形した
FSK信号のHIGHパルスの一部を削ることになって
しまう。こうした事態を避けるため、ゲート制御回路4
は、条件(d)を検出した場合には、波形整形回路3の
出力が次に立ち下がった後に検出信号をHIGHにする
ように動作する。In the case of FIG. 2, the condition (d) in FIG. 4 is detected and the output of the gate control circuit 4 is immediately set to HI.
When it is set to GH, as shown in FIG. 5, the AND gate output of the first gate circuit 5 becomes HIG from the middle of the FSK signal pulse.
The output signal of the first gate circuit 5 becomes H, and a part of the HIGH pulse of the waveform-shaped FSK signal is deleted. In order to avoid such a situation, the gate control circuit 4
When the condition (d) is detected, operates so that the detection signal becomes HIGH after the output of the waveform shaping circuit 3 falls next.
【0027】一方、図4中の条件(e)を検出したとき
には、図6に示すように、直ぐにゲート制御回路4の出
力信号をHIGHにしても、波形整形したFSK信号の
パルスの一部を削ることは無い。そのため、この場合に
は、ゲート制御回路4は、次に波形整形回路3の出力が
HIGHに立ち上がる前に、検出信号出力をHIGHに
する。On the other hand, when the condition (e) in FIG. 4 is detected, as shown in FIG. 6, even if the output signal of the gate control circuit 4 is immediately set to HIGH, a part of the pulse of the waveform-shaped FSK signal is detected. There is no shaving. Therefore, in this case, the gate control circuit 4 sets the detection signal output to HIGH before the output of the waveform shaping circuit 3 next rises to HIGH.
【0028】但し、このFSK信号復調装置では、図
2、図3から明らかなように、NRZ信号7の復調に際
して、少なくとも送信されたFSK信号1の先頭2ビッ
トのデータ1が除かれてしまう。そのため、このFSK
信号復調装置を用いる場合には、送信側で送信すべきデ
ータの先頭にスタートビット列としてデータ1を2ビッ
ト以上付加してデータを送信するようにする。However, in this FSK signal demodulating device, as is clear from FIGS. 2 and 3, at the time of demodulating the NRZ signal 7, at least the first 2-bit data 1 of the transmitted FSK signal 1 is removed. Therefore, this FSK
When the signal demodulating device is used, the transmitting side adds 2 or more bits of data 1 as a start bit string to the beginning of the data to be transmitted and transmits the data.
【0029】このようにして復調したNRZ信号7は、
FSK信号で動作する前の通信ラインにノイズがあって
も、そのノイズの影響がNRZ信号7に及ばない。ま
た、NRZ信号7には、NRZ信号以外の変化点を含ま
ないため、このNRZ信号7に対して信号処理を施して
も、この復調装置以降へのノイズの影響の伝搬は一切な
くなる。The NRZ signal 7 demodulated in this way is
Even if there is noise on the communication line before operating with the FSK signal, the noise does not affect the NRZ signal 7. Further, since the NRZ signal 7 does not include a change point other than the NRZ signal, even if the NRZ signal 7 is subjected to signal processing, there is no propagation of the influence of noise to the demodulators and thereafter.
【0030】なお、第1の実施形態では、受信データの
基本周期をクロック信号の8周期間、FSK信号の変調
周波数をクロック信号の周波数の1/16及び1/8と
しているが、受信データの基本周期は、mを任意の整数
として、クロック信号のm周期間とすることができ、ま
た、FSK変調周波数は、x,yを任意の整数としてx
f/2m,yf/2m(x≠y,f:クロック信号周波
数)とすることができる。In the first embodiment, the basic cycle of the received data is 8 cycles of the clock signal and the modulation frequency of the FSK signal is 1/16 and 1/8 of the frequency of the clock signal. The fundamental period can be between m periods of the clock signal, where m is an arbitrary integer, and the FSK modulation frequency is x, y where x is an arbitrary integer.
It can be set to f / 2m, yf / 2m (x ≠ y, f: clock signal frequency).
【0031】また、ゲート制御回路4において通信ライ
ンがFSK信号でドライブされていると判断する条件
は、図4に示したものだけに限定される訳ではない。ま
た、第一ゲート回路5は、2入力ANDゲート及びDフ
リップフロップ以外のもので構成してもよい。ゲート制
御回路4の出力がLOWのときに、第一ゲート回路5が
波形整形したFSK信号を遮断する、という関係は固定
的ではなく、第一ゲート回路5の構成に合わせて、ゲー
ト制御回路4の出力を変えることができる。The conditions for determining that the communication line is driven by the FSK signal in the gate control circuit 4 are not limited to those shown in FIG. Further, the first gate circuit 5 may be configured by other than the 2-input AND gate and the D flip-flop. The relationship that the first gate circuit 5 blocks the waveform-shaped FSK signal when the output of the gate control circuit 4 is LOW is not fixed, and the gate control circuit 4 may be adjusted according to the configuration of the first gate circuit 5. You can change the output of.
【0032】また、遅延検波回路6は、遅延検波以外の
方式を用いてもよく、NRZ信号以外のベースバンド信
号を復調するようにしてもよい。また、波形整形回路3
の出力を遮断しているときの第一ゲート回路5の出力
は、ハザードを出力せず、第一ゲート回路5から出力す
るべきパルスの一部が削られなければ、LOWでなくて
もよい。The differential detection circuit 6 may use a method other than the differential detection, and may demodulate a baseband signal other than the NRZ signal. Also, the waveform shaping circuit 3
The output of the first gate circuit 5 when the output of 1 is cut off does not have to be LOW as long as no hazard is output and some of the pulses to be output from the first gate circuit 5 are not cut.
【0033】また、この実施形態では、FSK変調周波
数の低周波数をデータ1に対して割り当てたが、データ
1、データ0のどちらに対してそれを割り当ててもよ
い。Further, in this embodiment, the low frequency of the FSK modulation frequency is assigned to data 1, but it may be assigned to either data 1 or data 0.
【0034】(実施の形態2)第2の実施形態のFSK
信号復調装置は、RZ信号を復調するとともに、RZ信
号復調の終了時に発生する誤信号を排除する構成を備え
ている。(Second Embodiment) FSK of the Second Embodiment
The signal demodulating device is configured to demodulate the RZ signal and eliminate an erroneous signal generated at the end of the RZ signal demodulation.
【0035】この装置は、図7に示すように、通信ライ
ンでのFSK信号のドライブ開始とともに、ドライブ終
了を検出するゲート制御回路4と、クロック信号2を用
いて遅延検波回路6の出力をRZ信号に変換するRZ信
号変換回路8と、RZ信号変換回路8の出力を遅延させ
る遅延回路9と、ゲート制御回路4の検出信号がHIG
Hの間の遅延回路9の出力をRZ信号11として出力する
第二ゲート回路10とを備えている。その他の構成は第1
の実施形態の装置(図1)と変わりがない。As shown in FIG. 7, this device uses the gate control circuit 4 for detecting the end of drive and the output of the delay detection circuit 6 for detecting the drive end of the FSK signal on the communication line by using the clock signal 2. The RZ signal conversion circuit 8 for converting into a signal, the delay circuit 9 for delaying the output of the RZ signal conversion circuit 8, and the detection signal of the gate control circuit 4 are HIG.
The second gate circuit 10 outputs the output of the delay circuit 9 during H as the RZ signal 11. Other configurations are first
Of the apparatus (FIG. 1) of the embodiment of FIG.
【0036】次に、このFSK信号復調装置の動作につ
いて説明する。図8は、この復調装置が図4中の条件
(e)を検出したときの各部のタイミングを示してい
る。FSK信号1は、第1の実施形態と同じ条件であ
る。復調したRZ信号11は、データ1に対しては出力信
号が一度LOWになってからHIGHに切り替わる信号
を割り当て、データ0に対しては出力信号が切り替わら
ずにHIGHを維持する信号を割り当てるものとする。
また、FSK信号1の無信号期間は、RZ信号11ではデ
ータ0に対応させる。Next, the operation of this FSK signal demodulating device will be described. FIG. 8 shows the timing of each part when the demodulator detects the condition (e) in FIG. The FSK signal 1 has the same conditions as in the first embodiment. As for the demodulated RZ signal 11, a signal for switching the output signal to HIGH after the output signal once becomes LOW is allocated to the data 1, and a signal for maintaining the HIGH signal without switching the output signal is allocated to the data 0. To do.
Further, the no-signal period of the FSK signal 1 corresponds to the data 0 of the RZ signal 11.
【0037】遅延検波回路6で復調されたNRZ信号7
がRZ信号変換回路8に入力すると、RZ信号変換回路
8は、従来例の回路と同様に、f/8の周波数でサンプ
ルクロック信号(c)を発生し、このサンプルクロック
信号(c)がHIGHのときにNRZ信号をサンプルす
る。そして、サンプルした結果がデータ1であれば、ク
ロック信号2の4周期間LOWを出力した後HIGHに
戻り、また、サンプルした結果がデータ0であれば、H
IGH出力を維持し、そうすることによって、RZ信号
11の原型を出力する。NRZ signal 7 demodulated by the delay detection circuit 6
Is input to the RZ signal conversion circuit 8, the RZ signal conversion circuit 8 generates a sample clock signal (c) at a frequency of f / 8, as in the conventional circuit, and the sample clock signal (c) is HIGH. , The NRZ signal is sampled. Then, if the sampled result is data 1, it returns to HIGH after outputting LOW for four cycles of the clock signal 2, and if the sampled result is data 0, H
By maintaining the IGH output, and by doing so, the RZ signal
Output 11 prototypes.
【0038】RZ信号変換回路8の出力は、遅延回路9
で4ビット分遅延された後、第二ゲート回路10に入力す
る。The output of the RZ signal conversion circuit 8 is the delay circuit 9
It is input to the second gate circuit 10 after being delayed by 4 bits.
【0039】第二ゲート回路10は、例えば、2入力OR
ゲートで構成され、この2入力ORゲートの一方には遅
延回路9の出力が入力し、もう一方にはゲート制御回路
4の出力が反転して入力する。従って、ゲート制御回路
4の検出信号がHIGHの場合には、第二ゲート回路10
から、遅延回路9の出力がそのままRZ信号11として出
力される。The second gate circuit 10 is, for example, a 2-input OR.
The output of the delay circuit 9 is input to one of the two-input OR gates, and the output of the gate control circuit 4 is inverted and input to the other. Therefore, when the detection signal of the gate control circuit 4 is HIGH, the second gate circuit 10
Therefore, the output of the delay circuit 9 is directly output as the RZ signal 11.
【0040】次に、通信が終了するときのFSK信号復
調装置の動作を説明する。図9に示すように、通信が終
了すると、FSK信号1を波形整形した波形整形回路3
の出力は、無信号期間の定常状態になる。ゲート制御回
路4は、図10に示すように、波形整形回路3出力がク
ロック信号2の13周期間に渡ってHIGHまたはLO
Wを維持しているとき、この定常状態を検出して、検出
信号をLOWに変更する。Next, the operation of the FSK signal demodulating device when communication is completed will be described. As shown in FIG. 9, when communication is completed, a waveform shaping circuit 3 that shapes the waveform of the FSK signal 1
The output of is in the steady state during the no signal period. As shown in FIG. 10, the gate control circuit 4 outputs HIGH or LO for the output of the waveform shaping circuit 3 for 13 cycles of the clock signal 2.
When W is maintained, this steady state is detected and the detection signal is changed to LOW.
【0041】これを受けて、第一ゲート回路5の出力は
LOWになる。また、2入力ORゲートで構成される第
二ゲート回路10は、検出信号が反転して入力するためH
IGHになる。In response to this, the output of the first gate circuit 5 becomes LOW. Further, since the detection signal is inverted and input to the second gate circuit 10 composed of a 2-input OR gate,
It becomes IGH.
【0042】波形整形回路3の出力が図10に示す定常
状態検出条件を満たす定常状態になると、遅延検波回路
6出力のNRZ信号の最後には不要信号が必ず発生す
る。RZ信号変換回路8は、この不要信号によって誤動
作を引き起こす。このRZ信号変換回路8の誤動作出力
の影響を防ぐために、まず送信側から、送信すべきデー
タの後にデータ0を例えば4ビット送信し、RZ信号変
換回路8に出力する誤信号発生時間を遅らせる。さら
に、遅延回路9でRZ信号変換回路8の出力を4ビット
の通信時間分遅延させる。このようにすると、RZ信号
変換回路8が誤動作を引き起こして出力した誤信号が第
二ゲート回路10に入力する時点では、ゲート制御回路4
の反転出力が既にHIGHになっているため、誤信号が
マスクされ、RZ信号11に誤動作の影響が現れない。When the output of the waveform shaping circuit 3 reaches the steady state satisfying the steady state detection condition shown in FIG. 10, an unnecessary signal is always generated at the end of the NRZ signal output from the differential detection circuit 6. The RZ signal conversion circuit 8 causes a malfunction due to this unnecessary signal. In order to prevent the influence of the malfunction output of the RZ signal conversion circuit 8, first, the transmitting side transmits the data 0, for example, 4 bits after the data to be transmitted, and delays the error signal generation time to be output to the RZ signal conversion circuit 8. Further, the delay circuit 9 delays the output of the RZ signal conversion circuit 8 by the communication time of 4 bits. In this way, the gate control circuit 4 is activated at the time when the error signal output by the RZ signal conversion circuit 8 causing the malfunction is input to the second gate circuit 10.
Since the inverted output of is already HIGH, the erroneous signal is masked, and the influence of the erroneous operation does not appear on the RZ signal 11.
【0043】また、第一ゲート回路5、第二ゲート回路
10がともに、それぞれの入力信号を遮断するため、FS
K信号でドライブしていないときの通信ラインのノイズ
の影響は、復調したRZ信号11に伝搬しない。The first gate circuit 5 and the second gate circuit
Since both 10 block each input signal, FS
The influence of noise on the communication line when not driven by the K signal does not propagate to the demodulated RZ signal 11.
【0044】従って、復調されたRZ信号11には、通信
ラインをFSK信号でドライブする前後のノイズ(遅延
検波回路6から出力される不要信号もこれに含む)の影
響が一切含まれない。Therefore, the demodulated RZ signal 11 does not include the influence of noise before and after driving the communication line with the FSK signal (including the unnecessary signal output from the differential detection circuit 6).
【0045】なお、通信が終了し、通信ラインが無信号
期間の定常状態になったことをゲート制御回路4が判断
する条件は、遅延検波回路6出力の不要信号の影響を受
けなければ、図10に示した通りでなくてもよい。ま
た、遅延回路9の遅延時間は、第二ゲート回路10出力
が、遅延検波回路6出力の不要信号や通信ラインのノイ
ズの影響を受けなければ、4ビット分の通信時間以外の
時間を設定することも可能である。この場合、クロック
信号2の1/fの整形倍の適当な遅延時間に設定する。The condition under which the gate control circuit 4 judges that the communication has been completed and the communication line is in the steady state during the no-signal period is not affected by the unnecessary signal output from the differential detection circuit 6 as shown in FIG. It may not be as shown in 10. Further, the delay time of the delay circuit 9 is set to a time other than the communication time of 4 bits unless the output of the second gate circuit 10 is affected by an unnecessary signal of the output of the delay detection circuit 6 or noise on the communication line. It is also possible. In this case, it is set to an appropriate delay time that is 1 / f times the shaping of the clock signal 2.
【0046】また、第二ゲート回路10は、復調するRZ
信号によってハザードが出力されず、また第二ゲート回
路10の出力が遅延検波回路6出力の不要信号の影響を受
けなければ、2入力ORゲート以外の構成を取ることが
できる。Further, the second gate circuit 10 performs RZ for demodulation.
If the hazard is not output by the signal and the output of the second gate circuit 10 is not affected by the unnecessary signal of the output of the differential detection circuit 6, a configuration other than the 2-input OR gate can be adopted.
【0047】また、RZ信号変換回路8の出力を遮断し
ているときの第二ゲート回路10の出力は、ハザードが出
力されず、第二ゲート回路10から出力するべきパルスを
削らなければ、HIGHでなくてもよい。また、RZ信
号変換回路8内部のNRZ信号をサンプルするサンプル
クロック信号(c)の周波数は、NRZ信号からRZ信
号の原型へ変換が可能であれば、f/8でなくてもよ
い。When the output of the RZ signal conversion circuit 8 is cut off, the output of the second gate circuit 10 does not output a hazard, and if the pulse to be output from the second gate circuit 10 is not cut, the output is HIGH. It doesn't have to be. Further, the frequency of the sample clock signal (c) for sampling the NRZ signal inside the RZ signal conversion circuit 8 may not be f / 8 as long as the NRZ signal can be converted into the prototype of the RZ signal.
【0048】[0048]
【発明の効果】以上の説明から明らかなように、本発明
のFSK信号復調装置は、FSK信号でドライブされて
いない無信号状態の通信ラインにノイズの影響があって
も、FSK信号からクロック信号に同期したベースバン
ド信号を正しく復調することができる。この復調に際し
て、波形整形装置以外の装置の動作はクロック信号に同
期して行なわれるため、復調動作が安定しており、遅延
の発生も避けられる。さらに回路構成が単純なために、
回路規模を増加する必要がない。As is apparent from the above description, the FSK signal demodulating device of the present invention can convert the clock signal from the FSK signal to the clock signal even if the communication line in the non-signal state not driven by the FSK signal is affected by noise. It is possible to correctly demodulate the baseband signal synchronized with. At the time of this demodulation, the operation of the device other than the waveform shaping device is performed in synchronization with the clock signal, so that the demodulation operation is stable and the occurrence of delay can be avoided. Furthermore, because the circuit configuration is simple,
There is no need to increase the circuit scale.
【0049】また、本発明の回路の論理回路部を、FP
GA等のユーザが自由に書き込むことが可能な論理回路
にプログラムして利用する場合にも、本発明のFSK信
号復調回路はクロック信号に同期して動作するため、各
デバイス特有の遅延に依存することが少ない。そのた
め、回路構成に変更を加える必要がなく、どのようなデ
バイスから成っていても、それに対応可能で、書き込ん
だデバイスの性能を最大限に発揮することができる。Further, the logic circuit portion of the circuit of the present invention is
Even when the FSK signal demodulation circuit of the present invention operates in synchronization with a clock signal even when it is programmed and used in a logic circuit such as a GA that can be freely written by a user, it depends on the delay peculiar to each device. Rarely. Therefore, it is not necessary to change the circuit configuration, any device can be used, and the performance of the written device can be maximized.
【図1】本発明の第1の実施形態を示すFSK信号復調
装置のブロック図、FIG. 1 is a block diagram of an FSK signal demodulation device showing a first embodiment of the present invention,
【図2】前記FSK信号復調装置が図4中の条件(d)
を満たしたときの動作を示すタイミングチャート、FIG. 2 shows the condition (d) in FIG. 4 for the FSK signal demodulating device.
Timing chart showing the operation when the
【図3】前記FSK信号復調装置が図4中の条件(e)
を満たしたときの動作を示すタイミングチャート、FIG. 3 shows the condition (e) in FIG.
Timing chart showing the operation when the
【図4】前記FSK信号復調装置のゲート制御回路の検
出条件を示す図、FIG. 4 is a diagram showing detection conditions of a gate control circuit of the FSK signal demodulation device,
【図5】前記FSK信号復調装置のゲート制御回路が条
件(d)を検出して検出信号を出力するときのタイミン
グを説明する図、FIG. 5 is a diagram for explaining the timing when the gate control circuit of the FSK signal demodulating device detects the condition (d) and outputs a detection signal;
【図6】前記FSK信号復調装置のゲート制御回路が条
件(e)を検出して検出信号を出力するときのタイミン
グを説明する図、FIG. 6 is a diagram for explaining the timing when the gate control circuit of the FSK signal demodulating device detects the condition (e) and outputs a detection signal;
【図7】本発明の第2の実施形態を示すFSK信号復調
装置のブロック図、FIG. 7 is a block diagram of an FSK signal demodulation device showing a second embodiment of the present invention,
【図8】前記FSK信号復調装置の復調開始時の動作を
示すタイミングチャート、FIG. 8 is a timing chart showing the operation of the FSK signal demodulation device at the start of demodulation;
【図9】前記FSK信号復調装置の復調終了時の動作を
示すタイミングチャート、FIG. 9 is a timing chart showing an operation at the end of demodulation of the FSK signal demodulating device;
【図10】前記FSK信号復調装置のゲート制御回路が
通信ラインの定常状態を検出する条件を示す図、FIG. 10 is a diagram showing conditions under which a gate control circuit of the FSK signal demodulation device detects a steady state of a communication line;
【図11】従来のFSK信号復調装置の構成を示すブロ
ック図、FIG. 11 is a block diagram showing a configuration of a conventional FSK signal demodulation device,
【図12】FSK信号復調装置の波形整形回路への入力
信号と出力信号とを示す波形図、FIG. 12 is a waveform diagram showing an input signal and an output signal to a waveform shaping circuit of the FSK signal demodulating device,
【図13】通信ラインが無信号期間にノイズの影響を受
けない場合の従来のFSK信号復調装置の動作を示すタ
イミングチャート、FIG. 13 is a timing chart showing the operation of the conventional FSK signal demodulation device when the communication line is not affected by noise during a no-signal period,
【図14】通信ラインが無信号期間にノイズの影響を受
けた場合の従来のFSK信号復調装置の動作を示すタイ
ミングチャートである。FIG. 14 is a timing chart showing an operation of the conventional FSK signal demodulation device when a communication line is affected by noise during a no-signal period.
1 FSK信号 2 クロック信号 3 波形整形回路 4 ゲート制御回路 5 第一ゲート回路 6 遅延検波回路 7 NRZ信号 8 RZ信号変換回路 9 遅延回路 10 第二ゲート回路 11 RZ信号 1 FSK signal 2 clock signal 3 waveform shaping circuit 4 gate control circuit 5 first gate circuit 6 delay detection circuit 7 NRZ signal 8 RZ signal conversion circuit 9 delay circuit 10 second gate circuit 11 RZ signal
Claims (2)
(FSK)信号を検波するFSK復調装置において、 波形整形されたFSK信号を監視し、このFSK信号が
所定の条件を満たすとき検出信号を出力するゲート制御
手段と、 前記ゲート制御手段の出力が所定の状態にある間、前記
波形整形されたFSK信号をクロック信号に同期して出
力する第一ゲート手段と、 前記第一ゲート手段の出力を前記クロック信号によって
ベースバンド信号に復調する検波手段とを備えることを
特徴とするFSK信号復調装置。1. A gate control for monitoring a waveform-shaped FSK signal in an FSK demodulator for detecting a waveform-shaped frequency shift keying (FSK) signal and outputting a detection signal when the FSK signal satisfies a predetermined condition. Means, first gate means for outputting the waveform-shaped FSK signal in synchronization with a clock signal while the output of the gate control means is in a predetermined state, and the output of the first gate means for the clock signal An FSK signal demodulating device, comprising:
でRZ信号に変換するRZ信号変換手段と、前記RZ信
号変換手段の出力を前記クロック信号で遅延して出力す
る遅延手段と、前記遅延手段の出力を前記ゲート制御手
段の出力で制御して出力する第二ゲート手段とを備える
ことを特徴とする請求項1に記載のFSK信号復調装
置。2. An RZ signal conversion means for converting the output of the detection means into an RZ signal with the clock signal, a delay means for delaying and outputting the output of the RZ signal conversion means with the clock signal, and the delay means. 2. The FSK signal demodulation device according to claim 1, further comprising: second gate means for controlling and outputting the output of the gate control means by the output of the gate control means.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7326195A JPH09149088A (en) | 1995-11-22 | 1995-11-22 | Fsk signal demodulator |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7326195A JPH09149088A (en) | 1995-11-22 | 1995-11-22 | Fsk signal demodulator |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH09149088A true JPH09149088A (en) | 1997-06-06 |
Family
ID=18185085
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP7326195A Pending JPH09149088A (en) | 1995-11-22 | 1995-11-22 | Fsk signal demodulator |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH09149088A (en) |
-
1995
- 1995-11-22 JP JP7326195A patent/JPH09149088A/en active Pending
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