JPH09148535A - Semiconductor storage device - Google Patents
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- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、トランジスタとキ
ャパシタとからなる半導体記憶装置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor memory device including a transistor and a capacitor.
【０００２】[0002]
【従来の技術】半導体メモリは、ＲＡＭ（Random Acces
s Memory）とＲＯＭ（Read Only Memory）とに大別さ
れ、記憶内容の維持に電力を必要とせず、電源を切って
も記憶内容を失わないものは不揮発性メモリ、記憶内容
の維持に電力を必要とし、電源を切ると記憶内容が失わ
れるものは揮発性メモリと呼ばれている。2. Description of the Related Art A semiconductor memory is a RAM (Random Acces
s Memory) and ROM (Read Only Memory), which does not require power to maintain the stored contents and does not lose the stored contents even when the power is turned off. What is needed and whose contents are lost when the power is turned off is called volatile memory.
【０００３】このうちＲＡＭは、駆動手段の違いから更
にＳＲＡＭ（Static RAM）とＤＲＡＭ（Dynamic RAM）
とに分けられる。ＳＲＡＭはフリップ・フロップ回路に
より構成されており、構造が複雑なため高集積化に不向
きな反面、消費電力が小さい上に書き込み及び読み出し
動作が速いという特徴がある。また、ＤＲＡＭは、記憶
部であるキャパシタとこの記憶部を制御するトランジス
タ（一般にＭＩＳ型トランジスタが用いられる）とによ
って構成されており、キャパシタに蓄えられた電荷を維
持するためにリフレッシュと呼ばれる更新動作が必要な
ため消費電力が大きくなる反面、メモリセルの構造が単
純なため高集積化が可能であるという特徴がある。Of these, RAM is further classified into SRAM (Static RAM) and DRAM (Dynamic RAM) due to the difference in driving means.
And divided into The SRAM is composed of a flip-flop circuit, and is not suitable for high integration because of its complicated structure, but has a feature that it consumes less power and that writing and reading operations are fast. The DRAM is composed of a capacitor that is a storage unit and a transistor that controls the storage unit (generally an MIS transistor is used), and an update operation called refresh is performed to maintain the charge stored in the capacitor. However, since the structure of the memory cell is simple, high integration is possible.
【０００４】このＤＲＡＭにおいては、キャパシタ構造
を更に微細化することにより、半導体デバイスの更なる
高集積化が図られている。例えば、キャパシタの電荷蓄
積層として、従来の酸化膜に代えて、酸化膜よりも比誘
電率の高い酸化物薄膜、例えば、チタン酸ストロンチウ
ム（ＳｒＴｉＯ3）やチタン酸ストロンチウムバリウム
（ＢａxＳｒ1-xＴｉＯ3(0<x<1)）を用いることにより、
より多くの電荷量を得ようとすることが「Appl.Phys.Le
tt.58,2639(1991) Li,Lu,and Bakhru」に示されてい
る。In this DRAM, the semiconductor device is further highly integrated by further miniaturizing the capacitor structure. For example, as a charge storage layer of a capacitor, instead of a conventional oxide film, an oxide thin film having a higher relative dielectric constant than an oxide film, for example, strontium titanate (SrTiO 3 ) or strontium barium titanate (Ba x Sr 1- By using x TiO 3 (0 <x <1)),
Trying to get more charge is "Appl.Phys.Le.
tt.58, 2639 (1991) Li, Lu, and Bakhru ”.
【０００５】また、ＤＲＡＭにおいて、キャパシタの誘
電体に強誘電体薄膜を用いることにより、強誘電体の分
極反転、残留分極作用を利用し、不揮発性のメモリを構
成することができる。ところが、これら誘電体として、
高誘電率の薄膜や強誘電体薄膜を使用したものにあって
は、誘電体を構成する元素（例えば、Ｐｂ、Ｚｒ、Ｂ
ａ、Ｓｒ）が、半導体基板に拡散し、トランジスタ特性
が変動したり劣化したりする問題があった。Further, in the DRAM, by using the ferroelectric thin film as the dielectric of the capacitor, the non-volatile memory can be constructed by utilizing the polarization reversal and the residual polarization action of the ferroelectric. However, as these dielectrics,
In the case of using a thin film having a high dielectric constant or a ferroelectric thin film, an element (for example, Pb, Zr, B) that constitutes the dielectric is used.
a, Sr) diffused into the semiconductor substrate, causing a problem that the transistor characteristics fluctuate or deteriorate.
【０００６】そこで、従来では、トランジスタとキャパ
シタとの間に層間絶縁膜を設けていた。例えば、特開平
３−２５６３５８号公報（Ｈ０１Ｌ２７／１０８）に
は、基板上のＭＯＳトランジスタと誘電体として強誘電
体薄膜を使用したキャパシタとの間に絶縁膜を設け、キ
ャパシタとトランジスタとを、多結晶シリコンやタング
ステンなどの導電性プラグを介して接続することが記載
されている。このようにすれば、絶縁膜が存在するぶん
誘電体を構成する元素が半導体基板に拡散する可能性は
小さい。Therefore, conventionally, an interlayer insulating film is provided between the transistor and the capacitor. For example, in Japanese Patent Laid-Open No. 3-256358 (H01L27 / 108), an insulating film is provided between a MOS transistor on a substrate and a capacitor using a ferroelectric thin film as a dielectric, and the capacitor and the transistor are The connection is described via a conductive plug such as crystalline silicon or tungsten. By doing so, it is unlikely that the element that constitutes the dielectric substance in which the insulating film exists diffuses into the semiconductor substrate.
【０００７】[0007]
【発明が解決しようとする課題】従来例にあっては、絶
縁膜にコンタクトホールを形成し、その中に導電性プラ
グを埋め込み形成する必要があるので、コンタクト抵抗
が増加したり、製造工程が増加したりする問題がある。
本発明は、半導体記憶装置に関し、斯かる問題点を解消
することを目的とする。In the conventional example, since it is necessary to form a contact hole in the insulating film and bury the conductive plug in the contact hole, the contact resistance increases and the manufacturing process becomes difficult. There is a problem of increasing.
The present invention relates to a semiconductor memory device, and an object thereof is to solve such a problem.
【０００８】[0008]
【課題を解決するための手段】請求項１の半導体記憶装
置は、半導体基板上に形成されたライズドドレイン構造
のトランジスタのドレイン部と、誘電体を挟む一対の電
極により構成したキャパシタの電極とを直接接続したも
のである。また、請求項２の半導体記憶装置は、前記キ
ャパシタの下部電極として、前記誘電体を構成する元素
の拡散を防止する性質を有する膜を用いたものである。According to another aspect of the present invention, there is provided a semiconductor memory device including: a drain portion of a transistor having a raised drain structure formed on a semiconductor substrate; and a capacitor electrode formed by a pair of electrodes sandwiching a dielectric. Is a direct connection. According to a second aspect of the semiconductor memory device, as the lower electrode of the capacitor, a film having a property of preventing diffusion of an element forming the dielectric is used.
【０００９】また、請求項３の半導体記憶装置は、半導
体基板上に形成されたライズドドレイン構造のトランジ
スタのドレイン部と、誘電体を挟む一対の電極により構
成したキャパシタの電極とを導電性膜を介して接続し、
この導電膜として、前記誘電体を構成する元素の拡散を
防止する性質を有する膜を用いたものである。また、請
求項４の半導体記憶装置は、前記誘電体として、酸化膜
よりも比誘電率の高い酸化物薄膜又は強誘電体薄膜を用
いたものである。According to another aspect of the semiconductor memory device of the present invention, the drain portion of the transistor having the raised drain structure formed on the semiconductor substrate and the electrode of the capacitor formed by a pair of electrodes sandwiching the dielectric are made of a conductive film. Connect through
As this conductive film, a film having a property of preventing the diffusion of the elements constituting the dielectric is used. According to a fourth aspect of the semiconductor memory device, an oxide thin film or a ferroelectric thin film having a relative dielectric constant higher than that of an oxide film is used as the dielectric.
【００１０】すなわち、トランジスタがライズドドレイ
ン構造であるので、キャパシタと直接接続しても、誘電
体の元素が基板に拡散しにくい。特に、キャパシタの下
部電極として、誘電体を構成する元素の拡散を防止する
性質を有する膜を用いたり、ドレイン部とキャパシタの
電極との間に誘電体を構成する元素の拡散を防止する性
質を有する導電性膜を用いることにより、誘電体の元素
が基板に拡散することをより強力に抑制することができ
る。That is, since the transistor has a raised drain structure, even if it is directly connected to the capacitor, the element of the dielectric is difficult to diffuse into the substrate. In particular, as the lower electrode of the capacitor, a film having the property of preventing the diffusion of the element forming the dielectric is used, or the property of preventing the diffusion of the element forming the dielectric between the drain part and the electrode of the capacitor is provided. By using the conductive film, it is possible to more strongly suppress the diffusion of the dielectric element into the substrate.
【００１１】[0011]
【発明の実施の形態】以下、本発明をライズドドレイン
構造のＮチャネルＭＯＳトランジスタ及びスタック型キ
ャパシタに具体化した実施形態を図面に従って説明す
る。図１乃至図１５は本発明の実施形態に係る半導体記
憶装置の製造過程を示す概略断面図である。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENT An embodiment in which the present invention is embodied in an N-channel MOS transistor having a raised drain structure and a stack type capacitor will be described below with reference to the drawings. 1 to 15 are schematic cross-sectional views showing the manufacturing process of the semiconductor memory device according to the embodiment of the present invention.
【００１２】工程１（図１参照）：Ｐ型単結晶シリコン
基板１上に、通常のＬＯＣＯＳ法により素子分離領域２
を形成し、更に、しきい値を制御するためのチャネル注
入を行う（図示略）。そして、Ｓｉ基板１の表面に、適
宜な膜厚（例えば８００Å）のゲート酸化膜３を形成す
る。このゲート酸化膜３の形成にはどのような方法（酸
化法、ＣＶＤ法、ＰＶＤ法など）を用いてもよい。Step 1 (see FIG. 1): An element isolation region 2 is formed on a P-type single crystal silicon substrate 1 by a normal LOCOS method.
And channel injection for controlling the threshold value (not shown). Then, the gate oxide film 3 having an appropriate thickness (for example, 800 Å) is formed on the surface of the Si substrate 1. Any method (oxidation method, CVD method, PVD method, etc.) may be used for forming the gate oxide film 3.
【００１３】工程２（図２参照）：ゲート酸化膜３の上
に適宜な膜厚（例えば２３００Å）の多結晶シリコン膜
４を形成する。この多結晶Ｓｉ膜４の形成にはどのよう
な方法（ＣＶＤ法、ＰＶＤ法など）を用いてもよい。そ
して、多結晶Ｓｉ膜４の上に適宜な膜厚（例えば２５０
０Å）の酸化膜５を形成する。この酸化膜５の形成には
どのような方法（酸化法、ＣＶＤ法、ＰＶＤ法など）を
用いてもよい。Step 2 (see FIG. 2): A polycrystalline silicon film 4 having an appropriate thickness (for example, 2300Å) is formed on the gate oxide film 3. Any method (a CVD method, a PVD method, or the like) may be used for forming the polycrystalline Si film 4. Then, an appropriate film thickness (for example, 250
An oxide film 5 of 0Å) is formed. Any method (oxidation method, CVD method, PVD method, etc.) may be used for forming the oxide film 5.
【００１４】工程３（図３参照）：フォトリソグラフィ
技術及びエッチング技術を用いて、酸化膜５、多結晶Ｓ
ｉ膜４及びゲート酸化膜３を異方性エッチングし、適宜
な膜厚（例えば２６３０Å）の多結晶Ｓｉゲート電極６
を形成する。 工程４（図４参照）：Ｓｉ基板１及びゲート電極６の上
に、適宜な膜厚（例えば１００Å）の酸化膜７を形成す
る。この酸化膜７の形成にはどのような方法（酸化法、
ＣＶＤ法、ＰＶＤ法）を用いてもよい。Step 3 (see FIG. 3): The oxide film 5 and the polycrystalline S are formed by using the photolithography technique and the etching technique.
The i film 4 and the gate oxide film 3 are anisotropically etched to form a polycrystalline Si gate electrode 6 having an appropriate film thickness (for example, 2630Å).
To form Step 4 (see FIG. 4): An oxide film 7 having an appropriate thickness (for example, 100 Å) is formed on the Si substrate 1 and the gate electrode 6. What method (oxidation method,
CVD method, PVD method) may be used.
【００１５】工程５（図５参照）：反応性イオンエッチ
ング装置を用い、ガス流量比：ＣＨＦ3／ＣＦ4／Ａｒ＝
２０／２０／４００、電力密度：１．７Ｗ／ｃｍ2、圧
力：１００ｍＴｏｒｒの条件で異方性エッチングを行
い、ソース・ドレイン形成予定領域にあたる部分にＳｉ
基板１を露出させる。ゲート電極６の側壁及び上部には
酸化膜８を残したままである。Step 5 (see FIG. 5): Gas flow rate ratio: CHF 3 / CF 4 / Ar = using a reactive ion etching apparatus
Anisotropic etching is performed under the conditions of 20/20/400, power density: 1.7 W / cm 2 , pressure: 100 mTorr, and Si is applied to a portion corresponding to a source / drain formation planned region.
The substrate 1 is exposed. The oxide film 8 remains on the side wall and the upper part of the gate electrode 6.
【００１６】この工程５のエッチングにより、ゲート電
極６の上部の酸化膜７もエッチングされることになる
が、ゲート電極６の上部の酸化膜が十分厚いため（工程
２において酸化膜５を形成し、更に工程４において酸化
膜７を形成して、膜厚を約３００〜３５０Åにしてあ
る）、完全にエッチングされることはない。 工程６（図６参照）：ソース・ドレイン部分のＳｉ基板
１の自然酸化膜を除去し（図示略）、適宜な膜厚（例え
ば１５００Å）のＮ型非晶質シリコン９をＳｉ基板１及
びＳｉ酸化膜８の上に形成する。The oxide film 7 above the gate electrode 6 is also etched by the etching in the step 5, but the oxide film above the gate electrode 6 is sufficiently thick (the oxide film 5 is formed in the step 2). Further, in step 4, the oxide film 7 is formed to have a film thickness of about 300 to 350 Å) and is not completely etched. Step 6 (see FIG. 6): The natural oxide film on the Si substrate 1 in the source / drain portions is removed (not shown), and the N-type amorphous silicon 9 having an appropriate film thickness (for example, 1500 Å) is formed on the Si substrate 1 and Si. It is formed on the oxide film 8.
【００１７】この工程６において、自然酸化膜の除去と
Ｎ型非晶質Ｓｉ９の形成方法には以下の４つの方法があ
る。 圧力：約１×１０-7ｔｏｒｒの高真空中で約９００℃
の熱処理により、ソース・ドレイン上の自然酸化膜を除
去する（図示略）。続いて、３×１０20ｃｍ-3程度のＮ
型の不純物（リン、ヒ素など）を含む非晶質Ｓｉを、Ｓ
ｉ基板１及びＳｉ酸化膜８の上に形成する。この非晶質
Ｓｉの形成にはどのような方法（ＣＶＤ法、ＰＶＤ法な
ど）を用いてもよい。In step 6, there are the following four methods for removing the natural oxide film and forming the N-type amorphous Si9. Pressure: approx. 900 ° C in a high vacuum of approx. 1 x 10 -7 torr
The natural oxide film on the source / drain is removed by the heat treatment (1) (not shown). Then, N of about 3 × 10 20 cm -3
Amorphous Si containing type impurities (phosphorus, arsenic, etc.)
It is formed on the i substrate 1 and the Si oxide film 8. Any method (a CVD method, a PVD method, or the like) may be used to form the amorphous Si.
【００１８】圧力：約１×１０-7ｔｏｒｒの高真空中
で約９００℃の熱処理により、ソース・ドレイン上の自
然酸化膜を除去する（図示略）。続いて、非晶質Ｓｉ
を、Ｓｉ基板１及びＳｉ酸化膜８の上に形成する。この
非晶質Ｓｉの形成にはどのような方法（ＣＶＤ法、ＰＶ
Ｄ法など）を用いてもよい。その後、非晶質Ｓｉ中の不
純物濃度が膜全体において約３×１０20ｃｍ-3となるよ
うＮ型不純物の注入を行う。Pressure: A natural oxide film on the source / drain is removed by heat treatment at about 900 ° C. in a high vacuum of about 1 × 10 -7 torr (not shown). Then, amorphous Si
Are formed on the Si substrate 1 and the Si oxide film 8. What method (CVD method, PV method, PV
Method D) may be used. After that, N-type impurities are implanted so that the impurity concentration in the amorphous Si is about 3 × 10 20 cm −3 in the entire film.
【００１９】約３×１０20ｃｍ-3程度のＮ型の不純物
を含む非晶質Ｓｉを、Ｓｉ基板１及びＳｉ酸化膜８の上
に形成する。この非晶質Ｓｉの形成にはどのような方法
（ＣＶＤ法、ＰＶＤ法など）を用いてもよい。その後、
非晶質Ｓｉと基板１の界面付近にピークがくる条件で、
比較的重いイオン（例えば、シリコンイオン、リンイオ
ン、ヒ素イオン）を注入し、非晶質Ｓｉを基板１との界
面にある自然酸化膜を破壊し、Ｓｉをミキシングするこ
とにより、自然酸化膜を除去する（図示略）。Amorphous Si containing N-type impurities of about 3 × 10 20 cm -3 is formed on the Si substrate 1 and the Si oxide film 8. Any method (a CVD method, a PVD method, or the like) may be used to form the amorphous Si. afterwards,
Under the condition that a peak appears near the interface between the amorphous Si and the substrate 1,
The native oxide film is removed by implanting relatively heavy ions (eg, silicon ions, phosphorus ions, arsenic ions), destroying the native oxide film at the interface with the amorphous Si, and mixing Si. (Not shown).
【００２０】非晶質Ｓｉを、Ｓｉ基板１及びＳｉ酸化
膜８の上に形成する。この非晶質Ｓｉの形成にはどのよ
うな方法（ＣＶＤ法、ＰＶＤ法など）を用いてもよい。
その後、非晶質Ｓｉ中の不純物濃度が膜全体において約
３×１０20ｃｍ-3となるよう１回目の不純物の注入を行
う（図示略）。続いて、２回目の不純物注入として、非
晶質Ｓｉと基板１の界面付近にピークがくる条件で、比
較的重いイオンを注入し、非晶質Ｓｉを基板１との界面
にある自然酸化膜を破壊し、Ｓｉをミキシングすること
により、自然酸化膜を除去する（図示略）。尚、この方
法において、１回目の不純物注入と２回目の不純物注入
の順序を逆にしてもよい。Amorphous Si is formed on the Si substrate 1 and the Si oxide film 8. Any method (a CVD method, a PVD method, or the like) may be used to form the amorphous Si.
After that, the first impurity implantation is performed so that the impurity concentration in the amorphous Si is about 3 × 10 20 cm −3 (not shown). Subsequently, as the second impurity implantation, relatively heavy ions are implanted under the condition that a peak appears near the interface between the amorphous Si and the substrate 1, and the amorphous Si is a natural oxide film at the interface with the substrate 1. Is removed and the Si is mixed to remove the native oxide film (not shown). In this method, the order of the first impurity implantation and the second impurity implantation may be reversed.
【００２１】工程７（図７参照）：適宜な熱処理条件
（例えば、温度：６００℃、時間：５分）で、基板１を
シードとして固相エピタキシー法により、非晶質Ｓｉ９
を単結晶化し、ソース・ドレイン上にエピタキシャル層
１０を形成する。このエピタキシャル層１０のゲート電
極６のエッジ側及び素子分離領域２のエッジ側には、Ｓ
ｉ基板１に対するゲート電極６、素子分離領域２のそれ
ぞれのパターンの辺の方向に依存して、ファセットが形
成される。そのパターンの方向が［０１１］方向の場合
は｛１１１｝ファセットが形成され、［０１０］方向の
場合は｛１１０｝ファセットが形成される。Step 7 (see FIG. 7): Amorphous Si 9 is formed by solid phase epitaxy using the substrate 1 as a seed under appropriate heat treatment conditions (for example, temperature: 600 ° C., time: 5 minutes).
Is crystallized to form an epitaxial layer 10 on the source / drain. On the edge side of the gate electrode 6 and the edge side of the element isolation region 2 of this epitaxial layer 10, S
Facets are formed depending on the direction of the sides of the patterns of the gate electrode 6 and the element isolation region 2 with respect to the i substrate 1. If the pattern direction is the [011] direction, the {111} facet is formed, and if the pattern direction is the [010] direction, the {110} facet is formed.
【００２２】尚、この工程７において、酸化膜８及び素
子分離領域２上の非晶質Ｓｉ９は、シードとなる結晶性
シリコンが存在しないため、この実施形態の熱処理条件
では非晶質相のままである。また、多結晶Ｓｉゲート電
極６の側壁にも、酸化膜８を形成しているため、多結晶
Ｓｉゲート電極６から固相成長がすすむことはない。ま
た、この工程７においては、エピタキシャル層１０の固
相成長時の温度が十分に低温であるために、エピタキシ
ャル層１０から半導体基板１への不純物の拡散はほとん
ど起こらない。In step 7, the amorphous film 9 on the oxide film 8 and the element isolation region 2 has no crystalline silicon serving as a seed. Therefore, it remains in the amorphous phase under the heat treatment conditions of this embodiment. Is. Further, since the oxide film 8 is formed also on the side wall of the polycrystalline Si gate electrode 6, solid phase growth does not proceed from the polycrystalline Si gate electrode 6. Further, in this step 7, since the temperature during the solid phase growth of the epitaxial layer 10 is sufficiently low, the diffusion of impurities from the epitaxial layer 10 to the semiconductor substrate 1 hardly occurs.
【００２３】工程８（図８参照）：ウェットエッチング
法により、室温でCH3COOH:HNO3:HF:H2O=160:70:4.5:10
やＰＯ4（燐酸）などの選択エッチング液に、適宜な時
間（例えば１０分間）浸漬することにより、非晶質Ｓｉ
９を選択的に除去して、ライズドソース・ドレイン（ラ
イズドドレインともいう）１１、１１を形成する。この
工程８のエッチングにおいては、非晶質Ｓｉ９のエッチ
ングレートが、エピタキシャル層１０のそれよりも速い
ため、浸漬時間を最適化することにより、非晶質Ｓｉ９
を完全に除去することができる。Step 8 (see FIG. 8): CH 3 COOH: HNO 3 : HF: H 2 O = 160: 70: 4.5: 10 at room temperature by the wet etching method.
Amorphous Si can be obtained by immersing in a selective etching solution such as PO 4 or phosphoric acid (PO 4 ) for an appropriate time (for example, 10 minutes).
9 is selectively removed to form the raised source / drain (also referred to as the raised drain) 11 and 11. In the etching of this step 8, since the etching rate of the amorphous Si9 is faster than that of the epitaxial layer 10, the immersion time is optimized so that the amorphous Si9 is
Can be completely removed.
【００２４】工程９（図９参照）：熱処理を行い、ライ
ズドソース・ドレイン１１、１１からの不純物拡散によ
り、低濃度の拡散層ｎ-層１２、１２を形成する。例え
ば、リンを同時にドープして非晶質Ｓｉ９を形成してい
る場合、８００℃、３０分の熱処理により、接合深さが
約０．０５μｍのｎ-層１２、１２が形成される。Step 9 (see FIG. 9): Heat treatment is performed to form low concentration diffusion layers n − layers 12 and 12 by impurity diffusion from the raised source / drain 11 and 11. For example, when amorphous Si 9 is formed by simultaneously doping phosphorus, heat treatment at 800 ° C. for 30 minutes forms the n − layers 12 and 12 having a junction depth of about 0.05 μm.
【００２５】工程１０（図１０参照）：ライズドソース
・ドレイン１１、１１、酸化膜８及び素子分離領域２の
上部に絶縁膜（例えば、シリコン酸化膜）を堆積する
（図示略）。この絶縁膜の堆積にはどのような方法（例
えばＣＶＤ法、ＰＶＤ法）を用いてもよい。続いて、そ
の絶縁膜を異方性エッチングすることによりゲート電極
６の側壁及び素子分離領域２のエッジ側に、スペーサ１
３を形成する。こうして、ゲート電極６、ソース電極１
１ａ及びドレイン電極１１ｂを形成する。Step 10 (see FIG. 10): An insulating film (for example, a silicon oxide film) is deposited on the raised source / drain 11, 11, the oxide film 8 and the element isolation region 2 (not shown). Any method (for example, CVD method or PVD method) may be used for depositing the insulating film. Then, by anisotropically etching the insulating film, the spacer 1 is formed on the sidewall of the gate electrode 6 and the edge side of the element isolation region 2.
Form 3 Thus, the gate electrode 6 and the source electrode 1
1a and drain electrode 11b are formed.
【００２６】このスペーサ１３は、ライズドソース・ド
レイン１１、１１の上にコンタクト孔を形成する際に、
フォトリソグラフィー工程においてマスクずれが生じ
て、ライズドソース・ドレイン１１、１１のエッジ付近
がエッチングされた場合に、基板１がエッチングされる
ことを防止するためのものである。 工程１１（図１１参照）：ゲート電極６及びライズドソ
ース・ドレイン１１、１１の上に、金属膜（例えば、チ
タン、コバルト、タングステン）を形成する（図示
略）。この金属膜の形成にはどのような方法（スパッタ
法など）を用いてもよい。そして、適宜な熱処理（例え
ば、約６５０℃のランプアニール法）により、ゲート電
極６及びライズドソース・ドレイン１１、１１にシリサ
イド１４を形成する。This spacer 13 is used when the contact holes are formed on the raised source / drain 11, 11.
This is for preventing the substrate 1 from being etched when the mask shift occurs in the photolithography process and the edges of the raised source / drain 11, 11 are etched. Step 11 (see FIG. 11): A metal film (for example, titanium, cobalt, or tungsten) is formed on the gate electrode 6 and the raised source / drain 11, 11 (not shown). Any method (such as a sputtering method) may be used to form this metal film. Then, the silicide 14 is formed on the gate electrode 6 and the raised source / drain 11, 11 by an appropriate heat treatment (for example, a lamp annealing method at about 650 ° C.).
【００２７】このようなライズドソース・ドレイン構造
では、接合までの厚みが十分にあるので（１５００Å以
上）、シリサイドを形成したとしても、このシリサイド
化に伴うスパイクに起因する接合リークを防ぐのに非常
に有利である。尚、この工程１１は特に行わなくてもよ
い。こうして、ライズドソース・ドレイン構造のＭＯＳ
トランジスタを形成する。In such a raised source / drain structure, since the thickness up to the junction is sufficient (1500 Å or more), even if the silicide is formed, it is necessary to prevent the junction leak due to the spike accompanying the silicidation. Very advantageous. Incidentally, this step 11 may not be performed in particular. In this way, a MOS with a raised source / drain structure
A transistor is formed.
【００２８】以上の製造工程を要約すると、まず、多結
晶Ｓｉゲート電極６の上部及び側壁に酸化膜８を残し、
ソース・ドレイン部分にＳｉ基板１を露出させる。続い
て、Ｎ型の非晶質Ｓｉ９を形成する。その後、熱処理に
よりソース・ドレイン部分の非晶質Ｓｉ９を単結晶化さ
せ、エピタキシャル層１０を形成する。続いて、非晶質
Ｓｉ９を選択的にエッチングしてライズドソース・ドレ
イン１１、１１を形成する。その後、熱処理により、ラ
イズドソース・ドレイン１１、１１からＮ型不純物を拡
散させ、ｎ-層１２、１２を形成する。To summarize the above manufacturing process, first, the oxide film 8 is left on the upper and side walls of the polycrystalline Si gate electrode 6,
The Si substrate 1 is exposed at the source / drain portions. Then, N-type amorphous Si9 is formed. After that, the amorphous Si 9 in the source / drain portions is monocrystallized by heat treatment to form the epitaxial layer 10. Subsequently, the amorphous Si 9 is selectively etched to form the raised source / drain 11, 11. Then, by heat treatment, N-type impurities are diffused from the raised source / drain 11, 11 to form n − layers 12, 12.
【００２９】即ち、本実施形態では、ライズドソース・
ドレイン１１、１１の形成時の温度が、固相エピタキシ
ャルの処理温度である約６００℃であり、このときのＮ
型不純物の熱拡散はほとんどないに等しい。その後の１
回の熱処理で、任意の深さまで不純物拡散を行い、接合
深さを制御してｎ-層１２、１２を形成できるため、浅
い接合のＮチャネルトランジスタを製造することができ
る。That is, in this embodiment, the
The temperature at the time of forming the drains 11 and 11 is about 600 ° C. which is the processing temperature of the solid phase epitaxial layer, and the N
There is almost no thermal diffusion of mold impurities. After that 1
Since the n − layers 12 and 12 can be formed by performing impurity diffusion to an arbitrary depth and controlling the junction depth by one heat treatment, a shallow junction N-channel transistor can be manufactured.
【００３０】更に、本実施形態のライズドソース・ドレ
イン１１、１１にはファセットが形成されるために、フ
ァセットなしのライズドソース・ドレインに比べゲート
〜ドレイン容量を約７５％（=(5.2-1.3)/5.2×100）減
少させることができる。 工程１２（図１２参照）：ＭＯＳトランジスタ及び素子
分離領域２の上に絶縁膜１５（例えば、シリコン酸化
膜）を堆積する。この絶縁膜１５の堆積にはどのような
方法（例えばＣＶＤ法、ＰＶＤ法）を用いてもよい。そ
して、フォトリソグラフィー技術及びエッチング技術を
用いて、この絶縁膜１５にＭＯＳトランジスタのドレイ
ン電極１１ｂに通じるコンタクトホール１６を形成す
る。Further, since facets are formed on the rised source / drain 11 of this embodiment, the gate-drain capacitance is about 75% (= (5.2- 1.3) /5.2×100) can be reduced. Step 12 (see FIG. 12): An insulating film 15 (for example, a silicon oxide film) is deposited on the MOS transistor and the element isolation region 2. Any method (for example, a CVD method or a PVD method) may be used for depositing the insulating film 15. Then, using a photolithography technique and an etching technique, a contact hole 16 communicating with the drain electrode 11b of the MOS transistor is formed in the insulating film 15.
【００３１】工程１３（図１３参照）：絶縁膜１５上及
びコンタクトホール１６内に、膜厚５００Åの酸化イリ
ジウム（ＩｒＯ2）膜及び膜厚５００Åのイリジウム
（Ｉｒ）膜を順次形成した後、これらをエッチング加工
することにより、キャパシタの下部電極１７を形成す
る。前記ＩｒＯ2膜及びＩｒ膜の形成にはどのような方
法（例えば、スパッタ法、ＣＶＤ法、真空蒸着法）を用
いてもよい。Step 13 (see FIG. 13): An iridium oxide (IrO 2 ) film having a film thickness of 500 Å and an iridium (Ir) film having a film thickness of 500 Å are sequentially formed on the insulating film 15 and in the contact hole 16, and then these are formed. Is etched to form the lower electrode 17 of the capacitor. Any method (for example, a sputtering method, a CVD method, a vacuum deposition method) may be used to form the IrO 2 film and the Ir film.
【００３２】工程１４（図１４参照）：絶縁膜１５上及
び下部電極１７の上に、膜厚１０００Åの強誘電体薄膜
１８を形成し、下部電極１７と同じ形状にエッチング加
工する。強誘電体薄膜１８としては、ＰＺＴ即ちＰｂ
（ＺｒxＴｉ1-x）Ｏ3やチタン酸鉛（ＰｂＴｉＯ3）など
を用いる。更には、ＰＺＴにランタン（Ｌａ）をドーピ
ングしたＰＬＺＴを用いてもよいし、ランタンに代え
て、カルシウム（Ｃａ）、バリウム（Ｂａ）、マグネシ
ウム（Ｍｇ）、ナイオビウム（Ｎｂ）、ストロンチウム
（Ｓｒ）などをドーピングしたものを用いてもよい。更
には、強誘電体薄膜１８に代えて、誘電率の高いチタン
酸ストロンチウム（ＳｒＴｉＯ3）やチタン酸ストロン
チウムバリウム（ＢａxＳｒ1-xＴｉＯ3(0<x<1)）からな
る薄膜を用いてもよい。Step 14 (see FIG. 14): A ferroelectric thin film 18 having a film thickness of 1000 liters is formed on the insulating film 15 and the lower electrode 17, and the same shape as the lower electrode 17 is etched. As the ferroelectric thin film 18, PZT, that is, Pb
(Zr x Ti 1-x ) O 3 or lead titanate (PbTiO 3 ) is used. Further, PLZT in which PZT is doped with lanthanum (La) may be used, and instead of lanthanum, calcium (Ca), barium (Ba), magnesium (Mg), niobium (Nb), strontium (Sr), etc. You may use what doped. Further, instead of the ferroelectric thin film 18, a thin film made of strontium titanate (SrTiO 3 ) or strontium barium titanate (Ba x Sr 1-x TiO 3 (0 <x <1)) having a high dielectric constant is used. May be.
【００３３】強誘電体薄膜１８や高誘電率薄膜の形成
は、マグネトロンスパッタ法、ゾルゲル法、ＭＯＣＶＤ
法などを用いる。 工程１５（図１５参照）：絶縁膜１５及び強誘電体薄膜
１８の上に、膜厚５００ÅのＩｒＯ2 膜及び膜厚５００
ÅのＩｒ膜を順次形成し、下部電極１７と同じ形状にエ
ッチング加工することにより、キャパシタの上部電極１
９を形成する。前記ＩｒＯ2膜及びＩｒ膜の形成にはど
のような方法（例えば、スパッタ法、ＣＶＤ法、真空蒸
着法）を用いてもよい。The ferroelectric thin film 18 and the high dielectric constant thin film are formed by the magnetron sputtering method, sol-gel method, MOCVD.
The method is used. Step 15 (see FIG. 15): An IrO 2 film having a film thickness of 500 Å and a film thickness of 500 are formed on the insulating film 15 and the ferroelectric thin film 18.
By sequentially forming an Ir film of Å and etching the same shape as the lower electrode 17, the upper electrode 1 of the capacitor is formed.
9 is formed. Any method (for example, a sputtering method, a CVD method, a vacuum deposition method) may be used to form the IrO 2 film and the Ir film.
【００３４】こうして、ＭＯＳトランジスタの上にスタ
ック型のキャパシタ２０を形成する。このキャパシタ２
０の下部電極１７としては、ＩｒＯ2 ／Ｉｒ積層膜のよ
うに、強誘電体薄膜１８や高誘電率薄膜を構成する元素
（例えば、Ｐｂ、Ｚｒ、Ｂａ、Ｓｒ）が基板方向に拡散
することを阻止する作用があるものが望ましい。ＩｒＯ
2 ／Ｉｒ以外にも、ＲｕＯ2／Ｒｕ、Ｐｔ／Ｔａ、Ｐｔ
／ＴｉＮ、Ｐｔ／Ｔａ／Ｔｉ、Ｐｔ／ＩｒＯ2などの積
層膜を用いてもよく、また、Ｒｕ、ＲｕＯ2、Ｉｒ、Ｉ
ｒＯ2などの単層膜を用いてもよい。Thus, the stack type capacitor 20 is formed on the MOS transistor. This capacitor 2
As the lower electrode 17 of 0, elements (eg, Pb, Zr, Ba, Sr) forming the ferroelectric thin film 18 and the high dielectric constant thin film, such as an IrO 2 / Ir laminated film, are diffused in the substrate direction. It is desirable to have a function of blocking the above. IrO
In addition to 2 / Ir, RuO 2 / Ru, Pt / Ta, Pt
A laminated film of / TiN, Pt / Ta / Ti, Pt / IrO 2 or the like may be used, and Ru, RuO 2 , Ir, I
A single layer film such as rO 2 may be used.
【００３５】本発明は、上記実施形態に限定されるもの
ではなく、以下のように実施しても同様の作用効果を得
ることができる。 １）ライズドソース・ドレイン構造のＰチャネルＭＯＳ
トランジスタについても、上記と同様に製造する。その
場合は、Ｐ型単結晶Ｓｉ基板１をＮ型単結晶Ｓｉ基板又
はＮウェル層に、Ｎ型不純物をＰ型不純物（ホウ素イオ
ンなど）にそれぞれ置き換え、また、Ｎ型の非晶質Ｓｉ
９をＰ型の非晶質Ｓｉに置き換える。他の工程は、上記
実施形態と同じにする。これにより、Ｎ型単結晶Ｓｉ基
板上に高濃度のライズドソース・ドレインと低濃度のｐ
-層を形成することができる。The present invention is not limited to the above-mentioned embodiment, and similar effects can be obtained even if it is carried out as follows. 1) P-channel MOS with a raised source / drain structure
The transistor is also manufactured in the same manner as above. In that case, the P-type single crystal Si substrate 1 is replaced with an N-type single crystal Si substrate or an N well layer, the N-type impurities are replaced with P-type impurities (boron ions, etc.), and the N-type amorphous Si substrate is replaced.
9 is replaced with P-type amorphous Si. The other steps are the same as those in the above embodiment. As a result, a high concentration rised source / drain and a low concentration p are formed on the N-type single crystal Si substrate.
- it is possible to form a layer.
【００３６】２）多結晶Ｓｉゲート電極６を金属のゲー
トに置き換える。 ３）工程６の〜における非晶質Ｓｉ形成工程を以下
の工程に置き換える。即ち、多結晶ＳｉをＳｉ基板１及
びＳｉ酸化膜８の上に形成する。この多結晶Ｓｉの形成
にはどのような方法（ＣＶＤ法、ＰＶＤ法など）を用い
てもよい。その後、比較的重いイオンを多結晶Ｓｉに注
入して非晶質し、非晶質Ｓｉを形成する。2) Replace the polycrystalline Si gate electrode 6 with a metal gate. 3) The amorphous Si forming step in steps 6 to 6 is replaced with the following steps. That is, polycrystalline Si is formed on the Si substrate 1 and the Si oxide film 8. Any method (a CVD method, a PVD method, or the like) may be used to form the polycrystalline Si. After that, relatively heavy ions are injected into the polycrystalline Si to make it amorphous so that amorphous Si is formed.
【００３７】４）キャパシタ２０の下部電極１７として
強誘電体薄膜１８や高誘電率薄膜を構成する元素が基板
方向に拡散することを阻止する作用があるものを用いた
が、キャパシタ２０とドレイン電極１１ａとの間に、そ
のような作用のある導電性膜を設けてもよい。4) As the lower electrode 17 of the capacitor 20, a capacitor 20 and a drain electrode are used which have a function of preventing the elements constituting the ferroelectric thin film 18 and the high dielectric constant thin film from diffusing toward the substrate. A conductive film having such an action may be provided between the film and 11a.
【００３８】[0038]
【発明の効果】本発明にあっては、トランジスタ性能を
損なうことのない半導体記憶装置を簡単な構成で提供す
ることができる。According to the present invention, it is possible to provide a semiconductor memory device having a simple structure which does not impair the transistor performance.
【図１】本発明の実施形態に係る半導体記憶装置の製造
過程を示す概略断面図である。FIG. 1 is a schematic cross-sectional view showing a manufacturing process of a semiconductor memory device according to an embodiment of the present invention.
【図２】本発明の実施形態に係る半導体記憶装置の製造
過程を示す概略断面図である。FIG. 2 is a schematic cross-sectional view showing the manufacturing process of the semiconductor memory device according to the embodiment of the present invention.
【図３】本発明の実施形態に係る半導体記憶装置の製造
過程を示す概略断面図である。FIG. 3 is a schematic cross-sectional view showing the manufacturing process of the semiconductor memory device according to the embodiment of the present invention.
【図４】本発明の実施形態に係る半導体記憶装置の製造
過程を示す概略断面図である。FIG. 4 is a schematic cross-sectional view showing the manufacturing process of the semiconductor memory device according to the embodiment of the present invention.
【図５】本発明の実施形態に係る半導体記憶装置の製造
過程を示す概略断面図である。FIG. 5 is a schematic cross-sectional view showing the manufacturing process of the semiconductor memory device according to the embodiment of the present invention.
【図６】本発明の実施形態に係る半導体記憶装置の製造
過程を示す概略断面図である。FIG. 6 is a schematic cross-sectional view showing the manufacturing process of the semiconductor memory device according to the embodiment of the present invention.
【図７】本発明の実施形態に係る半導体記憶装置の製造
過程を示す概略断面図である。FIG. 7 is a schematic cross-sectional view showing the manufacturing process of the semiconductor memory device according to the embodiment of the present invention.
【図８】本発明の実施形態に係る半導体記憶装置の製造
過程を示す概略断面図である。FIG. 8 is a schematic cross-sectional view showing the manufacturing process of the semiconductor memory device according to the embodiment of the present invention.
【図９】本発明の実施形態に係る半導体記憶装置の製造
過程を示す概略断面図である。FIG. 9 is a schematic cross-sectional view showing the manufacturing process of the semiconductor memory device according to the embodiment of the present invention.
【図１０】本発明の実施形態に係る半導体記憶装置の製
造過程を示す概略断面図である。FIG. 10 is a schematic cross-sectional view showing the manufacturing process of the semiconductor memory device according to the embodiment of the present invention.
【図１１】本発明の実施形態に係る半導体記憶装置の製
造過程を示す概略断面図である。FIG. 11 is a schematic cross-sectional view showing the manufacturing process of the semiconductor memory device according to the embodiment of the present invention.
【図１２】本発明の実施形態に係る半導体記憶装置の製
造過程を示す概略断面図である。FIG. 12 is a schematic cross-sectional view showing the manufacturing process of the semiconductor memory device according to the embodiment of the present invention.
【図１３】本発明の実施形態に係る半導体記憶装置の製
造過程を示す概略断面図である。FIG. 13 is a schematic cross-sectional view showing the manufacturing process of the semiconductor memory device according to the embodiment of the present invention.
【図１４】本発明の実施形態に係る半導体記憶装置の製
造過程を示す概略断面図である。FIG. 14 is a schematic cross-sectional view showing the manufacturing process of the semiconductor memory device according to the embodiment of the present invention.
【図１５】本発明の実施形態に係る半導体記憶装置の製
造過程を示す概略断面図である。FIG. 15 is a schematic cross-sectional view showing the manufacturing process of the semiconductor memory device according to the embodiment of the present invention.
１ 単結晶シリコン基板（半導体基板） １１ａ ドレイン電極（ドレイン部） １７ 下部電極 １８ 強誘電体薄膜 ２０ キャパシタ 1 Single Crystal Silicon Substrate (Semiconductor Substrate) 11a Drain Electrode (Drain Part) 17 Lower Electrode 18 Ferroelectric Thin Film 20 Capacitor
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/092 21/8247 29/788 29/792 ─────────────────────────────────────────────────── ─── Continuation of the front page (51) Int.Cl. 6 Identification number Office reference number FI technical display location H01L 27/092 21/8247 29/788 29/792
Claims (4)
イン構造のトランジスタのドレイン部と、誘電体を挟む
一対の電極により構成したキャパシタの電極とを直接接
続したことを特徴とする半導体記憶装置。1. A semiconductor memory device characterized in that a drain portion of a transistor having a raised drain structure formed on a semiconductor substrate is directly connected to an electrode of a capacitor composed of a pair of electrodes sandwiching a dielectric.
誘電体を構成する元素の拡散を防止する性質を有する膜
を用いたことを特徴とする請求項１に記載の半導体記憶
装置。2. The semiconductor memory device according to claim 1, wherein a film having a property of preventing diffusion of an element forming the dielectric is used as a lower electrode of the capacitor.
イン構造のトランジスタのドレイン部と、誘電体を挟む
一対の電極により構成したキャパシタの電極とを導電性
膜を介して接続し、この導電膜として、前記誘電体を構
成する元素の拡散を防止する性質を有する膜を用いたこ
とを特徴とする半導体記憶装置。3. A conductive film is formed by connecting a drain portion of a transistor having a raised drain structure formed on a semiconductor substrate and a capacitor electrode composed of a pair of electrodes sandwiching a dielectric through a conductive film. As a semiconductor memory device, a film having a property of preventing diffusion of an element forming the dielectric is used.
高い酸化物薄膜又は強誘電体薄膜であることを特徴とし
た請求項１乃至３のいずれか１項に記載の半導体記憶装
置。4. The semiconductor memory device according to claim 1, wherein the dielectric is an oxide thin film or a ferroelectric thin film having a relative dielectric constant higher than that of an oxide film. .
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7304343A JPH09148535A (en) | 1995-11-22 | 1995-11-22 | Semiconductor storage device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7304343A JPH09148535A (en) | 1995-11-22 | 1995-11-22 | Semiconductor storage device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09148535A true JPH09148535A (en) | 1997-06-06 |
Family
ID=17931876
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7304343A Pending JPH09148535A (en) | 1995-11-22 | 1995-11-22 | Semiconductor storage device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09148535A (en) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1999012210A1 (en) * | 1997-08-28 | 1999-03-11 | Rohm Co., Ltd. | Semiconductor device and method of producing the same |
| US6146906A (en) * | 1998-09-16 | 2000-11-14 | Nec Corporation | DC magnetron sputtering method for manufacturing electrode of ferroelectric capacitor |
| KR100277939B1 (en) * | 1997-12-29 | 2001-02-01 | 구자홍 | bottom electrode of capacitor with ferroelectric |
| JP2001284468A (en) * | 2000-03-30 | 2001-10-12 | Toshiba Corp | Semiconductor device and manufacturing method therefor |
| KR100326255B1 (en) * | 1999-12-30 | 2002-03-08 | 박종섭 | FeRAM having iridium and iridium oxide stacked layer as capacitor contact diffusion barrier and method for forming the same |
| KR20020035748A (en) * | 2000-11-07 | 2002-05-15 | 다카노 야스아키 | Semiconductor device and manufacturing method thereof |
| JP2008124274A (en) * | 2006-11-13 | 2008-05-29 | Fujitsu Ltd | Method of manufacturing semiconductor device |
-
1995
- 1995-11-22 JP JP7304343A patent/JPH09148535A/en active Pending
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