JPH09147564A - Memory cell array - Google Patents
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- JPH09147564A JPH09147564A JP7322412A JP32241295A JPH09147564A JP H09147564 A JPH09147564 A JP H09147564A JP 7322412 A JP7322412 A JP 7322412A JP 32241295 A JP32241295 A JP 32241295A JP H09147564 A JPH09147564 A JP H09147564A
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、スタティック型半
導体メモリ（ＳＲＡＭ）に係り、特に特定用途向けＬＳ
Ｉ（ＡＳＩＣ）等に組み込んで用いられるメモリに適用
して有効な動作時の消費電力を低減させたメモリセルア
レイに関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a static semiconductor memory (SRAM), and more particularly to a special purpose LS.
The present invention relates to a memory cell array in which power consumption during effective operation is reduced by applying it to a memory incorporated in an I (ASIC) or the like.
【０００２】[0002]
【従来の技術】ＡＳＩＣ等に搭載されるＳＲＡＭは、設
計に要する時間が短いことが重要であり、入出力のデー
タ幅（ビット数）に関する要求に即応できるようにビッ
トスライス構造が採られる。ビットスライス構造を有す
る従来のＳＲＡＭのメモリセルアレイを図４に示した。2. Description of the Related Art It is important that the time required for designing an SRAM mounted on an ASIC or the like is short, and a bit slice structure is adopted so as to be able to promptly meet a request for input / output data width (number of bits). A conventional SRAM memory cell array having a bit slice structure is shown in FIG.
【０００３】この図４は、１ビット入出力に相当するメ
モリセルアレイ周辺部の構成を示している。１′はメモ
リセル、ＷＬはメモリセルの選択信号を伝送するワード
線、ＢＬ０と＊ＢＬ０は差動信号を伝送するビット線対
である。ＢＬ１と＊ＢＬ１も同様である。なお、＊は反
転を示す。ワード線ＷＬは外部入力されたロウアドレス
信号によって、１本だけが選択状態になるよう制御され
る。ＶＤＤは高電位電源である。FIG. 4 shows the structure of the peripheral portion of the memory cell array corresponding to 1-bit input / output. 1'is a memory cell, WL is a word line for transmitting a memory cell selection signal, and BL0 and * BL0 are bit line pairs for transmitting a differential signal. The same applies to BL1 and * BL1. Note that * indicates inversion. Only one of the word lines WL is controlled by a row address signal input from the outside so that only one of the word lines WL is selected. VDD is a high potential power supply.
【０００４】図４では説明の都合上、選択状態の１本の
ワード線ＷＬと２個のビット線対ＢＬ０と＊ＢＬ０、Ｂ
Ｌ１と＊ＢＬ１だけを表しているが、実際には複数のワ
ード線と複数のビット線対を設け、それらの交差部分に
メモリセルを配置することで、ワード線方向およびビッ
ト線対方向に複数のメモリセルが並ぶようメモリセルア
レイを構成している。In FIG. 4, for convenience of explanation, one word line WL in the selected state and two bit line pairs BL0 and * BL0, B are selected.
Although only L1 and * BL1 are shown, actually, a plurality of word lines and a plurality of bit line pairs are provided, and memory cells are arranged at the intersections thereof, so that a plurality of word lines and bit line pairs are formed. The memory cell array is configured such that the memory cells of (1) are arranged.
【０００５】２はビット線対のプルアップ素子（負荷）
である。ＤＬと＊ＤＬは差動信号を伝送するデータ線対
であり、図示されていないがその一端にはデータの入出
力回路が配置される。Ｓ０と＊Ｓ０は同時にオン／オフ
する連動スイッチであり、ビット線対の選択信号Ｙ０に
よって制御される。ビット線対ＢＬ１と＊ＢＬ１の一端
に設けたスイッチＳ１と＊Ｓ１も同様であり、選択信号
Ｙ１によって制御される。Reference numeral 2 is a pull-up element (load) of a bit line pair.
It is. DL and * DL are data line pairs for transmitting differential signals, and although not shown, a data input / output circuit is arranged at one end thereof. S0 and * S0 are interlock switches that are turned on / off at the same time, and are controlled by the bit line pair selection signal Y0. The same applies to the switches S1 and * S1 provided at one end of the bit line pair BL1 and * BL1 and is controlled by the selection signal Y1.
【０００６】上記したスイッチＳ０と＊Ｓ０、Ｓ１と＊
Ｓ１、・・・等のスイッチ群はマルチプレクサ３を構成
しており、外部入力されたコラムアドレス信号によっ
て、一組のビット線対だけがデータ線ＤＬと＊ＤＬに接
続されるよう選択信号Ｙ０、Ｙ１、・・が制御される。The above switches S0 and * S0, S1 and *
A switch group such as S1, ... constitutes a multiplexer 3, and a selection signal Y0 so that only one set of bit line pairs is connected to the data lines DL and * DL by an externally input column address signal. Y1, ... Is controlled.
【０００７】図５は図４中のメモリセル１′の具体的な
構成を示す回路図である。Ｑ１とＱ２はＰchＭＯＳトラ
ンジスタ、Ｑ３′、Ｑ４′、Ｑ５、Ｑ６はＮchＭＯＳト
ランジスタである。トランジスタＱ１とＱ３′、トラン
ジスタＱ２とＱ４′は各々ＣＭＯＳインバータを構成し
ており、この逆並列接続された２個のＣＭＯＳインバー
タによりプリップフロップが構成され、その電気的状態
（トランジスタＱ３′、Ｑ４′のドレイン電圧の高レベ
ル、低レベル）の違いにより、１ビットの情報を記憶す
る。トランジスタＱ５とＱ６はこのメモルセル１′をビ
ット線対に接続して活性化させるためのスイッチ（第１
のスイッチ手段）である。FIG. 5 is a circuit diagram showing a specific structure of the memory cell 1'in FIG. Q1 and Q2 are PchMOS transistors, and Q3 ', Q4', Q5 and Q6 are NchMOS transistors. The transistors Q1 and Q3 'and the transistors Q2 and Q4' each form a CMOS inverter. The two CMOS inverters connected in anti-parallel form a prep-flop, and its electrical state (transistors Q3 ', Q4'). 1-bit information is stored depending on the difference between the drain voltage (high level and low level). Transistors Q5 and Q6 are switches (first switch) for connecting and activating the memory cell 1'to the bit line pair.
Switch means).
【０００８】このメモリセル１′は、ワード線ＷＬを高
レベル電圧に制御することでトランジスタＱ５、Ｑ６が
それぞれ導通状態となって、活性状態となる。その際、
記憶内容に応じてビット線ＢＬ又は＊ＢＬから電流がメ
モリセル１′に流れ込み、電流が流れた側のビット線Ｂ
Ｌ又は＊ＢＬに接続されたプルアップ素子２の両端に電
圧降下を発生する。これにより、記憶内容に応じた微小
な差動信号がビット線ＢＬと＊ＢＬ間に現れるので、そ
の違いを図示しない入出力回路内に設けたセンス回路で
検出することで、記憶内容が読み出される。The memory cell 1'is activated by controlling the word line WL to a high level voltage so that the transistors Q5 and Q6 are rendered conductive. that time,
A current flows from the bit line BL or * BL into the memory cell 1'according to the stored contents, and the bit line B on the side where the current flows
A voltage drop is generated across the pull-up element 2 connected to L or * BL. As a result, a minute differential signal corresponding to the stored content appears between the bit lines BL and * BL, and the stored content is read by detecting the difference with a sense circuit provided in the input / output circuit (not shown). .
【０００９】[0009]
【発明が解決しようとする課題】ところで、上述のメモ
リセルアレイの構造上、１本のワード線にはビット線対
のマルチプレクス数に相当する数のメモリセルが接続さ
れている。このため、特定の１本のワード線が選択され
ると、その選択されたワード線上のメモリセルはその全
てが活性化されて、各ビット線から各メモリセルへの電
流の流れ込みが発生する。この結果、ビット線のマルチ
プレクス数に応じた量の電力の消費が発生する。By the way, due to the structure of the above-mentioned memory cell array, one word line is connected with a number of memory cells corresponding to the number of multiplexes of a bit line pair. Therefore, when a specific one word line is selected, all the memory cells on the selected word line are activated and a current flows from each bit line to each memory cell. As a result, an amount of power consumption corresponding to the number of multiplexed bit lines occurs.
【００１０】この消費電力のうち、有効に消費されてい
るのはマルチプレクサで特定されるビット線対上の１個
のメモリセルで消費される分だけであり、残りのメモリ
セルの電力は無駄に消費されていた。この無駄分はビッ
ト線対のマルチプレクス数と共に増大するので、消費電
力の制約から、ＡＳＩＣに搭載されるメモリ容量を制限
する要因となっており、問題であった。Of this power consumption, only the one that is consumed by one memory cell on the bit line pair specified by the multiplexer is effectively consumed, and the power of the remaining memory cells is wasted. It was being consumed. Since this waste increases with the number of multiplexes of the bit line pair, it is a problem because it is a factor that limits the memory capacity mounted on the ASIC due to the restriction of power consumption.
【００１１】本発明の目的は、上述の問題を解決し、動
作状態での消費電力を低減させたメモリセルアレイを提
供せんとするものである。An object of the present invention is to solve the above problems and to provide a memory cell array in which the power consumption in the operating state is reduced.
【００１２】[0012]
【課題を解決するための手段】第１の発明は、１ビット
情報を保持するフリップフロップと選択信号によりセル
の活性／非活性を制御する第１のスイッチ手段とで構成
されたメモリセルを有し、該メモリセルを上記選択信号
を伝送するワード線方向および入出力データを伝送する
ビット線方向に複数並べて構成したメモリセルアレイに
おいて、同一ビット線に接続される複数のメモリセルの
低電位電源節点を共通の疑似接地線に接続すると共に、
該疑似接地線に、当該ビット線が選択されるとき接地電
位又は該接地電位に近い低レベルの第１の電圧を印加
し、当該ビット線が選択されないとき上記第１の電圧よ
り高く且つ上記情報を保持可能な第２の電圧を印加する
第２のスイッチ手段を設けたことを特徴とするメモリセ
ルアレイとして構成した。SUMMARY OF THE INVENTION A first invention has a memory cell which is composed of a flip-flop for holding 1-bit information and a first switch means for controlling activation / inactivation of the cell by a selection signal. In the memory cell array having a plurality of the memory cells arranged in the word line direction for transmitting the selection signal and the bit line direction for transmitting input / output data, the low potential power supply node of the plurality of memory cells connected to the same bit line. Is connected to a common pseudo ground line,
When the bit line is selected, a ground potential or a low-level first voltage close to the ground potential is applied to the pseudo-ground line, and when the bit line is not selected, the first voltage is higher than the first voltage and the information And a second switch means for applying a second voltage capable of holding the voltage.
【００１３】第２の発明は、第１の発明において、上記
疑似接地線に上記第２の電圧を印加する手段を設けると
共に、上記第２のスイッチ手段に代えて、上記ビット線
が選択されているとき上記疑似接地線を上記第１の電圧
に接続し、上記ビット線が選択されていないときは接続
しない第３のスイッチ手段を設けたことを特徴とするメ
モリセルアレイとして構成した。According to a second invention, in the first invention, means for applying the second voltage to the pseudo ground line is provided, and the bit line is selected in place of the second switch means. The pseudo ground line is connected to the first voltage when the bit line is on, and the third switch means is connected when the bit line is not selected.
【００１４】[0014]
［第１の発明の実施の形態］図１は本発明の第１の実施
の形態を示すメモリセルアレイの回路ブロック図であ
り、ビットスライス構造を有するＳＲＡＭに適用した際
の構成を示す図で、入出力１ビット分のメモリセルアレ
イ構成に相当するものである。図４で説明したものと同
一のものには同一の符号を付してその詳しい説明は省略
する。[First Embodiment of the Invention] FIG. 1 is a circuit block diagram of a memory cell array showing a first embodiment of the present invention, showing a configuration when applied to an SRAM having a bit slice structure. This corresponds to a memory cell array configuration for 1 bit of input / output. The same components as those described with reference to FIG. 4 are designated by the same reference numerals, and detailed description thereof will be omitted.
【００１５】１はメモリセル、ＶGND0、ＶGND1はビット
線対（ＢＬ０と＊ＢＬ０、ＢＬ１と＊ＢＬ１）に対応し
て設けた疑似接地線である。末尾の数字はビット線対と
の対応関係を示している。この疑似接地線はビット線対
ごとに独立に設けられる。４は電圧ＥH の高電圧源、５
は電圧ＥL の低電圧源であり、電圧は「ＥH ＞ＥL 」の
関係にあるものとする。Reference numeral 1 is a memory cell, and V GND0 and V GND1 are pseudo ground lines provided corresponding to bit line pairs (BL0 and * BL0, BL1 and * BL1). The numbers at the end indicate the correspondence with bit line pairs. This pseudo ground line is provided independently for each bit line pair. 4 is a high voltage source of voltage E H , 5
Is a low voltage source of the voltage E L , and the voltages have a relationship of “E H > E L ”.
【００１６】高電圧源４の電圧ＥH はこれが高いほどメ
モリセルが活性化された際に非選択ビット線上のメモリ
セルの消費電力を低減する効果が大きいが、高すぎると
メモリセルは情報を維持できない。その上限は「ＶＤＤ
−｜Ｖth｜」である。ここで、ＶthはＰchＭＯＳトラン
ジスタ若しくはＮchＭＯＳトランジスタのしきい値電圧
で、その絶対の大きい方の値である。The higher the voltage E H of the high voltage source 4, the greater the effect of reducing the power consumption of the memory cell on the non-selected bit line when the memory cell is activated. I can't keep up. The upper limit is "VDD
-| Vth | ". Here, Vth is the threshold voltage of the PchMOS transistor or the NchMOS transistor, which is the larger absolute value.
【００１７】低電圧源５の電圧ＥL は低いほどビット線
で選択されたメモリセルからの情報の読み出しが高速化
される。例えば、電圧ＥL は接地電位（ＧＮＤ）でもよ
く、その場合は特別な回路的手段を要しない。また、こ
の電圧ＥL はＭＯＳトランジスタのソースが基板との間
で構成するｐｎ接合が順方向にバイアスされない限り、
負値でも構わない。The lower the voltage E L of the low voltage source 5, the faster the reading of information from the memory cell selected by the bit line. For example, the voltage E L may be the ground potential (GND), in which case no special circuit means is required. Further, this voltage E L is as long as the pn junction formed between the source of the MOS transistor and the substrate is not forward biased.
It can be a negative value.
【００１８】ＳＷ０は切換スイッチ（第２のスイッチ手
段）であり、ビット線対ＢＬ０と＊ＢＬ０を選択する信
号Ｙ０によって制御される。すなわち、この信号Ｙ０で
ビット線対ＢＬ０と＊ＢＬ０を選択するときは、このス
イッチＳＷ０は疑似接地線ＶGND0を高電圧源４に接続し
てそこに電圧ＥH を印加し、非選択時は低電圧源５に接
続して電圧ＥL を印加する。ＳＷ１も切換スイッチ（第
２のスイッチ手段）であり、ビット線対ＢＬ１と＊ＢＬ
１を選択する信号Ｙ１によってスイッチＳＷ０と同様に
制御される。SW0 is a changeover switch (second switch means) and is controlled by a signal Y0 for selecting the bit line pair BL0 and * BL0. That is, when selecting the bit line pair BL0 and * BL0 by the signal Y0, the switch SW0 connects the pseudo ground line V GND0 to the high voltage source 4 and applies the voltage E H thereto, and when not selected. The low voltage source 5 is connected to apply the voltage E L. SW1 is also a changeover switch (second switch means), and is a bit line pair BL1 and * BL.
The signal Y1 for selecting 1 is controlled similarly to the switch SW0.
【００１９】図２は図１中のメモリセル１の回路構成示
す回路図である。図５に示したものと同一のものには同
一の符号を付した。Ｑ３、Ｑ４はＮchＭＯＳトランジス
タである。ここでは、図４に示した従来のメモリセル
１′と異なって、トランジスタＱ３とＱ４のソース節点
（低電位電源節点）が接地（ＧＮＤ）にではなく、疑似
接地線ＶGND に接続されている。FIG. 2 is a circuit diagram showing a circuit configuration of the memory cell 1 in FIG. The same parts as those shown in FIG. 5 are designated by the same reference numerals. Q3 and Q4 are NchMOS transistors. Here, unlike the conventional memory cell 1'shown in FIG. 4, the source nodes (low potential power supply nodes) of the transistors Q3 and Q4 are connected to the pseudo ground line V GND , not to the ground (GND). .
【００２０】さて、上述のメモリセルアレイの構造上、
ワード線にはビット線対のマルチプレクス数に相当する
数のメモリセル１が接続されている。特定の１本のワー
ド線が選択されると、その選択されたワード線上のメモ
リセルは全てが活性化され、ビット線からメモリセル１
への電流の流れ込みが発生する。この電流量は、疑似接
地線ＶGND0、ＶGND1、・・・の電圧レベルに依存する。Now, in terms of the structure of the memory cell array described above,
The number of memory cells 1 corresponding to the number of multiplexes of the bit line pair is connected to the word line. When a specific one word line is selected, all the memory cells on the selected word line are activated, and the memory cell 1 from the bit line is activated.
Current flows into the. This amount of current depends on the voltage level of the pseudo ground lines V GND0 , V GND1 , ....
【００２１】説明の都合上、メモリセル１内のフリップ
フロップでは、トランジスタＱ３のドレインが高レベル
電圧に、トランジスタＱ４のドレインが低レベル電圧に
なっているものとする。まず、活性化されたメモリセル
のうち、非選択ビット線上のメモリセルは、疑似接地線
が高電圧源４に接続されるので、メモリセル１内のトラ
ンジスタＱ３とＱ４はソース電位が高く（電圧ＥH ）な
る。上述の仮定によりトランジスタＱ４は導通状態であ
るが、ゲート・ソース間の電圧が少なくなるので、その
導通抵抗が高くなる。この結果、トランジスタＱ６とＱ
４を介してビット線からメモリセルへ流れる電流が少な
くなり、低消費電力を達成できる。なお、トランジスタ
Ｑ３はトランジスタＱ４が導通しゲート電極が低レベル
電圧に制御されているので、疑似接地線の電圧レベルに
依存することなく、オフ状態となっている。For convenience of explanation, in the flip-flop in the memory cell 1, it is assumed that the drain of the transistor Q3 has a high level voltage and the drain of the transistor Q4 has a low level voltage. First, among the activated memory cells, the memory cells on the non-selected bit line have the pseudo ground line connected to the high voltage source 4, so that the transistors Q3 and Q4 in the memory cell 1 have a high source potential (voltage E H ) According to the above assumption, the transistor Q4 is in the conductive state, but since the voltage between the gate and the source decreases, the conductive resistance increases. As a result, transistors Q6 and Q
The current flowing from the bit line to the memory cell via 4 is reduced, and low power consumption can be achieved. Since the transistor Q4 is turned on and the gate electrode of the transistor Q3 is controlled to a low level voltage, the transistor Q3 is turned off without depending on the voltage level of the pseudo ground line.
【００２２】一方、活性化されたメモリセルのうち、選
択ビット線上のメモリセルについては、疑似接地線が低
電圧源５に接続されるので、メモリセル内のトランジス
タＱ３とＱ４は、そのソース電位が低く（電圧ＥL ）な
る。このとき、導通状態のトランジスタＱ４には大きな
ゲート・ソース間電圧が印加されるので、その導通抵抗
は小さくなる。その結果、トランジスタＱ６とＱ４を介
してビット線からメモリセルへ大きな電流が流れ込み、
必要な電圧降下をプルアップ素子２に発生させる。その
際、トランジスタＱ３のソース電位も低レベル電圧に制
御されるが、トランジスタＱ４が導通しているので、ト
ランジスタＱ３のゲート・ソース間電圧は０Ｖに近く、
非導通状態を維持する。On the other hand, among the activated memory cells, the pseudo ground line of the memory cell on the selected bit line is connected to the low voltage source 5, so that the transistors Q3 and Q4 in the memory cell have their source potentials changed. Becomes low (voltage E L ). At this time, since a large gate-source voltage is applied to the conductive transistor Q4, its conductive resistance becomes small. As a result, a large current flows from the bit line to the memory cell via the transistors Q6 and Q4,
A required voltage drop is generated in the pull-up element 2. At that time, the source potential of the transistor Q3 is also controlled to a low level voltage, but since the transistor Q4 is conducting, the gate-source voltage of the transistor Q3 is close to 0V,
Maintain non-conduction.
【００２３】［第２の実施の形態］図３は本発明の第２
の実施の形態を示すメモリセルアレイの回路ブロック図
である。４′は電圧ＥH ′の高電圧源である。ＱＨ０、
ＱＨ１はそれぞれの疑似接地線と接地との間に接続した
ＰchＭＯＳトランジスタであり、その末尾の数字は対応
するビット線対の別を表している。ＳＷ０′、ＳＷ１′
はスイッチ（第３のスイッチ手段）であり、ビット線対
の選択信号Ｙ０、Ｙ１によって当該ビット線対が選択さ
れるときのみ、オンとなる。[Second Embodiment] FIG. 3 shows a second embodiment of the present invention.
3 is a circuit block diagram of the memory cell array showing the embodiment of FIG. 4'is a high voltage source for the voltage E H '. QH0,
QH1 is a PchMOS transistor connected between each pseudo ground line and the ground, and the number at the end thereof indicates the corresponding bit line pair. SW0 ', SW1'
Is a switch (third switch means) and is turned on only when the bit line pair is selected by the bit line pair selection signals Y0 and Y1.
【００２４】ここでは、トランジスタＱＨ０のしきい値
電圧を−Ｖthp とすると、スイッチＳＷ０′がオフの場
合に、疑似接地線ＶGND0の電圧レベルは、「ＥH ′＋Ｖ
thp」になり、オンの場合の電圧レベルはＥL となる。
前者の電圧レベルはメモリセルの記憶情報を保持可能な
高電圧とする。この実施の形態では、前述の図１に示し
たメモリセルアレイとは、疑似接地線を高レベル電圧に
制御する手法が異なるだけで、他の構成は同じであり、
図１に示したメモリセルアレイと同等の低消費電力の効
果がある。Here, assuming that the threshold voltage of the transistor QH0 is -Vthp , the voltage level of the pseudo ground line V GND0 is "E H '+ V" when the switch SW0' is off.
thp ”, and the voltage level when it is on is E L.
The former voltage level is a high voltage that can hold the stored information in the memory cell. This embodiment is the same as the above-described memory cell array shown in FIG. 1 except for the method of controlling the pseudo ground line to a high level voltage, and other configurations are the same.
There is an effect of low power consumption equivalent to that of the memory cell array shown in FIG.
【００２５】なお、図１に示したメモリアレイでは疑似
電源線が長時間オープンになる事態の発生を防止するこ
とからスイッチＳＷ０、ＳＷ１等の切り替えを高速に行
なう必要があるが、この図３に示したメモリセルでは、
トランジスタＱＨ０、ＱＨ１等により疑似電源線には常
時電圧が印加されているので、スイッチＳＷ０′、ＳＷ
１′等の切り替えを特別高速化する必要はない。また、
この図３のメモリセルではスイッチＳＷ０′、ＳＷ１′
等が１接点であるので、図１の２接点のスイッチＳＷ
０、ＳＷ１等と比べて、その構成が簡素化されるように
なる。In the memory array shown in FIG. 1, it is necessary to switch the switches SW0, SW1 etc. at high speed in order to prevent the pseudo power supply line from being left open for a long time. In the memory cell shown,
Since the voltage is constantly applied to the pseudo power supply line by the transistors QH0, QH1 etc., the switches SW0 ', SW
It is not necessary to speed up the switching of 1 ', etc. Also,
In the memory cell of FIG. 3, switches SW0 'and SW1'
Since there is one contact, etc., the switch SW with two contacts in FIG.
Compared with 0, SW1, etc., the configuration is simplified.
【００２６】［他の実施の形態］以上では、メモリセル
からのデータの読み出しの例で説明したが、本発明のメ
モリセルアレイは、データを書き込む際にも低電力化技
術として有効である。すなわち、非選択状態のビット線
上にあるメモリセルについては、疑似接地線を中間レベ
ル電圧に制御することで、読み出し時と同様に無駄な消
費電力を抑制することができる。[Other Embodiments] In the above, an example of reading data from a memory cell has been described, but the memory cell array of the present invention is also effective as a low power consumption technique when writing data. That is, with respect to the memory cells on the non-selected bit lines, by controlling the pseudo ground line to the intermediate level voltage, useless power consumption can be suppressed as in the case of reading.
【００２７】[0027]
【発明の効果】以上説明したように、第１の発明では、
ビット線のマルチプレクス数が大きくても、動作時の消
費電力を少なくすることができるという利点がある。こ
のため、ＡＳＩＣに搭載されるメモリのように、設計時
間の制約からビットスライス構造を採用する際に、ＳＲ
ＡＭに本発明のメモリセルアレイを適用すれば、設計時
間の短縮化と低電力化を同時に達成することができると
いう大きな効果がある。また、第２の発明では、第１の
発明と同様な効果に加えて、第３のスイッチ手段の切り
替えを特別高速化する必要がなく、回路構成も簡素化さ
れるという利点がある。As described above, in the first invention,
Even if the number of multiplexed bit lines is large, there is an advantage that the power consumption during operation can be reduced. Therefore, when a bit slice structure is adopted due to design time constraints, such as a memory mounted in an ASIC, the SR
If the memory cell array of the present invention is applied to AM, there is a great effect that the design time can be shortened and the power consumption can be reduced at the same time. In addition to the same effects as the first invention, the second invention has the advantage that there is no need to speed up the switching of the third switch means particularly, and the circuit configuration is simplified.
【図１】 本発明の第１の実施の形態を示すメモリセル
アレイの構成を示す回路ブロック図である。FIG. 1 is a circuit block diagram showing a configuration of a memory cell array according to a first embodiment of the present invention.
【図２】 図１に示したメモリセルアレイ内のメモリセ
ルの構成を示す回路図である。2 is a circuit diagram showing a configuration of a memory cell in the memory cell array shown in FIG.
【図３】 本発明の第２の実施の形態を示すメモリセル
アレイの構成を示す回路ブロック図である。FIG. 3 is a circuit block diagram showing a configuration of a memory cell array showing a second embodiment of the present invention.
【図４】 従来のメモリセルアレイの構成を示す回路ブ
ロック図である。FIG. 4 is a circuit block diagram showing a configuration of a conventional memory cell array.
【図５】 図４に示したメモリセルアレイ内のメモリセ
ルの構成を示す回路図である。5 is a circuit diagram showing a configuration of a memory cell in the memory cell array shown in FIG.
１、１′：メモリセル、２：プルアップ素子（負荷）、
３：マルチプレクサ、４、４′：高電圧源、５：低電圧
源、ＷＬ：ワード線、ＢＬ、＊ＢＬ：ビット線対、ＢＬ
０、＊ＢＬ０：ビット線対、ＢＬ１、＊ＢＬ１：ビット
線対、ＤＬ、＊ＤＬ：データ線対、Ｙ０、Ｙ１：ビット
線の選択信号、ＳＷ０、ＳＷ１、ＳＷ０′、ＳＷ１′：
疑似接地線用の選択スイッチ、ＶGND 、ＶGND0、
ＶGND1：疑似接地線、Ｑ１、Ｑ２：ＰchＭＯＳトランジ
スタ、Ｑ３、Ｑ４、Ｑ３′、Ｑ４′、Ｑ５、Ｑ６：Ｎch
ＭＯＳトランジスタ、ＱＨ０、ＱＨ１：ＰchＭＯＳトラ
ンジスタ、ＶＤＤ：高電位電源、ＧＮＤ：接地。1, 1 ': memory cell, 2: pull-up element (load),
3: multiplexer, 4, 4 ': high voltage source, 5: low voltage source, WL: word line, BL, * BL: bit line pair, BL
0, * BL0: bit line pair, BL1, * BL1: bit line pair, DL, * DL: data line pair, Y0, Y1: bit line selection signal, SW0, SW1, SW0 ', SW1':
Selection switch for pseudo ground line, V GND , V GND0 ,
V GND1 : Pseudo ground line, Q1, Q2: Pch MOS transistor, Q3, Q4, Q3 ', Q4', Q5, Q6: Nch
MOS transistor, QH0, QH1: Pch MOS transistor, VDD: high-potential power supply, GND: ground.
Claims (2)
と選択信号によりセルの活性／非活性を制御する第１の
スイッチ手段とで構成されたメモリセルを有し、該メモ
リセルを上記選択信号を伝送するワード線方向および入
出力データを伝送するビット線方向に複数並べて構成し
たメモリセルアレイにおいて、 同一ビット線に接続される複数のメモリセルの低電位電
源節点を共通の疑似接地線に接続すると共に、該疑似接
地線に、当該ビット線が選択されるとき接地電位又は該
接地電位に近い低レベルの第１の電圧を印加し、当該ビ
ット線が選択されないとき上記第１の電圧より高く且つ
上記情報を保持可能な第２の電圧を印加する第２のスイ
ッチ手段を設けたことを特徴とするメモリセルアレイ。1. A memory cell comprising a flip-flop for holding 1-bit information and a first switch means for controlling activation / inactivation of the cell by a selection signal, the memory cell being provided with the selection signal. In a memory cell array configured by arranging a plurality of word lines in the direction of a word line for transmission and a bit line for transmitting input / output data, the low potential power supply nodes of a plurality of memory cells connected to the same bit line are connected to a common pseudo ground line. A low-level first voltage that is at or near the ground potential when the bit line is selected, and is higher than the first voltage when the bit line is not selected and A memory cell array provided with a second switch means for applying a second voltage capable of holding information.
る手段を設けると共に、上記第２のスイッチ手段に代え
て、上記ビット線が選択されているとき上記疑似接地線
を上記第１の電圧に接続し、上記ビット線が選択されて
いないときは接続しない第３のスイッチ手段を設けたこ
とを特徴とする請求項１に記載のメモリセルアレイ。2. A means for applying the second voltage to the pseudo ground line is provided, and the pseudo ground line is replaced by the first switch when the bit line is selected instead of the second switch means. 3. The memory cell array according to claim 1, further comprising a third switch means connected to the voltage of 1 and not connected when the bit line is not selected.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7322412A JPH09147564A (en) | 1995-11-17 | 1995-11-17 | Memory cell array |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7322412A JPH09147564A (en) | 1995-11-17 | 1995-11-17 | Memory cell array |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09147564A true JPH09147564A (en) | 1997-06-06 |
Family
ID=18143385
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7322412A Pending JPH09147564A (en) | 1995-11-17 | 1995-11-17 | Memory cell array |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09147564A (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7420834B2 (en) | 2004-09-15 | 2008-09-02 | Renesas Technology Corp. | Semiconductor integrated circuit device |
| US7502275B2 (en) | 2005-05-23 | 2009-03-10 | Renesas Technology Corp. | Semiconductor memory device |
| CN104715791A (en) * | 2015-03-30 | 2015-06-17 | 山东华芯半导体有限公司 | Nonvolatile SRAM (Static Random Access Memory) storage unit based on RRAM (Resistive Random Access Memory) |
-
1995
- 1995-11-17 JP JP7322412A patent/JPH09147564A/en active Pending
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| US9218873B2 (en) | 2005-05-23 | 2015-12-22 | Renesas Electronics Corporation | Semiconductor memory device that can stably perform writing and reading without increasing current consumption even with a low power supply voltage |
| US9496028B2 (en) | 2005-05-23 | 2016-11-15 | Renesas Electronics Corporation | Semiconductor memory device that can stably perform writing and reading without increasing current consumption even with a low power supply voltage |
| US9767893B2 (en) | 2005-05-23 | 2017-09-19 | Renesas Electronics Corporation | Semiconductor memory device that can stably perform writing and reading without increasing current consumption even with a low power supply voltage |
| US9984744B2 (en) | 2005-05-23 | 2018-05-29 | Renesas Electronics Corporation | Semiconductor memory device that can stably perform writing and reading without increasing current consumption even with a low power supply voltage |
| US10242733B2 (en) | 2005-05-23 | 2019-03-26 | Renesas Electronics Corporation | Semiconductor memory device that can stably perform writing and reading without increasing current consumption even with a low power supply voltage |
| CN104715791A (en) * | 2015-03-30 | 2015-06-17 | 山东华芯半导体有限公司 | Nonvolatile SRAM (Static Random Access Memory) storage unit based on RRAM (Resistive Random Access Memory) |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
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