JPH09139669A - Pll circuit - Google Patents
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- JPH09139669A JPH09139669A JP7294186A JP29418695A JPH09139669A JP H09139669 A JPH09139669 A JP H09139669A JP 7294186 A JP7294186 A JP 7294186A JP 29418695 A JP29418695 A JP 29418695A JP H09139669 A JPH09139669 A JP H09139669A
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、半導体集積回路等
で構成されたＰＬＬ回路（フェーズロックループ回路）
に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a PLL circuit (phase lock loop circuit) composed of a semiconductor integrated circuit or the like.
It is about.
【０００２】[0002]
【従来の技術】従来、このような分野の技術としては、
例えば次のような文献に記載されるものがあった。 文献；IEEE Transaction on Electron Devices、32［1
2］（1985-12 ）、C.R.Hogge “A Self Clock Recovery
Circuit”p.2704-2706 図２は、上記文献に記載された従来のＰＬＬ回路の一構
成例を示す回路図である。このＰＬＬ回路は、２個の遅
延型フリップフロップ（以下、Ｄ−ＦＦという）１，２
と、２個の排他的論理和回路（以下、ＸＯＲという）
３，４とを、備えている。データ信号入力端子ＤＩＮ
が、Ｄ−ＦＦ１のデータ入力端子ＤとＸＯＲ３の一方の
入力端子とに接続されている。Ｄ−ＦＦ１の出力端子Ｑ
は、Ｄ−ＦＦ２のデータ入力端子Ｄと、ＸＯＲ３の他方
の入力端子と、ＸＯＲ４の一方の入力端子とに、接続さ
れている。Ｄ−ＦＦ２の出力端子Ｑは、ＸＯＲ４の他方
の入力端子に接続されている。2. Description of the Related Art Conventionally, techniques in such a field include:
For example, there is one described in the following literature. Reference; IEEE Transaction on Electron Devices, 32 [1
2] (1985-12), CRHogge “A Self Clock Recovery
2 is a circuit diagram showing an example of the configuration of the conventional PLL circuit described in the above document. This PLL circuit includes two delay flip-flops (hereinafter, D-FF). Say 1,2
And two exclusive OR circuits (hereinafter referred to as XOR)
3 and 4 are provided. Data signal input terminal DIN
Is connected to the data input terminal D of D-FF1 and one input terminal of XOR3. Output terminal Q of D-FF1
Are connected to the data input terminal D of D-FF2, the other input terminal of XOR3, and one input terminal of XOR4. The output terminal Q of D-FF2 is connected to the other input terminal of XOR4.
【０００３】各ＸＯＲ３，４の出力側には、低域ろ波回
路（以下、ＬＰＦという）５，６がそれぞれ接続されて
いる。ＬＰＦ５の出力側は、差動増幅回路７の正相入力
端子に接続され、ＬＰＦ６の出力側は、その差動増幅回
路７の逆相入力端子に接続されている。差動増幅回路７
の出力側は、その差動増幅回路７の出力電圧に応じた周
波数信号ｆ８を出力する電圧制御発振器（以下、ＶＣＯ
という）８が接続されている。ＶＣＯ８の出力側は、各
Ｄ−ＦＦ１，２のクロック入力端子に接続されている。
Ｄ−ＦＦ１は、クロック端子に印加される周波数信号ｆ
８の論理レベルが“０”から“１”に遷移したとき、デ
ータ入力端子Ｄに与えられている論理レベルを出力端子
Ｑから出力するようになっている。また、Ｄ−ＦＦ２
は、クロック端子に印加された周波数信号ｆ８の論理レ
ベルが“１”から“０”に遷移したとき、データ入力端
子Ｄに与えられている論理レベルを出力端子Ｑから出力
するようになっている。Low-pass filter circuits (hereinafter referred to as LPFs) 5 and 6 are connected to the output sides of the XORs 3 and 4, respectively. The output side of the LPF 5 is connected to the positive phase input terminal of the differential amplifier circuit 7, and the output side of the LPF 6 is connected to the negative phase input terminal of the differential amplifier circuit 7. Differential amplifier circuit 7
The output side of the voltage controlled oscillator (hereinafter, referred to as VCO) that outputs a frequency signal f8 according to the output voltage of the differential amplifier circuit 7.
8) is connected. The output side of the VCO 8 is connected to the clock input terminals of the D-FFs 1 and 2.
The D-FF1 is a frequency signal f applied to the clock terminal.
When the logic level of 8 changes from "0" to "1", the logic level given to the data input terminal D is output from the output terminal Q. Also, D-FF2
Outputs the logic level given to the data input terminal D from the output terminal Q when the logic level of the frequency signal f8 applied to the clock terminal changes from "1" to "0". .
【０００４】次に、図２のＰＬＬ回路の動作を説明す
る。ここでは、ＰＬＬ回路のデータ信号入力端子ＤＩＮ
に印加される入力信号ｓinの論理レベルが、単位時間当
たり“１”から“０”に遷移する回数と“０”から
“１”に遷移する回数との和を遷移密度ＤＴと定義し、
ＶＣＯ８の出力する周波数信号ｆ８の周期をＴＣ、その
データ信号入力端子ＤＩＮに印加される入力信号ｓinが
遷移する時刻と該周波数信号ｆ８の論理レベルが“０”
から“１”に遷移する時刻との差をＴＤ、そして、差動
増幅回路７の利得をＡdaとする。Ｄ−ＦＦ１は、データ
信号入力端子ＤＩＮからの入力信号ｓinを周波数信号ｆ
８に同期して取込んで出力端子Ｑから出力する。Ｄ−Ｆ
Ｆ１の出力信号ｓ１は、入力信号ｓinと同じ論理パター
ンを有すると共に、該入力信号ｓinに対して時刻差ＴＤ
だけ遅延の加わった信号となる。そのため、信号ｓinの
論理レベルが“０”から“１”へ、或いは“１”から
“０”へ遷移するたびに、ＸＯＲ３の出力信号ｓ３の論
理レベルが“０”から“１”に遷移し、時刻差ＴＤの
間、その論理レベルの“１”が保持された後、出力信号
ｓ３の論理レベルは“１”から“０”に遷移する。よっ
て、出力信号ｓ３の論理レベルが、単位時間当りに
“１”となる時間は、ＤＴ・ＴＤ／ＴＣとなる。ＬＰＦ
５は出力信号ｓ３を平滑化する。即ち、ＬＰＦ５は、Ｄ
Ｔ・ＴＤ／ＴＣに相当する電圧信号ｖ５を出力する。Next, the operation of the PLL circuit of FIG. 2 will be described. Here, the data signal input terminal DIN of the PLL circuit
A transition density DT is defined as a sum of the number of times the logic level of the input signal s in applied to is transited from “1” to “0” and the number of transitions from “0” to “1” per unit time,
The cycle of the frequency signal f8 output from the VCO 8 is TC, the transition time of the input signal s in applied to the data signal input terminal DIN thereof, and the logic level of the frequency signal f8 are “0”.
Let TD be the difference from the time of transition from "1" to "1", and Ada be the gain of the differential amplifier circuit 7. The D-FF 1 converts the input signal s in from the data signal input terminal DIN into the frequency signal f.
The data is fetched in synchronism with 8 and output from the output terminal Q. DF
The output signal s1 of the F1, as well as having the same logic pattern and the input signal s in, the time difference TD against the input signal s in
Only the signal is delayed. Therefore, every time the logic level of the signal s in changes from “0” to “1” or from “1” to “0”, the logic level of the output signal s3 of the XOR3 changes from “0” to “1”. Then, during the time difference TD, the logic level "1" is held, and then the logic level of the output signal s3 transits from "1" to "0". Therefore, the time when the logic level of the output signal s3 is "1" per unit time is DT.TD/TC. LPF
5 smoothes the output signal s3. That is, LPF5 is D
The voltage signal v5 corresponding to T · TD / TC is output.
【０００５】Ｄ−ＦＦ２は、ＶＣＯ８の出力する周波数
信号ｆ８の逆相信号に同期してＤ−ＦＦ１の出力信号ｓ
１を取込み、それを出力端子Ｑから出力することになる
ので、Ｄ−ＦＦ２の出力信号ｓ２は、Ｄ−ＦＦ１の出力
信号ｓ１と同じ論理パタンを有すると共に、該信号ｓ１
に対しＴＣ／２だけ遅延の加わった信号となる。そのた
め、出力信号ｓ１の論理レベルが“０”から“１”へ、
或いは“１”から“０”へ遷移するたびに、ＸＯＲ４の
出力信号ｓ４の論理レベルは“０”から“１”ヘ遷移す
る。そして、時間ＴＣ／２の間その論理レベルの“１”
が保持された後、ＸＯＲ４の出力信号ｓ４の論理レベル
は“１”から“０”に遷移する。このため、ＸＯＲ４の
出力信号ｓ４の論理レベルが、単位時間当りに“１”と
なる時間は、ＤＴ／２となり、ＬＰＦ６がその出力信号
ｓ４を平滑化する。即ち、ＬＰＦ６は、ＤＴ／２に相当
する電圧信号ｖ６を出力する。差動増幅回路７は、各Ｌ
ＰＦ５，６からの出力信号ｖ５，ｖ６の電圧差を増幅し
た電圧信号ｖ７を出力する。電圧信号ｖ７の電圧は、Ａ
da・ＤＴ・（ＴＤ／ＴＣ−１／２）となる。ＶＣＯ８は
その電圧信号ｖ７の電圧で駆動されるので、時間ＴＤが
ＴＣ／２より小さいとき、ＶＣＯ８の出力する周波数信
号ｆ８の周期は長くなり、時間ＴＤがＴＣ／２より大き
いとき、周波数信号ｆ８の周期が短くなる。従って、時
間ＴＤがＴＣ／２に等しくなったときに、周波数信号ｆ
８の周期は固定される。即ち、ＰＬＬ回路として動作す
る。The D-FF2 outputs the output signal s of the D-FF1 in synchronization with the reverse phase signal of the frequency signal f8 output from the VCO8.
1 is output and is output from the output terminal Q, the output signal s2 of the D-FF2 has the same logic pattern as the output signal s1 of the D-FF1 and the signal s1.
On the other hand, the signal is delayed by TC / 2. Therefore, the logic level of the output signal s1 changes from "0" to "1",
Alternatively, every time the transition from "1" to "0" occurs, the logic level of the output signal s4 of the XOR4 transits from "0" to "1". Then, during the time TC / 2, the logic level is "1".
After being held, the logic level of the output signal s4 of the XOR4 transits from "1" to "0". Therefore, the time when the logic level of the output signal s4 of the XOR4 is "1" per unit time is DT / 2, and the LPF 6 smoothes the output signal s4. That is, the LPF 6 outputs the voltage signal v6 corresponding to DT / 2. The differential amplifier circuit 7 has each L
A voltage signal v7 obtained by amplifying the voltage difference between the output signals v5 and v6 from the PFs 5 and 6 is output. The voltage of the voltage signal v7 is A
It becomes da * DT * (TD / TC-1 / 2). Since the VCO 8 is driven by the voltage of the voltage signal v7, when the time TD is smaller than TC / 2, the cycle of the frequency signal f8 output by the VCO 8 becomes long, and when the time TD is larger than TC / 2, the frequency signal f8. The cycle of becomes short. Therefore, when the time TD becomes equal to TC / 2, the frequency signal f
The period of 8 is fixed. That is, it operates as a PLL circuit.
【０００６】[0006]
【発明が解決しようとする課題】しかしながら、従来の
ＰＬＬ回路では、次のような課題があった。即ち、ＰＬ
Ｌ回路における開ループ利得が、入力信号ｓinの遷移密
度ＤＴに線形な依存性をもつため、その遷移密度ＤＴが
変動する場合、ループのＱが一定にならず、安定性を損
なうという課題があった。However, the conventional PLL circuit has the following problems. That is, PL
Since the open loop gain in the L circuit has a linear dependence on the transition density DT of the input signal s in , when the transition density DT fluctuates, the Q of the loop does not become constant and the stability is impaired. there were.
【０００７】[0007]
【課題を解決するための手段】第１の発明は、ＰＬＬ回
路において、前記課題を解決するために次のような位相
検出回路、遷移密度検出回路、利得制御増幅回路、及び
ＶＣＯとを備えている。位相検出回路は、帰還された周
波数信号と入力信号間の位相差と該入力信号における単
位時間当たりの論理レベルの遷移回数との積に比例した
第１の電圧信号を生成する構成である。遷移密度検出回
路は、前記入力信号の単位時間当たりの論理レベルの遷
移回数に比例した第２の電圧信号を生成する構成であ
る。利得制御増幅回路は、前記第２の電圧信号に反比例
した利得で前記第１の電圧信号を増幅して第３の電圧信
号を生成する機能を有している。ＶＣＯは、前記第３の
電圧信号に基づいた発振を行い、前記周波数信号を出力
するものである。第２の発明は、ＰＬＬ回路において、
次のような第１及び第２のＤ−ＦＦ、第１及び第２の期
間検出回路、第１及び第２のＬＰＦ、差動増幅回路、利
得制御増幅回路、及びＶＣＯを備えている。第１のＤ−
ＦＦは、クロック端子に与えられた周波数信号に同期し
て入力信号の論理レベルを遅延してラッチする構成であ
り、第２のＤ−ＦＦは、クロック端子に与えられた前記
周波数信号に同期して前記第１のＤ−ＦＦの出力信号の
論理レベルを遅延してラッチする構成である。第１の期
間検出回路は、前記入力信号と前記第１のＤ−ＦＦの出
力信号における論理レベルの一致期間または不一致期間
を検出する機能を有している。第２の期間検出回路は、
前記第１のＤ−ＦＦの出力信号と前記第２のＤ−ＦＦの
出力信号における論理レベルの一致期間または不一致期
間を検出する機能を有している。In order to solve the above-mentioned problems, a first invention comprises a phase detection circuit, a transition density detection circuit, a gain control amplifier circuit, and a VCO as described below. There is. The phase detection circuit is configured to generate a first voltage signal proportional to the product of the phase difference between the fed back frequency signal and the input signal and the number of transitions of the logic level in the input signal per unit time. The transition density detection circuit is configured to generate a second voltage signal proportional to the number of transitions of the logic level of the input signal per unit time. The gain control amplifier circuit has a function of amplifying the first voltage signal with a gain inversely proportional to the second voltage signal and generating a third voltage signal. The VCO oscillates based on the third voltage signal and outputs the frequency signal. A second invention is a PLL circuit,
The following first and second D-FFs, first and second period detection circuits, first and second LPFs, differential amplifier circuits, gain control amplifier circuits, and VCOs are provided. First D-
The FF is configured to delay and latch the logic level of the input signal in synchronization with the frequency signal given to the clock terminal, and the second D-FF is synchronized with the frequency signal given to the clock terminal. And delays and latches the logic level of the output signal of the first D-FF. The first period detection circuit has a function of detecting a matching period or a mismatching period of logic levels in the input signal and the output signal of the first D-FF. The second period detection circuit is
It has a function of detecting a matching period or a mismatching period of logic levels in the output signal of the first D-FF and the output signal of the second D-FF.
【０００８】第１のＬＰＦは、前記第１の期間検出回路
の出力信号を平滑化することで、前記入力信号における
単位時間当たりの論理レベルの遷移回数と、該入力信号
の論理レベルが遷移する時刻と前記周波数信号が所定の
論理レベルに遷移する時刻の差との積を、その周波数信
号の周期で除したものに相当する第１の電圧信号を生成
する機能を有している。第２のＬＰＦは、前記第２の期
間検出回路の出力信号を平滑化することで、前記入力信
号における単位時間当たりの論理レベルの遷移回数を２
で除したものに対応する第２の電圧信号を生成する機能
を有している。差動増幅回路は、前記第１及び第２の電
圧信号間の差動増幅を行って第３の電圧信号を生成する
構成である。利得制御増幅回路は、前記第２の電圧信号
に反比例した利得で前記第３の電圧信号を増幅して第４
の電圧信号を生成する構成である。ＶＣＯは、前記第４
の電圧信号に基づいた発振を行い、前記周波数信号を出
力する機能を有している。The first LPF smoothes the output signal of the first period detection circuit, so that the number of transitions of the logic level of the input signal per unit time and the logic level of the input signal transit. It has a function of generating a first voltage signal corresponding to the product of the time and the difference between the times at which the frequency signal transits to a predetermined logic level, divided by the cycle of the frequency signal. The second LPF smoothes the output signal of the second period detection circuit to change the number of transitions of the logic level in the input signal per unit time to 2
It has a function of generating a second voltage signal corresponding to the one divided by. The differential amplifier circuit is configured to perform differential amplification between the first and second voltage signals to generate a third voltage signal. The gain control amplifier circuit amplifies the third voltage signal with a gain that is inversely proportional to the second voltage signal to generate a fourth voltage signal.
This is a configuration for generating the voltage signal of. The VCO is the fourth
It has a function of performing oscillation based on the voltage signal and outputting the frequency signal.
【０００９】第３の発明は、第２の発明のＰＬＬ回路に
おける第１及び第２の期間検出回路を、第１及び第２の
排他的論理和回路、第１及び第２の否定排他的論理和回
路、第１及び第２の乗算回路、または第１及び第２の位
相比較回路で構成している。第１の発明によれば、以上
のようにＰＬＬ回路を構成したので、位相検出回路によ
り、周波数信号と入力信号間の位相差とその入力信号に
おける単位時間当たりの論理レベルの遷移回数との積に
比例した第１の電圧信号が生成され、遷移密度検出回路
により、入力信号の単位時間当たりの論理レベルの遷移
回数に比例した第２の電圧信号が生成される。利得制御
増幅回路により、第２の電圧信号に反比例した利得で第
１の電圧信号が増幅されて第３の電圧信号が生成され
る。このような増幅を行うことで、第３の電圧信号は、
入力信号における単位時間当たりの論理レベルの遷移回
数に依存した成分が除去されたものになる。ＶＣＯによ
って第３の電圧信号に基づいた発振が行われ、位相検出
回路に帰還する周波数信号が生成される。According to a third aspect of the present invention, the first and second period detection circuits in the PLL circuit of the second aspect of the present invention include first and second exclusive OR circuits and first and second negative exclusive logic circuits. The sum circuit, the first and second multiplication circuits, or the first and second phase comparison circuits are used. According to the first invention, since the PLL circuit is configured as described above, the product of the phase difference between the frequency signal and the input signal and the number of transitions of the logic level in the input signal per unit time is obtained by the phase detection circuit. Is generated, and the transition density detection circuit generates a second voltage signal proportional to the number of transitions of the logic level of the input signal per unit time. The gain control amplifier circuit amplifies the first voltage signal with a gain that is inversely proportional to the second voltage signal to generate a third voltage signal. By performing such amplification, the third voltage signal becomes
The component depending on the number of transitions of the logic level per unit time in the input signal is removed. The VCO oscillates based on the third voltage signal to generate a frequency signal that is fed back to the phase detection circuit.
【００１０】第２及び第３の発明によれば、第１のＤ−
ＦＦにより、クロック端子に与えられた周波数信号に同
期して入力信号の論理レベルが、遅延してラッチされ
る。第２のＤ−ＦＦにより、クロック端子に与えられた
周波数信号に同期して第１のＤ−ＦＦの出力信号の論理
レベルが、遅延してラッチされる。第１の期間検出回路
により、入力信号と第１のＤ−ＦＦの出力信号における
論理レベルの一致期間または不一致期間が、検出され
る。第２の期間検出回路により、第１のＤ−ＦＦの出力
信号と第２のＤ−ＦＦの出力信号における論理レベルの
一致期間または不一致期間が検出される。第１のＬＰＦ
が第１の期間検出回路の出力信号を平滑化することで、
入力信号における単位時間当たりの論理レベルの遷移回
数と、該入力信号の論理レベルが遷移する時刻と前記周
波数信号が所定の論理レベルに遷移する時刻の差との積
をその周波数信号の周期で除したものに相当する第１の
電圧信号が、生成される。一方、第２のＬＰＦが第２の
期間検出回路の出力信号を平滑化することで、入力信号
における単位時間当たりの論理レベルの遷移回数を２で
除したものに対応する第２の電圧信号が、生成される。
差動増幅回路により、第１及び第２の電圧信号間の差動
増幅が行われ、第３の電圧信号が生成され、利得制御増
幅回路により、第２の電圧信号に反比例した利得で第３
の電圧信号が増幅されて第４の電圧信号が生成される。
このような、利得制御増幅回路の増幅により、第４の電
圧信号は、入力信号における単位時間当たりの論理レベ
ルの遷移回数に依存した成分が除去されたものになる。
ＶＣＯにより、第４の電圧信号に基づいた発振が行わ
れ、第１及び第２のＤ−ＦＦに対する周波数信号が生成
される。従って、前記課題が解決できるのである。According to the second and third inventions, the first D-
The FF delays and latches the logic level of the input signal in synchronization with the frequency signal given to the clock terminal. The second D-FF delays and latches the logic level of the output signal of the first D-FF in synchronization with the frequency signal given to the clock terminal. The first period detection circuit detects a matching period or a mismatching period of the logic levels of the input signal and the output signal of the first D-FF. The second period detection circuit detects a matching period or a non-matching period of the logic levels of the output signal of the first D-FF and the output signal of the second D-FF. First LPF
Smooths the output signal of the first period detection circuit,
The product of the number of transitions of the logic level per unit time in the input signal, the difference between the time when the logic level of the input signal transitions and the time when the frequency signal transitions to a predetermined logic level is divided by the period of the frequency signal. A first voltage signal corresponding to the one generated is generated. On the other hand, the second LPF smoothes the output signal of the second period detection circuit to generate a second voltage signal corresponding to the number of transitions of the logic level in the input signal per unit time divided by two. , Generated.
The differential amplifier circuit performs differential amplification between the first and second voltage signals to generate a third voltage signal, and the gain control amplifier circuit produces a third voltage signal with a gain that is inversely proportional to the second voltage signal.
Is amplified and a fourth voltage signal is generated.
By such amplification of the gain control amplifier circuit, the fourth voltage signal becomes a component in which the component depending on the number of transitions of the logic level in the input signal per unit time is removed.
The VCO oscillates based on the fourth voltage signal to generate frequency signals for the first and second D-FFs. Therefore, the above problem can be solved.
【００１１】[0011]
【発明の実施の形態】第１の実施形態 図１は、本発明の第１の実施形態を示すＰＬＬ回路の回
路図である。このＰＬＬ回路は、データ信号入力端子Ｄ
ＩＮに入力端子の接続された位相検出回路１１と遷移密
度検出回路１２とを備えている。位相検出回路１１はデ
ータ信号入力端子ＤＩＮを介して印加される入力信号ｓ
inとクロック端子に与えられる信号との間の位相差と入
力信号ｓinの遷移密度との積に比例した電圧を出力する
機能を有した回路である。遷移密度検出回路１２は、該
遷移密度検出回路１２のクロック端子に与えられた信号
に基づき入力信号Ｓinの遷移密度に比例した電圧をする
機能を有した回路である。これら位相検出回路１１と遷
移密度検出回路１２の内部回路に関して、後述する第２
の実施形態にその一例が示されている。位相検出回路１
１の出力側は、利得制御増幅回路１３の入力端子に接続
され、遷移密度検出回路１２の出力側が、その利得制御
増幅回路１３の利得制御端子に接続されている。利得制
御増幅回路１３の出力側は、ＶＣＯ１４の入力端子に接
続され、そのＶＣＯ１４の出力端子は位相検出回路１１
と遷移密度検出回路１２のクロック端子に共通に接続さ
れている。利得制御増幅回路１３は、利得制御端子に印
加された電圧に反比例した利得で、入力端子に与えられ
た電圧の増幅を行うものである。ＶＣＯ１４は、入力端
子に入力された電圧で制御されて発振し、周波数信号ｆ
１４を出力端子から出力するものである。BEST MODE FOR CARRYING OUT THE INVENTION First Embodiment FIG. 1 is a circuit diagram of a PLL circuit showing a first embodiment of the present invention. This PLL circuit has a data signal input terminal D
A phase detection circuit 11 and a transition density detection circuit 12 whose input terminals are connected to IN are provided. The phase detection circuit 11 receives the input signal s applied via the data signal input terminal DIN.
The circuit has a function of outputting a voltage proportional to the product of the phase difference between in and the signal applied to the clock terminal and the transition density of the input signal s in . The transition density detection circuit 12 is a circuit having a function of applying a voltage proportional to the transition density of the input signal S in based on the signal given to the clock terminal of the transition density detection circuit 12. The internal circuits of the phase detection circuit 11 and the transition density detection circuit 12 will be described later in the second section.
An example is shown in the embodiment. Phase detection circuit 1
The output side of 1 is connected to the input terminal of the gain control amplifier circuit 13, and the output side of the transition density detection circuit 12 is connected to the gain control terminal of the gain control amplifier circuit 13. The output side of the gain control amplifier circuit 13 is connected to the input terminal of the VCO 14, and the output terminal of the VCO 14 is connected to the phase detection circuit 11
And the transition density detection circuit 12 are commonly connected to the clock terminal. The gain control amplifier circuit 13 amplifies the voltage applied to the input terminal with a gain inversely proportional to the voltage applied to the gain control terminal. The VCO 14 is controlled by the voltage input to the input terminal to oscillate, and the frequency signal f
14 is output from the output terminal.
【００１２】次に、図１のＰＬＬ回路の動作を説明す
る。ここで、入力信号ｓinの論理レベルが、単位時間当
たり“１”から“０”に遷移する回数と“０”から
“１”に遷移する回数との和を遷移密度ＤＴと定義し、
ＶＣＯ１４の出力する周波数信号ｆ１４の周期をＴＣ、
データ信号入力端子ＤＩＮに印加される入力信号ｓinの
論理レベルが遷移する時刻と該周波数信号ｆ１４の論理
レベルが“０”から“１”に遷移する時刻の差をＴＤと
する。位相検出回路１１は、該位相検出回路１１の入力
端子に与えられた入力信号ｓinとクロック端子に与えら
れた周波数信号ｆ１４との間の位相差と入力信号ｓinの
遷移密度との積に比例した電圧を出力する。即ち、位相
検出回路１１は、ＤＴ・ＴＤ／ＴＣに比例する電圧信号
ｖ１１を利得制御増幅回路１３の入力端子に出力する。
一方、遷移検出回路１４は、遷移密度ＤＴに比例する電
圧信号ｖ１２を利得制御増幅回路１３の利得制御端子に
出力する。Next, the operation of the PLL circuit of FIG. 1 will be described. Here, the sum of the number of times the logic level of the input signal s in transits from “1” to “0” and the number of transitions from “0” to “1” per unit time is defined as a transition density DT,
The cycle of the frequency signal f14 output from the VCO 14 is TC,
The difference between the time when the logic level of the input signal s in applied to the data signal input terminal DIN changes and the time when the logic level of the frequency signal f14 changes from "0" to "1" is TD. Phase detecting circuit 11, the product of the transition density of the phase difference between the input signal s in between the frequency signal f14 is applied to the input signal s in a clock terminal supplied to the input terminal of the phase detecting circuit 11 Output a proportional voltage. That is, the phase detection circuit 11 outputs the voltage signal v11 proportional to DT · TD / TC to the input terminal of the gain control amplification circuit 13.
On the other hand, the transition detection circuit 14 outputs a voltage signal v12 proportional to the transition density DT to the gain control terminal of the gain control amplification circuit 13.
【００１３】利得制御増幅回路１３は、電圧信号ｖ１２
の電圧に反比例した利得で電圧信号ｖ１１を増幅する。
従って、利得制御増幅回路１３の出力する電圧信号ｖ１
３は、ＤＴ・ＴＤ／ＴＣと１／ＤＴの積に比例する。即
ち、遷移密度ＤＴが約分され、電圧信号ｖ１３は、ＴＤ
／ＴＣに比例する。この電圧信号ｖ１３によって、ＶＣ
Ｏ１４が駆動される。このため、時刻差ＴＤが“０”よ
り小さいとき、ＶＣＯ１４の出力する周波数信号ｆ１４
の周期が長くなり、“０”よりも大きいときには周波数
信号ｆ１４の周期が短くなる。そして、時刻差ＴＤが
“０”に等しくなったとき、ＶＣＯ１４の出力する周波
数信号ｆ１４が固定される。即ち、ＰＬＬ回路として図
１の回路は動作する。以上のように、この第１の実施形
態では、入力信号ｓinと周波数信号ｆ１４の間の位相差
と入力信号ｓinの遷移密度ＤＴとの積に比例した電圧を
出力する位相検出回路１１と、入力信号ｓinの遷移密度
ＤＴに比例した電圧を出力する遷移密度検出回路１２と
を備え、遷移密度検出回路１２の出力する電圧信号ｖ１
２に制御された利得で位相検出回路１１の出力する電圧
信号ｖ１２を増幅する利得制御増幅回路１３を設けてい
る。そのため、ＶＣＯ１４に入力される電圧信号ｖ１３
は、遷移密度ＤＴの変動による影響を受けないものとな
る。よって、回路の開ループのＱが一定となり、ＰＬＬ
回路の安定化を実現できる。The gain control amplifier circuit 13 has a voltage signal v12.
The voltage signal v11 is amplified with a gain that is inversely proportional to the voltage.
Therefore, the voltage signal v1 output from the gain control amplifier circuit 13
3 is proportional to the product of DT · TD / TC and 1 / DT. That is, the transition density DT is reduced and the voltage signal v13 becomes TD
/ Proportional to TC. By this voltage signal v13, VC
O14 is driven. Therefore, when the time difference TD is smaller than “0”, the frequency signal f14 output from the VCO 14
Of the frequency signal f14 becomes longer, and the cycle of the frequency signal f14 becomes shorter when it is larger than "0". Then, when the time difference TD becomes equal to "0", the frequency signal f14 output from the VCO 14 is fixed. That is, the circuit of FIG. 1 operates as a PLL circuit. As described above, in the first embodiment, the phase detection circuit 11 that outputs a voltage proportional to the product of the phase difference between the input signal s in and the frequency signal f14 and the transition density DT of the input signal s in , A transition density detection circuit 12 that outputs a voltage proportional to the transition density DT of the input signal s in , and a voltage signal v1 output from the transition density detection circuit 12
A gain control amplifier circuit 13 for amplifying the voltage signal v12 output from the phase detection circuit 11 with a gain controlled to 2 is provided. Therefore, the voltage signal v13 input to the VCO 14
Is not affected by the change in transition density DT. Therefore, the open loop Q of the circuit becomes constant, and the PLL
The circuit can be stabilized.
【００１４】第２の実施形態 図３は、本発明の第２の実施形態を示すＰＬＬ回路の回
路図である。このＰＬＬ回路には、２個のＤ−ＦＦ２
１，２２と、２個のＸＯＲ２３，２４とを、備えてい
る。データ信号入力端子ＤＩＮがＤ−ＦＦ２１のデータ
入力端子ＤとＸＯＲ３の一方の入力端子とに、接続され
ている。Ｄ−ＦＦ２１の出力端子Ｑは、Ｄ−ＦＦ２２の
データ入力端子Ｄと、ＸＯＲ２３の他方の入力端子と、
ＸＯＲ２４の一方の入力端子に接続されている。Ｄ−Ｆ
Ｆ２２の出力端子Ｑは、ＸＯＲ２４の他方の入力端子に
接続されている。各ＸＯＲ２３，２４の出力側には、Ｌ
ＰＦ２５，２６がそれぞれ接続されている。ＬＰＦ２５
の出力側は、差動増幅回路２７の正相入力端子に接続さ
れ、ＬＰＦ２６の出力側は、その差動増幅回路２７の逆
相入力端子に接続されている。差動増幅回路２７の出力
端子は、利得制御増幅回路器２８の入力端子に接続され
ている。また、利得制御増幅回路２８の制御端子には、
ＬＰＦ２６の出力端子が接続されている。利得差動増幅
回路２８の出力側にはＶＣＯ２９が接続され、そのＶＣ
Ｏ２９の出力端子が、各Ｄ−ＦＦ２１，２２のクロック
端子に共通に接続されている。これらＤ−ＦＦ２１，２
２とＸＯＲ２３，２４とＬＰＦ２５，２６と差動増幅回
路２７とは、第１の実施形態における位相検出回路１１
に対応する回路を形成している。また、Ｄ−ＦＦ２２と
ＸＯＲ２４とＬＰＦ２６とは、第１の実施形態における
遷移密度検出回路１２に対応する回路を形成している。 Second Embodiment FIG. 3 is a circuit diagram of a PLL circuit showing a second embodiment of the present invention. This PLL circuit has two D-FF2s.
1, 22 and two XORs 23, 24 are provided. The data signal input terminal DIN is connected to the data input terminal D of the D-FF 21 and one input terminal of the XOR3. The output terminal Q of the D-FF 21 is the data input terminal D of the D-FF 22, the other input terminal of the XOR 23,
It is connected to one input terminal of the XOR 24. DF
The output terminal Q of F22 is connected to the other input terminal of the XOR 24. On the output side of each XOR 23, 24, L
The PFs 25 and 26 are connected to each other. LPF25
The output side of is connected to the positive phase input terminal of the differential amplifier circuit 27, and the output side of the LPF 26 is connected to the negative phase input terminal of the differential amplifier circuit 27. The output terminal of the differential amplifier circuit 27 is connected to the input terminal of the gain control amplifier circuit unit 28. Further, the control terminal of the gain control amplifier circuit 28 is
The output terminal of the LPF 26 is connected. A VCO 29 is connected to the output side of the gain differential amplifier circuit 28, and the VC
The output terminal of O29 is commonly connected to the clock terminals of the D-FFs 21 and 22. These D-FF 21,2
2, the XORs 23 and 24, the LPFs 25 and 26, and the differential amplifier circuit 27 are the phase detection circuit 11 in the first embodiment.
To form a circuit corresponding to. Further, the D-FF 22, the XOR 24, and the LPF 26 form a circuit corresponding to the transition density detection circuit 12 in the first embodiment.
【００１５】利得制御増幅回路２８は、利得制御端子に
与えられたＬＰＦ２６の出力する電圧信号ｖ２６の電圧
に反比例した利得で、差動増幅回路２７の出力する電圧
信号ｖ２７を増幅するものである。ＶＣＯ２９は、利得
制御増幅回路２８の出力する電圧信号ｖ２８に基づき発
振し、周波数信号ｆ２９を出力する機能を有している。
Ｄ−ＦＦ２１は、クロック端子に印加されたＶＣＯ２９
の出力する周波数信号ｆ２９の論理レベルが“０”から
“１”に遷移したとき、その時データ入力端子Ｄに与え
られている論理レベルを出力端子Ｑから出力するように
なっている。Ｄ−ＦＦ２２は、クロック端子に印加され
た周波数信号ｆ２９の論理レベルが“１”から“０”に
遷移したとき、その時データ入力端子Ｄに与えられてい
る論理レベルを出力端子Ｑから出力するようになってい
る。The gain control amplifier circuit 28 amplifies the voltage signal v27 output from the differential amplifier circuit 27 with a gain inversely proportional to the voltage of the voltage signal v26 output from the LPF 26 given to the gain control terminal. The VCO 29 has a function of oscillating based on the voltage signal v28 output from the gain control amplifier circuit 28 and outputting a frequency signal f29.
The D-FF 21 is a VCO 29 applied to the clock terminal.
When the logic level of the frequency signal f29 output by the signal is transited from "0" to "1", the logic level given to the data input terminal D at that time is output from the output terminal Q. When the logic level of the frequency signal f29 applied to the clock terminal changes from "1" to "0", the D-FF 22 outputs the logic level given to the data input terminal D at that time from the output terminal Q. It has become.
【００１６】次に、図３のＰＬＬ回路の動作を説明す
る。ここでも、入力信号ｓinの論理レベルが、単位時間
当たり“１”から“０”に遷移する回数と“０”から
“１”に遷移する回数との和を遷移密度ＤＴと定義し、
ＶＣＯ２９の出力する周波数信号ｆ２９の周期をＴＣ、
データ信号入力端子ＤＩＮに印加される入力信号ｓinの
論理レベルが遷移する時刻と該周波数信号ｆ２９の論理
レベルが、“０”から“１”に遷移する時刻の差をＴＤ
とする。そして、差動増幅回路２７の利得をＡda、利得
制御増幅回路２８の利得を、利得制御端子に印加される
電圧信号ｖ２７の電圧Ｖgcに対してＡgca ／Ｖgcとす
る。Ｄ−ＦＦ２１は、データ信号入力端子ＤＩＮからの
入力信号ｓinを、周波数信号ｆ２９に同期して取込んで
出力端子Ｑから出力するので、そのＤ−ＦＦ１の出力信
号ｓ２１は入力信号ｓinと同じ論理パターンを有すると
共に、該入力信号ｓinに対して時刻差ＴＤだけ遅延の加
わった信号となる。そのため、入力信号ｓinの論理レベ
ルが“０”から“１”へ、或いは“１”から“０”へ遷
移するたびに、ＸＯＲ２３の出力信号ｓ２３の論理レベ
ルが“０”から“１”に遷移し、時間ＴＤの間のその論
理レベルの“１”が保持された後、出力信号ｓ２３の論
理レベルは“１”から“０”に遷移する。このため、Ｘ
ＯＲ２３の出力信号ｓ２３の論理レベルが、単位時間当
りに“１”となる時間はＤＴ・ＴＤ／ＴＣとなる。ＬＰ
Ｆ２５は出力信号ｓ２３を平滑化する。即ち、ＬＰＦ５
は、ＤＴ・ＴＤ／ＴＣに相当する電圧信号ｖ２５を出力
する。Next, the operation of the PLL circuit of FIG. 3 will be described. Here again, the sum of the number of times the logic level of the input signal s in transits from “1” to “0” and the number of transitions from “0” to “1” per unit time is defined as the transition density DT,
The cycle of the frequency signal f29 output from the VCO 29 is TC,
The difference between the time when the logic level of the input signal s in applied to the data signal input terminal DIN changes and the time when the logic level of the frequency signal f29 changes from “0” to “1” is TD.
And The gain of the differential amplifier circuit 27 is Ada, and the gain of the gain control amplifier circuit 28 is Agca / Vgc with respect to the voltage Vgc of the voltage signal v27 applied to the gain control terminal. D-FF 21 is an input signal s in from a data signal input terminal DIN, since the output from the output terminal Q crowded collected in synchronization with the frequency signal f29, output signal s21 of the D-FF1 is the input signal s in The signal has the same logic pattern and is delayed by the time difference TD with respect to the input signal s in . Therefore, every time the logic level of the input signal s in changes from “0” to “1” or from “1” to “0”, the logic level of the output signal s23 of the XOR 23 changes from “0” to “1”. After the transition, and the logical level "1" is held for the time TD, the logical level of the output signal s23 transits from "1" to "0". Therefore, X
The time during which the logical level of the output signal s23 of the OR23 becomes "1" per unit time is DT.TD/TC. LP
F25 smoothes the output signal s23. That is, LPF5
Outputs a voltage signal v25 corresponding to DT · TD / TC.
【００１７】Ｄ−ＦＦ２２は、ＶＣＯ２９の出力する周
波数信号ｆ２９の逆相信号に同期してＤ−ＦＦ２１の出
力信号ｓ２１を取込んで出力端子Ｑから出力することに
なるので、Ｄ−ＦＦ２２の出力信号ｓ２２は、Ｄ−ＦＦ
２１の出力信号ｓ２１と同じ論理パタンを有すると共
に、該信号ｓ２１に対しＴＣ／２だけ遅延の加わった信
号となる。そのため、出力信号ｓ２１の論理レベルが
“０”から“１”へ、或いは“１”から“０”へ遷移す
るたびに、ＸＯＲ２４の出力信号ｓ２４の論理レベルは
“０”から“１”ヘ遷移する。そして、時間ＴＣ／２の
間のその論理レベルの“１”が保持された後、ＸＯＲ２
４の出力信号ｓ２４の論理レベルは“１”から“０”に
遷移する。このため、ＸＯＲ２４の出力信号ｓ２４の論
理レベルが、単位時間当りに“１”となる時間はＤＴ／
２となり、ＬＰＦ２６がその出力信号ｓ２４を平滑化す
る。即ち、ＬＰＦ２６は、ＤＴ／２に相当する電圧信号
ｖ２６を出力する。Since the D-FF 22 takes in the output signal s21 of the D-FF 21 in synchronization with the reverse phase signal of the frequency signal f29 output from the VCO 29 and outputs it from the output terminal Q, the output of the D-FF 22. The signal s22 is D-FF
The output signal s21 has the same logic pattern as that of the output signal s21 and is delayed by TC / 2 with respect to the signal s21. Therefore, every time the logic level of the output signal s21 changes from "0" to "1" or from "1" to "0", the logic level of the output signal s24 of the XOR24 changes from "0" to "1". To do. Then, after the logic level "1" is held for the time TC / 2, XOR2
The logic level of the output signal s24 of No. 4 transits from "1" to "0". Therefore, the time when the logic level of the output signal s24 of the XOR 24 is "1" per unit time is DT /
2, the LPF 26 smoothes the output signal s24. That is, the LPF 26 outputs the voltage signal v26 corresponding to DT / 2.
【００１８】差動増幅回路２７は、各ＬＰＦ２５，２６
からの出力信号ｖ２５，ｖ２６の電圧差を増幅した電圧
信号ｖ２７を出力する。電圧信号ｖ２７の電圧はＡda・
ＤＴ・（１／２−ＴＤ／ＴＣ）となる。利得制御増幅回
路２８は電圧信号ｖ２７に対して、電圧信号ｖ２６に反
比例した利得で増幅する。即ち、利得制御増幅回路２８
の出力する電圧信号ｖ２８の電圧は、電圧信号ｖ２７の
電圧を２Ａgc／ＤＴ倍したものになる。従って、電圧信
号ｖ２８の電圧は２Ａgc・Ａｄａ・（１／２−ＴＤ／Ｔ
Ｃ）となる。電圧信号ｖ２８がＶＣＯ２９に与えられ、
ＶＣＯ２９は、その電圧２Ａgc・Ａda・（１／２−ＴＤ
／ＴＣ）に基づいて発振し、周波数信号ｆ２９を出力す
る。ここで、時刻差ＴＤがＴＣ／２より小さいとき、周
波数信号ｆ２９の周期は長くなり、時刻差ＴＤがＴＣ／
２より大きいとき、周波数信号ｆ２９の周期は短くな
る。従って、ＴＤがＴＣ／２に等しくなったときにＶＣ
Ｏ２９の出力する周波数信号ｆ２９の周期は固定され、
ＰＬＬ回路として動作する。以上のように、この第２の
実施形態ではＤＴ・ＴＤ／ＴＣに相当する電圧信号ｖ２
５と、ＤＴ／２に相当する電圧信号ｖ２６の差動増幅を
行う差動増幅回路２７と、差動増幅回路２７の出力する
電圧信号ｖ２７を、電圧信号ｖ２６の電圧に反比例した
利得で増幅する利得制御増幅回路２８とを備えている。
そのため、ＶＣＯ２９に入力される電圧信号ｖ２８は、
遷移密度ＤＴの変動の影響を受けないものとなる。よっ
て、回路の開ループのＱが一定となり、ＰＬＬ回路の安
定化を実現できる。The differential amplifier circuit 27 includes LPFs 25 and 26.
To output a voltage signal v27 obtained by amplifying the voltage difference between the output signals v25 and v26. The voltage of the voltage signal v27 is Ada
It becomes DT * (1 / 2-TD / TC). The gain control amplifier circuit 28 amplifies the voltage signal v27 with a gain inversely proportional to the voltage signal v26. That is, the gain control amplifier circuit 28
The voltage of the voltage signal v28 output by the signal is 2Agc / DT times the voltage of the voltage signal v27. Therefore, the voltage of the voltage signal v28 is 2Agc · Ada · (1 / 2-TD / T
C). The voltage signal v28 is given to the VCO 29,
The VCO 29 has a voltage of 2Agc · Ada · (1 / 2-TD
/ TC) and oscillates based on / TC), and outputs the frequency signal f29. Here, when the time difference TD is smaller than TC / 2, the cycle of the frequency signal f29 becomes long, and the time difference TD becomes TC /
When it is larger than 2, the cycle of the frequency signal f29 becomes short. Therefore, when TD equals TC / 2, VC
The cycle of the frequency signal f29 output by O29 is fixed,
It operates as a PLL circuit. As described above, in the second embodiment, the voltage signal v2 corresponding to DT · TD / TC
5, the differential amplifier circuit 27 that differentially amplifies the voltage signal v26 corresponding to DT / 2, and the voltage signal v27 output from the differential amplifier circuit 27 is amplified with a gain that is inversely proportional to the voltage of the voltage signal v26. And a gain control amplifier circuit 28.
Therefore, the voltage signal v28 input to the VCO 29 is
It is not affected by the fluctuation of the transition density DT. Therefore, the open loop Q of the circuit becomes constant, and the PLL circuit can be stabilized.
【００１９】なお、本発明は、上記実施形態に限定され
ず種々の変形が可能である。その変形例としては、例え
ば次のようなものがある。 （１） 第２の実施形態では、２つのＸＯＲ２３，２４
を用いているが、これらは二つの否定排他論理和回路、
二つの乗算回路、或いは二つの位相比較回路等を用いて
構成することも可能である。 （２）図３において、Ｄ−ＦＦ２１は、クロック入力端
子に印加される信号の論理レベルが“０”から“１”へ
遷移したとき、データ入力端子Ｄに印加されている論理
レベルを出力端子Ｑに出力し、Ｄ−ＦＦ２２はクロック
入力端子に印加される信号の論理レベルが“１”から
“０”ヘ遷移したとき、データ入力端子Ｄに印加されて
いる論理レベルを出力端子Ｑに出力するものとしている
が、Ｄ−ＦＦ２１が、クロック入力端子に印力目される
信号の論理レベルが“１”から“０”ヘ遷移したときに
データ入力端子Ｄに印加されている論理レベルを出力端
子Ｑに出力し、Ｄ−ＦＦ２２はクロック入力端子に印加
される信号の論理レベルが“０”から“１”ヘ遷移した
とき、データ入力端子Ｄに印加されている論理レベルを
出力端子Ｑに出力するものとしてもよい。The present invention is not limited to the above embodiment, and various modifications can be made. For example, there are the following modifications. (1) In the second embodiment, two XORs 23 and 24 are used.
These are two NOT exclusive OR circuits,
It is also possible to use two multiplication circuits or two phase comparison circuits. (2) In FIG. 3, the D-FF 21 outputs the logic level applied to the data input terminal D when the logic level of the signal applied to the clock input terminal transits from “0” to “1”. D-FF22 outputs the logic level applied to the data input terminal D to the output terminal Q when the logic level of the signal applied to the clock input terminal transits from "1" to "0". However, the D-FF 21 outputs the logic level applied to the data input terminal D when the logic level of the signal applied to the clock input terminal transits from "1" to "0". When the logic level of the signal applied to the clock input terminal makes a transition from "0" to "1", the D-FF 22 outputs the logic level applied to the data input terminal D to the output terminal Q. Output It may be a thing.
【００２０】（３） Ｄ−ＦＦ２１は、クロック入力端
子に印加される信号の論理レベルが“０”から“１”へ
遷移したときのデータ入力端子Ｄに印加されている論理
レベルを出力端子Ｑに出力し、Ｄ−ＦＦ２２はクロック
入力端子に印加される信号の論理レベルが“１”から
“０”ヘ遷移したときのデータ入力端子Ｄに印加されて
いる論理レベルを出力端子Ｑに出力するものとしたが、
各Ｄ−ＦＦ２１，２２は、ともにクロック入力端子に印
力される信号の論理レベルが“０”から“１”ヘ遷移し
たときのデータ入力端子Ｄに印加されている論理レベル
を出力端子Ｑに出力するものとしてもよい。また、逆
に、各Ｄ−ＦＦ２１，２２は、ともにクロック入力端子
に印力される信号の論理レベルが“１”から“０”ヘ遷
移したとき、データ入力端子Ｄに印加されている論理レ
ベルを出力端子Ｑに出力するようにしてもよい。 （４） 第１の実施形態では、遷移密度検出回路１２が
クロック入力端子に印加される信号に基づき、入力信号
ｓinの遷移密度に比例した電圧を出力するものとしてい
るが、データ入力端子に印加される信号だけから遷移密
度ＤＴに比例した電圧を出力するものとしてもよい。例
えば、図３におけるＤ−ＦＦ２２の代わりに単なる遅延
素子を用いるて、遷移密度検出回路１２を構成してもよ
い。(3) The D-FF 21 outputs the logic level applied to the data input terminal D when the logic level of the signal applied to the clock input terminal changes from "0" to "1" to the output terminal Q. The D-FF 22 outputs to the output terminal Q the logic level applied to the data input terminal D when the logic level of the signal applied to the clock input terminal transits from "1" to "0". I decided to
Each of the D-FFs 21 and 22 outputs to the output terminal Q the logic level applied to the data input terminal D when the logic level of the signal applied to the clock input terminal transits from "0" to "1". It may be output. On the contrary, each of the D-FFs 21 and 22 has a logic level applied to the data input terminal D when the logic level of the signal applied to the clock input terminal transits from "1" to "0". May be output to the output terminal Q. (4) In the first embodiment, the transition density detection circuit 12 outputs a voltage proportional to the transition density of the input signal s in based on the signal applied to the clock input terminal. A voltage proportional to the transition density DT may be output only from the applied signal. For example, the transition density detection circuit 12 may be configured by using a simple delay element instead of the D-FF 22 in FIG.
【００２１】[0021]
【発明の効果】以上詳細に説明したように、第１の発明
によれば、周波数信号と入力信号間の位相差と該入力信
号の遷移密度との積に比例した第１の電圧信号を生成す
る位相検出回路と、遷移密度に比例した第２の電圧信号
を生成する遷移密度検出回路と、第２の電圧信号に反比
例した利得で第１の電圧信号を増幅する利得制御増幅回
路と、該利得制御増幅回路の出力する第３の電圧信号に
基づいた発振を行い、周波数信号を出力するＶＣＯとを
備えているので、第３の電圧信号には、入力信号の遷移
密度に依存する因子がなくなり、回路の開ループのＱが
一定となり、ＰＬＬ回路の安定化を実現できる。第２の
発明によれば、入力信号の論理レベルを遅延してラッチ
する第１のＤ−ＦＦプフロップと、第１のＤ−ＦＦの出
力信号の論理レベルを遅延してラッチする第２のＤ−Ｆ
Ｆと、入力信号と第１のＤ−ＦＦの出力信号における論
理レベルの一致期間または不一致期間を検出する第１の
期間検出回路と、第１のＤ−ＦＦの出力信号と第２のＤ
−ＦＦの出力信号における論理レベルの一致期間または
不一致期間を検出する第２の期間検出回路と、第１の期
間検出回路の出力信号から第１の電圧信号を生成する第
１のＬＰＦと、第２の期間検出回路の出力信号から第２
の電圧信号を生成する第２のＬＰＦと、差動増幅回路
と、記第２の電圧信号に反比例した利得で第３の電圧信
号を増幅して第４の電圧信号を生成する利得制御増幅回
路と、その第４の電圧信号に基づいた発振を行い周波数
信号を出力するＶＣＯとを備えている。そのため、第４
の電圧信号には入力信号の遷移密度に依存する因子がな
くなり、回路の開ループのＱが一定となり、ＰＬＬ回路
の安定化を実現できる。第３の発明によれば、第２の発
明における第１及び第２の期間検出回路を、第１及び第
２の排他的論理和回路、第１及び第２の否定排他的論理
和回路、第１及び第２の乗算回路、または第１及び第２
の位相比較回路で構成している。これらは半導体集積回
路としてすでに実績のあるものであり、第２の発明のＰ
ＬＬ回路を半導体集積回路として構成することが可能に
なる。As described in detail above, according to the first aspect of the invention, the first voltage signal proportional to the product of the phase difference between the frequency signal and the input signal and the transition density of the input signal is generated. A phase detection circuit, a transition density detection circuit for generating a second voltage signal proportional to the transition density, a gain control amplification circuit for amplifying the first voltage signal with a gain inversely proportional to the second voltage signal, Since the third voltage signal includes a VCO that oscillates based on the third voltage signal output from the gain control amplifier circuit and outputs a frequency signal, a factor depending on the transition density of the input signal is included in the third voltage signal. Since the open loop Q of the circuit becomes constant, the PLL circuit can be stabilized. According to the second invention, the first D-FF flip-flop for delaying and latching the logic level of the input signal, and the second D-FF delaying and latching the logic level of the output signal of the first D-FF. -F
F, a first period detection circuit for detecting a matching period or a mismatching period of the logic levels in the input signal and the output signal of the first D-FF, the output signal of the first D-FF, and the second D
A second period detection circuit that detects a coincidence period or a non-coincidence period of logic levels in the output signal of the FF; a first LPF that generates a first voltage signal from the output signal of the first period detection circuit; From the output signal of the second period detection circuit to the second
Second LPF for generating the voltage signal, a differential amplifier circuit, and a gain control amplifier circuit for amplifying the third voltage signal with a gain inversely proportional to the second voltage signal to generate the fourth voltage signal. And a VCO that oscillates based on the fourth voltage signal and outputs a frequency signal. Therefore, the fourth
The voltage signal of 2 has no factor depending on the transition density of the input signal, the open loop Q of the circuit becomes constant, and the PLL circuit can be stabilized. According to the third invention, the first and second period detection circuits in the second invention are the first and second exclusive OR circuits, the first and second negative exclusive OR circuits, and 1st and 2nd multiplication circuits, or 1st and 2nd
It is composed of a phase comparison circuit. These are already proven as semiconductor integrated circuits, and the P of the second invention is used.
It is possible to configure the LL circuit as a semiconductor integrated circuit.
【図１】本発明の第１の実施形態を示すＰＬＬ回路の回
路図である。FIG. 1 is a circuit diagram of a PLL circuit showing a first embodiment of the present invention.
【図２】従来のＰＬＬ回路を示す回路図である。FIG. 2 is a circuit diagram showing a conventional PLL circuit.
【図３】本発明の第２の実施形態を示すＰＬＬ回路の回
路図である。FIG. 3 is a circuit diagram of a PLL circuit showing a second embodiment of the present invention.
１１ 位相検出回路 １２ 遷移密度検出回路 １３，２８ 利得制御増幅回路 １４，２９ ＶＣＯ ２１，２２ 第１，第２のＤ−ＦＦ ２３，２４ 第１，第２のＸＯＲ（第１，第２の
期間検出回路） ２５，２６ 第１，第２のＬＰＦ ２７ 差動増幅回路11 Phase Detection Circuit 12 Transition Density Detection Circuit 13, 28 Gain Control Amplifier Circuit 14, 29 VCO 21, 22 First and Second D-FF 23, 24 First and Second XOR (First and Second Periods) Detection circuit) 25, 26 First and second LPF 27 Differential amplifier circuit
Claims (3)
相差と該入力信号における単位時間当たりの論理レベル
の遷移回数との積に比例した第１の電圧信号を生成する
位相検出回路と、 前記入力信号の単位時間当たりの論理レベルの遷移回数
に比例した第２の電圧信号を生成する遷移密度検出回路
と、 前記第２の電圧信号に反比例した利得で前記第１の電圧
信号を増幅して第３の電圧信号を生成する利得制御増幅
回路と、 前記第３の電圧信号に基づいた発振を行い、前記周波数
信号を出力する電圧制御発振器とを、 備えたことを特徴とするＰＬＬ回路。1. A phase detection circuit for generating a first voltage signal proportional to the product of the phase difference between the fed back frequency signal and the input signal and the number of transitions of the logic level in the input signal per unit time, A transition density detection circuit for generating a second voltage signal proportional to the number of transitions of the logic level of the input signal per unit time; and an amplifier for amplifying the first voltage signal with a gain inversely proportional to the second voltage signal. And a voltage control oscillator that oscillates based on the third voltage signal and outputs the frequency signal.
同期して入力信号の論理レベルを遅延してラッチする第
１の遅延型フリップフロップと、 クロック端子に与えられた前記周波数信号に同期して前
記第１の遅延型フリップフロップの出力信号の論理レベ
ルを遅延してラッチする第２のフリップフロップと、 前記入力信号と前記第１の遅延型フリップフロップの出
力信号における論理レベルの一致期間または不一致期間
を検出する第１の期間検出回路と、 前記第１のフリップフロップの出力信号と前記第２の遅
延型フリップフロップの出力信号における論理レベルの
一致期間または不一致期間を検出する第２の期間検出回
路と、 前記第１の期間検出回路の出力信号を平滑化すること
で、前記入力信号における単位時間当たりの論理レベル
の遷移回数と、該入力信号の論理レベルが遷移する時刻
と前記周波数信号が所定の論理レベルに遷移する時刻の
差との積をその周波数信号の周期で除したものに相当す
る第１の電圧信号を生成する第１の低域ろ波回路と、 前記第２の期間検出回路の出力信号を平滑化すること
で、前記入力信号における単位時間当たりの論理レベル
の遷移回数を２で除したものに対応する第２の電圧信号
を生成する第２の低域ろ波回路と、 前記第１及び第２の電圧信号間の差動増幅を行って第３
の電圧信号を生成する差動増幅回路と、 前記第２の電圧信号に反比例した利得で前記第３の電圧
信号を増幅して第４の電圧信号を生成する利得制御増幅
回路と、 前記第４の電圧信号に基づいた発振を行い、前記周波数
信号を出力する電圧制御発振器とを、 備えたことを特徴とするＰＬＬ回路。2. A first delay-type flip-flop that delays and latches a logic level of an input signal in synchronization with a frequency signal applied to a clock terminal, and in synchronization with the frequency signal applied to the clock terminal. A second flip-flop for delaying and latching the logic level of the output signal of the first delay flip-flop; and a matching period or a mismatch of the logic levels of the input signal and the output signal of the first delay flip-flop. A first period detection circuit for detecting a period, and a second period detection for detecting a coincidence period or a non-coincidence period of logic levels in the output signal of the first flip-flop and the output signal of the second delay flip-flop Circuit and a logic level per unit time in the input signal by smoothing the output signal of the first period detection circuit A first voltage signal corresponding to the product of the number of transitions and the difference between the time at which the logic level of the input signal changes and the time at which the frequency signal changes to a predetermined logic level divided by the period of the frequency signal. By smoothing the output signals of the first low-pass filter circuit and the second period detection circuit to divide the number of transitions of the logic level in the input signal per unit time by two. A second low-pass filter circuit that generates a corresponding second voltage signal, and a third low-pass filter circuit that performs differential amplification between the first and second voltage signals.
A differential amplifier circuit for generating the voltage signal of, a gain control amplifier circuit for amplifying the third voltage signal with a gain inversely proportional to the second voltage signal to generate a fourth voltage signal, the fourth And a voltage controlled oscillator that oscillates based on the voltage signal and outputs the frequency signal.
１及び第２の排他的論理和回路、第１及び第２の否定排
他的論理和回路、第１及び第２の乗算回路、または第１
及び第２の位相比較回路で構成したことを特徴とする請
求項２記載のＰＬＬ回路。3. The first and second period detection circuits are first and second exclusive OR circuits, first and second negative exclusive OR circuits, and first and second multiplication circuits. Or first
3. The PLL circuit according to claim 2, wherein the PLL circuit comprises a second phase comparison circuit.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7294186A JPH09139669A (en) | 1995-11-13 | 1995-11-13 | Pll circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7294186A JPH09139669A (en) | 1995-11-13 | 1995-11-13 | Pll circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09139669A true JPH09139669A (en) | 1997-05-27 |
Family
ID=17804435
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7294186A Withdrawn JPH09139669A (en) | 1995-11-13 | 1995-11-13 | Pll circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09139669A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006255506A (en) * | 2005-03-15 | 2006-09-28 | Fujitsu Ltd | Oscillator |
-
1995
- 1995-11-13 JP JP7294186A patent/JPH09139669A/en not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006255506A (en) * | 2005-03-15 | 2006-09-28 | Fujitsu Ltd | Oscillator |
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