JPH09134926A - Bipolar semiconductor device - Google Patents

Bipolar semiconductor device

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JPH09134926A
JPH09134926A JP29251295A JP29251295A JPH09134926A JP H09134926 A JPH09134926 A JP H09134926A JP 29251295 A JP29251295 A JP 29251295A JP 29251295 A JP29251295 A JP 29251295A JP H09134926 A JPH09134926 A JP H09134926A
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JP
Japan
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resistor
layer
emitter
electrode
emitter electrode
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Withdrawn
Application number
JP29251295A
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Japanese (ja)
Inventor
Shiro Obara
史朗 小原
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Fujitsu Ltd
Original Assignee
Fujitsu Ltd
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Publication date
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Abstract

PROBLEM TO BE SOLVED: To enable this device to be used optionally as a resistor for negative feedback interposed between a base and a collector, not to mention that this can be used as a ballast resistor, by building in a resistor, making use of the process of forming an emitter electrode. SOLUTION: On a semiconductor device 21 are an epitaxial growth semiconductor layer 22, a resistor made by emitter electrode formation process, an interlayer insulating film 24, and a metallic wiring 25 made severally. Here, the resistor 23 has just the same constitution as that of the emitter electrode not shown in the Figure, and it is one where a part of the electrode material film for formation of the emitter electrode is diverted, and is made at the same time at formation of the emitter electrode. Accordingly, the emitter electrode has to be stacked in such thickness that the sheet resistance required by the resistor 23 can be obtained. Hereby, the resistor can be built easily in the bipolar semiconductor device, and the resistor can be used optionally as a resistor or the like in a base input part, not to mention that it can be used as a ballast resistor.

Description

【発明の詳細な説明】Detailed Description of the Invention

【0001】[0001]

【発明の属する技術分野】本発明は、熱暴走などに依る
電流集中が起きないようにしたバイポーラ半導体装置に
関する。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a bipolar semiconductor device in which current concentration due to thermal runaway does not occur.

【0002】例えば、ヘテロ接合バイポーラ・トランジ
スタ(heterojunction bipolar
transistor:HBT)は、高周波特性や高
速スイッチング特性に優れ、従来の半導体素子に比較し
て、マイクロ波帯で電力利得が大きく、また、効率が高
い旨の特徴をもち、携帯電話に於ける増幅器を構成する
のに好適とされているが、電流集中に依る破壊を防止す
る必要があるなど、未だ改善しなければならない問題が
あり、本発明は、これに応えることができる。
For example, a heterojunction bipolar transistor (heterojunction bipolar)
Transistor (HBT) is an amplifier for mobile phones, which has excellent high-frequency characteristics and high-speed switching characteristics, has a large power gain in the microwave band and high efficiency as compared with conventional semiconductor elements. However, there are still problems to be solved such as prevention of destruction due to current concentration, and the present invention can meet this.

【0003】[0003]

【従来の技術】携帯用電子機器、例えば携帯電話に於い
ては、電源が電池であることから、その増幅器について
は、低バイアス電圧で大きな出力が得られるものである
ことが要求される。
2. Description of the Related Art In a portable electronic device such as a mobile phone, a power source is a battery. Therefore, the amplifier is required to be capable of obtaining a large output at a low bias voltage.

【0004】通常、低バイアス電圧で大きな出力を得る
為には、大きな電流を流すことが不可欠である。
Generally, in order to obtain a large output with a low bias voltage, it is essential to pass a large current.

【0005】HBTは、勿論、バイポーラ・トランジス
タであることから、大きな電流を流した場合、熱暴走に
起因する電流集中が起こり易く、破壊に結び付く虞があ
る。
Since the HBT is, of course, a bipolar transistor, when a large current is applied, current concentration due to thermal runaway easily occurs, which may lead to destruction.

【0006】この電流集中を抑える為には、エミッタと
接地との間に直列抵抗を介挿することが効果的であり、
この直列抵抗はバラスト抵抗と呼ばれ、小面積且つ高出
力のバイポーラ・トランジスタには欠かせない要素であ
る。
In order to suppress this current concentration, it is effective to insert a series resistor between the emitter and ground.
This series resistance is called a ballast resistance and is an essential element for a small area and high output bipolar transistor.

【0007】通常、GaAsなどの化合物半導体を材料
とするHBTで必要とされるバラスト抵抗の値は、エミ
ッタ面積が60〔平方μm〕の場合で約4〔Ω〕〜5
〔Ω〕程度である。
Normally, the value of the ballast resistance required for an HBT made of a compound semiconductor such as GaAs is about 4 [Ω] to 5 when the emitter area is 60 [square μm].
It is about [Ω].

【0008】このバラスト抵抗は、エピタキシャル成長
層として基板に作り込み、エミッタ層上部に位置させる
か(要すれば、“Emitter ballastin
gresistor design for,and
current handling capabili
ty of AlGaAs/GaAs powerhe
terojunction bipolar tran
sistors”IEEE Trans. on El
ectron Devices vol.38 No.
2 Feb. 1991 pp.185−196 を参
照)、或いは、別に金属層で形成される。
This ballast resistor is formed in the substrate as an epitaxial growth layer and is located above the emitter layer (if necessary, "Emitter ballastin" is used).
gresistor design for, and
current handling capabili
ty of AlGaAs / GaAs powerhe
terrojunction bipolar tran
sisters "IEEE Trans. on El
electron Devices vol. 38 No.
2 Feb. 1991 pp. 185-196) or separately formed of a metal layer.

【0009】[0009]

【発明が解決しようとする課題】前記した従来の技術の
うち、エピタキシャル成長層を抵抗層とする場合、エミ
ッタ直上に抵抗層が必ず存在することになり、エミッタ
と抵抗層とを分離することができず、エミッタを接地す
ることが必要になっても、そのような構成をとることは
できない。
Among the above-mentioned conventional techniques, when the epitaxial growth layer is used as the resistance layer, the resistance layer always exists immediately above the emitter, and the emitter and the resistance layer can be separated. Even if it is necessary to ground the emitter, such a configuration cannot be taken.

【0010】また、抵抗層の一方側は必ずエミッタにな
っているから、ベース・コレクタ間に挿入する負帰還用
の抵抗、或いは、ベース入力部に於ける抵抗などとして
使用することはできない。要するに、高出力トランジス
タ増幅回路を得ようとする場合、従来の技術に依る抵抗
層を用いるのでは、多段の増幅回路を得ることはできな
い。
Also, since one side of the resistance layer is always an emitter, it cannot be used as a negative feedback resistance inserted between the base and collector, or a resistance in the base input section. In short, when trying to obtain a high-output transistor amplifier circuit, it is not possible to obtain a multi-stage amplifier circuit by using the resistance layer according to the conventional technique.

【0011】前記した従来の技術のうち、金属層で抵抗
を形成する場合、金属層の堆積及びパターン形成の工程
が必要であるから、工程数の増加は避けられない。
Among the above-mentioned conventional techniques, when forming a resistor with a metal layer, the steps of depositing a metal layer and forming a pattern are required, so that an increase in the number of steps is inevitable.

【0012】本発明は、抵抗を半導体装置に作り込み、
その抵抗は、バラスト抵抗として使用することができる
のは勿論、ベース・コレクタ間に挿入する負帰還用の抵
抗やベース入力部に於ける抵抗などとしても任意に使用
することが可能であるようにし、且つ、その抵抗を形成
する為の工程数増加はないようにしようとする。
According to the present invention, a resistor is built in a semiconductor device,
The resistor can be used not only as a ballast resistor but also as a resistor for negative feedback inserted between the base and collector or a resistor in the base input section. Moreover, the number of steps for forming the resistance is not increased.

【0013】[0013]

【課題を解決するための手段】本発明では、バイポーラ
半導体装置に於けるエミッタ電極を形成する工程を利用
して抵抗を作り込むことが基本になっている。
According to the present invention, it is fundamental to form a resistor by utilizing the step of forming an emitter electrode in a bipolar semiconductor device.

【0014】図1は本発明の原理を説明する為のバイポ
ーラ半導体装置を表す要部切断側面図である。
FIG. 1 is a side sectional view showing a main part of a bipolar semiconductor device for explaining the principle of the present invention.

【0015】図に於いて、21は半導体基板、22はエ
ピタキシャル成長半導体層、23はエミッタ電極作成工
程に依って作成された抵抗体、24は層間絶縁膜、25
は金属配線をそれぞれ示している。
In the figure, 21 is a semiconductor substrate, 22 is an epitaxially grown semiconductor layer, 23 is a resistor formed by an emitter electrode forming process, 24 is an interlayer insulating film, 25
Indicate metal wirings, respectively.

【0016】ここで、抵抗体23は、エミッタ電極(図
示せず)と全く同じ構成であって、エミッタ電極を形成
する為の電極材料膜の一部を流用したものであり、そし
て、エミッタ電極の作成時に同時に作成されるものであ
る。
Here, the resistor 23 has exactly the same structure as the emitter electrode (not shown), and a part of the electrode material film for forming the emitter electrode is diverted. Is created at the same time as the creation of.

【0017】従って、エミッタ電極は抵抗体23が必要
とするシート抵抗が得られるような厚みに堆積しなけれ
ばならない。また、抵抗体23は、所望の形状にエッチ
ングして良い。
Therefore, the emitter electrode must be deposited in such a thickness that the sheet resistance required by the resistor 23 can be obtained. Further, the resistor 23 may be etched into a desired shape.

【0018】抵抗体23は勿論のこと、その周辺及び下
方に在る構成も、全て、バイポーラ半導体装置及び特に
エミッタを作成する工程で同時に作成されるものであ
り、従って、抵抗体23及びその近傍の構成は、バイポ
ーラ半導体装置の他の部分の構成と殆ど同じである。
Not only the resistor 23, but also the surroundings and the underlying structure are all produced at the same time in the process of producing the bipolar semiconductor device and especially the emitter, and therefore the resistor 23 and its vicinity. Is almost the same as the other parts of the bipolar semiconductor device.

【0019】特に、抵抗体23は、エミッタ電極として
使用している金属そのものである。厳密には、エミッタ
電極と同じ金属材料膜及びその下方に在る多層半導体層
を抵抗体として用いていることになる。
In particular, the resistor 23 is the metal itself used as the emitter electrode. Strictly speaking, the same metal material film as the emitter electrode and the multi-layered semiconductor layer below it are used as the resistor.

【0020】然しながら、実際には、金属材料膜のシー
ト抵抗は、その下方に在る多層半導体層の約50分の1
以下であるから、電流の殆どは金属材料膜を流れること
になるので、その金属材料膜のシート抵抗及び抵抗体2
3の平面形状が抵抗値を決定するものである。
However, in reality, the sheet resistance of the metal material film is about 1/50 of that of the underlying multilayer semiconductor layer.
Since it is below, most of the electric current will flow through the metal material film, so the sheet resistance of the metal material film and the resistor 2
The plane shape of 3 determines the resistance value.

【0021】前記したところから、本発明に依るバイポ
ーラ半導体装置に於いては、所要の各半導体層(例えば
サブ・コレクタ層1、コレクタ層2、ベース層3、エミ
ッタ層4、第一キャップ層5、第二キャップ層6:図2
参照、以下同じ)が積層され且つ最上層に在る半導体層
(例えば第二キャップ層6)の表面に素子電極(例えば
エミッタ電極7)が形成されたメサ形状をもつ縦型バイ
ポーラ・トランジスタと、前記縦型バイポーラ・トラン
ジスタを構成する為に積層された前記各半導体層をメサ
形状にした下地及びその下地上に設けられ前記最上層半
導体層表面の素子電極とする為に形成された電極材料膜
の一部をパターン化した抵抗体(例えば抵抗体7A)と
を備えてなることを特徴とする。
From the above, in the bipolar semiconductor device according to the present invention, required semiconductor layers (for example, sub-collector layer 1, collector layer 2, base layer 3, emitter layer 4, first cap layer 5). Second cap layer 6: FIG.
A vertical bipolar transistor having a mesa shape in which a device electrode (for example, an emitter electrode 7) is formed on a surface of a semiconductor layer (for example, a second cap layer 6) which is an uppermost layer, A mesa-shaped base for forming each of the semiconductor layers stacked to form the vertical bipolar transistor, and an electrode material film formed on the base to serve as an element electrode on the surface of the uppermost semiconductor layer. And a resistor (for example, resistor 7A) in which a part of the above is patterned.

【0022】前記手段を採ることに依り、抵抗をバイポ
ーラ半導体装置に容易に作り込むことができ、そして、
その抵抗は、バラスト抵抗として使用することができる
のは勿論、エミッタとは切り離されて独立に形成されて
いるので、ベース・コレクタ間に挿入する負帰還用の抵
抗やベース入力部に於ける抵抗などとしても任意に使用
することが可能であり、しかも、その抵抗を作成するに
は、バイポーラ半導体装置の製造工程に組み込まれたエ
ミッタの製造工程を主として利用するので、抵抗を作成
する為の工程数増加は皆無である。
By adopting the above means, the resistor can be easily formed in the bipolar semiconductor device, and
The resistor can be used as a ballast resistor, and of course it is formed separately from the emitter, so a resistor for negative feedback inserted between the base and collector or a resistor in the base input section. It is also possible to use any of the above, and to make the resistor, the manufacturing process of the emitter incorporated in the manufacturing process of the bipolar semiconductor device is mainly used. There is no increase in numbers.

【0023】[0023]

【発明の実施の形態】図2は本発明に於ける実施の形態
を説明する為のHBTを含んだ半導体装置を表す要部切
断側面図である。
DESCRIPTION OF THE PREFERRED EMBODIMENTS FIG. 2 is a side sectional view showing a main part of a semiconductor device including an HBT for explaining an embodiment of the present invention.

【0024】図に於いて、1はサブ・コレクタ層、1A
は高抵抗層、2はコレクタ層、3はベース層、4はエミ
ッタ層、5は第一キャップ層、6は第二キャップ層、7
はエミッタ電極、7Aは抵抗体、8はサイド・ウォー
ル、9はベース電極、10はコレクタ電極、11は層間
絶縁膜、11A乃至11Fは電極コンタクト・ホール、
12は配線、20は基板をそれぞれ示している。
In the figure, 1 is a sub collector layer, 1A
Is a high resistance layer, 2 is a collector layer, 3 is a base layer, 4 is an emitter layer, 5 is a first cap layer, 6 is a second cap layer, 7
Is an emitter electrode, 7A is a resistor, 8 is a sidewall, 9 is a base electrode, 10 is a collector electrode, 11 is an interlayer insulating film, 11A to 11F are electrode contact holes,
Reference numeral 12 is a wiring, and 20 is a substrate.

【0025】ここで、図示のバイポーラ半導体装置に於
ける各部分に関する主要なデータを例示すると次の通り
である。
Here, the main data regarding each part in the bipolar semiconductor device shown in the figure is exemplified as follows.

【0026】(1) サブ・コレクタ層1について 材料:n+ −GaAs 不純物:Si 不純物濃度:3×1018〔cm-3〕 厚さ:500〔nm〕(1) Sub-collector layer 1 Material: n + -GaAs Impurity: Si Impurity concentration: 3 × 10 18 [cm -3 ] Thickness: 500 [nm]

【0027】(2) 高抵抗層1Aについて 材料:サブ・コレクタ層1にプロトン(H+ ) 注入(2) Regarding the high resistance layer 1A Material: Proton (H + ) injection into the sub-collector layer 1

【0028】(3) コレクタ層2について 材料:n−GaAs 不純物:Si 不純物濃度:3×1016〔cm-3〕 厚さ:600〔nm〕 シート抵抗:20〔Ω〕/□(3) Collector layer 2 Material: n-GaAs Impurity: Si Impurity concentration: 3 × 10 16 [cm −3 ] Thickness: 600 [nm] Sheet resistance: 20 [Ω] / □

【0029】(4) ベース層3について 材料:p+ −GaAs 不純物:C 不純物濃度:4×1019〔cm-3〕 厚さ:70〔nm〕 シート抵抗:300〔Ω〕/□(4) Regarding the base layer 3 Material: p + -GaAs Impurity: C Impurity concentration: 4 × 10 19 [cm -3 ] Thickness: 70 [nm] Sheet resistance: 300 [Ω] / □

【0030】(5) エミッタ層4について 材料:n−AlGaAs 不純物:Si 不純物濃度:3×1017〔cm-3〕 厚さ:180〔nm〕 シート抵抗:30〔Ω〕/□(5) Regarding Emitter Layer 4 Material: n-AlGaAs Impurity: Si Impurity concentration: 3 × 10 17 [cm −3 ] Thickness: 180 [nm] Sheet resistance: 30 [Ω] / □

【0031】(6) 第一キャップ層5について 材料:n+ −GaAs 不純物:Si 不純物濃度:3×1018〔cm-3〕 厚さ:150〔nm〕(6) Regarding the first cap layer 5 Material: n + -GaAs Impurity: Si Impurity concentration: 3 × 10 18 [cm -3 ] Thickness: 150 [nm]

【0032】(7) 第二キャップ層6について 材料:n+ −InGaAs 不純物:Si 不純物濃度:3×1019〔cm-3〕 厚さ:110〔nm〕(7) Second Cap Layer 6 Material: n + -InGaAs Impurity: Si Impurity concentration: 3 × 10 19 [cm −3 ] Thickness: 110 [nm]

【0033】(8) エミッタ電極7について 材料:WSix 厚さ:400〔nm〕 シート抵抗:0.5〔Ω〕/□ コンタクト:ショットキ(8) Regarding the emitter electrode 7 Material: WSi x Thickness: 400 [nm] Sheet resistance: 0.5 [Ω] / □ Contact: Schottky

【0034】(9) 抵抗体7Aについて 材料:WSix 厚さ:400〔nm〕(9) Resistor 7A Material: WSi x Thickness: 400 [nm]

【0035】(10) サイド・ウォール8について 材料:SiON 厚さ:100〔nm〕(10) Side Wall 8 Material: SiON Thickness: 100 [nm]

【0036】(11) ベース電極9について 材料:Ti/Pt/Au 厚さ:10〔nm〕/50〔nm〕/100〔nm〕(11) Regarding the base electrode 9 Material: Ti / Pt / Au Thickness: 10 [nm] / 50 [nm] / 100 [nm]

【0037】(12) コレクタ電極10について 材料:AuGe/Au 厚さ:20〔nm〕/300〔nm〕(12) Collector electrode 10 Material: AuGe / Au Thickness: 20 [nm] / 300 [nm]

【0038】(13) 層間絶縁膜11について 材料:SiO2 厚さ:1100〔nm〕(13) Interlayer insulating film 11 Material: SiO 2 Thickness: 1100 [nm]

【0039】(14) 配線12について 材料:Au 厚さ:4〔μm〕(14) Wiring 12 Material: Au Thickness: 4 [μm]

【0040】(15) 基板20について 材料:半絶縁性GaAs(15) Substrate 20 Material: Semi-insulating GaAs

【0041】図2に見られるバイポーラ半導体装置を製
造する工程について説明すると次の通りである。
The process of manufacturing the bipolar semiconductor device shown in FIG. 2 will be described below.

【0042】(1)有機金属化学気相堆積(metal
organic chemical vapour d
eposition:MOCVD)法を適用することに
依り、基板20上にサブ・コレクタ層1、コレクタ層
2、ベース層3、エミッタ層4、第一キャップ層5、第
二キャップ層6を成長する。
(1) Metalorganic chemical vapor deposition (metal)
organic chemical vapor d
The sub-collector layer 1, the collector layer 2, the base layer 3, the emitter layer 4, the first cap layer 5, and the second cap layer 6 are grown on the substrate 20 by applying the deposition (MOCVD) method.

【0043】(2)スパッタリング法を適用することに
依り、第二キャップ層6上にWSix 膜を形成する。
(2) A WSi x film is formed on the second cap layer 6 by applying the sputtering method.

【0044】(3)リソグラフィ技術に於けるレジスト
・プロセス、及び、エッチング・ガス或いはエッチング
液を CF4 +O2 混合ガス(WSix 用) H2 2 +リン酸+H2 O混合液(InGaAs用) SiCl4 +CF4 混合ガス(GaAs用) H2 2 +リン酸+H2 O混合液(AlGaAs用) とするドライ・エッチング法或いはウエット・エッチン
グ法を適用することに依り、前記工程(2)で形成した
WSix 膜、第二キャップ層6、第一キャップ層5、エ
ミッタ層4をエッチングして、所謂、エミッタ・メサを
形成する。
[0044] (3) in the resist process in lithography, and etching gas or etchant CF 4 + O 2 mixed gas (for WSi x) H 2 O 2 + phosphoric acid + H 2 O mixture (for InGaAs ) A SiCl 4 + CF 4 mixed gas (for GaAs) H 2 O 2 + phosphoric acid + H 2 O mixed solution (for AlGaAs) is used to apply the dry etching method or the wet etching method, and the above step (2) is performed. The so-called emitter / mesa is formed by etching the WSi x film, the second cap layer 6, the first cap layer 5, and the emitter layer 4 formed in the above step.

【0045】これに依って、WSix からなるエミッタ
電極7、WSix からなる抵抗体7Aが形成される。
[0045] Depending on this, the resistor 7A made of WSi emitter electrode 7 made of x, WSi x is formed.

【0046】(4)化学気相堆積(chemical
vapor deposition:CVD)法を適用
することに依って全面にSiON膜を形成する。
(4) Chemical vapor deposition (chemical)
A SiON film is formed on the entire surface by applying a vapor deposition (CVD) method.

【0047】(5)エッチング・ガスをCHF3 とする
ドライ・エッチング法を適用することに依り、前記工程
(4)で形成したSiON膜の異方性エッチングを行っ
てメサ側面のみを覆うサイド・ウォール8を形成する。
(5) By applying a dry etching method using CHF 3 as an etching gas, anisotropic etching of the SiON film formed in the above step (4) is performed to cover only the side surface of the mesa. The wall 8 is formed.

【0048】(6)リソグラフィ技術に於けるレジスト
・プロセス、及び、イオン注入法を適用することに依っ
て、素子分離の為のプロトン打ち込みを行い、サブ・コ
レクタ層1を選択的に高抵抗化し高抵抗層1Aを生成さ
せる。
(6) By applying a resist process in the lithography technique and an ion implantation method, proton implantation for element isolation is performed to selectively increase the resistance of the sub-collector layer 1. The high resistance layer 1A is generated.

【0049】(7)リソグラフィ技術に於けるレジスト
・プロセス、真空蒸着法、リフト・オフ法を適用するこ
とに依り、ベース層3上にベース電極9を形成する。
尚、このベース電極9はエミッタ層4を含むエミッタ・
メサに対応するものであるから、抵抗体7Aに関連する
エミッタ・メサの周辺には不要である。
(7) The base electrode 9 is formed on the base layer 3 by applying a resist process, a vacuum deposition method, and a lift-off method in the lithography technique.
The base electrode 9 is an emitter including the emitter layer 4.
Since it corresponds to the mesa, it is unnecessary around the emitter mesa associated with the resistor 7A.

【0050】(8)リソグラフィ技術に於けるレジスト
・プロセス、並びに、エッチング・ガスをSiCl4
CF4 混合ガス(GaAs用)とするドライ・エッチン
グ法を適用することに依り、ベース層3の表面からサブ
・コレクタ層1に達するエッチングを行って、所謂、ベ
ース・メサを形成する。尚、抵抗体7Aに関連するエミ
ッタ・メサの周辺にはベース層3、コレクタ層2は不要
であるから除去して良い。
(8) The resist process in the lithography technique and the etching gas are SiCl 4 +
By applying a dry etching method using CF 4 mixed gas (for GaAs), etching is performed to reach the sub collector layer 1 from the surface of the base layer 3 to form a so-called base mesa. The base layer 3 and the collector layer 2 are not necessary around the emitter / mesa associated with the resistor 7A and may be removed.

【0051】(9)リソグラフィ技術に於けるレジスト
・プロセス、真空蒸着法、リフト・オフ法を適用するこ
とに依り、サブ・コレクタ層1上にコレクタ電極10を
形成する。
(9) The collector electrode 10 is formed on the sub-collector layer 1 by applying a resist process in the lithography technique, a vacuum deposition method, and a lift-off method.

【0052】(10)CVD法を適用することに依り、
全面に層間絶縁膜11を形成する。
(10) By applying the CVD method,
An interlayer insulating film 11 is formed on the entire surface.

【0053】(11)リソグラフィ技術に於けるレジス
ト・プロセス、及び、エッチング・ガスをCHF3 ガス
とするドライ・エッチング法を適用することに依り、層
間絶縁膜11のエッチングを行って、電極コンタクト・
ホール11A乃至11Fを形成する。
(11) By applying a resist process in the lithography technique and a dry etching method using CHF 3 gas as an etching gas, the interlayer insulating film 11 is etched and electrode contact
The holes 11A to 11F are formed.

【0054】(12)蒸着法を適用して薄いAu膜を形
成してから、パターニングされたレジスト膜をマスクに
鍍金法を適用して厚いAu膜を形成し、リフト・オフ法
を適用して前記厚いAu膜をパターニングし、その後、
前記薄いAu膜のイオン・ミリングを行って配線12を
形成する。
(12) After forming a thin Au film by applying a vapor deposition method, a thick Au film is formed by applying a plating method using the patterned resist film as a mask, and a lift-off method is applied. Patterning the thick Au film, then
Ion milling of the thin Au film is performed to form the wiring 12.

【0055】前記のようにして、HBT及び抵抗を組み
込んだバイポーラ半導体装置が完成する。尚、配線12
を形成する際のパターンを選択することで、抵抗体7A
や7Bなどをバラスト抵抗としては勿論のこと、負帰還
用の抵抗やベース入力部に於ける抵抗などとして任意に
回路を構成することができる。
As described above, the bipolar semiconductor device incorporating the HBT and the resistor is completed. The wiring 12
By selecting the pattern for forming the
The circuit can be arbitrarily configured not only with ballast resistors such as 7 and 7B but also as resistors for negative feedback, resistors in the base input section, and the like.

【0056】[0056]

【発明の効果】本発明に依るバイポーラ半導体装置に於
いては、各半導体層が積層され且つ最上層半導体層表面
に素子電極が形成されたメサ形状をもつ縦型バイポーラ
・トランジスタと、縦型バイポーラ・トランジスタを構
成する為に積層された各半導体層をメサ形状にした下地
及びその下地上に設けられ前記最上層半導体層表面の素
子電極の為に形成された電極材料膜の一部をパターン化
した抵抗体を備える。
In the bipolar semiconductor device according to the present invention, a vertical bipolar transistor having a mesa shape in which semiconductor layers are laminated and an element electrode is formed on the surface of the uppermost semiconductor layer, and a vertical bipolar transistor Patterning a mesa-shaped base of each semiconductor layer laminated to form a transistor and a part of an electrode material film formed for the element electrode on the surface of the uppermost semiconductor layer provided on the base Equipped with a resistor.

【0057】前記構成を採ることに依り、抵抗をバイポ
ーラ半導体装置に容易に作り込むことができ、そして、
その抵抗は、バラスト抵抗として使用することができる
のは勿論、エミッタとは切り離されて独立に形成されて
いるので、ベース・コレクタ間に挿入する負帰還用の抵
抗やベース入力部に於ける抵抗などとしても任意に使用
することが可能であり、しかも、その抵抗を作成するに
は、バイポーラ半導体装置の製造工程に組み込まれたエ
ミッタの製造工程を主として利用するので、抵抗を作成
する為の工程数増加は皆無である。
By adopting the above structure, the resistor can be easily formed in the bipolar semiconductor device, and
The resistor can be used as a ballast resistor, and of course it is formed separately from the emitter, so a resistor for negative feedback inserted between the base and collector or a resistor in the base input section. It is also possible to use any of the above, and to make the resistor, the manufacturing process of the emitter incorporated in the manufacturing process of the bipolar semiconductor device is mainly used. There is no increase in numbers.

【図面の簡単な説明】[Brief description of the drawings]

【図1】本発明の原理を説明する為のバイポーラ半導体
装置を表す要部切断側面図である。
FIG. 1 is a fragmentary side view showing a bipolar semiconductor device for explaining the principle of the present invention.

【図2】本発明に於ける実施の形態を説明する為のHB
Tを含んだ半導体装置を表す要部切断側面図である。
FIG. 2 is an HB for explaining an embodiment of the present invention.
It is a principal part cutting side view showing the semiconductor device containing T.

【符号の説明】[Explanation of symbols]

1 サブ・コレクタ層 1A 高抵抗層 2 コレクタ層 3 ベース層 4 エミッタ層 5 第一キャップ層 6 第二キャップ層 7 エミッタ電極 7A 抵抗体 8 サイド・ウォール 9 ベース電極 10 コレクタ電極 11 層間絶縁膜 11A乃至11F 電極コンタクト・ホール 12 配線 20 基板 21 半導体基板 22 エピタキシャル成長半導体層 23 エミッタ電極作成工程に依って作成された抵抗体 24 層間絶縁膜 25 金属配線 1 Sub-collector layer 1A High resistance layer 2 Collector layer 3 Base layer 4 Emitter layer 5 First cap layer 6 Second cap layer 7 Emitter electrode 7A Resistor 8 Side wall 9 Base electrode 10 Collector electrode 11 Interlayer insulating film 11A to 11A 11F Electrode Contact Hole 12 Wiring 20 Substrate 21 Semiconductor Substrate 22 Epitaxial Growth Semiconductor Layer 23 Resistor Created by Emitter Electrode Creating Process 24 Interlayer Insulating Film 25 Metal Wiring

Claims (1)

【特許請求の範囲】[Claims] 【請求項1】所要の各半導体層が積層され且つ最上層に
在る半導体層の表面に素子電極が形成されたメサ形状を
もつ縦型バイポーラ・トランジスタと、 前記縦型バイポーラ・トランジスタを構成する為に積層
された前記各半導体層をメサ形状にした下地及びその下
地上に設けられ前記最上層半導体層表面の素子電極とす
る為に形成された電極材料膜の一部をパターン化した抵
抗体とを備えてなることを特徴とするバイポーラ半導体
装置。
1. A vertical bipolar transistor having a mesa shape in which required semiconductor layers are stacked and a device electrode is formed on the surface of the uppermost semiconductor layer, and the vertical bipolar transistor is formed. A mesa-shaped base for laminating the respective semiconductor layers for this purpose, and a resistor formed by patterning a part of an electrode material film formed on the base to serve as an element electrode on the surface of the uppermost semiconductor layer. A bipolar semiconductor device comprising:
JP29251295A 1995-11-10 1995-11-10 Bipolar semiconductor device Withdrawn JPH09134926A (en)

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