JPH09116255A - Formation of circuit pattern - Google Patents
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Landscapes
- Manufacturing Of Printed Circuit Boards (AREA)
- Production Of Multi-Layered Print Wiring Board (AREA)
- Printing Elements For Providing Electric Connections Between Printed Circuits (AREA)
Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は回路パターンの形成
方法に関し、特にプリント配線板又は半導体素子等に使
用され、基板に形成する例えば配線パターン、ビアポス
ト又はバンプ電極等の回路パターンの形成方法に関する
ものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for forming a circuit pattern, and more particularly to a method for forming a circuit pattern, such as a wiring pattern, a via post or a bump electrode, which is used on a printed wiring board or a semiconductor element and is formed on a substrate. Is.
【０００２】[0002]
【従来の技術】電子機器の小型化や軽量化のために、微
細な回路パターンを高密度に収容するとができる配線基
板や半導体装置が望まれている。この場合、その回路パ
ターンは、微細化に伴って増大する回路抵抗の増大を避
けるために、高膜厚として回路抵抗の低下を図ることが
必要となっている。ところで、従来、基板上に回路パタ
ーンを形成する方法として、一例として「プリント配線
板の製造方法」と題する下記文献に開示されているもの
がある。文献名：表面技術、ｖｏｌ．４４、Ｎｏ．７、
１９９３、ｐｐ１０〜１６．2. Description of the Related Art In order to reduce the size and weight of electronic equipment, there is a demand for a wiring board and a semiconductor device capable of accommodating fine circuit patterns at a high density. In this case, the circuit pattern needs to have a large film thickness to reduce the circuit resistance in order to avoid an increase in the circuit resistance that increases with miniaturization. By the way, conventionally, as a method for forming a circuit pattern on a substrate, there is one disclosed in the following document entitled "Method for manufacturing printed wiring board" as an example. Reference name: Surface technology, vol. 44, no. 7,
1993, pp 10-16.
【０００３】上記文献に詳説されているが、回路パター
ンの形成方法には、大別してサブストラクティブ法とア
ディティブ法の２種がある。 （１）サブストラクティブ法は、基板上に形成された導
体膜上に、回路パターンに相当するレジストパターンを
施し、このレジストパターンに被覆されていない部分の
導体膜を選択的にエッチングして除去し、レジストパタ
ーン下に残存した導体膜をもって回路パターンとするも
のである。 （２）アディティブ法は、基板上にあらかじめ回路パタ
ーン部のみを開口しているレジストパターンを施し、め
っき等の手法により開口部に選択的に形成した導体膜を
もって回路パターンとする方法である。As described in detail in the above-mentioned document, there are roughly two types of circuit pattern forming methods, a subtractive method and an additive method. (1) In the subtractive method, a resist pattern corresponding to a circuit pattern is formed on a conductor film formed on a substrate, and the conductor film in a portion not covered with the resist pattern is selectively etched and removed. The conductor pattern remaining under the resist pattern is used as a circuit pattern. (2) The additive method is a method in which a resist pattern in which only the circuit pattern portion is opened in advance is formed on the substrate, and a conductor film selectively formed in the opening by a technique such as plating is used as a circuit pattern.
【０００４】[0004]
【発明が解決しようとする課題】しかし、上述のような
従来の回路パターンの形成方法においては、微細で形状
に優れ、かつ高いアスペクト比（パターン幅に対する深
さの比）の回路パターンの形成が困難であるという問題
があった。その理由を図６及び図７を参照しながら説明
する。 （イ）図６の（ａ），（ｂ），（ｃ）に示すサブストラ
クティブ法では、回路パターン１は予め基板２上に形成
されている導体膜（エッチング前のこの導体膜は図示し
ていない）に対して不要な部分の導体膜をレジストパタ
ーン３を用いてエッチングした後の残存した導体パター
ン１よりなるため、回路パターン１の寸法精度は主にエ
ッチングの精度に依存している。しかし、導体膜は薬液
により等方的にエッチングされるため、周知のようなサ
イドエッチングにより回路パターン１の側面形状は図６
の（ａ）に示すようにテーパを持っている。その結果、
微細で高いアスペクト比の回路パターンを形成しようと
すると、図６の（ｂ）に示すように、回路パターン１ａ
の上面の幅が細くなってしまう。また、エッチング中に
レジストパターン３が剥離し易くなることもあって、例
えば図６の（ｃ）に示す回路パターン１ｂのように、回
路パターンの形状が著しく崩れてしまう場合も生ずるよ
うになる。上述のことから、サブストラクティブ法では
テーパの影響により側面の形状が優れた回路パターンを
得ることが困難であり、このことから、微細かつ高アス
ペクト比の回路パターンの形成が困難であった。However, in the conventional method of forming a circuit pattern as described above, it is possible to form a circuit pattern having a fine and excellent shape and a high aspect ratio (ratio of depth to pattern width). There was a problem that it was difficult. The reason will be described with reference to FIGS. 6 and 7. (A) In the subtractive method shown in (a), (b), and (c) of FIG. 6, the circuit pattern 1 is a conductor film formed on the substrate 2 in advance (this conductor film before etching is illustrated. However, the dimensional accuracy of the circuit pattern 1 mainly depends on the accuracy of etching because the conductor pattern 1 is left after the unnecessary portion of the conductive film is etched using the resist pattern 3. However, since the conductor film is isotropically etched by the chemical solution, the side surface shape of the circuit pattern 1 is formed by side etching as is well known in FIG.
It has a taper as shown in FIG. as a result,
When a fine circuit pattern having a high aspect ratio is to be formed, the circuit pattern 1a is formed as shown in FIG.
The width of the upper surface of the is narrowed. Further, the resist pattern 3 is likely to be peeled off during the etching, so that the shape of the circuit pattern may be remarkably collapsed as in the circuit pattern 1b shown in FIG. 6C. From the above, it is difficult for the subtractive method to obtain a circuit pattern having an excellent side surface shape due to the influence of the taper, which makes it difficult to form a fine circuit pattern having a high aspect ratio.
【０００５】（ロ）また、図７の（ａ）〜（ｅ）に示す
アディティブ法では、回路パターンの寸法精度は主にレ
ジストパターンの寸法精度に依存する。そのため、パタ
ーン解像度の優れているレジストパターン３ａを施すこ
とにより、例えばポジ型のフォトレジストを用いた場合
には、図７の（ａ）に示すように、サブストラクティブ
法に比較してテーパの少ない側面形状を有する回路パタ
ーン１ｃを形成することができる。しかし、微細で高い
アスペクト比の回路パターンを形成する場合は、図７の
（ｂ）に示すように、解像度の限界からレジストパター
ン３ａの根元が細くなっていまい、さらには、場合によ
っては、図７の（ｃ）に示すように回路パターン用の穴
が未貫通穴４となってしまい、回路パターンの形成に失
敗するという場合もある。(B) Further, in the additive method shown in FIGS. 7A to 7E, the dimensional accuracy of the circuit pattern mainly depends on the dimensional accuracy of the resist pattern. Therefore, by providing the resist pattern 3a having an excellent pattern resolution, for example, when a positive photoresist is used, the taper is smaller than that in the subtractive method as shown in FIG. 7A. The circuit pattern 1c having a side surface shape can be formed. However, when forming a fine circuit pattern having a high aspect ratio, the root of the resist pattern 3a may become thin due to the limit of resolution as shown in FIG. In some cases, the circuit pattern hole becomes the non-through hole 4 as shown in (c) of FIG. 7 and the formation of the circuit pattern fails.
【０００６】また、このアディティブ法では、通常めっ
きにより回路パターンを形成するが、一般にめっきより
形成される回路パターン上面の形状は、例えば図７の
（ｄ）に示すように、その上面が非平坦な回路パターン
１ｅ等になり易く、また高膜厚の回路パターンを形成す
る際に、形成しようとする回路パターンの膜厚よりもレ
ジストパターンの膜厚が薄い場合には、図７の（ｅ）に
示すように、その上面が盛り上がってさらに水平方向に
広がる形状の回路パターン１ｆとなってしまい、微細化
を阻害してしまう場合もある。以上のことから、アディ
ティブ法では、主にレジストパターンの解像度の問題か
ら、微細で高いアスペクト比の回路パターンを形成する
ことが困難であり、めっきにおいては、上面の形状に優
れる回路パターンの形成が困難であった。Further, in this additive method, the circuit pattern is usually formed by plating, but the shape of the upper surface of the circuit pattern generally formed by plating is not flat as shown in FIG. 7D, for example. If the resist pattern is thinner than the circuit pattern to be formed when a circuit pattern having a large film thickness is formed, the circuit pattern 1e of FIG. As shown in FIG. 3, the upper surface of the circuit pattern 1f becomes a bulge and further spreads in the horizontal direction to form a circuit pattern 1f, which may hinder miniaturization. From the above, with the additive method, it is difficult to form a fine circuit pattern with a high aspect ratio, mainly due to the problem of resolution of the resist pattern, and in plating, it is possible to form a circuit pattern with an excellent top surface shape. It was difficult.
【０００７】上述のように、従来のサブストラクティブ
法あるいはアディティブ法では、微細で形状が優れてい
て、かつ高いアスペクト比の回路パターンの形成が困難
であり、一般的なアスペクト比としては０．５程度が安
定して形成できる限界であった。そのため、例えば配線
パターンの場合には、膜厚が１０μｍの時には、配線幅
は２０μｍ程度が限界であった。As described above, according to the conventional subtractive method or additive method, it is difficult to form a circuit pattern having a fine and excellent shape and a high aspect ratio, and a general aspect ratio is 0.5. There was a limit to the degree of stable formation. Therefore, for example, in the case of a wiring pattern, when the film thickness is 10 μm, the wiring width is limited to about 20 μm.
【０００８】[0008]
【課題を解決するための手段】本発明に係る回路パター
ンの形成方法は、基板上に導体膜を形成した後、この導
体膜の一部をレーザー光の照射により除去して導体膜と
隔離する溝を形成し、この溝の内側に形成された導体膜
の一部のパターン状の導体膜の上面及び側面をレジスト
膜で被覆し、このレジスト膜で被覆されたパターン状の
導体膜以外の導体膜を湿式法により除去し、レジスト膜
を除去して基板上にパターン状の導体膜からなる回路パ
ターンを形成するものである。そして、この形成方法に
おいて使用するレーザー光はエキシマレーザービームで
あることが好ましい。In the method for forming a circuit pattern according to the present invention, after a conductor film is formed on a substrate, a part of the conductor film is removed by irradiation with laser light to separate the conductor film from the conductor film. A groove is formed, and a top surface and side surfaces of the patterned conductor film that is part of the conductor film formed inside the groove are covered with a resist film, and conductors other than the patterned conductor film covered with the resist film. The film is removed by a wet method, the resist film is removed, and a circuit pattern made of a patterned conductor film is formed on the substrate. The laser light used in this forming method is preferably an excimer laser beam.
【０００９】そして、本発明に適用される基板が、単層
配線基板の場合には形成される回路パターンとして配線
パターン、多層配線基板の場合には形成される回路パタ
ーンとしてビアポスト、またベアチップ状の半導体素子
の場合には形成される回路パターンとしてバンプ電極を
それぞれ形成するのに好適である。If the substrate applied to the present invention is a single-layer wiring substrate, a wiring pattern is formed as a circuit pattern, and if it is a multilayer wiring substrate, a via post is formed as a circuit pattern, or a bare chip-shaped substrate. In the case of a semiconductor element, it is suitable to form bump electrodes as a circuit pattern to be formed.
【００１０】本発明においては、基板上に形成した導体
膜の一部をレーザー光の照射により除去して導体膜と隔
離する溝を形成する工程が重要であるが、レーザー光に
は特にエキシマレーザービームを使用することが好まし
い。その理由は、エキシマレーザーには、実用上以下の
ような独特の利点を有し、本発明のような常識的なレー
ザー加工の対象物に比して厚さが薄いもの等を微細に加
工するには、エキシマレーザーが優位性を発揮する。す
なわち、他のレーザー方式として代表的なＣＯ２レーザ
ーやＹＡＧレーザーのような赤外線による溶融や気化等
の熱的加工プロセスによるものとは異なり、エキシマレ
ーザーは可視光より短波長の紫外線による非熱的な機構
によって低温で加工されるので、被エッチング物への損
傷が極めて少なく、そのため加工端面の形状が優れた高
精度の加工が可能となる。また、本実施形態の銅膜のよ
うに熱伝導性の大きい導体に対しても、ビームの当たっ
た場所のみの急速な加工例えば瞬時の切断等が可能とな
る等の特長がある。In the present invention, the step of removing a part of the conductor film formed on the substrate by irradiation with laser light to form a groove for separating the conductor film from the conductor film is important. It is preferable to use a beam. The reason is that the excimer laser has the following unique advantages in practical use, and it is capable of finely processing an object having a smaller thickness than the object of common-sense laser processing such as the present invention. For this, excimer lasers have an advantage. That is, unlike other laser methods such as CO 2 laser and YAG laser, which use a thermal processing process such as melting and vaporization by infrared rays, an excimer laser is non-thermal by ultraviolet rays having a wavelength shorter than visible light. Since it is processed at a low temperature by such a mechanism, damage to the object to be etched is extremely small, and therefore, it is possible to perform highly accurate processing with an excellent processed end face shape. Further, even for a conductor having a large thermal conductivity such as the copper film of the present embodiment, there is a feature that rapid processing, such as instantaneous cutting, can be performed only at the place where the beam hits.
【００１１】[0011]
［第１の実施形態］図１は本発明の第１の実施形態を説
明する工程説明図である。本実施形態においては、本発
明による回路パターンの一例としてセラミック基板上の
配線パターンの形成に本発明を適用した形態を説明する
工程説明図である。なお、図１の（ａ）〜（ｅ）は、形
成工程の説明を容易にするために形成される配線パター
ンの一部の状態を形成工程順に模式的に示した要部斜視
図である。[First Embodiment] FIG. 1 is a process diagram for explaining the first embodiment of the present invention. In the present embodiment, it is a process explanatory view for explaining a mode in which the present invention is applied to the formation of a wiring pattern on a ceramic substrate as an example of the circuit pattern according to the present invention. Note that (a) to (e) of FIG. 1 are principal part perspective views schematically showing a part of the state of the wiring pattern formed in order of the forming process in order to facilitate the description of the forming process.
【００１２】（１．１）まず、図１の（ａ）において、
セラミック基板１００上に膜厚が１０μｍの銅膜１０２
が形成されている状態が示されている。 （１．２）次いで、この銅膜１０２の上方から集束され
たエキシマレーザー光（後述）を照射して、配線パター
ンを形成する予定の位置の銅膜部を残すようにして、そ
の周囲の銅膜１０２を下地のセラミック基板１００が露
出するまで除去して溝１０４を形成し、配線パターン１
０２ａが形成された図１の（ｂ）の構造体を得る。な
お、上述のエキシマレーザー光は、ＫｒＦを媒質に用い
て発生された波長２４８ｎｍのレーザー光（レーザービ
ームともいう）である。また、本実施形態では、集光レ
ンズを用いてスポットサイズが直径１０μｍのビーム条
件で銅膜１０２に加工を行った。従って、除去された銅
膜の部分は１０μｍの幅を有する溝型状（溝１０４）と
なっている。また、配線パターン１０２ａを形成しよう
とする部分の銅膜１０２ｂの線幅すなわち配線パターン
１０２ａの幅は１０μｍである。 （１．３）配線パターン１０２ａの周囲を覆うようにレ
ジストパターン１０６を被着し、図１の（ｃ）の構造体
を得る。 （１．４）セラミック基板１００を含むこの構造体を塩
化鉄溶液中に浸漬し、レジストパターン１０６で覆われ
ていない部分の銅膜１０２ｂを除去して、図１の（ｄ）
の構造体を得る。 （１．５）通常のレジスト除去工程でレジストパターン
１０６を除去し、図１の（ｅ）の構造体を得る。 以上のべた（１．１）〜（１．５）の工程により、本実
施形態による配線パターンが所定の基板上に形成され
る。なお、いま述べた基板はセラミック基板に限定され
ず、他の絶縁板による基板であってもよい。(1.1) First, in FIG.
A copper film 102 having a thickness of 10 μm is formed on the ceramic substrate 100.
The state in which the is formed is shown. (1.2) Next, the focused excimer laser light (described later) is irradiated from above the copper film 102 to leave the copper film portion at the position where the wiring pattern is to be formed, and the copper around it. The film 102 is removed until the underlying ceramic substrate 100 is exposed to form a groove 104, and the wiring pattern 1 is formed.
The structure of FIG. 1B in which 02a is formed is obtained. The excimer laser light described above is a laser light (also referred to as a laser beam) having a wavelength of 248 nm generated by using KrF as a medium. Further, in the present embodiment, the copper film 102 is processed under the beam condition with a spot size of 10 μm in diameter using a condenser lens. Therefore, the removed copper film portion has a groove shape (groove 104) having a width of 10 μm. The line width of the copper film 102b in the portion where the wiring pattern 102a is to be formed, that is, the width of the wiring pattern 102a is 10 μm. (1.3) A resist pattern 106 is applied so as to cover the periphery of the wiring pattern 102a to obtain the structure shown in FIG. 1 (c). (1.4) This structure including the ceramic substrate 100 is dipped in an iron chloride solution to remove the copper film 102b in a portion not covered with the resist pattern 106, and then, as shown in FIG.
Obtain the structure of (1.5) The resist pattern 106 is removed by a normal resist removing process to obtain the structure shown in FIG. Through the above steps (1.1) to (1.5), the wiring pattern according to the present embodiment is formed on a predetermined substrate. The substrate just described is not limited to a ceramic substrate, and may be a substrate made of another insulating plate.
【００１３】なお、上述の工程中（１．２）においての
べたエキシマレーザー光の照射は、配線パターンを形成
しようとする部分の配線パターン１０２ａの周囲を軌跡
として描くように、いわゆる一筆書きにより行った。そ
の様子を理解し易くするように図２の（ａ）〜（ｃ）に
斜視図によって示した。なお、本実施形態では配線パタ
ーンの形成をエキシマレーザー光を照射することによっ
て行ったが、後述のように、エキシマレーザー光に限定
されず、本工程に適した任意のレーザー光の使用が可能
である。図２の（ａ）は、レーザー光２０１の照射開始
直後の状態を示し、図２の（ｂ）は、配線パターン１０
２ａに相当する銅膜に沿ってレーザー光２０１を照射し
ている途中の状態を示し、図２の（ｃ）は、配線パター
ン１０２ａに相当する銅膜が完全に描き終わる直前の様
子を示している。The irradiation of the solid excimer laser light in the above step (1.2) is performed by so-called one-stroke writing so that the periphery of the wiring pattern 102a in which the wiring pattern is to be formed is drawn as a locus. It was 2 (a) to 2 (c) are shown in perspective view so that the situation can be easily understood. In the present embodiment, the formation of the wiring pattern was performed by irradiating the excimer laser light, but as will be described later, it is not limited to the excimer laser light, and any laser light suitable for this step can be used. is there. 2A shows the state immediately after the start of irradiation with the laser beam 201, and FIG. 2B shows the wiring pattern 10
2A shows a state in which the laser beam 201 is being irradiated along the copper film corresponding to 2a, and FIG. 2C shows a state immediately before the copper film corresponding to the wiring pattern 102a is completely drawn. There is.
【００１４】上述のように第１の実施形態によれば、下
記のような効果が得られる。第一に、配線パターン１０
２ａはレーザー光２０１によりその周囲の銅膜１０２を
除去することにより残存した銅膜として形成されるの
で、レーザー光のスポットサイズによらず微細な配線パ
ターン１０２ａを形成することが可能となる。図３はこ
の理由を説明するための断面図であり、図３の（ａ），
（ｂ）とも、図１の（ｂ）工程に相当する基板状態を表
している。図３の（ａ）は、第１の実施形態の場合と同
様の直径１０μｍのスポットサイズのレーザー光２０１
を用いて、線幅が１０μｍの配線パターン１０２ａを形
成した場合を示している。一方、図３の（ｂ）は、第１
の実施形態の場合よりも大きな直径２０μｍのスポット
サイズのレーザー光２０１を用いて配線パターン１０２
ａを形成した場合を表している。図３の（ａ），（ｂ）
から明らかなように、配線パターンはは、基板上に予め
形成された導体膜に対してレーザー光を照射し、残存し
た導体パターンとして形成されるため、レーザー光のス
ポットサイズによらず、微細で高いアスペクト比の配線
パターンを得ることができる。As described above, according to the first embodiment, the following effects can be obtained. First, the wiring pattern 10
Since 2a is formed as a copper film remaining by removing the copper film 102 around it by the laser light 201, it is possible to form a fine wiring pattern 102a regardless of the spot size of the laser light. FIG. 3 is a cross-sectional view for explaining the reason, and FIG.
1B shows a substrate state corresponding to the step (b) of FIG. FIG. 3A shows a laser beam 201 having a spot size of 10 μm in diameter, which is the same as in the first embodiment.
Is used to form a wiring pattern 102a having a line width of 10 μm. On the other hand, FIG. 3B shows the first
The wiring pattern 102 is formed by using a laser beam 201 having a spot size of 20 μm, which is larger than that in the first embodiment.
The case where a is formed is shown. 3 (a), (b)
As is apparent from the above, the wiring pattern is formed as a remaining conductor pattern by irradiating the conductor film previously formed on the substrate with the laser light, and therefore the wiring pattern is fine regardless of the spot size of the laser light. A wiring pattern having a high aspect ratio can be obtained.
【００１５】第二に、レーザー光は優れた指向性を有す
るので、従来のサブスクラクティブ法やアディティブ法
のように配線パターンの側面がテーパを有するようなこ
とがなく、銅膜（導体膜）を異方的にエッチングするこ
とができる。そのため、膜厚の厚い銅膜に対しても、基
板に垂直な側面を有する配線パターンを形成することが
できる。例えば第１の実施形態で示したように、従来の
方法ではほぼ不可能であった線幅が１０μｍで膜厚が１
０μｍといった高いアスペクト比の配線パターンを容易
に形成することができる。Secondly, since the laser beam has excellent directivity, the side surface of the wiring pattern does not have a taper unlike the conventional subtractive method or additive method, and a copper film (conductor film) is formed. It can be anisotropically etched. Therefore, a wiring pattern having a side surface perpendicular to the substrate can be formed even on a thick copper film. For example, as shown in the first embodiment, the line width is 10 μm and the film thickness is 1 which is almost impossible by the conventional method.
A wiring pattern having a high aspect ratio of 0 μm can be easily formed.
【００１６】［第２の実施形態］図４は本発明の第２の
実施形態を説明する工程説明図である。本実施形態にお
いては、本発明による配線層間を接続するためのビアポ
ストの形成に本発明を適用した形態を説明する断面工程
説明図である。なお、ビアポストのビア（ＶＩＡ）は配
線層間の中継スルーホールを意味し、ポストは柱を意味
するから、ビアポストは中継スルーホールを埋めて形成
される導体支柱のことである。また、図４の（ａ）〜
（ｉ）は、セラミック基板上に銅−ポリイミド配線基板
を積層形成した複合配線基板の製造において実施した形
態を説明するための各状態を形成工程順に模式的に示し
た要部断面図である。以下、図４を参照しながら、本発
明によるビアポストの形成方法を説明する。[Second Embodiment] FIGS. 4A to 4C are process explanatory views for explaining a second embodiment of the present invention. In the present embodiment, it is a sectional process explanatory view for explaining an embodiment in which the present invention is applied to the formation of via posts for connecting wiring layers according to the present invention. The via (VIA) of the via post means a relay through hole between wiring layers, and the post means a pillar. Therefore, the via post is a conductor post formed by filling the relay through hole. In addition, FIG.
(I) is an essential part cross-sectional view schematically showing each state for explaining an embodiment in the production of a composite wiring board in which a copper-polyimide wiring board is laminated and formed on a ceramic substrate in the order of forming steps. Hereinafter, a method of forming via posts according to the present invention will be described with reference to FIG.
【００１７】まず、図４の（ａ）は、セラミック基板４
００上に膜厚が２５μｍで配線幅が５０μｍのタングス
テン（Ｗ）からなる下層配線４０２が形成されている基
板を表わしている。ここで、下層配線とは、後工程でこ
の配線の上方に形成される上層配線と区別して名付けた
配線名である。次いで、この基板上の全面に、下地とな
る薄い無電解銅めっきの形成に続いて電解銅めっきを施
し、合計の膜厚が５０μｍの銅膜（導体膜）４０４を形
成して図４の（ｂ）の構造体を得る。First, FIG. 4A shows a ceramic substrate 4
00, a lower layer wiring 402 made of tungsten (W) having a film thickness of 25 μm and a wiring width of 50 μm is formed on the substrate. Here, the lower layer wiring is a wiring name that is named separately from the upper layer wiring formed above this wiring in a later step. Next, on the entire surface of this substrate, electrolytic copper plating is performed following formation of a thin electroless copper plating as a base, and a copper film (conductor film) 404 having a total film thickness of 50 μm is formed to form (in FIG. The structure of b) is obtained.
【００１８】さらに、第１の実施形態の場合と同様に基
板の上方からエキシマレーザー光を照射して、回路パタ
ーンを形成する予定の位置の銅膜４０４の一部の回路パ
ターン４０４ａ，４０４ｂを残すようにして、その周囲
の銅膜４０４を下層配線４０２が露出するまで除去し、
例えば４個の溝４０６ａ，４０６ｂ，４０６ｃ，４０６
ｄを形成し、図４の（ｃ）の構造体を得る。なお、ここ
でエキシマレーザー光の照射によるエッチングは、第１
の実施形態と同様の条件で行い、形成された溝４０６
ａ，４０６ｂ，４０６ｃ，４０６ｄは、いずれも１０μ
ｍ強の幅を有している。また、回路パターン４０４ａ，
４０４ｂは、いずれも円柱形のパターンであり、その直
径が２５μｍとなるように加工した。さらに、図４の
（ｄ）に示すように、フォトリソグラフィにより、回路
パターン４０４ａ，４０４ｂのそれぞれ上面及び側面を
覆うレジストパターン４０８ａ，４０８ｂを形成する。
そして、レジストパターン４０８ａ，４０８ｂで被覆さ
れていない部分の銅膜４０４ｃ，４０４ｄ，４０４ｅを
塩化鉄溶液によりエッチング除去して、図４の（ｅ）に
示すような構造体を得る。Further, as in the case of the first embodiment, excimer laser light is irradiated from above the substrate to leave a part of the circuit patterns 404a and 404b of the copper film 404 at the position where the circuit pattern is to be formed. Thus, the copper film 404 around it is removed until the lower layer wiring 402 is exposed,
For example, four grooves 406a, 406b, 406c, 406
d is formed to obtain the structure of FIG. Here, the etching by the irradiation of the excimer laser light is
Groove 406 formed under the same conditions as in the embodiment of FIG.
a, 406b, 406c, 406d are all 10 μ
It has a width of a little over m. In addition, the circuit patterns 404a,
Each of 404b has a columnar pattern and was processed to have a diameter of 25 μm. Further, as shown in FIG. 4D, photolithography is performed to form resist patterns 408a and 408b that cover the upper and side surfaces of the circuit patterns 404a and 404b, respectively.
Then, the copper films 404c, 404d, 404e in the portions not covered with the resist patterns 408a, 408b are removed by etching with an iron chloride solution to obtain a structure as shown in FIG.
【００１９】続いて、レジストパターン４０８ａ，４０
８ｂを通常のレジスト除去工程で除去し、図４の（ｆ）
に示すような構造体を得る。なお、この工程の完了によ
り、下層配線４０２に電気的に接続する回路パターン４
０４ａ，４０４ｂが形成される。この回路パターン４０
４ａ，４０４ｂは下層配線４０２と後工程でその上層に
形成される上層配線（例えば図４の（ｉ）の４１２ａ，
４１２ｂ）と電気的に接続するための層間接続部となる
ので、以後ビアポストと称する。さらに、図４の（ｇ）
に示す構造体のように、上面にポリイミド樹脂をコーテ
ィングした後、熱処理を行って硬化させ、ポリイミド樹
脂膜４１０を形成する。次いで、研磨等の手法により、
ビアポスト４０４ａ，４０４ｂ上のポリイミド樹脂膜４
１０が除去されるまでポリイミド樹脂膜４１０のエッチ
バックを行い、その膜厚を７５μｍとして、図４の
（ｈ）に示す構造体を得る。終りに、フォトリソグラフ
ィ及びめっきにより、上層配線４１２ａ，４１２ｂを形
成して図４の（ｉ）に示す構造体を得る。以上の（ａ）
〜（ｉ）の工程により、セラミック配線基板上に銅−ポ
リイミド配線基板を積層形成し、上下の配線層間をビア
ポストにより電気的に接続した複合配線基板が形成され
る。Subsequently, resist patterns 408a, 40
8b is removed by a normal resist removing process, and then, as shown in FIG.
A structure as shown in is obtained. By the completion of this process, the circuit pattern 4 electrically connected to the lower layer wiring 402.
04a, 404b are formed. This circuit pattern 40
4a and 404b are lower layer wirings 402 and upper layer wirings (for example, 412a in (i) of FIG.
412b) serves as an interlayer connection portion for electrically connecting to the contact portion 412b), and is hereinafter referred to as a via post. Furthermore, (g) of FIG.
After the polyimide resin is coated on the upper surface as in the structure shown in FIG. 1, heat treatment is performed to cure the polyimide resin, thereby forming a polyimide resin film 410. Then, by a technique such as polishing,
Polyimide resin film 4 on via posts 404a and 404b
The polyimide resin film 410 is etched back until 10 is removed, and the film thickness is set to 75 μm to obtain the structure shown in FIG. Finally, upper layer wirings 412a and 412b are formed by photolithography and plating to obtain the structure shown in FIG. 4 (i). Above (a)
Through steps (i) to (i), a composite wiring board is formed by laminating a copper-polyimide wiring board on a ceramic wiring board and electrically connecting upper and lower wiring layers by via posts.
【００２０】以上のように第２の実施形態によれば、ア
スペクト比が２程度の回路パターンも容易に形成するこ
とができる。従って、前述の第１の実施形態と併せて第
２の実施形態を配線基板の製造方法に採用することによ
り、配線基板の飛躍的な高密度化を可能にすることがで
きる効果が得られる。特に、第２の実施形態の場合、ビ
アポストは上下の配線層間を接続する目的から、下層配
線上の層間絶縁体膜の膜厚と同等の例えば５０μｍ程度
の、配線パターンと比較して厚い膜厚が必要とされてい
る。そのため、従来の回路パターンの製造方法によれ
ば、例えば５０μｍの膜厚では、アスペクト比が０．５
としても、直径１００μｍの底面を有するビアポストが
形成されてしまうことになる。従って、配線基板の高密
度化のために配線パターンを微細かつ高アスペクト比で
形成できたとしても、層間接続部（ビアポスト）が前述
のように大面積を占有してしまうため、全体として配線
密度の大幅な向上は望めなくなっていたことから考え
て、上述の効果は尚更であるということができる。As described above, according to the second embodiment, a circuit pattern having an aspect ratio of about 2 can be easily formed. Therefore, by adopting the second embodiment together with the above-described first embodiment in the method for manufacturing the wiring board, it is possible to obtain an effect that it is possible to dramatically increase the density of the wiring board. In particular, in the case of the second embodiment, for the purpose of connecting the upper and lower wiring layers, the via post is thicker than the wiring pattern, for example, about 50 μm, which is equivalent to the thickness of the interlayer insulating film on the lower wiring. Is needed. Therefore, according to the conventional circuit pattern manufacturing method, for example, when the film thickness is 50 μm, the aspect ratio is 0.5.
In that case, a via post having a bottom surface with a diameter of 100 μm will be formed. Therefore, even if a wiring pattern can be formed with a fine and high aspect ratio in order to increase the density of the wiring board, the interlayer connection (via post) occupies a large area as described above, so that the wiring density as a whole is reduced. It can be said that the above-mentioned effect is even more remarkable in view of the fact that it has become impossible to expect a significant improvement in
【００２１】［第３の実施形態］図５は本発明の第３の
実施形態を説明する工程説明図である。本実施形態にお
いては、主に配線基板上へのベアチップ実装において必
要な半導体素子電極上へのバンプ電極の形成について説
明する。また、図５の（ａ）〜（ｆ）は、パッシベーシ
ョン工程後の半導体素子に対し、ベアチップ実装におい
て必要なバンプ電極の形成を説明するための各ステップ
状態を形成工程順に模式的に示した要部断面図である。
以下、図５を参照しながら、本発明によるバンプ電極の
形成方法を説明する。[Third Embodiment] FIGS. 5A to 5C are process explanatory views for explaining a third embodiment of the present invention. In this embodiment, the formation of bump electrodes on the semiconductor element electrodes, which is necessary for bare chip mounting on a wiring board, will be mainly described. In addition, FIGS. 5A to 5F are schematic diagrams showing, in the order of forming steps, step states for explaining formation of bump electrodes necessary for bare chip mounting on the semiconductor element after the passivation step. FIG.
Hereinafter, a method of forming bump electrodes according to the present invention will be described with reference to FIG.
【００２２】まず、図５の（ａ）はベアチップと呼ばれ
る状態の半導体素子を示し、所定の半導体プロセスを経
て完成された素子領域を有するシリコン基板上にアルミ
ニウム等からなる配線５０２及び窒化シリコン等からな
るパッシベーション膜５０４ａ及び５０４ｂが形成され
ている。なお、パッシベーション膜５０４ａ及びパッシ
ベーション膜５０４ｂの間の開口部に露出した部分の配
線５０２の領域は特に半導体素子の電極５０２ａとして
機能する部分である。次に、この基板上の全面に、下地
となる薄い無電解銅めっきの形成に続いて電解銅めっき
を施し、膜厚が５０μｍの銅膜（導体膜）５０６を形成
して図５の（ｂ）の構造体を得る。First, FIG. 5 (a) shows a semiconductor element in a state called a bare chip, in which a wiring 502 made of aluminum or the like and silicon nitride or the like are formed on a silicon substrate having an element region completed through a predetermined semiconductor process. Passivation films 504a and 504b are formed. Note that the region of the wiring 502 that is exposed in the opening between the passivation film 504a and the passivation film 504b is a portion that particularly functions as the electrode 502a of the semiconductor element. Next, on the entire surface of this substrate, electrolytic copper plating is performed following formation of a thin electroless copper plating as a base, and a copper film (conductor film) 506 having a film thickness of 50 μm is formed. ) Structure is obtained.
【００２３】さらに、第１の実施形態の場合と同様に基
板の上方からエキシマレーザー光を照射して、回路パタ
ーンすなわちバンプ電極を形成する予定の位置の銅膜５
０６ａを残すようにして、その周囲の銅膜５０６を下地
のパッシベーション膜５０４ａ及びパッシベーション膜
５０４ｂが露出するまで除去し、溝５０８ａ，５０８ｂ
を形成し、図５の（ｃ）の構造体を得る。なお、ここで
エキシマレーザー光の照射によるエッチングは、第１の
実施形態と同様の条件で行い、形成された溝５０８ａ，
５０８ｂは、いずれも１０μｍ強の幅を有している。ま
た、銅膜５０６ａは５０μｍ×７５μｍの長方形パター
ンとなるように加工した。さらに、図５の（ｄ）に示す
ように、フォトリソグラフィにより、回路パターンの銅
膜５０６ａの上面及び側面を覆うレジストパターン５１
０を形成する。そして、レジストパターン５１０で被覆
されていない部分の銅膜５０６ｂ，５０６ｃを塩化鉄溶
液によりエッチング除去して、図５の（ｅ）に示すよう
な構造体を得る。続いて、レジストパターン５１０を通
常のレジスト除去工程で除去し、図５の（ｆ）に示すよ
うな構造体を得る。以上の（ａ）〜（ｆ）の工程によ
り、半導体素子の電極５０２ａの上に形成された銅膜５
０６ａに相当するものであるが、ベアチップの実装時に
使用される回路パターンとしてのバンプ電極５０６ａの
形成が終了する。Further, as in the case of the first embodiment, the copper film 5 at a position where a circuit pattern, that is, a bump electrode is to be formed by irradiating an excimer laser beam from above the substrate.
06a is left, and the copper film 506 around it is removed until the underlying passivation film 504a and the passivation film 504b are exposed, and the trenches 508a and 508b are removed.
Are formed to obtain the structure shown in FIG. Here, the etching by the irradiation of the excimer laser light is performed under the same conditions as in the first embodiment to form the grooves 508a,
Each of 508b has a width of a little over 10 μm. Further, the copper film 506a was processed so as to have a rectangular pattern of 50 μm × 75 μm. Further, as shown in FIG. 5D, a resist pattern 51 covering the upper surface and the side surface of the copper film 506a of the circuit pattern is formed by photolithography.
Form 0. Then, the copper films 506b and 506c in the portions not covered with the resist pattern 510 are removed by etching with an iron chloride solution to obtain a structure as shown in FIG. Then, the resist pattern 510 is removed by a normal resist removing process, and a structure as shown in FIG. 5F is obtained. The copper film 5 formed on the electrode 502a of the semiconductor element by the above steps (a) to (f)
Although it corresponds to 06a, the formation of the bump electrode 506a as the circuit pattern used when the bare chip is mounted is completed.
【００２４】上述のバンプ電極は、配線基板側の電極と
の接続不良を防止するために、ビアポストと同様に大き
い膜厚が要求されながらも、配線基板上に素子実装を行
った状態におけるモジュールとしての高密度化を達成す
るために、微細なパターンであることが要求される。そ
ればかりでなく、ビアポストの場合より更に回路パター
ンとして要求される技術水準は高く、基板電極との接続
を確実に行うためには、半導体素子内でのバンプ電極の
膜厚が均一であり、かつその形状も優れていることが必
要である。中でも、その上面が平坦であることが強く要
求されているのが現状である。しかし、従来の技術で
は、従来例の図７の（ｄ）又は（ｅ）によって説明した
ような問題点があって、上述の要請を全て満足させるこ
とは不可能であった。The above bump electrode is required to have a large film thickness like the via post in order to prevent a defective connection with the electrode on the wiring board side, but as a module in a state where elements are mounted on the wiring board. In order to achieve high density, it is required to have a fine pattern. Not only that, the technical level required for the circuit pattern is higher than that of the via post, and in order to reliably connect with the substrate electrode, the film thickness of the bump electrode in the semiconductor element is uniform, and Its shape must also be excellent. Above all, it is the current situation that the upper surface is strongly required to be flat. However, in the conventional technique, there is a problem as described with reference to FIG. 7D or 7E of the conventional example, and it is impossible to satisfy all the above requirements.
【００２５】しかし、上述の第３の実施形態によれば、
膜厚の均一性に優れたものが得られ、さらに微細でかつ
形状の優れた高いアスペクト比のバンプ電極を形成する
ことができる画期的な優れた効果が得られる。なお、上
述の第１、第２及び第３の実施形態では、回路パターン
の加工にいずれもエキシマレーザービームを用いた場合
について説明したが、本発明の実施において使用される
レーザー光は、エキシマレーザーに限定されず、加工の
用途によって他の炭酸ガス（ＣＯ２）レーザーやＹＡＧ
レーザー等の他のレーザーを用いても、本発明に適用可
能である。ただ、エキシマレーザーには、明確な機構は
未解明ながら、実用上下記のような独特の利点を有する
ので、本発明のような常識的なレーザー加工の対象物に
比して厚さが薄いもの等を微細に加工するには、エキシ
マレーザーの優位性が発揮されるのである。However, according to the third embodiment described above,
A film having excellent film thickness uniformity can be obtained, and an epoch-making excellent effect that a bump electrode having a fine aspect and a high aspect ratio and a high aspect ratio can be formed can be obtained. In addition, in the above-mentioned first, second and third embodiments, the case where the excimer laser beam is used for the processing of the circuit pattern is described, but the laser light used in the practice of the present invention is an excimer laser beam. However, other carbon dioxide (CO 2 ) laser or YAG depending on the processing application
Other lasers such as a laser can be used in the present invention. However, the excimer laser has the following unique advantages in practical use, although its clear mechanism has not yet been clarified. Therefore, the excimer laser has a smaller thickness than the object of common-sense laser processing such as the present invention. The excimer laser has an advantage in finely processing such as.
【００２６】すなわち、他のレーザー方式として代表的
に知られているＣＯ２レーザーやＹＡＧレーザーのよう
な赤外線による溶融や気化等の熱的加工プロセスによる
ものとは異なり、エキシマレーザーは可視光より短波長
の紫外線による非熱的な機構によって低温で加工される
ので、被エッチング物への損傷が極めて少なく、そのた
め加工端面の形状が優れた高精度の加工が可能である。
また、本実施形態の銅膜のように熱伝導性の大きい導体
に対しても、ビームの当たった場所のみの急速な加工例
えば瞬時の切断等が可能である（：被エッチング物の材
質は異なるが、例えば、溶接学会編、溶接・接合便覧、
平成２年９月３０日、丸善株式会社発行、６７２頁、図
３・５５参照）。その他、材料によって選択的な加工が
可能なことから、例えば積層材料では上層部のみの除去
も可能である等、上述の実施形態で示したような製品の
製造に好適であるということができる。That is, unlike a laser processing method such as CO 2 laser or YAG laser, which is typically known as another laser method, by a thermal processing process such as melting or vaporization by infrared rays, the excimer laser is shorter than visible light. Since it is processed at a low temperature by a non-thermal mechanism using ultraviolet light of a wavelength, damage to the object to be etched is extremely small, and therefore, highly accurate processing with an excellent processed end face shape is possible.
Further, even for a conductor having a large thermal conductivity such as the copper film of the present embodiment, it is possible to perform rapid processing only at a place where the beam hits, for example, instantaneous cutting (: different materials to be etched). However, for example, the Welding Society edition, Welding and Joining Handbook,
Issued by Maruzen Co., Ltd., September 30, 1990, page 672, see FIG. 3-55). In addition, since it can be selectively processed depending on the material, it can be said that it is suitable for manufacturing the product as shown in the above-described embodiment, for example, it is possible to remove only the upper layer portion of the laminated material.
【００２７】さらに、上述の第１、第２及び第３の実施
形態では、セラミック配線基板の配線パターン形成やセ
ラミック配線基板上に銅−ポリイミド配線基板を積層形
成した複合配線基板におけるビアポスト形成、また半導
体素子上へのバンプ電極の形成に、本発明を実施した形
態について説明したが、本発明の実施可能な適用範囲は
これらに限定されない。すなわち、その他の薄膜多層配
線基板やプリント基板、またＴＡＢテープ、フレキシブ
ル配線基板等の配線基板全般、あるいは半導体素子以外
の電子部品全般にわたっても、その製造工程中の回路パ
ターンの形成工程において適用可能である。Further, in the above-mentioned first, second and third embodiments, the wiring pattern formation of the ceramic wiring board, the via post formation in the composite wiring board in which the copper-polyimide wiring board is laminated and formed on the ceramic wiring board, and Although the embodiment of the present invention has been described for forming the bump electrode on the semiconductor element, the applicable range of the present invention is not limited thereto. That is, it can be applied to other thin-film multilayer wiring boards and printed boards, wiring boards such as TAB tapes and flexible wiring boards, and electronic components other than semiconductor elements in the process of forming circuit patterns during the manufacturing process. is there.
【００２８】[0028]
【発明の効果】以上のように本発明によれば、基板上に
形成した導体膜の一部をレーザー光の照射により除去し
て導体膜と隔離する溝を形成し、この溝の内側に形成さ
れた導体膜の一部のパターン状の導体膜の上面及び側面
をレジスト膜で被覆し、このレジスト膜で被覆されたパ
ターン状の導体膜以外の導体膜を除去し、レジスト膜を
除去して基板上にパターン状の導体膜からなる回路パタ
ーンを形成するから、膜厚の均一性が優れ、さらに微細
で形状の優れた高アスペクト比の回路パターンを基板上
に形成できる方法が得られた。As described above, according to the present invention, a part of the conductor film formed on the substrate is removed by irradiation with laser light to form a groove which is isolated from the conductor film, and is formed inside the groove. The upper surface and the side surface of the patterned conductor film of a part of the patterned conductor film are covered with a resist film, the conductor film other than the patterned conductor film covered with the resist film is removed, and the resist film is removed. Since the circuit pattern made of the patterned conductor film is formed on the substrate, there has been obtained a method capable of forming a circuit pattern having a high aspect ratio, which is excellent in film thickness uniformity, fine, and excellent in shape.
【図１】本発明の第１の実施形態を説明する工程説明図
である。FIG. 1 is a process explanatory diagram illustrating a first embodiment of the present invention.
【図２】図１の工程図中レーザー光の照射による回路パ
ターンの形成方法のを説明する模式斜視図である。FIG. 2 is a schematic perspective view illustrating a method of forming a circuit pattern by irradiating a laser beam in the process diagram of FIG.
【図３】図１の形成方法で得られる回路パターンの高ア
スペクト比を説明する模式断面図である。3 is a schematic cross-sectional view illustrating a high aspect ratio of a circuit pattern obtained by the forming method of FIG.
【図４】本発明の第２の実施形態を説明する工程説明図
である。FIG. 4 is a process explanatory diagram illustrating a second embodiment of the present invention.
【図５】本発明の第３の実施形態を説明する工程説明図
である。FIG. 5 is a process explanatory diagram illustrating a third embodiment of the present invention.
【図６】従来の回路パターンのサブストラクティブ形成
方法を示す工程説明図である。FIG. 6 is a process explanatory view showing a conventional circuit pattern subtractive formation method.
【図７】従来の回路パターンの別のアディティブ形成方
法を示す工程説明図である。FIG. 7 is a process explanatory view showing another conventional method of forming an additive of a circuit pattern.
１，１ａ，１ｂ，１ｃ，１ｄ，１ｆ，１ｅ 回路パター
ン ２ 基板 ３，３ａ レジストパターン ４ 未貫通穴 １００ セラミック基板 １０２，１０２ｂ 銅膜 １０２ａ 配線パターン １０４ 溝 １０６ レジストパターン ２０１ レーザー光 ４００ セラミック基板 ４０２ 下層配線 ４０４，４０４ｃ，４０４ｄ，４０４ｅ 銅膜 ４０４ａ，４０４ｂ 回路パターン（ビアポスト） ４０６ａ，４０６ｂ，４０６ｃ，４０６ｄ 溝 ４０８ａ，４０８ｂ レジストパターン ４１２ａ，４１２ｂ 上層配線 ５００ シリコン基板 ５０２ 配線 ５０２ａ 電極 ５０４ａ，５０４ｂ パッシベーション膜 ５０６，５０６ｂ，５０６ｃ 銅膜 ５０６ａ バンプ電極（銅膜） ５０８ａ，５０８ｂ 溝 ５１０ レジストパターン1, 1a, 1b, 1c, 1d, 1f, 1e Circuit pattern 2 Substrate 3, 3a Resist pattern 4 Non-through hole 100 Ceramic substrate 102, 102b Copper film 102a Wiring pattern 104 Groove 106 Resist pattern 201 Laser light 400 Ceramic substrate 402 Lower layer Wiring 404, 404c, 404d, 404e Copper film 404a, 404b Circuit pattern (via post) 406a, 406b, 406c, 406d Groove 408a, 408b Resist pattern 412a, 412b Upper layer wiring 500 Silicon substrate 502 Wiring 502a Electrode 504a, 504b Passivation film 506 506b, 506c Copper film 506a Bump electrode (copper film) 508a, 508b Groove 510 Resist pattern
───────────────────────────────────────────────────── フロントページの続き (72)発明者 中久木 穂 東京都港区虎ノ門１丁目７番12号 沖電気 工業株式会社内 (72)発明者 板谷 哲 新潟県上越市福田町１番地 沖プリンテッ ドサーキット株式会社内 ──────────────────────────────────────────────────続 き Continuing on the front page (72) Inventor: Ho Nakashiki 1-7-12 Toranomon, Minato-ku, Tokyo Oki Electric Industry Co., Ltd. Circuit Corporation
Claims (5)
膜の一部をレーザー光の照射により除去して前記導体膜
と隔離する溝を形成し、 この溝の内側に形成された前記導体膜の一部のパターン
状の導体膜の上面及び側面をレジスト膜で被覆し、 このレジスト膜で被覆された前記パターン状の導体膜以
外の前記導体膜を湿式法により除去し、 前記レジスト膜を除去して前記基板上に前記パターン状
の導体膜からなる回路パターンを形成することを特徴と
する回路パターンの形成方法。1. After forming a conductor film on a substrate, a part of the conductor film is removed by irradiation with laser light to form a groove for separating from the conductor film, and the groove formed inside the groove is formed. The upper surface and the side surface of a part of the patterned conductor film of the conductor film is covered with a resist film, and the conductor film other than the patterned conductor film covered with the resist film is removed by a wet method, Is formed to form a circuit pattern made of the patterned conductor film on the substrate.
ムであることを特徴とする請求項１記載の回路パターン
の形成方法。2. The method of forming a circuit pattern according to claim 1, wherein the laser light is an excimer laser beam.
路パターンは配線パターンであることを特徴とする請求
項１又は請求項２記載の回路パターンの形成方法。3. The method for forming a circuit pattern according to claim 1, wherein the substrate is a single-layer wiring substrate, and the circuit pattern is a wiring pattern.
路パターンはビアポストであることを特徴とする請求項
１又は請求項２記載の回路パターンの形成方法。4. The method for forming a circuit pattern according to claim 1, wherein the substrate is a multilayer wiring substrate, and the circuit pattern is a via post.
あり、前記回路パターンはバンプ電極であることを特徴
とする請求項１又は請求項２記載の回路パターンの形成
方法。5. The method for forming a circuit pattern according to claim 1, wherein the substrate is a bare chip semiconductor element, and the circuit pattern is a bump electrode.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26687395A JPH09116255A (en) | 1995-10-16 | 1995-10-16 | Formation of circuit pattern |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26687395A JPH09116255A (en) | 1995-10-16 | 1995-10-16 | Formation of circuit pattern |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09116255A true JPH09116255A (en) | 1997-05-02 |
Family
ID=17436843
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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| JP26687395A Pending JPH09116255A (en) | 1995-10-16 | 1995-10-16 | Formation of circuit pattern |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09116255A (en) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6822332B2 (en) | 2002-09-23 | 2004-11-23 | International Business Machines Corporation | Fine line circuitization |
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| CN117817137A (en) * | 2024-03-05 | 2024-04-05 | 四川富乐华半导体科技有限公司 | Manufacturing method of ceramic copper-clad carrier plate with customizable roughness |
-
1995
- 1995-10-16 JP JP26687395A patent/JPH09116255A/en active Pending
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