JPH09113586A - Sensitivity testing device for input amplifier of semiconductor device - Google Patents
Sensitivity testing device for input amplifier of semiconductor deviceInfo
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は半導体デバイスにお
ける入力増幅器の感度をテストするテスト装置に関する
ものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a test device for testing the sensitivity of an input amplifier in a semiconductor device.
【０００２】[0002]
【従来の技術】半導体デバイス内に設けられた入力増幅
器のうち、その増幅器の出力がそのままの形態で半導体
デバイスから出力されるものは、アナログテスタでその
増幅器の感度をテストしていた。2. Description of the Related Art Among input amplifiers provided in a semiconductor device, the output of the amplifier is output from the semiconductor device as it is, and the sensitivity of the amplifier is tested by an analog tester.
【０００３】[0003]
【発明が解決しようとする課題】しかしながら、例えば
図２に示す如く入力増幅器３２の出力がカウンタ３３で
カウントされるような半導体デバイスでは、出力端子Ｏ
1、Ｏ2、・・・Ｏ8に生じる電圧は入力増幅器３２の出
力とは全く形態が異なったものとなっているので、アナ
ログテスタでは判別することができない。However, in the semiconductor device in which the output of the input amplifier 32 is counted by the counter 33 as shown in FIG. 2, for example, the output terminal O
Since the voltage generated at 1 , O 2 , ... O 8 is completely different from the output of the input amplifier 32, it cannot be discriminated by the analog tester.
【０００４】本発明は入力増幅器の出力が異なった信号
形態に変換されて出力されるような半導体デバイスにお
ける入力増幅器の感度をテストする装置を提供すること
を目的とする。An object of the present invention is to provide an apparatus for testing the sensitivity of an input amplifier in a semiconductor device in which the output of the input amplifier is converted into different signal forms and output.
【０００５】[0005]
【課題を解決するための手段】上記の目的を達成するた
め本発明では、入力増幅器と、該入力増幅器の出力によ
って動作しディジタルデータを出力するディジタル回路
とを有する半導体デバイスにおける前記入力増幅器の感
度をテストするテスト装置において、パルスを出力する
ロジックテスタと；前記ロジックテスタの出力レベルを
減衰させて前記半導体デバイスの入力端子に印加するレ
ベル減衰回路と；前記半導体デバイスの出力データを前
記ロジックテスタに導びく手段とを設けており、前記ロ
ジックテスタは前記半導体デバイスからの出力データに
基づいて前記入力増幅器の感度の良否を判定する機能を
有している。In order to achieve the above-mentioned object, the present invention provides a sensitivity of the input amplifier in a semiconductor device having an input amplifier and a digital circuit which operates by the output of the input amplifier and outputs digital data. A logic tester for outputting a pulse; a level attenuating circuit for attenuating an output level of the logic tester and applying the same to an input terminal of the semiconductor device; and an output data of the semiconductor device for the logic tester. The logic tester has a function of judging whether the sensitivity of the input amplifier is good or bad based on the output data from the semiconductor device.
【０００６】このようなテスト装置によると、ロジック
テスタの出力電圧が通常よりも低いレベルで半導体デバ
イスに入力される。このとき、半導体デバイス内の入力
増幅器が正常な感度をもっていれば、ディジタル回路の
出力データは正常なデータとなるので、判定結果は良好
となる。しかし、前記入力増幅器の感度が不良又は不充
分であると、ディジタル回路は正常に動作しないので、
その出力データも予定したものとは異なったものとなる
ことから、入力増幅感度は不良と判定される。According to such a test apparatus, the output voltage of the logic tester is input to the semiconductor device at a lower level than usual. At this time, if the input amplifier in the semiconductor device has normal sensitivity, the output data of the digital circuit will be normal data, and the determination result will be good. However, if the sensitivity of the input amplifier is poor or insufficient, the digital circuit will not operate normally.
Since the output data also differs from the expected data, the input amplification sensitivity is determined to be defective.
【０００７】また、本発明では、パルスを増幅する入力
増幅器と、該入力増幅器で増幅されたパルスをカウント
するカウンタとを有する半導体デバイスにおける前記入
力増幅器の感度をテストするテスト装置において、前記
入力増幅器へパルスを供給するパルス供給回路と；前記
カウンタの出力電圧を基準電圧と比較する比較回路と；
予め期待した期待パターンを与える手段と；前記比較回
路の出力を前記期待パターンと比較する比較論理回路
と；前記比較論理回路の出力に基づいて前記入力増幅器
の良否を判定する判定回路とを設けている。Further, according to the present invention, in a test apparatus for testing the sensitivity of the input amplifier in a semiconductor device having an input amplifier for amplifying a pulse and a counter for counting the pulse amplified by the input amplifier, the input amplifier is provided. A pulse supply circuit for supplying a pulse to the counter; a comparison circuit for comparing the output voltage of the counter with a reference voltage;
A means for giving an expected pattern expected in advance; a comparison logic circuit for comparing the output of the comparison circuit with the expected pattern; and a judgment circuit for judging the quality of the input amplifier based on the output of the comparison logic circuit. There is.
【０００８】[0008]
【発明の実施の形態】以下、本発明の実施形態を図面を
参照して説明する。１はロジックテスタであり、本体ユ
ニット１Ａと、ケーブル１Ｂと、テストステーション
（テストヘッド）１Ｃとから成っている。Embodiments of the present invention will be described below with reference to the drawings. Reference numeral 1 is a logic tester, which comprises a main unit 1A, a cable 1B, and a test station (test head) 1C.
【０００９】本体ユニット１Ａには、パターンメモリ５
を有するパターン発生器４と、タイミング発生器６と、
パターン発生器４からの出力データを整形する波形整形
回路７と、テストステーション１Ｃを介してテストボー
ド１７側へ与える入力電圧を発生する入力電圧発生回路
８と、テストボード１７側からテストステーション１Ｃ
側へ与えられる出力データのレベルが充分あるか否かの
比較基準電圧を発生する基準電圧発生回路９と、その比
較結果が予め期待したパターンと一致しているか否か比
較する論理比較回路１０と、その結果をファイリングす
るファイルメモリ１１と、良否判定回路１２と、良否表
示部１３と、試料（この場合、半導体デバイス３０）用
の電源電圧を与える試料用電源１４とが設けられてい
る。The main unit 1A includes a pattern memory 5
A pattern generator 4 having:
A waveform shaping circuit 7 that shapes the output data from the pattern generator 4, an input voltage generation circuit 8 that generates an input voltage applied to the test board 17 side via the test station 1C, and a test station 1C from the test board 17 side.
A reference voltage generating circuit 9 for generating a comparison reference voltage for determining whether or not the level of output data provided to the side is sufficient, and a logical comparison circuit 10 for comparing whether or not the comparison result matches a pattern expected in advance. A file memory 11 for filing the result, a pass / fail judgment circuit 12, a pass / fail display unit 13, and a sample power supply 14 for giving a power supply voltage for a sample (in this case, the semiconductor device 30) are provided.
【００１０】一方、テストステーション１Ｃには、ドラ
イバ回路１５と、比較回路１６が設けられている。ドラ
イバ回路１５は図４に示すように、２つのアナログスイ
ッチ２３、２４から成っている。これらのアナログスイ
ッチ２３、２４の入力端子２１、２２は入力電圧発生回
路８に接続されており、入力端子２１には図６（ａ）に
示す如くハイレベル（例えば５Ｖ）の直流電圧が与えら
れ、入力端子２２には図６（ｂ）に示す如くローレベル
（例えば０Ｖ）の直流電圧が与えられる。On the other hand, the test station 1C is provided with a driver circuit 15 and a comparison circuit 16. The driver circuit 15 is composed of two analog switches 23 and 24 as shown in FIG. The input terminals 21 and 22 of these analog switches 23 and 24 are connected to the input voltage generation circuit 8, and a high level (for example, 5V) DC voltage is applied to the input terminal 21 as shown in FIG. 6A. A low level (for example, 0 V) DC voltage is applied to the input terminal 22 as shown in FIG.
【００１１】これらのアナログスイッチ２３、２４の出
力側は共通に出力端子２５に接続されている。また、制
御端子２０には波形整形回路７から図６（ｃ）の如きパ
ルス信号が与えられる。The output sides of these analog switches 23 and 24 are commonly connected to an output terminal 25. Further, a pulse signal as shown in FIG. 6C is given from the waveform shaping circuit 7 to the control terminal 20.
【００１２】このパルス信号のハイレベル期間にはアナ
ログスイッチ２３がＯＮし、ローレベル期間にはアナロ
グスイッチ２４がＯＮするようになっているものとする
と、出力端子２５には、図６（ｄ）に示す如く、波高値
が５Ｖでパルス幅が（ｃ）のパルスの幅に一致したパル
スが生じることになる。Assuming that the analog switch 23 is turned on during the high level period of this pulse signal and the analog switch 24 is turned on during the low level period, the output terminal 25 has the output shown in FIG. As shown in, a pulse having a peak value of 5 V and a pulse width corresponding to the pulse width of (c) is generated.
【００１３】尚、制御パルス（ｃ）のハイレベルでアナ
ログスイッチ２４がＯＮ、ローレベルでアナログスイッ
チ２３がＯＮするようにしてもよく、そのようにした場
合には、出力パルス（ｄ）は制御パルス（ｃ）に対し、
１８０゜位相がずれたものとなる。また、入力端子２２
へ加えられるローレベル電圧を０Ｖとせずに例えば１Ｖ
としてもよく、その場合には、出力パルス（ｄ）のロー
レベルも１Ｖとなる。The analog switch 24 may be turned on when the control pulse (c) is at a high level, and the analog switch 23 may be turned on when the control pulse (c) is at a low level. In such a case, the output pulse (d) is controlled. For pulse (c),
180 ° out of phase. Also, the input terminal 22
For example, the low level voltage applied to
In that case, the low level of the output pulse (d) is also 1V.
【００１４】前記ドライバ回路１５の出力パルスはテス
トボード１７上に設けられた減衰回路１８で数ｍＶ程度
に低下されてから図２に示す半導体デバイス３０の入力
端子３１へ印加される。減衰回路１８は図３に示すよう
に前記ドライバ回路１５の出力端子２５からのパルスを
受ける入力端子２６と、減衰器２７と、抵抗Ｒ1、ディ
カップリングコンデンサＣ1と出力端子２８とから成っ
ている。一般にロジックテスタ１のドライバ回路１５は
出力抵抗が５０Ωとなるように形成されているので、減
衰回路１８の終端抵抗Ｒ1として５０Ωの抵抗を用い
る。The output pulse of the driver circuit 15 is reduced to about several mV by the attenuator circuit 18 provided on the test board 17, and then applied to the input terminal 31 of the semiconductor device 30 shown in FIG. As shown in FIG. 3, the attenuator circuit 18 comprises an input terminal 26 for receiving a pulse from the output terminal 25 of the driver circuit 15, an attenuator 27, a resistor R 1 , a decoupling capacitor C 1 and an output terminal 28. ing. In general, the driver circuit 15 of the logic tester 1 is formed so as to have an output resistance of 50Ω, so a resistance of 50Ω is used as the termination resistor R 1 of the attenuation circuit 18.
【００１５】このように、減衰回路１８を設けることに
よって波高値が数ｍＶ程度の微小なパルスを半導体デバ
イス３０へ供給することができる。ロジックテスタ１の
ドライバ回路１５の出力を直接数ｍＶが出力されるよう
にした場合には減衰回路１８を用意する必要はなくな
る。しかし、そのように微小出力のロジックテスタを形
成した場合には、そのロジックテスタを他の回路のテス
トに用いることはできない。また、現在一般的にロジッ
クテスターのドライバー出力振幅は数百ｍＶ以上とされ
ている。As described above, by providing the attenuation circuit 18, it is possible to supply a minute pulse having a peak value of about several mV to the semiconductor device 30. When the output of the driver circuit 15 of the logic tester 1 is set to directly output a few mV, it is not necessary to prepare the attenuation circuit 18. However, if such a minute output logic tester is formed, the logic tester cannot be used for testing other circuits. Further, at present, the driver output amplitude of a logic tester is generally set to several hundred mV or more.
【００１６】何故なら、多くのＣＭＯＳ半導体デバイス
は数Ｖ入力形式を採っており、図２のような増幅器３２
を有していない回路のテストは数Ｖ入力のままでよいか
らである。従って、ロジックテスタとしては数Ｖ出力に
して、非常に特殊な回路といえる図２の形の半導体デバ
イスにおける入力増幅器３２のテストの場合に限って、
減衰器１８を接続するのが全体としては得策である。This is because many CMOS semiconductor devices have an input format of several volts, and the amplifier 32 as shown in FIG.
This is because the test of the circuit not having V. Therefore, only a test of the input amplifier 32 in the semiconductor device of the type shown in FIG.
It is generally advisable to connect the attenuator 18.
【００１７】さて、前記入力端子３１に数ｍＶのパルス
が与えられた半導体デバイス３０の入力増幅器３２はそ
の入力パルスを数Ｖ程度に増幅し、次段のカウンタ３３
へ与える。カウンタ３３の出力が８ビットであるとする
と、その各ビットは８個の出力端子Ｏ1、Ｏ2、・・・、
Ｏ8へそれぞれ導出される。The input amplifier 32 of the semiconductor device 30, to which a pulse of several mV is applied to the input terminal 31, amplifies the input pulse to about several V, and the counter 33 of the next stage.
Give to. If the output of the counter 33 is 8 bits, each bit has 8 output terminals O 1 , O 2 , ...
Each is led to O 8 .
【００１８】テストステーション１Ｃの比較回路１６は
デバイス３０の各出力端子Ｏ1、Ｏ2、・・・、Ｏ8の信
号を入力し、各ビットの電圧が基準値に達しているか否
かを検出するため基準値と比較する。図５にその比較回
路１６における１ビット分（１ＰＩＮ分）のコンパレー
タを示している。出力データが８ビットの場合、比較回
路１６において、図５の回路を８組使用することとな
る。The comparator circuit 16 of the test station 1C inputs the signals of the output terminals O 1 , O 2 , ..., O 8 of the device 30 and detects whether or not the voltage of each bit has reached the reference value. In order to do so, compare with the reference value. FIG. 5 shows a comparator for 1 bit (1 PIN) in the comparison circuit 16. When the output data is 8 bits, the comparison circuit 16 uses eight sets of the circuit of FIG.
【００１９】図５において、コンパレータ４２はハイレ
ベル側のスレッショールドをもち、コンパレータ４３は
ローレベル側のスレッショールドをもつ。ここで、ハイ
レベル側のスレッショールドを４Ｖとし、ローレベル側
のスレッショールドを１Ｖとする（これらの電圧は基準
電圧発生回路９から与えられる）。In FIG. 5, the comparator 42 has a threshold on the high level side, and the comparator 43 has a threshold on the low level side. Here, the threshold on the high level side is set to 4V and the threshold on the low level side is set to 1V (these voltages are given from the reference voltage generation circuit 9).
【００２０】今、入力端子４１が前記出力端子Ｏ1に接
続されていて、その出力端子Ｏ1からの信号が論理”
１”であることが予想されるとしたとき、ハイレベル側
のコンパレータ４２の出力のみが判定に使用される。
尚、出力端子Ｏ1からの信号電圧が４Ｖより高ければ、
ハイレベル側のコンパレータ４２から”１”が出力され
る。４Ｖより低ければ、そのコンパレータ４２から”
０”が出力される。この”０”が出力されるときは増幅
器３２の感度が不十分であり、増幅器３２は不良である
と本体１Ａ側で判定されることになる。[0020] Now, the input terminal 41 is connected to the output terminal O 1, the signal from the output terminal O 1 is logic "
If it is expected to be "1", only the output of the high-level side comparator 42 is used for the determination.
If the signal voltage from the output terminal O 1 is higher than 4V,
"1" is output from the comparator 42 on the high level side. If it is lower than 4V, the comparator 42
0 "is output. When this" 0 "is output, the sensitivity of the amplifier 32 is insufficient, and the main body 1A side determines that the amplifier 32 is defective.
【００２１】一方、出力端子Ｏ1からの信号が論理”
０”であることが予想されるときは、ローレベル側のコ
ンパレータ４３の出力のみが判定に使用される。このと
き、出力端子Ｏ1からの信号電圧が１Ｖより低ければ、
コンパレータ４３から”０”が出力される。１Ｖより高
ければ”１”が出力される。”１”が出力されるとき
は、不良であると判定される。On the other hand, the signal from the output terminal O 1 is logical
When it is expected to be "0", only the output of the low-level side comparator 43 is used for the determination. At this time, if the signal voltage from the output terminal O 1 is lower than 1V,
“0” is output from the comparator 43. If it is higher than 1V, "1" is output. When "1" is output, it is determined to be defective.
【００２２】上述したようにコンパレータ４２と４３は
一方の出力が良否判定に使用されるとき、他方の出力は
不要であるので、必要な方だけ作動させて、不要な方は
不作動にしてもよい。ただし、図５の実施形態では、常
に双方が動作するようになっている。このように双方の
コンパレータが同時に動作している場合、本体１Ａの論
理比較回路１０や良否判定回路１２でコンパレータ４
２、４３の出力のうち必要な方を選択することになる。As described above, when one of the outputs of the comparators 42 and 43 is used for the pass / fail judgment, the other output is unnecessary. Therefore, only the necessary one is operated and the unnecessary one is not operated. Good. However, in the embodiment of FIG. 5, both are always in operation. In this way, when both comparators are operating at the same time, the comparator 4 in
The required one of the outputs of 2, 43 will be selected.
【００２３】前記コンパレータ４２、４３の出力は、ま
ず論理比較回路１０において、パターン発生器４からの
パターンと比較される。これに先立って、例えばカウン
タ３３の１ビット目の出力（出力端子Ｏ1の信号）が”
１”であるか”０”であるかは本体１Ａ側で予め期待さ
れる。それは、タイミング発生器６からのタイミング信
号によって波形整形回路７から出力されるパルスが何個
目のものであるかが分かるからであり、入力パルスをカ
ウントするカウンタ３３の出力は入力パルスの数によっ
て決まり、出力端子Ｏ1の値が論理”１”となるべき
か”０”となるべきかがパルスを送信する本体１Ａ側で
分かるからである。The outputs of the comparators 42 and 43 are first compared with the pattern from the pattern generator 4 in the logical comparison circuit 10. Prior to this, for example, the output of the first bit of the counter 33 (signal of the output terminal O 1 ) is "
Whether it is 1 "or" 0 "is expected in advance on the main body 1A side. That is, what number pulse is output from the waveform shaping circuit 7 by the timing signal from the timing generator 6. Therefore, the output of the counter 33 that counts the input pulse is determined by the number of input pulses, and the pulse is transmitted whether the value of the output terminal O 1 should be logical "1" or "0". This is because it can be seen on the main body 1A side.
【００２４】従って、パターン発生器４からは前記タイ
ミング信号に同期して出力端子Ｏ1の信号用の期待値と
して”１”又は”０”が論理比較回路１０に送られる。
この期待値”１”と実際の出力端子Ｏ1の信号の２値化
データ（比較回路１６で”１”又は”０”として出力）
が論理比較回路１０で比較され、両者が一致しているか
否か判定される。Therefore, the pattern generator 4 sends "1" or "0" as the expected value for the signal at the output terminal O 1 to the logical comparison circuit 10 in synchronization with the timing signal.
Binary data of the expected value "1" and the actual signal at the output terminal O 1 (output as "1" or "0" in the comparison circuit 16)
Are compared by the logical comparison circuit 10, and it is determined whether or not they match.
【００２５】先にも述べたように比較回路１６はカウン
タ３３からの８ビット分の出力信号の比較を同時に行な
い、その結果を論理比較回路１０に送る。一方、パター
ン発生器４も１つのパルスの出力ごとに８ビット分の論
理パターンを論理比較回路１０に送る。そして、前記論
理比較回路１０では、８ビット分について同時に論理の
比較を行なう。As described above, the comparison circuit 16 simultaneously compares the 8-bit output signals from the counter 33 and sends the result to the logical comparison circuit 10. On the other hand, the pattern generator 4 also sends an 8-bit logical pattern to the logical comparison circuit 10 for each output of one pulse. Then, the logical comparison circuit 10 simultaneously performs logical comparison for 8 bits.
【００２６】この論理比較回路１０は本体１Ａからパル
スを送出する度に新たな論理パターンと新たなカウント
出力の送信を受けて比較を行なう。その結果はファイル
メモリ１１に蓄積されるとともに、良否判定回路で判定
され、その判定結果が表示部１３に表示される。尚、何
個のパルスに関して上記論理比較を行なって入力増幅器
３２の感度の良否を判定するかは任意に決めてよい。The logical comparison circuit 10 receives a new logical pattern and a new count output every time when a pulse is sent from the main body 1A, and compares them. The result is stored in the file memory 11 and is judged by the pass / fail judgment circuit, and the judgment result is displayed on the display unit 13. It should be noted that it is possible to arbitrarily determine how many pulses the above logical comparison is made to judge the sensitivity of the input amplifier 32.
【００２７】図１において、テストボード１７には印刷
配線が施されていて、減衰回路１８を組むことができる
ようになっているとともに減衰回路１８と半導体デバイ
ス３０（この場合、テスト試料）との接続及び本体１Ａ
の試料用電源１４からの電源供給もその印刷配線を介し
てなされる。In FIG. 1, the test board 17 is provided with printed wiring so that the attenuating circuit 18 can be assembled and the attenuating circuit 18 and the semiconductor device 30 (in this case, a test sample) are connected. Connection and body 1A
Power is also supplied from the sample power supply 14 via the printed wiring.
【００２８】[0028]
【発明の効果】以上説明したように本発明によれば、入
力増幅器の出力が別の形態に変換されて出力されるよう
な半導体デバイスであっても、その入力増幅器の感度を
確実にテストすることができる。As described above, according to the present invention, the sensitivity of the input amplifier can be surely tested even in a semiconductor device in which the output of the input amplifier is converted into another form and output. be able to.
【図１】本発明テスト装置の実施形態のブロック回路
図。FIG. 1 is a block circuit diagram of an embodiment of a test device of the present invention.
【図２】本発明のテスト装置でテストする試料としての
半導体デバイスのブロック回路図。FIG. 2 is a block circuit diagram of a semiconductor device as a sample to be tested by the test apparatus of the present invention.
【図３】テスト装置用ロジックテスタの出力レベルを減
衰して試料に供給するための減衰回路。FIG. 3 is an attenuator circuit for attenuating an output level of a logic tester for a test device and supplying the attenuated output level to a sample.
【図４】テスト装置用ロジックテスタのドライバ回路の
構成図。FIG. 4 is a configuration diagram of a driver circuit of a logic tester for a test device.
【図５】テスト装置用ロジックテスタの比較回路の一部
を示す回路図。FIG. 5 is a circuit diagram showing a part of a comparison circuit of the tester logic tester.
【図６】ロジックテスタのドライバ回路の動作説明用の
信号波形図。FIG. 6 is a signal waveform diagram for explaining the operation of the driver circuit of the logic tester.
１ ロジックテスタ １Ａ 本体 １Ｂ ケーブル １Ｃ テストステーション ４ パターン発生器 ６ タイミング回路 ７ 波形成形回路 ８ 入力電圧発生回路 １０ 論理比較回路 １２ 良否判定回路 １３ 表示部 １５ ドライバ回路 １６ 比較回路 １７ テストボード １８ 減衰回路 ３０ 半導体デバイス ３２ 入力増幅器 ３３ カウンタ Ｏ1、Ｏ2、・・・、Ｏ8 半導体デバイスの出力端子 ４２、４３ コンパレータ1 Logic Tester 1A Main Body 1B Cable 1C Test Station 4 Pattern Generator 6 Timing Circuit 7 Waveform Shaping Circuit 8 Input Voltage Generation Circuit 10 Logic Comparison Circuit 12 Pass / Fail Judgment Circuit 13 Display Section 15 Driver Circuit 16 Comparison Circuit 17 Test Board 18 Attenuation Circuit 30 Semiconductor device 32 Input amplifier 33 Counters O 1 , O 2 , ..., O 8 Semiconductor device output terminals 42, 43 Comparator
Claims (4)
って動作しディジタルデータを出力するディジタル回路
とを有する半導体デバイスにおける前記入力増幅器の感
度をテストするテスト装置であって、 パルスを出力するロジックテスタと、 前記ロジックテスタの出力レベルを減衰させて前記半導
体デバイスの入力端子に印加するレベル減衰回路と、 前記半導体デバイスの出力データを前記ロジックテスタ
に導びく手段と、から成り、前記ロジックテスタは前記
半導体デバイスからの出力データに基づいて前記入力増
幅器の感度の良否を判定する機能を有していることを特
徴とするテスト装置。1. A test apparatus for testing the sensitivity of an input amplifier in a semiconductor device having an input amplifier and a digital circuit which operates by an output of the input amplifier and outputs digital data, the logic tester outputting a pulse. A level attenuating circuit for attenuating the output level of the logic tester and applying it to the input terminal of the semiconductor device, and means for guiding the output data of the semiconductor device to the logic tester, wherein the logic tester is A test apparatus having a function of determining pass / fail of sensitivity of the input amplifier based on output data from a semiconductor device.
置するテストボード上に設けられており、前記テストボ
ードを介してロジックテスタと接続されることを特徴と
する請求項１に記載のテスト装置。2. The test apparatus according to claim 1, wherein the attenuation circuit is provided on a test board on which the semiconductor device is mounted, and is connected to a logic tester via the test board. .
増幅器で増幅されたパルスをカウントするカウンタとを
有する半導体デバイスにおける前記入力増幅器の感度を
テストするテスト装置であって、 前記入力増幅器へパルスを供給するパルス供給回路と、 前記カウンタの出力電圧を基準電圧と比較する比較回路
と、 予め期待した期待パターンを与える手段と、 前記比較回路の出力を前記期待パターンと比較する論理
比較回路と、 前記論理比較回路の出力に基づいて前記入力増幅器の良
否を判定する判定回路と、から成ることを特徴とするテ
スト装置。3. A test apparatus for testing the sensitivity of an input amplifier in a semiconductor device having an input amplifier for amplifying a pulse and a counter for counting the pulses amplified by the input amplifier, the pulse being applied to the input amplifier. A pulse supply circuit for supplying the counter, a comparison circuit for comparing the output voltage of the counter with a reference voltage, a means for giving an expected pattern expected in advance, a logical comparison circuit for comparing the output of the comparison circuit with the expected pattern, A test circuit for judging whether the input amplifier is good or bad based on the output of the logical comparison circuit.
成り、前記比較回路は前記カウンタの出力の各ビットに
ついて前記基準電圧との比較を行なうことを特徴とする
請求項３に記載のテスト装置。4. The test apparatus according to claim 3, wherein the output of the counter comprises a plurality of bits, and the comparator circuit compares each bit of the output of the counter with the reference voltage.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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| JP27428195A JP3559116B2 (en) | 1995-10-23 | 1995-10-23 | Apparatus for testing sensitivity of input amplifier in semiconductor device |
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| JP27428195A JP3559116B2 (en) | 1995-10-23 | 1995-10-23 | Apparatus for testing sensitivity of input amplifier in semiconductor device |
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| Publication Number | Publication Date |
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| JPH09113586A true JPH09113586A (en) | 1997-05-02 |
| JP3559116B2 JP3559116B2 (en) | 2004-08-25 |
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ID=17539473
Family Applications (1)
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1995
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| JP3559116B2 (en) | 2004-08-25 |
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