JPH0897690A - Switching comparator - Google Patents
Switching comparatorInfo
- Publication number
- JPH0897690A JPH0897690A JP6234889A JP23488994A JPH0897690A JP H0897690 A JPH0897690 A JP H0897690A JP 6234889 A JP6234889 A JP 6234889A JP 23488994 A JP23488994 A JP 23488994A JP H0897690 A JPH0897690 A JP H0897690A
- Authority
- JP
- Japan
- Prior art keywords
- inverter
- switch
- input
- sleep mode
- transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Landscapes
- Measurement Of Current Or Voltage (AREA)
- Analogue/Digital Conversion (AREA)
- Manipulation Of Pulses (AREA)
Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、例えばＡ／Ｄコンバー
タ等に用いられるスイッチングコンパレータに関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a switching comparator used in, for example, an A / D converter.
【０００２】[0002]
【従来の技術】従来より、ＭＯＳ差動アンプのオフセッ
トが大きいのを補償するためにスイッチングコンパレー
タが用いられている。図３はスイッチングコンパレータ
の原理図である。このスイッチングコンパレータ１０
は、３つのスイッチ１１，１２，１３とホールドコンデ
ンサ１４と、インバータ１５から構成されている。2. Description of the Related Art Conventionally, a switching comparator has been used to compensate for a large offset of a MOS differential amplifier. FIG. 3 is a principle diagram of the switching comparator. This switching comparator 10
Is composed of three switches 11, 12, and 13, a hold capacitor 14, and an inverter 15.
【０００３】先ず、スイッチ１１をオンにしてコンデン
サ１４のａ側にアナログ入力電圧Ｖ INを与え、スイッチ
１３をオンにしてインバータ１５を全帰環させて入力電
圧をインバータのスレッショルドＶINV にし、これをホ
ールドコンデンサ１４のｂ側に与える。コンデンサの両
端の電圧ＶC は、 ＶC ＝ＶIN−ＶINV …（１） となる。First, the switch 11 is turned on and the condenser is turned on.
Analog input voltage V on side a INGive a switch
13 is turned on and the inverter 15 is fully returned to input power.
Pressure is the threshold V of the inverterINV And this
It is given to the b side of the field capacitor 14. Both of the capacitors
Edge voltage VC Is VC = VIN-VINV ... (1)
【０００４】次にスイッチ１３をオフにしてインバータ
１５の感度を最大にし、かつコンデンサ１４の放電経路
を絶ち（ＶC を保存し）、次いでスイッチ１２をオフに
しスイッチ１３をオンにして基準電圧ＶREF を与える。
このとき、ホールドコンデンサ１４のｂ側の電圧Ｖb
は、 Ｖb ＝ＶREF −ＶC ＝ＶREF −ＶIN＋ＶINV （４０） となる。すなわち、この図３に示すスイッチングコンパ
レータ１０は、ＶINとＶ REF との差に応じてその出力が
変化する。Next, the switch 13 is turned off and the inverter
15 maximizes sensitivity and discharge path of capacitor 14
Stop (VC Stored), then switch off 12
Switch 13 is turned on and the reference voltage VREF give.
At this time, the voltage V on the b side of the hold capacitor 14b
Is Vb = VREF -VC = VREF -VIN+ VINV (40) That is, the switching comparator shown in FIG.
Lator 10 is VINAnd V REF Its output depends on the difference between
Change.
【０００５】図３に示すようなスイッチングコンパレー
タにおいてインバータ１５の入力端の電位が中途半端な
電位にあるとそのインバータ１５を貫通電流が流れるた
め、このスイッチングコンパレータを使用しないとき
は、インバータ１５の入力端を強制的に‘Ｈ’レベルも
しくは‘Ｌ’レベルに固定する、いわゆるスリープモー
ドを備えることが提案されている（特開昭６２−７２２
１号公報参照）。図３には破線で、スリープモード時に
インバータ１５の入力端を強制的にグラウンドレベル
（‘Ｌ’レベル）に固定するためのスイッチ１６が示さ
れている。In the switching comparator as shown in FIG. 3, if the potential at the input end of the inverter 15 is a halfway potential, a through current flows through the inverter 15. Therefore, when this switching comparator is not used, the input of the inverter 15 is not supplied. It has been proposed to provide a so-called sleep mode in which the end is forcibly fixed to the “H” level or the “L” level (Japanese Patent Laid-Open No. 62-722).
(See Japanese Patent Publication No. 1). In FIG. 3, a broken line shows a switch 16 for forcibly fixing the input end of the inverter 15 to the ground level ('L' level) in the sleep mode.
【０００６】[0006]
【発明が解決しようとする課題】図３に示すスイッチン
グコンパレータをＭＯＳプロセスを用いて形成する場
合、スイッチ１１，１２，１３，１６はＭＯＳトランジ
スタを用いて構成される。図４は、図３に示すスイッチ
ングコンパレータをＭＯＳプロセスを用いて形成した場
合の回路図である。When the switching comparator shown in FIG. 3 is formed by using the MOS process, the switches 11, 12, 13, 16 are formed by using MOS transistors. FIG. 4 is a circuit diagram when the switching comparator shown in FIG. 3 is formed using a MOS process.
【０００７】この図４に示すスイッチングコンパレータ
１４には、図３に示す各スイッチ１１，１２，１３，１
６の位置に、各トランジスタ１１Ａ，１２Ａ，１３Ａ，
１６Ａが配置されている。これらのトランジスタ１１
Ａ，１２Ａ，１３Ａ，１６Ａのうちスリープモード設定
用のトランジスタ１６Ａに着目すると、このトランジス
タ１６Ａには、寄生容量として、ゲート・ドレイン間容
量１６１やＰＮ接合部の空乏層容量１６２が存在し、ま
た、ＰＮ接合部に寄生ダイオード１６３が存在する。The switching comparator 14 shown in FIG. 4 includes switches 11, 12, 13, 1 shown in FIG.
At the position of 6, each transistor 11A, 12A, 13A,
16A is arranged. These transistors 11
Focusing on the sleep mode setting transistor 16A among A, 12A, 13A and 16A, the transistor 16A has a gate-drain capacitance 161 and a PN junction depletion layer capacitance 162 as parasitic capacitances. , PN junction has a parasitic diode 163.
【０００８】この寄生ダイオード１６３の存在によりそ
こにリーク電流が生じホールドコンデンサ１４に蓄えら
れた電荷が放電されてしまうため、そのホールドコンデ
ンサ１４に電荷を長時間、高精度に蓄えておくことはで
きず、低速動作では精度が悪化するという問題がある。
また、基準電圧入力端子ＲＥＦやアナログ電圧信号入力
端子ＩＮから入力される電圧ＶREF ，ＶINの変化量は、
インバータ１５の入力側ｂでの電圧の変化量と等しくな
る（例えばΔＶIN＝ΔＶb ）のが理想である。Due to the presence of the parasitic diode 163, a leak current is generated there and the charge stored in the hold capacitor 14 is discharged. Therefore, the charge can be stored in the hold capacitor 14 for a long time with high accuracy. However, there is a problem that the accuracy deteriorates in low speed operation.
Further, the amount of change in the voltages V REF and V IN input from the reference voltage input terminal REF and the analog voltage signal input terminal IN is
Ideally, it should be equal to the amount of change in voltage at the input side b of the inverter 15 (for example, ΔV IN = ΔV b ).
【０００９】しかし、上述のゲート・ドレイン間容量１
６１や空乏層容量１６２が存在することにより、インバ
ータ１５の入力の電圧の変化量が小さくなってしまう
（ΔＶ IN＞ΔＶb ）。このためアナログ入力電圧ＶINの
微小な電圧変化の検出ができなくなり、精度が悪化する
という問題がある。またこれらの寄生容量が大きくなる
と動作速度の低下を招くという問題もある。However, the above-mentioned gate-drain capacitance 1
61 and the depletion layer capacitance 162 are present,
The amount of change in the input voltage of the data 15 becomes small.
(ΔV IN> ΔVb ). Therefore, the analog input voltage VINof
It becomes impossible to detect minute voltage changes and the accuracy deteriorates.
There is a problem. In addition, these parasitic capacitances become large
There is also a problem that the operation speed is lowered.
【００１０】図５、図６は、スリープモード設定の他の
構成例を示した回路図である。図４に示すインバータ１
５に代え、図５に示すようにナンドゲート１５Ａもしく
は図６に示すようにノアゲート１５Ｂを備え、一方の入
力端子１７Ａ，１７Ｂを所定の電位（図５のナンドゲー
ト１５Ａの場合は‘Ｌ’レベル、図６のノアゲート１５
Ｂの場合は‘Ｈ’レベル）に固定することにより、スリ
ープモードが設定される。FIG. 5 and FIG. 6 are circuit diagrams showing other configuration examples of the sleep mode setting. Inverter 1 shown in FIG.
5, a NAND gate 15A as shown in FIG. 5 or a NOR gate 15B as shown in FIG. 6 is provided, and one input terminal 17A, 17B is set to a predetermined potential (in the case of the NAND gate 15A in FIG. Noah Gate 15 of 6
In the case of B, the sleep mode is set by fixing it to the “H” level.
【００１１】しかし、ナンドゲート１５Ａやノアゲート
１５Ｂは、インバータ１５と比べ電圧利得（感度）が小
さく、コンパレートの精度が低下するという問題があ
る。これを補償し精度を上げるためには、コンパレータ
を多段にして電圧利得を上げることになるが、そうする
と今度は回路規模が大きくなってしまうという問題が生
じる。However, the NAND gate 15A and the NOR gate 15B have a smaller voltage gain (sensitivity) than the inverter 15 and have a problem that the accuracy of the comparator is lowered. In order to compensate for this and increase accuracy, the number of comparators is increased to increase the voltage gain, but this causes a problem that the circuit scale becomes large this time.
【００１２】本発明は、上記事情に鑑み、電圧利得の低
下を招くことがないようにインバータを採用し、しかも
精度の低下を招くことのないスリープモード設定回路を
備えたスイッチングコンパレータを提供することを目的
とする。In view of the above circumstances, the present invention provides a switching comparator that employs an inverter so as not to cause a decrease in voltage gain and has a sleep mode setting circuit that does not cause a decrease in accuracy. With the goal.
【００１３】[0013]
【課題を解決するための手段】上記目的を達成する本発
明のスイッチングコンパレータは、一端側からアナログ
電圧信号が入力される第１のスイッチと、一端側から基
準信号が入力されるとともに他端が上記第１のスイッチ
の他端に接続された第２のスイッチと、一端が、上記第
１のスイッチおよび上記第２のスイッチの、互いに接続
された上記他端に接続されたコンデンサと、入力側がコ
ンデンサの他端に接続されたインバータと、インバータ
の出力側の電圧をインバータの入力側に帰環する帰環路
に配置された第３のスイッチとを備えたスイッチングコ
ンパレータにおいて、上記インバータの入力側を、上記
帰環路を経由して所定の電位に固定するスリープモード
設定回路を備えたことを特徴とするものである。A switching comparator according to the present invention which achieves the above object has a first switch to which an analog voltage signal is input from one end side, and a reference signal which is input from one end side and the other end. A second switch connected to the other end of the first switch, one end of which is connected to the other ends of the first switch and the second switch that are connected to each other, and an input side A switching comparator comprising an inverter connected to the other end of the capacitor and a third switch arranged in a return path for returning the voltage on the output side of the inverter to the input side of the inverter, wherein the input side of the inverter is Is provided with a sleep mode setting circuit for fixing the voltage to a predetermined potential via the return path.
【００１４】ここで、上記本発明のスイッチングコンパ
レータにおいて、互いに直列に接続された２つのスイッ
チを、上記第３のスイッチとして、上記帰環路に備える
とともに、その帰環路を遮断するにあたり、上記２つの
スイッチのうちインバータの入力側に近いスイッチの方
を先にオフ状態に移行させるスイッチ制御回路を備えた
構成としてもよい。Here, in the above switching comparator of the present invention, two switches connected in series with each other are provided as the third switch in the return path, and the return path is shut off when the return path is cut off. Of the two switches, a switch control circuit may be provided to switch the switch closer to the input side of the inverter to the OFF state first.
【００１５】[0015]
【作用】スイッチングコンパレータの精度を低下させな
いためには、インバータの入力側に余計なトランジスタ
等を接続しないことが寛容である。本発明のスイッチン
グコンパレータは、インバータの入力側の電位を、帰環
路を経由して固定するものであるため、インバータの入
力側に余計なトランジスタ等を付加することなく、した
がってスイッチングコンパレータの精度を低下させるこ
となく、スリープモードを設定することができる。In order not to reduce the accuracy of the switching comparator, it is permissible not to connect an extra transistor or the like to the input side of the inverter. Since the switching comparator of the present invention fixes the potential on the input side of the inverter via the return path, it does not add an extra transistor or the like to the input side of the inverter, and therefore the accuracy of the switching comparator is improved. The sleep mode can be set without lowering.
【００１６】帰環路を経由してインバータの入力側の電
位を固定するために、その帰環路に２つのトランジスタ
スイッチを直列に配置することが考えられる。その場
合、それら２つのトランジスタスイッチのうちインバー
タの入力側に近いトランジスタスイッチの方を先にオフ
状態に移行することによって、インバータの入力側から
離れた側（インバータの出力側）のトランジスタスイッ
チの寄生容量がインバータの入力側に悪影響を及ぼすの
を避けることができ、したがってインバータの出力側の
トランジスタスイッチの寸法を大きくすることができ、
その場合、帰環路に２つのトランジスタスイッチを配置
したことによって懸念される動作速度の低下を防止する
ことができる。In order to fix the potential on the input side of the inverter via the return path, it is conceivable to arrange two transistor switches in series on the return path. In that case, of the two transistor switches, the transistor switch closer to the input side of the inverter is turned off first, so that the parasitic of the transistor switch on the side away from the input side of the inverter (the output side of the inverter). It is possible to avoid that the capacity has an adverse effect on the input side of the inverter, and therefore it is possible to increase the size of the transistor switch on the output side of the inverter,
In that case, it is possible to prevent a decrease in operation speed that may be caused by disposing two transistor switches on the return path.
【００１７】[0017]
【実施例】以下、本発明の実施例について説明する。図
１は、本発明のスイッチングコンパレータの一実施例の
回路図である。図４に示した従来例の構成要素と同一の
構成要素には、図４に付した番号と同一の番号を付して
示し、相違点について説明する。Embodiments of the present invention will be described below. FIG. 1 is a circuit diagram of an embodiment of the switching comparator of the present invention. The same components as those of the conventional example shown in FIG. 4 are designated by the same numbers as those shown in FIG. 4, and the differences will be described.
【００１８】このスイッチングコンパレータには、図示
のスリープモード設定回路１３０が備えられている。こ
のスリープモード設定回路１３０を構成する２つのトラ
ンジスタ１３１，１３２は、インバータ１５の帰環路に
互いに直列に配置されており、これら２つのトランジス
タ１３１，１３２は、これら２つのトランジスタ１３
１，１３２を合わせて、図４に示す従来例におけるトラ
ンジスタ１３Ａに相当する。これら２つのトランジスタ
１３１，１３２どうしの接続点と、一方のトランジスタ
１３１のゲートとの間にはもう１つのトランジスタ１３
３が配置されておりそのトランジスタ１３３のゲート
は、インバータ１３６の出力端に接続されている。また
そのインバータ１３６の入力端は、スリープモード設定
信号ＳＬＰ_が入力されるスリーブモード設定信号入力
端子１３７に接続されている。The switching comparator is provided with a sleep mode setting circuit 130 shown in the figure. The two transistors 131 and 132 forming the sleep mode setting circuit 130 are arranged in series with each other in the return path of the inverter 15, and the two transistors 131 and 132 are arranged in series with each other.
1, 132 together correspond to the transistor 13A in the conventional example shown in FIG. Between the connection point of these two transistors 131 and 132 and the gate of one transistor 131, another transistor 13
3 is arranged, and the gate of the transistor 133 is connected to the output terminal of the inverter 136. The input end of the inverter 136 is connected to the sleeve the mode setting signal input terminal 137 is _ sleep mode setting signal SLP is input.
【００１９】また、このスリープモード設定回路１３０
には、サンプルホールド信号ＳＨを入力するサンプルホ
ールド信号入力端子１３８が備えられている。アンドゲ
ート１３５の２つの入力端はそれぞれ、スリープモード
設定信号入力端子１３７およびサンプルホールド信号入
力端子１３８に接続されている。そのアンドゲートの出
力端はトランジスタ１３２のゲートに接続されている。
また、インバータ１３６の出力端とサンプルホールド信
号入力端子１３８はオアゲート１３４の２つの入力端そ
れぞれに接続されており、オアゲート１３４の出力端は
トランジスタ１３１のゲートに接続されている。The sleep mode setting circuit 130 is also provided.
Is provided with a sample hold signal input terminal 138 for inputting the sample hold signal SH. Two input ends of the AND gate 135 are connected to a sleep mode setting signal input terminal 137 and a sample hold signal input terminal 138, respectively. The output terminal of the AND gate is connected to the gate of the transistor 132.
The output terminal of the inverter 136 and the sample hold signal input terminal 138 are connected to the two input terminals of the OR gate 134, respectively, and the output terminal of the OR gate 134 is connected to the gate of the transistor 131.
【００２０】次に、以上のように構成されたスリープモ
ード設定回路１３０を備えたスイッチングコンパレータ
の動作について説明する。図２は、図１に示すスイッチ
ングコンパレータのタイミングチャートである。図２に
示す時刻ｔ1 においては、トランジスタ１１Ａがオン状
態となり、それとともに、スイッチ１３１，１３２の双
方がオン状態となる。またこのとき、トランジスタ１２
Ａはオフ状態にある。時刻ｔ2 においてはトランジスタ
１１Ａ，１３１，１３２はオフ状態にあり、トランジス
タ１２Ａはオン状態となる。これら時刻ｔ1 ，ｔ2 のい
ずれにおいても、即ち、スリープモードではなく通常の
動作モードにあるときは、トランジスタ１３３はオフ状
態となっている。スリープモード設定信号ＳＬＰ_ が
‘Ｌ’レベルになると、スリープモードとなり、時刻ｔ
3 に示すように、トランジスタ１３１，１３３がオン状
態、トランジスタ１３２がオフ状態となって、インバー
タ１５の入力側には、トランジスタ１３３，１３１を経
由して、オアゲート１３４の出力の‘Ｈ’レベルが伝達
され、インバータ１５の入力側は、‘Ｈ’レベルに固定
される。Next, the operation of the switching comparator having the sleep mode setting circuit 130 configured as described above will be described. FIG. 2 is a timing chart of the switching comparator shown in FIG. At time t 1 shown in FIG. 2, the transistor 11A is turned on, and at the same time, both the switches 131 and 132 are turned on. At this time, the transistor 12
A is off. Transistor 11A at time t 2, 131 and 132 is off, the transistor 12A is turned on. At any of these times t 1 and t 2 , that is, in the normal operation mode instead of the sleep mode, the transistor 133 is in the off state. When the sleep mode setting signal SLP _ becomes the “L” level, the sleep mode is set and the time t
As shown in FIG. 3 , the transistors 131 and 133 are turned on, the transistor 132 is turned off, and the “H” level of the output of the OR gate 134 is input to the input side of the inverter 15 via the transistors 133 and 131. The signal is transmitted and the input side of the inverter 15 is fixed to the'H 'level.
【００２１】上記実施例の方式によると、ホールドコン
デンサ１４からの電流リークの経路はトランジスタ１３
１のＰＮ接合部のみであり、これは、スリープモードの
設定を意図しない従来のスイッチングコンパレータ（図
４参照）の場合と同じである。すなわち本方式によれ
ば、ホールドコンデンサ１４からの電流リークがスリー
プモードの設定のために増加することは防止され、従来
の、スリープモード設定のないスイッチングコンパレー
タと同等の性能を維持することができる。According to the method of the above embodiment, the path of current leakage from the hold capacitor 14 is the transistor 13
There is only one PN junction, which is the same as in the case of a conventional switching comparator (see FIG. 4) that does not intend to set the sleep mode. That is, according to this method, the current leakage from the hold capacitor 14 is prevented from increasing due to the setting of the sleep mode, and the performance equivalent to that of the conventional switching comparator without the sleep mode setting can be maintained.
【００２２】なお、本方式では、インバータ１５の帰環
路に２つのトランジスタ１３１，１３２が直列に配置さ
れているため、動作速度が低下してしまうことが一応懸
念されるが、これら２つのトランジスタ１３１，１３２
のうちインバータ１５の入力側に近いトランジスタ１３
１の方を先にオフ状態に移行させることにより、もう一
方のトランジスタ１３２の寸法を大きくしてもオフセッ
ト電圧の変動は僅かであり、したがってトランジスタ１
３２の寸法を大きくして動作速度の低下を最小限に押え
ることが可能である。In this system, since the two transistors 131 and 132 are arranged in series in the return path of the inverter 15, there is a concern that the operating speed will decrease. 131, 132
Of the transistors 13 near the input side of the inverter 15
By shifting the first transistor to the off state first, the offset voltage varies little even if the size of the other transistor 132 is increased.
It is possible to increase the size of 32 to minimize the decrease in operating speed.
【００２３】また、本方式によれば、従来通りインバー
タ１５を使用するため、電圧利得（感度）の低下もな
い。なお、図１に示すスリープモード設定回路１３０は
一例であり、単なるロジック回路であることから、種々
の変形した構成が可能であることはあきらかであり、本
発明は、図１に示す回路例に限定されるものではなく、
インバータの帰環路を経由してインバータの入力側の電
位を固定するものであれば本発明に含まれるものであ
る。Further, according to this method, since the inverter 15 is used as in the conventional case, the voltage gain (sensitivity) is not lowered. The sleep mode setting circuit 130 shown in FIG. 1 is an example, and it is obvious that various modified configurations are possible since it is a simple logic circuit. The present invention is not limited to the circuit example shown in FIG. Not limited to
Any device that fixes the potential on the input side of the inverter via the return path of the inverter is included in the present invention.
【００２４】また、図１に示す実施例ではスイッチとし
てＮチャンネルトランジスタが用いられているが、Ｐチ
ャンネルトランジスタを用いてもよく、Ｎチャンネルト
ランジスタとＰチャンネルトランジスタを組合せたトラ
ンスファーゲートを用いてもよいことももちろんであ
る。Although the N-channel transistor is used as the switch in the embodiment shown in FIG. 1, a P-channel transistor may be used or a transfer gate in which the N-channel transistor and the P-channel transistor are combined may be used. Of course.
【００２５】[0025]
【発明の効果】以上説明したように、本発明によれば、
従来のスリープモードを設定しないタイプのスイッチン
グコンパレータと同等の性能を維持した上で、スリープ
モードを設定することができる。As described above, according to the present invention,
The sleep mode can be set while maintaining the performance equivalent to that of a conventional switching comparator that does not set the sleep mode.
【図１】本発明のスイッチングコンパレータの一実施例
の回路図である。FIG. 1 is a circuit diagram of an embodiment of a switching comparator of the present invention.
【図２】図１に示すスイッチングコンパレータのタイミ
ングチャートである。FIG. 2 is a timing chart of the switching comparator shown in FIG.
【図３】スイッチングコンパレータの原理図である。FIG. 3 is a principle diagram of a switching comparator.
【図４】図３に示すスイッチングコンパレータをＭＯＳ
プロセスを用いて形成した場合の回路図である。FIG. 4 is a circuit diagram of a switching comparator shown in FIG.
It is a circuit diagram at the time of forming using a process.
【図５】スリープモード設定の他の構成例を示した回路
図である。FIG. 5 is a circuit diagram showing another configuration example of sleep mode setting.
【図６】スリープモード設定の他の構成例を示した回路
図である。FIG. 6 is a circuit diagram showing another configuration example of sleep mode setting.
１１Ａ，１２Ａ，１３１，１３２，１３３ トランジス
タ １４ ホールドコンデンサ １５ インバータ １３０ スリープモード設定回路11A, 12A, 131, 132, 133 Transistor 14 Hold capacitor 15 Inverter 130 Sleep mode setting circuit
Claims (2)
る第１のスイッチと、一端側から基準信号が入力される
とともに他端が前記第１のスイッチの他端に接続された
第２のスイッチと、一端が、前記第１のスイッチおよび
前記第２のスイッチの、互いに接続された前記他端に接
続されたコンデンサと、入力側が該コンデンサの他端に
接続されたインバータと、該インバータの出力側の電圧
を該インバータの入力側に帰環する帰環路に配置された
第３のスイッチとを備えたスイッチングコンパレータに
おいて、 前記インバータの入力側を、前記帰環路を経由して所定
の電位に固定するスリープモード設定回路を備えたこと
を特徴とするスイッチングコンパレータ。1. A first switch to which an analog voltage signal is input from one end side, and a second switch to which a reference signal is input from one end side and whose other end is connected to the other end of the first switch. A capacitor having one end connected to the other end of the first switch and the second switch, which are connected to each other, an inverter having an input side connected to the other end of the capacitor, and an output of the inverter. A third switch arranged in a return path for returning the voltage of the inverter side to the input side of the inverter, the input side of the inverter having a predetermined potential via the return path. A switching comparator which is provided with a sleep mode setting circuit fixed to.
を、前記第３のスイッチとして、前記帰環路に備えると
ともに、 前記帰環路を遮断するにあたり、前記２つのスイッチの
うち前記インバータの入力側に近いスイッチの方を先に
オフ状態に移行させるスイッチ制御回路を備えたことを
特徴とする請求項１記載のスイッチングコンパレータ。2. The two switches connected in series with each other are provided in the return path as the third switch, and when the return path is cut off, the input of the inverter is selected from the two switches. 2. The switching comparator according to claim 1, further comprising a switch control circuit for switching a switch closer to the side to an off state first.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6234889A JPH0897690A (en) | 1994-09-29 | 1994-09-29 | Switching comparator |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6234889A JPH0897690A (en) | 1994-09-29 | 1994-09-29 | Switching comparator |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0897690A true JPH0897690A (en) | 1996-04-12 |
Family
ID=16977912
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6234889A Withdrawn JPH0897690A (en) | 1994-09-29 | 1994-09-29 | Switching comparator |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0897690A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001273786A (en) * | 2000-03-29 | 2001-10-05 | Kawasaki Steel Corp | Sample-and-hold circuit |
-
1994
- 1994-09-29 JP JP6234889A patent/JPH0897690A/en not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001273786A (en) * | 2000-03-29 | 2001-10-05 | Kawasaki Steel Corp | Sample-and-hold circuit |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6329869B1 (en) | Semiconductor device with less influence of noise | |
| US6617835B2 (en) | MOS type reference voltage generator having improved startup capabilities | |
| JPH0757462A (en) | Electric charge pump | |
| KR950001430B1 (en) | Current sense amplifier circuit | |
| KR900000993B1 (en) | The comparator circuit with the improved output characteristics | |
| IE54336B1 (en) | Volgate level detecting circuitry | |
| US6215329B1 (en) | Output stage for a memory device and for low voltage applications | |
| US5761143A (en) | Using an output of a leak detector which detects leakage from a dummy memory cell to control a subtrate voltage in a semi conductor memory device | |
| US4048518A (en) | MOS buffer circuit | |
| US20090009152A1 (en) | Bias supply, start-up circuit, and start-up method for bias circuit | |
| US20060103452A1 (en) | Internal voltage generator for semiconductor device | |
| US6812774B2 (en) | Method and apparatus for generating a high voltage | |
| EP0595318A2 (en) | Buffer circuit for input signal having amplitude smaller than power voltage | |
| JPH0897690A (en) | Switching comparator | |
| KR960003531B1 (en) | High speed current sense amplifier | |
| US20050127921A1 (en) | Voltage detecting circuit | |
| JP2703890B2 (en) | Semiconductor integrated circuit | |
| US6566916B1 (en) | Chopper type comparator | |
| US5994944A (en) | Level converting circuit having a high switching speed | |
| JPS592438A (en) | Dynamic logical circuit | |
| JP2002118455A (en) | Semiconductor integrated circuit | |
| JP2604873B2 (en) | Sense amplifier circuit | |
| US20030011405A1 (en) | Semiconductor integrated circuit | |
| US6353560B1 (en) | Semiconductor memory device | |
| KR0183874B1 (en) | Vint generation circuit of semiconductor memory device |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20020115 |