JPH088481B2 - CMOS input buffer circuit - Google Patents
CMOS input buffer circuitInfo
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- G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
- G05F3/24—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only
- G05F3/242—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only with compensation for device parameters, e.g. channel width modulation, threshold voltage, processing, or external variations, e.g. temperature, loading, supply voltage
- G05F3/247—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only with compensation for device parameters, e.g. channel width modulation, threshold voltage, processing, or external variations, e.g. temperature, loading, supply voltage producing a voltage or current as a predetermined function of the supply voltage
Description
【発明の詳細な説明】 ＜産業上の利用分野＞ 本発明はCMOS入力バッファ回路に係るもので、特に電
源供給電圧の変動に対して安定した動作をするCMOS入力
バッファ回路に関する。The present invention relates to a CMOS input buffer circuit, and more particularly to a CMOS input buffer circuit that operates stably with respect to fluctuations in power supply voltage.
＜従来の技術と解決しようとする課題＞ CMOS集積回路がTTLレベル信号を受信するために設計
される時、その入力端には通常TTLレベル信号をCMOSレ
ベル信号に変換するCMOS入力バッファ回路が使用され
る。典型的なCMOS入力バッファ回路は、アドレス又はデ
ータ等のようなTTLレベルの入力信号をCMOSレベル信号
に変換する。TLLレベルの論理“ハイ”レベルは2.2〜5V
に定義され、TLLレベルの論理“ロウ”レベルは０〜0.8
Vに定義される。そのためCMOS入力バッファ回路は最悪
の場合、TLLレベルの0.8Vと2.2Vに対して各々論理“ロ
ウ”（接地電圧）と論理“ハイ”（電源供給電圧のVc
c）に変換することが要求される。<Conventional Technology and Problems to Be Solved> When a CMOS integrated circuit is designed to receive a TTL level signal, a CMOS input buffer circuit that normally converts the TTL level signal into a CMOS level signal is used at its input end. To be done. A typical CMOS input buffer circuit converts a TTL level input signal such as an address or data into a CMOS level signal. TLL level logic "high" level is 2.2-5V
Is defined as, and the logical "low" level of the TLL level is 0 to 0.8.
Defined in V. Therefore, in the worst case, the CMOS input buffer circuit should be logic “low” (ground voltage) and logic “high” (power supply voltage Vc for TLL level of 0.8V and 2.2V, respectively).
Conversion to c) is required.
従来、そのようなCMOS入力バッファ回路にはノアゲー
トが主に使用されて来た。第４図には従来のノアゲート
を使用したCMOS入力バッファ回路が示されている。Conventionally, NOR gates have been mainly used in such CMOS input buffer circuits. FIG. 4 shows a conventional CMOS input buffer circuit using a NOR gate.
CMOS入力バッファ回路10のＰチャンネルMOSトランジ
スタ11のゲートとＮチャンネルMOSトランジスタ13のゲ
ートには、TLLレベルの入力信号VIが接続される。CMOS
入力バッファ回路10をエネイブルするためのチップ選択
信号▲▼がＰチャンネルMOSトランジスタ12とＮチ
ャンネルMOSトランジスタ14の各ゲートに接続される。
ＰチャンネルMOSトランジスタ11のソースは電源供給電
圧Vccと接続されている。ＮチャンネルMOSトランジスタ
13、14は、ＰチャンネルMOSトランジスタ12のドレイン
及び出力信号Voに接続されたドレインと、接地電圧Vss
に接続されたソースを持っている。A TLL level input signal VI is connected to the gates of the P-channel MOS transistor 11 and the N-channel MOS transistor 13 of the CMOS input buffer circuit 10. CMOS
A chip selection signal {circle around (1)} for enabling the input buffer circuit 10 is connected to the gates of the P-channel MOS transistor 12 and the N-channel MOS transistor 14.
The source of the P-channel MOS transistor 11 is connected to the power supply voltage Vcc. N-channel MOS transistor
Reference numerals 13 and 14 denote the drain of the P-channel MOS transistor 12 and the drain connected to the output signal Vo, and the ground voltage Vss.
Have a source connected to.
第５図はエネイブル状態でのCMOS入力バッファ回路10
における電源供給電圧Vccの変動に対するトリップ点電
圧VTPの変動を表した図である。このように従来のCMOS
入力バッファ回路10のトリップ点電圧VTPは電源供給電
圧Vccが増加すると共に増加される。そのため従来のCMO
S入力バッファ回路10は許容される電源供給電圧Vccの範
囲、即ち4.5〜5.5Vの範囲でトリップ点電圧VTPが最大TL
L“ロウ”レベル0.8Vと最小TLL“ハイ”レベル2.2Vとの
間に位置するように設計されて来たのである。しかしこ
れは工程の変動のため達成することが難しい。Figure 5 shows the CMOS input buffer circuit 10 in the enabled state.
FIG. 5 is a diagram showing a change in trip point voltage V TP with respect to a change in power supply voltage Vcc in FIG. Thus, conventional CMOS
The trip point voltage V TP of the input buffer circuit 10 increases as the power supply voltage Vcc increases. Therefore, conventional CMO
The S input buffer circuit 10 has a maximum trip point voltage V TP of TL within the range of allowable power supply voltage Vcc, that is, 4.5 to 5.5 V.
It has been designed to be located between an L "low" level of 0.8V and a minimum TLL "high" level of 2.2V. However, this is difficult to achieve due to process variations.
例えば工程の差異に起因して4.5Vの電源供給電圧Vcc
におけるトリップ点電圧VTPが0.8Vより小さくなり、入
力信号VIが0.8Vであったら、論理“ロウ”である0.8Vが
論理“ハイ”と誤って認識されてしまい、CMOS入力バッ
ファ回路10の出力信号Voは論理“ロウ”の誤った出力と
なるのである。For example, due to process differences, 4.5V power supply voltage Vcc
If the trip point voltage V TP at is less than 0.8V and the input signal VI is 0.8V, the logic "low" 0.8V is mistakenly recognized as the logic "high", and the CMOS input buffer circuit 10 The output signal Vo is an erroneous output of logic "low".
トリップ点電圧（Trip Point Voltage）VTPは1.5VのT
LL中央範囲電圧の近辺で維持するのが望ましい。しか
し、ノアゲートは先天的にトリップ点電圧VTPが電源電
圧Vccの変動により変わるという欠点を持っている。そ
のため、電源供給電圧Vccの変動を5V±10％まで許容す
るCMOS半導体メモリ装置には、そのような範囲値で安定
した確実な動作をするCMOS入力バッファ回路が必要とな
る。Trip Point Voltage V TP is 1.5V T
It is desirable to maintain near the LL center range voltage. However, NOR gate has a disadvantage that the trip point voltage V TP is inherently changed by the fluctuation of the power supply voltage Vcc. Therefore, a CMOS semiconductor memory device that allows a variation of the power supply voltage Vcc up to 5V ± 10% requires a CMOS input buffer circuit that operates stably and reliably in such a range value.
したがって本発明の目的は、TLLレベル信号をCMOSレ
ベル信号に変換することができる改良されたCMOS入力バ
ッファ回路を提供することにある。Therefore, it is an object of the present invention to provide an improved CMOS input buffer circuit capable of converting a TLL level signal into a CMOS level signal.
本発明の他の目的は電源電圧の許容電圧範囲内で安定
した動作をするCMOS入力バッファ回路を提供することに
ある。Another object of the present invention is to provide a CMOS input buffer circuit which operates stably within the allowable voltage range of the power supply voltage.
＜課題を解決するための手段＞ 上記のような目的を達成するために本発明に係るCMOS
入力バッファ回路は、 電源供給電圧より低レベルで且つ少なくとも電源供給
電圧の許容範囲内で電源供給電圧に追従して変化するト
レーサ電圧を発生する電源供給電圧トレーサ回路と、ソ
ースに電源供給電圧を受けると共にゲートにトレーサ電
圧を受ける第1PチャンネルMOSトランジスタ、第1Pチャ
ンネルMOSトランジスタのドレインにソースが接続され
ると共にドレインが出力ノードに接続され、ゲートにTT
Lレベル信号を受ける第2PチャンネルMOSトランジスタ、
及び前記出力ノードにドレインが接続されると共にソー
スが接地され、ゲートにTTLレベル信号を受ける第1Nチ
ャンネルMOSトランジスタを有する入出力端回路とを備
え、電源供給電圧の変動に対し、トレーサ電圧により第
1PチャンネルMOSトランジスタのゲート−ソース間電圧
が一定とされ、それにより一定の電流が供給されて入出
力端回路のトリップ点電圧が安定するようになっている
ことを特徴としている。<Means for Solving the Problems> In order to achieve the above object, the CMOS according to the present invention
The input buffer circuit receives a power supply voltage at a source and a power supply voltage tracer circuit that generates a tracer voltage that changes at least at a level lower than the power supply voltage and follows the power supply voltage within an allowable range of the power supply voltage. Also, the gate of the first P-channel MOS transistor receives the tracer voltage, the drain of the first P-channel MOS transistor is connected to the source and the drain is connected to the output node, and the gate is connected to TT.
A second P-channel MOS transistor that receives an L level signal,
And an input / output terminal circuit having a drain connected to the output node, a source grounded, and a gate having a first N-channel MOS transistor for receiving a TTL level signal.
It is characterized in that the gate-source voltage of the 1-P-channel MOS transistor is made constant, so that a constant current is supplied to stabilize the trip point voltage of the input / output terminal circuit.
また、このようなCMOS入力バッファ回路における電源
供給電圧トレーサ回路について、ソースに電源供給電圧
を受けると共にゲートに一定のレベルの基準電圧を受
け、ドレインがトレーサ電圧を出力するトレーサノード
とされる第3PチャンネルMOSトランジスタと、ドレイン
がトレーサノードに接続されると共にソースが接地さ
れ、第3PチャンネルMOSトランジスタより小サイズとさ
れた第3NチャンネルMOSトランジスタとから構成すると
を特徴とする。In addition, regarding the power supply voltage tracer circuit in such a CMOS input buffer circuit, the third P3 is assumed to be a tracer node that receives the power supply voltage at the source and the reference voltage of a certain level at the gate, and the drain outputs the tracer voltage. It is characterized by comprising a channel MOS transistor and a third N-channel MOS transistor which is smaller in size than the third P-channel MOS transistor and whose drain is connected to the tracer node and whose source is grounded.
このCMOS入力バッファ回路において、前述の従来例の
ようにチップ選択制御信号によりCMOS入力バッファ回路
の制御を行う場合には、ソースに電源供給電圧を受ける
と共にゲートにインバータを介してチップ選択制御信号
を受け、ドレインがトレーサノードに接続された第4Pチ
ャンネルMOSトランジスタを電源供給電圧トレーサ回路
に備えるようにし、そして第3NチャンネルMOSトランジ
スタのゲートに前記チップ選択制御信号を受けるように
して、チップ選択制御信号がディスエイブルのときには
第4PチャンネルMOSトランジスタにより電源供給電圧を
トレーサノードから出力して入出力端回路をディスエイ
ブルとするようにすればよい。さらに、それに対応させ
て入出力端回路に、入出力端回路の他のトランジスタよ
り小サイズとされ、そしてドレインが出力ノードに接続
されると共にソースが接地され、ゲートにトレーサ電圧
を受ける第2NチャンネルMOSトランジスタを更に備え、
入出力端回路のディスエイブル時に出力ノードを接地と
連絡させるようにするとよい。In this CMOS input buffer circuit, when the CMOS input buffer circuit is controlled by the chip selection control signal as in the conventional example described above, the source receives the power supply voltage and the gate receives the chip selection control signal via the inverter. A fourth P-channel MOS transistor having a drain connected to the tracer node is provided in the power supply voltage tracer circuit, and a gate of the third N-channel MOS transistor receives the chip selection control signal to obtain a chip selection control signal. When is disabled, the power supply voltage may be output from the tracer node by the fourth P-channel MOS transistor to disable the input / output terminal circuit. Correspondingly, the input / output terminal circuit has a smaller size than the other transistors in the input / output terminal circuit, the drain is connected to the output node, the source is grounded, and the gate receives the tracer voltage on the second N channel. Further equipped with MOS transistors,
The output node may be connected to the ground when the input / output terminal circuit is disabled.
＜実 施 例＞ 以下、本発明の好適な一実施例を図面を参照して詳細
に説明する。尚、従来と共通する部分には同一の符号を
付し、重複説明は省略する。<Embodiment> Hereinafter, a preferred embodiment of the present invention will be described in detail with reference to the drawings. The same parts as those in the prior art are designated by the same reference numerals, and a duplicate description will be omitted.
第１図には本発明に係るCMOS入力バッファ回路100が
図示されている。FIG. 1 shows a CMOS input buffer circuit 100 according to the present invention.
CMOS入力バッファ回路100はインバータ20と、基準電
圧発生回路30（基準電圧発生手段）と、電源供給電圧ト
レーサ回路40と、入出力端回路50とから構成される。The CMOS input buffer circuit 100 includes an inverter 20, a reference voltage generation circuit 30 (reference voltage generation means), a power supply voltage tracer circuit 40, and an input / output terminal circuit 50.
ＮチャンネルMOSトランジスタ24と34、36と46、48、4
9と56、58は凡て約0.8Vのしきい電圧を持っており、Ｐ
チャンネルMOSトランジスタ22と32と42、44と52、54は
凡て約−0.8Vのしきい電圧を持っている。N-channel MOS transistors 24 and 34, 36 and 46, 48, 4
9 and 56 and 58 have a threshold voltage of about 0.8V, and P
Channel MOS transistors 22 and 32 and 42, 44 and 52, 54 all have threshold voltages of about -0.8V.
インバータ20は、チップ外部からのチップ選択制御信
号▲▼をゲートに入力するＰチャンネルMOSトラン
ジスタ22とＮチャンネルMOSトランジスタ24とから構成
されている。トランジスタ22のソースは電源供給電圧Vc
cと連結され、トランジスタ24のソースは接地（基準電
圧Vss）と連結されており、トランジスタ22のドレイン
とトランジスタ24のドレインは反転制御信号CSを提供す
るため共通に接続されている。The inverter 20 is composed of a P-channel MOS transistor 22 and an N-channel MOS transistor 24 for inputting a chip selection control signal () from the outside of the chip to the gate. The source of the transistor 22 is the power supply voltage Vc
The source of the transistor 24 is connected to ground (reference voltage Vss), and the drain of the transistor 22 and the drain of the transistor 24 are commonly connected to provide the inverted control signal CS.
基準電圧発生回路30は、チップ選択制御信号▲▼
に応答して基準電圧ノード31に基準電圧VRを提供するた
めに、第5PチャンネルMOSトランジスタ32とＮチャンネ
ルMOSトランジスタ34と36及び抵抗37と38とから構成さ
れる。第5PチャンネルMOSトランジスタ32はチップ選択
制御信号▲▼に連結されたゲートと、電源供給電圧
Vccに連結されたソースと、ノード31と接続されたドレ
インを持つ。ＮチャンネルMOSトランジスタ34のドレイ
ンとゲート、そして抵抗37の一端とＮチャンネルMOSト
ランジスタ36のドレインは凡てノード31に接続されてい
る。トランジスタ34のソースは、トランジスタ36のゲー
トと抵抗38の一端に接続されている。抵抗37と38の他端
とトランジスタ36のソースは接地されている。The reference voltage generation circuit 30 uses a chip selection control signal ▲ ▼
A fifth P-channel MOS transistor 32, N-channel MOS transistors 34 and 36, and resistors 37 and 38 are provided to provide a reference voltage VR to the reference voltage node 31 in response to the. The fifth P-channel MOS transistor 32 has a gate connected to the chip selection control signal ▲ ▼ and a power supply voltage.
It has a source connected to Vcc and a drain connected to node 31. The drain and gate of the N-channel MOS transistor 34, one end of the resistor 37 and the drain of the N-channel MOS transistor 36 are all connected to the node 31. The source of the transistor 34 is connected to the gate of the transistor 36 and one end of the resistor 38. The other ends of the resistors 37 and 38 and the source of the transistor 36 are grounded.
抵抗37と38の各々は電流消耗を最小化するために200
〜300ギガオームの多結晶シリコンで形成されている。
そのため、ノード31の基準電圧VRはトランジスタ32が導
通状態にある時、大略トランジスタ34と36のしきい電圧
の和と同じである。Resistors 37 and 38 are each 200V to minimize current consumption.
Made of ~ 300 gigaohm polycrystalline silicon.
Therefore, reference voltage VR at node 31 is approximately the sum of the threshold voltages of transistors 34 and 36 when transistor 32 is conductive.
電源供給電圧トレーサ回路40は第3PチャンネルMOSト
ランジスタ42と第4PチャンネルMOSトランジスタ44、そ
して第３、第４、第5NチャンネルMOSトランジスタ46、4
8、49とから構成される。トランジスタ42と44のソース
とドレインは各々電源供給電圧Vccとトレーサノード41
に接続されている。又、トランジスタ42と44のゲートは
各々基準電圧VRと反転制御信号CSに連結されている。第
3NチャンネルMOSトランジスタ46のドレインと、第4Nチ
ャンネルMOSトランジスタ48のドレインとゲートは凡て
ノード41に接続されている。トランジスタ46のゲートと
ソースは各々反転制御信号CSと接地Vssに連結されてお
り、第5NチャンネルMOSトランジスタ49のドレイン、ゲ
ート及びソースは各々トランジスタ48のソース、反転制
御信号CS及び接地Vssに連結されている。The power supply voltage tracer circuit 40 includes a third P-channel MOS transistor 42, a fourth P-channel MOS transistor 44, and third, fourth and fifth N-channel MOS transistors 46, 4
It consists of 8 and 49. The sources and drains of the transistors 42 and 44 are the power supply voltage Vcc and the tracer node 41, respectively.
It is connected to the. The gates of the transistors 42 and 44 are connected to the reference voltage VR and the inversion control signal CS, respectively. First
The drain of the 3N channel MOS transistor 46 and the drain and gate of the fourth N channel MOS transistor 48 are all connected to the node 41. The gate and source of the transistor 46 are connected to the inverted control signal CS and the ground Vss, respectively, and the drain, gate and source of the fifth N-channel MOS transistor 49 are connected to the source of the transistor 48, the inverted control signal CS and the ground Vss, respectively. ing.
電源供給電圧トレーサ回路40は、反転制御信号CSの論
理“ハイ”状態で電源供給電圧Vccの所定の範囲内にお
いて、基準電圧VRと電源供給電圧Vssとの差に大略に比
例するノード41のトレーサ電圧（第１電圧）VTを提供
し、反転制御信号CSの論理“ロウ”状態でノード41を電
源供給電圧Vccに充電する。The power supply voltage tracer circuit 40 is a tracer for the node 41 that is approximately proportional to the difference between the reference voltage VR and the power supply voltage Vss within a predetermined range of the power supply voltage Vcc under the logic “high” state of the inversion control signal CS. A voltage (first voltage) VT is provided to charge the node 41 to the power supply voltage Vcc with the logic "low" state of the inversion control signal CS.
トランジスタ46と48との大きさはトランジスタ42の大
きさよりずっと小さく設計され、電流排出を減少させる
ためにトランジスタ46と48のチャンネルの長さは長い寸
法を持つ。第4NチャンネルMOSトランジスタ48と第5Nチ
ャンネルMOSトランジスタ49とは電源からの俄なピーク
電圧を除去するために提供されており、これらはなくて
も良い。The size of transistors 46 and 48 is designed to be much smaller than the size of transistor 42, and the channel lengths of transistors 46 and 48 have long dimensions to reduce current drain. The fourth N-channel MOS transistor 48 and the fifth N-channel MOS transistor 49 are provided in order to remove an undesired peak voltage from the power supply, and they may be omitted.
入出力端回路50はノード41の電圧制御下に電源供給電
圧Vccの変動に対してもTLLレベルの入力信号に応答して
安定した論理出力を提供するためにＰチャンネルMOSト
ランジスタ52と54及びＮチャンネルMOSトランジスタ56
と58とから構成されている。The input / output terminal circuit 50 provides P-channel MOS transistors 52 and 54 and N in order to provide a stable logic output in response to a TLL level input signal even when the power supply voltage Vcc fluctuates under the voltage control of the node 41. Channel MOS transistor 56
And 58.
第1PチャンネルMOSトランジスタ52はノード41と接続
されたゲートと、電源供給電圧Vccと接続されたソース
を持っている。第2PチャンネルMOSトランジスタ54はト
ランジスタ52のドレインと接続されたソースと、入力パ
ッド60を通じてTLLレベルの入力信号VIと連結されたゲ
ートと、出力ノード51と接続されたドレインを持つ。The first P-channel MOS transistor 52 has a gate connected to the node 41 and a source connected to the power supply voltage Vcc. The second P-channel MOS transistor 54 has a source connected to the drain of the transistor 52, a gate connected to the TLL level input signal VI through the input pad 60, and a drain connected to the output node 51.
トランジスタ56と58とのドレインとソースは各々出力
ノード51と接地Vssに接続されている。第2NチャンネルM
OSトランジスタ56のゲートはノード41と接続されてお
り、第1NチャンネルMOSトランジスタ58のゲートは入力
パッド60と接続されている。トランジスタ56の大きさは
トランジスタ52と58の大きさよりも小さく設計される。The drains and sources of transistors 56 and 58 are connected to output node 51 and ground Vss, respectively. 2nd N channel M
The gate of the OS transistor 56 is connected to the node 41, and the gate of the first N-channel MOS transistor 58 is connected to the input pad 60. The size of transistor 56 is designed to be smaller than the size of transistors 52 and 58.
次に動作を説明する。 Next, the operation will be described.
チップ選択制御信号▲▼が論理“ハイ”にある
時、トランジスタ32の非導通によって基準電圧発生回路
30は基準電圧VRを発生することができない。同時にイン
バータ20を通じた反転制御信号CSによってトランジスタ
44は導通状態にあり、一方トランジスタ46と49とは非導
通状態にある。このためノード41のトレーサ電圧VTは電
源供給電圧Vccに充電され、これによってトランジスタ5
2がターンオフされ、結果的に入出力端回路50がディス
エイブル（Disable）される。When the chip select control signal ▲ ▼ is at logic "high", the reference voltage generation circuit is turned off by the non-conduction of the transistor 32.
30 cannot generate the reference voltage VR. At the same time, the transistor is turned on by the inversion control signal CS through the inverter 20.
44 is conducting, while transistors 46 and 49 are non-conducting. This causes the tracer voltage VT at node 41 to be charged to the power supply voltage Vcc, which causes transistor 5
2 is turned off, and as a result, the input / output terminal circuit 50 is disabled.
チップ選択制御信号▲▼が論理“ロウ”になる
と、トランジスタ32の導通によってノード31は基準電圧
VRの一定電圧に維持される。基準電圧VRはトランジスタ
34と36のしきい電圧の和、即ち約1.6Vである。When the chip select control signal ▲ ▼ becomes logic "low", the node 31 becomes the reference voltage due to the conduction of the transistor 32.
It is maintained at a constant voltage of VR. Reference voltage VR is a transistor
The sum of the threshold voltages of 34 and 36, or about 1.6V.
同時に反転制御信号CSによってトランジスタ44はター
ンオフされ、トランジスタ46と49とはターンオンされ
る。トランジスタ42は電源供給電圧Vccが基準電圧VRと
トランジスタ42のしきい電圧の和約2.4Vのときターンオ
ンされる。At the same time, the inverted control signal CS turns off the transistor 44 and turns on the transistors 46 and 49. The transistor 42 is turned on when the power supply voltage Vcc is about 2.4V, which is the sum of the reference voltage VR and the threshold voltage of the transistor 42.
電源供給電圧Vccが2.4Vを超過して増加する時、トラ
ンジスタ42のチャンネルを通じて流れる電流も増加す
る。しかし、トランジスタ46は導通状態にあるので、ト
ランジスタ42を通じて流れる初期電流はトランジスタ46
を通じて排出される。電源供給電圧Vccが更に増加され
ると、トランジスタ46の大きさが小さいためにトランジ
スタ42を通じて流れる電流はトレーサノード41を充電す
る。電源供給電圧Vccの許容範囲内でノード41のトレー
サ電圧VTは大略直線的に増加する。When the power supply voltage Vcc increases above 2.4V, the current flowing through the channel of transistor 42 also increases. However, since transistor 46 is conductive, the initial current flowing through transistor 42 is
Is discharged through. When the power supply voltage Vcc is further increased, the current flowing through the transistor 42 charges the tracer node 41 due to the small size of the transistor 46. The tracer voltage VT of the node 41 increases substantially linearly within the allowable range of the power supply voltage Vcc.
最大許容範囲以上の電源供給電圧Vccによるトランジ
スタ42と46との飽和によって、ノード41のトレーサ電圧
VTの増加は減少する。そのため、電源供給電圧Vccの許
容範囲内で、入出力端回路50のトランジスタ52のゲート
とソース間の電圧VGSは、電源供給電圧Vccの変動に対し
て殆ど一定な値を維持し、一定な電流を供給する。最大
許容電圧で入力信号VIレベルが0.8Vである場合、増加さ
れたトレーサ電圧VTによってトランジスタ56が導通され
る。しかし、トランジスタ56がトランジスタ56より大き
く、この時のトレーサ電圧VTによるトランジスタ56のゲ
ートとソース間の電圧VGSよりは、トランジスタ52のゲ
ートとソース間の電圧VGSがずっと大きいので、トラン
ジスタ52がトランジスタ56より強く導通し、その結果出
力信号Voは論理“ハイ”を出力する。一方、入力信号VI
が2.2Vである時、大きさが大きなトランジスタ58が強く
導通し、結果的に出力信号Voは論理“ロウ”を出力す
る。Due to saturation of transistors 42 and 46 with power supply voltage Vcc above the maximum allowed range, tracer voltage at node 41
The increase in VT decreases. Therefore, within the allowable range of the power supply voltage Vcc, the voltage VGS between the gate and the source of the transistor 52 of the input / output terminal circuit 50 maintains a substantially constant value with respect to the fluctuation of the power supply voltage Vcc, and a constant current. To supply. When the input signal VI level is 0.8V at the maximum allowable voltage, the increased tracer voltage VT causes transistor 56 to conduct. However, since the transistor 56 is larger than the transistor 56 and the voltage VGS between the gate and the source of the transistor 52 is much larger than the voltage VGS between the gate and the source of the transistor 56 due to the tracer voltage VT at this time, the voltage VGS between the gate and the source of the transistor 52 is much larger. It conducts more strongly, so that the output signal Vo outputs a logic "high". Meanwhile, the input signal VI
Is 2.2V, the large transistor 58 conducts strongly and, as a result, the output signal Vo outputs a logic "low".
電源供給電圧Vccの最小許容電圧で入力信号VIが0.8V
である場合、トランジスタ54の強い導通によって出力信
号Voは論理“ハイ”になる。又、入力信号VIが2.2Vであ
る場合、トランジスタ58の強い導通によって出力信号Vo
は論理“ロウ”になる。そのため、入出力端回路50は電
源供給電圧Vccの許容範囲内でトリップ点電圧を0.8Vと
2.2Vとの間の電圧値に設計することができる。Input signal VI is 0.8V at the minimum allowable power supply voltage Vcc
, The strong conduction of transistor 54 causes output signal Vo to be a logic "high". Also, when the input signal VI is 2.2V, the strong conduction of the transistor 58 causes the output signal Vo
Goes to logic "low". Therefore, the input / output terminal circuit 50 sets the trip point voltage to 0.8V within the allowable range of the power supply voltage Vcc.
It can be designed to a voltage value between 2.2V.
本発明の一実施例の設計における各トランジスタのチ
ャンネル幅Ｗ対長さＬの比の値は下記の表のようであ
る。The value of the ratio of the channel width W to the length L of each transistor in the design of one embodiment of the present invention is as shown in the following table.
第２図は本発明に係る一実施例の上記の設計値により
電源供給電圧Vccの変動に対するトレーサ電圧VTの変動
を表した図であり、 第３図は電源供給電圧Vccの通常の許容範囲内におけ
る入出力端回路50のトリップ点電圧VTPの変動を示した
図である。 FIG. 2 is a diagram showing the variation of the tracer voltage VT with respect to the variation of the power supply voltage Vcc according to the above design value of one embodiment according to the present invention, and FIG. 3 is within the normal allowable range of the power supply voltage Vcc. 5 is a diagram showing a change in trip point voltage V TP of the input / output terminal circuit 50 in FIG.
第３図から判るように、トリップ点電圧VTPが許容電
源電圧範囲内で最大TTL“ロウ”レベル0.8Vと最小TTL
“ハイ”レベル2.2Vとの間に設定されている。As can be seen from Fig. 3, the trip point voltage V TP has a maximum TTL "low" level of 0.8 V and a minimum TTL within the allowable power supply voltage range.
Set to “high” level 2.2V.
＜発明の効果＞ 本発明に係るCMOS入力バッファ回路は上記の如きもの
なので、電源供給電圧の変動に対して入出力端回路のト
リップ点電圧が安定したレベルを維持することができ、
TTL論理入力信号がCMOS論理信号に安全に変換されるこ
とができる。<Effects of the Invention> Since the CMOS input buffer circuit according to the present invention is as described above, the trip point voltage of the input / output terminal circuit can maintain a stable level with respect to the fluctuation of the power supply voltage,
TTL logic input signals can be safely converted to CMOS logic signals.
第１図は本発明に係るCMOS入力バッファ回路の一実施例
を示す回路図、 第２図は電源供給電圧の変動に対するトレーサ電圧の変
動を表した図、 第３図は電源供給電圧の変動に対する入出力端回路のト
リップ点電圧の変動を表した図、 第４図は従来のCMOS入力バッファ回路図、そして 第５図は従来のCMOS入力バッファ回路における電源供給
電圧の変動に対するトリップ点電圧の変動を表した図で
ある。 20……インバータ 30……基準電圧発生回路（基準電圧発生手段） 32……第5PチャンネルMOSトランジスタ 40……電源供給電圧トレーサ回路（第１電圧提供手段） 42……第3PチャンネルMOSトランジスタ 44……第4PチャンネルMOSトランジスタ 46……第3NチャンネルMOSトランジスタ 48……第4NチャンネルMOSトランジスタ 49……第5NチャンネルMOSトランジスタ 50……入出力端回路 52……第1PチャンネルMOSトランジスタ 54……第2PチャンネルMOSトランジスタ 56……第2NチャンネルMOSトランジスタ 58……第1NチャンネルMOSトランジスタ CS……反転制御信号（第１制御信号） ▲▼……チップ選択制御信号（第１制御信号の反転
信号） VT……トレーサ電圧（第１電圧） VR……基準電圧 Vcc……電源供給電圧 VI……入力信号 Vss……基準電源FIG. 1 is a circuit diagram showing an embodiment of a CMOS input buffer circuit according to the present invention, FIG. 2 is a diagram showing fluctuations of tracer voltage with respect to fluctuations of power supply voltage, and FIG. 3 is with respect to fluctuations of power supply voltage. The figure which shows the fluctuation of the trip point voltage of the input / output terminal circuit, Fig. 4 is the conventional CMOS input buffer circuit diagram, and Fig. 5 is the fluctuation of the trip point voltage against the fluctuation of the power supply voltage in the conventional CMOS input buffer circuit. It is a figure showing. 20 …… Inverter 30 …… Reference voltage generating circuit (reference voltage generating means) 32 …… Fifth P channel MOS transistor 40 …… Power supply voltage tracer circuit (first voltage providing means) 42 …… Third P channel MOS transistor 44… … 4th P channel MOS transistor 46 …… 3rd N channel MOS transistor 48 …… 4th N channel MOS transistor 49 …… 5th N channel MOS transistor 50 …… Input / output circuit 52 …… 1st P channel MOS transistor 54 …… 2P Channel MOS transistor 56 …… Second N channel MOS transistor 58 …… First N channel MOS transistor CS …… Inversion control signal (first control signal) ▲ ▼ …… Chip selection control signal (inversion signal of first control signal) VT… … Tracer voltage (first voltage) VR …… reference voltage Vcc …… power supply voltage VI …… input signal Vss …… reference power supply
───────────────────────────────────────────────────── フロントページの続き (72)発明者 テ―スン ジュン 大韓民国 キョンギ‐ド プチョン‐シテ ィ ヨッコック‐ドン ドンシン アパー ト ナンバー １‐203 (56)参考文献 特開 昭63−305616（ＪＰ，Ａ) ─────────────────────────────────────────────────── ─── Continuation of the front page (72) Inventor Taesoon Jun Republic of Korea Kyunggi-Dupuchon-Site Yokkok-Dong Dongshin Apart No. 1-203 (56) Reference JP-A-63-305616 (JP, A)
Claims (6)
に変換して出力するようになったCMOS入力バッファ回路
において、 電源供給電圧より低レベルで且つ少なくとも電源供給電
圧の許容範囲内で電源供給電圧に追従して変化するトレ
ーサ電圧を発生する電源供給電圧トレーサ回路と、ソー
スに電源供給電圧を受けると共にゲートにトレーサ電圧
を受ける第1PチャンネルMOSトランジスタ、第1Pチャン
ネルMOSトランジスタのドレインにソースが接続される
と共にドレインが出力ノードに接続され、ゲートにTTL
レベル信号を受ける第2PチャンネルMOSトランジスタ、
及び前記出力ノードにドレインが接続されると共にソー
スが接地され、ゲートにTTLレベル信号を受ける第1Nチ
ャンネルMOSトランジスタを有する入出力端回路とを備
え、 電源供給電圧の変動に対し、トレーサ電圧により第1Pチ
ャンネルMOSトランジスタのゲート−ソース間電圧が一
定とされ、それにより一定の電流が供給されて入出力端
回路のトリップ点電圧が安定するようになっていること
を特徴とするCMOS入力バッファ回路。1. A CMOS input buffer circuit adapted to convert a TTL level input signal into a CMOS level signal and output the CMOS level signal, the power being supplied at a level lower than the power supply voltage and at least within an allowable range of the power supply voltage. A power supply voltage tracer circuit that generates a tracer voltage that changes following the voltage, a first P-channel MOS transistor that receives the power supply voltage at its source and a tracer voltage at its gate, and its source is connected to the drain of the first P-channel MOS transistor And the drain is connected to the output node and the gate has TTL
Second P-channel MOS transistor that receives the level signal,
And an input / output terminal circuit having a drain connected to the output node and a source grounded, and a gate having a first N-channel MOS transistor for receiving a TTL level signal. A CMOS input buffer circuit characterized in that the gate-source voltage of a 1-P-channel MOS transistor is made constant, and thereby a constant current is supplied to stabilize the trip point voltage of the input / output terminal circuit.
源供給電圧を受けると共にゲートに一定のレベルの基準
電圧を受け、ドレインがトレーサ電圧を出力するトレー
サノードとされる第3PチャンネルMOSトランジスタと、
ドレインがトレーサノードに接続されると共にソースが
接地され、第3PチャンネルMOSトランジスタより小サイ
ズとされた第3NチャンネルMOSトランジスタとから構成
される請求項（１）記載のCMOS入力バッファ回路。2. A power supply voltage tracer circuit, which receives a power supply voltage at its source and a reference voltage of a certain level at its gate, and whose drain is a tracer node that outputs a tracer voltage.
The CMOS input buffer circuit according to claim 1, wherein the drain is connected to the tracer node, the source is grounded, and the third N-channel MOS transistor is smaller in size than the third P-channel MOS transistor.
源供給電圧を受けると共にゲートにインバータを介して
チップ選択制御信号を受け、ドレインがトレーサノード
に接続された第4PチャンネルMOSトランジスタを更に有
し、そして第3NチャンネルMOSトランジスタのゲートに
前記チップ選択制御信号を受けるようにされ、チップ選
択制御信号がディスエイブルのときには第4Pチャンネル
MOSトランジスタにより電源供給電圧をトレーサノード
から出力して入出力端回路をディスエイブルとする請求
項（２）記載のCMOS入力バッファ回路。3. The power supply voltage tracer circuit further includes a fourth P-channel MOS transistor having a source receiving the power supply voltage and a gate receiving a chip selection control signal via an inverter, and a drain connected to the tracer node. The gate of the third N-channel MOS transistor receives the chip selection control signal, and when the chip selection control signal is disabled, the fourth P channel
The CMOS input buffer circuit according to claim 2, wherein the MOS transistor outputs the power supply voltage from the tracer node to disable the input / output terminal circuit.
ンジスタより小サイズとされ、そしてドレインが出力ノ
ードに接続されると共にソースが接地され、ゲートにト
レーサ電圧を受ける第2NチャンネルMOSトランジスタを
更に有する請求項（３）記載のCMOS入力バッファ回路。4. An input / output terminal circuit is smaller in size than other transistors of the input / output terminal circuit, and has a drain connected to an output node, a source grounded, and a gate receiving a tracer voltage on a second N-channel MOS. The CMOS input buffer circuit according to claim 3, further comprising a transistor.
続された第4NチャンネルMOSトランジスタと、ドレイン
が第4NチャンネルMOSトランジスタのソースに接続され
ると共にソースが接地され、ゲートにインバータを介し
てチップ選択制御信号を受ける第5NチャンネルMOSトラ
ンジスタとを備え、電源供給電圧のピーク電圧を除去す
るようになっている請求項（３）又は請求項（４）に記
載のCMOS入力バッファ回路。5. A fourth N-channel MOS transistor having a gate and a drain connected to a tracer node, a drain connected to a source of the fourth N-channel MOS transistor, a source grounded, and a gate for chip selection control via an inverter. The CMOS input buffer circuit according to claim (3) or (4), further comprising a fifth N-channel MOS transistor for receiving a signal, and adapted to remove a peak voltage of a power supply voltage.
トにチップ選択制御信号を受け、ドレインが基準電圧ノ
ードとされた第5PチャンネルMOSトランジスタと、ゲー
ト及びドレインが基準電圧ノードに接続されたＮチャン
ネルMOSトランジスタと、このＮチャンネルMOSトランジ
スタのゲートに一端が接続されると共に他端が接地され
た第１の抵抗と、前記ＮチャンネルMOSトランジスタの
ソースに一端が接続されると共に他端が接地された第２
の抵抗と、ドレインが基準電圧ノードに接続されると共
にソースが接地され、ゲートが前記ＮチャンネルMOSト
ランジスタのソースに接続されたＮチャンネルMOSトラ
ンジスタとを有し、基準電圧ノードから一定の基準電圧
を発生する基準電圧発生回路を更に備える請求項（３）
〜（５）のいずれか１項に記載のCMOS入力バッファ回
路。6. A fifth P-channel MOS transistor having a source receiving a power supply voltage and a gate receiving a chip selection control signal and having a drain serving as a reference voltage node, and an N channel having a gate and a drain connected to the reference voltage node. A MOS transistor, a first resistor having one end connected to the gate of the N-channel MOS transistor and the other end grounded, and one end connected to the source of the N-channel MOS transistor and the other end grounded Second
And an N-channel MOS transistor whose drain is connected to the reference voltage node and whose source is grounded, and whose gate is connected to the source of the N-channel MOS transistor. A constant reference voltage is applied from the reference voltage node. A reference voltage generating circuit for generating the reference voltage is further provided.
~ The CMOS input buffer circuit according to any one of (5).
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