JPH0878547A - Fabrication of nonvolatile semiconductor memory - Google Patents
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、ＥＰＲＯＭ等の不揮発
性半導体メモリ装置に係る。詳しくは、エッチング形成
されてなるポリシリコン層によりそれぞれ構成されたフ
ローティングゲート及びコントロールゲートを備えてな
る不揮発性半導体メモリ装置の製造方法に関するもので
ある。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a nonvolatile semiconductor memory device such as EPROM. More specifically, the present invention relates to a method for manufacturing a non-volatile semiconductor memory device including a floating gate and a control gate, each of which is composed of a polysilicon layer formed by etching.
【０００２】[0002]
【従来の技術】従来、この種の技術として、例えば特開
平４−６５１７０号公報に開示されたものが知られてい
る。この技術をはじめとして、一般にＥＰＲＯＭは、次
のようにして製造される。すなわち、図１３に示すよう
に、シリコン基板５１上にゲート酸化膜５２が形成さ
れ、その上に多結晶性の第１のポリシリコン層５３が形
成される。そして、その上に熱酸化により第１のポリシ
リコン酸化膜５４が形成され、さらに、その上に第２の
ポリシリコン層５５が形成される。2. Description of the Related Art Conventionally, as this type of technique, for example, one disclosed in Japanese Patent Laid-Open No. 4-65170 is known. EPROMs including this technique are generally manufactured as follows. That is, as shown in FIG. 13, a gate oxide film 52 is formed on a silicon substrate 51, and a polycrystalline first polysilicon layer 53 is formed thereon. Then, a first polysilicon oxide film 54 is formed thereon by thermal oxidation, and a second polysilicon layer 55 is further formed thereon.
【０００３】その後、第２のポリシリコン層５５上に図
示しないレジスト層が設けられ、異方性エッチングによ
り、第２のポリシリコン層５５、第１のポリシリコン酸
化膜５４及び第１のポリシリコン層５３がそれぞれ順に
エッチングされる。そして、第２のポリシリコン層５５
及び第１のポリシリコン層５３の露出した側壁部分が熱
酸化され、第２のポリシリコン酸化膜５６が形成され
る。その結果、それぞれがシリコン酸化膜５４，５６に
より絶縁されてなるフローティングゲート５３Ａ及びコ
ントロールゲート５５Ａが形成される。After that, a resist layer (not shown) is provided on the second polysilicon layer 55, and the second polysilicon layer 55, the first polysilicon oxide film 54, and the first polysilicon are anisotropically etched. The layers 53 are each etched in sequence. Then, the second polysilicon layer 55
And the exposed side wall portion of the first polysilicon layer 53 is thermally oxidized to form a second polysilicon oxide film 56. As a result, the floating gate 53A and the control gate 55A, which are insulated by the silicon oxide films 54 and 56, are formed.
【０００４】[0004]
【発明が解決しようとする課題】ところが、上記従来技
術では、熱酸化の際にフローティングゲート５３Ａの両
端部とシリコン基板５１との間、及びフローティングゲ
ート５３Ａの両端部とそれに対応するコントロールゲー
ト５５Ａとの間に、それぞれバーズビークと呼ばれる酸
化膜厚部分が形成されてしまう。特に、前者のバーズビ
ークが成長形成された場合には、同図に示すように、フ
ローティングゲート５３Ａの上部両端が図の上方に持ち
上げられるようにして応力がかかってしまう。そして、
その結果としてフローティングゲート５３Ａの上部両端
が、上方へ尖るようにして突出形成されてしまうことが
あった。かかる場合には、電子がフローティングゲート
５３Ａの尖った部分から逃げやすくなってしまい、良好
な電荷保持特性を得ることができずに、デバイス低下を
招くおそれがあった。However, in the above-mentioned conventional technique, during thermal oxidation, between the both ends of the floating gate 53A and the silicon substrate 51, and between both ends of the floating gate 53A and the corresponding control gate 55A. Between them, an oxide film thickness portion called bird's beak is formed. In particular, when the former bird's beak is grown and formed, as shown in the figure, both ends of the upper portion of the floating gate 53A are lifted to the upper side of the figure, and stress is applied. And
As a result, the upper ends of the floating gate 53A may be formed so as to be sharply pointed upward. In such a case, the electrons are likely to escape from the sharp portion of the floating gate 53A, and good charge retention characteristics cannot be obtained, which may lead to device degradation.
【０００５】本発明は前述した事情に鑑みてなされたも
のであって、その目的は、ＥＰＲＯＭ等の不揮発性半導
体メモリ装置を製造するに際し、酸化時にバーズビーク
が形成されたとしても、フローティングゲートの形成に
悪影響が及ぶのを抑制することができ、もって、デバイ
ス低下を防止することのできる不揮発性半導体メモリ装
置の製造方法を提供することにある。The present invention has been made in view of the above-mentioned circumstances, and an object thereof is to form a floating gate even when a bird's beak is formed during oxidation in manufacturing a nonvolatile semiconductor memory device such as an EPROM. It is an object of the present invention to provide a method for manufacturing a non-volatile semiconductor memory device, which can suppress adverse effects on the device, and thus can prevent device degradation.
【０００６】[0006]
【課題を解決するための手段】上記目的を達成するため
に、本発明においては、半導体基板上にゲート酸化膜を
形成する工程と、前記ゲート酸化膜上にフローティング
ゲートを構成するための第１のポリシリコン層を形成
し、その上に第１のポリシリコン絶縁膜を形成する工程
と、前記第１のポリシリコン絶縁膜上にコントロールゲ
ートを構成するための第２のポリシリコン層を形成する
工程と、前記第２のポリシリコン層上にレジスト層を形
成する工程と、異方性エッチングにより、前記レジスト
層の側壁に沿って前記第２のポリシリコン層をエッチン
グする工程と、異方性エッチングにより、前記レジスト
層の側壁に沿って前記第１のポリシリコン絶縁膜をエッ
チングする工程と、等方性エッチングにより、前記第１
のポリシリコン層の一部をエッチングする工程と、異方
性エッチングにより、前記レジスト層の側壁に沿って前
記第１のポリシリコン層をエッチングする工程と、前記
レジスト層を除去するとともに、イオン注入により前記
半導体基板にソース及びドレイン領域を形成する工程
と、酸化により、前記第２のポリシリコン層の上部並び
に前記第２のポリシリコン層の側壁及び前記第１のポリ
シリコン層の側壁に第２のポリシリコン絶縁膜を形成す
る工程とを備えたことをその要旨としている。In order to achieve the above object, in the present invention, a step of forming a gate oxide film on a semiconductor substrate and a first method for forming a floating gate on the gate oxide film are described. Forming a first polysilicon insulating film on the first polysilicon insulating film, and forming a second polysilicon layer for forming a control gate on the first polysilicon insulating film. A step of forming a resist layer on the second polysilicon layer, a step of etching the second polysilicon layer along the sidewall of the resist layer by anisotropic etching, A step of etching the first polysilicon insulating film along the sidewall of the resist layer by etching, and a step of etching the first polysilicon insulating film by isotropic etching.
Etching a part of the polysilicon layer, etching the first polysilicon layer along the sidewall of the resist layer by anisotropic etching, removing the resist layer, and performing ion implantation. Forming a source and drain region on the semiconductor substrate by oxidization, and by oxidizing the second polysilicon layer on the upper side of the second polysilicon layer and the side wall of the second polysilicon layer and the side wall of the first polysilicon layer. And the step of forming a polysilicon insulating film.
【０００７】なお、上記ソース及びドレイン領域形成工
程と、第２のポリシリコン絶縁膜形成工程との順序が逆
になっていてもよい。The source / drain region forming step and the second polysilicon insulating film forming step may be reversed in order.
【０００８】[0008]
【作用】上記の構成によれば、まず半導体基板上にゲー
ト酸化膜が形成される。そのゲート酸化膜上にフローテ
ィングゲートを構成するための第１のポリシリコン層が
形成される。また、その上に第１のポリシリコン絶縁膜
が形成される。さらに、第１のポリシリコン絶縁膜上に
コントロールゲートを構成するための第２のポリシリコ
ン層が形成される。According to the above structure, the gate oxide film is first formed on the semiconductor substrate. A first polysilicon layer for forming a floating gate is formed on the gate oxide film. In addition, a first polysilicon insulating film is formed on it. Further, a second polysilicon layer for forming a control gate is formed on the first polysilicon insulating film.
【０００９】また、第２のポリシリコン層上にレジスト
層が形成される。次に、異方性エッチングにより、レジ
スト層の側壁に沿って第２のポリシリコン層がエッチン
グされる。次に、同じく異方性エッチングにより、レジ
スト層の側壁に沿って第１のポリシリコン絶縁膜がエッ
チングされる。さらには、等方性エッチングにより、第
１のポリシリコン層の表層部、第２のポリシリコン層の
側壁下端部と対向した第１のポリシリコン層の一部がエ
ッチングされる。そして、異方性エッチングにより、レ
ジスト層の側壁に沿って第１のポリシリコン層がエッチ
ングされる。A resist layer is formed on the second polysilicon layer. Next, the second polysilicon layer is etched along the sidewalls of the resist layer by anisotropic etching. Next, by anisotropic etching as well, the first polysilicon insulating film is etched along the side wall of the resist layer. Furthermore, isotropic etching etches a part of the first polysilicon layer facing the surface layer portion of the first polysilicon layer and the side wall lower end portion of the second polysilicon layer. Then, the first polysilicon layer is etched along the side wall of the resist layer by anisotropic etching.
【００１０】その後、レジスト層が除去されるととも
に、イオン注入により半導体基板にソース及びドレイン
領域が形成される。また、酸化により、第２のポリシリ
コン層の上部並びに第２のポリシリコン層の側壁及び第
１のポリシリコン層の側壁に第２のポリシリコン絶縁膜
が形成される。そのため、第１のポリシリコン層及び第
２のポリシリコン層のそれぞれがポリシリコン絶縁膜に
より絶縁されてなるフローティングゲート及びコントロ
ールゲートが形成される。After that, the resist layer is removed and the source and drain regions are formed in the semiconductor substrate by ion implantation. Further, by oxidation, a second polysilicon insulating film is formed on the upper portion of the second polysilicon layer and the sidewalls of the second polysilicon layer and the sidewalls of the first polysilicon layer. Therefore, a floating gate and a control gate in which the first polysilicon layer and the second polysilicon layer are insulated by the polysilicon insulating film are formed.
【００１１】さて、上記酸化の際には、フローティング
ゲートの両端部と半導体基板との間、及びフローティン
グゲートの両端部とそれに対応するコントロールゲート
との間に、それぞれバーズビークと呼ばれる酸化膜厚部
分が形成される。特に、前者のバーズビークが成長形成
された場合、フローティングゲートの上部両端が持ち上
げられるようにして応力がかかる。しかし、本発明で
は、等方性エッチングにより、上記の第１のポリシリコ
ン層の一部がエッチングされ、凹形状となっているの
で、酸化に際して応力がかかったとしても、フローティ
ングゲートの上部両端が凸状に尖ってしまうことがな
い。During the oxidation, oxide film thickness portions called bird's beaks are formed between both ends of the floating gate and the semiconductor substrate, and between both ends of the floating gate and the corresponding control gate. It is formed. In particular, when the former bird's beak is grown and formed, stress is applied so that both upper ends of the floating gate are lifted. However, according to the present invention, a part of the first polysilicon layer is etched by the isotropic etching so that the first polysilicon layer has a concave shape. There is no convex point.
【００１２】[0012]
【実施例】以下、本発明の不揮発性半導体メモリ装置の
製造方法をＥＰＲＯＭ（Erasableand electrically PRO
M）セルのそれに具体化した一実施例を図１〜図１２に
従って説明する。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS A method for manufacturing a nonvolatile semiconductor memory device according to the present invention will be described below with reference to EPROM (Erasable and Electrical PRO
An embodiment embodied in the M) cell will be described with reference to FIGS.
【００１３】図２は本実施例における、不揮発性半導体
メモリ装置としてのＥＰＲＯＭセルを示す概略断面図で
ある。同図に示すように、Ｐ型シリコン基板１上には、
ゲート酸化膜２及びそれに隣接するフィールド酸化膜３
が形成されている。ゲート酸化膜２上には、第１のポリ
シリコン層４よりなるフローティングゲート４Ａが形成
され、その上には第１のポリシリコン絶縁膜としての第
１のポリシリコン酸化膜５を介して第２のポリシリコン
層６よりなるコントロールゲート６Ａが形成されてい
る。また、フローティングゲート４Ａ及びコントロール
ゲート６Ａを覆うようにして第２のポリシリコン絶縁膜
としての第２のポリシリコン酸化膜７が形成されてい
る。FIG. 2 is a schematic sectional view showing an EPROM cell as a nonvolatile semiconductor memory device in this embodiment. As shown in the figure, on the P-type silicon substrate 1,
Gate oxide film 2 and field oxide film 3 adjacent to it
Are formed. A floating gate 4A made of a first polysilicon layer 4 is formed on the gate oxide film 2 and a second polysilicon oxide film 5 as a first polysilicon insulating film is formed on the floating gate 4A. A control gate 6A made of the polysilicon layer 6 is formed. A second polysilicon oxide film 7 serving as a second polysilicon insulating film is formed so as to cover the floating gate 4A and the control gate 6A.
【００１４】前記シリコン基板１の上部にはイオン注入
により形成されたソース・ドレイン領域８が設けられて
いる。また、前記第２のポリシリコン酸化膜７及び露出
したゲート酸化膜２及びフィールド酸化膜３に対し、例
えばリンがドープされてなる層間絶縁膜９が形成されて
いる。層間絶縁膜９には、ソース・ドレイン領域８に達
するコンタクトホール１１が形成され、当該コンタクト
ホール１１にはアルミニウム電極１２が形成されてい
る。A source / drain region 8 formed by ion implantation is provided on the silicon substrate 1. Further, an interlayer insulating film 9 formed by doping, for example, phosphorus is formed on the second polysilicon oxide film 7 and the exposed gate oxide film 2 and field oxide film 3. A contact hole 11 reaching the source / drain region 8 is formed in the interlayer insulating film 9, and an aluminum electrode 12 is formed in the contact hole 11.
【００１５】次に、上記のように構成されてなるＥＰＲ
ＯＭセルの製造方法について説明する。まず、図３に示
すように、ＬＯＣＯＳ法により、シリコン基板１上に素
子分離のためのフィールド酸化膜３（膜厚：８００ｎ
ｍ）を形成する。次に、熱酸化により、シリコン基板１
上にゲート酸化膜２（膜厚：２５ｎｍ）を形成する。Next, an EPR constructed as described above
A method of manufacturing the OM cell will be described. First, as shown in FIG. 3, a field oxide film 3 (film thickness: 800 n for element isolation is formed on a silicon substrate 1 by LOCOS method.
m) is formed. Next, by thermal oxidation, the silicon substrate 1
A gate oxide film 2 (film thickness: 25 nm) is formed on top.
【００１６】続いて、図４に示すように、ＣＶＤ法（使
用ガス：ＳｉＨ4 ）により、ゲート酸化膜２上に第１の
ポリシリコン層４（膜厚：４００ｎｍ）を形成する。さ
らに、この第１のポリシリコン層４にリン拡散（拡散
源：ＰＯＣｌ3 ）を行い、所望の抵抗値（ρs ＝２０Ω
／□）を得る。そして、熱酸化を施すことにより、第１
のポリシリコン層４の上部に、第１のポリシリコン酸化
膜５（膜厚：４０ｎｍ）を形成する。Subsequently, as shown in FIG. 4, a first polysilicon layer 4 (film thickness: 400 nm) is formed on the gate oxide film 2 by the CVD method (using gas: SiH 4 ). Further, phosphorus diffusion (diffusion source: POCl 3 ) is performed on the first polysilicon layer 4 to obtain a desired resistance value (ρ s = 20Ω).
/ □) is obtained. Then, by performing thermal oxidation, the first
A first polysilicon oxide film 5 (film thickness: 40 nm) is formed on the polysilicon layer 4 of FIG.
【００１７】次に、図５に示すように、ＣＶＤ法（使用
ガス：ＳｉＨ4 ）により、第１のポリシリコン酸化膜５
上に第２のポリシリコン層６（膜厚：３００ｎｍ）を形
成し、第１のポリシリコン層４と同様な方法にてリン拡
散を行う（ρs ＝２７Ω／□）。Next, as shown in FIG. 5, the first polysilicon oxide film 5 is formed by the CVD method (using gas: SiH 4 ).
A second polysilicon layer 6 (thickness: 300 nm) is formed on top, and phosphorus diffusion is performed in the same manner as the first polysilicon layer 4 (ρ s = 27Ω / □).
【００１８】続いて、図６に示すように、第２のポリシ
リコン層６上の所定の箇所に、フォトレジストによるレ
ジスト層１３を形成する。次に、図７に示すように、前
記レジスト層１３をエッチングマスクとして、ドライエ
ッチング（ＲＩＥ）により、異方性エッチングを施す。
このエッチングにより、第２のポリシリコン層６は所定
形状に加工され、コントロールゲート６Ａの形状とな
る。続いて、図８に示すように、同じくレジスト層１３
をエッチングマスクとして、ドライエッチング（ＲＩ
Ｅ）により、異方性エッチングを施す。このエッチング
により、第１のポリシリコン酸化膜５は第２のポリシリ
コン層６と同様に所定形状に加工される。なお、ここま
での工程については、従来技術の各工程と同じである。Subsequently, as shown in FIG. 6, a resist layer 13 of photoresist is formed at a predetermined position on the second polysilicon layer 6. Next, as shown in FIG. 7, anisotropic etching is performed by dry etching (RIE) using the resist layer 13 as an etching mask.
By this etching, the second polysilicon layer 6 is processed into a predetermined shape and becomes the shape of the control gate 6A. Then, as shown in FIG.
Dry etching (RI
According to E), anisotropic etching is performed. By this etching, the first polysilicon oxide film 5 is processed into a predetermined shape like the second polysilicon layer 6. The steps up to this point are the same as the steps of the prior art.
【００１９】さて、本実施例において、次なる工程にお
いては、図１に示すように、ＣＤＥ、ウェットエッチン
グ等により、第２のポリシリコン層６及び第１のポリシ
リコン層４に対して等方性エッチングを施す（エッチン
グ深さ：５０〜８０ｎｍ）。すると、同図に示すよう
に、第２のポリシリコン層６の側壁及び第１のポリシリ
コン層４の上面が均一の深さをもって除去されることと
なる。より詳しく述べると、第２のポリシリコン層６の
側壁及び第１のポリシリコン層４の上面は、レジスト層
１３の幅よりも内側にサイドエッチが施される。In the next step of this embodiment, as shown in FIG. 1, isotropic etching is performed on the second polysilicon layer 6 and the first polysilicon layer 4 by CDE, wet etching or the like. Etching (etching depth: 50-80 nm). Then, as shown in the figure, the sidewall of the second polysilicon layer 6 and the upper surface of the first polysilicon layer 4 are removed with a uniform depth. More specifically, the side wall of the second polysilicon layer 6 and the upper surface of the first polysilicon layer 4 are side-etched inside the width of the resist layer 13.
【００２０】次に、図９に示すように、同じく前記レジ
スト層１３をエッチングマスクとして、ドライエッチン
グ（ＲＩＥ）により、異方性エッチングを施す。このエ
ッチングにより、第１のポリシリコン層４は所定形状に
加工され、フローティングゲート４Ａの形状となる。続
いて、図１０に示すように、レジスト層１３を除去す
る。Next, as shown in FIG. 9, anisotropic etching is performed by dry etching (RIE) using the resist layer 13 as an etching mask. By this etching, the first polysilicon layer 4 is processed into a predetermined shape and becomes the shape of the floating gate 4A. Then, as shown in FIG. 10, the resist layer 13 is removed.
【００２１】そして、図１１に示すように、ヒ素イオン
注入によりソース・ドレイン領域８を形成し、熱酸化を
施すことにより、第２のポリシリコン酸化膜７を形成す
る。但し、ソース・ドレイン領域８を形成する工程と、
第２のポリシリコン酸化膜形成工程との順序はいずれが
先になってもよい。そして、第１のポリシリコン層４及
び第２のポリシリコン層６がポリシリコン酸化膜５，７
により絶縁されてなるフローティングゲート４Ａ及びコ
ントロールゲート６Ａが形成される。Then, as shown in FIG. 11, a source / drain region 8 is formed by arsenic ion implantation, and thermal oxidation is performed to form a second polysilicon oxide film 7. However, in the step of forming the source / drain regions 8,
The order of the second polysilicon oxide film forming step may be first. Then, the first polysilicon layer 4 and the second polysilicon layer 6 are replaced with the polysilicon oxide films 5 and 7.
Thus, the floating gate 4A and the control gate 6A which are insulated from each other are formed.
【００２２】その後、公知技術により、ＣＶＤ法による
層間絶縁膜９を形成するとともに、コンタクトホール１
１にアルミニウム電極１２を形成することにより、図２
で説明したＥＰＲＯＭセルが得られる。Thereafter, the interlayer insulating film 9 is formed by the CVD method and the contact hole 1 is formed by a known technique.
2 by forming the aluminum electrode 12 on FIG.
The EPROM cell described in 1. can be obtained.
【００２３】以上のように、本実施例におけるＥＰＲＯ
Ｍセルの製造方法によれば、まず従来技術と同様の異方
性エッチングにより、第２のポリシリコン層６及び第１
のポリシリコン酸化膜５が所定形状に加工される。そし
て、等方性エッチングにより、第２のポリシリコン層６
の側壁及び第１のポリシリコン層４の上面が均一の深さ
をもって除去される。このため、図１２に示すように、
その後の熱酸化の際には、フローティングゲート４Ａ
（第１のポリシリコン層４）の両端部とシリコン基板１
との間、及びフローティングゲート４Ａ（第１のポリシ
リコン層４）の両端部とそれに対応するコントロールゲ
ート６Ａ（第２のポリシリコン層６）との間に、それぞ
れバーズビークと呼ばれる酸化膜厚部分が形成される。
特に、前者のバーズビークが成長形成された場合、フロ
ーティングゲート４Ａの上部両端が持ち上げられるよう
にして応力がかかる。しかし、本発明では、上記等方性
エッチングにより、第１のポリシリコン層４の一部が内
側にエッチングされ、凹形状となっているので、酸化に
際して応力がかかったとしても、フローティングゲート
４Ａの上部両端が凸状に尖ってしまうことがなく、例え
ば滑らかな湾曲状に形成される。As described above, the EPRO in this embodiment is
According to the method of manufacturing the M cell, first, the second polysilicon layer 6 and the first polysilicon layer 6 are formed by anisotropic etching similar to the conventional technique.
The polysilicon oxide film 5 is processed into a predetermined shape. Then, the second polysilicon layer 6 is formed by isotropic etching.
Side walls and the upper surface of the first polysilicon layer 4 are removed with a uniform depth. Therefore, as shown in FIG.
During the subsequent thermal oxidation, the floating gate 4A
Both ends of the (first polysilicon layer 4) and the silicon substrate 1
And between both ends of the floating gate 4A (first polysilicon layer 4) and the corresponding control gate 6A (second polysilicon layer 6), oxide film thickness portions called bird's beaks are formed. It is formed.
In particular, when the former bird's beak is grown and formed, stress is applied so that both upper ends of the floating gate 4A are lifted. However, in the present invention, the isotropic etching causes a part of the first polysilicon layer 4 to be etched inward and has a concave shape. Therefore, even if stress is applied during oxidation, the floating gate 4A is Both ends of the upper portion are not sharply pointed in a convex shape, and are formed in a smooth curved shape, for example.
【００２４】その結果、熱酸化時にバーズビークが形成
されたとしても、フローティングゲート４Ａの形成に悪
影響が及ぶのを抑制することができる。また、バーズビ
ークの形成によりフローティングゲート４Ａに、この上
部両端が持ち上げられるようにして応力がかかったとし
ても、フローティングゲート４Ａの上部両端が凹形状と
なっているため、コントロールゲート６Ａの下部両端と
の間の酸化膜５に応力がかからない。従って、フローテ
ィングゲート４Ａ内に記憶情報として入った電子が流出
する等のデバイス上の悪化を防止することができる。さ
らに、熱酸化に際しての条件設定に関しても、さほど厳
格な調整をしなくて済むので、熱酸化条件設定に際して
の自由度の向上を図ることができる。As a result, even if bird's beaks are formed during the thermal oxidation, it is possible to prevent the formation of the floating gate 4A from being adversely affected. Even if stress is applied to the floating gate 4A by raising the upper ends of the floating gate 4A due to the formation of the bird's beak, the upper ends of the floating gate 4A have a concave shape. No stress is applied to the oxide film 5 between them. Therefore, it is possible to prevent the deterioration of the device such as the outflow of electrons stored as stored information in the floating gate 4A. Further, since there is no need to make strict adjustments regarding the condition setting during the thermal oxidation, it is possible to improve the degree of freedom in setting the thermal oxidation condition.
【００２５】尚、本発明は上記実施例に限定されず、例
えば次の如く構成してもよい。 （１）前記実施例における膜厚、シート抵抗（ρs ）等
の各値は、上記実施例のものに何ら限定されるものでは
ない。The present invention is not limited to the above embodiment, but may be configured as follows, for example. (1) The respective values such as the film thickness and the sheet resistance (ρ s ) in the above embodiment are not limited to those in the above embodiment.
【００２６】（２）前記実施例では、Ｐ型シリコン基板
１を採用したが、Ｎ型シリコン基板を用いてもよい。ま
た、半導体基板としては、単結晶シリコン基板の外に、
単結晶シリコン薄膜、多結晶シリコン薄膜、非晶室シリ
コン薄膜、III −Ｖ族化合物半導体基板及びIII −Ｖ族
化合物半導体薄膜も含まれる。(2) Although the P-type silicon substrate 1 is adopted in the above-mentioned embodiment, an N-type silicon substrate may be used. Further, as the semiconductor substrate, in addition to the single crystal silicon substrate,
A single crystal silicon thin film, a polycrystalline silicon thin film, an amorphous silicon thin film, a III-V group compound semiconductor substrate, and a III-V group compound semiconductor thin film are also included.
【００２７】（３）前記実施例では、第１のポリシリコ
ン絶縁膜として、第１のポリシリコン酸化膜５を形成す
る構成としたが、それ以外にも窒化膜を形成するように
してもよい。(3) In the above embodiment, the first polysilicon oxide film 5 is formed as the first polysilicon insulating film. However, a nitride film may be formed in addition to the above. .
【００２８】（４）前記実施例では、熱酸化により、第
１のポリシリコン酸化膜５を形成するようにしたが、そ
れ以外にも、ＣＶＤ法等により第１のポリシリコン酸化
膜５を形成するようにしてもよい。また、前記実施例で
は、熱酸化により、第２のポリシリコン酸化膜７を形成
するようにしたが、バーズビークが形成される蓋然性の
高い方法であれば、常温での酸化等いかなる酸化方法が
採用されたとしても差し支えない。(4) In the above embodiment, the first polysilicon oxide film 5 is formed by thermal oxidation. However, other than that, the first polysilicon oxide film 5 is formed by the CVD method or the like. You may do it. In addition, although the second polysilicon oxide film 7 is formed by thermal oxidation in the above-mentioned embodiment, any oxidation method such as oxidation at room temperature is adopted as long as it is highly probable that bird's beaks are formed. Even if it is done, it does not matter.
【００２９】特許請求の範囲の請求項に記載されないも
のであって、上記実施例から把握できる技術的思想につ
いて以下にその効果とともに記載する。 （ａ）請求項１に記載の不揮発性半導体メモリ装置の製
造方法において、前記第１及び第２のポリシリコン絶縁
膜は共にポリシリコン酸化膜であることを特徴とする。
かかる構成とすることにより、比較的絶縁特性の安定し
たものを得ることができる。The technical ideas which are not described in the claims of the present invention and which can be grasped from the above-mentioned embodiments will be described below together with their effects. (A) In the method of manufacturing a non-volatile semiconductor memory device according to claim 1, the first and second polysilicon insulating films are both polysilicon oxide films.
With such a structure, it is possible to obtain the one having relatively stable insulating characteristics.
【００３０】[0030]
【発明の効果】以上詳述したように、本発明によれば、
ＥＰＲＯＭ等の不揮発性半導体メモリ装置を製造するに
際し、酸化時にバーズビークが形成されたとしても、フ
ローティングゲートの形成に悪影響が及ぶのを抑制する
ことができ、もって、デバイス低下を防止することがで
きるという優れた効果を奏する。As described in detail above, according to the present invention,
In manufacturing a nonvolatile semiconductor memory device such as an EPROM, even if a bird's beak is formed during oxidation, it is possible to prevent the formation of the floating gate from being adversely affected, and thus to prevent device degradation. It has an excellent effect.
【図１】 本発明を具体化した一実施例において、等方
性エッチングを施した状態を示すシリコン基板等の断面
図である。FIG. 1 is a cross-sectional view of a silicon substrate or the like showing a state in which isotropic etching is performed in one embodiment embodying the present invention.
【図２】 一実施例におけるＥＰＲＯＭセルを概略的に
示す断面図である。FIG. 2 is a cross-sectional view schematically showing an EPROM cell in one embodiment.
【図３】 一実施例において、シリコン基板上にゲート
酸化膜等を形成した状態を示す断面図である。FIG. 3 is a cross-sectional view showing a state in which a gate oxide film and the like are formed on a silicon substrate in one embodiment.
【図４】 一実施例において、ゲート酸化膜上に第１の
ポリシリコン層及び第１のポリシリコン酸化膜を形成し
た状態を示す断面図である。FIG. 4 is a cross-sectional view showing a state in which a first polysilicon layer and a first polysilicon oxide film are formed on a gate oxide film in one embodiment.
【図５】 一実施例において、第１のポリシリコン酸化
膜上に第２のポリシリコン層を形成した状態を示す断面
図である。FIG. 5 is a cross-sectional view showing a state in which a second polysilicon layer is formed on the first polysilicon oxide film in one example.
【図６】 一実施例において、第２のポリシリコン層上
にレジスト層を設けた状態を示す断面図である。FIG. 6 is a cross-sectional view showing a state in which a resist layer is provided on a second polysilicon layer in one example.
【図７】 一実施例において、異方性エッチングによ
り、第２のポリシリコン層をエッチングした状態を示す
断面図である。FIG. 7 is a cross-sectional view showing a state where the second polysilicon layer is etched by anisotropic etching in one example.
【図８】 一実施例において、異方性エッチングによ
り、第１のポリシリコン酸化膜をエッチングした状態を
示す断面図である。FIG. 8 is a cross-sectional view showing a state in which the first polysilicon oxide film is etched by anisotropic etching in one example.
【図９】 一実施例において、等方性エッチングの後に
異方性エッチングにより、第１のポリシリコン層をエッ
チングした状態を示す断面図である。FIG. 9 is a cross-sectional view showing a state in which the first polysilicon layer is etched by anisotropic etching after isotropic etching in one example.
【図１０】 一実施例において、レジスト層を除去した
状態を示す断面図である。FIG. 10 is a cross-sectional view showing a state in which a resist layer is removed in one example.
【図１１】 一実施例において、ソース・ドレイン領域
を形成し、熱酸化を施した状態を示す断面図である。FIG. 11 is a cross-sectional view showing a state where source / drain regions are formed and thermal oxidation is performed in one example.
【図１２】 一実施例において、熱酸化を施したときの
要部を示す拡大断面図である。FIG. 12 is an enlarged cross-sectional view showing a main part when thermal oxidation is performed in one example.
【図１３】 従来技術におけるＥＰＲＯＭセル製造時の
主要部を示す断面図である。FIG. 13 is a cross-sectional view showing a main part at the time of manufacturing an EPROM cell in a conventional technique.
１…半導体基板としてのシリコン基板、２…ゲート酸化
膜、４…第１のポリシリコン層、４Ａ…フローティング
ゲート、５…第１のポリシリコン絶縁膜としての第１の
ポリシリコン酸化膜、６…第２のポリシリコン層、６Ａ
…コントロールゲート、７…第２のポリシリコン絶縁膜
としての第２のポリシリコン酸化膜、８…ソース及びド
レイン領域（ソース・ドレイン領域）、１３…レジスト
層。1 ... Silicon substrate as semiconductor substrate, 2 ... Gate oxide film, 4 ... First polysilicon layer, 4A ... Floating gate, 5 ... First polysilicon oxide film as first polysilicon insulating film, 6 ... Second polysilicon layer, 6A
... control gate, 7 ... second polysilicon oxide film as second polysilicon insulating film, 8 ... source and drain regions (source / drain regions), 13 ... resist layer.
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/115 ─────────────────────────────────────────────────── ─── Continuation of the front page (51) Int.Cl. 6 Identification code Office reference number FI technical display location H01L 27/115
Claims (1)
工程と、 前記ゲート酸化膜上にフローティングゲートを構成する
ための第１のポリシリコン層を形成し、その上に第１の
ポリシリコン絶縁膜を形成する工程と、 前記第１のポリシリコン絶縁膜上にコントロールゲート
を構成するための第２のポリシリコン層を形成する工程
と、 前記第２のポリシリコン層上にレジスト層を形成する工
程と、 異方性エッチングにより、前記レジスト層の側壁に沿っ
て前記第２のポリシリコン層をエッチングする工程と、 異方性エッチングにより、前記レジスト層の側壁に沿っ
て前記第１のポリシリコン絶縁膜をエッチングする工程
と、 等方性エッチングにより、前記第１のポリシリコン層の
一部をエッチングする工程と、 異方性エッチングにより、前記レジスト層の側壁に沿っ
て前記第１のポリシリコン層をエッチングする工程と、 前記レジスト層を除去するとともに、イオン注入により
前記半導体基板にソース及びドレイン領域を形成する工
程と、 酸化により、前記第２のポリシリコン層の上部並びに前
記第２のポリシリコン層の側壁及び前記第１のポリシリ
コン層の側壁に第２のポリシリコン絶縁膜を形成する工
程とを備えたことを特徴とする不揮発性半導体メモリ装
置の製造方法。1. A step of forming a gate oxide film on a semiconductor substrate, a first polysilicon layer for forming a floating gate is formed on the gate oxide film, and a first polysilicon insulation layer is formed on the first polysilicon layer. Forming a film, forming a second polysilicon layer for forming a control gate on the first polysilicon insulating film, and forming a resist layer on the second polysilicon layer. A step of etching the second polysilicon layer along the sidewall of the resist layer by anisotropic etching, and a step of etching the first polysilicon along the sidewall of the resist layer by anisotropic etching. A step of etching the insulating film; a step of etching a part of the first polysilicon layer by isotropic etching; Etching the first polysilicon layer along the sidewalls of the resist layer; removing the resist layer and forming source and drain regions in the semiconductor substrate by ion implantation; A second polysilicon layer and a sidewall of the second polysilicon layer and a sidewall of the first polysilicon layer, a second polysilicon insulating film is formed on the sidewall of the second polysilicon layer. Method of manufacturing semiconductor memory device.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6211493A JPH0878547A (en) | 1994-09-05 | 1994-09-05 | Fabrication of nonvolatile semiconductor memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6211493A JPH0878547A (en) | 1994-09-05 | 1994-09-05 | Fabrication of nonvolatile semiconductor memory |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0878547A true JPH0878547A (en) | 1996-03-22 |
Family
ID=16606867
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6211493A Pending JPH0878547A (en) | 1994-09-05 | 1994-09-05 | Fabrication of nonvolatile semiconductor memory |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0878547A (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100414562B1 (en) * | 2001-06-29 | 2004-01-07 | 주식회사 하이닉스반도체 | Method of manufacturing a nonvolatile memory cell |
| KR100684108B1 (en) * | 2001-04-16 | 2007-02-16 | 삼성전자주식회사 | Method of manufacturing non-volatile memory device |
| US8003469B2 (en) | 2008-11-05 | 2011-08-23 | Samsung Electronics Co., Ltd. | Method of manufacturing non-volatile semiconductor devices |
-
1994
- 1994-09-05 JP JP6211493A patent/JPH0878547A/en active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100684108B1 (en) * | 2001-04-16 | 2007-02-16 | 삼성전자주식회사 | Method of manufacturing non-volatile memory device |
| KR100414562B1 (en) * | 2001-06-29 | 2004-01-07 | 주식회사 하이닉스반도체 | Method of manufacturing a nonvolatile memory cell |
| US8003469B2 (en) | 2008-11-05 | 2011-08-23 | Samsung Electronics Co., Ltd. | Method of manufacturing non-volatile semiconductor devices |
| KR101486745B1 (en) * | 2008-11-05 | 2015-02-06 | 삼성전자주식회사 | Nonvolatile memory device without gate spacer and method for manufacturing the same |
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