JPH0865115A - Logic signal selection circuit - Google Patents
Logic signal selection circuitInfo
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- JPH0865115A JPH0865115A JP7172896A JP17289695A JPH0865115A JP H0865115 A JPH0865115 A JP H0865115A JP 7172896 A JP7172896 A JP 7172896A JP 17289695 A JP17289695 A JP 17289695A JP H0865115 A JPH0865115 A JP H0865115A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、周波数の高い論理信号
を選択し、高い時間精度で出力する論理信号選択回路に
関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a logic signal selection circuit for selecting a logic signal having a high frequency and outputting it with high time accuracy.
【０００２】[0002]
【従来の技術】電子回路の高速化に伴って、電子機器で
使用する信号の高い時間精度が要求されるようになって
いる。特に、多数の論理入力信号のうちの１信号を選択
して出力する論理信号選択回路において高い時間精度の
要求がある。図７は、従来の一般的な論理信号選択回路
の一例を示している。この場合、負論理入力のＯＲ回路
の入力信号数はＮＡＮＤ回路の入力信号数ｎに等しい。2. Description of the Related Art With the increase in speed of electronic circuits, high time accuracy of signals used in electronic devices is required. In particular, there is a demand for high time accuracy in a logic signal selection circuit that selects and outputs one of a large number of logic input signals. FIG. 7 shows an example of a conventional general logic signal selection circuit. In this case, the number of input signals of the OR circuit having the negative logic input is equal to the number n of input signals of the NAND circuit.
【０００３】図８（ａ）は、ｎ個の負論理入力のＯＲ回
路をＣＭＯＳ回路で構成した場合を示す。この回路で
は、Ｎｃｈ ＭＯＳＦＥＴがｎ個直列に接続され、Ｐｃ
ｈ ＭＯＳＦＥＴがｎ個並列に接続されている。このた
め、出力信号波形の立ち上がり時は、１つのＰｃｈ Ｍ
ＯＳＦＥＴが配線容量、次段のゲート容量を駆動し、比
較的早く立ち上がる。しかし、立ち下がり時は、ｎ個直
列接続されたＮｃｈ ＭＯＳＦＥＴが、配線容量、次段
のゲート容量を駆動するため、ｎ個のＮｃｈ ＭＯＳＦ
ＥＴのＯＮ抵抗が大きく、図８（ｂ）に示すように、立
ち下がりの遷移時間が著しく大きくなる。FIG. 8A shows a case where an OR circuit having n negative logic inputs is composed of a CMOS circuit. In this circuit, n Nch MOSFETs are connected in series, and Pc
n h MOSFETs are connected in parallel. Therefore, when the output signal waveform rises, one Pch M
The OSFET drives the wiring capacitance and the gate capacitance of the next stage, and rises relatively quickly. However, at the time of the fall, the n-channel Nch MOSFETs connected in series drive the wiring capacitance and the gate capacitance of the next stage.
The ON resistance of ET is large, and as shown in FIG. 8B, the falling transition time becomes significantly long.
【０００４】図９は、トランスファゲートを用いた論理
信号選択回路の一例を示している。この場合において
も、ＯＮになっている１つのトランスファゲートのＯＮ
抵抗Ｒで、他の（ｎ−１）個のＯＦＦになっているトラ
ンスファゲートの容量Ｃを駆動するため、ワイアードＯ
Ｒした加算点の波形の立ち上がり、立ち下がり時間は、
Ｒ及びＣで制限を受けるため、繰り返し周波数の高い信
号の選択回路として使用できない。FIG. 9 shows an example of a logic signal selection circuit using a transfer gate. Even in this case, one transfer gate that is on is turned on.
The resistance R drives the capacitances C of the other (n-1) transfer gates that are turned off.
The rising and falling times of the waveform of the R addition point are
Since it is limited by R and C, it cannot be used as a selection circuit for a signal having a high repetition frequency.
【０００５】[0005]
【発明が解決しようとする課題】従来の論理信号選択回
路においては、配線容量、次段のゲート容量及びＯＦＦ
になっているトランスファゲート容量を電圧変動のため
に駆動する必要があり、周波数の高い論理信号の選択回
路として限界があった。本発明は、高い時間精度を有す
る高速の論理信号選択回路を実現することを目的として
いる。In the conventional logic signal selection circuit, the wiring capacitance, the gate capacitance of the next stage and the OFF state.
It has been necessary to drive the transfer gate capacitance which has become due to voltage fluctuation, and there is a limit as a selection circuit for a logic signal having a high frequency. An object of the present invention is to realize a high speed logic signal selection circuit having high time accuracy.
【０００６】[0006]
【課題を解決するための手段】上記目的を達成するため
に、本発明においては、複数の入力信号のうち一つを選
択して出力する論理信号選択回路において、複数の入力
信号に対応したＣＭＯＳトランスファゲートを設け、上
記トランスファゲートの出力をワイアードＯＲした入力
信号選択回路１０を設ける。上記入力信号選択回路１０
の出力を、上記トランスファゲートのＯＮ抵抗より充分
小さい入力抵抗をもち、電流電圧変換機能をもつ電流入
力形センスアンプ２０に入力することで論理信号選択回
路の出力を得る構造とする。In order to achieve the above object, in the present invention, in a logic signal selection circuit for selecting and outputting one of a plurality of input signals, a CMOS corresponding to a plurality of input signals is used. A transfer gate is provided, and an input signal selection circuit 10 in which the output of the transfer gate is wire-ORed is provided. The input signal selection circuit 10
Has an input resistance sufficiently smaller than the ON resistance of the transfer gate and is input to a current input type sense amplifier 20 having a current-voltage conversion function, so that the output of the logic signal selection circuit is obtained.
【０００７】また、等価中点電流発生器Ａ３１０の出力
をしきい値とし、正論理入力信号をトランスファゲート
を介して収束し入力する電流入力形センスアンプＡ３２
０と、等価中点電流発生器Ｂ３１１の出力をしきい値と
し、負論理入力信号をトランスファゲートを介して収束
し入力する電流入力形センスアンプＢ３２１と、電流入
力形センスアンプＡ３２０の出力を遅延調整器Ａ３３０
で遅延制御して入力し増幅する差動増幅器Ａ３４０と、
電流入力形センスアンプＢ３２１の出力を遅延調整器Ｂ
３３１で遅延制御し、反転して入力し増幅する差動増幅
器Ｂ３４１と、差動増幅器Ａ３４０の出力と差動増幅器
Ｂ３４１の出力とを入力とし、その論理和を信号出力と
する論理回路３５０とで論理信号選択回路を構成してい
る。A current input type sense amplifier A32 for inputting a positive logic input signal after converging the positive logic input signal through a transfer gate with the output of the equivalent midpoint current generator A310 as a threshold value.
0, the output of the equivalent midpoint current generator B311 is used as a threshold, and the output of the current input type sense amplifier B321 that converges and inputs the negative logic input signal via the transfer gate and the output of the current input type sense amplifier A320 are delayed. Adjuster A330
A differential amplifier A340 which delay-controls and inputs and amplifies
The output of the current input type sense amplifier B321 is connected to the delay adjuster B.
A differential amplifier B341 that performs delay control by 331, inverts and inputs and amplifies, and a logic circuit 350 that inputs the output of the differential amplifier A340 and the output of the differential amplifier B341 and outputs the logical sum as a signal output. It constitutes a logic signal selection circuit.
【０００８】[0008]
【作用】上記のように構成された論理信号選択回路にお
いては、電流入力形センスアンプの入力端子の電圧変動
がないため、電流入力形センスアンプの入力端子にある
ＯＦＦになっているトランスファゲートの容量Ｃへの電
流の出入りがなく、選択された入力信号を高い時間精度
で高速に出力することができる。また、正論理入力と負
論理入力とを別のグループとし、それぞれ別の電流入力
形センスアンプに入力することで、それぞれの遅延量を
調整するための制御を独立して行うことができ、正論理
入力及び負論理入力に関係なく、選択された入力信号を
高い時間精度で高速に出力することができる作用があ
る。In the logic signal selection circuit configured as described above, since there is no voltage fluctuation at the input terminal of the current input type sense amplifier, the OFF state of the transfer gate at the input terminal of the current input type sense amplifier is eliminated. There is no current flowing in or out of the capacitor C, and the selected input signal can be output at high speed with high time accuracy. In addition, by grouping the positive logic input and negative logic input into different groups and inputting them to different current input type sense amplifiers, the control for adjusting each delay amount can be performed independently. There is an effect that the selected input signal can be output at high speed with high time accuracy regardless of the logic input and the negative logic input.
【０００９】[0009]
（実施例１）図１に本発明の一実施例を示す。この回路
は、ｎ個の入力信号から１入力信号を選択する入力信号
選択回路１０と、ワイアードＯＲの後に接続する電流入
力形センスアンプ２０とで構成される。この電流入力形
センスアンプ２０の入力インピーダンスは０に近いた
め、入力信号によって入力点Ａに電圧変動を生じない。
このため、入力点Ａに存在する寄生容量Ｃへの電流の出
入りがなく、寄生容量の存在を無視できる。つまり、入
力信号の立ち上がり時、立ち下がり時の容量による遅延
がなく、高い時間精度をもった、高速の論理信号の選択
回路を実現できる。(Embodiment 1) FIG. 1 shows an embodiment of the present invention. This circuit is composed of an input signal selection circuit 10 for selecting one input signal from n input signals, and a current input type sense amplifier 20 connected after the wired OR. Since the input impedance of the current input type sense amplifier 20 is close to 0, no voltage fluctuation occurs at the input point A due to the input signal.
Therefore, there is no current flowing in or out of the parasitic capacitance C existing at the input point A, and the existence of the parasitic capacitance can be ignored. That is, there is no delay due to the capacitance when the input signal rises or falls, and it is possible to realize a high-speed logic signal selection circuit with high time accuracy.
【００１０】図２に電流入力形センスアンプ２０とし
て、（ａ）Ｔｒを使用した場合、（ｂ）ＭＯＳＦＥＴを
使用した場合、（ｃ）差動増幅器を使用した場合を示
す。どの回路においても選択された入力信号によって、
電流入力形センスアンプ２０への入力電流が変化し出力
電圧が得られる。FIG. 2 shows a case where (a) Tr is used, (b) MOSFET is used, and (c) Differential amplifier is used as the current input type sense amplifier 20. Depending on the input signal selected in any circuit,
The input current to the current input type sense amplifier 20 changes and an output voltage is obtained.
【００１１】図３に電流入力形センスアンプ２０とし
て、ＣＭＯＳによる構成例を示す。この回路においても
選択された入力信号によって電流が変化し出力電圧が得
られる。この回路では、Ｉａｄｊ端子の電流を変化させ
ることで、入力電流に対するしきい値を設定することが
でき、遅延時間を変化させることができる。また、この
回路からＱ２及びＱ９を無くし、Ｑ１及びＱ８を定電流
源Ｉ1 及びＩ2 に直接接続してもよい。この場合、入力
信号の電位が変動するが入力インピーダンスが充分小さ
いため、入力信号の立ち上がり時、立ち下がり時の容量
による遅延は小さい。また、この回路の全てのＦＥＴの
ｐ−ｃｈ及びｎ−ｃｈを逆にし、電源ＶDD及びＶSSを逆
にした回路も、電流入力形センスアンプ２０として使用
できる。FIG. 3 shows a configuration example of a CMOS as the current input type sense amplifier 20. Also in this circuit, the current changes according to the selected input signal to obtain the output voltage. In this circuit, the threshold value for the input current can be set by changing the current of the Iadj terminal, and the delay time can be changed. It is also possible to eliminate Q2 and Q9 from this circuit and connect Q1 and Q8 directly to the constant current sources I 1 and I 2 . In this case, the potential of the input signal fluctuates, but the input impedance is sufficiently small, so that the delay due to the capacitance when the input signal rises and falls is small. A circuit in which the p-ch and n-ch of all FETs in this circuit are reversed and the power supplies V DD and V SS are reversed can also be used as the current input type sense amplifier 20.
【００１２】（実施例２）図４に本発明の論理信号選択
回路を使用したタイミング信号発生回路ブロックを示
す。本回路ブロックは、次のブロックに分解できる。 可変遅延回路１２０ ｍ段の可変遅延素子１２１を従続に接続している。この
時ｍは、１ＣＬＫを分割するタイミング数である。そし
て、ｍ段の可変遅延素子１２１の遅延時間の合計である
可変遅延時間が１ＣＬＫの時間になるよう帰還回路１５
０で制御されている。 位相比較器１４０ ２つの入力端子ｅ１、ｅ２に入力する信号の位相差に比
例した電圧又は電流を出力する回路である。チャージポ
ンプは、このブロックに含まれる。なお、ｅ１にはＣＬ
Ｋ信号を１ＣＬＫ分遅延した可変遅延回路１２０の最終
出力を入力し、ｅ２にはＣＬＫ信号をそのまま入力す
る。 帰還回路１５０ 可変遅延回路１２０、位相比較器１４０及び帰還回路１
５０で構成される位相同期ループ回路部１００の周波数
特性を決める。 入力信号選択回路１１０ 本発明の回路ブロックで、可変遅延回路１２０の可変遅
延素子１２１からのｍ個の出力信号から１つを選択し、
電流入力形センスアンプ２０と組み合わせてタイミング
信号として取り出す回路である。 デコーダ１６０ 遅延データをもとに可変遅延回路１２０の可変遅延素子
１２１からのｍ個の出力のうち１つを選択する選択信号
を発生する。(Embodiment 2) FIG. 4 shows a timing signal generating circuit block using the logic signal selecting circuit of the present invention. This circuit block can be decomposed into the following blocks. Variable delay circuit 120 Variable delay elements 121 of m stages are connected in series. At this time, m is the number of timings for dividing 1 CLK. The feedback circuit 15 adjusts the variable delay time, which is the sum of the delay times of the m-stage variable delay elements 121, to 1 CLK.
It is controlled by 0. The phase comparator 140 is a circuit that outputs a voltage or current proportional to the phase difference between the signals input to the two input terminals e1 and e2. The charge pump is included in this block. Note that e1 is CL
The final output of the variable delay circuit 120 obtained by delaying the K signal by 1 CLK is input, and the CLK signal is directly input to e2. Feedback circuit 150 Variable delay circuit 120, phase comparator 140 and feedback circuit 1
The frequency characteristic of the phase-locked loop circuit unit 100 composed of 50 is determined. Input signal selection circuit 110 In the circuit block of the present invention, one is selected from the m output signals from the variable delay element 121 of the variable delay circuit 120,
This is a circuit that is combined with the current input type sense amplifier 20 and takes out as a timing signal. The decoder 160 generates a selection signal for selecting one of the m outputs from the variable delay element 121 of the variable delay circuit 120 based on the delay data.
【００１３】ＣＬＫ周期の１／ｍの微小遅延を発生する
ために、可変遅延回路１２０を構成する可変遅延素子１
段あたりの遅延時間を、ＣＬＫ周期の１／ｍの遅延時間
となるよう位相同期ループ回路部１００で制御してい
る。すなわち、ｍ段の可変遅延素子１２１の全体の遅延
時間は、ＣＬＫの周期に等しい。このｍ段の可変遅延素
子１２１からなる可変遅延回路１２０の可変遅延素子１
２１の出力は、ＣＬＫを均等にｍ相に分割したものとな
る。このｍ相ＣＬＫの中から１つを入力信号選択回路１
１０で選択し、電流入力形センスアンプ２０に入力する
ことで電圧に変換し出力する。各可変遅延素子１２１の
出力から得られるタイミング信号には、高い時間精度が
要求されるため、本発明の入力信号選択回路１１０と電
流入力形センスアンプ２０とを使用したタイミング信号
発生回路は、その要求に合致したものである。The variable delay element 1 constituting the variable delay circuit 120 in order to generate a minute delay of 1 / m of the CLK cycle.
The delay time per stage is controlled by the phase locked loop circuit unit 100 so that the delay time is 1 / m of the CLK cycle. That is, the entire delay time of the variable delay element 121 of m stages is equal to the cycle of CLK. The variable delay element 1 of the variable delay circuit 120 including the m stages of variable delay elements 121
The output of 21 is CLK evenly divided into m phases. One of the m-phase CLK is an input signal selection circuit 1
It is selected by 10, and input to the current input type sense amplifier 20 to be converted into a voltage and output. Since the timing signal obtained from the output of each variable delay element 121 is required to have high time accuracy, the timing signal generating circuit using the input signal selection circuit 110 and the current input type sense amplifier 20 of the present invention is It meets the requirements.
【００１４】（実施例３）可変遅延素子２２１としてイ
ンバータを使用した場合、タイミング信号発生回路は、
図５のようになる。この場合、選択の対象となる信号
は、正論理と負論理交互に入力信号選択回路２１０に入
力するが、高い時間精度と高速を維持したまま論理を整
合するため、正論理入力信号と負論理入力信号とにグル
ープ分けし、それぞれ別の電流入力形センスアンプ２０
に入力し、その後に接続する差動増幅器で論理を整合し
ている。(Embodiment 3) When an inverter is used as the variable delay element 221, the timing signal generating circuit is
It becomes like FIG. In this case, the signal to be selected is input to the input signal selection circuit 210 alternately with positive logic and negative logic. However, since the logic is matched while maintaining high time accuracy and high speed, the positive logic input signal and the negative logic are input. The input signal is grouped into input signals and separate current input type sense amplifiers 20
The logic is matched with the differential amplifier that is input to and then connected.
【００１５】図６に正論理入力信号と負論理入力信号を
グループ分けした場合の論理信号選択回路の一例をブロ
ック図で示す。この回路は、等価中点電流発生器Ａ３１
０の出力をしきい値とし、正論理入力信号をトランスフ
ァゲートを介して収束し入力する電流入力形センスアン
プＡ３２０と、等価中点電流発生器Ｂ３１１の出力をし
きい値とし、負論理入力信号をトランスファゲートを介
して収束し入力する電流入力形センスアンプＢ３２１
と、電流入力形センスアンプＡ３２０の出力を遅延調整
器Ａ３３０で遅延制御して入力し増幅する差動増幅器Ａ
３４０と、電流入力形センスアンプＢ３２１の出力を遅
延調整器Ｂ３３１で遅延制御し、反転して入力し増幅す
る差動増幅器Ｂ３４１と、差動増幅器Ａ３４０の出力と
差動増幅器Ｂ３４１の出力とを入力とし、その論理和を
出力信号とする論理回路３５０とで構成されている。FIG. 6 is a block diagram showing an example of a logic signal selection circuit when the positive logic input signal and the negative logic input signal are divided into groups. This circuit is equivalent to the midpoint current generator A31
With the output of 0 as the threshold value, the positive logic input signal is converged through the transfer gate and input, and the output of the equivalent midpoint current generator B311 is used as the threshold value, and the negative logic input signal is input. Current input type sense amplifier B321 for converging and inputting via a transfer gate
And a differential amplifier A for delay-controlling the output of the current input type sense amplifier A320 with a delay adjuster A330 and inputting and amplifying it.
340, a differential amplifier B341 for delay-controlling the output of the current input type sense amplifier B321 by a delay adjuster B331, inverting and inputting the amplified signal, and an output of the differential amplifier A340 and an output of the differential amplifier B341. And a logic circuit 350 that uses the logical sum as an output signal.
【００１６】[0016]
【発明の効果】本発明は、以上説明したように構成され
ているので、以下に記載されるような効果を奏する。つ
まり、電流入力形センスアンプの入力端子の電圧変動が
ないため、電流入力形センスアンプの入力端子にあるＯ
ＦＦになっているトランスファゲートの容量Ｃへの電流
の出入りがなく、選択された入力信号を高い時間精度で
高速に出力することができる。また、正論理入力と負論
理入力とを別のグループとし、それぞれ別の電流入力形
センスアンプに入力することで、それぞれの遅延量を調
整するための制御を独立して行うことができ、正論理入
力及び負論理入力に関係なく、選択された入力信号を高
い時間精度で高速に出力することができる効果がある。
特に、高い時間分解能が要求されるタイミング信号発生
回路では、上記特徴を発揮でき、現実的で有効な発明で
ある。Since the present invention is configured as described above, it has the following effects. In other words, there is no voltage fluctuation at the input terminal of the current input type sense amplifier, so that the O
There is no current flowing in or out of the capacitance C of the transfer gate that is an FF, and the selected input signal can be output at high speed with high time accuracy. In addition, by grouping the positive logic input and negative logic input into different groups and inputting them to different current input type sense amplifiers, the control for adjusting each delay amount can be performed independently. There is an effect that the selected input signal can be output at high speed with high time accuracy regardless of the logic input and the negative logic input.
In particular, a timing signal generating circuit that requires a high time resolution can exhibit the above characteristics and is a realistic and effective invention.
【図１】本発明の一実施例を示す回路ブロック図であ
る。FIG. 1 is a circuit block diagram showing an embodiment of the present invention.
【図２】電流入力形センスアンプの概略回路図である。FIG. 2 is a schematic circuit diagram of a current input type sense amplifier.
【図３】電流入力形センスアンプの別の概略回路図であ
る。FIG. 3 is another schematic circuit diagram of a current input type sense amplifier.
【図４】本発明の論理信号選択回路を使用したタイミン
グ信号発生回路ブロック図である。FIG. 4 is a block diagram of a timing signal generation circuit using a logic signal selection circuit of the present invention.
【図５】正論理及び負論理の入力を分けて制御したタイ
ミング信号発生回路ブロック図である。FIG. 5 is a block diagram of a timing signal generation circuit in which positive logic input and negative logic input are separately controlled.
【図６】本発明の正論理及び負論理の入力を分けて制御
した論理信号選択回路を示す回路ブロック図である。FIG. 6 is a circuit block diagram showing a logic signal selection circuit according to the present invention in which positive logic inputs and negative logic inputs are separately controlled.
【図７】従来の一般的な論理信号選択回路図である。FIG. 7 is a conventional general logic signal selection circuit diagram.
【図８】ｎ個の負論理入力のＣＭＯＳ ＯＲ回路の概略
回路図である。FIG. 8 is a schematic circuit diagram of a CMOS OR circuit having n negative logic inputs.
【図９】トランスファゲートを用いた論理信号選択回路
図である。FIG. 9 is a logic signal selection circuit diagram using a transfer gate.
１０ 入力信号選択回路 ２０ 電流入力形センスアンプ １００、２００ 位相同期ループ回路部 １１０、２１０ 入力信号選択回路 １２０、２２０ 可変遅延回路 １２１、２２１ 可変遅延素子 １４０ 位相比較器 １５０ 帰還回路 １６０ デコーダ ３１０ 等価中点電流発生器Ａ ３１１ 等価中点電流発生器Ｂ ３２０ 電流入力形センスアンプＡ ３２１ 電流入力形センスアンプＢ ３３０ 遅延調整器Ａ ３３１ 遅延調整器Ｂ ３４０ 差動増幅器Ａ ３４１ 差動増幅器Ｂ ３５０ 論理和回路 10 input signal selection circuit 20 current input type sense amplifier 100, 200 phase locked loop circuit section 110, 210 input signal selection circuit 120, 220 variable delay circuit 121, 221 variable delay element 140 phase comparator 150 feedback circuit 160 decoder 310 equivalent Point current generator A 311 Equivalent midpoint current generator B 320 Current input type sense amplifier A 321 Current input type sense amplifier B 330 Delay adjuster A 331 Delay adjuster B 340 Differential amplifier A 341 Differential amplifier B 350 Logical sum circuit
Claims (2)
力する論理信号選択回路において、 複数の入力信号に対応したＣＭＯＳトランスファゲート
で構成され、出力が集束接続された入力信号選択回路
（１０）と、 上記トランスファゲートのＯＮ抵抗より充分小さい入力
抵抗をもち、電流−電圧変換機能をもつ電流入力形セン
スアンプ（２０）と、 を具備することを特徴とする論理信号選択回路。1. A logic signal selection circuit for selecting and outputting one of a plurality of input signals, the input signal selection circuit comprising a CMOS transfer gate corresponding to the plurality of input signals and having outputs convergingly connected ( 10) and a current input type sense amplifier (20) having an input resistance sufficiently smaller than the ON resistance of the transfer gate and having a current-voltage conversion function, and a logic signal selection circuit.
をしきい値とし、正論理入力信号をトランスファゲート
を介して収束し入力する電流入力形センスアンプＡ（３
２０）と、 等価中点電流発生器Ｂ（３１１）の出力をしきい値と
し、負論理入力信号をトランスファゲートを介して収束
し入力する電流入力形センスアンプＢ（３２１）と、 電流入力形センスアンプＡ（３２０）の出力を遅延調整
器Ａ（３３０）で遅延制御して入力し増幅する差動増幅
器Ａ（３４０）と、 電流入力形センスアンプＢ（３２１）の出力を遅延調整
器Ｂ（３３１）で遅延制御し、反転して入力し増幅する
差動増幅器Ｂ（３４１）と、 差動増幅器Ａ（３４０）の出力と差動増幅器Ｂ（３４
１）の出力とを入力とし、その論理和を出力信号とする
論理回路（３５０）と、 を具備することを特徴とする論理信号選択回路。2. A current input type sense amplifier A (3) for converging and inputting a positive logic input signal via a transfer gate, using the output of the equivalent midpoint current generator A (310) as a threshold value.
20) and a current input type sense amplifier B (321) for inputting a negative logic input signal converged through a transfer gate with the output of the equivalent midpoint current generator B (311) as a threshold value, and a current input type The output of the sense amplifier A (320) is delay-controlled by the delay adjuster A (330) to be input and amplified, and the output of the current input type sense amplifier B (321) is input to the delay adjuster B. A differential amplifier B (341) which delay-controls at (331), inverts and inputs and amplifies, and an output of the differential amplifier A (340) and the differential amplifier B (34).
A logic circuit (350) which receives the output of 1) as an input and uses the logical sum of the outputs as an output signal.
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| JP2009277305A (en) * | 2008-05-16 | 2009-11-26 | Elpida Memory Inc | Latency counter and semiconductor storage device provided therewith, and data processing system |
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1995
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