JPH0864553A - Manufacture of semiconductor device - Google Patents
Manufacture of semiconductor deviceInfo
- Publication number
- JPH0864553A JPH0864553A JP22100994A JP22100994A JPH0864553A JP H0864553 A JPH0864553 A JP H0864553A JP 22100994 A JP22100994 A JP 22100994A JP 22100994 A JP22100994 A JP 22100994A JP H0864553 A JPH0864553 A JP H0864553A
- Authority
- JP
- Japan
- Prior art keywords
- film
- silicon substrate
- forming
- silicon
- impurity diffusion
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Landscapes
- Electrodes Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
Description
【0001】[0001]
【産業上の利用分野】本発明は、半導体装置の製造方法
に関し、特にシリサイド層を有する半導体装置の製造方
法に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device, and more particularly to a method for manufacturing a semiconductor device having a silicide layer.
【0002】[0002]
【従来の技術】DRAMやEEPROM等の半導体装置
においては、その集積度を上げるに連れて、各素子のソ
ース・ドレイン領域の不純物拡散層の接合深さを浅くす
る必要がある。その一方で、不純物拡散層の接合深さを
浅くすると、ソース・ドレイン抵抗が大きくなって動作
速度が低下する。そこで、浅い接合であってもソース・
ドレイン領域の抵抗を低下させて速い動作速度を得るた
めに、不純物拡散層上にシリサイド層を形成する方法が
知られている。以下、このシリサイド層形成方法につい
て、図5を参照して簡単に説明する。2. Description of the Related Art In semiconductor devices such as DRAMs and EEPROMs, it is necessary to reduce the junction depth of the impurity diffusion layers in the source / drain regions of each element as the degree of integration increases. On the other hand, if the junction depth of the impurity diffusion layer is reduced, the source / drain resistance increases and the operating speed decreases. Therefore, even if the junction is shallow,
There is known a method of forming a silicide layer on an impurity diffusion layer in order to reduce the resistance of the drain region and obtain a high operation speed. The method of forming the silicide layer will be briefly described below with reference to FIG.
【0003】まず、図5(a)に示すように、フィール
ド酸化膜57に囲まれた素子領域のシリコン基板51上
にゲート酸化膜52を介してゲート電極53をパターン
形成した後、ゲート電極53をマスクとしたイオン注入
によってシリコン基板51の表面に低濃度不純物拡散層
54を形成する。しかる後、ゲート電極53の側面にサ
イドウォール酸化膜55を形成し、ゲート電極53及び
サイドウォール酸化膜55をマスクとしたイオン注入に
よってシリコン基板51の表面にソース・ドレイン領域
となる高濃度不純物拡散層56を形成する。First, as shown in FIG. 5A, a gate electrode 53 is patterned through a gate oxide film 52 on a silicon substrate 51 in an element region surrounded by a field oxide film 57, and then a gate electrode 53 is formed. A low concentration impurity diffusion layer 54 is formed on the surface of the silicon substrate 51 by ion implantation using as a mask. Thereafter, a side wall oxide film 55 is formed on the side surface of the gate electrode 53, and ion implantation is performed using the gate electrode 53 and the side wall oxide film 55 as a mask to diffuse a high concentration impurity to be a source / drain region on the surface of the silicon substrate 51. Form layer 56.
【0004】次に、図5(b)に示すように、全面に金
属膜58を成膜する。Next, as shown in FIG. 5B, a metal film 58 is formed on the entire surface.
【0005】次に、図5(c)に示すように、熱処理を
施してシリコンと金属とを反応させて、不純物拡散層5
6及びゲート電極53の表面にシリサイド層59を形成
する。Next, as shown in FIG. 5 (c), heat treatment is performed to react silicon and metal, and the impurity diffusion layer 5 is formed.
6 and the silicide layer 59 is formed on the surfaces of the gate electrode 53.
【0006】このように、不純物拡散層56上にシリサ
イド層59を形成することによって、不純物拡散層56
の接合を浅くした場合であってもソース・ドレイン領域
の抵抗を低下させて速い動作速度を得ることができる。By thus forming the silicide layer 59 on the impurity diffusion layer 56, the impurity diffusion layer 56 is formed.
Even if the junction is shallow, the resistance of the source / drain regions can be reduced to obtain a high operation speed.
【0007】[0007]
【発明が解決しようとする課題】しかし、上述した方法
では、シリコンと金属との反応によって不純物拡散層5
6の表面にシリサイド層59が形成されるため、シリサ
イド層59は図5(c)に示すようにシリコン基板51
中にその大部分が埋め込まれた状態になる。ここで、不
純物拡散層中の不純物濃度Nは、一般に図4(a)に示
すように基板表面近く(d1 )で最大値をとり、これよ
り深い場所では急激に減少して不純物拡散層の厚さと等
しい深さ(d2 )で零となるような分布をしている。従
って、上述の方法で形成されたシリサイド層59は、図
4(b)に示すように基板表面付近から深さd3 (d1
<d3 <d2 )までの不純物濃度の高い部分に形成され
ることになる。即ち、上述の方法でシリサイド層59を
形成すると、シリサイド層59の下部に不純物濃度の低
い不純物拡散層56が残ることになるので、寄生抵抗が
増加して、素子の動作速度が低下する。また、シリサイ
ド層59と不純物拡散層56との界面が不純物拡散層5
6の接合界面に近づくことになるので、接合リーク電流
が増大してしまう。However, in the above method, the impurity diffusion layer 5 is formed by the reaction between silicon and metal.
Since the silicide layer 59 is formed on the surface of the silicon substrate 6, the silicide layer 59 is formed on the silicon substrate 51 as shown in FIG.
Most of it is embedded inside. Here, the impurity concentration N in the impurity diffusion layer generally takes a maximum value near the substrate surface (d 1 ) as shown in FIG. The distribution is such that it becomes zero at a depth (d 2 ) equal to the thickness. Therefore, the silicide layer 59 formed by the above method has a depth d 3 (d 1 from the vicinity of the substrate surface as shown in FIG. 4B.
It will be formed in a portion where the impurity concentration is high up to <d 3 <d 2 ). That is, when the silicide layer 59 is formed by the above-described method, the impurity diffusion layer 56 having a low impurity concentration remains under the silicide layer 59, so that the parasitic resistance increases and the operation speed of the element decreases. The interface between the silicide layer 59 and the impurity diffusion layer 56 is the impurity diffusion layer 5
Since it approaches the junction interface of No. 6, the junction leak current increases.
【0008】また、シリサイド層59が不純物拡散層5
6の不純物濃度の高い部分に形成されないように、不純
物イオンの注入エネルギーを増大して不純物拡散層56
を基板中の表面から深い位置に形成することも考えられ
るが、これは不純物拡散層56の接合を浅く形成すると
いう要請に反する。Further, the silicide layer 59 is the impurity diffusion layer 5
6, the implantation energy of the impurity ions is increased so that the impurity diffusion layer 56 is not formed in a portion having a high impurity concentration.
Although it may be possible to form the GaN at a deep position from the surface in the substrate, this is contrary to the requirement that the junction of the impurity diffusion layer 56 is shallow.
【0009】即ち、従来は、不純物拡散層の接合深さを
浅く形成した場合に、不純物拡散層の寄生抵抗及び接合
リーク電流の増加を抑制しつつシリコン基板にシリサイ
ド層を形成することのできる方法が存在しなかった。That is, conventionally, when the junction depth of the impurity diffusion layer is shallow, it is possible to form the silicide layer on the silicon substrate while suppressing the increase of the parasitic resistance of the impurity diffusion layer and the junction leakage current. Did not exist.
【0010】そこで、本発明の目的は、不純物拡散層の
接合深さを浅く形成した場合であっても、不純物拡散層
の寄生抵抗及び接合リーク電流の増加を抑制しつつ、例
えばMOSトランジスタのソース・ドレイン領域の抵抗
を低下させるためのシリサイド層を形成できる半導体装
置の製造方法を提供することである。Therefore, an object of the present invention is to suppress the increase of the parasitic resistance of the impurity diffusion layer and the junction leak current, even when the junction depth of the impurity diffusion layer is formed to be shallow, and for example, the source of a MOS transistor. -To provide a method for manufacturing a semiconductor device capable of forming a silicide layer for reducing the resistance of a drain region.
【0011】[0011]
【課題を解決するための手段】上記目的を達成するため
に、本発明の半導体装置の製造方法は、シリコン基板上
にシリコン膜を形成する工程と、上記シリコン膜上に金
属膜を形成する工程と、しかる後、熱処理を施して上記
シリコン基板上にシリサイド層を形成する工程とを有し
ている。In order to achieve the above object, a method of manufacturing a semiconductor device according to the present invention comprises a step of forming a silicon film on a silicon substrate and a step of forming a metal film on the silicon film. Then, the method further includes a step of performing heat treatment to form a silicide layer on the silicon substrate.
【0012】本発明の半導体装置の製造方法は、別の態
様では、シリコン基板上にゲート絶縁膜を介してゲート
電極を形成する工程と、上記ゲート電極の側面にサイド
ウォール絶縁膜を形成する工程と、しかる後、上記シリ
コン基板上にシリコン膜を形成する工程と、上記シリコ
ン膜上に金属膜を形成する工程と、しかる後、熱処理を
施して上記シリコン基板上にシリサイド層を形成する工
程とを有している。In another aspect of the method for manufacturing a semiconductor device of the present invention, a step of forming a gate electrode on a silicon substrate via a gate insulating film and a step of forming a sidewall insulating film on a side surface of the gate electrode. Then, a step of forming a silicon film on the silicon substrate, a step of forming a metal film on the silicon film, and then a step of performing a heat treatment to form a silicide layer on the silicon substrate. have.
【0013】本発明の半導体装置の製造方法は、別の態
様では、シリコン基板上にゲート絶縁膜を介してゲート
電極を形成する工程と、上記ゲート電極の側面にサイド
ウォール絶縁膜を形成する工程と、しかる後、上記シリ
コン基板上にシリコン膜を形成する工程と、上記シリコ
ン膜上に金属膜を形成する工程と、上記シリコン膜と上
記金属膜との界面に金属イオンを注入する工程と、しか
る後、熱処理を施して上記シリコン基板上にシリサイド
層を形成する工程とを有している。In another aspect of the method for manufacturing a semiconductor device of the present invention, a step of forming a gate electrode on a silicon substrate via a gate insulating film and a step of forming a sidewall insulating film on a side surface of the gate electrode. After that, a step of forming a silicon film on the silicon substrate, a step of forming a metal film on the silicon film, and a step of implanting metal ions at the interface between the silicon film and the metal film, Then, a heat treatment is performed to form a silicide layer on the silicon substrate.
【0014】また、本発明の一態様においては、上記シ
リコン基板とは逆導電型の不純物イオンを上記シリコン
膜に注入し、上記熱処理によって上記シリコン基板の表
面に不純物拡散層を形成する工程を更に有している。Further, according to one aspect of the present invention, a step of implanting impurity ions of a conductivity type opposite to that of the silicon substrate into the silicon film and forming an impurity diffusion layer on the surface of the silicon substrate by the heat treatment is further included. Have
【0015】[0015]
【作用】金属と反応してシリサイド層となるシリコン膜
をシリコン基板上に予め形成しておくことによって、シ
リサイド層がシリコン基板中に(即ち、シリコン基板に
埋め込まれる状態で)形成されることを防止することが
できるので、不純物拡散層の不純物濃度の高い部分がシ
リサイド層になってしまうことがない。従って、不純物
拡散層の寄生抵抗及び接合リーク電流の増加を抑制でき
る。[Function] By forming a silicon film which reacts with a metal and becomes a silicide layer on a silicon substrate in advance, the silicide layer is formed in the silicon substrate (that is, in a state of being embedded in the silicon substrate). Since this can be prevented, the portion having a high impurity concentration in the impurity diffusion layer does not become a silicide layer. Therefore, it is possible to suppress an increase in the parasitic resistance of the impurity diffusion layer and the junction leak current.
【0016】また、熱処理によりシリサイド層を形成す
ると同時にシリコン基板の表面に不純物拡散層を形成す
る場合には、接合深さの浅い不純物拡散層を簡単に形成
することができる。When the silicide layer is formed by heat treatment and the impurity diffusion layer is formed on the surface of the silicon substrate at the same time, the impurity diffusion layer having a shallow junction depth can be easily formed.
【0017】尚、本発明において、「シリコン基板」
は、シリコン基板の表面に形成されたウェルやエピタキ
シャル層等を含むものとする。In the present invention, "silicon substrate"
Includes a well formed on the surface of a silicon substrate, an epitaxial layer, and the like.
【0018】[0018]
【実施例】以下、本発明をMOSトランジスタの製造に
適用した実施例について図面を参照して説明する。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENT An embodiment in which the present invention is applied to manufacture of a MOS transistor will be described below with reference to the drawings.
【0019】図1に、本発明の第1実施例のMOSトラ
ンジスタの製造方法を工程順に示す。まず、図1(a)
に示すように、フィールド酸化膜2で囲まれたN型シリ
コン基板1上に膜厚5〜20nm程度のゲート酸化膜3
を熱酸化法によって形成し、さらに、全面に膜厚100
〜300nm程度の多結晶シリコン膜を化学気相成長法
(CVD法)によって形成する。しかる後、多結晶シリ
コン膜及びゲート酸化膜2をフォトレジスト(図示せ
ず)を用いた異方性エッチングによってパターニングす
ることによって、多結晶シリコン膜をゲート電極4の形
状に加工する。そして、このゲート電極4をマスクとし
てホウ素(B)イオンを注入することによって、シリコ
ン基板1の表面に低濃度不純物拡散層5を形成する。
尚、イオン注入する元素はホウ素以外のP型の不純物で
あってもよい。FIG. 1 shows a method of manufacturing a MOS transistor according to the first embodiment of the present invention in the order of steps. First, FIG. 1 (a)
, The gate oxide film 3 having a film thickness of about 5 to 20 nm is formed on the N-type silicon substrate 1 surrounded by the field oxide film 2.
Is formed by a thermal oxidation method, and a film thickness of 100 is formed on the entire surface.
A polycrystalline silicon film of about 300 nm is formed by a chemical vapor deposition method (CVD method). Then, the polycrystalline silicon film and the gate oxide film 2 are patterned by anisotropic etching using a photoresist (not shown) to process the polycrystalline silicon film into the shape of the gate electrode 4. Then, the low-concentration impurity diffusion layer 5 is formed on the surface of the silicon substrate 1 by implanting boron (B) ions using the gate electrode 4 as a mask.
The element to be ion-implanted may be a P-type impurity other than boron.
【0020】次に、図1(b)に示すように、全面に膜
厚100〜300nm程度のシリコン酸化膜をCVD法
によって成膜した後、このシリコン酸化膜に異方性エッ
チングを施すことによって、ゲート電極4の側部にサイ
ドウォール酸化膜6を形成する。Next, as shown in FIG. 1B, a silicon oxide film having a film thickness of about 100 to 300 nm is formed on the entire surface by a CVD method, and then the silicon oxide film is anisotropically etched. A side wall oxide film 6 is formed on the side portion of the gate electrode 4.
【0021】次に、図1(c)に示すように、シリコン
基板1上に、温度500〜600℃程度、流量比SiH
4 :H2 =1:99程度、圧力0.1〜1Torr程度
の条件でLPCVD法によって膜厚50〜200nm程
度のエピタキシャルシリコン膜7を選択的に成膜する。
尚、多結晶シリコンで形成されたゲート電極4上には単
結晶のエピタキシャルシリコン膜7は成膜されない。ま
た、エピタキシャルシリコン膜7の代わりに、多結晶シ
リコン膜やアモルファスシリコン膜を用いてもよく、こ
の場合には、CVD法によって全面に形成した後、シリ
コン基板1上及びゲート電極4上のみに残存するように
パターニングする。Next, as shown in FIG. 1C, a temperature of about 500 to 600 ° C. and a flow rate ratio of SiH are set on the silicon substrate 1.
The epitaxial silicon film 7 having a film thickness of about 50 to 200 nm is selectively formed by the LPCVD method under the conditions of 4 : H 2 = 1: 99 and the pressure of 0.1 to 1 Torr.
The single crystal epitaxial silicon film 7 is not formed on the gate electrode 4 formed of polycrystalline silicon. Also, instead of the epitaxial silicon film 7, a polycrystalline silicon film or an amorphous silicon film may be used. In this case, after being formed on the entire surface by the CVD method, it remains only on the silicon substrate 1 and the gate electrode 4. Pattern so that
【0022】次に、図1(d)に示すように、エピタキ
シャルシリコン膜7上に形成された自然酸化膜(図示せ
ず)を除去した後、全面に膜厚10〜50nm程度のチ
タン(Ti)膜8をスパッタ法によって形成する。Next, as shown in FIG. 1D, after removing the natural oxide film (not shown) formed on the epitaxial silicon film 7, titanium (Ti) having a film thickness of about 10 to 50 nm is formed on the entire surface. ) The film 8 is formed by the sputtering method.
【0023】次に、図1(e)に示すように、加速エネ
ルギー10〜60keV程度、ドーズ量1×1015〜1
×1016/cm2 程度の条件で、後述する高濃度不純物
拡散層11を形成するためのホウ素イオン9をエピタキ
シャルシリコン膜7及びチタン膜8中にイオン注入す
る。尚、イオン注入する元素はホウ素以外のP型の不純
物であってもよい。Next, as shown in FIG. 1 (e), the acceleration energy is about 10 to 60 keV and the dose is 1 × 10 15 to 1.
Boron ions 9 for forming a high-concentration impurity diffusion layer 11, which will be described later, are ion-implanted into the epitaxial silicon film 7 and the titanium film 8 under the condition of about 10 16 / cm 2 . The element to be ion-implanted may be a P-type impurity other than boron.
【0024】次に、図1(f)に示すように、温度40
0〜900℃程度、時間5〜60秒間程度の条件でシリ
コン基板1全体を熱処理する。この熱処理によって、チ
タンとシリコンとが反応してシリコンがシリサイドに変
質し、シリコン基板1上に膜厚20〜100nm程度の
チタンシリサイド層10が形成されるとともに、シリコ
ン基板1の表面部分にはMOSトランジスタのソース・
ドレインとなる高濃度不純物拡散層11が形成される。
このとき、チタンシリサイド層10のシリサイド化は、
チタン膜8とエピタキシャルシリコン膜7との界面から
均一に進行して行き、均一な厚さのチタンシリサイド層
10が得られる。また、熱処理によりチタンシリサイド
層10を形成すると同時にシリコン基板1の表面に不純
物拡散層11を形成するので、接合深さの浅い不純物拡
散層11を簡単に形成することができる。尚、不純物拡
散層11は、別工程のイオン注入によって形成してもよ
い。Next, as shown in FIG. 1 (f), a temperature of 40
The entire silicon substrate 1 is heat-treated under conditions of 0 to 900 ° C. and time of 5 to 60 seconds. By this heat treatment, titanium reacts with silicon to transform silicon into silicide, a titanium silicide layer 10 having a film thickness of about 20 to 100 nm is formed on the silicon substrate 1, and a MOS portion is formed on the surface portion of the silicon substrate 1. Source of transistor
The high-concentration impurity diffusion layer 11 to be the drain is formed.
At this time, the silicidation of the titanium silicide layer 10 is
The titanium silicide layer 10 having a uniform thickness is obtained by proceeding uniformly from the interface between the titanium film 8 and the epitaxial silicon film 7. Further, since the impurity diffusion layer 11 is formed on the surface of the silicon substrate 1 simultaneously with the formation of the titanium silicide layer 10 by heat treatment, the impurity diffusion layer 11 having a shallow junction depth can be easily formed. The impurity diffusion layer 11 may be formed by ion implantation in another process.
【0025】次に、図1(g)に示すように、シリサイ
ド化しなかったチタン膜8をエッチング除去する。Next, as shown in FIG. 1G, the titanium film 8 which has not been silicidized is removed by etching.
【0026】次に、図1(h)に示すように、全面にB
PSG膜等の層間絶縁膜12を形成した後、不純物拡散
層11に達する開孔14を層間絶縁膜12に形成する。
しかる後、開孔14において不純物拡散層11と接続さ
れる金属配線16を形成する。以上の工程によって、不
純物拡散層11が表面に形成されたシリコン基板1上に
チタンシリサイド層10を有するMOSトランジスタの
形成が完了する。Next, as shown in FIG. 1 (h), B is formed on the entire surface.
After forming the interlayer insulating film 12 such as a PSG film, the opening 14 reaching the impurity diffusion layer 11 is formed in the interlayer insulating film 12.
Then, the metal wiring 16 connected to the impurity diffusion layer 11 is formed in the opening 14. Through the above steps, the formation of the MOS transistor having the titanium silicide layer 10 on the silicon substrate 1 on the surface of which the impurity diffusion layer 11 is formed is completed.
【0027】以上に述べたように製造されたMOSトラ
ンジスタは、チタンと反応してチタンシリサイド層10
となるエピタキシャルシリコン膜7をシリコン基板1上
に予め形成しておくことによって、チタンシリサイド層
10がシリコン基板1中に(即ち、シリコン基板1に埋
め込まれるような状態で)形成されることを防止してい
る。このために、不純物拡散層11の不純物濃度の高い
部分がチタンシリサイド層10になってしまうことがな
いから、不純物拡散層11の寄生抵抗及び接合リーク電
流が増加することがない。また、表面に不純物拡散層1
1が形成されたシリコン基板1上に均一な厚さのシリサ
イド層10が形成されているから、ソース・ドレイン領
域の抵抗を十分に低下させることができるとともに、不
純物拡散層10を例えば0.2μm程度以下に非常に浅
く形成した場合であっても接合リーク電流が増加した
り、接合耐圧が低下することがない。また、ゲート電極
4上にチタンシリサイド層10が形成されているので、
通常の多結晶シリコン膜からなるゲートよりも非常に低
抵抗で信頼性の高いポリサイドゲートを得ることができ
る。In the MOS transistor manufactured as described above, the titanium silicide layer 10 reacts with titanium.
By forming the epitaxial silicon film 7 to be formed on the silicon substrate 1 in advance, it is possible to prevent the titanium silicide layer 10 from being formed in the silicon substrate 1 (that is, in a state of being embedded in the silicon substrate 1). are doing. For this reason, since the portion of the impurity diffusion layer 11 having a high impurity concentration does not become the titanium silicide layer 10, the parasitic resistance and the junction leak current of the impurity diffusion layer 11 do not increase. Further, the impurity diffusion layer 1 is formed on the surface.
Since the silicide layer 10 having a uniform thickness is formed on the silicon substrate 1 on which the first diffusion layer 1 is formed, the resistance of the source / drain regions can be sufficiently reduced, and the impurity diffusion layer 10 can be formed to have a thickness of, for example, 0.2 μm. Even when formed to be extremely shallow below a certain level, the junction leak current does not increase and the junction breakdown voltage does not decrease. Further, since the titanium silicide layer 10 is formed on the gate electrode 4,
It is possible to obtain a highly reliable polycide gate having a resistance much lower than that of a gate made of a normal polycrystalline silicon film.
【0028】図2に、本発明の第2実施例のMOSトラ
ンジスタの製造方法を工程順に示す。まず、図2(a)
に示すように、フィールド酸化膜2で囲まれたN型シリ
コン基板1上に膜厚5〜20nm程度のゲート酸化膜3
を熱酸化法によって形成し、さらに、全面に膜厚100
〜300nm程度の多結晶シリコン膜をCVD法によっ
て形成する。しかる後、多結晶シリコン膜及びゲート酸
化膜2をフォトレジスト(図示せず)を用いた異方性エ
ッチングによってパターニングすることによって、多結
晶シリコン膜をゲート電極4の形状に加工する。そし
て、このゲート電極4をマスクとしてホウ素(B)イオ
ンを注入することによって、シリコン基板1の表面に低
濃度不純物拡散層5を形成する。FIG. 2 shows a method of manufacturing a MOS transistor according to the second embodiment of the present invention in the order of steps. First, FIG. 2 (a)
, The gate oxide film 3 having a film thickness of about 5 to 20 nm is formed on the N-type silicon substrate 1 surrounded by the field oxide film 2.
Is formed by a thermal oxidation method, and a film thickness of 100 is formed on the entire surface.
A polycrystalline silicon film of about 300 nm is formed by the CVD method. Then, the polycrystalline silicon film and the gate oxide film 2 are patterned by anisotropic etching using a photoresist (not shown) to process the polycrystalline silicon film into the shape of the gate electrode 4. Then, the low-concentration impurity diffusion layer 5 is formed on the surface of the silicon substrate 1 by implanting boron (B) ions using the gate electrode 4 as a mask.
【0029】次に、図2(b)に示すように、全面に膜
厚100〜300nm程度のシリコン酸化膜をCVD法
によって成膜した後、このシリコン酸化膜に異方性エッ
チングを施すことによって、ゲート電極4の側部にサイ
ドウォール酸化膜6を形成する。Next, as shown in FIG. 2B, a silicon oxide film having a film thickness of about 100 to 300 nm is formed on the entire surface by a CVD method, and then the silicon oxide film is anisotropically etched. A side wall oxide film 6 is formed on the side portion of the gate electrode 4.
【0030】次に、図2(c)に示すように、シリコン
基板1上に、第1実施例と同様の条件でLPCVD法に
よって膜厚50〜200nm程度のエピタキシャルシリ
コン膜7を選択的に成膜する。尚、多結晶シリコン膜で
形成されたゲート電極4上には単結晶のエピタキシャル
シリコン膜7は成膜されない。Next, as shown in FIG. 2C, an epitaxial silicon film 7 having a film thickness of about 50 to 200 nm is selectively formed on the silicon substrate 1 by the LPCVD method under the same conditions as in the first embodiment. To film. The single crystal epitaxial silicon film 7 is not formed on the gate electrode 4 formed of a polycrystalline silicon film.
【0031】次に、図2(d)に示すように、全面に膜
厚10〜50nm程度のチタン(Ti)膜8をスパッタ
法によって形成する。このとき、チタン膜8とエピタキ
シャルシリコン膜7との間には、自然酸化膜(図示せ
ず)が形成されている。Next, as shown in FIG. 2D, a titanium (Ti) film 8 having a film thickness of about 10 to 50 nm is formed on the entire surface by a sputtering method. At this time, a natural oxide film (not shown) is formed between the titanium film 8 and the epitaxial silicon film 7.
【0032】次に、図2(e)に示すように、チタン膜
8の直下部分近傍に加速エネルギー70〜90keV程
度、ドーズ量3×1015〜1×1016/cm2 程度の条
件でチタンイオンを注入する。このイオン注入によっ
て、チタン膜8とエピタキシャルシリコン膜7との界面
及びチタン膜8とサイドウォール酸化膜6との界面がミ
キシングされ、これら界面に厚さ10nm程度のチタン
注入領域21が形成されると同時に、チタン膜8とエピ
タキシャルシリコン膜7との間に形成されていた自然酸
化膜が破壊されて除去される。このとき、チタンは質量
数が比較的大きいためにチタン膜8とエピタキシャルシ
リコン膜7との界面で大きなミキシング効果が得られ
る。従って、チタンイオンのドーズ量は比較的少なくて
済むので、イオン注入に長時間を要しない。また、ゲー
ト酸化膜3の側面を被覆するサイドウォール酸化膜6が
形成されているために、ゲート酸化膜3の側面部分から
チタンイオンが注入されることを防止できるので、ゲー
ト酸化膜3の損傷によってMOSトランジスタの信頼性
が低下することがない。Next, as shown in FIG. 2 (e), titanium is provided in the vicinity of the portion directly below the titanium film 8 under the conditions of an acceleration energy of about 70 to 90 keV and a dose amount of about 3 × 10 15 to 1 × 10 16 / cm 2. Inject ions. By this ion implantation, the interface between the titanium film 8 and the epitaxial silicon film 7 and the interface between the titanium film 8 and the sidewall oxide film 6 are mixed, and a titanium implantation region 21 having a thickness of about 10 nm is formed at these interfaces. At the same time, the natural oxide film formed between the titanium film 8 and the epitaxial silicon film 7 is destroyed and removed. At this time, since titanium has a relatively large mass number, a large mixing effect can be obtained at the interface between the titanium film 8 and the epitaxial silicon film 7. Therefore, the dose of titanium ions can be comparatively small, so that ion implantation does not take a long time. Further, since the sidewall oxide film 6 covering the side surface of the gate oxide film 3 is formed, it is possible to prevent titanium ions from being implanted from the side surface portion of the gate oxide film 3, so that the gate oxide film 3 is damaged. As a result, the reliability of the MOS transistor does not deteriorate.
【0033】次に、図2(f)に示すように、加速エネ
ルギー10〜60keV程度、ドーズ量1×1015〜1
×1016/cm2 程度の条件で、後述する高濃度不純物
拡散層11を形成するためのホウ素イオン9をエピタキ
シャルシリコン膜7及びチタン膜8中にイオン注入す
る。Next, as shown in FIG. 2F, the acceleration energy is about 10 to 60 keV and the dose is 1 × 10 15 to 1.
Boron ions 9 for forming a high-concentration impurity diffusion layer 11, which will be described later, are ion-implanted into the epitaxial silicon film 7 and the titanium film 8 under the condition of about 10 16 / cm 2 .
【0034】次に、図2(g)に示すように、温度40
0〜900℃程度、時間5〜60秒間程度の条件でシリ
コン基板1全体を熱処理する。この熱処理によって、チ
タンとシリコンとが反応してシリコンがシリサイドに変
質し、シリコン基板1上に膜厚20〜100nm程度の
チタンシリサイド層10が形成されるとともに、シリコ
ン基板1の表面部分にはMOSトランジスタのソース・
ドレインとなる高濃度不純物拡散層11が形成される。
このとき、チタンシリサイド層10のシリサイド化は、
チタン膜8とエピタキシャルシリコン膜7との界面のチ
タン注入領域21から均一に進行して行き、均一な厚さ
のチタンシリサイド層10が得られる。また、熱処理に
よりチタンシリサイド層10を形成すると同時にシリコ
ン基板1の表面に不純物拡散層11を形成するので、接
合深さの浅い不純物拡散層11を簡単に形成することが
できる。また、チタン膜8とシリコン基板1との界面及
びチタン膜8とゲート電極4との界面に自然酸化膜が存
在しないので、シリコンと金属との反応が阻止されるこ
とがない。Next, as shown in FIG.
The entire silicon substrate 1 is heat-treated under conditions of 0 to 900 ° C. and time of 5 to 60 seconds. By this heat treatment, titanium reacts with silicon to transform silicon into silicide, a titanium silicide layer 10 having a film thickness of about 20 to 100 nm is formed on the silicon substrate 1, and a MOS portion is formed on the surface portion of the silicon substrate 1. Source of transistor
The high-concentration impurity diffusion layer 11 to be the drain is formed.
At this time, the silicidation of the titanium silicide layer 10 is
The titanium silicide layer 10 having a uniform thickness is obtained by proceeding uniformly from the titanium implantation region 21 at the interface between the titanium film 8 and the epitaxial silicon film 7. Further, since the impurity diffusion layer 11 is formed on the surface of the silicon substrate 1 simultaneously with the formation of the titanium silicide layer 10 by heat treatment, the impurity diffusion layer 11 having a shallow junction depth can be easily formed. Further, since there is no natural oxide film at the interface between the titanium film 8 and the silicon substrate 1 and the interface between the titanium film 8 and the gate electrode 4, the reaction between silicon and metal is not blocked.
【0035】次に、図2(h)に示すように、シリサイ
ド化しなかったチタン膜8をエッチング除去する。Next, as shown in FIG. 2H, the titanium film 8 that has not been silicidized is removed by etching.
【0036】次に、図2(i)に示すように、全面にB
PSG膜等の層間絶縁膜12を形成した後、不純物拡散
層11に達する開孔14を層間絶縁膜12に形成する。
しかる後、開孔14において不純物拡散層11と接続さ
れる金属配線16を形成する。以上の工程によって、不
純物拡散層11が表面に形成されたシリコン基板1上に
チタンシリサイド層10を有するMOSトランジスタの
形成が完了する。Next, as shown in FIG. 2 (i), B is formed on the entire surface.
After forming the interlayer insulating film 12 such as a PSG film, the opening 14 reaching the impurity diffusion layer 11 is formed in the interlayer insulating film 12.
Then, the metal wiring 16 connected to the impurity diffusion layer 11 is formed in the opening 14. Through the above steps, the formation of the MOS transistor having the titanium silicide layer 10 on the silicon substrate 1 on the surface of which the impurity diffusion layer 11 is formed is completed.
【0037】本実施例では、エピタキシャルシリコン膜
7とチタン膜8との界面に注入されたチタンイオンがこ
の界面に存在する自然酸化膜を破壊するとともに、この
界面から均一にシリサイド化が進んでいくので、より均
一な厚さのシリサイド層を得ることができる。In this embodiment, the titanium ions injected into the interface between the epitaxial silicon film 7 and the titanium film 8 destroy the natural oxide film existing at this interface, and the silicidation progresses uniformly from this interface. Therefore, a silicide layer having a more uniform thickness can be obtained.
【0038】以上に述べたように製造されたMOSトラ
ンジスタは、チタンと反応してチタンシリサイド層10
となるエピタキシャルシリコン膜7をシリコン基板1上
に予め形成しておくことによって、チタンシリサイド層
10がシリコン基板1中に形成されることを防止してい
る。このために、不純物拡散層11の不純物濃度の高い
部分がチタンシリサイド層10になってしまうことがな
いから、不純物拡散層11の寄生抵抗及び接合リーク電
流が増加することがない。In the MOS transistor manufactured as described above, the titanium silicide layer 10 reacts with titanium.
By forming the epitaxial silicon film 7 to be formed on the silicon substrate 1 in advance, the titanium silicide layer 10 is prevented from being formed in the silicon substrate 1. For this reason, since the portion of the impurity diffusion layer 11 having a high impurity concentration does not become the titanium silicide layer 10, the parasitic resistance and the junction leak current of the impurity diffusion layer 11 do not increase.
【0039】上記第1及び第2実施例では、図1(a)
及び図2(a)の工程においてホウ素イオンを注入して
低濃度不純物拡散層5を備えたLDD構造のMOSトラ
ンジスタを製造したが、図1(f)及び図2(g)の工
程においてチタン膜8に注入したホウ素イオンが熱処理
のために横方向に拡散することによっても低濃度不純物
拡散層5が形成される。従って、図1(f)及び図2
(g)の工程でのホウ素イオンの注入は省略することが
可能である。In the first and second embodiments described above, FIG.
And, in the process of FIG. 2 (a), boron ions were implanted to manufacture an LDD structure MOS transistor having the low-concentration impurity diffusion layer 5. However, in the process of FIG. 1 (f) and FIG. The low-concentration impurity diffusion layer 5 is also formed by laterally diffusing the boron ions implanted in 8 for heat treatment. Therefore, FIG. 1 (f) and FIG.
The implantation of boron ions in the step (g) can be omitted.
【0040】また、上記第2実施例では、金属膜として
チタン膜8を形成し、チタン膜8とエピタキシャルシリ
コン膜7との界面にチタンイオンを注入したが、金属膜
を構成する金属元素はイオン注入する金属元素と必ずし
も同種のものでなくともよく、異種元素であってもよ
い。これは、注入される金属イオンが主として自然酸化
膜を破壊するという役割を果たし、シリサイド層の形成
とは関係が少ないからである。In the second embodiment, the titanium film 8 is formed as the metal film, and titanium ions are injected into the interface between the titanium film 8 and the epitaxial silicon film 7. However, the metal element forming the metal film is an ion. It does not necessarily have to be the same kind as the metal element to be injected, but may be a different kind of element. This is because the implanted metal ions mainly play a role of destroying the natural oxide film and have little relation to the formation of the silicide layer.
【0041】また、金属膜を構成する金属元素は、チタ
ン以外に、モリブデン(Mo)、タングステン(W)、
タンタル(Ta)、コバルト(Co)、クロム(C
r)、ニッケル(Ni)、バナジウム(V)、ジルコニ
ウム(Zr)等の高融点金属の膜を形成してもよく、こ
の場合、シリサイド層10として、MoSi2 、WSi
2、TaSi2 、CoSi、CrSi2 、NiSi2 、
VSi2 、ZrSi2 等のシリサイドを形成してもよ
い。尚、不純物拡散層上に形成するシリサイド層として
は、低抵抗であるチタンシリサイド(TiSi2 )やク
ロムシリサイド(CrSi2 )が適している。また、本
発明は、シリコン基板の表面に不純物拡散層で形成され
た配線の抵抗を低下させるために用いることもできる。In addition to titanium, the metal elements constituting the metal film include molybdenum (Mo), tungsten (W),
Tantalum (Ta), cobalt (Co), chromium (C
r), nickel (Ni), vanadium (V), zirconium (Zr), or other refractory metal film may be formed. In this case, the silicide layer 10 is MoSi 2 , WSi.
2 , TaSi 2 , CoSi, CrSi 2 , NiSi 2 ,
VSi 2, ZrSi silicide may be formed, such as 2. Incidentally, as the silicide layer formed on the impurity diffusion layer, titanium silicide (TiSi 2 ) or chromium silicide (CrSi 2 ) having a low resistance is suitable. The present invention can also be used to reduce the resistance of the wiring formed by the impurity diffusion layer on the surface of the silicon substrate.
【0042】次に、図1(c)及び図2(c)で説明し
た、シリコン基板1上にシリコン膜を選択的に形成する
方法の変形例について、図3を参照して説明する。Next, a modification of the method for selectively forming a silicon film on the silicon substrate 1 described with reference to FIGS. 1C and 2C will be described with reference to FIG.
【0043】まず、図3(a)に示すように、フィール
ド酸化膜2で囲まれたN型シリコン基板1上に膜厚5〜
20nm程度のゲート酸化膜3を熱酸化法によって形成
し、さらに、全面に多結晶シリコン膜及びシリコン酸化
膜31をCVD法によって順次形成する。しかる後、シ
リコン酸化膜31、多結晶シリコン膜及びゲート酸化膜
2をフォトレジスト(図示せず)を用いた異方性エッチ
ングによってパターニングすることによって、多結晶シ
リコン膜をゲート電極4の形状に加工する。そして、こ
のゲート電極4をマスクとしてホウ素(B)イオンを注
入することによって、シリコン基板1の表面に低濃度不
純物拡散層5を形成する。しかる後、ゲート電極4の側
部にサイドウォール酸化膜6を形成する。First, as shown in FIG. 3A, a film thickness of 5 to 5 is formed on the N-type silicon substrate 1 surrounded by the field oxide film 2.
A gate oxide film 3 having a thickness of about 20 nm is formed by a thermal oxidation method, and a polycrystalline silicon film and a silicon oxide film 31 are sequentially formed on the entire surface by a CVD method. After that, the silicon oxide film 31, the polycrystalline silicon film and the gate oxide film 2 are patterned by anisotropic etching using a photoresist (not shown) to process the polycrystalline silicon film into the shape of the gate electrode 4. To do. Then, the low-concentration impurity diffusion layer 5 is formed on the surface of the silicon substrate 1 by implanting boron (B) ions using the gate electrode 4 as a mask. Then, the sidewall oxide film 6 is formed on the side portion of the gate electrode 4.
【0044】次に、図3(b)に示すように、全面に多
結晶シリコン膜7′をCVD法によって成膜した後、全
面にフォトレジスト32を塗布する。Next, as shown in FIG. 3B, a polycrystalline silicon film 7'is formed on the entire surface by a CVD method, and then a photoresist 32 is applied on the entire surface.
【0045】次に、図3(c)に示すように、多結晶シ
リコン膜7′とフォトレジスト32とのエッチング速度
が等しくなるような条件でエッチングを行い、多結晶シ
リコン膜7′及びフォトレジスト32をエッチバックし
ていく。このようにエッチバックを続けていくと、フォ
トレジスト32が完全に除去された時には、フィールド
酸化膜2上及びシリコン酸化膜31上の多結晶シリコン
膜7′がエッチング除去されて、不純物拡散層5上の領
域にのみ多結晶シリコン膜7′が残存する。Next, as shown in FIG. 3 (c), etching is performed under conditions such that the etching rates of the polycrystalline silicon film 7'and the photoresist 32 are equal, and the polycrystalline silicon film 7'and the photoresist are etched. 32 will be etched back. By continuing the etch back in this way, when the photoresist 32 is completely removed, the polycrystalline silicon film 7'on the field oxide film 2 and the silicon oxide film 31 is removed by etching, and the impurity diffusion layer 5 is removed. The polycrystalline silicon film 7'remains only in the upper region.
【0046】以上の工程により、不純物拡散層5が表面
に形成されたシリコン基板1上に多結晶シリコン膜7′
を選択的に形成することができる。この後の工程は、上
記第1及び第2実施例と同様でよい。Through the above steps, the polycrystalline silicon film 7'is formed on the silicon substrate 1 on the surface of which the impurity diffusion layer 5 is formed.
Can be selectively formed. Subsequent steps may be the same as those in the first and second embodiments.
【0047】[0047]
【発明の効果】本発明によると、金属と反応してシリサ
イド層となるシリコン膜をシリコン基板上に予め形成し
ておくことによって、シリサイド層がシリコン基板中に
形成されることを防止することができるので、不純物拡
散層の不純物濃度の高い部分がシリサイド層になってし
まうことがない。従って、不純物拡散層の寄生抵抗及び
接合リーク電流が増加することがなく、動作速度が速く
信頼性の高い半導体装置を得ることができる。According to the present invention, it is possible to prevent a silicide layer from being formed in a silicon substrate by forming a silicon film which reacts with a metal and becomes a silicide layer on the silicon substrate in advance. Therefore, the portion having a high impurity concentration in the impurity diffusion layer does not become a silicide layer. Therefore, the parasitic resistance of the impurity diffusion layer and the junction leakage current do not increase, and a semiconductor device having a high operating speed and high reliability can be obtained.
【図1】本発明の第1実施例の半導体装置の製造方法を
工程順に示す断面図である。FIG. 1 is a cross-sectional view showing a method of manufacturing a semiconductor device according to a first embodiment of the present invention in the order of steps.
【図2】本発明の第2実施例の半導体装置の製造方法を
工程順に示す断面図である。FIG. 2 is a cross-sectional view showing a method of manufacturing a semiconductor device according to a second embodiment of the present invention in the order of steps.
【図3】第1及び第2実施例の半導体装置の製造方法の
変形例を工程順に示す断面図である。FIG. 3 is a cross-sectional view showing a modification of the method for manufacturing the semiconductor device of the first and second embodiments in the order of steps.
【図4】不純物拡散層における不純物濃度と基板表面か
らの深さとの関係を示すグラフである。FIG. 4 is a graph showing the relationship between the impurity concentration in the impurity diffusion layer and the depth from the substrate surface.
【図5】従来の半導体装置の製造方法を工程順に示す断
面図である。FIG. 5 is a cross-sectional view showing a method of manufacturing a conventional semiconductor device in the order of steps.
1 シリコン基板 2 フィールド酸化膜 3 ゲート酸化膜 4 ゲート電極 5 低濃度不純物拡散層 6 サイドウォール酸化膜 7 エピタキシャルシリコン膜 7′多結晶シリコン膜 8 チタン膜 9 ホウ素イオン 10 チタンシリサイド層 11 高濃度不純物拡散層 12 層間絶縁膜 14 開孔 16 金属配線 21 チタン注入領域 1 silicon substrate 2 field oxide film 3 gate oxide film 4 gate electrode 5 low concentration impurity diffusion layer 6 sidewall oxide film 7 epitaxial silicon film 7'polycrystalline silicon film 8 titanium film 9 boron ion 10 titanium silicide layer 11 high concentration impurity diffusion Layer 12 Interlayer insulating film 14 Opening 16 Metal wiring 21 Titanium implantation region
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 FI 技術表示箇所 H01L 29/78 301 G Continuation of the front page (51) Int.Cl. 6 Identification code Office reference number FI Technical display area H01L 29/78 301 G
Claims (4)
工程と、 上記シリコン膜上に金属膜を形成する工程と、 しかる後、熱処理を施して上記シリコン基板上にシリサ
イド層を形成する工程とを有していることを特徴とする
半導体装置の製造方法。1. A step of forming a silicon film on a silicon substrate, a step of forming a metal film on the silicon film, and a step of performing heat treatment to form a silicide layer on the silicon substrate. A method for manufacturing a semiconductor device, which comprises:
ゲート電極を形成する工程と、 上記ゲート電極の側面にサイドウォール絶縁膜を形成す
る工程と、 しかる後、上記シリコン基板上にシリコン膜を形成する
工程と、 上記シリコン膜上に金属膜を形成する工程と、 しかる後、熱処理を施して上記シリコン基板上にシリサ
イド層を形成する工程とを有していることを特徴とする
半導体装置の製造方法。2. A step of forming a gate electrode on a silicon substrate via a gate insulating film, a step of forming a sidewall insulating film on a side surface of the gate electrode, and thereafter forming a silicon film on the silicon substrate. A semiconductor device comprising: a step of forming, a step of forming a metal film on the silicon film, and a step of forming a silicide layer on the silicon substrate by applying heat treatment thereafter. Production method.
ゲート電極を形成する工程と、 上記ゲート電極の側面にサイドウォール絶縁膜を形成す
る工程と、 しかる後、上記シリコン基板上にシリコン膜を形成する
工程と、 上記シリコン膜上に金属膜を形成する工程と、 上記シリコン膜と上記金属膜との界面に金属イオンを注
入する工程と、 しかる後、熱処理を施して上記シリコン基板上にシリサ
イド層を形成する工程とを有していることを特徴とする
半導体装置の製造方法。3. A step of forming a gate electrode on a silicon substrate via a gate insulating film, a step of forming a sidewall insulating film on a side surface of the gate electrode, and thereafter forming a silicon film on the silicon substrate. A step of forming, a step of forming a metal film on the silicon film, a step of implanting metal ions at the interface between the silicon film and the metal film, and then performing a heat treatment to form a silicide on the silicon substrate. And a step of forming a layer.
イオンを上記シリコン膜に注入し、上記熱処理によって
上記シリコン基板の表面に不純物拡散層を形成する工程
を更に有していることを特徴とする請求項1〜3のいず
れか1項に記載の半導体装置の製造方法。4. The method further comprising the step of implanting impurity ions of a conductivity type opposite to that of the silicon substrate into the silicon film and forming an impurity diffusion layer on the surface of the silicon substrate by the heat treatment. The method for manufacturing a semiconductor device according to claim 1, wherein
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP22100994A JPH0864553A (en) | 1994-08-23 | 1994-08-23 | Manufacture of semiconductor device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP22100994A JPH0864553A (en) | 1994-08-23 | 1994-08-23 | Manufacture of semiconductor device |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0864553A true JPH0864553A (en) | 1996-03-08 |
Family
ID=16760052
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP22100994A Withdrawn JPH0864553A (en) | 1994-08-23 | 1994-08-23 | Manufacture of semiconductor device |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0864553A (en) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH09162396A (en) * | 1995-12-11 | 1997-06-20 | Nec Corp | Semiconductor device manufacturing method |
JP2009021568A (en) * | 2007-06-15 | 2009-01-29 | Semiconductor Energy Lab Co Ltd | Method for manufacturing semiconductor device |
-
1994
- 1994-08-23 JP JP22100994A patent/JPH0864553A/en not_active Withdrawn
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH09162396A (en) * | 1995-12-11 | 1997-06-20 | Nec Corp | Semiconductor device manufacturing method |
JP2009021568A (en) * | 2007-06-15 | 2009-01-29 | Semiconductor Energy Lab Co Ltd | Method for manufacturing semiconductor device |
US8969147B2 (en) | 2007-06-15 | 2015-03-03 | Semiconductor Energy Laboratory Co., Ltd. | Method for manufacturing semiconductor device |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US5953605A (en) | Fabrication process of semiconductor device | |
US6365472B1 (en) | Semiconductor device and method of manufacturing the same | |
JPH02125623A (en) | Manufacture of self-alignment transistor | |
JP2585140B2 (en) | Wiring contact structure of semiconductor device | |
US6200840B1 (en) | Method for producing PMOS devices | |
US6245622B1 (en) | Method for fabricating semiconductor integrated circuit device including step of forming self-aligned metal silicide film | |
US5776814A (en) | Process for doping two levels of a double poly bipolar transistor after formation of second poly layer | |
US5731240A (en) | Manufacturing method for semiconductor depositing device | |
US6169025B1 (en) | Method of fabricating self-align-contact | |
KR100289372B1 (en) | A method of forming polycide | |
JP2002373903A (en) | Manufacturing method for mos transistor using self- aligning silicide technique | |
JP3129867B2 (en) | Method for manufacturing semiconductor device | |
KR100311498B1 (en) | Method for forming dual gate of semiconductor device | |
JPH0864553A (en) | Manufacture of semiconductor device | |
JPH06101475B2 (en) | Method for manufacturing semiconductor device | |
JP2948486B2 (en) | Method for manufacturing semiconductor device | |
KR100353525B1 (en) | Method for forming gate electrode in semiconductor device | |
JPH0864552A (en) | Manufacture of semiconductor device | |
US6107175A (en) | Method of fabricating self-aligned contact | |
JPH08204193A (en) | Manufacture of semiconductor device | |
JP2000031478A (en) | Semiconductor device and manufacture thereof | |
JP3598693B2 (en) | Semiconductor device and manufacturing method thereof | |
JP2940492B2 (en) | Semiconductor device and manufacturing method thereof | |
JPH1065171A (en) | Manufacture of mos transistor | |
JP2001015740A (en) | Semiconductor device and manufacture thereof |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20011106 |