JPH0851165A - Dielectric capacitor and non-volatile memory - Google Patents
Dielectric capacitor and non-volatile memoryInfo
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- JPH0851165A JPH0851165A JP7004466A JP446695A JPH0851165A JP H0851165 A JPH0851165 A JP H0851165A JP 7004466 A JP7004466 A JP 7004466A JP 446695 A JP446695 A JP 446695A JP H0851165 A JPH0851165 A JP H0851165A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】この発明は誘電体キャパシタおよ
び不揮発性メモリに関するものであり、特にその特性の
向上に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a dielectric capacitor and a non-volatile memory, and more particularly to improvement of its characteristics.
【０００２】[0002]
【従来の技術】図１７に、強誘電体キャパシタを用いた
メモリとして提案されている構造を示す。シリコン基板
２に、ソース領域４、ドレイン領域６が形成され、チャ
ネル領域上にゲート電極８が形成されている。このトラ
ンジスタのドレイン領域６の上に、ポリシリコンによる
プラグ１０が形成されている。さらに、このポリシリコ
ン・プラグ１０の上に白金層１２が形成され、その上に
強誘電体であるＰＺＴ層１４が形成されている。さら
に、ＰＺＴ層１４の上に、白金層１６が形成されてい
る。このようにして、メモリが構成される。2. Description of the Related Art FIG. 17 shows a structure proposed as a memory using a ferroelectric capacitor. A source region 4 and a drain region 6 are formed on the silicon substrate 2, and a gate electrode 8 is formed on the channel region. A plug 10 made of polysilicon is formed on the drain region 6 of this transistor. Further, a platinum layer 12 is formed on the polysilicon plug 10, and a PZT layer 14 which is a ferroelectric substance is formed thereon. Further, a platinum layer 16 is formed on the PZT layer 14. In this way, the memory is constructed.
【０００３】なお、図に示すように、ポリシリコン・プ
ラグ１０の上に、白金層１２、ＰＺＴ層１４、白金層１
６を形成しているのは、強誘電体のプロセスがトランジ
スタのプロセスと大きく異なるためである。As shown in the figure, a platinum layer 12, a PZT layer 14, and a platinum layer 1 are formed on a polysilicon plug 10.
6 is formed because the ferroelectric process is significantly different from the transistor process.
【０００４】[0004]
【発明が解決しようとする課題】しかしながら、上記の
ような従来のメモリを実現するためには、次のような問
題点を解決する必要があった。However, in order to realize the conventional memory as described above, it was necessary to solve the following problems.
【０００５】第一に、図１７においては、ポリシリコン
・プラグ１０の上に、直接、白金層１２を形成してい
る。このため、白金はポリシリコンと反応してシリサイ
ドとなってしまう。このシリサイドの上に強誘電体膜を
形成すると、格子定数が異なる等の理由により、強誘電
体膜が配向せず良好な膜が得られない。First, in FIG. 17, the platinum layer 12 is formed directly on the polysilicon plug 10. Therefore, platinum reacts with polysilicon to become silicide. When a ferroelectric film is formed on this silicide, the ferroelectric film is not oriented and a good film cannot be obtained because of the different lattice constants.
【０００６】また、第二に、ポリシリコン・プラグ１０
の表面は、粗いので（凹凸がある）その上に形成した白
金層１２の表面も粗くなる。このため、強誘電体膜が配
向せず良好な膜が得られない。Second, the polysilicon plug 10
Since the surface of (1) is rough (having irregularities), the surface of the platinum layer 12 formed thereon is also rough. Therefore, the ferroelectric film is not oriented and a good film cannot be obtained.
【０００７】つまり、ポリシリコン・プラグ１０の上に
白金層１２を形成すると、上記のような理由により、強
誘電体膜が十分な強誘電特性を示さなくなっていた。図
１８に、ポリシリコン上に形成した白金の上に、形成し
たＰＺＴのヒステリシス曲線を示す。この図からも明ら
かなように、残留分極Ｐｒがほとんど示されていない。
なお、タングステンによるプラグの場合にも、同様の問
題が生じる。That is, when the platinum layer 12 is formed on the polysilicon plug 10, the ferroelectric film does not exhibit sufficient ferroelectric characteristics for the above reason. FIG. 18 shows a hysteresis curve of PZT formed on platinum formed on polysilicon. As is clear from this figure, the remanent polarization Pr is hardly shown.
A similar problem occurs in the case of a plug made of tungsten.
【０００８】上記の第一の問題を解決するため、ポリシ
リコン・プラグ１０の上に、白金と反応しないタンタル
層等を設けた後、その上に白金層１２を形成することも
ある。これによれば、白金がポリシリコンと反応してシ
リサイドとなってしまうことがなく、強誘電体膜の配向
性がいくぶん改善される。しかしながら、チタン層やタ
ンタル層は、図１９に示すように、ポリシリコン表面１
０ａの凹凸に影響されて、その表面１３ａが凹凸にな
る。したがって、その上に形成した白金層１２の表面も
粗くなり、結果として、強誘電体膜が配向せず良好な膜
が得られなかった。In order to solve the above first problem, a tantalum layer or the like that does not react with platinum may be provided on the polysilicon plug 10 and then the platinum layer 12 may be formed thereon. According to this, platinum does not react with polysilicon to become a silicide, and the orientation of the ferroelectric film is somewhat improved. However, as shown in FIG. 19, the titanium layer and the tantalum layer are formed on the polysilicon surface 1
The surface 13a becomes uneven due to the unevenness of 0a. Therefore, the surface of the platinum layer 12 formed thereon also became rough, and as a result, the ferroelectric film was not oriented and a good film could not be obtained.
【０００９】また、ポリシリコン・プラグ１０とチタン
層やタンタル層との界面において、熱処理等によって低
誘電率のチタン酸化物やタンタル酸化物が生じるという
問題もあった。このため、全体としての誘電率が低下し
てしまうおそれがあった。There is also a problem that titanium oxide or tantalum oxide having a low dielectric constant is generated at the interface between the polysilicon plug 10 and the titanium layer or tantalum layer by heat treatment or the like. Therefore, the dielectric constant as a whole may decrease.
【００１０】この発明は、上記の問題点を解決して、特
性の良好な誘電体キャパシタおよびメモリを提供するこ
とを目的とする。An object of the present invention is to solve the above problems and provide a dielectric capacitor and a memory having good characteristics.
【００１１】[0011]
【課題を解決するための手段】請求項１の誘電体キャパ
シタは、下地層の上に酸化イリジウム層を設け、さらに
その上にイリジウム層、強誘電体層（または高誘電率薄
膜）を形成したことを特徴としている。According to a first aspect of the dielectric capacitor, an iridium oxide layer is provided on an underlayer, and an iridium layer and a ferroelectric layer (or a high dielectric constant thin film) are further formed on the iridium oxide layer. It is characterized by that.
【００１２】請求項２の誘電体キャパシタは、イリジウ
ム層の表面に配向性の良い薄膜導電体を形成した後、酸
化処理を行い、その上に誘電体層を形成している。In the dielectric capacitor according to the second aspect of the present invention, after the thin film conductor having a good orientation is formed on the surface of the iridium layer, the thin film conductor is oxidized to form the dielectric layer thereon.
【００１３】請求項３の誘電体キャパシタは、下地層の
上に酸化イリジウム層を設け、さらにその上に白金層、
強誘電体層（または高誘電率薄膜）を形成したことを特
徴としている。According to a third aspect of the dielectric capacitor, an iridium oxide layer is provided on the underlayer, and a platinum layer is further formed on the iridium oxide layer.
It is characterized in that a ferroelectric layer (or a high dielectric constant thin film) is formed.
【００１４】請求項４の誘電体キャパシタは、下地層と
酸化イリジウム層との間に、イリジウム層を設けたこと
を特徴としている。The dielectric capacitor according to claim 4 is characterized in that an iridium layer is provided between the underlayer and the iridium oxide layer.
【００１５】請求項５の不揮発性メモリは、下地層の上
に酸化イリジウム層を設け、さらにその上にイリジウム
層、強誘電体層（または高誘電率薄膜）を形成したこと
を特徴としている。A non-volatile memory according to a fifth aspect is characterized in that an iridium oxide layer is provided on a base layer, and an iridium layer and a ferroelectric layer (or a high dielectric constant thin film) are further formed on the iridium oxide layer.
【００１６】請求項６の不揮発性メモリは、イリジウム
層の表面に配向性の良い薄膜導電体を形成した後、酸化
処理を行い、その上に誘電体層を形成している。According to another aspect of the non-volatile memory of the present invention, a thin film conductor having a good orientation is formed on the surface of the iridium layer, followed by an oxidation treatment to form a dielectric layer thereon.
【００１７】請求項７の不揮発性メモリは、下地層の上
に酸化イリジウム層を設け、さらにその上に白金層、強
誘電体層（または高誘電率薄膜）を形成したことを特徴
としている。A non-volatile memory according to a seventh aspect is characterized in that an iridium oxide layer is provided on a base layer, and a platinum layer and a ferroelectric layer (or a high dielectric constant thin film) are further formed thereon.
【００１８】請求項８の誘電体キャパシタは、中間層に
酸化イリジウム層を含むようにしている。In the dielectric capacitor of claim 8, the intermediate layer includes an iridium oxide layer.
【００１９】請求項９の誘電体キャパシタまたは不揮発
性メモリは、上部電極に酸化イリジウム層を備えてい
る。A dielectric capacitor or a non-volatile memory according to a ninth aspect has an iridium oxide layer on the upper electrode.
【００２０】[0020]
【作用および発明の効果】請求項１、３の誘電体キャパ
シタおよび請求項５、７の不揮発性メモリは、下地層の
上に酸化イリジウム層を設け、さらにその上に白金層
（またはイリジウム層）、強誘電体層（または高誘電率
薄膜）を形成したことを特徴としている。酸化イリジウ
ム層を設けることにより、白金層（またはイリジウム
層）が、直接、下地層と接触せず、白金層（またはイリ
ジウム層）が下地層と反応するのを防止できる。また、
酸化イリジウム層は、下地層の表面状態にかかわらず、
その表面が平坦となる。したがって、酸化イリジウム層
の上に形成された白金層（またはイリジウム層）は配向
性が良くなり、表面も平坦となるので、その上に形成さ
れた強誘電体層（または高誘電率薄膜）の膜質が向上す
る。なお、酸化イリジウム層の上には、イリジウム層を
設けた方が良好な誘電特性が得られる。In the dielectric capacitor according to claims 1 and 3 and the nonvolatile memory according to claims 5 and 7, an iridium oxide layer is provided on a base layer, and a platinum layer (or an iridium layer) is further provided thereon. A ferroelectric layer (or a high dielectric constant thin film) is formed. By providing the iridium oxide layer, it is possible to prevent the platinum layer (or iridium layer) from directly contacting the underlayer and preventing the platinum layer (or iridium layer) from reacting with the underlayer. Also,
The iridium oxide layer, regardless of the surface state of the underlayer,
The surface becomes flat. Therefore, the platinum layer (or iridium layer) formed on the iridium oxide layer has a good orientation and the surface is also flat, so that the ferroelectric layer (or high dielectric constant thin film) formed on it is The film quality is improved. It should be noted that better dielectric properties can be obtained by providing an iridium layer on the iridium oxide layer.
【００２１】請求項２の誘電体キャパシタは、イリジウ
ム層の上に薄膜導電体を設けた後、酸化処理を施してい
る。したがって、誘電体膜の配向性を向上できるととも
に、酸素の抜け出しを防止することができる。In the dielectric capacitor of the second aspect, the thin film conductor is provided on the iridium layer, and then the oxidation treatment is performed. Therefore, the orientation of the dielectric film can be improved and the escape of oxygen can be prevented.
【００２２】請求項４の誘電体キャパシタは、下地層と
酸化イリジウム層との間に、イリジウム層を設けたこと
を特徴としている。イリジウム層を設けることにより、
高温処理した場合であっても、イリジウム層と下地層の
界面に酸化イリジウムが形成され、低誘電率の物質が形
成されるおそれがない。The dielectric capacitor of claim 4 is characterized in that an iridium layer is provided between the underlayer and the iridium oxide layer. By providing the iridium layer,
Even when the high temperature treatment is performed, iridium oxide is formed at the interface between the iridium layer and the underlayer, and there is no possibility that a substance having a low dielectric constant is formed.
【００２３】請求項８の誘電体キャパシタは、中間層に
酸化イリジウム層を含むようにしている。したがって、
下地層や酸化イリジウム層より下の層の結晶粒による凹
凸による影響を、酸化イリジウム層より上の層に与えな
い。In the dielectric capacitor of the eighth aspect, the intermediate layer includes an iridium oxide layer. Therefore,
The influence of the unevenness due to the crystal grains of the underlayer and the layer below the iridium oxide layer is not given to the layer above the iridium oxide layer.
【００２４】請求項９の誘電体キャパシタまたは不揮発
性メモリは、上部電極にも酸化イリジウム層を設けてい
る。したがって、誘電体層からの酸素の抜け出しをより
確実に防止することができる。In the dielectric capacitor or the non-volatile memory according to claim 9, the upper electrode is also provided with an iridium oxide layer. Therefore, escape of oxygen from the dielectric layer can be prevented more reliably.
【００２５】すなわち、この発明によれば、特性の良好
な誘電体キャパシタおよび不揮発性メモリを得ることが
できる。That is, according to the present invention, a dielectric capacitor and a non-volatile memory having good characteristics can be obtained.
【００２６】[0026]
【実施例】図１に、この発明の一実施例による強誘電体
キャパシタを用いたメモリの構造を示す。シリコン基板
２に、ソース領域４、ドレイン領域６が形成され、チャ
ネル領域上にゲート電極８が形成されている。このトラ
ンジスタのドレイン領域６の上に、下地層であるポリシ
リコン（またはタングステン）によるプラグ１０が形成
されている。なお、１８は絶縁膜である。1 shows the structure of a memory using a ferroelectric capacitor according to an embodiment of the present invention. A source region 4 and a drain region 6 are formed on the silicon substrate 2, and a gate electrode 8 is formed on the channel region. On the drain region 6 of this transistor, a plug 10 made of polysilicon (or tungsten), which is a base layer, is formed. Reference numeral 18 is an insulating film.
【００２７】このポリシリコン・プラグ１０の上に、酸
化イリジウム層１１が形成されている。酸化イリジウム
層１１は、イリジウムをターゲットとして、反応性スパ
ッタにより形成すればよい。この酸化イリジウム層１１
は、下地層のいかんにかかわらず、一定の無配向の膜と
して形成される。また、酸化イリジウムの抵抗率は、４
９×１０ー6Ωcmであり、導電体として扱うことができ
る。An iridium oxide layer 11 is formed on the polysilicon plug 10. The iridium oxide layer 11 may be formed by reactive sputtering using iridium as a target. This iridium oxide layer 11
Is formed as a constant non-oriented film regardless of the underlying layer. The resistivity of iridium oxide is 4
It is 9 × 10 −6 Ωcm and can be handled as a conductor.
【００２８】図２に、ポリシリコン・プラグ１０の上
に、酸化イリジウム層１１を形成した場合の状態を示
す。ポリシリコン・プラク１０の表面は、結晶粒により
凹凸となっている。これに対し、その上に形成された酸
化イリジウム層１１の表面１１ａは、平坦である。つま
り、酸化イリジウムは、その下地の表面状態にかかわら
ず、平坦な表面を形成する性質を有している。FIG. 2 shows a state in which the iridium oxide layer 11 is formed on the polysilicon plug 10. The surface of the polysilicon plaque 10 is uneven due to crystal grains. On the other hand, the surface 11a of the iridium oxide layer 11 formed thereon is flat. That is, iridium oxide has the property of forming a flat surface regardless of the surface state of the underlying layer.
【００２９】この酸化イリジウム層１１の上に、白金層
１２が形成されている。したがって、白金層１２は強く
配向して形成される。その上に強誘電体であるＰＺＴ層
１４が形成され、その上に上部電極である白金層１６が
形成されている。このようにして、メモリが構成され
る。すなわち、この実施例では、酸化イリジウム層１１
と白金層１２によって、中間層が形成されている。A platinum layer 12 is formed on the iridium oxide layer 11. Therefore, the platinum layer 12 is strongly oriented. A PZT layer 14 which is a ferroelectric substance is formed thereon, and a platinum layer 16 which is an upper electrode is formed thereon. In this way, the memory is constructed. That is, in this embodiment, the iridium oxide layer 11
The platinum layer 12 forms an intermediate layer.
【００３０】この実施例によれば、ＰＺＴ層１４が配向
性をもって形成され、優れた強誘電特性を示す。また、
酸化イリジウム層１１とポリシリコン・プラグ１０との
界面に低誘電率の酸化物が形成されず、良好な特性が得
られる。According to this embodiment, the PZT layer 14 is formed with orientation and exhibits excellent ferroelectric characteristics. Also,
Oxide having a low dielectric constant is not formed at the interface between the iridium oxide layer 11 and the polysilicon plug 10, and good characteristics are obtained.
【００３１】なお、白金層１２、１４に代えて、イリジ
ウム層あるいはイリジウム層と白金層の合金を用いても
よい。Instead of the platinum layers 12 and 14, an iridium layer or an alloy of an iridium layer and a platinum layer may be used.
【００３２】また、上記実施例では、下地層がポリシリ
コン・プラグ１０の場合について説明したが、タングス
テンによるプラグの場合にも同様の効果が得られる。さ
らに、ポリサイドによるプラグについても、適用するこ
とができ、同様の効果を得られる。ここで、ポリサイド
とは、ポリシリコン上に金属のシリサイド（タングステ
ンシリサイド、チタンシシサイド、モリブデンシリサイ
ド、タンタルシリサイド等）を積層したものである。In the above embodiment, the case where the underlying layer is the polysilicon plug 10 has been described, but the same effect can be obtained when the plug is made of tungsten. Further, it can be applied to a plug made of polycide, and the same effect can be obtained. Here, the polycide is a layered structure of metal silicide (tungsten silicide, titanium silicide, molybdenum silicide, tantalum silicide, etc.) on polysilicon.
【００３３】酸化イリジウム層の上に白金層を形成した
場合のＰＺＴ層の特性向上を検証するため、図３のよう
な構造によって試験を行った。シリコン基板２０、酸化
シリコン層２２の上に、ポリシリコン層２４が設けられ
ている。ポリシリコン層２４の上には、酸化イリジウム
層２５ａ、白金層２６ａおよび酸化イリジウム層２５
ｂ、白金層２６ｂが設けられている。さらにその上に
は、ＰＺＴ層２８ａ、２８ｂ、２８ｃが設けられてい
る。ＰＺＴ層２８ａの上には、上部電極として白金層３
０設けられている。In order to verify the improvement of the characteristics of the PZT layer when the platinum layer was formed on the iridium oxide layer, a test was conducted with the structure shown in FIG. A polysilicon layer 24 is provided on the silicon substrate 20 and the silicon oxide layer 22. An iridium oxide layer 25a, a platinum layer 26a, and an iridium oxide layer 25 are formed on the polysilicon layer 24.
b, a platinum layer 26b is provided. Further thereon, PZT layers 28a, 28b, 28c are provided. A platinum layer 3 is formed on the PZT layer 28a as an upper electrode.
0 is provided.
【００３４】まず、ａ点とｂ点との間で測定したヒステ
リシス曲線を、図４Ａに示す。図８と比べれば明らかな
ように、ＰＺＴ層２８ａの強誘電特性が著しく向上して
いることが分る。First, FIG. 4A shows a hysteresis curve measured between points a and b. As is clear from comparison with FIG. 8, it can be seen that the ferroelectric characteristics of the PZT layer 28a are significantly improved.
【００３５】次に、ａ点とｂ点およびａ点とｃ点との間
で、印加電圧を変えて、静電容量を測定した結果を図５
に示す。図５Ａがａ点−ｃ点間の静電容量であり、図５
Ｂがａ点−ｃ点間の静電容量である。仮に、膜形成時
に、ポリシリコン層２４と酸化イリジウム層２５ａ，２
５ｂとの界面に、低誘電率の酸化物が形成されていれ
ば、両者の静電容量は異なるはずである。しかしなが
ら、図５に示すように、何れの場合も静電容量は同じで
あり、界面に、低誘電率の酸化物は形成されていないと
推定できる。Next, the results of measuring the capacitance by changing the applied voltage between the points a and b and between the points a and c are shown in FIG.
Shown in FIG. 5A is the electrostatic capacitance between points a and c, and FIG.
B is the capacitance between points a and c. If, during film formation, the polysilicon layer 24 and the iridium oxide layers 25a, 2 are formed.
If an oxide having a low dielectric constant is formed at the interface with 5b, the capacitances of the two should be different. However, as shown in FIG. 5, the capacitance is the same in any case, and it can be estimated that no oxide having a low dielectric constant is formed at the interface.
【００３６】なお、白金層２６ａに代えて、イリジウム
層を用いてもよい。イリジウム層を用いた場合の、ａ点
とｂ点との間で測定したヒステリシス曲線を、図４Ｂに
示す。この実施例においても、優れた強誘電特性が示さ
れている。An iridium layer may be used instead of the platinum layer 26a. The hysteresis curve measured between the points a and b when the iridium layer is used is shown in FIG. 4B. This example also shows excellent ferroelectric properties.
【００３７】図６に、この発明の一実施例による不揮発
性メモリの構造を示す。シリコン基板４０に、ソース領
域６０、ドレイン領域６２が形成されている。そのチャ
ネル領域６４上に、シリコン酸化膜４２が形成されてい
る。その上に、下部電極５４が形成され、その上に強誘
電体膜であるＰＺＴ膜５０が形成されている。ＰＺＴ膜
５０は、ゾルゲル法によって形成すればよい。出発原料
として、Pb(CH3COO)2・3H2O,Zr(t-OC4H9)4,Ti(i-OC3H7)4
の混合溶液を用いた。この混合溶液をスピンコートした
後、１５０度で乾燥させ、ドライエアー雰囲気において
４００度で３０分の仮焼成を行った。これを５回繰り返
した後、O2の雰囲気中で、７００度以上の熱処理を施し
た。このようにして、２５０nmの強誘電体膜８を形成し
た。なお、ここでは、PbZrxTi1-xO3において、ｘを０．
５２として（以下ＰＺＴ（５２／４８）と表す）、ＰＺ
Ｔ膜５０を形成している。さらにその上に、上部電極と
して白金層５２が設けられている。FIG. 6 shows the structure of a nonvolatile memory according to an embodiment of the present invention. A source region 60 and a drain region 62 are formed on the silicon substrate 40. A silicon oxide film 42 is formed on the channel region 64. A lower electrode 54 is formed thereon, and a PZT film 50 which is a ferroelectric film is formed thereon. The PZT film 50 may be formed by the sol-gel method. As starting materials, Pb (CH 3 COO) 2 · 3H 2 O, Zr (t-OC 4 H 9) 4, Ti (i-OC 3 H 7) 4
The mixed solution of was used. This mixed solution was spin-coated, dried at 150 ° C., and pre-baked at 400 ° C. for 30 minutes in a dry air atmosphere. After repeating this 5 times, heat treatment was performed at 700 ° C. or more in an O 2 atmosphere. Thus, the ferroelectric film 8 having a thickness of 250 nm was formed. Here, in PbZr x Ti 1-x O 3 , x is 0.
52 (hereinafter referred to as PZT (52/48)), PZ
The T film 50 is formed. Further thereon, a platinum layer 52 is provided as an upper electrode.
【００３８】下部電極５４は、ポリシリコン層４４と、
その上の酸化イリジウム層４６と、さらにその上の白金
層４８（イリジウム層でもよい）とによって構成されて
いる。酸化イリジウム層４６は、反応性スパッタリング
によって形成すればよい。The lower electrode 54 comprises a polysilicon layer 44,
It is composed of an iridium oxide layer 46 thereon and a platinum layer 48 (may be an iridium layer) thereon. The iridium oxide layer 46 may be formed by reactive sputtering.
【００３９】上記のように構成すれば、良好な特性の不
揮発性メモリを得ることができる。また、上記のような
構成であれば、ソース領域６０、ドレイン領域６２のセ
ルフアラインのために高温処理を行っても、ポリシリコ
ン層４４と酸化イリジウム層４６との界面に酸化物が生
じにくい。さらに、酸化シリコン層４２、ポリシリコン
層４４の形成までは従来のＭＯＳの工程をそのまま用い
ることができる。With the above structure, a nonvolatile memory having good characteristics can be obtained. Further, with the above structure, even if a high temperature treatment is performed for self-alignment of the source region 60 and the drain region 62, an oxide is unlikely to be generated at the interface between the polysilicon layer 44 and the iridium oxide layer 46. Further, the conventional MOS process can be used as it is until the formation of the silicon oxide layer 42 and the polysilicon layer 44.
【００４０】なお、ポリシリコン層４４と酸化イリジウ
ム層４６との間に、さらにイリジウム層を設ければ、高
温処理における低誘電率物質の形成を、さらに防止する
ことができる。ポリシリコン層４４との界面にあるイリ
ジウム層が酸化したとしても、導電性を有する酸化イリ
ジウムになるからである。If an iridium layer is further provided between the polysilicon layer 44 and the iridium oxide layer 46, it is possible to further prevent the formation of the low dielectric constant material in the high temperature treatment. This is because even if the iridium layer at the interface with the polysilicon layer 44 is oxidized, it becomes iridium oxide having conductivity.
【００４１】また、上記各実施例では、強誘電体として
ＰＺＴを用いているが強誘電体であればどのようなもの
を用いてもよい。たとえば、Bi4Ti3O12を用いてもよ
い。さらに、ＤＲＡＭへの応用としては高誘電率薄膜を
用いてもよい。特に、SrTi03,(Sr,Ba)Ti03等の、ABO3構
造（ペロブスカイト構造）を有する高誘電率材料を用い
ると良い。In each of the above embodiments, PZT is used as the ferroelectric substance, but any ferroelectric substance may be used. For example, Bi 4 Ti 3 O 12 may be used. Further, for application to DRAM, a high dielectric constant thin film may be used. In particular, it is preferable to use a high dielectric constant material having an ABO 3 structure (perovskite structure) such as SrTi 0 3 , (Sr, Ba) Ti 0 3 .
【００４２】さらに、上記各実施例において、酸化イリ
ジウムは白金と異なって柱状結晶構造とならないので、
誘電体膜中の酸素を透過しない。したがって、誘電体膜
の劣化を防ぐ作用も有している。Further, in each of the above examples, iridium oxide does not form a columnar crystal structure unlike platinum,
Does not permeate oxygen in the dielectric film. Therefore, it also has a function of preventing the deterioration of the dielectric film.
【００４３】上記各実施例では、中間層を２層としてい
るが、３層以上であってもよい。この際、酸化イリジウ
ム層が含まれていれば、酸化イリジウム層によって、そ
れより下層の配向性等の影響を上層に与えることを排除
することができる。これは、前述のように、酸化イリジ
ウム層がその下の層の配向性に影響を受けない性質を持
っているためである。In each of the above embodiments, the intermediate layer has two layers, but it may have three or more layers. At this time, if the iridium oxide layer is included, it is possible to eliminate the influence of the orientation of the lower layer and the like on the upper layer by the iridium oxide layer. This is because, as described above, the iridium oxide layer has the property of being unaffected by the orientation of the underlying layer.
【００４４】なお、上記各実施例においては、酸化イリ
ジウム層の上に、白金層またはイリジウム層を設けるよ
うにしている。白金層を用いた場合もイリジウム層を用
いた場合も、強誘電体層１４（５０）のヒステリシス特
性や残留分極の経年変化特性は、余り差がなかった。し
かしながら、強誘電体層１４（５０）に一定方向のパル
スを連続的に印加したり、一定方向の分極状態のまま長
時間保持すると分極特性がかたよってしまうインプリン
ト特性において差が生じた。In each of the above embodiments, the platinum layer or the iridium layer is provided on the iridium oxide layer. There was little difference in the hysteresis characteristics of the ferroelectric layer 14 (50) and the secular change characteristics of the remanent polarization regardless of whether the platinum layer or the iridium layer was used. However, if a pulse in a fixed direction is continuously applied to the ferroelectric layer 14 (50) or if the polarized state in the fixed direction is maintained for a long time, the polarization characteristic becomes different, which causes a difference in imprint characteristics.
【００４５】図７に、酸化イリジウム層の上に白金を設
けた場合の、強誘電体キャパシタの特性を示す。ここで
は、シリコン基板上に酸化シリコンを形成し、その上に
酸化イリジウムを形成して、その上に白金層を形成し
た。この白金層の上に、ＰＺＴ層を形成し、さらにその
上に上部電極を形成した。この上部電極は、酸化イリジ
ウムの上に白金を形成したものとした。FIG. 7 shows the characteristics of the ferroelectric capacitor when platinum is provided on the iridium oxide layer. Here, silicon oxide was formed on a silicon substrate, iridium oxide was formed thereon, and a platinum layer was formed thereon. A PZT layer was formed on this platinum layer, and an upper electrode was further formed thereon. The upper electrode had platinum formed on iridium oxide.
【００４６】図７のグラフは、分極状態にある強誘電体
キャパシタ（強誘電体膜）に、分極方向とは異なる電圧
を印加した場合（図８Ａに示す反転モード）と、分極方
向と同じ電圧を印加した場合（図８Ｂに示す非反転モー
ド）の電流（単位面積当りの電流）の時間的変化を示し
たものである。反転モードとなった場合のほうが大きな
電流が流れることがわかる。The graph of FIG. 7 shows the same voltage as the polarization direction when a voltage different from the polarization direction is applied to the ferroelectric capacitor (ferroelectric film) in the polarization state (inversion mode shown in FIG. 8A). 9B is a graph showing a temporal change of a current (current per unit area) in the case of applying a voltage (non-inversion mode shown in FIG. 8B). It can be seen that a larger current flows in the inversion mode.
【００４７】この特性は、強誘電体キャパシタをメモリ
として用いたときに利用される。つまり、電圧を印加し
たときの電流の積分値をしきい値と比べて大小を判断
し、記録されていた情報を読み出すのに用いられる。し
たがって、使用期間の経過とともに、反転モードＱPの
場合の電流積分値が減少したり（つまり、しきい値に近
づく）、非反転モードの場合の電流積分値が増加したり
（つまり、しきい値に近づく）すると、誤読み出しを生
じるおそれがある。This characteristic is utilized when the ferroelectric capacitor is used as a memory. In other words, it is used to judge the magnitude of the integrated value of the current when a voltage is applied by comparing it with the threshold value and read the recorded information. Therefore, the integrated current value in the inversion mode QP decreases (that is, approaches the threshold value) or the integrated current value in the non-inversion mode increases (that is, the threshold value) with the passage of the use period. Approaching) may cause erroneous reading.
【００４８】図９に、ＰＺＴ膜（酸化イリジウム層の上
に白金を設けて形成した場合）に、同方向のパルスを３
×１０9回印加した後の、反転、非反転モードにおける
電流を示す。この実験結果からも明らかなように、反転
モードＱP+の際の電流積分値が減少し、ほとんど、最初
の非反転モードＱU-の積分値に等しくなるところまで近
づいている。In FIG. 9, three pulses in the same direction are applied to the PZT film (when platinum is formed on the iridium oxide layer).
Shown are the currents in the inversion and non-inversion modes after applying × 10 9 times. As is apparent from the results of this experiment, the integrated current value in the reversal mode QP + decreases, and is almost equal to the integrated value in the first non-reversal mode QU − .
【００４９】図１０に、上記の場合の電流積分値の変化
を示す。横軸はパルスの印加サイクル（回数）であり、
縦軸は電流積分値である。グラフからもわかるように、
１０4回を越えた当たりから、電流積分値が大きく変化
しているのがわかる。FIG. 10 shows changes in the integrated current value in the above case. The horizontal axis is the pulse application cycle (number of times),
The vertical axis represents the integrated current value. As you can see from the graph,
It can be seen that the current integrated value has changed greatly after the number of times exceeds 104 times.
【００５０】図１１に、前記の白金層の代わりに、イリ
ジウム層を設けて形成した場合の、ＰＺＴ膜の電流積分
値の変化を示す。グラフからも明らかなように、電流積
分値がほとんど変化せず、良好な特性が選られている。
つまり、上記のようなインプリント特性に関して、酸化
イリジウムの上に白金を形成した場合よりも、酸化イリ
ジウムの上にイリジウムを形成した場合の方が優れてい
ることが明らかとなった。FIG. 11 shows a change in the integrated current value of the PZT film when an iridium layer is provided instead of the platinum layer. As is clear from the graph, the current integrated value hardly changes and good characteristics are selected.
In other words, it has been clarified that the imprint characteristics as described above are better when iridium is formed on iridium oxide than when platinum is formed on iridium oxide.
【００５１】図１２に、上記の実験に用いた強誘電体キ
ャパシタの各層における元素の含有量を分析した結果を
示す。図１２Ａが酸化イリジウムの上に白金を形成した
場合であり、図１２Ｂが酸化イリジウムの上にイリジウ
ムを形成した場合である。横軸は上部電極の表面からの
深さを示し、縦軸は各元素の含有量を示している。FIG. 12 shows the results of analyzing the content of elements in each layer of the ferroelectric capacitor used in the above experiment. 12A shows the case where platinum is formed on iridium oxide, and FIG. 12B shows the case where iridium is formed on iridium oxide. The horizontal axis represents the depth from the surface of the upper electrode, and the vertical axis represents the content of each element.
【００５２】このグラフから明らかなことは、図１２Ａ
の場合には、ＰＺＴ層中の鉛（Ｐｂ）成分が、白金（Ｐ
ｔ）のところまで浸透していることである。これに対
し、図１２Ｂの場合には、ＰＺＴ層中の鉛（Ｐｂ）成分
は、ほとんどイリジウム層のほうに浸透していない。こ
れが、上記のような、インプリント特性に影響を与えて
いるものと思われる。What is clear from this graph is that in FIG.
In the case of, the lead (Pb) component in the PZT layer is platinum (Pb).
That is, it has penetrated to t). On the other hand, in the case of FIG. 12B, the lead (Pb) component in the PZT layer hardly penetrates into the iridium layer. This seems to have an influence on the imprint characteristics as described above.
【００５３】いずれにしても、酸化イリジウムの上にイ
リジウム層を形成したほうが白金層を形成するより、良
好な強誘電特性を得ることができる。In any case, better ferroelectric characteristics can be obtained by forming an iridium layer on iridium oxide than by forming a platinum layer.
【００５４】また、上記実施例では、酸化イリジウムの
上にイリジウム層を形成しているが、次のように、さら
に薄膜導電層を形成してもよい。このような実施例を、
図１３に示す。まず、酸化イリジウム層の上に形成した
イリジウム層のさらに上に、ごく薄い白金層８０を形成
する。ここでは、３０ｎｍとした。次に、この状態で熱
処理を行う。表面の白金層８０は酸素と反応しないの
で、酸化されない。また、白金層８０は、薄く形成され
ているので、その下のイリジウム層の結晶間が酸化さ
れ、酸化イリジウムが形成されて酸素の透過を防ぐ。し
たがって、表面は配向性に優れたままでありながら、酸
素の透過を防ぐことのできる電極を形成することができ
る。なお、薄膜導電体としては、配向性が良く、酸化し
にくい導電体であれば、どのようなものを使用してもよ
い。In the above embodiment, the iridium layer is formed on iridium oxide, but a thin film conductive layer may be further formed as follows. Such an example
It shows in FIG. First, a very thin platinum layer 80 is formed further on the iridium layer formed on the iridium oxide layer. Here, it is set to 30 nm. Next, heat treatment is performed in this state. Since the platinum layer 80 on the surface does not react with oxygen, it is not oxidized. Further, since the platinum layer 80 is thinly formed, the crystal grains of the iridium layer therebelow are oxidized, and iridium oxide is formed to prevent the permeation of oxygen. Therefore, it is possible to form an electrode capable of preventing the permeation of oxygen while the surface has excellent orientation. As the thin film conductor, any conductor may be used as long as it has good orientation and is hard to oxidize.
【００５５】図１４Ｂに、酸化イリジウム（５０ｎｍ）
の上に、図１３の構造のイリジウム層（２００ｎｍ）お
よび白金層（３０ｎｍ）を設けて酸化処理したものの上
にＰＺＴ膜を形成した場合の、ＰＺＴ膜のヒステリシス
特性を示す。また、図１４Ａに、酸化イリジウム層（５
０ｎｍ）の上にイリジウム層（２００ｎｍ）を設けて酸
化処理した場合の、ＰＺＴ膜のヒステリシス特性を示
す。図から明らかなように、図１３の構造のものを用い
た場合のほうが、ヒステリシス特性が優れている。FIG. 14B shows iridium oxide (50 nm).
13 shows the hysteresis characteristics of the PZT film when the PZT film is formed on the iridium layer (200 nm) and the platinum layer (30 nm) of the structure shown in FIG. In addition, in FIG. 14A, an iridium oxide layer (5
(0 nm) is provided with an iridium layer (200 nm) and subjected to an oxidation treatment, showing the hysteresis characteristics of the PZT film. As is clear from the figure, the hysteresis characteristic is better when the structure shown in FIG. 13 is used.
【００５６】したがって、図１の実施例における白金層
１２、図６の実施例における白金層４８は、イリジウム
層として、図１３に示すようにその上に白金層を薄く乗
せた後、酸化処理を施したものを用いるほうが好まし
い。Therefore, the platinum layer 12 in the embodiment shown in FIG. 1 and the platinum layer 48 in the embodiment shown in FIG. 6 are iridium layers, and as shown in FIG. It is preferable to use the treated product.
【００５７】図１５、図１６に、上部電極に酸化イリジ
ウム層とイリジウム層を用いた場合のヒステリシス特性
（図１５Ａ、図１６Ａ）と、上部電極にイリジウム層の
みを用いた場合のヒステリシス特性（図１５Ｂ、図１６
Ｂ）を示す。なお、下の電極は、両方の場合ともに、酸
化イリジウム層とイリジウム層によって形成した。初期
特性（図１５Ａ、図１５Ｂ）は双方とも変わらないが、
１０8回（サイクル）にわたってパルスを印加した後の
特性（図１６Ａ、図１６Ｂ）は、明らかに、上部電極に
も酸化イリジウム層とイリジウム層を用いた場合の方が
優れている。これも、やはり、酸化イリジウム層による
酸素の抜け出しの防止による効果であると思われる。FIGS. 15 and 16 show the hysteresis characteristics when the iridium oxide layer and the iridium layer are used for the upper electrode (FIGS. 15A and 16A) and the hysteresis characteristics when only the iridium layer is used for the upper electrode (FIGS. 15B, FIG.
B) is shown. The lower electrode was formed by an iridium oxide layer and an iridium layer in both cases. Although the initial characteristics (FIGS. 15A and 15B) are the same,
The characteristics (FIGS. 16A and 16B) after applying the pulse for 10 8 times (cycles) are clearly superior when the iridium oxide layer and the iridium layer are also used for the upper electrode. This also seems to be the effect of preventing the escape of oxygen by the iridium oxide layer.
【００５８】上記では、強誘電体について説明したが、
高誘電体にも同様のことがいえる。Although the ferroelectric substance has been described above,
The same applies to high dielectrics.
【図１】この発明の一実施例による強誘電体キャパシタ
を用いたメモリの構造を示す図である。FIG. 1 is a diagram showing a structure of a memory using a ferroelectric capacitor according to an embodiment of the present invention.
【図２】ポリシリコンの上に、酸化イリジウムを形成し
た状態を示す図である。FIG. 2 is a diagram showing a state in which iridium oxide is formed on polysilicon.
【図３】強誘電体キャパシタの特性をテストするための
構造を示す図である。FIG. 3 is a diagram showing a structure for testing the characteristics of a ferroelectric capacitor.
【図４】強誘電体キャパシタのヒステリシス特性を示す
図である。FIG. 4 is a diagram showing a hysteresis characteristic of a ferroelectric capacitor.
【図５】図４のａ点−ｂ点間において測定した静電容量
と、ａ点−ｃ点間において測定した静電容量とを比較し
たグラフである。FIG. 5 is a graph comparing the capacitance measured between points a and b of FIG. 4 with the capacitance measured between points a and c.
【図６】この発明の一実施例による不揮発性メモリの構
造を示す図である。FIG. 6 is a diagram showing a structure of a nonvolatile memory according to an embodiment of the present invention.
【図７】強誘電体に電圧を印加した場合に生じる電流の
時間的変化を示すグラフである。FIG. 7 is a graph showing a change over time in current generated when a voltage is applied to a ferroelectric.
【図８】図７のグラフにおいて、電圧の印加方向を示す
図である。FIG. 8 is a diagram showing a voltage application direction in the graph of FIG.
【図９】インプリント特性によって図１４の特性が変化
した状態を示すグラフである。9 is a graph showing a state in which the characteristics of FIG. 14 are changed by the imprint characteristics.
【図１０】インプリント特性を示すグラフである。FIG. 10 is a graph showing imprint characteristics.
【図１１】インプリント特性を示すグラフである。FIG. 11 is a graph showing imprint characteristics.
【図１２】インプリント特性に差が生じることの原因を
説明するための図である。FIG. 12 is a diagram for explaining a cause of a difference in imprint characteristics.
【図１３】イリジウムの表面に薄膜白金を設けて酸化を
行う実施例を示す図である。FIG. 13 is a diagram showing an example in which thin film platinum is provided on the surface of iridium to perform oxidation.
【図１４】図１４の電極を用いた場合の効果を比較して
示すグラフである。FIG. 14 is a graph showing a comparison of effects when the electrodes of FIG. 14 are used.
【図１５】上部電極のに酸化イリジウム層を設けた場合
と、設けない場合とを比較するグラフである。FIG. 15 is a graph comparing the case where the upper electrode is provided with an iridium oxide layer and the case where it is not provided.
【図１６】上部電極のに酸化イリジウム層を設けた場合
と、設けない場合とを比較するグラフである。FIG. 16 is a graph comparing the case where the upper electrode is provided with an iridium oxide layer and the case where it is not provided.
【図１７】従来の強誘電体キャパシタを用いたメモリの
構造を示す図である。FIG. 17 is a diagram showing a structure of a memory using a conventional ferroelectric capacitor.
【図１８】ポリシリコン上に白金電極を形成した場合の
強誘電体の特性を示す図である。FIG. 18 is a diagram showing characteristics of a ferroelectric substance when a platinum electrode is formed on polysilicon.
【図１９】ポリシリコンの上に、チタン層やタンタル層
を形成した状態を示す図である。FIG. 19 is a view showing a state in which a titanium layer and a tantalum layer are formed on polysilicon.
２・・・シリコン基板 １０・・・ポリシリコン・プラグ １１・・・酸化イリジウム層 １２・・・白金層（イリジウム層） １４・・・ＰＺＴ層 １６・・・上部電極 2 ... Silicon substrate 10 ... Polysilicon plug 11 ... Iridium oxide layer 12 ... Platinum layer (iridium layer) 14 ... PZT layer 16 ... Upper electrode
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｇ 4/33 Ｈ０１Ｌ 27/04 21/822 21/8242 27/108 27/10 ４５１ Ｈ０１Ｌ 27/04 Ｃ 27/10 ３２５ Ｊ ─────────────────────────────────────────────────── ─── Continuation of the front page (51) Int.Cl. 6 Identification number Office reference number FI Technical indication location H01G 4/33 H01L 27/04 21/822 21/8242 27/108 27/10 451 H01L 27/04 C 27/10 325 J
Claims (9)
タングステン層からなる下地層、 下地層の上に設けられた酸化イリジウム層、 酸化イリジウム層の上に設けられたイリジウム層、 イリジウム層の上に設けられた強誘電体層または高誘電
率薄膜、 強誘電体層または高誘電率薄膜の上に設けられた上部電
極、 を備えた誘電体キャパシタ。1. An underlayer made of a polysilicon layer, a polysilicide layer or a tungsten layer, an iridium oxide layer provided on the underlayer, an iridium layer provided on the iridium oxide layer, and an iridium layer provided on the iridium oxide layer. Capacitor having a ferroelectric layer or a high dielectric constant thin film provided thereon, and an upper electrode provided on the ferroelectric layer or the high dielectric constant thin film.
成した後、酸化処理を行い、その上に強誘電体層または
高誘電率薄膜を設けたことを特徴とするもの。2. The dielectric capacitor according to claim 1, wherein after forming a thin film conductor having a good orientation on the surface of the iridium layer, an oxidation treatment is performed, and a ferroelectric layer or a high dielectric constant thin film is formed thereon. Characterized by being provided.
タングステン層からなる下地層、 下地層の上に設けられた酸化イリジウム層、 酸化イリジウム層の上に設けられた白金層、 白金層の上に設けられた強誘電体層または高誘電率薄
膜、 強誘電体層または高誘電率薄膜の上に設けられた上部電
極、 を備えた誘電体キャパシタ。3. A base layer made of a polysilicon layer, a polysilicide layer or a tungsten layer, an iridium oxide layer provided on the base layer, a platinum layer provided on the iridium oxide layer, and a platinum layer provided on the platinum layer. Capacitor having a ferroelectric layer or a high dielectric constant thin film provided thereon, and an upper electrode provided on the ferroelectric layer or the high dielectric constant thin film.
において、 下地層と酸化イリジウム層との間に、イリジウム層を設
けたことを特徴とするもの。4. The dielectric capacitor according to claim 1, 2 or 3, wherein an iridium layer is provided between the underlayer and the iridium oxide layer.
リコン基板、 前記シリコン基板のソース領域とドレイン領域の間のチ
ャネル領域上に形成された酸化シリコン層、 酸化シリコン層の上に形成され、ポリシリコン層、ポリ
シリサイド層またはタングステン層からなる下地層、 下地層の上に形成された酸化イリジウム層、 酸化イリジウム層の上に形成されたイリジウム層、 イリジウム層の上に形成された強誘電体層または高誘電
率薄膜、 強誘電体層または高誘電率薄膜の上に形成された上部電
極、 を備えた不揮発性メモリ。5. A silicon substrate having a source region and a drain region formed thereon, a silicon oxide layer formed on a channel region between the source region and the drain region of the silicon substrate, and a silicon oxide layer formed on the silicon oxide layer. Underlayer consisting of silicon layer, polysilicide layer or tungsten layer, iridium oxide layer formed on underlayer, iridium layer formed on iridium oxide layer, ferroelectric layer formed on iridium layer Alternatively, a non-volatile memory including a high dielectric constant thin film and an upper electrode formed on the ferroelectric layer or the high dielectric constant thin film.
成した後、酸化処理を行い、その上に強誘電体層または
高誘電率薄膜を設けたことを特徴とするもの。6. The non-volatile memory according to claim 5, wherein after forming a thin film conductor having a good orientation on the surface of the iridium layer, an oxidation treatment is performed, and a ferroelectric layer or a high dielectric constant thin film is formed thereon. Characterized by being provided.
リコン基板、 前記シリコン基板のソース領域とドレイン領域の間のチ
ャネル領域上に形成された酸化シリコン層、 酸化シリコン層の上に形成され、ポリシリコン層、ポリ
シリサイド層またはタングステン層からなる下地層、 下地層の上に形成された酸化イリジウム層、 酸化イリジウム層の上に形成された白金層、 白金層の上に形成された強誘電体層または高誘電率薄
膜、 強誘電体層または高誘電率薄膜の上に形成された上部電
極、 を備えた不揮発性メモリ。7. A silicon substrate having a source region and a drain region formed thereon, a silicon oxide layer formed on a channel region between the source region and the drain region of the silicon substrate, and a silicon oxide layer formed on the silicon oxide layer. Underlayer consisting of silicon layer, polysilicide layer or tungsten layer, iridium oxide layer formed on underlayer, platinum layer formed on iridium oxide layer, ferroelectric layer formed on platinum layer Alternatively, a non-volatile memory including a high dielectric constant thin film and an upper electrode formed on the ferroelectric layer or the high dielectric constant thin film.
タングステン層からなる下地層、 下地層の上に設けられ、少なくとも酸化イリジウム層を
含む中間層、 中間層の上に設けられた強誘電体層または高誘電率薄
膜、 強誘電体層または高誘電率薄膜の上に設けられた上部電
極、 を備えた誘電体キャパシタ。8. An underlayer made of a polysilicon layer, a polysilicide layer or a tungsten layer, an intermediate layer provided on the underlayer and containing at least an iridium oxide layer, a ferroelectric layer provided on the intermediate layer, or A dielectric capacitor comprising a high dielectric constant thin film, an upper electrode provided on a ferroelectric layer or a high dielectric constant thin film.
８の誘電体キャパシタまたは不揮発性メモリにおいて、 前記上部電極は、酸化イリジウム層を備えていることを
特徴とするもの。9. The dielectric capacitor or the non-volatile memory according to claim 1, 2, 3, 4, 5, 6, 7 or 8, wherein the upper electrode is provided with an iridium oxide layer. .
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