JPH0844787A - タグレジスタを用いたマルチポートメモリエミュレーション - Google Patents

タグレジスタを用いたマルチポートメモリエミュレーション

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JPH0844787A
JPH0844787A JP7066549A JP6654995A JPH0844787A JP H0844787 A JPH0844787 A JP H0844787A JP 7066549 A JP7066549 A JP 7066549A JP 6654995 A JP6654995 A JP 6654995A JP H0844787 A JPH0844787 A JP H0844787A
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JP7066549A
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Thomas B Huang
トーマス・ビー・ヒュアン
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Quickturn Design Systems Inc
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    • G—PHYSICS
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  • Test And Diagnosis Of Digital Computers (AREA)
  • Dram (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)

Abstract

(57)【要約】 【目的】 複数のプログラマブル論理素子のメモリ資源
を用いてマルチポートメモリ回路をエミュレートするこ
と。 【構成】 まず、プログラマブル論理素子内のメモリ資
源において、複数の記憶場所を有するリードポートメモ
リアレイのネットリストを生成し、そのネットリストを
複数回複製して書き込みポートメモリアレイのネットリ
ストを生成し、次いで、書き込みポートメモリアレイの
ネットリストを複数回複製し、複数の書き込みポートメ
モリアレイを構成するため、上記メモリ資源をプログラ
ムしさらに、特定の書き込みポートメモリアレイ内の各
書き込みポートメモリアレイの特定の記憶場所にデータ
を書き込み、その最新に書き込まれた記憶場所に最新に
書かれたことを示すタグを付する。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は、一般的にハードウエ
アエミュレーションに関し、より詳細にはマルチポート
エミュレーションに関する。
【０００２】
【従来の技術】集積回路を設計する際には種々のツール
が使用される。そのようなツールの１つはハードウエア
エミュレーションシステムである。このようなエミュレ
ーションシステムの例はサンプル等（Ｓａｍｐｌｅ ｅ
ｔ ａｌ．）に与えられた米国特許第５，１０９，３５
３号及びバッツ等（Ｂｕｔｔｓ ｅｔ ａｌ．）に対し
て与えられた米国特許第５，０３６，４７３号に開示さ
れており、これら２つの特許は参考文献としてここに編
入される。集積回路を設計する際には集積回路のネット
リストによる記述が生成される。ネットリストは集積回
路の要素と電気的接続関係の記述である。ネットリスト
は集積回路の実際の製造に必要な全てのマスクを作成す
るために使用することができる。上記サンプル等及びバ
ッツ等の特許に記述されているように、エミュレーショ
ン技術は現に設計している集積回路が搭載されるシステ
ムにおいて、実際に動作することを確認するために使用
される。再構成可能なエミュレーションシステムは典型
的には、フィールド・プログラマブル・ゲートアレイ
（ＦＰＧＡｓ）の如き多重に接続された再構成可能な論
理素子からなる。再構成可能な論理素子はある与えられ
た集積回路設計の論理回路のエミュレーションにとって
理想的である。しかしながら、現代のマイクロプロセッ
サの如き集積回路は、適当にエミュレートすることが困
難であるメモリ回路とも共働する。さらに、メモリ回路
は設計上しばしばマルチポートでありマルチポートメモ
リは正確にエミュレートすることがより困難である。典
型的なメモリ回路はそれらが多数の記憶場所を持つよう
に配列される。各記憶場所はある数のビットを格納する
ことができる。メモリ回路は、典型的にはそのメモリが
要する記憶場所の数（多くの場合、メモリ回路の深さと
参照される）及び各記憶場所に格納しうるビット数（メ
モリ回路の幅と参照される）によって分類される。それ
故、３２の記憶場所と各記憶場所において８ビットを格
納しうるメモリ回路は３２×８のメモリ回路と呼ばれ
る。メモリ回路がマルチポートを有する場合、メモリ回
路はさらに書き込みポートの数と読み出しポートの数に
よって規定される。
【０００３】従来のマルチポートメモリでは、データは
複数の記憶位置へ異なるポートを通して書き込まれる。
各書き込みポートは各記憶場所をアクセスし、各書き込
みポートは同時に書き込みを行う。しかしながら、異な
るポートが同じ記憶場所に同時にデータを書き込むこと
はできない。同様に、各読み出しポートは各記憶場所に
アクセスでき、かつ、各読み出しポートはデータを同時
に読むことができる。しかしながら、書き込みポートと
は異なり、異なる読み出しポートは同じアドレスから同
時にデータを読み出すことができる。再構成可能な論理
素子のより新しい世代は、その構成可能な論理ブロック
即ち、ＣＬＢ内においてメモリ回路を構成する能力を有
する。そのような再構成可能な論理素子の１つは、カリ
フォルニア，サンホセのキシリンクス・インコーポレイ
テッド（Ｘｉｌｉｎｘ，ｉｎｃ．）により提供されるＸ
Ｃ４０００ファミリーである。ＸＣ４０００ファミリー
においては、各ＣＬＢは１６×２もしくは３２×１のス
タティック・ランダム・アクセスメモリ（ＲＡＭ）を構
成することができる。しかしながら、マルチポートメモ
リの可能性はない。エミュレーションシステムにおける
マルチポートメモリ回路の構成方法の１例はマルチポー
トメモリエミュレーションと題する係続中の米国特許出
願第０８／０６７，５７１号に開示されている。この係
続中の出願は、参考文献としてここに編入される。この
方法では、メモリのネットリストのトランジスタレベル
の定義をキシリンクス（ＦＰＧＡ）内においてメモリを
構成するために論理の定義に変換する。
【０００４】
【発明が解決しようとする課題】しかしながら、この方
法はエミュレーションシステムの膨大なＣＬＢ能力を要
求する。それ故、多数のＣＬＢを必要としないようなマ
ルチポートメモリのエミュレーション方法を与えること
が好ましい。本発明は、エミュレートされるマルチポー
トメモリ回路のメモリアレイを複製し、かつ、２重のメ
モリアレイ内の記憶場所にタグを付すという独特の方法
によって従来技術の問題点と不利な点を克服せんとする
ものであって、２重のメモリアレイは異なる複製のメモ
リアレイ内における同じ記憶場所がそこにデータが書き
込まれた後にデータが書き込まれるようになっている。
【０００５】
【実施例】構成要素の構成と結合における種々の新規な
実例を含む本発明の種々の特徴が添付の図面を参照して
より詳細に記述され、かつ、特許請求の範囲において記
載される。本発明を実施する特定の方法や回路は単に図
示のためのものであって、本発明を限定するものではな
い。当業者ならば理解できるようにこの発明の原理と特
徴は本発明の技術範囲を逸脱することなしに種々の、か
つ、多くの実施例において採用されるであろう。図面を
参照して本発明の好ましい実施例が記述される。図１
は、従来のマルチポートメモリ回路１０を示している。
図１の回路１０は、２つの書き込みポート１２と１４及
び３つの読み出しポート１６，１８，２０を備える。書
き込みポート１２と１４は、メモリ回路１０のメモリア
レイ２２内のいかなる記憶場所にも書き込むことがで
き、読み出しポート１６，１８，２０はメモリ回路１０
のメモリアレイ２２内のいかなる記憶場所からもデータ
を読み出すことができる。図１における書き込みポート
数及び読み出しポート数は単なる例示にすぎない。マル
チポートメモリ回路は、図示した書き込み及び読み出し
ポートより少ない、あるいはより多いポートを持つこと
ができる。
【０００６】図２は、ＸＣ４０００ファミリーの再構成
可能な論理素子の１つのＣＬＢ３０の図式的なダイヤグ
ラムを示す。ＣＬＢ３０は、ファンクションジェネレー
タ３２，３４からなるこれらのファンクションジェネレ
ータ３２，３４は論理機能を構成する際に使用されるル
ックアップテーブルを含む。ＣＬＢ３０内においてメモ
リ回路が構成される時には、それらの内部のルックアッ
プテーブルはスタティックＲＡＭとして機能する。しか
しながら、各ＣＬＢ３０内のファンクションジェネレー
タはＲＡＭとして機能するときには、それらはマルチポ
ートメモリ回路としての機能はない。あるエミュレーシ
ョンシステムにおいて、マルチポートメモリ回路を構成
するためにはＣＬＢはシングルポートメモリ回路として
利用される。しかしながら、シングルポートメモリ回路
はマルチポートメモリ回路をエミュレートするように利
用される。
【０００７】本発明の実施例のフローチャートが図３に
示されている。図３は、本発明の実施例におけるステッ
プ１０００がエミュレートされるべきデザインのネット
リストの記述を読み込む。ステップ１１００において、
システムは定義されるべきネットリスト内においてメモ
リ要求が起こるか否かを決定する。これはエミュレート
されるべきメモリ回路が一般的にトランジスタで定義さ
れるからであり、そのようなトランジスタは通常はエミ
ュレーションシステムによって処理することはできな
い。図３に示す要求の定義は、マルチポートメモリ回路
のためのものである。マルチ要求の定義はエミュレート
されつつある各ネットリストについて起こり得る要求の
定義１１００の後、マルチポートメモリ回路のアレイ２
２はステップ１３００において生成される。アレイ２２
の生成１３００に加えてＴＡＧアレイがステップ１２０
０において生成される。以下に議論されるようにＴＡＧ
アレイは複数のタグレジスタとこれらレジスタに関連す
る論理（素子）からなる。タグレジスタの数はエミュレ
ートされるマルチポートメモリ回路の書き込みポート数
とエミュレートされるメモリ回路の深さとの掛け算によ
って決定される。メモリアレイ２２がステップ１３００
で生成された後、読み出しポートメモリアレイがステッ
プ１４００で生成される。その後ステップ１５００にお
いて、書き込みポートメモリアレイが生成される。書き
込みポートメモリアレイはエミュレートされるマルチポ
ートメモリ回路の各書き込みポートに対応する。各書き
込みポートはステップ１４００で生成された読み出しポ
ートメモリアレイの各々からなる。
【０００８】ステップ１５００において、書き込みポー
トメモリアレイが生成された後、それらはＴＡＧアレイ
に併合され、ステップ１４００で定義されたメモリ要求
のためのネットリストがステップ１６００において生成
される。ステップ１７００において、シングルポートメ
モリコンパイルが発生する。このステップ１７００はキ
シリンクスのごときプログラマブル論理回路ベンダー
（ｖｅｎｄｏｒ）によって提供されるメモリコンパイル
ソフトウエアを使用する。ステップ１８００では、平坦
化（ｆｌａｔｔｅｎｅｄ）されたメモリネットリストが
生成される。ステップ１９００では、他のネットリスト
がコンパイルされる。最後にステップ２０００では、マ
ルチポートメモリ回路がエミュレートされた回路の目的
システムにおいてエミュレートされる。
【０００９】本発明において、エミュレートされるマル
チポートメモリ回路のメモリアレイ２２は、まず複製さ
れる。メモリアレイ２２が複製される回数は、エミュレ
ートされるべきマルチポートメモリ回路が有する読み出
しポートの数によって決定される。エミュレートされる
マルチポートメモリ回路が有する読み出しポートごとに
読み出しポートメモリアレイが生成される。各読み出し
ポートメモリアレイは、メモリアレイ２２の複製からな
り、それ故メモリアレイ２２の記憶場所の各々を含む。
読み出しポートメモリアレイは、メモリアレイ２２を記
述するネットリストの該等部分を複製することによって
生成される。読み出しポートメモリアレイが生成された
後、書き込みポートメモリアレイが生成される。書き込
みポートメモリアレイはエミュレートされるマルチポー
トメモリ回路の各書き込みポートについて生成される。
書き込みポートメモリアレイは、各読み出しポートにつ
いて複製された各読み出しポートメモリアレイの複写を
含む。従って、各書き込みポートメモリアレイはエミュ
レートされるマルチポートメモリ回路の各読み出しポー
トについて１つの読み出しポートメモリアレイを含んで
いる。
【００１０】図５には、マルチメモリポート回路が示さ
れている。図５は、ｎ個の読み出しポートとｍ個の書き
込みポートを備えたマルチメモリポートメモリ５０を示
す。エミュレートされるマルチポートメモリ回路の実際
のメモリアレイ２２の複写された読み出しポートメモリ
アレイ５２ａ，５２ｂ…５２ｎは、各読み出しポートに
ついて生成される。その後、各読み出しポートメモリア
レイ５２ａ，５２ｂ…５２ｎは、各書き込みポートにつ
いて複製され、それによって、書き込みポートメモリア
レイ５４ａ，５４ｂ…５４ｍを生成する。とりわけ、書
き込みポートメモリアレイ５４ａは読み出しメモリポー
トアレイ５２ａ，５２ｂ…５２ｎからなる。書き込みポ
ートメモリアレイ５４ｂは読み出しポートメモリアレイ
５２ａ1，５２ｂ1…５２ｎ1からなる。書き込みメモリ
ポートアレイ５４ｍは読み出しメモリポートアレイ５２
ａm、５２ｂm…５２ｎmになる。このアーキテクチャ
は、以下に説明するようにデータを複数の書き込みポー
トから書き込み、複数の読み出しポートから読み出すこ
とを可能にする。図１に示すようなマルチポートメモリ
回路においてデータがある記憶場所に書き込まれた時
に、書き込まれるべきデータはこの記憶場所におけるデ
ータと置き換えられる。本発明のマルチポートメモリ回
路においては、しかしながら、記憶場所が多くの読み出
しポートメモリアレイにおいて複製されているためその
記憶場所においてデータを置き換えることは困難であ
る。もしもある特定の記憶場所に書き込まれるべきデー
タがその場所が複製されたいずれの個所においても置き
換えられるとすると、そのシステムは実用化するにはあ
まりにも遅いものとなる。それ故、ある特定の書き込み
ポートを通してある記憶場所にデータが書き込まれるべ
き時には、実際に書き込みを行う書き込みポートに関連
する書き込みポートメモリアレイからなる複製された書
き込みポートメモリアレイの各々における対応する記憶
場所にそのデータが書き込まれる。しかしながら、その
データは書き込みを実行しない書き込みポートメモリア
レイからなる他の読み出しポートメモリアレイには書き
込まれない。
【００１１】この構成はシングルポートメモリ回路のみ
を与えるプログラマブル論理回路内におけるマルチポー
トメモリの完全なエミュレーションを可能にする。しか
しながら、データはそのデータを書き込んだ書き込みポ
ートメモリアレイ５４ｍ内に位置する読み出しポートメ
モリアレイ５２ａm，５２ｂm…５２ｎmにのみ書き込ま
れるので特定の書き込みポートメモリアレイ５４ｍ内の
１つの読み出しポートメモリアレイ５２ｎm内における
特定の記憶場所が異なる書き込みポートメモリアレイ例
えば５４ｂの部分である複製された読み出しポートメモ
リアレイ例えば５２ａ1内の同じ記憶場所におけるデー
タとは異なり得ることを可能にし、従って、このシステ
ムアーキテクチャは最も最近書き込まれた特定の記憶場
所について読み出しポート５６ａ，５６ｂ…５６ｎがデ
ータを読み出すということが重要である。１つの読み出
しポート５６ａが書き込みポートメモリアレイ５４ａ，
５４ｂ…５４ｍの各々の内部の第１読み出しポートメモ
リアレイ５２ａ，５２ａ1…５２ａmからの入力を持つ。
読み出しポートメモリアレイ５２ａ，５２ａ1…５２ａm
からの入力の各々はドライバー６０WmRnに接続される。
２番目の読み出しポート５６ｂは書き込みポートメモリ
アレイ５４ａ，５４ｂ…５４ｍの各々の内部の第２読み
出しポートメモリアレイ５２ｂ，５２ｂ1…５２ｂmから
の入力を持つ。読み出しポート５６ｎは書き込みポート
メモリアレイ５４ａ，５４ｂ…５４ｍの各々の内部のｎ
読み出しポートメモリアレイ５２ｎ，５２ｎ1…５２ｎm
からの入力を持つ。
【００１２】図８を参照して、読み出しポートが特定の
記憶場所について最新に書かれたデータを読み出すこと
が重要であることを示す例が示されている。特定の記憶
場所についてデータが書き込みポート１を通じて書き込
まれたとすると、特定の書き込みポートメモリアレイに
ついて各読み出しポートメモリアレイ内の該当する記憶
場所にそのデータが書き込まれるであろう。その記憶場
所は本例では＊で表されている。そして、データが書き
込みポート２を通して同じ場所に書き込まれるとすると
そのデータは特定の書き込みポートメモリアレイについ
て各読み出しポートメモリアレイ内の該当する記憶場所
にのみ書き込まれ、その場合をＸで表している。このよ
うにして、各書き込みポートメモリアレイ内の同じ記憶
場所はそこに異なるデータを格納することになる。マル
チポートメモリ回路のエミュレーションを正確に行うた
めには、その記憶場所に書き込まれた最新のデータは選
択された読み出しポートによって読み出されなければな
らず古いデータは無視されなければならない。
【００１３】選択された読み出しポートが固有の読み出
しポートメモリアレイ内の記憶場所からデータを読み出
すことを保証するために、一連のタグレジスタが使用さ
れる。タグレジスタは、特定の記憶場所に書き込まれた
最新のデータのみがエミュレートされたメモリ回路から
読み出されることを保証するために使用される。必要と
されるタグレジスタの数は、エミュレートされるべきマ
ルチポートメモリ回路の深さと書き込みポートの数によ
って決められる。タグレジスタのアーキテクチャは、図
４から図７を参照して説明される。上で述べたように、
タグレジスタの数は書き込みポートの数に記憶場所の数
をかけ合わすことによって決められる。図４に示すマル
チポートメモリでは、ｍ個の書き込みポートとｘ個の記
憶場所がある。従って、ｍ×ｘ個のタグレジスタが必要
となる。図５から図７もタグレジスタのアーキテクチャ
を示す。タグレジスタは特定の書き込みポートメモリア
レイに関連する特定のタグレジスタが１つのグループと
して分類されるように配列されている。以下に見られる
ように、各タグレジスタはセット−リセット形式のフリ
ップ・フロップであり得る。
【００１４】図５は、書き込みポートメモリアレイ５４
ａに関連するタグレジスタを示す。図６は、書き込みポ
ートメモリアレイ５４ｂに関連するタグレジスタを示
す。図７は、書き込みポートメモリアレイ５４ｍに関連
するタグレジスタを示す。ある書き込みポートメモリア
レイ内には各記憶場所に対して１つのタグレジスタが存
在する。従って、図５において、タグレジスタ１００ａ
1が書き込みポートメモリアレイ１，５４ａ内の記憶場
所１に書き込まれたデータがその場所に最新に書き込ま
れたものであるときにはそのデータをタグするのに用い
られる。タグレジスタは、書き込みポートメモリアレイ
内の各記憶場所に対して生成されているので、いかなる
数のタグレジスタも生成でき、最終的にタグレジスタ１
００ｘ1に達する。図５から図７を参照してタグレジス
タ１００ａ1，１００ａ2及び１００ａmは記憶場所１に
書き込まれた最新のデータは各読み出しポートを通して
読み出されることを保証する。タグレジスタ１００
ｘ1，１００ｘ2及び１００ｘmは記憶場所ｘに書き込ま
れた最新のデータが各読み出しポートを通して読み出さ
れることを保証する。各タグレジスタ１００ａ1…１０
０ｘ1，１００ａ2…１００ｘ2及び１００ａm…１００ｘ
mの各々に入力される論理は以下の通りである。ライト
エネーブル，ライトエネーブル１（Ｗ1），ライトエネ
ーブル２（Ｗ2）…ライトエネーブルｍ（Ｗm）のための
入力を有する第１のアンドゲート１０５ａ1…１０５
ｘ1，１０５ａ2…１０５ｘ2及び１０５ａm…１０５ｘm
からの出力は第２のアンドゲート１１０ａ1…１１０
ｘ1，１１０ａ2…１１０ｘ2及び１１０ａm…１１０ｘm
にそれぞれ入力される。第１の書き込みポートメモリア
レイ内の第１からｘ1番目の記憶場所に対するタグレジ
スタ１００ａ1…１００ｘ1に関連する第１アンドゲート
１０５ａ1…１０５ｘ1はそのＷ1入力を“真”としてセ
ットする一方、Ｗ2…Ｗm入力は“偽”としてセットされ
る。第２の書き込みポートメモリアレイ内の第１から
ｘ’番目の記憶場所に対するタグレジスタ１００ａ2…
１００ｘ2に関連する第２のアンドゲート１０５ａ2…１
０５ｘ2は、そのＷ2入力を“真”としてセットする一
方、Ｗ1…Ｗm入力は“偽”としてセットされる。最後に
ｍ’番目の書き込みポートメモリアレイ内の第１から
ｘ’番目の記憶場所に対するタグレジスタ１００ａm…
１００ｘmに関連するｍ’番目のアンドゲート１０５ａm
…１０５ｘmはそのＷm入力を“真”としてセットする一
方、残りのＷ1…Ｗ2入力を“偽”としてセットする。
【００１５】第２アンドゲート１１０ａ1…１１０ｘ1，
１１０ａ2…１１０ｘ2，及び１１０ａm…１１０ｘmへの
第２の入力は、その書き込みポートメモリアレイ内の特
定の場所、例えばＷ1Ｌ1、に対するライトエネーブル信
号であり、上記Ｗ1Ｌ1は第１メモリ記憶場所に対するラ
イトエネーブル信号である。第２アンドゲート１１０ａ
1…１１０ｘ1，１１０ａ2…１１０ｘ2及び１１０ａm…
１１０ｘmの出力は、特定の記憶場所に対するセット信
号であり、セット信号は記号ＳmＬxでラベル付けされ上
記ｍは特定の書き込みポートであり、ｘは特定の記憶場
所である。このＳmＬx信号はタグレジスタ１００ａ1…
１００ｘ1，１００ａ2…１００ｘ2及び１００ａm…１０
０ｘmのセット入力に入力される。第１オアゲート１１
５ａ1…１１５ｘ1，１１５ａ2…１１５ｘ2及び１１５ａ
m…１１５ｘmの出力はそれぞれタグレジスタ１００ａ1
…１００ｘ1，１００ａ2…１００ｘ2及び１００ａm…１
００ｘmのリセット入力にそれぞれ入力される。第１オ
アゲート１１５ａ1…１１５ｘ1，１１５ａ2…１１５ｘ2
及び１１５ａm…１１５ｘmへの入力は他のポートに対す
る同じ記憶場所に関連するタグレジスタへのセットＳm
Ｌx信号入力である。
【００１６】各タグレジスタ１００ａ1…１００ｘ1，１
００ａ2…１００ｘ2及び１００ａm…１００ｘmの出力
は、書き込みポート，読み出しポート及び記憶場所に関
連しており、ある関連ポートメモリ内の読み出しポート
メモリアレイの特定の記憶場所が特定の記憶場所につい
て書き込まれた最新の書き込みデータを有するか否かを
指示する。それ故、タグレジスタは３次元のアレイ、即
ち、書き込みポート次元，読み出しポート次元及び記憶
場所次元を形成する。タグレジスタの出力に対するこの
応用において用いられるべき規約はＴＡＧWmRnLxであ
る。特定の書き込みポートを通して書き込まれるデータ
はその書き込みポートメモリアレイの各読み出しポート
メモリアレイ内の同じ記憶場所に書き込まれるので各タ
グレジスタの出力は、ＴＡＧWmRnLxが各読み出しポート
メモリアレイについて生成されるように分割される。例
えば、図５おいてタグレジスタ１００ａ1の出力はＴＡ
ＧW1R1L1，ＴＡＧW1R2L1…ＴＡＧW1RnL1を生成する。
【００１７】タグレジスタ１００ａ1…１００ｘ1，１０
０ａ2…１００ｘ2及び１００ａm…１００ｘm出力である
ＴＡＧWmRnLxは、第３のアンドゲート１２０WmRnLxの入
力に接続されている。第３のアンドゲート１２０WmRnLx
の他の入力は、ＴＡＧWmRnLxに関連する記憶場所に対す
るリードエネーブル信号である。例えば、タグレジスタ
１００ａ1からの出力は、第１書き込みポートメモリア
レイ５４ｓ内の第１，第２…ｎ読み出しポートメモリア
レイ内の第１記憶場所をタグする故にＴＡＧW1R1L1，Ｔ
ＡＧW2R2L1…ＴＡＧW1RnL1として表示され、それぞれ第
３アンドゲート１２０W1R1L1，１２０W1R2L1…１２０
W1RnL1に入力される。第１記憶場所Ｒ1Ｌ1，Ｒ2Ｌ1…Ｒ
nＬ1に対するリードエネーブル信号は第３アンドゲート
１２０W1R1L1，１２０W1R2L1…１２０W1RnL1への他方入
力である。第３アンドゲート１２０WmRnLxは特定の書き
込みポートメモリアレイの特定の読み出しポートメモリ
アレイに関連するものが特定の第２オアゲート１２５
WmRnにそれらの出力を送ることができるように配列され
ている。たとえば、第３アンドゲート１２０W1R1L1の出
力は第２オアゲート１２５W1R1への入力である。さら
に、第３アンドゲート１２０W1R1Lxの出力は同じ第２オ
アゲート１２５W1R1への入力である。
【００１８】種々の第２オアゲート１２５WmRnの出力
は、最終のタグ信号ＴａｇWmRnを生成し、そのタグ信号
は特定の書き込みポートメモリに対する読み出しポート
メモリアレイがある記憶場所について最新に書き込まれ
たデータを有するか否かを示す。第２オアゲート１２５
WmRnの出力ＴａｇWmRnは読み出しポート５６ａ，５６ｂ
…５６ｎの種々のドライバー６０WmRnへ入力され、ある
ドライバーが接続されている読み出しポートメモリアレ
イが特定の記憶場所に最新に書き込まれたデータを持つ
ならばそのドライバーを能動化し、上記特定の記憶場所
について読み出しポートメモリアレイが特定の記憶場所
に最新に書き込まれたデータを持たない場合にはそのド
ライバーを非能動化する。タグレジスタ１００ａ1…１
００ｘ1，１００ａ2…１００ｘ2及び１００ａm…１００
ｘmは特定の記憶場所に最新に書き込まれたデータのみ
が特定の読み出しポートから読み出されることを保証す
る。例えば、記憶場所１（Ｌ1）に論理値“１”を書き
込むために、ライトエネーブル信号が書き込みポート
１，５４ａ（Ｗ1）に生じた場合、本発明のエミュレー
ションシステムでは各読み出しポートメモリアレイ５２
ａ，５２ｂ…５２ｎ内に位置する各Ｌ1に論理値“１”
を書き込む。書き込み動作が生じている間、読み出し出
力はラッチによってラッチされ（図９，図１０の例参
照）、それによってリードエネーブル信号とライトエネ
ーブル信号とが同時に発生した場合において、読み出し
データが書き込まれないようにしている。
【００１９】データが読み出しポートメモリアレイ５２
ａ，５２ｂ…５２ｎに書き込まれると同時に、ライトエ
ネーブル信号は特定の記憶場所に対するタグレジスタに
送られる。このライトエネーブル信号Ｗ1は、第１アン
ドゲート１０５ａ1…１０５ｘ1，１０５ａ2…１０５ｘ2
及び１０５ａm…１０５ｘmのそれぞれに入力される。Ｗ
1が“真”でＷ2とＷ3が“偽”から“真”に反転される
ので、第１書き込みポートメモリアレイ５４ａに関連す
る第１アンドゲート１０５ａ1…１０５ｘ1の出力は
“真”となる。尚、Ｗ1信号は他のすべての第１アンド
ゲート１０５ａ2…１０５ｘ2及び１０５ａm…１０５ｘm
に入力されるが、“真”Ｗ1信号はそれらのアンドゲー
ト１０５ａ2…１０５ｘ2，１０５ａm…１０５ｘmには
“偽”として入力されるので、それら他のアンドゲート
１０５ａ2…１０５ｘ2，１０５ａm…１０５ｘmの出力は
“偽”でなければならない。Ｗ1Ｌ1が“真”であり、一
方、Ｗ1Ｌxが“偽”であるので（Ｌ1に対してのみライ
トエネーブル信号が発生する）、第１記憶場所に関連す
る第２のアンドゲート１１０ａ1の出力のみが“真”と
なる。このようにして、Ｓ1Ｌ1信号は“真”となり、タ
グレジスタ１００ａ1のセット入力に対して“真”を与
える。同時に、Ｓ2Ｌ1及びＳmＬ1信号は“偽”であるの
で、第１オアゲート１１５ａ1はタグレジスタ１００ａ1
のリセット入力に“偽”を与える。
【００２０】かくして、第３アンドゲート１２
０W1R1L1，１２０W1R2L1…１２０W1RnL1へのＴＡＧ
W1R1L1，ＴＡＧW1R2L1…ＴＡＧW1RnL1入力はそれぞれ
“真”となる。記憶場所１に対するリードエネーブル信
号（Ｒ1Ｌ1，Ｒ2Ｌ1…ＲnＬ1）が発生した場合、そのリ
ードエネーブル信号は第３アンドゲート１２０W1R1L1，
１２０W1R2L1…１２０W1RnL1にも入力され、第２オアゲ
ート１２５W1R1，１２５W1R2…１２５W1Rnに対し“真”
を与え、従って第２オアゲートは“真”出力を発生す
る。これらの出力は、ＴａｇW1R1，ＴａｇW1R2…Ｔａｇ
W1Rnと指定され、第１書き込みポートメモリアレイ内の
記憶場所１から論理値“１”を出力するためにドライバ
ー６０W1R1，６０W1R2…６０W1Rnに入力される。データ
が書き込みポート１，５４ａを通して記憶場所１
（Ｌ1）に書き込まれた後、新しいデータ、例えば、論
理値“０”が書き込みポート２，５４ｂを通して記憶場
所１（Ｌ1）に書き込まれた場合、書き込みポート１，
５４ａに以前に書き込まれたデータ、即ち“１”でな
く、Ｌ1について最新に書き込まれたデータ即ち“０”
のみが読み出されることを保証するために以下のことが
実行される。
【００２１】論理値“０”を書き込むため、書き込みポ
ート２、５４ｂ（Ｗ2）にライトエネーブル信号が発生
した時には本発明のエミュレーションシステムでは、読
み出しポートメモリアレイ５２ａ1，５２ｂ1…５２ｎ1
内に位置する各記憶場所１，Ｌ1に論理値“０”を書き
込む。書き込み動作が行われている間、読み出し出力
は、ラッチによってラッチされ（図９，図１０の例参
照）、リードエネーブル信号とライトエネーブル信号と
が同時に発生した場合において読み出しデータが書き込
まれないようにすることを保証している。データが読み
出しポートメモリアレイ５２ａ1，５２ｂ1…５２ｎ1に
書き込まれていると同時に、ライトエネーブル信号Ｗ2
は、タグレジスタ論理に送られる。このライトエネーブ
ル信号Ｗ2は、第１アンドゲート１０５ａ1…１０５
ｘ1，１０５ａ2…１０５ｘ2及び１０５ａm…１０５ｘm
に入力される。Ｗ2が“真”であり、Ｗ1とＷ3が“偽”
から“真”に反転されるので第２書き込みポートメモリ
アレイ５４ｂに関連する第１アンドゲート１０５ａ2…
１０５ｘ2の出力は“真”となる。尚、“真”Ｗ2信号は
他の全ての第１アンドゲート１０５ａ1…１０５ｘ1及び
１０５ａm…１０５ｘmにも入力されるが、Ｗ2の反転信
号がこれら他のアンドゲート１０５ａ1…１０５ｘ1及び
１０５ａm…１０５ｘmに入力されるので、これらアンド
ゲート１０５ａ1…１０５ｘ1及び１０５ａm…１０５ｘm
の出力は“偽”となるはずである。Ｗ2Ｌ1が“真”であ
る一方、Ｗ2Ｌxが“偽”であるので（ライトエネーブル
信号はＬ1に対してのみ発生する）、第１記憶場所に関
係する第２アンドゲート１１０ａ2の出力のみが“真”
となる。かくして、Ｓ2Ｌ1信号は“真”であり、それに
よってタグレジスタ１００ａ2のセット入力に対し
“真”を与える。と同時に、Ｓ1Ｌ1及びＳmＬ1信号は
“偽”であるので、第１オアゲート１０５ａ2はタグレ
ジスタ１００ａ2のリセット入力に対し“偽”を与え
る。
【００２２】このようにして、第３アンドゲート１２０
W2R1L1，１２０W2R2L1…１２０W2RnL1への入力ＴＡＧ
W2R1L1，ＴＡＧW2R2L1…ＴＡＧW2RnL1はそれぞれ“真”
となる。記憶場所１に対するリードエネーブル信号（Ｒ
1Ｌ1，Ｒ2Ｌ1…ＲnＬ1）が発生した場合、その信号はＴ
ＡＧW2R1L1，ＴＡＧW2R2L1…ＴＡＧW2RnL1入力に関連す
る第３アンドゲート１２０W2R1L1，１２０W2R2L1…１２
０W2RnL1へ入力される。これら第３アンドゲートは従っ
て、第２オアゲート１２５W2R1，１２５W2R2…１２５
W2Rnに“真”を与え、これら第２のオアゲートは“真”
の出力を生成する。これら出力はＴａｇW2R1，Ｔａｇ
W2R2…ＴａｇW2Rnと指定され、ドライバー６０W2R1，６
０W2R2…６０W2Rnに入力され第２書き込みポートメモリ
アレイ５４ｂ内の記憶場所１から論理値“１”を出力す
る。読み出しポート１，５６ａ内のドライバー６０W1R1
と６０WmR1，ドライバー６０W1R2と６０WmR2さらにドラ
イバー６０W1Rnと６０WmRnはタグレジスタによって非能
動化されるので、読み出しポートメモリアレイ５２
ａ1，５２ｂ1…５２ｎ1内に格納されたデータ、即ち、
最新に書き込まれたデータのみが読み出しポート５６
ａ，５６ｂ…５６ｎを通して読み出される。
【００２３】第２書き込みポートメモリアレイ５４ｂ内
の第１記憶場所Ｌ1は“真”としてタグ付けされている
ので、“真”にセットされていたＴａｇW1R1，Ｔａｇ
W1R2…ＴａｇW1Rn信号は“偽”にリセットされることが
重要である。第１書き込みポートメモリアレイ５４ａの
第１記憶場所に関連する第１アンドゲート１０５ａ1に
入力されるライトエネーブル信号Ｗ1はライトエネーブ
ル信号Ｗ2が“真”に変化した時に“偽”に変化される
ので上記のリセットは実際に生じる。“偽”が第２アン
ドゲート１１０ａ1に与えられるので第２アンドゲート
はタグレジスタ１００ａ1のセット入力に対し“偽”を
与える。更に、Ｓ2Ｌ1が今では“真”であるので第１オ
アゲート１１５ａ1はタグレジスタ１００ａ1のリセット
入力に対し“真”を与える。かくして、ＴＡＧW1R1L1，
ＴＡＧW1R2L1…ＴＡＧW1RnL1は“偽”となる。そして、
“偽”は第３アンドゲート１２０W1R1L1，１２０W1R2L1
…１２０W1RnL1に与えられ、これら第３アンドゲートは
“偽”を第２オアゲート１２５W1R1，１２５W1R2…１２
５W1Rnに“偽”を与える。このため、ＴａｇW1R1，Ｔａ
ｇW1R2…ＴａｇW1Rnは“偽”となり、それによってドラ
イバー６０W1R1，６０W1R2…６０W1Rnを非能動化する。
それ故、第１書き込みポートメモリアレイ５４ａの読み
出しポートメモリアレイ５２ａ，５２ｂ…５２ｎ内の第
１記憶場所に格納されたデータは読み出されない。
【００２４】タグレジスタの使用は１つの例を参照する
ことによって理解されるであろう。図９と図１０は３つ
の書き込みポートと１つの読み出しポートを備えた２×
１のＲＡＭを示す。このメモリ回路をエミュレートする
ために複製読み出しポートメモリアレイ２０５ａ，２０
５ａ1，２０５ａ2が形成される。これら読み出しポート
メモリアレイ２０５ａ，２０５ａ1，２０５ａ2の各々は
２×１のメモリ回路である。読み出しポートメモリアレ
イ２０５ａは第１書き込みポートメモリアレイ２００ａ
内に位置する。読み出しポートメモリアレイ２０５ａ1
は第２の書き込みポートメモリアレイ２００ｂ内に位置
する。また、読み出しポートメモリアレイ２０５ａ2は
第３書き込みポートメモリアレイ２００ｃ内に存在す
る。各ポートメモリアレイ２００ａ，２００ｂ，２００
ｃに対して各ポートアドレス及び読み出しポートアドレ
ス用入力を持つマルチプレクサ２１０がその読み出しポ
ートメモリアドレス２０５ａ，２０５ａ1，２０５ａ2に
それぞれ入力される。従って、書き込みポートメモリア
レイ２００ａ内の読み出しポートメモリアレイ２０５ａ
は書き込みポート1アドレスと読み出しポートアドレス
用入力を備え、電気的に読み出しポートメモリアレイと
接続されたマルチプレクサ２１０を有する。書き込みポ
ート1のデータは読み出しポートメモリアレイ２０５ａ
内の適当な記憶場所に直接に入力される。書き込みポー
トメモリアレイ２００ｂ内の読み出しポートメモリアレ
イ２０５ａ1は書き込みポート2アドレスと読み出しポー
トアドレスの入力を備え、読み出しポートメモリアレイ
に電気的に接続されたマルチプレクサ２１０を有する。
書き込みポートメモリアレイ２００ｃ内の読み出しポー
トメモリアレイ２０５ａ2は書き込みポート3アドレスと
読み出しポートアドレスの入力を備え、読み出しポート
メモリアレイに電気的に接続されたマルチプレクサ２１
０を有する。書き込みポート3のデータは読み出しポー
トメモリアレイ２０５ａ2内の適当な記憶場所に直接に
入力される。読み出しポートメモリアレイ２０５ａは、
ラッチ２１５に接続され、さらにドライバー２２０ａに
接続されており、読み出しポートメモリアレイ２０５ａ
1はラッチ２１５に接続され、さらに、ドライバー２２
０ｂに接続され、読み出しポートメモリアレイ２０５ａ
2はラッチ２１５に接続され、さらにドライバー２２０
Ｃに接続されている。
【００２５】上で議論したように、特定のデザインのた
めに必要なタグレジスタの数は書き込みポート数に記憶
場所の数を掛け合わせることによって決められる。図９
及び図１０の例では、３個の書き込みポートと２個の記
憶場所が存在するので、６個のタグレジスタ２２５ａ，
２２５ｂ，２２７ａ，２２７ｂ，２２９ａ及び２２９ｂ
が必要となる。タグレジスタ２２５ａ，２２７ａ及び２
２９ａは記憶場所１（Ｌ1）に最新に書き込まれたデー
タが各読み出しポートを通して読み出されることを保証
する。タグレジスタ２２５ｂ，２２７ｂ及び２２９ｂは
記憶場所２（Ｌ2）に最新に書かれたデータが各読みポ
ートと通して読み出されることを保証する。各タグレジ
スタ２２５ａ，２２５ｂ，２２７ａ，２２７ｂ，２２９
ａおよび２２９ｂはこの例ではセット・リセット形式の
フリップ・フロップである。
【００２６】各タグレジスタ２２５ａ，２２５ｂ，２２
７ａ，２２７ｂ，２２９ａ及び２２９ｂへの入力論理は
以下の通りである。各ライトエネーブル信号、即ち、こ
の信号ではライトエネーブル１（Ｗ1），ライトエネー
ブル２（Ｗ2）及びライトエネーブル３（Ｗ3）のための
入力を有する第１アンドゲート２３５からの出力は第２
アンドゲート２４０に入力される。第２アンドゲート２
４０への第２の入力はそのライトポートメモリアレイ内
の特定の位置に対するライトエネーブル信号であり、そ
れは例えば、第１記憶位置へのライトエネーブル信号で
あるＷ1Ｌ1である。第２アンドゲート２４０の出力は特
定の記憶場所に対するセット信号であり、上で述べたよ
うに、この信号はＳmＬxとラベル付けされ、ここでｍは
特定の書き込みポートでありｘは特定の記憶場所であ
る。このＳmＬx信号はタグレジスタ２２５ａ，２２５
ｂ，２２７ａ，２２７ｂ，２２９ａ及び２２９ｂのセッ
ト入力に入力される。タグレジスタはそれに関連する特
定の書き込みポートメモリアレイによって配列される。
第１アンドゲート２３５に対するＷ1，Ｗ2及びＷ3入力
はそのタグレジスタが関係する特定の書き込みポート入
力に対する入力が“真”であるときにのみ行われるよう
になっている。この例では、第１書き込みポートメモリ
アレイ２００ａに関連するタグレジスタ２２５ａと２２
５ｂに対するＷ1入力のみが“真”となる。第２書き込
みポートメモリアレイ２００ｂに関連するタグレジスタ
２２７ａ，２２７ｂに対するＷ2入力のみが“真”とな
る。同様に、第３書き込みポートメモリアレイ２００ｃ
に関連するタグレジスタ２２９ａ，２２９ｂに対するＷ
3入力のみが“真”である。
【００２７】第１オアゲート２４５の出力はタグレジス
タ２２５ａ，２２５ｂ，２２７ａ，２２７ｂ，２２９ａ
及び２２９ｂのリセット入力に入力される。第１オアゲ
ート２４５への入力は他のポートに対して同じ記憶場所
に関連するタグレジスタへ入力されるセットＳmＬx信号
である。タグレジスタ２２５ａ，２２５ｂ，２２７ａ，
２２７ｂ，２２９ａ及び２２９ｂの出力、即ち、ＴＡＧ
WnRmLxは第３アンドゲート２５０の入力に接続されてい
る。この例では、シングル読み出しポートのみが存在す
るのでタグレジスタからは単一の出力が得られることに
なる。第３アンドゲートに対する他方入力はＴＡＧ
WnRmLxに関連する記憶場所に対するリードエネーブル信
号である。この例ではタグレジスタ２２５ａからの出力
は第１書き込みポートメモリアレイ内の第１読み出しメ
モリアレイ内の第１記憶場所をタグ付けするのでＴＡＧ
W1R1L1で指示される。ＴＡＧW1R1L1は第３アンドゲート
２５０に入力される。さらに、第１記憶場所に対するリ
ードエネーブル信号は第３アンドゲート２５０に入力さ
れる。
【００２８】タグレジスタ２２５ａ，２２５ｂ，２２７
ａ，２２７ｂ，２２９ａ及び２２９ｂの各々に対して第
３のアンドゲート２５０が存在する。特定の書き込みポ
ートメモリアレイに関連する第３アンドゲート２５０の
各々の出力は特定の第２オアゲート２５５に入力され
る。第２オアゲートの出力は種々のドライバー２２０
ａ，２２０ｂ，２２０ｃへの入力される信号である。タ
グレジスタ２２５ａ，２２５ｂ，２２７ａ，２２７ｂ，
２２９ａ及び２２９ｂは特定の記憶場所に最新に書き込
まれたデータのみが選択された読み出しポートから読み
出されたことを保証する。例えば、論理値“１”を記憶
場所に（Ｌ2）に書くためにライトエネーブル信号が書
き込みポート１、２００ａ（Ｗ1）に発生した場合、本
発明のエミュレーションシステムでは論理値“１”を各
読み出しポートメモリアレイ２０５ａ，２０５ｂ及び２
０５ｃの各々の内部に位置する各Ｌ2に書き込む。書き
込み動作が発生している間読み出し出力はラッチ２１５
によってラッチされ、それによって、リードエネーブル
信号とライトエネーブル信号が同時に発生した場合にお
いても読み出されたデータが書き込まれないようにして
いる。データが読み出しポートメモリアレイに書き込ま
れるのと同時にライトエネーブル信号は特定の記憶場所
に対するタグレジスタに送られる。このライトエネーブ
ル信号Ｗ1は第１書き込みポートメモリアレイ内の第１
及び第２記憶場所のためのタグレジスタ２２５ａおよび
２２５ｂに関連する第１アンドゲート２３５を通して入
力される。Ｗ1は“真”であり、Ｗ2とＷ3は“偽”から
“真”に反転されているので、第１書き込みポートメモ
リアレイ２００ａに関連する第１アンドゲートの出力は
“真”となる。なお、Ｗ1信号は他の全ての第１アンド
ゲート２３５にも入力されるが、反転信号がそれら第１
アンドゲート２３５には入力されるのでそれら他のアン
ドゲートの出力は“偽”とされる。しかしながら、Ｗ1
Ｌ1が“偽”である一方、Ｗ1Ｌ2が“真”であるので、
第２記憶場所に関連する第２アンドゲート２４０の出力
のみが“真”となる。このようにして、Ｓ1Ｌ2信号が
“真”となり、それによってタグレジスタ２２５ｂのセ
ット入力に“真”を与える。同時に、Ｓ2Ｌ2及びＳ3Ｌ2
信号は“偽”となるので、第１オアゲートはタグレジス
タ２２５ｂのリセット入力に“偽”を与える。
【００２９】かくして、第３アンドゲート２５０へのＴ
ＡＧW1R1L2入力は“真”となる。記憶場所２（Ｒ1Ｌ2）
に対するリードエネーブル信号がその信号はＴＡＧ
W1R1L2入力に関係する第３アンドゲートに入力され、上
記第３アンドゲートは第２オアゲート２２５に“真”を
与え、この第２オアゲートは“真”出力を生成する。こ
の出力はＴａｇW1R1と指定される。第１書き込みポート
メモリアレイ内の記憶場所２から論理値“１”を出力す
るためにドライバー２２０ａに入力される。書き込みポ
ート１、２２０ａを介して記憶場所２（Ｌ2）にデータ
が書き込まれた後新しいデータ、例えば論理値“０”、
が書き込みポート２，２００ｂを通して記憶場所２（Ｌ
2）に書き込まれた時には、以前に書き込みポート１に
書き込まれたデータ即ち“１”ではなしにＬ2に対して
最新に書き込まれたデータ即ち“０”が読み出されるこ
とを保証するために以下のことが行われる。論理値
“０”を書き込むために、ライトエネーブル信号が書き
込みポート２，２００ｂ（Ｗ2）に発生したときには本
発明のエミュレーションシステムは読み出しポートメモ
リアレイ２０５ａ1内に位置する各記憶場所２，Ｌ2に論
理値“０”を書き込む。書き込み動作が行われている
間、読み出された出力はラッチ２１５によってラッチさ
れ、それによってリードエネーブル信号とライトエネー
ブル信号が同時に起こった場合に読み出されたデータが
書き込まれないようにすることを保証している。データ
が読み出しポートメモリアレイ２０５ａ1に書き込まれ
ると同時に、ライトエネーブル信号Ｗ2は特定の記憶場
合に対するタグレジスタに送られる。このライトエネー
ブル信号Ｗ2は第２書き込みポートメモリアレイ内の第
１及び第２記憶場合に対するタグレジスタ２２７ａ及び
２２７ｂに関連する第１アンドゲート２３５を通して入
力される。Ｗ2は“真”であり、Ｗ1とＷ3は“偽”から
“真”に反転されるので、第２書き込みポートメモリア
レイ２００ｂに関連する第１アンドゲートの出力は
“真”となる。なお、“真”であるＷ2信号は他の第１
アンドゲート２３５の全てに入力されるが、これらのア
ンドゲート２３５には反転信号が入力されるので、これ
ら他のアンドゲートの出力は“偽”となる。しかしなが
ら、Ｗ2Ｌ1が“偽”であることをＷ2Ｌ2は“真”である
ので、第２記憶場合に関連する第２アンドゲート２４０
の出力のみが“真”となる。かくして、Ｓ2Ｌ2信号は
“真”となり、それによってタグレジスタ２２７ｂのセ
ット入力には“真”が与えられる。同時に、Ｓ1Ｌ2及び
Ｓ3Ｌ2信号は“偽”であるので、第１オアゲートはタグ
レジスタ２２５ｂのリセット入力に“偽”を与える。
【００３０】かくして、第３アンドゲート２５０へのＴ
ＡＧW2R1L2入力は“真”となる。記憶場所２（Ｒ1Ｌ2）
に対するリードエネーブル信号が発生した場合、そのエ
ネーブル信号はＴＡＧW2R1L2入力に関連する第３アンド
ゲートに入力され、それによって、第２オアゲート２５
５に対し“真”を与え、第２オアゲートは“真”出力を
生成する。この出力はＴａｇW2R1と指定され、第１書き
込みポートメモリアレイ内の記憶場所２から論理値
“１”を出力するためにドライバー２２０ｂに入力され
る。第２書き込みポートメモリアレイ２０５ｂ内の第２
記憶場所Ｌ2は“真”としてタグ付けされているので、
“真”に設定されたＴａｇW1R1信号が“偽”にリセット
されることが重要である。ライトエネーブル信号Ｗ2が
“真”となる時に、第１書き込みポートメモリアレイ２
０５ａに関係する第１アンドゲートに書き込みエネーブ
ル信号Ｗ1が入力されるので上記のことは実際に保証さ
れる。“偽”が第２アンドゲート２４０に対して与えら
れるので、タグレジスタ２２５ａのセット入力に対して
“偽”が与えられる。さらに、Ｓ2Ｌ2が現在は“真”で
あるので、第１オアゲート２４５はタグレジスタ２２５
ｂのリセット入力に対して“真”を与える。かくして、
ＴＡＧW1R1L2は“偽”となり、この“偽”は第３アンド
ゲート２５０に与えられ、第３アンドゲートは第２オア
ゲート２５５に“偽”を与える。このことによってＴａ
ｇW1R1は“偽”となる。それ故、第１書き込みポートメ
モリアレイ２０５ａ内の第２記憶場所は読み出されるこ
とがない。以上のように、マルチポートメモリエミュレ
ーションのための好ましい方法と装置について詳述し
た。この発明の実施例とその応用が図示されかつ記述さ
れたけれども、当業者にとって明らかなようにここに開
示した発明思想から逸脱することなしにより多くの実施
例やその応用が可能である。本発明はそれ故、添付のク
レームのエッセンス内におけるのを除いて限定的に解釈
されるべきではない。
【図面の簡単な説明】
【図１】 図１は、マルチポートランダムアクセスメモ
リ回路のブロックダイヤグラムである。
【図２】 図２は、キシリンクス型のフィールド・プロ
グラマブル・ゲートアレイの全体の論理ブロックの図式
的なダイヤグラムである。
【図３】 図３は、マルチポートメモリ回路をエミュレ
ートするために使用される本発明の実施例に係るフロー
チャートである。
【図４】 図４は、本発明に従って書き込みポートメモ
リアレイと読み出しポートメモリアレイとが備えられた
マルチポートランダムアクセスメモリ回路のブロック回
路である。
【図５】 図５は、図４に示すマルチポートランダムア
クセスメモリ回路をエミュレートする際に使用されるタ
グレジスタの１部のブロックダイヤグラムである。
【図６】 図６は、図４に示すマルチポートランダムア
クセスメモリ回路をエミュレートする際に使用されるタ
グレジスタの１部のブロックダイヤグラムである。
【図７】 図７は、図４に示すマルチポートランダムア
クセスメモリ回路をエミュレートする際に使用されるタ
グレジスタの１部のブロックダイヤグラムである。
【図８】 図８は、特定の記憶場所について最新に書き
込まれたデータを追跡することが重要である理由を示す
ダイヤグラムである。
【図９】 図９は、本発明の技術思想に基づいたマルチ
ポートメモリ回路の構成の一例のブロックダイヤグラム
である。
【図１０】 図１０は、本発明の技術思想に基づいたマ
ルチポートメモリ回路の構成の一例のブロックダイヤグ
ラムである。
【符号の説明】
５２ａ…５２ｎ，５２ａ1…５２ｎ1，…５２ａm…５２
ｎm 読み出しポートメモリアレイ、 ５４ａ，…，５４ｍ 書き込みポートメモリアレイ、 ５６ａ，…，５６ｎ 読み出しポート、 １００ａ1，…，１００ｘ1 タグレジスタ、 １００ａ2，…，１００ｘ2 タグレジスタ、 ： ： ： １００ａm，…，１００ｘm タグレジスタ。

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】 プログラマブルな論理素子群内に存在す
    るメモリ資源を用いてマルチポートメモリ回路をエミュ
    レートする方法であって、マルチポートメモリはデータ
    を格納するためのＸ個の記憶場所と、Ｘ個の記憶場所か
    らデータを読み出すためのＹ個の読み出しポートと、Ｘ
    個の記憶場所にデータを書き込むためのＺ個の書き込み
    ポートを有しており、上記方法は以下のステップからな
    る：上記プログラマブル論理素子のメモリ資源内におい
    て実行できるＸ個の記憶場所を備えた読み出しポートメ
    モリアレイのネットリストの定義を発生する；上記読み
    出しポートメモリアレイの上記ネットリストの定義をＹ
    回複製して書き込みポートメモリアレイのネットリスト
    の定義を生成する：上記書き込みポートメモリアレイの
    ネットリストの定義をＺ回複製する；上記プログラマブ
    ル論理素子のメモリ資源を上記Ｚ個の書き込みポートメ
    モリアレイを構成するようにプログラムする、上記Ｚ個
    の書き込みポートメモリアレイの各々はＹ個の書き込み
    ポートメモリアレイを有し、上記Ｙ個読み出しポートメ
    モリアレイの各々はＸ個の記憶場所を有しており、更
    に、上記Ｚ個の書き込みポートメモリアレイ内に位置す
    る上記Ｙ個の読み出しポートメモリアレイの各々はＸ個
    の記憶場所を有しており、上記Ｚ個の書き込みポートメ
    モリアレイの選択された１つ内に位置する上記Ｙ個の読
    み出しポートメモリアレイの各々の内にあるＸ個の記憶
    場所の選ばれた１つにデータを書き込む；及び上記Ｚ個
    の書き込みポートメモリアレイの選択された１つの内部
    に位置する上記Ｙ個の読み出しポートメモリアレイの上
    記Ｘ個の記憶場所の選ばれた１つを最新に書き込まれた
    としてタグを付する。
  2. 【請求項２】 請求項１に記載のマルチポートメモリエ
    ミュレーション回路をエミュレートする方法であって、
    該方法はさらに以下のステップを含む：上記読み出しポ
    ートメモリアレイの各々の出力を各々対応するマルチプ
    レクサに電気的に接続させる；及びデータがその記憶場
    所に書かれたときに上記１つの書き込みポートメモリア
    レイ内に位置する上記読み出しポートメモリアレイの各
    々の記憶場所を最新に、データが書かれたことを示すタ
    グを付ける。
  3. 【請求項３】 上記プログラマブル論理素子は構成可能
    な論理ブロックを含み、かつ、上記タグ付けステップが
    さらに以下のステップを含む請求項２記載の方法：各書
    き込みポートメモリアレイ内に位置する各複製記憶場所
    に対してタグレジスタを与え、上記タグレジスタは上記
    プログラマブル論理素子内の構成可能な論理ブロック内
    に備えられており、かつタグレジスタはセット入力とリ
    セット入力と出力とを備える；及び上記タグレジスタの
    各々の出力と上記マルチプレクサの各々の選択入力と
    を、該マルチプレクサが最新に書き込まれた記憶場所を
    マルチポートメモリ回路の読み出しポートに接続しうる
    ように電気的に接続させる。
  4. 【請求項４】 メモリ資源と論理資源を有するプログラ
    マブル論理素子内にマルチポートメモリ回路を構成する
    方法であって、上記マルチポートメモリ回路はデータを
    格納するための記憶場所、記憶場所からデータを読み出
    すための読み出しポートと記憶場所にデータを書き込む
    ための書き込みポートとを備えており、上記方法は以下
    のステップからなる：読み出しポートメモリアレイを定
    義するために上記プログラマブル論理素子のメモリ資源
    内に記憶場所を生成する；上記マルチポートメモリ回路
    の読み出しポートの各々について上記読み出しポートメ
    モリアレイを上記プログラマブル論理素子のメモリ資源
    内において複製し、それによって書き込みポートメモリ
    アレイを定義し、該書き込みポートメモリアレイは上記
    マルチポートメモリ回路の読み出しポート数に等しい数
    の読み出しポートメモリアレイからなり；上記書き込み
    ポートメモリアレイを上記マルチポートメモリ回路の書
    き込みポートの各々についてプログラマブル論理素子の
    メモリ資源内において複製する；及び上記プログラマブ
    ル論理素子の論理資源内においてタグアレイを構成し、
    該タグアレイは各書き込みポートメモリアレイ内に位置
    する記憶場所の各々に対するレジスタからなり、該レジ
    スタはそのレジスタに対応する記憶場所にデータが最新
    に書き込まれたか否かを示すデータを格納する。
  5. 【請求項５】 複数の再プログラマブル論理回路におい
    て、集積回路をエミュレートする方法であって、再プロ
    グラマブル論理回路はメモリ資源を備えており上記集積
    回路はデータを格納するためのＸ個の記憶場所と、Ｘ個
    の記憶場所からデータを読み出すＹ個の読み出しポート
    とＸ個の記憶場所にデータを書き込むためのＺ個の書き
    込むポートを有するメモリ回路を含んでおり、上記方法
    は以下のステップからなる：プログラマブル論理素子の
    メモリ資源内において、実施可能なＸ個の記憶場所を備
    えた読み出しポートメモリアレイのネットリスト記述を
    生成する；上記読み出しポートメモリアレイを上記ネッ
    トリスト記述内においてＹ回複製して、書き込みポート
    メモリアレイを定義する；上記書き込みポートメモリア
    レイを上記ネットリスト記述内においてＺ回複製する；
    及びＺ個の書き込みポートメモリアレイのいずれのもの
    が最新に書かれたデータを有しているかを格納するタグ
    アレイを定義し、該タグアレイはＸ×Ｚのタグレジスタ
    からなる。
JP7066549A 1994-03-24 1995-03-24 タグレジスタを用いたマルチポートメモリエミュレーション Pending JPH0844787A (ja)

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Families Citing this family (34)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5550782A (en) * 1991-09-03 1996-08-27 Altera Corporation Programmable logic array integrated circuits
IL109921A (en) * 1993-06-24 1997-09-30 Quickturn Design Systems Method and apparatus for configuring memory circuits
US5680583A (en) * 1994-02-16 1997-10-21 Arkos Design, Inc. Method and apparatus for a trace buffer in an emulation system
US5920712A (en) * 1994-05-13 1999-07-06 Quickturn Design Systems, Inc. Emulation system having multiple emulator clock cycles per emulated clock cycle
US5566123A (en) * 1995-02-10 1996-10-15 Xilinx, Inc. Synchronous dual port ram
US5819065A (en) * 1995-06-28 1998-10-06 Quickturn Design Systems, Inc. System and method for emulating memory
US5923865A (en) * 1995-06-28 1999-07-13 Quickturn Design Systems, Inc. Emulation system having multiple emulated clock cycles per emulator clock cycle and improved signal routing
US5822564A (en) * 1996-06-03 1998-10-13 Quickturn Design Systems, Inc. Checkpointing in an emulation system
US5841967A (en) 1996-10-17 1998-11-24 Quickturn Design Systems, Inc. Method and apparatus for design verification using emulation and simulation
US6389379B1 (en) 1997-05-02 2002-05-14 Axis Systems, Inc. Converification system and method
US6026230A (en) * 1997-05-02 2000-02-15 Axis Systems, Inc. Memory simulation system and method
US6134516A (en) 1997-05-02 2000-10-17 Axis Systems, Inc. Simulation server system and method
US6421251B1 (en) 1997-05-02 2002-07-16 Axis Systems Inc Array board interconnect system and method
US6321366B1 (en) 1997-05-02 2001-11-20 Axis Systems, Inc. Timing-insensitive glitch-free logic system and method
US6009256A (en) * 1997-05-02 1999-12-28 Axis Systems, Inc. Simulation/emulation system and method
US5960191A (en) 1997-05-30 1999-09-28 Quickturn Design Systems, Inc. Emulation system with time-multiplexed interconnect
US5970240A (en) 1997-06-25 1999-10-19 Quickturn Design Systems, Inc. Method and apparatus for configurable memory emulation
US6263484B1 (en) 1997-10-01 2001-07-17 Yang-Sei Yang Prototyping system and a method of operating the same
US6191998B1 (en) * 1997-10-16 2001-02-20 Altera Corporation Programmable logic device memory array circuit having combinable single-port memory arrays
US5883852A (en) * 1998-02-23 1999-03-16 Dynachip Corporation Configurable SRAM for field programmable gate array
US6467017B1 (en) 1998-06-23 2002-10-15 Altera Corporation Programmable logic device having embedded dual-port random access memory configurable as single-port memory
US6279146B1 (en) 1999-01-06 2001-08-21 Simutech Corporation Apparatus and method for verifying a multi-component electronic design
US6701491B1 (en) * 1999-06-26 2004-03-02 Sei-Yang Yang Input/output probing apparatus and input/output probing method using the same, and mixed emulation/simulation method based on it
US6272451B1 (en) * 1999-07-16 2001-08-07 Atmel Corporation Software tool to allow field programmable system level devices
US6556579B1 (en) * 1999-09-21 2003-04-29 3Com Corporation Method and apparatus for detecting duplicate buffers in a descriptor based multi-port queue
US7111110B1 (en) 2002-12-10 2006-09-19 Altera Corporation Versatile RAM for programmable logic device
US6654308B1 (en) 2002-12-23 2003-11-25 Hewlett-Packard Development Company, Lp. Memory having multiple write ports and multiple control memory units, and method of operation
US6813215B2 (en) * 2002-12-23 2004-11-02 Hewlett-Packard Development Company, L.P. Memory having multiple write ports and method of operation
US6754130B1 (en) 2002-12-23 2004-06-22 Hewlett-Packard Development Company, Lp. Memory having multiple write ports and write insert unit, and method of operation
US7924845B2 (en) * 2003-09-30 2011-04-12 Mentor Graphics Corporation Message-based low latency circuit emulation signal transfer
US20060089829A1 (en) * 2004-10-21 2006-04-27 International Business Machines Corporation Method and apparatus to efficiently access modeled memory in a logic simulation hardware emulator
US8959010B1 (en) 2011-12-08 2015-02-17 Cadence Design Systems, Inc. Emulation system with improved reliability of interconnect and a method for programming such interconnect
US8743735B1 (en) 2012-01-18 2014-06-03 Cadence Design Systems, Inc. Emulation system for verifying a network device
US8595683B1 (en) 2012-04-12 2013-11-26 Cadence Design Systems, Inc. Generating user clocks for a prototyping environment

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0787032B2 (ja) * 1985-07-08 1995-09-20 日本電気アイシ−マイコンシステム株式会社 半導体記憶装置
US4862347A (en) * 1986-04-22 1989-08-29 International Business Machine Corporation System for simulating memory arrays in a logic simulation machine
US5148397A (en) * 1989-03-16 1992-09-15 Oki Electric Industry Co. Ltd. Semiconductor memory with externally controlled dummy comparator

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FR2717923A1 (fr) 1995-09-29
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US5448522A (en) 1995-09-05
DE19510902A1 (de) 1995-09-28
US5563829A (en) 1996-10-08
GB9505638D0 (en) 1995-05-10
GB2287810B (en) 1998-07-29

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