JPH0837543A - Pair deciding circuit for biphase signal - Google Patents
Pair deciding circuit for biphase signalInfo
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- JPH0837543A JPH0837543A JP17268294A JP17268294A JPH0837543A JP H0837543 A JPH0837543 A JP H0837543A JP 17268294 A JP17268294 A JP 17268294A JP 17268294 A JP17268294 A JP 17268294A JP H0837543 A JPH0837543 A JP H0837543A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明はＲＤＳ（Radio Data Sys
tem）におけるバイフエ−ズ信号のデータペアを判定す
る判定回路に関する。The present invention relates to RDS (Radio Data Sys
tem) relating to a decision circuit for deciding the data pair of the biphase signal.
【０００２】[0002]
【従来の技術】ＦＭ放送にデータを周波数多重して送出
するＲＤＳ放送には、バイフエ−ズＢＰＳＫ信号が用い
られており、このバイフエ−ズＢＰＳＫ信号を復調する
とバイフエ−ズ信号が得られる。2. Description of the Related Art A biphasic BPSK signal is used for RDS broadcasting in which data is frequency-multiplexed and transmitted to FM broadcasting, and a biphasic signal can be obtained by demodulating this biphasic BPSK signal.
【０００３】このバイフエ−ズ信号は図３のように”
１”を”１０”で、”０”を”０１”で表すような信号
である。従って、復号の際にはどのハーフビットとハー
フビットがペアになっているかを判定する必要がある。This biphasic signal is as shown in FIG.
The signal is such that "1" is represented by "10" and "0" is represented by "01." Therefore, when decoding, it is necessary to determine which half bit and half bit are paired.
【０００４】従来、バイフエ−ズ信号のペア判定回路の
一例として、図４のような回路が使用されている。即
ち、同図に於て、シフトレジスタ101に順次入力される
バイフエ−ズ信号の連続する３つのハーフビットを２ビ
ットずつ比較し、シフトレジスタ101のハーフビットデ
ータa0、a1、a2のうち、a0とa1が同一ならばイクスクル
−シブノアゲ−ト102の出力が１となり、且つ、a1とa2
が異なっていればイクスル−シブオアゲ−ト103の出力
が１となり、アンドゲート104の出力が１となって、Ｒ
Ｓフリップフロップ106がリセットされるので、このフ
リップフロップの出力が０となり、a1とa2がペアである
と判定される。一方、a0とa1が異なっていればイクスク
ル−シブノアゲ−ト102の出力が０となり、且つ、a1とa
2が同一ならばイクスクル−シブオアゲ−ト103の出力が
０となり、ノアゲート105の出力が１となってＲＳフリ
ップフロップ106がセットされるので、このフリップフ
ロップの出力が１となり、a0とa1がペアであると判定さ
れる。Conventionally, a circuit as shown in FIG. 4 has been used as an example of a pair determination circuit for a bi-phase signal. That is, in the figure, three consecutive half bits of the bi-phase signal sequentially input to the shift register 101 are compared by two bits, and a0 of the half bit data a0, a1, a2 of the shift register 101 is a0. And a1 are the same, the output of the eckle-sibnogate 102 becomes 1, and a1 and a2
If the values are different, the output of the Ixle-Sive Ogate 103 becomes 1, the output of the AND gate 104 becomes 1, and R
Since the S flip-flop 106 is reset, the output of this flip-flop becomes 0, and it is determined that a1 and a2 are a pair. On the other hand, if a0 and a1 are different, the output of the eckle-sibnogate 102 becomes 0, and a1 and a1
If the two are the same, the output of the exclusive-sequential gate 103 becomes 0, the output of the NOR gate 105 becomes 1, and the RS flip-flop 106 is set. Therefore, the output of this flip-flop becomes 1, and a0 and a1 are paired. It is determined that
【０００５】[0005]
【発明が解決しようとする課題】しかしながら、図４の
ようなバイフエ−ズ信号ペア判定回路では、例えばノイ
ズにより入力データが変化し”１０１”のような３つの
ハーフビットがシフトレジスタ101に入力された場合は
判定不能になるという問題があった。However, in the biphasic signal pair determination circuit as shown in FIG. 4, three half bits such as "101" are input to the shift register 101 because the input data changes due to noise, for example. If this happens, there is a problem that the judgment cannot be made.
【０００６】そこで本発明は、上記の欠点に鑑み、高速
に判定が可能で、しかもノイズに強いバイフエ−ズ信号
のペア判定回路を提供することを目的とするものであ
る。In view of the above-mentioned drawbacks, an object of the present invention is to provide a pair-decision circuit for a biphasic signal which can be discriminated at high speed and which is resistant to noise.
【０００７】[0007]
【課題を解決するための手段】本発明によるバイフエ−
ズ信号のペア判定回路は、連続する３つのハーフビット
(ai、ai+1、ai+2）のaiとai+1及びai+1とai+2をそれぞ
れ比較する比較手段と、その各比較結果が一致か不一致
かをそれぞれ検出してバイフエ−ズ信号のペアを判定す
るペア判定手段と、前記ハーフビットの前半の２つのペ
アaiとai+1または後半の２つのペアai+1とai+2のうち、
以前のペアの組み合わせと異なるペアの検出回数が増大
して所定の閾値を越えたときに、その異なるペアを新た
なデータペアとして決定する誤動作防止手段とからな
る。[MEANS FOR SOLVING THE PROBLEMS] A buffer according to the present invention.
Signal pair determination circuit uses three consecutive half bits
(ai, ai + 1, ai + 2) comparing means for comparing ai and ai + 1 and ai + 1 and ai + 2, respectively, and detecting whether the comparison results are in agreement or inconsistent respectively A pair determining means for determining a pair of signals, and a pair of ai and ai + 1 in the first half of the half bit or two pairs ai + 1 and ai + 2 in the latter half of the half bits,
When the number of times of detection of a pair different from the previous pair combination increases and exceeds a predetermined threshold value, the different pair is determined as a new data pair, and a malfunction preventing means is provided.
【０００８】[0008]
【作 用】本発明の上記構成によれば、バイフエ−ズ信
号の３つのハーフビットの全データパターンである８パ
ターン中の”００１”、”０１１”、”１００”、”１
１０”を用いてペアの判定を行う。また、ノイズの影響
により発生する他の４データパターンについては、誤動
作保護をかけるように作用する。[Operation] According to the above configuration of the present invention, "001", "011", "100", "1" among eight patterns which are all data patterns of three half-bits of a biphasic signal.
10 "is used to determine the pair. Further, the other four data patterns generated by the influence of noise act to protect the malfunction.
【０００９】[0009]
【実施例】以下、図１を参照しながら、この発明の一実
施例について詳細に説明する。尚、205〜209は図４の従来
例の101〜105とそれぞれ同じ構成であり、これらの回路
によってデータペア判定手段を構成している。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS An embodiment of the present invention will be described in detail below with reference to FIG. Note that 205 to 209 have the same configuration as 101 to 105 of the conventional example of FIG. 4, respectively, and these circuits constitute the data pair determination means.
【００１０】201はデータクロック発生器で、バイフエ
−ズ信号のハーフビットに同期している。202は６進カ
ウンタで、データクロック発生器210の出力をカウント
する。203はインバータで、６進カウンタ202のＬＳＢ出
力を反転する。204は選択器で、後述する第１比較器212
の出力によってインバータ203の出力と６進カウンタ202
のＬＳＢ出力のいずれか一方を選択する。210は論理演
算回路で、６進カウンタ202の出力カウント値をＣ入
力、アンドゲート208の出力をＡ入力、ノアゲ−ト209の
出力をＢ入力、後述する第２比較器213の出力をＤ入
力、同じく第３比較器214の出力をＥ入力とし、これら
に対して、 Ｘ＝（（Ｃ＝２）・Ｂ＋（Ｃ＝５）・Ａ）・Ｄ （１） Ｙ＝（（Ｃ＝２）・Ａ＋（Ｃ＝５）・Ｂ）・Ｅ （２） で表される出力Ｘ及びＹを算出する演算を行う。A data clock generator 201 is synchronized with the half bit of the biphase signal. A hexadecimal counter 202 counts the output of the data clock generator 210. 203 is an inverter which inverts the LSB output of the hexadecimal counter 202. Reference numeral 204 denotes a selector, which is a first comparator 212 described later.
Output of the inverter 203 and the hexadecimal counter 202
Either one of the LSB outputs of Reference numeral 210 is a logical operation circuit, in which the output count value of the hexadecimal counter 202 is C input, the output of the AND gate 208 is A input, the output of the Nogate 209 is B input, and the output of the second comparator 213 described later is D input. Similarly, the output of the third comparator 214 is used as an E input, and for these, X = ((C = 2) .B + (C = 5) .A) .D (1) Y = ((C = 2) -A + (C = 5) -B) -E (2) The calculation which calculates the output X and Y is performed.
【００１１】次に、211はアップダウンカウンタで、デ
ータクロック発生器201のクロック出力をカウント入力
とし、論理演算回路210の出力Ｘが入力されればカウン
トアップし、出力Ｙが入力されればカウントダウンす
る。212は第１比較器で、アップダウンカウンタ211のカ
ウント出力が所定の閾値α1以上（≧α1）ならば選択器
204がインバータ203の出力を選択するように制御する。
213は第２比較器で、アップダウンカウンタ211のカウン
ト出力が所定の閾値α2以下（≦α2）であれば、論理演
算回路210にＤ入力を与える。214は第３比較器で、アッ
プダウンカウンタ211の出力が所定の閾値α3以上(≧α
3)ならば、論理演算回路210にＥ入力を与える。Next, 211 is an up / down counter, which uses the clock output of the data clock generator 201 as a count input and counts up when the output X of the logical operation circuit 210 is input, and counts down when the output Y is input. To do. Reference numeral 212 denotes a first comparator, which is a selector if the count output of the up / down counter 211 is equal to or greater than a predetermined threshold value α1 (≧ α1).
204 controls to select the output of the inverter 203.
Reference numeral 213 denotes a second comparator, which gives a D input to the logical operation circuit 210 when the count output of the up / down counter 211 is equal to or smaller than a predetermined threshold value α2 (≦ α2). Reference numeral 214 denotes a third comparator, which outputs the output of the up / down counter 211 to a predetermined threshold value α3 or more (≧ α
If 3), the E input is given to the logical operation circuit 210.
【００１２】尚、前記各回路210〜214で前述したデータ
ペア判定手段に対する誤動作防止手段を構成している。
本実施例は以上のように構成されており、次にその動作
について説明する。Each of the circuits 210 to 214 constitutes a malfunction preventing means for the above-mentioned data pair judging means.
The present embodiment is configured as described above, and its operation will be described next.
【００１３】今、バイフエ−ズ信号のハーフビットデー
タが図２のようにa0より順にシフトレジスタ205に入力
されるものとすると、この時、６進カウンタ202のカウ
ント値は図２(b)のようになる。また、６進カウンタ202
のＬＳＢ出力は図２(c)のようになり、インバータ203の
出力は図２(d)のようになる。Now, assuming that the half-bit data of the biphasic signal is input to the shift register 205 in order from a0 as shown in FIG. 2, at this time, the count value of the hexadecimal counter 202 is as shown in FIG. 2 (b). Like Also, the hexadecimal counter 202
2 (c), and the output of the inverter 203 is as shown in FIG. 2 (d).
【００１４】次に、ペア判定は、図４の従来例と同様
に、連続する３つのハーフビット毎、即ち、６進カウン
タ202の出力が２の時と５の時に行う。まず、６進カウ
ンタ202の出力が２の場合は、前半の３ビットa0〜a2がシ
フトレジスタ205にa0より順に入っている状態であっ
て、６進カウンタ202のカウント出力Ｃは２となる。図
４で説明したように、上記３ビットのうちa0とa1が異な
っていれば、イクスクル−シブノアゲート206の出力が
０となり、a1とa2が同一ならばイクスクル−シブオアゲ
ート207の出力も０となり、アンドゲ−ト208の出力が
０、ノアゲート209の出力が１となって、これが論理演
算回路210の入力Ａ及びＢとなる。Next, the pair determination is performed for every three consecutive half bits, that is, when the output of the hexadecimal counter 202 is 2 and 5 as in the conventional example of FIG. First, when the output of the hexadecimal counter 202 is 2, the first half 3 bits a0 to a2 are in the shift register 205 starting from a0, and the count output C of the hexadecimal counter 202 is 2. As described with reference to FIG. 4, if a0 and a1 of the above three bits are different, the output of the exact-six NOR gate 206 becomes 0, and if a1 and a2 are the same, the output of the exact-six or gate 207 becomes 0 and the AND gate. -The output of the gate 208 becomes 0 and the output of the NOR gate 209 becomes 1, which becomes the inputs A and B of the logical operation circuit 210.
【００１５】ここで、もし第２、第３比較器213、214が
存在しないとすると、論理演算回路210の出力ＸとＹ
は、前述の（１）式と（２）式に基づいて、Ｘ＝１、Ｙ
＝０となるから、アップダウンカウンタ211は１だけカウ
ントアップする。Here, if the second and third comparators 213 and 214 do not exist, the outputs X and Y of the logical operation circuit 210 will be described.
Is based on the above equations (1) and (2), X = 1, Y
Since = 0, the up / down counter 211 counts up by 1.
【００１６】また、６進カウンタ202の出力が５の場合
は、後半の３ビットa3〜a5がシフトレジスタ205にa3よ
り順に入っている状態であって、６進カウンタ202の出
力Ｃは５となる。図４で説明したように、上記３ビット
のうちa3とa4が同一ならば、イクスクル−シブノアゲー
ト206の出力が１となり、a4とa5が異なっていればイク
スクル−シブオアゲート207の出力も１となり、アンド
ゲート208の出力が１、ノアゲート209の出力が０となっ
てこれが論理演算回路210の入力Ａ及びＢとなる。When the output of the hexadecimal counter 202 is 5, the latter half 3 bits a3 to a5 are in the shift register 205 in order from a3, and the output C of the hexadecimal counter 202 is 5. Become. As described with reference to FIG. 4, if a3 and a4 of the above three bits are the same, the output of the exclusive-sive NOR gate 206 is 1, and if a4 and a5 are different, the output of the exclusive-sive OR gate 207 is also 1, and The output of the gate 208 becomes 1 and the output of the NOR gate 209 becomes 0, and these become the inputs A and B of the logical operation circuit 210.
【００１７】ここで、もし第２、第３比較器213、214が
存在しないとすると、論理演算回路210の出力ＸとＹ
は、前述の（１）式と（２）式に基づいて、Ｘ＝１、Ｙ
＝０となるから、アップダウンカウンタ211はこの場合も
１だけカウントアップする。Here, if the second and third comparators 213 and 214 do not exist, the outputs X and Y of the logical operation circuit 210 will be described.
Is based on the above equations (1) and (2), X = 1, Y
Since = 0, the up / down counter 211 counts up by 1 also in this case.
【００１８】しかし、以後、Ｘ＝１、Ｙ＝０が出力され
続けるとカウンタ211は無限にカウントアップされるの
で、論理演算回路210は第２比較器213からのＤ入力によ
りカウントアップを制限する。即ち、今、第２比較器21
3の所定の閾値α2を５とすると、アップダウンカウンタ
211のカウント値が５以下のときのみ、第２比較器213の
出力が１となって、（１）式に基づく論理演算回路210
の出力Ｘが１になり、上記カウンタ211がカウントアッ
プする訳である。However, if X = 1 and Y = 0 continue to be output thereafter, the counter 211 counts up indefinitely, so the logical operation circuit 210 limits the count up by the D input from the second comparator 213. . That is, now, the second comparator 21
If the predetermined threshold value α2 of 3 is 5, the up / down counter
Only when the count value of 211 is 5 or less, the output of the second comparator 213 becomes 1, and the logical operation circuit 210 based on the equation (1)
That is, the output X becomes 1 and the counter 211 counts up.
【００１９】そして、第１比較器212の所定の閾値α1を
１とすると、このとき第１比較器212の出力が１となる
ので、選択器204はインバータ203の出力（図２のｄ）を
選択して出力する。When the predetermined threshold value α1 of the first comparator 212 is set to 1, the output of the first comparator 212 becomes 1 at this time, so that the selector 204 outputs the output of the inverter 203 (d in FIG. 2). Select and output.
【００２０】ここで、前記選択器204の出力が１の場合
にバイフエ−ズ信号の連続する３つのハーフビットのう
ち前半の２つがペアであると判定し、選択器204の出力
が０の場合に後半の２つがペアであると判定するものと
しているから、今の場合、バイフエ−ズ信号のペアは(a
0,a1)、(a2,a3）、(a4,a5）・・・となる。When the output of the selector 204 is 1, it is determined that the first two of the three continuous half-bits of the bi-phase signal are a pair, and the output of the selector 204 is 0. Since it is determined that the latter two are a pair, in this case, the pair of biphasic signals is (a
0, a1), (a2, a3), (a4, a5) ...
【００２１】また、何らかの原因で論理演算回路210か
らＸ＝０、Ｙ＝１が出力されてアップダウンカウンタ21
1が１だけダウンカウントしても、その時のカウント値
が第１比較器212の所定の閾値１より大きいなら、Ｘ＝
０、Ｙ＝１が出力されたのはシフトレジスタ205内の３
ビットのデータがノイズ等によって一時的に誤ったから
であると判断し、引き続き上記の通り（a0,a1)、(a2,a
3）、(a4,a5) ・・・のペアであると判断する。Further, X = 0 and Y = 1 are output from the logical operation circuit 210 for some reason, and the up / down counter 21
Even if 1 counts down by 1, if the count value at that time is larger than the predetermined threshold value 1 of the first comparator 212, X =
0, Y = 1 was output in the shift register 205
Judging that the bit data was temporarily incorrect due to noise, etc., continue to (a0, a1), (a2, a
3), (a4, a5) ... It is judged as a pair.
【００２２】更に、何らかの原因で上記３ビットのデー
タが”０１０”のようなデータになり、論理演算回路21
0の出力がＸ＝０、Ｙ＝０となった場合は、アップダウ
ンカウンタ211はカウントアップもカウントダウンもし
ないが、このときのカウント値が第１比較器212の所定
の閾値１より大きいなら、３ビットデータが誤ったから
であると判断をし、この場合も上記の通り(a0,a1)、(a2,
a3)、(a4,a5)・・・のペアであると判断する。Furthermore, the 3-bit data becomes data like "010" for some reason, and the logical operation circuit 21
When the output of 0 is X = 0 and Y = 0, the up / down counter 211 does not count up or down, but if the count value at this time is larger than the predetermined threshold value 1 of the first comparator 212, It is determined that the 3-bit data is incorrect, and in this case also (a0, a1), (a2,
It is determined that the pair is a3), (a4, a5) ....
【００２３】次に、３ビットデータのa0〜a2がシフトレ
ジスタ205にa0より順に入っている場合であって、a0とa
1が同一でa1とa2が異なっている時を考える。この時は
ゲート206、207の出力はいずれも１となってアンドゲー
ト208の出力が１、ノアゲ−ト209の出力が０となり、こ
れが論理演算回路210のＡ及びＢ入力となる。Next, when the 3-bit data a0 to a2 are stored in the shift register 205 in order from a0, a0 and a2
Consider the case where 1 is the same and a1 and a2 are different. At this time, the outputs of the gates 206 and 207 are 1 and the output of the AND gate 208 is 1 and the output of the NOR gate 209 is 0, which are the A and B inputs of the logical operation circuit 210.
【００２４】ここで、もし第２、第３比較器213、214が
存在しないとすると、論理演算回路210の出力ＸとＹ
は、前述の（１）式と（２）式に基づいて、Ｘ＝０、Ｙ
＝１となるから、アップダウンカウンタ211は１だけカウ
ントダウンする。Here, if the second and third comparators 213 and 214 do not exist, the outputs X and Y of the logical operation circuit 210 will be described.
Is X = 0, Y based on the above equations (1) and (2).
Since = 1, the up / down counter 211 counts down by 1.
【００２５】また、３ビットデータのa3〜a5がシフトレ
ジスタ205にa3より順に入っている場合であって、a3とa
4が異なりa4とa5が同一である時を考えると、この時は
ゲート206、207の出力はいずれも０となってアンドゲー
ト208の出力が０、ノアゲート209の出力が１となり、こ
れが論理演算回路210のＡ及びＢ入力となる。In the case where 3-bit data a3 to a5 are stored in the shift register 205 in order from a3, a3 and a5
Considering that 4 is different and a4 and a5 are the same, at this time, the outputs of the gates 206 and 207 are both 0, the output of the AND gate 208 is 0, and the output of the NOR gate 209 is 1, which is a logical operation. These are the A and B inputs of circuit 210.
【００２６】ここで、もし第２、第３比較器213、214が
存在しないとすると、論理演算回路210の出力ＸとＹ
は、前述の（１）式と（２）式に基づいて、この場合も
Ｘ＝０、Ｙ＝１となり、アップダウンカウンタ211は１だ
けカウントダウンする。Here, if the second and third comparators 213 and 214 do not exist, the outputs X and Y of the logical operation circuit 210 will be described.
In this case, X = 0 and Y = 1 based on the equations (1) and (2), and the up / down counter 211 counts down by 1.
【００２７】しかし、以後、Ｘ＝０、Ｙ＝１が出力され
続けるとカウンタ211は無限にカウントダウンされるの
で、第３比較器214からのＥ入力によりカウントダウン
を制限する。即ち、今、第３比較器214の所定の閾値α3
を−４ すると、アップダウンカウンタ211のカウント値
が−４以上のときのみ、第３比較器214の出力が１とな
って、（２）式に基づく論理演算回路210の出力Ｙが１
になり、上記カウンタ211がカウントダウンする訳であ
る。However, if X = 0 and Y = 1 continue to be output thereafter, the counter 211 counts down indefinitely, so the countdown is limited by the E input from the third comparator 214. That is, now, the predetermined threshold value α3 of the third comparator 214 is
-4, the output of the third comparator 214 becomes 1 and the output Y of the logical operation circuit 210 based on the equation (2) becomes 1 only when the count value of the up-down counter 211 is -4 or more.
Therefore, the counter 211 counts down.
【００２８】そして、第１比較器212の所定の閾値α1が
１なので、このとき第１比較器212の出力が０となり、
選択器204は６進カウンタ202のＬＳＢ出力（図２のｃ）
を選択して出力する。Since the predetermined threshold value α1 of the first comparator 212 is 1, the output of the first comparator 212 becomes 0 at this time,
The selector 204 outputs the LSB of the hexadecimal counter 202 (c in FIG. 2).
To output.
【００２９】したがって、前述のように前記選択器204
の出力が１の場合にバイフエ−ズ信号の連続する３つの
ハーフビットのうち前半の２つがペアであると判定し、
選択器204の出力が０の場合に後半の２つがペアである
と判定するものとしているから、今の場合、バイフエ−
ズ信号のペアは(a1,a2)、(a3,a4）、(a5,a6）・・・と
なるのである。Therefore, as described above, the selector 204
When the output of 1 is 1, it is determined that the first two of the three continuous half-bits of the biphasic signal are a pair,
When the output of the selector 204 is 0, it is determined that the latter two are a pair. Therefore, in this case,
The pairs of shift signals are (a1, a2), (a3, a4), (a5, a6), ....
【００３０】尚、第１の比較器212の閾値と、第２の比
較器213の閾値と、第３の比較器214の閾値は、バイフエ
−ズ信号のハ−フビットの誤率に応じて、マイコンによ
り自動制御するようにしてもよい。The threshold value of the first comparator 212, the threshold value of the second comparator 213, and the threshold value of the third comparator 214 are determined according to the error rate of the half bit of the biphase signal. It may be automatically controlled by a microcomputer.
【００３１】また、バイフエ−ズＢＰＳＫ信号の受信強
度により第１の比較器212の閾値と、第２の比較器213の
閾値と、第３の比較器214の閾値をマイコンにより自動
制御してもよい。Further, the threshold value of the first comparator 212, the threshold value of the second comparator 213, and the threshold value of the third comparator 214 may be automatically controlled by the microcomputer according to the reception intensity of the biphasic BPSK signal. Good.
【００３２】更に、上述のペア判定動作を常時行わず、
ノイズによる誤動作が所定の回数だけ連続して発生した
場合に、データペアを新たに判定して決定するようにし
てもよい。Further, the above pair determination operation is not always performed,
When malfunctions due to noise occur a predetermined number of times in succession, a data pair may be newly determined and determined.
【００３３】[0033]
【発明の効果】以上説明したように、本発明によれば、
ＲＤＳにおけるバイフエ−ズ信号のデータペアを判定す
る場合に、３ビット単位でペア判定を行うので、高速判
定が可能であり、また、誤動作保護によりノイズの影響
を受けにくくしているので、ペア判定の信頼性を向上す
ることができる。As described above, according to the present invention,
When determining the data pair of the bi-phase signal in RDS, the pair determination is performed in 3-bit units, so high-speed determination is possible, and since it is less susceptible to noise due to malfunction protection, the pair determination is performed. The reliability of can be improved.
【図１】本発明によるペア判定回路の一実施例の構成を
示すブロック図である。FIG. 1 is a block diagram showing a configuration of an embodiment of a pair determination circuit according to the present invention.
【図２】上記実施例の各部の動作説明図である。FIG. 2 is an operation explanatory diagram of each unit of the above-described embodiment.
【図３】バイフエ−ズ信号を示す図である。FIG. 3 is a diagram showing a bi-phase signal.
【図４】従来のデータペア判定回路を示すブロック図で
ある。FIG. 4 is a block diagram showing a conventional data pair determination circuit.
２０１ データクロック発生器 ２０２ ６進カウンタ ２０３ インバータ ２０４ 選択器 ２０５ シフトレジスタ ２０６ イクスクル−シブノアゲ−ト ２０７ イクスクル−シブオアゲ−ト ２０８ アンドゲ−ト ２０９ ノアゲ−ト ２１０ 論理演算回路 ２１１ アップダウンカウンタ ２１２、２１３、２１４ 比較器 201 Data Clock Generator 202 Hexadecimal Counter 203 Inverter 204 Selector 205 Shift Register 206 Exclusive-Seven Noate 207 Equicle-Seven Ogate 208 And Gate 209 Nogate 210 Logic Operation Circuit 211 Up / Down Counters 212, 213, 214 Comparator
Claims (2)
1、ai+2）のaiとai+1及びai+1とai+2をそれぞれ比較す
る比較手段と、その各比較結果が一致か不一致かをそれ
ぞれ検出してバイフエ−ズ信号のペアを判定するペア判
定手段と、前記ハーフビットの前半の２つのペアaiとai
+1または後半の２つのペアai+1とai+2のうち、以前のペ
アの組み合わせと異なるペアの検出回数が増大して所定
の閾値を越えたときに、その異なるペアを新たなデータ
ペアとして決定する誤動作防止手段とからなるバイフエ
−ズ信号のペア判定回路。1. Three consecutive half bits (ai, ai +)
1, ai + 2) ai and ai + 1 and ai + 1 and ai + 1 and ai + 2 are compared with each other, and whether the comparison results are coincident or non-coincident is detected, and the biphasic signal pair is determined. Pair determining means and the two pairs ai and ai in the first half of the half bit
+1 or the latter two pairs ai + 1 and ai + 2, when the number of detections of a pair different from the combination of the previous pair increases and exceeds a predetermined threshold, the different pair is changed to a new data pair. A pair-decision circuit for a bi-phase signal, which comprises a malfunction prevention means that is determined as
判定手段の出力に応じてアップダウン動作するアップダ
ウンカウンタと、このカウンタの出力を所定の閾値と比
較する比較手段と、前記アップダウンカウンタをそのカ
ウント値が所定の範囲を越えないように前記比較手段の
出力に応じて制御する論理演算回路とからなることを特
徴とする請求項１記載のバイフエ−ズ信号のペア判定回
路。2. The malfunction prevention means includes an up / down counter that operates up / down according to the output of the data pair determination means, a comparison means for comparing the output of the counter with a predetermined threshold value, and the up / down counter. 2. The bi-phase signal pair determination circuit according to claim 1, further comprising a logical operation circuit for controlling the count value in accordance with the output of the comparison means so as not to exceed a predetermined range.
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17268294A JP3281724B2 (en) | 1994-07-25 | 1994-07-25 | Bi-phase signal pair determination circuit |
| EP07008028A EP1804449A3 (en) | 1994-07-25 | 1995-07-24 | Decoding circuit for bi-phase BPSK signal |
| US08/505,977 US5778031A (en) | 1994-07-25 | 1995-07-24 | Decoding circuit for bi-phase BPSK signal having a high noise immunity |
| EP95111616A EP0695065A3 (en) | 1994-07-25 | 1995-07-24 | Decoding circuit for bi-phase BPSK signal |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17268294A JP3281724B2 (en) | 1994-07-25 | 1994-07-25 | Bi-phase signal pair determination circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0837543A true JPH0837543A (en) | 1996-02-06 |
| JP3281724B2 JP3281724B2 (en) | 2002-05-13 |
Family
ID=15946415
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17268294A Expired - Lifetime JP3281724B2 (en) | 1994-07-25 | 1994-07-25 | Bi-phase signal pair determination circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3281724B2 (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6118831A (en) * | 1996-04-22 | 2000-09-12 | Sanyo Electric Co., Ltd. | Data demodulator device |
| US6256359B1 (en) | 1996-04-22 | 2001-07-03 | Sanyo Electric Co., Ltd. | RDS signal detection device |
-
1994
- 1994-07-25 JP JP17268294A patent/JP3281724B2/en not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6118831A (en) * | 1996-04-22 | 2000-09-12 | Sanyo Electric Co., Ltd. | Data demodulator device |
| US6256359B1 (en) | 1996-04-22 | 2001-07-03 | Sanyo Electric Co., Ltd. | RDS signal detection device |
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| Publication number | Publication date |
|---|---|
| JP3281724B2 (en) | 2002-05-13 |
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