JPH0837205A - Tab package - Google Patents

Tab package

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JPH0837205A
JPH0837205A JP19218694A JP19218694A JPH0837205A JP H0837205 A JPH0837205 A JP H0837205A JP 19218694 A JP19218694 A JP 19218694A JP 19218694 A JP19218694 A JP 19218694A JP H0837205 A JPH0837205 A JP H0837205A
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JP
Japan
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wiring
integrated circuit
package
circuit chip
conductive
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Application number
JP19218694A
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Japanese (ja)
Inventor
Tatsuya Saito
達也 斉藤
Keiichiro Nakanishi
敬一郎 中西
Tsuneyo Chiba
常世 千葉
Yoshinobu Nakagome
儀延 中込
Masaru Tachibana
大 橘
Yoichi Shintani
洋一 新谷
Naoki Hamanaka
直樹 濱中
Masanao Ito
昌尚 伊藤
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Ltd
Original Assignee
Hitachi Ltd
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Publication date
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  • Wire Bonding (AREA)

Abstract

PURPOSE:To provide a TAB package capable of transmitting a signal at a high speed and also reducing electric noise. CONSTITUTION:As shown in Fig. 1(a), a wiring 101 having an area to which a plurality of integrated circuit chips 103, 104 are mounted and a wiring 105 connecting therewith are repeatedly formed on a tape film 102. The integrated circuit chips 103, 104 are continuously connected, and thereafter the tape film is cut off by a cutoff part 106, and as shown in Fig. 1(b), the wiring 101 is connected with a package 107. At this time, it is unnecessary to transmit the signal between the chips 103 and 104 via pins of a package or the wiring of a substrate, and it is possible to connect via the wiring 105 on the film, and it is possible to transmit the signal with a short delay period and reduce electric noise.

Description

【発明の詳細な説明】Detailed Description of the Invention

【0001】[0001]

【産業上の利用分野】本発明は、配線を形成したテープ
フィルムによって集積回路チップをパッケージに接続す
る、TAB(Tape Automated bond
ing)パッケージに係わるものである。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a TAB (Tape Automated Bond) for connecting an integrated circuit chip to a package by a tape film having wiring formed thereon.
ing) packages.

【0002】[0002]

【従来の技術】複数の集積回路で構成された電子計算機
などの電子回路装置においては、その動作速度の高速化
を図るために、個々の集積回路を高密度に実装し、その
間の配線を極力短くすることが求められている。また同
時に、高速動作によって生ずる電気的ノイズを低減する
ために、コンデンサ等の部品を極力近接して接続するこ
とが求められている。このために種々のパッケージ技術
が考案されてきているが、その一つに、配線を形成した
テープフィルムによって集積回路チップをパッケージに
接続する、TABパッケージ技術がある。
2. Description of the Related Art In an electronic circuit device such as an electronic computer composed of a plurality of integrated circuits, in order to increase the operating speed, individual integrated circuits are mounted at a high density, and wiring between them is minimized. It is required to be short. At the same time, in order to reduce electrical noise caused by high-speed operation, it is required to connect components such as capacitors as close as possible. For this purpose, various packaging technologies have been devised, and one of them is the TAB packaging technology in which an integrated circuit chip is connected to a package by a tape film on which wiring is formed.

【0003】TABパッケージの従来技術としては、例
えば、特開平4−322438号公報に記載されている
ものがある。図6は、この従来のTABパッケージの例
である。従来の技術では図6(a)のように、予め配線
601をテープフイルム602上に繰り返し形成してお
き、集積回路チップ603を連続的に接続してゆく。そ
の後に切断部604でテープフィルムを切断し、図6
(b)のように配線601とパッケージ605を接続す
る。このテープに接続された段階でのチップどうしの間
隔D4は配線601及び切断部604の占める面積によ
って決まる。この従来例では、切断部604で集積回路
チップごとにテープフィルムを切断してパッケージに接
続する。このため、それらを基板に搭載して用いる際に
は、パッケージが互いに接するように配置しても、チッ
プの中心と隣接するチップの中心の間隔はパッケージの
サイズ以下に縮めることができず、信号配線経路が長く
なってしまう。例えば図7(a)のように複数の集積回
路チップ701、702を基板703に搭載して接続す
る場合には、最も近接して配置してもその間隔はD5で
あり、一般に上記D4より大きくなってしまう。この結
果、チップ701、702を結ぶ信号配線は、フィルム
上の配線704(配線は実際にはフィルム面上にある
が、図上で見易くするために図面では配線を浮かして描
いている)、パッケージのピン705、基板の配線70
6、パッケージのピン707、フィルム上の配線708
を経由する必要があり、大きな遅延時間を生じてしま
う。
As a conventional technique of the TAB package, for example, there is a technique described in Japanese Patent Laid-Open No. 4-322438. FIG. 6 is an example of this conventional TAB package. In the conventional technique, as shown in FIG. 6A, the wiring 601 is repeatedly formed in advance on the tape film 602, and the integrated circuit chips 603 are continuously connected. After that, the tape film is cut at the cutting section 604, and
The wiring 601 and the package 605 are connected as shown in FIG. The distance D4 between the chips when they are connected to the tape is determined by the area occupied by the wiring 601 and the cut portion 604. In this conventional example, the tape film is cut by the cutting unit 604 for each integrated circuit chip and connected to the package. Therefore, when they are mounted on a substrate and used, even if the packages are arranged so as to contact each other, the distance between the center of the chip and the center of the adjacent chip cannot be reduced to the size of the package or less, and The wiring route becomes long. For example, when a plurality of integrated circuit chips 701 and 702 are mounted on a substrate 703 and connected as shown in FIG. 7A, the distance is D5 even if they are arranged closest to each other, which is generally larger than D4. turn into. As a result, the signal wiring connecting the chips 701 and 702 is the wiring 704 on the film (the wiring is actually on the film surface, but the wiring is drawn in the drawing for easy understanding in the drawing), the package Pins 705, board wiring 70
6, package pins 707, film wiring 708
Must be routed through, resulting in a large delay time.

【0004】またこの従来例では、ノイズ低減用のコン
デンサを搭載する場合にも、その搭載距離がパッケージ
によって離されてしまう。例えば図7(b)のように集
積回路チップ711を基板712に搭載しコンデンサ7
13と接続する場合には、最も近接して配置してもその
間隔はD6である。この結果それらを結ぶ配線は、フィ
ルム上の配線714、パッケージのピン715、基板の
配線716、基板のスルーホール717を経由する必要
があり、ノイズ低減効果が小さくなってしまう。
Further, in this conventional example, even when a noise reducing capacitor is mounted, the mounting distance is separated by the package. For example, as shown in FIG. 7B, an integrated circuit chip 711 is mounted on a substrate 712 and a capacitor 7
In the case of connecting with 13, the distance is D6 even if they are arranged closest to each other. As a result, the wiring connecting them has to pass through the wiring 714 on the film, the pin 715 of the package, the wiring 716 of the substrate, and the through hole 717 of the substrate, and the noise reduction effect becomes small.

【0005】[0005]

【発明が解決しようとする課題】従来の技術では集積回
路チップをパッケージに搭載すると、そのサイズが大き
くなり配線経路が長くなってしまうので、信号の伝送が
遅くなるばかりでなく、ノイズの低減にも悪影響を及ぼ
すという問題点があった。本発明の目的は、この従来技
術の問題点を解決し、高速な信号伝送が可能でかつ電気
的ノイズの少ないTABパッケージを提供することにあ
る。
In the prior art, when the integrated circuit chip is mounted on the package, its size becomes large and the wiring route becomes long, so that not only the signal transmission becomes slow, but also noise is reduced. Also had a problem that it had an adverse effect. An object of the present invention is to solve the problems of the prior art and to provide a TAB package capable of high-speed signal transmission and less electrical noise.

【0006】[0006]

【課題を解決するための手段】上記目的を達成するた
め、本発明は、絶縁テープフィルム上に導電配線を形成
し、その配線を集積回路チップ及びそれを搭載するパッ
ケージにそれぞれ接続することによってそれらを電気的
に接続するTABパッケージにおいて、同一絶縁テープ
フィルム上に複数の前記導電配線を形成すると共に、該
各導電配線に接続される各集積回路チップ間を接続する
接続配線を前記絶縁同一テープフィルム上に形成し、前
記各導電配線及び接続配線を各集積回路チップに接続
し、かつ前記各導電配線を前記パッケージに接続するよ
うにしている。また、TABパッケージにおいて、同一
絶縁テープフイルム上に集積回路チップ搭載エリアと部
品搭載エリアを有する導電配線を形成し、該導電配線の
集積回路チップ搭載エリアに集積回路チップを接続し、
該導電配線の部品搭載エリアに単体の受動素子または能
動素子を接続し、かつ前記各導電配線を前記パッケージ
に接続するようにしている。また、前記の各集積回路チ
ップ間を接続する接続配線を有するTABパッケージに
おいて、前記導電配線を集積回路チップ搭載エリアと部
品搭載エリアを有する導電配線とし、該導電配線の集積
回路チップ搭載エリアに集積回路チップを接続し、該導
電配線の部品搭載エリアに単体の受動素子または能動素
子を接続するようにしている。また、TABパッケージ
において、同一絶縁テープフイルム上に集積回路チップ
搭載エリアと配線部品接続エリアを有する導電配線を形
成し、該導電配線の集積回路チップ搭載エリアに集積回
路チップを接続し、該導電配線の配線部品接続エリアに
配線部品を接続し、かつ前記各導電配線を前記パッケー
ジに接続してなり、前記配線部品は絶縁テープフイルム
上に前記配線部品接続エリアに対応する接続エリアと所
定の該各接続エリア間を接続する配線とを形成した部品
であるようにしている。また、前記の各集積回路チップ
間を接続する接続配線を有するTABパッケージにおい
て、前記導電配線を集積回路チップ搭載エリアと配線部
品接続エリアを有する導電配線とし、該導電配線の集積
回路チップ搭載エリアに集積回路チップを接続し、該導
電配線の配線部品接続エリアに配線部品を接続し、かつ
前記各導電配線を前記パッケージに接続してなり、前記
配線部品は絶縁テープフイルム上に前記配線部品接続エ
リアに対応する接続エリアと所定の該各接続エリア間を
接続する配線とを形成した部品であるようにしている。
また、前記の導電配線に集積回路チップ搭載エリアと部
品搭載エリアを有するTABパッケージまたは前記の導
電配線に集積回路チップ搭載エリアと部品搭載エリアを
有し、かつ各集積回路チップ間を接続する接続配線を有
するTABパッケージにおいて、前記導電配線に配線部
品接続エリアを設け、該導電配線の配線部品接続エリア
に配線部品を接続してなり、前記配線部品は絶縁テープ
フイルム上に前記配線部品接続エリアに対応する接続エ
リアと所定の該各接続エリア間を接続する配線とを形成
した部品であるようにしている。また、前記配線部品上
の所定の前記各接続エリア間を接続する配線を各接続エ
リア間を単体の受動素子または能動素子あるいは集積回
路チップを介して接続する配線とするようにしている。
In order to achieve the above-mentioned object, the present invention forms conductive wirings on an insulating tape film and connects the wirings to an integrated circuit chip and a package in which the wirings are mounted, respectively. In the TAB package for electrically connecting the plurality of conductive wires to each other, the plurality of conductive wirings are formed on the same insulating tape film, and the connection wirings connecting the integrated circuit chips connected to the conductive wirings are connected to the insulating same tape film It is formed on the upper surface, the conductive wirings and the connection wirings are connected to the integrated circuit chips, and the conductive wirings are connected to the package. In the TAB package, conductive wiring having an integrated circuit chip mounting area and a component mounting area is formed on the same insulating tape film, and the integrated circuit chip is connected to the integrated circuit chip mounting area of the conductive wiring.
A single passive element or an active element is connected to the component mounting area of the conductive wiring, and each conductive wiring is connected to the package. Further, in the TAB package having a connection wiring for connecting the respective integrated circuit chips, the conductive wiring is a conductive wiring having an integrated circuit chip mounting area and a component mounting area, and is integrated in the integrated circuit chip mounting area of the conductive wiring. A circuit chip is connected, and a single passive element or active element is connected to the component mounting area of the conductive wiring. Further, in the TAB package, conductive wiring having an integrated circuit chip mounting area and a wiring component connection area is formed on the same insulating tape film, and the integrated circuit chip is connected to the integrated circuit chip mounting area of the conductive wiring. A wiring component is connected to the wiring component connection area, and each of the conductive wires is connected to the package, and the wiring component has a predetermined connection area corresponding to the wiring component connection area on the insulating tape film. It is designed to be a component in which wiring for connecting the connection areas is formed. Further, in the TAB package having a connection wiring for connecting the respective integrated circuit chips, the conductive wiring is a conductive wiring having an integrated circuit chip mounting area and a wiring component connection area, and the conductive wiring is provided in the integrated circuit chip mounting area. An integrated circuit chip is connected, a wiring component is connected to a wiring component connection area of the conductive wiring, and each of the conductive wirings is connected to the package, and the wiring component is on the insulating tape film. And a wiring for connecting the predetermined connection areas to each other are formed.
Further, a TAB package having an integrated circuit chip mounting area and a component mounting area in the conductive wiring, or a connection wiring having an integrated circuit chip mounting area and a component mounting area in the conductive wiring and connecting the integrated circuit chips In a TAB package having, a wiring component connection area is provided in the conductive wiring, and a wiring component is connected to the wiring component connection area of the conductive wiring, the wiring component corresponding to the wiring component connection area on an insulating tape film. And a wiring for connecting between the predetermined connection areas. Further, the wiring for connecting the predetermined connection areas on the wiring component is made to be a wiring for connecting the connection areas via a single passive element or active element or an integrated circuit chip.

【0007】[0007]

【作用】本発明においては、予め接続することが分かっ
ている集積回路チップは隣接してテープフィルムに接続
し、そのテープフィルムを切断することなく一つのパッ
ケージに搭載することによって、その集積回路間の配線
が長くなり遅延時間が増大するのを防ぐ。また、予め接
続することが分かっているコンデンサ等の部品は集積回
路チップを搭載したテープフィルムに搭載、接続し、そ
のテープフィルムを切断することなく一つのパッケージ
に搭載することによって、その集積回路チップと搭載部
品間の配線が長くなり電気特性に悪影響が生ずるのを防
ぐ。また、上記搭載された集積回路間や部品間を接続す
る配線部品には、テープフィルム上に配線の形成された
配線部品を用いることによって、パッケージの外を経由
することなく短い配線で接続することが可能になり、遅
延時間の短縮や電気特性の改善が可能となる。またさら
に、上記搭載された集積回路間や部品間を接続する配線
部品上に受動素子、能動素子、集積回路チップを搭載す
ることによって、さらに複雑な回路もパッケージの外を
経由することなくテープフィルム上で形成することが可
能になり、遅延時間の短縮や電気特性の改善が可能とな
る。
According to the present invention, integrated circuit chips which are known to be connected in advance are connected to a tape film adjacent to each other, and the tape film is mounted on one package without cutting so that the integrated circuit chips It is possible to prevent an increase in the delay time due to the long wiring. In addition, parts such as capacitors that are known to be connected in advance are mounted on a tape film on which an integrated circuit chip is mounted, connected, and then mounted on a single package without cutting the tape film. This prevents the wiring between the components and the mounted parts from becoming long and adversely affecting the electrical characteristics. In addition, by using wiring components having wiring formed on a tape film for wiring components that connect the mounted integrated circuits and components, it is possible to connect with short wiring without passing through the outside of the package. It becomes possible to shorten the delay time and improve the electrical characteristics. Furthermore, by mounting a passive element, an active element, and an integrated circuit chip on the wiring components that connect the integrated circuits and the components that are mounted as described above, a tape film can be formed without passing even more complicated circuits outside the package. It becomes possible to form the above, and it becomes possible to shorten the delay time and improve the electric characteristics.

【0008】[0008]

【実施例】以下、本発明の実施例を、図面により詳細に
説明する。図1は、本発明の第1の実施例であるTAB
パッケージの構成を示し、複数のチップ(図では2チッ
プ)を有するマルチチップ構成になつている。図1
(a)のように、この実施例では、複数の集積回路搭載
エリアを有する配線101をテープフイルム102上に
繰り返し形成しておき、集積回路チップ103、104
を連続的に接続してゆく。そして、チップ103、10
4を接続する必要のある場合は、テープフィルム上にそ
の配線105を形成しておき接続する。その後に切断部
106でテープフィルムを切断し、図1(b)のように
配線101とパッケージ107を接続する。このため、
チップどうしの間隔D1は配線101、105の占める
面積によってのみ決まり、切断部106やパッケージ1
07による増加分はない。108はピンである。この実
施例では、図2のように集積回路チップ201、202
を基板203に搭載して接続する場合には、そのチップ
間隔はD2(D1とほぼ同じである)であり、図7
(a)の従来例のチップ間隔D5よりも遥かに小さくす
ることができる。また、チップ201、202間の信号
はフィルム上の配線204で接続可能であり、パッケー
ジのピン205や基板の配線206を経由する必要がな
く、図7(a)の従来例に比べて短い遅延時間での信号
伝送が可能となる。なお、TABパッケージ上の集積回
路チップを3チップ以上にした場合も、各チップを接続
する必要のある場合は、2チップの場合と同様にテープ
フィルム上にその配線105を形成しておけばよい。
Embodiments of the present invention will now be described in detail with reference to the drawings. FIG. 1 is a TAB which is a first embodiment of the present invention.
The structure of the package is shown, and it has a multi-chip structure having a plurality of chips (two chips in the figure). FIG.
As in (a), in this embodiment, the wiring 101 having a plurality of integrated circuit mounting areas is repeatedly formed on the tape film 102, and the integrated circuit chips 103 and 104 are formed.
Are connected continuously. And chips 103, 10
When it is necessary to connect the wiring 4, the wiring 105 is formed on the tape film and connected. After that, the tape film is cut at the cutting portion 106, and the wiring 101 and the package 107 are connected as shown in FIG. For this reason,
The distance D1 between the chips is determined only by the area occupied by the wirings 101 and 105, and is determined by the cutting portion 106 and the package 1.
There is no increase by 07. 108 is a pin. In this embodiment, as shown in FIG. 2, integrated circuit chips 201 and 202 are provided.
7 is mounted on the substrate 203 and is connected, the chip interval is D2 (which is almost the same as D1).
It can be made much smaller than the chip spacing D5 of the conventional example of (a). In addition, the signal between the chips 201 and 202 can be connected by the wiring 204 on the film, and it is not necessary to pass through the pin 205 of the package or the wiring 206 of the substrate. It enables signal transmission in time. Even when the number of integrated circuit chips on the TAB package is three or more, if it is necessary to connect each chip, the wiring 105 may be formed on the tape film as in the case of two chips. .

【0009】図3は、本発明の第2の実施例であるTA
Bパッケージの構成を示す。図3(a)のように、本実
施例では、集積回路搭載エリアとコンデンサ搭載エリア
を有する配線301をテープフイルム302上に繰り返
し形成しておき、集積回路チップ303、コンデンサ3
04を連続的に接続してゆく。その後に切断部305で
テープフィルムを切断し、図3(b)のように配線30
1とパッケージ306を接続する。このため、コンデン
サ304の位置は配線301の範囲内に任意に決めるこ
とができ、集積回路チップ303とコンデンサ304の
配線距離には切断部305やパッケージ306による増
加分はない。
FIG. 3 shows a TA which is a second embodiment of the present invention.
The structure of a B package is shown. As shown in FIG. 3A, in this embodiment, the wiring 301 having the integrated circuit mounting area and the capacitor mounting area is repeatedly formed on the tape film 302, and the integrated circuit chip 303 and the capacitor 3 are formed.
04 are connected continuously. After that, the tape film is cut at the cutting portion 305, and the wiring 30 is cut as shown in FIG.
1 and the package 306 are connected. Therefore, the position of the capacitor 304 can be arbitrarily determined within the range of the wiring 301, and the wiring distance between the integrated circuit chip 303 and the capacitor 304 is not increased by the cutting portion 305 or the package 306.

【0010】この実施例では、図4のように集積回路チ
ップ401を基板402に搭載しコンデンサ403と接
続する場合にも、フィルム上の配線404のみで接続す
ることが可能であり、パッケージのピン405、基板の
配線406を経由する必要はない。このため、従来例図
7(b)の構成ではコンデンサまでの距離がD6である
のに対し、この実施例では遥かにチップに近い位置D3
にコンデンサを搭載することができ、効果的に電気ノイ
ズを低減することが可能となる。
In this embodiment, even when the integrated circuit chip 401 is mounted on the substrate 402 and connected to the capacitor 403 as shown in FIG. 4, it is possible to connect only by the wiring 404 on the film, and the pin of the package is connected. It is not necessary to go through the wiring 405 and the wiring 406 of the substrate. Therefore, in the configuration of the conventional example of FIG. 7B, the distance to the capacitor is D6, whereas in this embodiment, the position D3 much closer to the chip is provided.
It is possible to mount a capacitor on, and it is possible to effectively reduce electrical noise.

【0011】なお、この実施例では1つの集積回路チッ
プを搭載したTABパッケージを示したが、複数の集積
回路チップを搭載したTABパッケージとしてもよいこ
とは云うまでもない。また、この実施例では部品として
コンデンサを搭載した場合を示したが、他の受動素子ま
たは能動素子を搭載するようにしてもよいことは云うま
でもない。
In this embodiment, the TAB package mounted with one integrated circuit chip is shown, but it goes without saying that a TAB package mounted with a plurality of integrated circuit chips may be used. In addition, although a capacitor is mounted as a component in this embodiment, it goes without saying that another passive element or active element may be mounted.

【0012】図5は、本発明の第3の実施例であるTA
Bパッケージの構成を示す。図5(a)のように、本実
施例では、集積回路搭載エリアと配線部品を接続する接
続エリア501とを有する配線502を、テープフイル
ム503上に繰り返し形成しておき、集積回路チップ5
04を連続的に接続してゆく。その後に切断部505で
テープフィルムを切断し、図5(b)に示すように、図
5(c)に示すような配線部品506を配線502に重
ね接続エリア501で接続し、さらに配線502とパッ
ケージ507を接続する。これによって、配線502だ
けでは不可能な複雑な配線をパッケージ内で実現するこ
とができる。配線部品506としては、テープフィルム
上に上記接続エリア501に対応する接続エリア50
1’と該接続エリア501’間を接続する配線を形成し
た部品が考えられる。また、上記接続エリア501’間
に受動素子または能動素子あるいは集積回路チップを接
続するようにしてもよい。さらに、上記部品に代えてパ
ッケージ表面に形成した配線を用いることや、金属線等
を用いることも可能である。また、これらを多層に使用
すること、併用することなども可能である。なお、この
実施例では1つの集積回路チップを搭載したTABパッ
ケージを示したが、複数の集積回路チップを搭載したT
ABパッケージとしてもよいことは云うまでもない。
FIG. 5 shows a TA which is a third embodiment of the present invention.
The structure of a B package is shown. As shown in FIG. 5A, in this embodiment, the wiring 502 having the integrated circuit mounting area and the connection area 501 for connecting the wiring components is repeatedly formed on the tape film 503, and the integrated circuit chip 5 is formed.
04 are connected continuously. After that, the tape film is cut at the cutting portion 505, and as shown in FIG. 5B, the wiring component 506 as shown in FIG. 5C is connected to the wiring 502 in the overlapping connection area 501, and further connected to the wiring 502. The package 507 is connected. As a result, a complicated wiring that cannot be achieved by the wiring 502 alone can be realized in the package. As the wiring component 506, a connection area 50 corresponding to the connection area 501 is formed on the tape film.
It is conceivable that there is a component in which wiring for connecting 1'and the connection area 501 'is formed. Further, a passive element or an active element or an integrated circuit chip may be connected between the connection areas 501 '. Further, it is possible to use wiring formed on the surface of the package instead of the above components, or to use a metal wire or the like. It is also possible to use these in multiple layers, to use in combination. Although the TAB package having one integrated circuit chip mounted therein is shown in this embodiment, the TAB package having a plurality of integrated circuit chips mounted thereon is used.
It goes without saying that an AB package may be used.

【0013】[0013]

【発明の効果】本発明によれば、コンパクトで信号伝送
の早い、かつ電気的ノイズを抑えた集積回路パッケージ
を実現することができる。またこれによって、計算機そ
の他高速な集積回路を使用する装置の性能をより一層の
向上することができる。
According to the present invention, it is possible to realize an integrated circuit package that is compact, has a fast signal transmission, and suppresses electrical noise. Further, this makes it possible to further improve the performance of a computer or other device using a high-speed integrated circuit.

【図面の簡単な説明】[Brief description of drawings]

【図1】本発明の第1の実施例のTABパッケージの構
成を示す図である。
FIG. 1 is a diagram showing a configuration of a TAB package according to a first embodiment of the present invention.

【図2】図1のTABパッケージにおける配線の経路を
説明するための図である。
FIG. 2 is a diagram for explaining a wiring route in the TAB package of FIG.

【図3】本発明の第2の実施例のTABパッケージの構
成を示す図である。
FIG. 3 is a diagram showing a configuration of a TAB package according to a second embodiment of the present invention.

【図4】図2のTABパッケージにおける、配線の経路
を説明するための図である。
FIG. 4 is a diagram for explaining a wiring route in the TAB package of FIG.

【図5】本発明の第3の実施例のTABパッケージの構
成を示す図である。
FIG. 5 is a diagram showing a configuration of a TAB package according to a third embodiment of the present invention.

【図6】TABパッケージの従来例を示す図である。FIG. 6 is a diagram showing a conventional example of a TAB package.

【図7】図6のTABパッケージにおける配線の経路を
説明するための図である。
FIG. 7 is a diagram for explaining a wiring route in the TAB package of FIG. 6;

【符号の説明】[Explanation of symbols]

101、204、301、404、502、601、7
04、708、714テープフィルム上の配線導体 102、302、503、602 テープフィルム 103、104、201、202、303、401、5
04、603、701、702、711 集積回路チッ
プ 106、305、505、604 テープフィルムの切
断部 107、207、306、407、507、605、7
08、718 パッケージ 205、307、405、508、606、705、7
07、715 パッケージのピン 203、402、703、712 基板 206、406、706、716 基板の配線 304、403、713 コンデンサ素子 717 基板のスルーホール 105 テープフィルム上で集積回路間を接続する配線 501、501’ 配線部品を接続するエリア 506 配線部品
101, 204, 301, 404, 502, 601, 7
04, 708, 714 Wiring conductors on tape film 102, 302, 503, 602 Tape film 103, 104, 201, 202, 303, 401, 5
04, 603, 701, 702, 711 Integrated circuit chips 106, 305, 505, 604 Tape film cutting portions 107, 207, 306, 407, 507, 605, 7
08,718 packages 205,307,405,508,606,705,7
07, 715 Package pins 203, 402, 703, 712 Substrate 206, 406, 706, 716 Substrate wiring 304, 403, 713 Capacitor element 717 Substrate through hole 105 Wiring for connecting integrated circuits on a tape film 501, 501 'area for connecting wiring parts 506 wiring parts

フロントページの続き (72)発明者 中込 儀延 東京都国分寺市東恋ケ窪1丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 橘 大 東京都国分寺市東恋ケ窪1丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 新谷 洋一 東京都千代田区神田駿河台四丁目6番地 株式会社日立製作所内 (72)発明者 濱中 直樹 東京都国分寺市東恋ケ窪1丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 伊藤 昌尚 東京都国分寺市東恋ケ窪1丁目280番地 株式会社日立製作所中央研究所内Front page continued (72) Inventor Yoshinobu Nakagome 1-280, Higashi Koikekubo, Kokubunji City, Tokyo Central Research Laboratory, Hitachi, Ltd. (72) Inventor, 1-280 Higashi Koikekubo, Kokubunji City, Tokyo Metropolitan Hitachi, Ltd. In-house (72) Yoichi Shintani 4, 6 Kanda Surugadai, Chiyoda-ku, Tokyo Hitachi, Ltd. (72) Inventor Naoki Hamanaka 1-280, Higashi Koikeku, Kokubunji, Tokyo Hitachi Central Research Laboratory (72) Invention Masato Ito 1-280, Higashi Koigokubo, Kokubunji City, Tokyo Inside Hitachi Central Research Laboratory

Claims (7)

【特許請求の範囲】[Claims] 【請求項1】 絶縁テープフィルム上に導電配線を形成
し、その配線を集積回路チップ及びそれを搭載するパッ
ケージにそれぞれ接続することによってそれらを電気的
に接続するTABパッケージにおいて、 同一絶縁テープフィルム上に複数の前記導電配線を形成
すると共に、該各導電配線に接続される各集積回路チッ
プ間を接続する接続配線を前記絶縁同一テープフィルム
上に形成し、前記各導電配線及び接続配線を各集積回路
チップに接続し、かつ前記各導電配線を前記パッケージ
に接続することを特徴とするTABパッケージ。
1. A TAB package in which conductive wiring is formed on an insulating tape film, and the wiring is electrically connected to an integrated circuit chip and a package on which the integrated circuit chip is mounted by electrically connecting the wiring to the same insulating tape film. And forming a plurality of the conductive wirings on the insulating same tape film and connecting the integrated circuit chips connected to each conductive wiring on the insulating same tape film. A TAB package connected to a circuit chip and each of the conductive wires connected to the package.
【請求項2】 絶縁テープフィルム上に導電配線を形成
し、その配線を集積回路チップ及びそれを搭載するパッ
ケージにそれぞれ接続することによってそれらを電気的
に接続するTABパッケージにおいて、 同一絶縁テープフイルム上に集積回路チップ搭載エリア
と部品搭載エリアを有する導電配線を形成し、該導電配
線の集積回路チップ搭載エリアに集積回路チップを接続
し、該導電配線の部品搭載エリアに単体の受動素子また
は能動素子を接続し、かつ前記各導電配線を前記パッケ
ージに接続することを特徴とするTABパッケージ。
2. A TAB package in which conductive wiring is formed on an insulating tape film, and the wiring is electrically connected to an integrated circuit chip and a package in which the wiring is mounted, respectively, in the same insulating tape film. A conductive wiring having an integrated circuit chip mounting area and a component mounting area is formed on the conductive wiring, the integrated circuit chip is connected to the integrated circuit chip mounting area of the conductive wiring, and a single passive element or active element is mounted in the conductive wiring component mounting area. A TAB package, characterized in that each of the conductive wires is connected to the package.
【請求項3】 請求項1記載のTABパッケージにおい
て、 前記導電配線を集積回路チップ搭載エリアと部品搭載エ
リアを有する導電配線とし、該導電配線の集積回路チッ
プ搭載エリアに集積回路チップを接続し、該導電配線の
部品搭載エリアに単体の受動素子または能動素子を接続
することを特徴とするTABパッケージ。
3. The TAB package according to claim 1, wherein the conductive wiring is a conductive wiring having an integrated circuit chip mounting area and a component mounting area, and the integrated circuit chip is connected to the integrated circuit chip mounting area of the conductive wiring. A TAB package, wherein a single passive element or active element is connected to a component mounting area of the conductive wiring.
【請求項4】 絶縁テープフィルム上に導電配線を形成
し、その配線を集積回路チップ及びそれを搭載するパッ
ケージにそれぞれ接続することによってそれらを電気的
に接続するTABパッケージにおいて、 同一絶縁テープフイルム上に集積回路チップ搭載エリア
と配線部品接続エリアを有する導電配線を形成し、該導
電配線の集積回路チップ搭載エリアに集積回路チップを
接続し、該導電配線の配線部品接続エリアに配線部品を
接続し、かつ前記各導電配線を前記パッケージに接続し
てなり、前記配線部品は絶縁テープフイルム上に前記配
線部品接続エリアに対応する接続エリアと所定の該各接
続エリア間を接続する配線とを形成した部品であること
を特徴とするTABパッケージ。
4. A TAB package in which conductive wiring is formed on an insulating tape film, and the wiring is electrically connected to an integrated circuit chip and a package on which the wiring is mounted, respectively, in the same insulating tape film. Forming a conductive wiring having an integrated circuit chip mounting area and a wiring component connection area, connecting an integrated circuit chip to the integrated circuit chip mounting area of the conductive wiring, and connecting a wiring component to the wiring component connecting area of the conductive wiring And each of the conductive wirings is connected to the package, and the wiring component is formed on an insulating tape film with a connection area corresponding to the wiring component connection area and a predetermined wiring connecting between the respective connection areas. A TAB package that is a component.
【請求項5】 請求項1記載のTABパッケージにおい
て、 前記導電配線を集積回路チップ搭載エリアと配線部品接
続エリアを有する導電配線とし、該導電配線の集積回路
チップ搭載エリアに集積回路チップを接続し、該導電配
線の配線部品接続エリアに配線部品を接続し、かつ前記
各導電配線を前記パッケージに接続してなり、前記配線
部品は絶縁テープフイルム上に前記配線部品接続エリア
に対応する接続エリアと所定の該各接続エリア間を接続
する配線とを形成した部品であることを特徴とするTA
Bパッケージ。
5. The TAB package according to claim 1, wherein the conductive wiring is a conductive wiring having an integrated circuit chip mounting area and a wiring component connection area, and the integrated circuit chip is connected to the integrated circuit chip mounting area of the conductive wiring. A wiring component is connected to the wiring component connection area of the conductive wiring, and each of the conductive wirings is connected to the package, and the wiring component is a connection area corresponding to the wiring component connection area on the insulating tape film. TA, which is a component formed with a predetermined wiring for connecting between the respective connection areas
B package.
【請求項6】 請求項2または請求項3記載のTABパ
ッケージにおいて、 前記導電配線に配線部品接続エリアを設け、該導電配線
の配線部品接続エリアに配線部品を接続してなり、前記
配線部品は絶縁テープフイルム上に前記配線部品接続エ
リアに対応する接続エリアと所定の該各接続エリア間を
接続する配線とを形成した部品であることを特徴とする
TABパッケージ。
6. The TAB package according to claim 2, wherein the conductive wiring is provided with a wiring component connection area, and the wiring component is connected to the wiring component connection area of the conductive wiring. A TAB package, which is a component in which a connection area corresponding to the wiring component connection area and a predetermined wiring for connecting between the respective connection areas are formed on an insulating tape film.
【請求項7】 請求項4乃至請求項6のいずれかの請求
項記載のTABパッケージにおいて、 前記配線部品上の所定の前記各接続エリア間を接続する
配線を各接続エリア間を単体の受動素子または能動素子
あるいは集積回路チップを介して接続する配線とするこ
とを特徴とするTABパッケージ。
7. The TAB package according to any one of claims 4 to 6, wherein a wiring that connects between the predetermined connection areas on the wiring component is a single passive element between the connection areas. Alternatively, the TAB package is characterized in that the wiring is connected through an active element or an integrated circuit chip.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010239126A (en) * 2009-03-09 2010-10-21 Shinko Electric Ind Co Ltd Semiconductor device and method of manufacturing the same
TWI412109B (en) * 2009-05-20 2013-10-11 Innolux Corp Chip package

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010239126A (en) * 2009-03-09 2010-10-21 Shinko Electric Ind Co Ltd Semiconductor device and method of manufacturing the same
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