JPH08335631A - Electroless au plating method and hole filing method using this method - Google Patents
Electroless au plating method and hole filing method using this methodInfo
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、無電解金めっき方法に
関し、特に微細トレンチおよび微細ホールを無電解金め
っき方法により埋め込む方法に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an electroless gold plating method, and more particularly, to a method for filling fine trenches and fine holes by an electroless gold plating method.
【０００２】[0002]
【従来の技術】半導体素子の微細化、高集積化に伴い、
サブミクロンオーダーの配線ルールが要求されるように
なっている。さらには、下層配線と上層配線との間を接
続するためのスルーホールの口径もサブミクロンオーダ
ーとなり、アスペクト比も１以上のものが要求されてい
る。また、配線金属としては、比抵抗が低く、エレクト
ロマイグレーション耐性に優れている金（Ａｕ）が有望
である。2. Description of the Related Art With the miniaturization and high integration of semiconductor elements,
Submicron order wiring rules are required. Further, the diameter of the through hole for connecting the lower layer wiring and the upper layer wiring is on the order of submicrons, and the aspect ratio is required to be 1 or more. Further, as a wiring metal, gold (Au), which has a low specific resistance and excellent electromigration resistance, is promising.
【０００３】高アスペクト比の微細トレンチや微細ホー
ルをＡｕで埋め込むには、通常スパッタ法が用いられ
た。この方法は堆積速度が大きく、量産性にも優れてい
るが、段差被覆性が十分ではなく、高アスペクト比の微
細トレンチや微細ホールを埋め込むことはできない。そ
こで、無電解めっき法によりＡｕを選択的に埋め込む方
法が開発された。この方法は、例えば佐野によって特開
昭６３−２１１６４９号公報に示されている。図４
（ａ）〜（ｅ）に示されるように、第１層配線８上の層
間絶縁膜９に形成されたスルーホール１０を、第１層配
線８のＡｕ層４を触媒層として、無電解金めっき法によ
りＡｕめっき層１１で選択的に埋め込む方法である。こ
の方法により、高アスペクト比の微細ホールあるいは微
細トレンチの埋め込みが可能であった。さらにその上に
第２層配線１５を形成することにより、多層配線が形成
可能であった。To fill fine trenches and fine holes having a high aspect ratio with Au, a sputtering method is usually used. Although this method has a high deposition rate and is excellent in mass productivity, it does not have sufficient step coverage and cannot fill fine trenches or holes with a high aspect ratio. Therefore, a method of selectively embedding Au by an electroless plating method has been developed. This method is disclosed, for example, by Sano in JP-A-63-211649. FIG.
As shown in (a) to (e), the through hole 10 formed in the interlayer insulating film 9 on the first layer wiring 8 is formed by using the Au layer 4 of the first layer wiring 8 as a catalyst layer. This is a method in which the Au plating layer 11 is selectively embedded by a plating method. By this method, it was possible to fill a fine hole or a fine trench with a high aspect ratio. Further, by forming the second layer wiring 15 thereon, it was possible to form a multilayer wiring.
【０００４】[0004]
【発明が解決しようとする課題】従来の無電解金めっき
法による微細トレンチおよび微細ホールへの埋め込みに
おいては、埋め込み速度が小さいため、スループットが
低くなるという問題が発生した。また、微細なトレンチ
およびホールほど埋め込み速度が低下するマイクロロー
ディング効果が問題になった。例えば、金塩として一価
の金の亜硫酸塩を用い、還元剤にヒドラジンを用いた無
電解金めっき浴（Ａｕ濃度８ｇ／ｌ）の場合、７０℃に
おいて、広い開口部でのめっき速度は約０．３μｍ／ｈ
である。直径０．５μｍ、アスペクト比１のスルーホー
ルの場合、埋め込み速度は約０．１５μｍ／ｈに低下す
る。In the burying in the fine trenches and the fine holes by the conventional electroless gold plating method, there is a problem that the throughput is low because the burying speed is low. In addition, the problem is the microloading effect in which the filling speed decreases as the trenches and holes become finer. For example, in the case of an electroless gold plating bath (Au concentration 8 g / l) using monovalent gold sulfite as the gold salt and hydrazine as the reducing agent, the plating rate at a wide opening is about 70 ° C. 0.3 μm / h
Is. In the case of a through hole having a diameter of 0.5 μm and an aspect ratio of 1, the filling speed is reduced to about 0.15 μm / h.
【０００５】これらの問題点の原因は触媒層として用い
られているＡｕの触媒活性が低いためである。Ａｕより
も触媒活性の大きい金属として白金（Ｐｔ）が考えられ
る。しかし、Ｐｔを触媒層に用いた場合、めっき膜の密
着性などに問題があり、実用的ではない。The cause of these problems is that the catalytic activity of Au used as the catalyst layer is low. Platinum (Pt) is considered as a metal having a catalytic activity higher than that of Au. However, when Pt is used for the catalyst layer, there is a problem with the adhesion of the plating film, which is not practical.
【０００６】[0006]
【課題を解決するための手段】本発明の目的は、大きな
めっき速度を有する無電解金めっき法を提供し、さらに
は、マイクロローディング効果を抑制し、かつ大きな埋
め込み速度で、無電解金めっき法により微細トレンチお
よび微細ホールを埋め込む方法を提供することにある。SUMMARY OF THE INVENTION An object of the present invention is to provide an electroless gold plating method having a high plating rate, and further, to suppress the microloading effect and at a high embedding speed, an electroless gold plating method. To provide a method for filling a fine trench and a fine hole.
【０００７】このため本発明の無電解金めっき方法は、
基板上に白金層を堆積する工程と、前記白金層上に金層
を前記白金層が部分的に露出するように薄く堆積する工
程と、前記金層を触媒層として無電解めっき法により金
めっき層を堆積する工程を含むことにより、上記目的を
達成している。Therefore, the electroless gold plating method of the present invention is
Depositing a platinum layer on a substrate, depositing a thin gold layer on the platinum layer so that the platinum layer is partially exposed, and gold plating by electroless plating using the gold layer as a catalyst layer The above objects are achieved by including the step of depositing layers.
【０００８】前記薄く堆積する金層は、２０ｎｍ以下が
望ましい。The thin gold layer is preferably 20 nm or less.
【０００９】[0009]
【作用】本発明の方法において、Ｐｔ層上にＡｕを堆積
する場合、Ａｕは初期的には島状成長する。Ａｕの厚さ
が２０ｎｍ以下の場合には、触媒活性の大きいＰｔ層が
部分的に露出するような状態となり、また、表面のラフ
ネスが大きく表面エネルギーの大きな状態となる。した
がって、大きな触媒活性を持った下地層が形成される。
そのため、触媒層にＡｕ層のみを用いる場合に比べて、
埋め込み速度が増大する。また、島状成長したＡｕの島
の大きさは、トレンチやホールの大きさに比べて非常に
小さいため、微細トレンチや微細ホールの底部において
も、十分な触媒活性が得られる。したがって、マイクロ
ローディング効果を抑制できる。また、Ａｕ層が存在す
るため、触媒層にＰｔ層のみを用いる場合に発生する密
着性低下のような問題も発生しない。In the method of the present invention, when Au is deposited on the Pt layer, Au initially grows in an island shape. When the thickness of Au is 20 nm or less, the Pt layer having high catalytic activity is partially exposed, and the surface roughness is large and the surface energy is large. Therefore, an underlayer having a large catalytic activity is formed.
Therefore, compared with the case where only the Au layer is used for the catalyst layer,
The embedding speed is increased. Further, the size of the islands of Au grown in an island shape is much smaller than the sizes of the trenches and holes, so that sufficient catalytic activity can be obtained even at the bottoms of the fine trenches and the fine holes. Therefore, the microloading effect can be suppressed. Further, since the Au layer is present, the problem such as the decrease in adhesion which occurs when only the Pt layer is used for the catalyst layer does not occur.
【００１０】[0010]
【実施例】次に本発明の第１の実施例として、無電解金
めっき法を用いた多層配線構造の形成方法について、図
１（ａ）〜（ｅ）を参照して説明する。図１（ａ）〜
（ｅ）は、本発明の実施例を説明するための、工程順に
示した多層配線構造の模式断面図である。EXAMPLE Next, as a first example of the present invention, a method of forming a multilayer wiring structure using an electroless gold plating method will be described with reference to FIGS. 1 (a) to 1 (e). FIG. 1 (a)-
6E is a schematic cross-sectional view of the multilayer wiring structure shown in the order of steps for explaining the embodiment of the present invention. FIG.
【００１１】まず、図１（ａ）に示すように、下地１上
に、第１のチタン（Ｔｉ）層２（厚さ５０ｎｍ）、第１
のＰｔ層３（厚さ１５０ｎｍ）、第１のＡｕ層４（厚さ
３５０ｎｍ）を順にスパッタ法により堆積する。ここ
で、第１のＰｔ層３はバリアメタルとして働き、第１の
Ｔｉ層２は下地１と第１のＰｔ層３との密着性を向上さ
せる働きをする。さらに、第１のＡｕ層４上に、第２の
Ｔｉ層５（厚さ１０ｎｍ）、第２のＰｔ層６（厚さ１０
ｎｍ）、第２のＡｕ層７（厚さ１２ｎｍ）を順にスパッ
タ法により堆積する。ここで、第２のＰｔ層６と第２の
Ａｕ層７は無電解金めっきの触媒層となり、第２のＴｉ
層５は第１のＡｕ層４と第２のＰｔ層６との密着性を向
上させる働きをする。次に、フォトレジストを用いたリ
ソグラフィ法によるパターニングと、アルゴンガスを用
いたイオンミリング法により、第１のＴｉ層２、第１の
Ｐｔ層３、第１のＡｕ層４、第２のＴｉ層５、第２のＰ
ｔ層６、第２のＡｕ層７の各層を連続してエッチング
し、第１層配線８を形成する。First, as shown in FIG. 1 (a), a first titanium (Ti) layer 2 (thickness: 50 nm) and a first titanium (Ti) layer 2 are formed on a base 1.
Pt layer 3 (thickness 150 nm) and first Au layer 4 (thickness 350 nm) are sequentially deposited by the sputtering method. Here, the first Pt layer 3 functions as a barrier metal, and the first Ti layer 2 functions to improve the adhesion between the base 1 and the first Pt layer 3. Further, a second Ti layer 5 (thickness 10 nm) and a second Pt layer 6 (thickness 10) are formed on the first Au layer 4.
nm) and the second Au layer 7 (thickness: 12 nm) are sequentially deposited by the sputtering method. Here, the second Pt layer 6 and the second Au layer 7 serve as a catalyst layer for electroless gold plating, and
The layer 5 functions to improve the adhesion between the first Au layer 4 and the second Pt layer 6. Next, the first Ti layer 2, the first Pt layer 3, the first Au layer 4, and the second Ti layer are patterned by a lithography method using a photoresist and an ion milling method using an argon gas. 5, the second P
Each layer of the t layer 6 and the second Au layer 7 is continuously etched to form the first layer wiring 8.
【００１２】次に、図１（ｂ）に示すように、層間絶縁
膜９としてＳｉＯ2 を、ＳｉＨ4 とＯ2 を用いた化学的
気相成長（ＣＶＤ）法により５００ｎｍ堆積する。Next, as shown in FIG. 1B, SiO 2 is deposited as an interlayer insulating film 9 to a thickness of 500 nm by a chemical vapor deposition (CVD) method using SiH 4 and O 2 .
【００１３】次に、図１（ｃ）に示すように、リソグラ
フィ法によるパターニングを行った後、ＣＦ4 を用いた
反応性イオンエッチング（ＲＩＥ）法による異方性エッ
チングにより、層間絶縁膜９にスルーホール１０を形成
し、スルーホール１０の底部に第２のＡｕ層７を露出さ
せる。スルーホールの直径は例えば０．５〜１μｍとす
る。Next, as shown in FIG. 1C, after patterning by the lithographic method, anisotropic etching by the reactive ion etching (RIE) method using CF 4 is performed to form the interlayer insulating film 9. The through hole 10 is formed, and the second Au layer 7 is exposed at the bottom of the through hole 10. The diameter of the through hole is, eg, 0.5-1 μm.
【００１４】次に、図１（ｄ）に示すように、前段階ま
でに得られたものをそのまま無電解金めっき液に浸漬す
る。スルーホール１０の底部に露出した第２のＡｕ層７
上のみに選択的にめっきが起こる。スルーホール１０が
Ａｕめっき層１１によって完全に埋め込まれるまで、め
っきを行う。金塩として一価の金の亜硫酸塩を用い、還
元剤にヒドラジンを用いた無電解金めっき浴（Ａｕ濃度
８ｇ／ｌ）の場合、７０℃において、直径０．５μｍ以
上のスルーホールの埋め込み速度は約０．６μｍ／ｈと
大きく、さらには埋め込み速度はスルーホールの直径に
ほとんど依存しない。Next, as shown in FIG. 1 (d), the product obtained up to the previous stage is immersed in the electroless gold plating solution as it is. The second Au layer 7 exposed at the bottom of the through hole 10.
Plating occurs selectively only on the top. Plating is performed until the through hole 10 is completely filled with the Au plating layer 11. In the case of an electroless gold plating bath (Au concentration 8 g / l) using monovalent gold sulfite as a gold salt and hydrazine as a reducing agent, the filling speed of a through hole having a diameter of 0.5 μm or more at 70 ° C. Is as large as about 0.6 μm / h, and the burying speed hardly depends on the diameter of the through hole.
【００１５】次に、図１（ｅ）に示すように、層間絶縁
膜９上およびＡｕめっき層１１上に、第３のＴｉ層１２
（厚さ５０ｎｍ）、第３のＰｔ層１３（厚さ１５０ｎ
ｍ）、第３のＡｕ層１４（厚さ３５０ｎｍ）を順にスパ
ッタ法により堆積する。次に、リソグラフィ法によるパ
ターニングと、アルゴンガスを用いたイオンミリング法
により、第３のＴｉ層１２、第３のＰｔ層１３、第３の
Ａｕ層１４の各層を連続してエッチングし、第２層配線
１５を形成する。Next, as shown in FIG. 1E, the third Ti layer 12 is formed on the interlayer insulating film 9 and the Au plating layer 11.
(Thickness 50 nm), third Pt layer 13 (thickness 150 n
m) and a third Au layer 14 (thickness: 350 nm) are sequentially deposited by the sputtering method. Next, each layer of the third Ti layer 12, the third Pt layer 13, and the third Au layer 14 is continuously etched by patterning by the lithography method and ion milling method using argon gas. The layer wiring 15 is formed.
【００１６】以上述べた工程により、無電解金めっき法
を用いて、微細スルーホールを有する多層配線を形成す
ることが可能となる。ここでは、微細スルーホールの埋
め込みについて説明したが、同様なプロセスにより微細
トレンチを埋め込み、Ａｕ配線を形成することも可能で
ある。By the steps described above, it becomes possible to form a multilayer wiring having fine through holes by using the electroless gold plating method. Here, the filling of the fine through holes has been described, but it is also possible to form the Au wiring by filling the fine trenches by a similar process.
【００１７】本発明の実施例においては、第１層配線と
第２層配線にＴｉ／Ｐｔ／Ａｕ積層膜を用いたが、Ａｌ
−Ｓｉ−Ｃｕ／ＴｉＮ積層膜など、他の配線金属を用い
てもよい。また、各層の厚さはここで述べた値である必
要はないが、第２のＡｕ層７は厚さ２０ｎｍ以下が望ま
しい。In the embodiment of the present invention, the Ti / Pt / Au laminated film is used for the first layer wiring and the second layer wiring.
Other wiring metals such as -Si-Cu / TiN laminated film may be used. The thickness of each layer does not have to be the value described here, but the thickness of the second Au layer 7 is preferably 20 nm or less.
【００１８】次に本発明の第２の実施例として、無電解
金めっき法を用いた多層配線構造の形成方法について、
図２、図３を参照して説明する。図２、図３は、本発明
の実施例を説明するための、工程順に示した多層配線構
造の模式断面図である。Next, as a second embodiment of the present invention, a method for forming a multilayer wiring structure using electroless gold plating will be described.
This will be described with reference to FIGS. 2 and 3. 2 and 3 are schematic cross-sectional views of a multilayer wiring structure shown in the order of steps for explaining the embodiment of the present invention.
【００１９】まず、図２（ａ）に示すように、下地１上
に、第１のＴｉ層２（厚さ５０ｎｍ）、第１のＰｔ層３
（厚さ１５０ｎｍ）、第１のＡｕ層４（厚さ３５０ｎ
ｍ）、第２のＴｉ層５（厚さ１０ｎｍ）を順にスパッタ
法により堆積する。ここで、第２のＴｉ層５は第１のＡ
ｕ層４と次に述べる層間絶縁膜との密着性を向上させる
働きをする。次に、フォトレジストを用いたリソグラフ
ィ法によるパターニングと、アルゴンガスを用いたイオ
ンミリング法により、第１のＴｉ層２、第１のＰｔ層
３、第１のＡｕ層４、第２のＴｉ層５の各層を連続して
エッチングし、第１層配線８を形成する。First, as shown in FIG. 2A, a first Ti layer 2 (thickness: 50 nm) and a first Pt layer 3 are formed on a base 1.
(Thickness 150 nm), first Au layer 4 (thickness 350 n
m) and the second Ti layer 5 (thickness 10 nm) are sequentially deposited by the sputtering method. Here, the second Ti layer 5 is formed of the first A
It functions to improve the adhesion between the u layer 4 and the interlayer insulating film described below. Next, the first Ti layer 2, the first Pt layer 3, the first Au layer 4, and the second Ti layer are patterned by a lithography method using a photoresist and an ion milling method using an argon gas. The layers 5 are successively etched to form the first layer wiring 8.
【００２０】次に、図２（ｂ）に示すように、層間絶縁
膜９としてＳｉＯ2 を、ＳｉＨ4 とＯ2 を用いたＣＶＤ
法により５００ｎｍ堆積する。Next, as shown in FIG. 2B, CVD using SiO 2 and SiH 4 and O 2 as the interlayer insulating film 9 is performed.
Method to deposit 500 nm.
【００２１】次に、図２（ｃ）に示すように、フォトレ
ジスト１６を用いたリソグラフィ法によるパターニング
を行う。Next, as shown in FIG. 2C, patterning is performed by using the photoresist 16 by a lithography method.
【００２２】次に、図２（ｄ）に示すように、ＣＦ4 を
用いた反応性イオンエッチング（ＲＩＥ）法による異方
性エッチングにより、層間絶縁膜９にスルーホール１０
を形成し、スルーホール１０の底部に第２のＴｉ層５を
露出させる。次に、バッファードフッ酸などによる等方
性エッチングにより短時間エッチングし、スルーホール
径をフォトレジスト１６の開口部よりも少し大きくす
る。スルーホールの直径は例えば０．５〜１μｍとなる
ようにする。Next, as shown in FIG. 2D, through holes 10 are formed in the interlayer insulating film 9 by anisotropic etching by reactive ion etching (RIE) method using CF 4.
To expose the second Ti layer 5 at the bottom of the through hole 10. Next, isotropic etching with buffered hydrofluoric acid or the like is performed for a short time to make the diameter of the through hole slightly larger than the opening of the photoresist 16. The diameter of the through hole is set to, for example, 0.5 to 1 μm.
【００２３】次に、図２（ｅ）に示すように、第２のＰ
ｔ層６（厚さ２０ｎｍ）および第２のＡｕ層７（厚さ２
４ｎｍ）を順に真空蒸着法により堆積する。ここで、第
２のＰｔ層６と第２のＡｕ層７は無電解金めっきの触媒
層となる。フォトレジスト１６がオーバーハング形状に
なっているため、スルーホール１０の側面に付着せず、
底部のみに第２のＰｔ層６（厚さ約１０ｎｍ）および第
２のＡｕ層７（厚さ約１２ｎｍ）を堆積できる。Next, as shown in FIG. 2 (e), a second P
t layer 6 (thickness 20 nm) and second Au layer 7 (thickness 2
4 nm) is sequentially deposited by a vacuum evaporation method. Here, the second Pt layer 6 and the second Au layer 7 serve as a catalyst layer for electroless gold plating. Since the photoresist 16 has an overhang shape, it does not adhere to the side surface of the through hole 10,
A second Pt layer 6 (about 10 nm thick) and a second Au layer 7 (about 12 nm thick) can be deposited only on the bottom.
【００２４】次に、図２（ｆ）に示すように、フォトレ
ジスト１６をリフトオフして除去し、スルーホール１０
の底部のみに触媒層を残す。Next, as shown in FIG. 2F, the photoresist 16 is lifted off and removed, and the through hole 10 is removed.
Leaving the catalyst layer only at the bottom of the.
【００２５】次に、図３（ｇ）に示すように、前段階ま
でに得られたものをそのまま無電解金めっき液に浸漬す
る。スルーホール１０の底部の第２のＡｕ層７上のみに
選択的にめっきが起こる。スルーホール１０がＡｕめっ
き層１１によって完全に埋め込まれるまで、めっきを行
う。Next, as shown in FIG. 3 (g), the product obtained up to the previous stage is immersed in the electroless gold plating solution as it is. Plating occurs selectively only on the second Au layer 7 at the bottom of the through hole 10. Plating is performed until the through hole 10 is completely filled with the Au plating layer 11.
【００２６】次に、図３（ｈ）に示すように、層間絶縁
膜９上およびＡｕめっき層１１上に、第３のＴｉ層１２
（厚さ５０ｎｍ）、第３のＰｔ層１３（厚さ１５０ｎ
ｍ）、第３のＡｕ層１４（厚さ３５０ｎｍ）を順にスパ
ッタ法により堆積する。次に、リソグラフィ法によるパ
ターニングと、アルゴンガスを用いたイオンミリング法
により、第３のＴｉ層１２、第３のＰｔ層１３、第３の
Ａｕ層１４の各層を連続してエッチングし、第２層配線
１５を形成する。Next, as shown in FIG. 3H, a third Ti layer 12 is formed on the interlayer insulating film 9 and the Au plating layer 11.
(Thickness 50 nm), third Pt layer 13 (thickness 150 n
m) and a third Au layer 14 (thickness: 350 nm) are sequentially deposited by the sputtering method. Next, each layer of the third Ti layer 12, the third Pt layer 13, and the third Au layer 14 is continuously etched by patterning by the lithography method and ion milling method using argon gas. The layer wiring 15 is formed.
【００２７】以上述べた工程により、無電解金めっき法
を用いて、微細スルーホールを有する多層配線を形成す
ることが可能となる。ここでは、微細スルーホールの埋
め込みについて説明したが、同様なプロセスにより微細
トレンチを埋め込み、Ａｕ配線を形成することも可能で
ある。By the steps described above, it becomes possible to form a multilayer wiring having fine through holes by using the electroless gold plating method. Here, the filling of the fine through holes has been described, but it is also possible to form the Au wiring by filling the fine trenches by a similar process.
【００２８】本発明の実施例においては、第１層配線と
第２層配線に他の配線材料を用いてもよい。また、各層
の厚さはここで述べた値である必要はないが、第２のＡ
ｕ層７は厚さ２０ｎｍ以下が望ましい。図２（ｅ）に示
されるようなオーバーハング形状のフォトレジストを形
成するには、ここで説明した方法以外に、フォトレジス
トの熱処理によるリフローを利用してもよい。In the embodiment of the present invention, other wiring materials may be used for the first layer wiring and the second layer wiring. The thickness of each layer does not have to be the value described here, but the thickness of the second A
The thickness of the u layer 7 is preferably 20 nm or less. In order to form a photoresist having an overhang shape as shown in FIG. 2E, reflow by heat treatment of the photoresist may be used in addition to the method described here.
【００２９】[0029]
【発明の効果】以上説明したように、本発明の無電解金
めっき方法においては、めっき速度が向上すると同時
に、微細トレンチあるいは微細ホールを埋め込む場合に
は、埋め込み速度がホール径などに依存するマイクロロ
ーディング効果を抑制できる。したがって、本発明によ
り、直径０．５μｍの微細コンタクトホールやスルーホ
ールを有するＭＥＳＦＥＴやＨＪＦＥＴを、高いスルー
プットで形成できる。As described above, in the electroless gold plating method of the present invention, the plating rate is improved, and at the same time when the fine trenches or the fine holes are filled, the filling rate depends on the hole diameter or the like. The loading effect can be suppressed. Therefore, according to the present invention, MESFETs and HJFETs having fine contact holes and through holes having a diameter of 0.5 μm can be formed with high throughput.
【図１】本発明の第１の実施例を説明するための、工程
順に示した多層配線構造の模式断面図である。FIG. 1 is a schematic cross-sectional view of a multilayer wiring structure shown in order of steps for explaining a first embodiment of the present invention.
【図２】本発明の第２の実施例を説明するための、工程
順に示した多層配線構造の模式断面図である。FIG. 2 is a schematic cross-sectional view of a multilayer wiring structure shown in the order of steps for explaining a second embodiment of the present invention.
【図３】本発明の第２の実施例を説明するための、工程
順に示した多層配線構造の模式断面図である（図２の続
き）。FIG. 3 is a schematic cross-sectional view of the multilayer wiring structure shown in order of steps for explaining the second embodiment of the present invention (sequential to FIG. 2).
【図４】従来の多層配線の製造方法を説明するための、
多層配線構造の模式断面図である。FIG. 4 is a view for explaining a conventional method for manufacturing a multilayer wiring,
It is a schematic cross section of a multilayer wiring structure.
１ 下地 ２ 第１のＴｉ層 ３ 第１のＰｔ層 ４ 第１のＡｕ層 ５ 第２のＴｉ層 ６ 第２のＰｔ層 ７ 第２のＡｕ層 ８ 第１層配線 ９ 層間絶縁膜 １０ スルーホール １１ Ａｕめっき層 １２ 第３のＴｉ層 １３ 第３のＰｔ層 １４ 第３のＡｕ層 １５ 第２層配線 １６ フォトレジスト DESCRIPTION OF SYMBOLS 1 Underlayer 2 1st Ti layer 3 1st Pt layer 4 1st Au layer 5 2nd Ti layer 6 2nd Pt layer 7 2nd Au layer 8 1st layer wiring 9 Interlayer insulating film 10 Through hole 11 Au plated layer 12 Third Ti layer 13 Third Pt layer 14 Third Au layer 15 Second layer wiring 16 Photoresist
Claims (4)
白金層上に金層を前記白金層が部分的に露出するように
薄く堆積する工程と、前記金層を触媒層として無電解め
っき法により金めっき層を堆積する工程を含むことを特
徴とする無電解金めっき方法。1. A step of depositing a platinum layer on a substrate, a step of thinly depositing a gold layer on the platinum layer so that the platinum layer is partially exposed, and an electroless method using the gold layer as a catalyst layer. An electroless gold plating method comprising a step of depositing a gold plating layer by a plating method.
いることを特徴とする微細トレンチの埋め込み方法。2. A method of burying a fine trench, which uses the electroless gold plating method according to claim 1.
いることを特徴とする微細ホールの埋め込み方法。3. A method of embedding fine holes, characterized by using the electroless gold plating method according to claim 1.
白金層上に金層を前記白金層が部分的に露出するように
薄く堆積する工程と、前記金層の上に絶縁膜を形成する
工程と、前記絶縁膜にスルーホールを形成し、スルーホ
ールの底部に前記金層を露出させる工程と、前記金層を
触媒層として無電解めっき法により金めっき層を堆積す
る工程と、前記金めっき層上に配線金属を形成する工程
とを有する配線形成方法。4. A step of depositing a platinum layer on a substrate, a step of thinly depositing a gold layer on the platinum layer so that the platinum layer is partially exposed, and an insulating film on the gold layer. A step of forming, forming a through hole in the insulating film, exposing the gold layer at the bottom of the through hole, depositing a gold plating layer by electroless plating using the gold layer as a catalyst layer, And a step of forming a wiring metal on the gold plating layer.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14032295A JP2737702B2 (en) | 1995-06-07 | 1995-06-07 | Electroless plating method, embedding method and wiring forming method using the method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14032295A JP2737702B2 (en) | 1995-06-07 | 1995-06-07 | Electroless plating method, embedding method and wiring forming method using the method |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08335631A true JPH08335631A (en) | 1996-12-17 |
| JP2737702B2 JP2737702B2 (en) | 1998-04-08 |
Family
ID=15266128
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14032295A Expired - Fee Related JP2737702B2 (en) | 1995-06-07 | 1995-06-07 | Electroless plating method, embedding method and wiring forming method using the method |
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| Country | Link |
|---|---|
| JP (1) | JP2737702B2 (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6555166B2 (en) | 2001-06-29 | 2003-04-29 | International Business Machines | Method for reducing the microloading effect in a chemical vapor deposition reactor |
| JP2007142407A (en) * | 2005-11-22 | 2007-06-07 | Yaki Industries Co Ltd | Method of forming metal layer on diode or wafer by electroless plating |
-
1995
- 1995-06-07 JP JP14032295A patent/JP2737702B2/en not_active Expired - Fee Related
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|---|---|---|---|---|
| US6555166B2 (en) | 2001-06-29 | 2003-04-29 | International Business Machines | Method for reducing the microloading effect in a chemical vapor deposition reactor |
| JP2007142407A (en) * | 2005-11-22 | 2007-06-07 | Yaki Industries Co Ltd | Method of forming metal layer on diode or wafer by electroless plating |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2737702B2 (en) | 1998-04-08 |
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