JPH08331417A - Vertical synchronizing separator circuit - Google Patents
Vertical synchronizing separator circuitInfo
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- JPH08331417A JPH08331417A JP13644995A JP13644995A JPH08331417A JP H08331417 A JPH08331417 A JP H08331417A JP 13644995 A JP13644995 A JP 13644995A JP 13644995 A JP13644995 A JP 13644995A JP H08331417 A JPH08331417 A JP H08331417A
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Abstract
Description
【0001】[0001]
【産業上の利用分野】本発明はテレビ受信機、VTRな
どの映像機器に入力される映像信号の垂直同期信号の分
離技術に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a technique for separating a vertical synchronizing signal of a video signal input to a video device such as a television receiver and a VTR.
【0002】[0002]
【従来の技術】以下、従来の垂直同期分離回路につい
て、図面を参照しながら説明する。図4は従来の垂直同
期分離回路のブロック図である。2. Description of the Related Art A conventional vertical sync separation circuit will be described below with reference to the drawings. FIG. 4 is a block diagram of a conventional vertical sync separation circuit.
【0003】図4において、1は同期スライス回路であ
る。11は比較器で、入力された映像信号1aのレベル
と同期信号のスライス設定レベル11aとを比較し、複
合同期信号1bを出力する。2は積分回路である。21
はアップダウンカウンタであり、複合同期信号1bがハ
イレベルの時は入力映像信号1aに同期したクロック2
1aにてカウントダウン、ロウレベルの時はカウントア
ップを行い、カウント出力21bを出力する。22は比
較器であり、カウント出力21bと設定値22aとの比
較を行い、垂直同期信号2bとして出力する。In FIG. 4, reference numeral 1 is a synchronous slice circuit. Reference numeral 11 denotes a comparator, which compares the level of the input video signal 1a with the slice setting level 11a of the sync signal, and outputs the composite sync signal 1b. 2 is an integrating circuit. 21
Is an up / down counter, and a clock 2 synchronized with the input video signal 1a when the composite sync signal 1b is at a high level.
At 1a, the countdown is performed, and when the level is low, the countup is performed and the count output 21b is output. Reference numeral 22 denotes a comparator, which compares the count output 21b with the set value 22a and outputs it as a vertical synchronization signal 2b.
【0004】以上のようにして構成された従来の垂直同
期分離回路について、図5を用いてその動作を説明す
る。The operation of the conventional vertical sync separation circuit configured as described above will be described with reference to FIG.
【0005】入力された映像信号1aは同期信号部分を
分離するため、あらかじめ設定されたスライス設定レベ
ル11aとの大小比較を比較器11によって行い、複合
同期信号1bを得る。積分回路ではこの複合同期信号1
bをアップダウンカウンタ21のカウント制御信号とし
て動作させることで、複合信号がハイレベル/ロウレベ
ルの時アップダウンカンタはダウン/アップの動作を行
うので水平同信号期期間にアップするカウント出力21
bと垂直同期信号期間にアップするカウント出力21b
の大きさは大きく離れた値を取ることになる。In order to separate the sync signal portion of the input video signal 1a, the comparator 11 compares the magnitude with the preset slice setting level 11a to obtain a composite sync signal 1b. In the integration circuit, this composite sync signal 1
By operating b as the count control signal of the up / down counter 21, the up / down counter performs the down / up operation when the composite signal is at the high level / low level.
b and the count output 21b that increases during the vertical synchronizing signal period
The magnitudes of will be widely separated.
【0006】従って設定値22aを適切に設定すること
で、比較器22での大小比較の結果として、垂直同期信
号2bを分離することが可能となる。Therefore, by properly setting the set value 22a, it becomes possible to separate the vertical synchronizing signal 2b as a result of the magnitude comparison in the comparator 22.
【0007】[0007]
【発明が解決しようとする課題】しかしながら、上記の
ような構成では、入力された映像信号1aが弱電界にお
ける信号であった場合、スライスされた複合同期信号1
bはノイズの影響が現れてしまい、積分回路2における
アップダウンカウンタ21での動作において本来アップ
動作が連続する垂直同期期間でダウン動作してしまい、
カウント出力21bが設定値22aに届くタイミングが
大きく遅れたり、届かなくなってしまい、安定して垂直
同期信号を分離出来ないという問題点を有していた。However, in the above configuration, when the input video signal 1a is a signal in a weak electric field, the sliced composite synchronizing signal 1 is
In b, the influence of noise appears, and in the operation of the up / down counter 21 in the integrating circuit 2, the down operation is performed in the vertical synchronization period in which the up operation is originally continuous.
There is a problem that the timing at which the count output 21b reaches the set value 22a is greatly delayed or is not reached, and the vertical sync signal cannot be separated stably.
【0008】本発明は上記問題点に鑑み、入力される映
像信号1aの電界検出を行い、その結果に応じて映像信
号の通過帯域を可変することでノイズの成分を除去し、
弱電界時の入力映像信号でも安定に垂直同期信号の分離
を可能にする垂直同期分離回路を提供するものである。In view of the above problems, the present invention detects the electric field of the input video signal 1a and changes the pass band of the video signal according to the result to remove the noise component,
Provided is a vertical sync separation circuit that enables stable separation of a vertical sync signal even with an input video signal in a weak electric field.
【0009】[0009]
【課題を解決するための手段】上記の問題点を解決する
ために本発明の垂直同期分離回路は、入力された映像信
号の電界検出を行い電界の強弱により切換信号を出力す
る電界検出回路と、前記映像信号の通過帯域を前記切換
信号により可変して帯域制限映像信号を出力する可変低
域フィルタ回路と、前記帯域制限映像信号の同期信号を
スライスして複合同期信号を出力する同期スライス回路
と、前記複合同期信号の垂直同期の期間を積分して垂直
同期信号を出力する積分回路を備える。In order to solve the above problems, a vertical sync separation circuit of the present invention includes an electric field detection circuit for detecting an electric field of an input video signal and outputting a switching signal depending on the strength of the electric field. A variable low-pass filter circuit that outputs a band-limited video signal by changing the pass band of the video signal according to the switching signal, and a sync slicer circuit that slices the sync signal of the band-limited video signal and outputs a composite sync signal And an integration circuit for integrating the vertical synchronization period of the composite synchronization signal and outputting the vertical synchronization signal.
【0010】更に、電界検出回路の出力である切換信号
により同期スライス回路のスライスレベルを可変する機
能も付加する。Furthermore, a function of changing the slice level of the synchronous slice circuit by a switching signal output from the electric field detecting circuit is added.
【0011】[0011]
【作用】本発明は上記した構成によって、弱電界に映像
信号が入力されても、電界検出回路によって弱電界時に
は可変低域フィルタの通過帯域を狭くすることでノイズ
成分の振幅を小さくすることで、複合同期信号における
ノイズ成分の影響を抑えることが出来、積分回路の誤動
作を防ぎ、安定した垂直同期信号の分離が可能となる。According to the present invention, even if a video signal is input to a weak electric field, the electric field detection circuit narrows the pass band of the variable low-pass filter to reduce the amplitude of the noise component even when the video signal is input to the weak electric field. The effect of noise components in the composite sync signal can be suppressed, malfunction of the integrating circuit can be prevented, and stable vertical sync signal separation can be achieved.
【0012】更に、電解検出回路の出力である切換信号
に応じて同期スライス回路におけるスライス設定レベル
を可変することで弱電界入力時でもさらに安定した垂直
同期信号の分離を可能とする。Further, by varying the slice setting level in the synchronous slice circuit according to the switching signal which is the output of the electrolytic detection circuit, it becomes possible to more stably separate the vertical synchronizing signal even when a weak electric field is input.
【0013】[0013]
【実施例】以下本発明の一実施例における垂直同期分離
回路について、図面を参照しながら説明する。図1は本
発明の第1の実施例における垂直同期分離回路のブロッ
ク図である。DESCRIPTION OF THE PREFERRED EMBODIMENTS A vertical sync separation circuit according to an embodiment of the present invention will be described below with reference to the drawings. 1 is a block diagram of a vertical sync separation circuit according to a first embodiment of the present invention.
【0014】図1において、同期スライス回路1、積分
回路2は従来例の構成と同等のものである。4は電界検
出回路であり図2にそのブロック図を示す。In FIG. 1, the synchronous slicing circuit 1 and the integrating circuit 2 have the same structure as the conventional example. An electric field detection circuit 4 is shown in the block diagram of FIG.
【0015】図2において、41は加算器であり、垂直
のブランキング期間において映像信号の多重されていな
い期間を示す電界ゲート信号41aの期間で入力の振幅
の大きさを加算し加算出力41bを出力する。42は平
均回路であり、加算出力41bをNフレーム毎に平均を
とリ、平均出力42bを出力する。43は比較器であり
平均出力42bと電界レベル43aとの大小比較を行
い、電界の状態を判定して切換信号4bを出力する。In FIG. 2, reference numeral 41 denotes an adder, which adds the magnitudes of the input amplitudes in the period of the electric field gate signal 41a indicating the period in which the video signals are not multiplexed in the vertical blanking period and outputs the addition output 41b. Output. An averaging circuit 42 averages the addition output 41b every N frames and outputs an average output 42b. Reference numeral 43 denotes a comparator, which compares the average output 42b with the electric field level 43a to determine the state of the electric field and outputs the switching signal 4b.
【0016】また、図1に戻って、3は可変低域フィル
タであり、切換信号に応じて通過帯域を切換え帯域制限
映像信号3bを出力する以上のように構成された垂直同
期分離回路について図3を用いてその動作を説明する。Returning to FIG. 1, reference numeral 3 is a variable low-pass filter, which outputs a band-limited video signal 3b whose pass band is switched according to a switching signal. The operation will be described with reference to FIG.
【0017】図3に示すような弱電界における映像信号
1aが入力された場合、電界検出回路4では電界検出を
行うタイミングを示す電界ゲート信号41aの期間にお
いてペデスタルレベルの大きさをゲート期間中に加算器
41によって加算し、平均回路42によりペデスタルの
平均レベル42を計算する。この平均レベル42と電界
レベル43aの大きさを比較器43で行い、弱電界であ
ればノイズが積分され、通常電界入力時よりも平均レベ
ル42は大きな値となる。When a video signal 1a in a weak electric field as shown in FIG. 3 is input, the electric field detecting circuit 4 determines the magnitude of the pedestal level during the gate period during the electric field gate signal 41a indicating the timing of electric field detection. The averaging circuit 42 calculates the average level 42 of the pedestal. The magnitude of the average level 42 and the electric field level 43a is determined by the comparator 43. If the electric field is weak, noise is integrated, and the average level 42 has a larger value than that when the normal electric field is input.
【0018】従って、電界レベル43aを通常電界での
ペデスタルレベより大きくかつ、システムとして最適な
値に設定することで、弱電界時の検出を行い切換信号4
bを出力する。可変低域フィルタ回路3では、この切換
信号4bにより入力映像信号1aの通過滞域を狭め、弱
電界時入力での映像信号1aに含まれるノイズ成分を除
去する。従って、同期スライス回路1で入力される信号
3bの同期信号をスライスする時に、ノイズ成分による
スライスの誤動作を防ぐことができ、次段の積分回路2
での積分動作をより安定に動作させることが可能とな
る。Therefore, the electric field level 43a is set to be larger than the pedestal level in the normal electric field and set to an optimum value for the system to detect the weak electric field and to perform the switching signal 4
Output b. The variable low-pass filter circuit 3 narrows the pass band of the input video signal 1a by the switching signal 4b, and removes the noise component contained in the video signal 1a at the input in the weak electric field. Therefore, when slicing the synchronizing signal of the signal 3b input by the synchronizing slice circuit 1, malfunction of the slice due to noise components can be prevented, and the integrating circuit 2 in the next stage can be prevented.
It is possible to more stably operate the integration operation in.
【0019】さらに、同期スライス回路1のスライス設
定レベル11aの大きさを固定値ではなく、切換信号4
bによって弱電界時には設定値を通常電界の設定よりも
大きくすることで、さらに安定した誤動作のない垂直同
期分離回路を実現することができる。Further, the size of the slice setting level 11a of the synchronous slice circuit 1 is not a fixed value but the switching signal 4
By making the set value larger than the setting of the normal electric field in the weak electric field by b, it is possible to realize a more stable vertical sync separation circuit without malfunction.
【0020】[0020]
【発明の効果】以上のように本発明は、入力された映像
信号の電界検出を行い電界の強弱により切換信号を出力
する電界検出回路と、前記映像信号の通過帯域を前記切
換信号により可変して帯域制限映像信号を出力する可変
低域フィルタ回路と、前記帯域制限映像信号の同期信号
をスライスして複合同期信号を出力する同期スライス回
路と、前記複合同期信号の垂直同期の期間を積分して垂
直同期信号を出力する積分回路とを設けることにより、
弱電界時の入力映像信号でもノイズによる積分動作の誤
動作のない安定した垂直同期分離回路を実現することが
できる。As described above, according to the present invention, an electric field detection circuit for detecting an electric field of an input video signal and outputting a switching signal depending on the strength of the electric field, and a pass band of the video signal is changed by the switching signal. A variable low-pass filter circuit that outputs a band-limited video signal, a sync slice circuit that slices the sync signal of the band-limited video signal and outputs a composite sync signal, and a vertical synchronization period of the composite sync signal are integrated. By providing an integrator circuit that outputs a vertical synchronization signal,
It is possible to realize a stable vertical sync separation circuit that does not cause malfunction of integration operation due to noise even with an input video signal in a weak electric field.
【図1】本発明の第1の実施例における垂直同期分離回
路のブロック図FIG. 1 is a block diagram of a vertical sync separation circuit according to a first embodiment of the present invention.
【図2】同回路における電界検出回路のブロック図FIG. 2 is a block diagram of an electric field detection circuit in the same circuit.
【図3】弱電界における垂直同期分離の動作を示すため
のタイミング図FIG. 3 is a timing diagram showing the operation of vertical sync separation in a weak electric field.
【図4】従来の垂直同期分離回路のブロック図FIG. 4 is a block diagram of a conventional vertical sync separation circuit.
【図5】従来例の垂直同期分離の動作を示すためのタイ
ミング図FIG. 5 is a timing chart showing the operation of vertical synchronization separation in the conventional example.
1 同期スライス回路 2 積分回路 3 可変低域フィルタ回路 4 電界検出回路 11 比較器 21 アップダウンカウンタ 22 比較器 41 加算器 42 平均回路 43 比較器 DESCRIPTION OF SYMBOLS 1 synchronous slice circuit 2 integration circuit 3 variable low-pass filter circuit 4 electric field detection circuit 11 comparator 21 up-down counter 22 comparator 41 adder 42 averaging circuit 43 comparator
Claims (2)
界の強弱により切換信号を出力する電界検出回路と、前
記映像信号の通過帯域を前記切換信号により可変して帯
域制限映像信号を出力する可変低域フィルタ回路と、前
記帯域制限映像信号の同期信号をスライスして複合同期
信号を出力する同期スライス回路と、前記複合同期信号
の垂直同期期間を積分して垂直同期信号を出力する積分
回路とを備えたことを特徴とする垂直同期分離回路。1. An electric field detection circuit for detecting an electric field of an input video signal and outputting a switching signal depending on the strength of the electric field, and a band-limited video signal by varying a pass band of the video signal by the switching signal. Variable low-pass filter circuit, sync slice circuit for slicing the sync signal of the band-limited video signal to output a composite sync signal, and integrating circuit for integrating a vertical sync period of the composite sync signal and outputting a vertical sync signal A vertical sync separation circuit characterized by comprising:
り同期スライス回路のスライスレベルを可変する請求項
1記載の垂直同期分離回路。2. The vertical sync separation circuit according to claim 1, wherein the slice level of the sync slice circuit is varied by a switching signal output from the electric field detection circuit.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP13644995A JPH08331417A (en) | 1995-06-02 | 1995-06-02 | Vertical synchronizing separator circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP13644995A JPH08331417A (en) | 1995-06-02 | 1995-06-02 | Vertical synchronizing separator circuit |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH08331417A true JPH08331417A (en) | 1996-12-13 |
Family
ID=15175377
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP13644995A Pending JPH08331417A (en) | 1995-06-02 | 1995-06-02 | Vertical synchronizing separator circuit |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH08331417A (en) |
-
1995
- 1995-06-02 JP JP13644995A patent/JPH08331417A/en active Pending
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