JPH08329257A - テクスチャ・マッピング・データ管理方法 - Google Patents

テクスチャ・マッピング・データ管理方法

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JPH08329257A
JPH08329257A JP8124486A JP12448696A JPH08329257A JP H08329257 A JPH08329257 A JP H08329257A JP 8124486 A JP8124486 A JP 8124486A JP 12448696 A JP12448696 A JP 12448696A JP H08329257 A JPH08329257 A JP H08329257A
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Abstract

(57)【要約】 【課題】コンピュータ・グラフィックス・システムにお
いてテクスチャ・マッピング・データを管理する方法お
よび装置を提供する。 【解決手段】該システムは、ホスト・コンピュータおよ
びプリミティブ・レンダリング・ハードウェアを備え
る。ホスト・コンピュータはテクスチャ・プリミティブ
に対応するテクスチャ・マッピング・データを記憶する
主メモリを備え、プリミティブ・レンダリング・ハード
ウェアは、レンダリングすべきテクスチャ・プリミティ
ブに対応するテクスチャ・マッピング・データをローカ
ルに記憶するローカル・メモリを備える。ホスト・コン
ピュータは、レンダリングのためのテクスチャ・データ
がローカル・メモリ内に記憶されていない場合テクスチ
ャ・プリミティブ・データ用経路とは別のテクスチャ・
データ経路経由で主メモリからローカル・メモリへテク
スチャ・データをダウンロードする。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、一般的に、テクス
チャ・マッピングを行うコンピュータ・グラフィックス
・システムに関するもので、特にテクスチャ・マッピン
グ・データを記憶するキャッシュ・メモリ・システムに
関するものである。
【０００２】
【従来の技術】コンピュータ・グラフィックス・システ
ムは、２次元表示画面上でオブジェクトのグラフィック
表現を表示するために一般に使用される。現在のコンピ
ュータ・グラフィックス・システムは、高度に細密な表
現を提供することができ、種々のアプリケーションにお
いて使用されている。
【０００３】典型的なコンピュータ・グラフィックス・
システムにおいては、表示画面に表現されるべきオブジ
ェクトは、複数のグラフィックス・プリミティブに分解
される。プリミティブは、グラフィックス・ピクチャの
基本コンポーネントであって、点、線、ベクトルおよび
三角形のような多角形を含む場合がある。典型的ハード
ウェア／ソフトウェア方式は、画面上に表現される１つ
または複数のオブジェクトの画像を表現するグラフィッ
クス・プリミティブを、２次元表示画面上にレンダリン
グ(rendering)または描画するように実施される。
【０００４】レンダリングされるべき３次元オブジェク
トを定義するプリミティブは、典型的には、ホスト・コ
ンピュータによってプリミティブ・データとして定義さ
れ提供される。例えば、あるプリミティブが三角形であ
るとすれば、ホスト・コンピュータは、三角形の各頂点
のｘ，ｙ，ｚ座標および各頂点のＲ、Ｇ、Ｂカラー値と
して、そのプリミティブを定義する。レンダリング・ハ
ードウェアは、プリミティブ・データを補間して、各ピ
クセルを表現するため画面上オンにする表示画面ピクセ
ルおよび各ピクセルに関するＲ，Ｇ，Ｂ値を計算する。
【０００５】初期のグラフィックス・システムは、複雑
な３次元のオブジェクトを表現またはモデル化する場合
十分に現実的な形態で画像を表示することができなかっ
た。そのようなシステムによって表示される画像は、極
端になめらかな表面をしていて、モデル化されたオブジ
ェクトに存在するテクスチャ、凹凸、スクラッチ、陰影
およびその他の表面細部に欠けていた。
【０００６】このため、表面細部が改善された画像を表
示するいくつかの方法が開発された。テクスチャ・マッ
ピング手法はそのような方法の１つであって、これは、
先ず、テクスチャ(textureすなわち表面模様)と呼ばれ
るソース画像を３次元オブジェクトの面にマッピング
し、次に、その３次元オブジェクを２次元グラフィック
ス表示画面にマップして、その結果生成される画像を表
示する。一般にマップされたテクスチャの細部の面特性
は、カラー、鏡面反射、ベクトル摂動、反射、透明性、
陰影、表面不規則性および階調度を含む。
【０００７】テクスチャ・マッピングは、テクスチャの
１つまたは複数のテクセル(texelすなわち点要素)を、
テクスチャがマップされる先のオブジェクトの表示部分
の点要素（すなわちピクセルまたは画素）に対応させる
ことを意味する。テクスチャ・マッピング・ハードウェ
アは、テクスチャ・マップにおけるテクセルがオブジェ
クトを表現する表示画面のピクセルに対応する形態を標
示する情報を伝統的に備えている。テクスチャ・マップ
における各テクセルは、２次元テクスチャ・マップにお
けるその位置を識別するＳおよびＴ座標によって定義さ
れる。各ピクセル毎に、該ピクセルに対応する１つまた
は複数のテクセルが、テクスチャ・マップから取り出さ
れ、表示画面上でテクスチャ化されたオブジェクトを表
現するため該ピクセルに対して生成される最終的Ｒ，
Ｇ，Ｂ値と統合される。
【０００８】オブジェクト・プリミティブのピクセルの
各々は、オブジェクトのあらゆる表現についてテクスチ
ャ・マップにおける単一のテクセルと１対１の対応関係
でマップすることはできない点理解されるべきである。
例えば、オブジェクトが表示画面上で表示される場合表
示位置に接近すればする程、オブジェクトは一層大きく
表現される。オブジェクトが表示画面上大きく表現され
る程、テクスチャの表現はより詳細になる。従って、オ
ブジェクトが表示画面の大部分を使う時、オブジェクト
を表示画面で表現するため多数のピクセルが使用され、
オブジェクトを表現する各ピクセルは、テクスチャ・マ
ップにおける１つのテクセルと１対１の対応関係をもっ
てマップされるか、あるいは、単１のテクセルが複数の
ピクセルに対応することもある。しかし、逆にオブジェ
クトが表示画面の相対的に小さい部分を占める時、オブ
ジェクトを表示画面で表現するため相対的に少ないピク
セルが使用され、テクスチャの表現は粗くなり、従っ
て、各ピクセルは複数のテクセルに対応することにな
る。テクスチャがオブジェクトの小さい部分にマップさ
れる場合、各ピクセルは、また、複数のテクセルにマッ
プされる可能性がある。この結果、典型的には、ピクセ
ルの各々毎に、複数のテクセルに対応し、かつ、そのピ
クセルへ対応するテクセルの平均を表すテクセル・デー
タが計算される。
【０００９】典型的テクスチャ・マッピング・ハードウ
ェア・システムは、レンダリングされるオブジェクトに
関連するテクスチャを表現するデータを記憶するローカ
ル・メモリを含む。上述のように、１つのピクセルが複
数のテクセルに対応する場合がある。平均値を生成する
ためテクスチャ・マッピング・ハードウェアがローカル
・メモリから１つのピクセルに対応する多数のテクセル
を読み取らねばならないとすれば、多数のメモリ読み出
し動作と多数のテクセル値の平均算出演算が必要とな
り、これは時間浪費的であってシステム処理能力を低下
させる原因となるであろう。
【００１０】この問題を解決するため、各テクスチャ毎
に一連のＭＩＰマップを作成し、レンダリングされるテ
クスチャのＭＩＰマップをテクスチャ・マッピング・ハ
ードウェアのローカル・メモリに記憶する方式が開発さ
れた。あるテクスチャに関するＭＩＰマップは、テクス
チャ・マップに直接対応する基本マップならびにそれ以
外の一連のフィルタされたマップを含み、この場合、連
続するマップは前後で、２の自乗のサイズで減少する。
図１は１組のＭＩＰマップの例を示す。（注：ＭＩＰ
は、multum in parvoの頭文字をとったもので、「小さ
い場所の多数の事柄」を意味する）。図１のＭＩＰマッ
プは、サイズ的に８×８テクセルである基本マップ１０
０の他、それぞれサイズ４×４、２×２ならびに１×１
テクセルである一連のマップ１０２、１０４および１０
８を含む。
【００１１】４×４マップ１０２は、基本マップ１００
をフィルタ（すなわち比例減少）することによって生成
されるが、具体的には、マップ１０２のテクセルの各々
は、基本マップ１０の４個のテクセルの平均値に対応す
る。例えば、マップ１０２のテクセル１１０は、マップ
１００のテクセル１１２ないし１１５の平均に等しく、
マップ１０２のテクセル１１８および１２０は、マップ
１００のテクセル１２１ないし１２４の平均およびテク
セル１２５ないし１２８の平均にそれぞれ等しい。２×
２マップ１０４は、例えばマップ１０４のテクセル１３
０がマップ１０２のテクセル１１０、１１８、１１９お
よび１２０の平均に等しくなるように、マップ１０２を
フィルタすることによって同様に生成される。マップ１
０８の単一（１×１）テクセルは、マップ１０４の４つ
のテクセルを平均することによって生成される。
【００１２】従来技術のグラフィックス・システムは、
一般的に、ホスト・コンピュータの主メモリからテクス
チャ・マッピング・ハードウェアのローカル・メモリ
へ、表示画面にレンダリングされるプリミティブに関し
て使用されるべきテクスチャに対する完全な一連のＭＩ
Ｐマップをダウンロードする。従って、テクスチャ・マ
ッピング・ハードウェアは、一連のＭＩＰマップのうち
のいずれのマップからもテクスチャ・データをアクセス
することができる。特定のピクセルについてテクセル・
データを提供するためどのマップにアクセスすべきか
は、当該ピクセルがマップするテクセルの数に基づいて
決定される。例えば、ピクセルがテクスチャ・マップの
単一のテクセルと１対１の対応関係でマップする場合
は、基本マップ１００がアクセスされる。しかし、ピク
セルが、４、１６または６４のテクセルへマップすると
すれば、マップ１０２、１０４および１０８が、それぞ
れテクスチャ・マップの４、１６、６４個のテクセルの
平均を表すテクセル・データを保持しているので、それ
らのマップがそれぞれアクセスされる。
【００１３】１つのピクセルが選択されたマップのどの
１つのテクセルにも直接対応せず、複数のテクセルの間
に落ちることがある。このような場合、グラフィックス
・システムによっては、テクセル・データを正確に生成
するため双線形補間(bilinear interpolation)を使う。
１つのピクセルが、１つのＭＩＰマップの複数のテクセ
ル・エントリに対応する場合、使用されるテクセル・デ
ータは、最も近いテクセル・エントリの加重平均であ
る。このように、ピクセルに対応するテクセル・データ
は、単一のマップにおける４つのテクセル・エントリの
加重平均とすることができる。例えば、ピクセルがマッ
プ１０２の１３２で示される位置に対応する場合、その
ピクセルに対応するテクセル・データは、テクセル１１
０、１１８、１９９および１２０の加重平均である。
【００１４】また、ピクセルが一連のＭＩＰマップのど
のマップにも直接対応せず、２つのマップの間に落ちる
こともある。例えば、あるピクセルが、テクスチャ・マ
ップの１より大で４未満の数のテクセルに対応すること
もある。このような場合、所望のテクセル・データを作
成するため、グラフィックス・システムによっては、２
つの近接するＭＩＰマップの間で補間を行う。例えば、
上述のように、１つのピクセルがテクスチャ・マップの
１より大で４未満の数のテクセルに対応するような場
合、マップ１００および１０２によって提供されるテク
セル・データが補間され、該ピクセルに関するテクセル
・データが作成される。単一のマップにおける複数のテ
クセル・エントリの上述の補間と組み合わせられる時、
この方式は、３線形補間(trilinear interpolation)と
して知られるもので、２つの近接するマップのそれぞれ
における４個の近接するテクセル、すなわち８個のテク
セルの加重平均として特定のピクセルに対する所望のテ
クセル・データを生成することができる。
【００１５】
【発明が解決しようとする課題】上述のように、従来技
術のテクスチャ・マッピング・システムは、システムに
よってレンダリングされるべきプリミティブに関連する
いかなるテクスチャについても、一連のＭＩＰマップを
（たとえ一部がアクセスされないとしても）すべてダウ
ンロードする。アクセスされないＭＩＰマップのダウン
ロードは、アクセスされるマップのうちの使用されない
部分のダウンロードと共に、システム資源の浪費であ
り、その帯域幅（すなわちデータ伝送率）を減少させ
る。
【００１６】更に、種々の動作が異なるオブジェクト・
プリミティブに関して同時に実行されるように、パイプ
ライン形態を実施するテクスチャ・マッピング・システ
ムもある。しかし、そのようなシスステムでは、１つの
テクスチャに関する一連のＭＩＰマップが非常に大きく
なる可能性がある。大部分のシステムが使用するローカ
ル・メモリは、そのような大規模のＭＩＰマップを１度
に１つしか記憶することができない。従って、プリミテ
ィブをレンダリングする際テクスチャの切り替えが行わ
れる場合、システムは新たな一連のＭＩＰマップをダウ
ンロードしなければならない。新しいテクスチャ・デー
タをテクスチャ・マッピング・ハードウェアのローカル
・メモリにロードするために使用されるデータ経路は、
典型的には、システムのプリミティブ・レンダリング・
パイプラインを通過する。従って、新しいテクスチャを
マップする必要がある場合、新たな一連のＭＩＰマップ
がダウンロードされる前にプリミティブ・レンダリング
・パイプラインをフラッシュ(flush)することができな
ければならない。一連のＭＩＰマップがダウンロードさ
れたなら、パイプラインに再びデータを送らなければな
らない。このように、新しいテクスチャが必要とされる
度毎にプリミティブ・レンダリング・パイプラインをフ
ラッシュしなければならないので、システムの帯域幅が
低下する。
【００１７】
【課題を解決するための手段】本発明の１つの実施形態
において、ホスト・コンピュータ、プリミティブ・レン
ダリング・ハードウェア、および、上記ホスト・コンピ
ュータと上記プリミティブ・レンダリング・ハードウェ
アの間に展開するテクスチャ・プリミティブ・データ経
路を含むコンピュータ・グラフィックス・システムにお
いてテクスチャ・マッピング・データを管理する方法が
提供される。上記ホスト・コンピュータは、対応するテ
クスチャ・マッピング・データを使用して上記システム
によってレンダリングされるべきテクスチャ・プリミテ
ィブを、上記テクスチャ・プリミティブ・データ経路を
経由して、上記プリミティブ・レンダリング・ハードウ
ェアに渡す。上記ホスト・コンピュータは、テクスチャ
・プリミティブに対応するテクスチャ・マッピング・デ
ータを記憶する主メモリを備える。上記プリミティブ・
レンダリング・ハードウェアは、レンダリングされるべ
きテクスチャ・プリミティブの少くとも１つに対応する
テクスチャ・マッピング・データをローカルに記憶する
ローカル・テクスチャ・メモリを備える。上記方法は、
(a)レンダリングされるべきテクスチャ・プリミティブ
の１つに対応するテクスチャ・マッピング・データが、
上記ホスト・コンピュータの主メモリに記憶されている
が上記ローカル・テクスチャ・メモリ内に記憶されてい
ない場合、該テクスチャ・プリミティブの１つをレンダ
リングする前に、該テクスチャ・プリミティブの１つに
対応するテクスチャ・マッピング・データを、上記テク
スチャ・プリミティブ・データ経路とは別個のテクスチ
ャ・マッピング・データ経路を経由して、上記ホスト・
コンピュータの主メモリから上記ローカル・テクスチャ
・メモリへダウンロードするステップを含む。
【００１８】本発明の別の１つの実施形態に従って、ホ
スト・コンピュータ、プリミティブ・レンダリング・ハ
ードウェア、テクスチャ・プリミティブ・データ経路お
よびテクスチャ・データ経路を備えるコンピュータ・グ
ラフィックス・システムが提供される。上記ホスト・コ
ンピュータは、テクスチャ・プリミティブに対応するテ
クスチャ・マッピング・データを記憶する主メモリを備
え、該システムによってレンダリングされるべきプリミ
ティブをプリミティブ・レンダリング・ハードウェアに
提供する。上記プリミティブ・レンダリング・ハードウ
ェアは、上記ホスト・コンピュータから提供されるプリ
ミティブをレンダリングする機能を持ち、レンダリング
されるべきテクスチャ・プリミティブの少くとも１つに
対応するテクスチャ・マッピング・データを記憶するロ
ーカル・テクスチャ・メモリを備える。上記テクスチャ
・プリミティブ・データ経路は、上記ホスト・コンピュ
ータを上記プリミティブ・レンダリング・ハードウェア
に接続させ、対応するテクスチャ・マッピング・データ
を使用してレンダリングされるべきテクスチャ・プリミ
ティブが上記ホスト・コンピュータから上記プリミティ
ブ・レンダリング・ハードウェアに送られる経路として
機能する。上記テクスチャ・データ経路は、上記テクス
チャ・プリミティブ・データ経路とは別個の経路であっ
て、上記ホスト・コンピュータを上記プリミティブ・レ
ンダリング・ハードウェアに接続させ、上記テクスチャ
・マッピング・データが上記ホスト・コンピュータの主
メモリから上記プリミティブ・レンダリング・ハードウ
ェアのローカル・テクスチャ・メモリに送られる経路と
して機能する。
【００１９】本発明の更に別の実施形態に従えば、ホス
ト・コンピュータ、プリミティブ・レンダリング・ハー
ドウェア、テクスチャ・プリミティブ・データ経路およ
びテクスチャ・データ・ダウンロード手段を備えるコン
ピュータ・グラフィックス・システムが提供される。上
記ホスト・コンピュータは、テクスチャ・プリミティブ
に対応するテクスチャ・マッピング・データを記憶する
主メモリを備え、該システムによってレンダリングされ
るべきプリミティブをプリミティブ・レンダリング・ハ
ードウェアに提供する。上記プリミティブ・レンダリン
グ・ハードウェアは、上記ホスト・コンピュータから提
供されるプリミティブをレンダリングする機能を持ち、
レンダリングされるべきテクスチャ・プリミティブの少
くとも１つに対応するテクスチャ・マッピング・データ
を記憶するローカル・テクスチャ・メモリを備える。上
記テクスチャ・プリミティブ・データ経路は、上記ホス
ト・コンピュータを上記プリミティブ・レンダリング・
ハードウェアに接続させ、対応するテクスチャ・マッピ
ング・データを使用してレンダリングされるべきテクス
チャ・プリミティブが上記ホスト・コンピュータから上
記プリミティブ・レンダリング・ハードウェアに送られ
る経路として機能する。上記テクスチャ・データ・ダウ
ンロード手段は、上記プリミティブ・データ経路を通ら
ずに、上記ホスト・コンピュータの主メモリから上記ロ
ーカル・テクスチャ・メモリへ上記テクスチャ・マッピ
ング・データをダウンロードする機能を有する。
【００２０】
【発明の実施の形態】Ｉ. システム概要 図２は、テクスチャ・データをローカルに記憶するため
のキャッシュ・メモリを備えるテクスチャ・マッピング
・ハードウェアを含む本発明のグラフィックス・システ
ムの１つの実施形態のブロック図である。図示されてい
る実施例が、基板ならびにチップの数、細分化の形態、
バス幅およびデータ転送速度に関して単なる典型例にす
ぎないことは理解されるべきである。図示される以外の
その他多数の形態を実施することは可能であるる。図２
に示されているように、本システムは、フロントエンド
基板１０、テクスチャ・マッピング基板１２およびフレ
ーム・バッファ基板１４を含む。フロントエンド基板
は、５２ビット幅バス１６を経由してホスト・コンピュ
ータ１５と通信する。フロントエンド基板は、レンダリ
ング（描画）すべきプリミティブを、バス１６経由でホ
スト・コンピュータから受け取る。プリミティブは、
ｘ，ｙ，ｚベクトル座標データ、Ｒ，Ｇ，Ｂカラー・デ
ータおよびテクスチャＳ，Ｔ座標によって指定される。
これらデータは、すべて、例えばプリミティブが三角形
であれば頂点のようなプリミティブの部分に関するデー
タである。次に、プリミティブを３次元で表すデータ
が、フロントエンド基板１０によって、テクスチャ・マ
ッピング基板１２およびフレーム・バッファ基板１４に
対して８５ビット幅バス１８を経由して与えられる。テ
クスチャ・マッピング基板は、プリミティブを表現する
画面表示ピクセルを計算するため受け取ったプリミティ
ブ・データを補間し、該プリミティブのピクセル毎に対
応するテクスチャ・データを決定する。計算結果のテク
スチャ・データは、図２では単純化のため１本線として
示されている５本の５５ビット幅バス２８を経由してフ
レーム・バッファ基板に送られる。
【００２１】フレーム・バッファ基板１４もまた、フロ
ントエンド基板１０から受け取ったプリミティブ・デー
タを補間し、各プリミティブを表現する表示画面上のピ
クセルを計算し、各ピクセル毎にオブジェクトのカラー
を決定する。次に、フレーム・バッファ基板は、上記オ
ブジェクト・カラー値をテクスチャ・マッピング基板か
ら送られたテクスチャ・データとピクセル毎に結合し
て、各ピクセル毎に画像Ｒ，Ｇ，Ｂを生成する。表示画
面（図示されてない）のピクセルを制御するため各ピク
セルに関するＲ，Ｇ，Ｂカラー制御信号が、Ｒ，Ｇ，Ｂ
ライン２９経由でそれぞれ与えられ、テクスチャ・マッ
プ・プリミティブを表現する画像が表示画面上に表示さ
れる。
【００２２】フロントエンド基板１０、テクスチャ・マ
ッピング基板１２およびフレーム・バッファ基板１４の
各々はパイプライン化され、複数のプリミティブに対し
て同時に動作する。テクスチャ・マッピングおよびフレ
ーム・バッファ基板が、フロントエンド基板によって前
に提供されたプリミティブに対して動作を行う際、フロ
ントエンド基板は、基板１２および１４のパイプライン
がいっぱいにならない限り、新しいプリミティブに対し
て動作し基板１２および１４へ提供し続ける。フロント
エンド基板１０は、分配器チップ３０、３次元（３Ｄ）
加速器チップ３２Ａ、３２Ｂならびに３２Ｃ、２次元
（２Ｄ）加速器チップ３４および集線器チップ３６を含
む。分配器チップ３０は、Ｘ，Ｙ，Ｚ座標およびカラー
・プリミティブ・データをバス１６経由でホスト・コン
ピュータから受け取り、３次元プリミティブ・データを
３次元加速器チップ３２Ａ、３２Ｂおよび３２Ｃに均等
に分配する。このような形態で、３つのグループのプリ
ミティブが同時に処理されることによって、システムの
帯域幅が増加される。データは、４０ビット幅バス３８
Ａを経由して３次元加速器チップ３２Ａおよび３２Ｂに
送られ、４０ビット幅バス３８Ｂを経由してチップ３２
Ｃに送られる。バス３８Ａおよび３８Ｂは、６０ＭＨＺ
の伝送率でデータを伝送し、２つの３次元加速器チップ
をサポートするために十分な帯域幅を提供する。２Ｄプ
リミティブ・データは、４４ビット幅バス４０を経由し
て４０ＭＨＺの伝送率で２Ｄ加速速器チップ３４へ送ら
れる。
【００２３】３次元加速器チップの各々は、受け取った
プリミティブを定義するｘ，ｙ，ｚ座標を、対応する画
面空間座標に変換し、画面空間座標に対するオブジェク
トＲ，Ｇ，Ｂ値およびテクスチャＳ，Ｔ値を決定し、プ
リミティブの四辺形を三角形へ分解し、各三角形を定義
するため三角形平面方程式を計算する。各３次元加速器
チップは、また、複数ウィンドウが表示される時、ある
いは、プリミティブの一部が表示画面上に表される視野
を越えて広がる時、画像の正確な画面表示を確実にする
ため視野クリッピング動作を実行する。３次元加速器３
２Ａおよび３２Ｂからの出力データは４４ビット幅バス
４２Ａを経由して、また３次元加速器３２Ｃからの出力
データは４４ビット幅バス４２Ｂを経由して、それぞ
れ、集線器チップ３６へ６０ＭＨＺの伝送率で送られ
る。２次元加速器３４からの出力データは４６ビット幅
バス４４を経由して集線器チップ３６へ４０ＭＨＺの伝
送率で送られる。集線器チップ３６は、３次元加速器チ
ップ３２Ａ−３２Ｃから受け取った３次元プリミティブ
出力データを結合し、分配器チップ３０による分配の前
の元の順序にプリミティブを配列し直し、結合したプリ
ミティブ出力データをバス１８を経由してテクスチャ・
マッピング基板およびフレーム・バッファ基板に送る。
【００２４】テクスチャ・マッピング基板１２は、テク
スチャ・マッピング・チップ４６、および、好ましくは
キャッシュ・メモリとして構成されるローカル・メモリ
４８を備える。本発明の１つの好ましい実施形態におい
て、ローカル・メモリは、後述の理由から、複数のＳＤ
ＲＡＭチップ（すなわち同期ダイナミックＲＡＭ）から
形成される。詳細は後述するが、キャッシュ・メモリ４
８は、フレーム・バッファ基板においてレンダリングさ
れるプリミティブに関連するテクスチャＭＩＰマップ・
データを記憶する。テクスチャＭＩＰマップ・データ
は、ホスト・コンピュータ１５の主メモリ１７から、バ
ス４０を経由して、２Ｄ加速器チップ３４を通過し、２
４ビット幅バス２４を経由して、キャッシュ・メモリ４
８にダウンロードされる。
【００２５】テクスチャ・マッピング・チップ４６は、
表示画面上で描画（レンダリング）されるべきプリミテ
ィブを表すプリミティブ・データをバス１８経由で連続
的に受け取る。上述のように、３次元加速器チップ３２
Ａ−３２Ｃから送られるプリミティブは、点、線分およ
び三角形を含む。テクスチャ・マッピング基板は、点ま
たは線分に関してはテクスチャ・マッピングを実行せ
ず、三角形プリミティブについてのみ実行する。三角形
プリミティブを表現するデータは、少くとも１つの頂点
に関するｘ，ｙ，ｚオブジェクト・ピクセル座標、少く
とも１つの頂点のオブジェクト・カラーＲ，Ｇ，Ｂ値、
少くとも１つの頂点に対応するテクスチャ・マップ部分
のＳ，Ｔ座標、および三角形の平面方程式を含む。テク
スチャ・マッピング・チップ４６は、オブジェクト・ピ
クセルｚ座標およびオブジェクト・カラーＲ，Ｇ，Ｂ値
を無視する。チップ４６は、ｘ，ｙピクセル座標を補間
し、プリミティブを表現する各ｘ，ｙ画面表示ピクセル
に対応するＳおよびＴ座標を補間する。各ピクセル毎
に、テクスチャ・マッピング・チップは、ピクセルに対
応するテクスチャＭＩＰマップ部分をキャッシュ・メモ
リから取り出し、複数のテクセルの加重平均を含むテク
スチャ・データを該ピクセルについて計算する。
【００２６】１つの典型的実施形態において、キャッシ
ュは１ブロックが２５６×２５６テクセルからなる６４
ブロックのテクセルを記憶する。従来技術のシステムの
テクスチャ・マッピング・ハードウェアで使われるロー
カル・メモリと異なって、本発明のキャッシュ・メモリ
は、レンダリングされるプリミティブに対応する（大規
模な）テクスチャの一連のＭＩＰマップ全体を記憶しな
くてもよい。むしろ、本発明のキャッシュ・メモリは、
ある１時点をとると、その時点でプリミティブをレンダ
リングする場合一連のＭＩＰマップの実際に使用される
特定部分のみを記憶する。従って、ほとんどのアプリケ
ーションの場合、ある１時点で、全テクスチャ・データ
のうちレンダリングされる画像に関する部分だけがキャ
ッシュ・メモリに記憶される。
【００２７】各テクスチャに関する完全な一連のＭＩＰ
マップは、ホスト・コンピュータ１５の主メモリ１７に
記憶される。レンダリングされるプリミティブの各ピク
セルについて、テクスチャ・マッピング・チップ４６
は、キャッシュ・メモリ４８のディレクトリにアクセス
して、テクスチャＭＩＰマップの対応する１つまたは複
数のテクセルが現在キャッシュに存在するか否かを判断
する。対応するテクセルがアクセス時点でキャッシュ・
メモリに存在する場合、キャッシュ・ヒット(cache hi
t)が発生し、テクセルがキャッシュ・メモリから読み取
られ、テクスチャ・マッピング・チップ４６によってフ
レーム・バッファ基板に渡されるテクスチャ・データが
計算される。
【００２８】しかし、プリミティブ・ピクセルについて
対応するテクセルがアクセス時点で存在しない場合、キ
ャッシュ・ミス(cache miss)が発生する。キャッシュ・
ミスが発生すると、プリミティブをレンダリングするた
めに必要とされるテクスチャＭＩＰマップ部分データ
が、ホスト・コンピュータ１５の主メモリ１７からキャ
ッシュ・メモリ４８へダウンロードされ、既に記憶され
ているなにがしかのデータを置き換えることになろう。
しかしながら、レンダリングされるプリミティブに関す
る一連のＭＩＰマップ全体をダウンロードする従来技術
のテクスチャ・マッピング・システムと異なって、本発
明は、現時点でプリミティブをレンダリングする場合一
連のＭＩＰマップの実際に使用される特定部分または現
時点でレンダリングされている部分のみをダウンロード
する。詳細は後述するが、キャッシュ・ミスが発生する
と、ホスト・コンピュータ１５のテクスチャ割り込み管
理機構を始動する割込み制御信号が、テクスチャ・マッ
ピング・チップ４６によって生成される。割込み制御信
号は、ライン９４を経由して分配器チップ３０へ送ら
れ、次に、ライン９５を経由してホスト・コンピュータ
へ送られる。
【００２９】要求されたテクスチャ・データが、ホスト
・コンピュータによって主メモリから読み出され、３Ｄ
プリミティブ・レンダリング・パイプラインをバイパス
して、バス２４経由でテクスチャ・マッピング基板のメ
モリ４８へダウンロードされる。このように、キャッシ
ュ・ミス割込みが発生する時、キャッシュ・ミスを引き
起こしたプリミティブに関連するテクスチャ・データが
主メモリ１７からダウンロードされている間、フロント
エンド基板が、３次元プリミティブに関する動作を継続
し、テクスチャ・マッピング・チップおよびフレーム・
バッファ基板へバス１８を経由してプリミティブ・デー
タを出力することができる。従来技術のテクスチャ・マ
ッピング・システムと対照的に、テクスチャ・マッピン
グ・ハードウエアへのテクスチャ・データのダウンロー
ドが３次元プリミティブ・パイプラインのフラッシング
を必要としないので、システムの帯域幅および処理能力
が向上する。各ピクセルに関するテクスチャ・データ
は、テクスチャ・マッピング・チップ４６によって、５
本のバス２８を経由してフレーム・バッファ基板へ送ら
れる。５本のバス２８は、フレーム・バッファ基板に備
えられる５つのフレーム・バッファ制御器チップ５０
Ａ、５０Ｂ、５０Ｃ、５０Ｄおよび５０Ｅにそれぞれ接
続され、それらフレーム・バッファ制御器チップに、計
算結果のテクスチャ・データが並列的に送られる。フレ
ーム・バッファ制御器チップ５０Ａ−５０Ｅは、それぞ
れ対応するＶＲＡＭ（ビデオ・ランダム・アクセス・メ
モリ）チップ５１Ａ−５１Ｅグループに接続される。更
にフレーム・バッファ基板は、４つのビデオ形式チップ
（５２Ａ、５２Ｂ、５２Ｃおよび５２Ｄ）およびＲＡＭ
ＤＡＣ（ランダム・アクセス・メモリ・デジタル・アナ
ログ変換器）５４を含む。フレーム・バッファ制御器チ
ップは、表示画面の異なる非上重ねセグメントを制御す
る。各フレーム・バッファ制御器チップは、バス１８経
由でフロントエンド基板からプリミティブ・データを、
そして、バス２８経由でテクスチャ・マッピングから計
算結果のテクスチャ・マッピング・データを受け取る。
フレーム・バッファ制御器チップは、プリミティブ・デ
ータを補間して、それぞれの対応するセグメントに関す
る画面表示ピクセル座標、および各ピクセル座標に関し
て対応するオブジェクトＲ，Ｇ，Ｂカラー値を計算す
る。テクスチャ・マッピング基板から計算結果のテクス
チャ・データが渡される（例えば三角形のような）プリ
ミティブについて、フレーム・バッファ制御器チップ
は、ピクセル毎にオブジェクト・カラー値と計算結果の
テクスチャ・データを結合して、表示画面上で表示され
るべき最終的Ｒ，Ｇ，Ｂ値をピクセル毎に生成する。
【００３０】オブジェクトとテクスチャ・カラー値の結
合は、多くの異なる形態で制御することができる。例え
ば、置き換えモードでは、オブジェクト・カラー値が、
単純にテクスチャ・カラー値によって置き換えられ、テ
クスチャ・カラー値だけがピクセルのレンダリングに使
用される。別の形態の調整モードでは、オブジェクトと
テクスチャ・カラー値が乗じられピクセルに関する最終
的Ｒ，Ｇ，Ｂ値が生成される。更に、対応するテクスチ
ャ・カラー値とオブジェクト・カラー値との組み合わせ
方法を定める比率を指定するカラー制御ワードを各テク
セルについて記憶することもできる。カラー制御ワード
は、各ピクセルに対応するテクセル・データに関して決
定され、フレーム・バッファ制御器チップにバス２８経
由で渡されるので、制御器チップは対応する制御ワード
によって指定された比率を使用して最終的Ｒ，Ｇ，Ｂ値
を各ピクセル毎に決定することができる。
【００３１】フレーム・バッファ制御器チップ５０Ａ−
５０Ｅによって生成され、各ピクセルのＲ，Ｇ，Ｂ値を
含む画像ビデオ・データが対応するＶＲＡＭチップ５１
Ａ−５１Ｅに記憶される。ＶＲＡＭチップ５１Ａ−５１
Ｅの各グループは、４０個のＶＲＡＭチップがフレーム
・バッファ基板上に配置されるように、８つのＶＲＡＭ
チップを含む。ビデオ形式チップ５２Ａ−５２Ｄの各々
は、異なるセットの１０個のＶＲＡＭチップに接続さ
れ、そこからデータを受け取る。ビデオ・データは、Ｖ
ＲＡＭチップから順次シフトされ、６４ビット幅バス５
８Ａ、５８Ｂ、５８Ｃおよび５８Ｄを経由して４つのビ
デオ形式チップ５２Ａ、５２Ｂ、５２Ｃおよび５２Ｄへ
３３ＭＨＺ伝送率でそれぞれ送られる。ビデオ形式チッ
プは、ＲＡＭＤＡＣが処理できるような形式にビデオ・
データを変換して、形式化データを、３２ビット幅バス
６０Ａ、６０Ｂ、６０Ｃおよび６０Ｄを経由して３３Ｍ
ＨＺ伝送率でＲＡＭＤＡＣ５４へ送る。次に、ＲＡＭＤ
ＡＣ５４は、デジタル・カラー・データをアナログＲ，
Ｇ，Ｂカラー制御信号に変換し、各ピクセルに関する
Ｒ，Ｇ，Ｂ制御信号を、Ｒ，Ｇ，Ｂ制御ライン２９を介
して表示画面に送る。
【００３２】本発明の１つの実施形態において、特定の
プリミティブ・レンダリング・タスクが複数のプリミテ
ィブに関して並列的に実行されるように、テクスチャ・
マッピング基板１２およびフレーム・バッファ基板１４
に関するハードウェアが反復配置され、これによって、
システムの帯域幅が拡大される。そのような代替的実施
形態の１例が図３に示されている。図３は、特定のハー
ドウエアが複製されている本発明のコンピュータ・グラ
フィックス・システムのブロック図である。図３のシス
テムは、４つの３次元加速器チップ３２Ａ、３２Ｂ、３
２Ｃおよび３２Ｄ、キャッシュ・メモリ４８Ａならびに
４８Ｂとそれぞれ連動する２つのテクスチャ・マッピン
グ・チップ４６Ａならびに４６Ｂ、および、各々が対応
するＶＲＡＭチップを持つ１０個のフレーム・バッファ
・チップ５０Ａ−５０Ｊを含む。図３のシステムの動作
は、図２のシステムのそれに類似している。図３の実施
形態におけるハードウェアの反復配置によって、特定の
プリミティブ・レンダリング・タスクが複数のプリミテ
ィブに関して並列的に実行されるためシステムの帯域幅
が増大する。
【００３３】II. テクスチャ・マッピング・チップの概
要 図４は、テクスチャ・マッピング・チップ４６のブロッ
ク図である。チップ４６は、オブジェクトおよびテクス
チャ・プリミティブ・データをフロントエンド基板から
６４ビット幅バス１８経由で受け取るフロントエンド・
パイプライン・インターフェース６０を含む。テクスチ
ャ・マッピング・チップ上で処理される三角形プリミテ
ィブは最高５２個の３２ビット・デジタル・ワードによ
って定義されるが、異なる長さのワードによって定義す
ることもできる。パイプライン・インターフェースは、
一組のマスター・レジスタと一組の対応するスレーブ・
レジスタを含む。レンダリングの間、マスター・レジス
タは、プリミティブを定義する５２個のデジタル・ワー
ド・データで逐次満たされる。次に、適切なレンダリン
グ・コマンドを受領すると、データは、パイプライン・
インターフェースのスレーブ・レジスタにシフトされ、
これによって、マスター・レジスタはパイプライン方式
で別のプリミティブを表現するデータで満たされる。バ
ス１８経由で提供されるプリミティブ・データは、ｘ，
ｙ，ｚベクトル座標データ、少なくとも１つの三角形頂
点に関するＳ，Ｔテクスチャ座標ならびにＲ，Ｇ，Ｂオ
ブジェクト・カラー・データ、および三角形平面方程式
を表すデータを含む。上述のように、テクスチャ・マッ
ピング・チップは、オブジェクト・ピクセルｚ座標およ
びオブジェクト・カラーＲ，Ｇ，Ｂ値を無視し、その他
のデータだけをフロントエンド・パイプライン・インタ
ーフェース６０に記憶する。
【００３４】パイプライン・インターフェース６０のス
レーブ・レジスタは、バス６２経由でパラメータ補間器
回路６４へプリミティブ・データを転送する。パラメー
タ補間器回路６４は、各プリミティブ三角形を補間し
て、三角形を表現する各表示画面ピクセル座標につい
て、ピクセルにマップするＳ，Ｔテクスチャ・マップ座
標、および、ＳならびにＴ勾配値を決定する。Ｓならび
にＴ勾配は、それぞれ、隣接するピクセルの間でのＳな
びにＴ座標の変化に等しく、以下に説明される方法で計
算される。
【００３５】パラメータ補間回路６４は、図５を用いて
詳細は後述するが、辺ステッパ(edge steper)６６、Ｆ
ＩＦＯ（先入れ先出し）バッファ６８、スパン・ステッ
パ(span stepper)７０、勾配ならびに釣り合い補正回路
７２を全て逐次接続形態で含む。辺ステッパは、三角形
頂点の１つのｘ，ｙピクセル座標で開始し、三角形平面
方程式を利用して、三角形の辺を辿って、三角形の辺を
定義するピクセル座標を決定する。各ピクセル座標につ
いて、テクスチャ・マップにおけるどのテクセルが各表
示画面ピクセル座標に対応するかを識別するように、三
角形頂点のＳ，Ｔ値に基づいてテクスチャ・マップのＳ
ならびにＴ座標が決定される。ピクセルおよびテクセル
座標は、一時的にＦＩＦＯバッファに記憶され、次にス
パン・ステッパに渡される。三角形の辺に沿った各ｘ，
ｙピクセル位置毎に、スパン・ステッパは三角形の対応
する（ｘ、ｙ間の）スパンに沿って進み、該スパンに沿
ったピクセル位置のそれぞれについてＳ，Ｔテクセル座
標を決定する。
【００３６】もしも、ピクセルが、テクスチャに関する
一連のＭＩＰマップの中の１つにおける単一のテクセル
と１対１の対応関係を持たない場合、表示画面ピクセル
に対するＳならびにＴ座標の各々は、整数部分と小数部
分を持つであろう。上述のように、テクスチャ・マップ
と対応付けされる時、各表示画面ピクセルが、テクスチ
ャに関する一連のＭＩＰマップの１つにおける複数のテ
クセルの間に落ちることがあり、更に、一連のＭＩＰマ
ップのサイズ的に隣接するＭＩＰマップの間に落ちるこ
ともある。
【００３７】勾配および釣り合い補正回路７２は、各表
示画面ピクセルに対するＳおよびＴの勾配値（ΔＳおよ
びΔＴ）を決定する。本発明の１つの実施形態におい
て、勾配ΔＳは、勾配ΔＳｘと勾配ΔＳｙのいずれか大
なる方であるように選択される。ここで、勾配ΔＳｘ
は、表示画面上の隣接ピクセルの間でｘ座標が変化する
につれて変わるテクスチャ・マップにおけるＳ座標の変
化であり、勾配ΔＳｙは、表示画面上の隣接ピクセルの
間でｙ座標が変化するにつれて変わるテクスチャ・マッ
プにおけるＳ座標の変化である。勾配ΔＴも同様に計算
される。１つの表示画面ピクセルに関するΔＳおよびΔ
Ｔは、表示画面上のピクセルの対応するＳ，Ｔ軸での変
化に対するテクスチャ・マップ内の座標位置の変化率を
示し、ピクセルに対するテクスチャ・データを作成する
ため、どのＭＩＰマップがアクセスされなければならな
いかを決定するために使用される。例えば、表示画面ピ
クセルについて２に等しい勾配は、ピクセルが４つの
（すなわち、後述されるように２2の)テクセルにマップ
することを示して、当該ピクセルに関するテクスチャ・
データを提供できるように基本マップからサイズ的に２
だけ減じられたＭＩＰマップ（例えば図１のマップ１０
２）をアクセスしなければならない。かくして、勾配が
増加するにつれて、ピクセルに対するテクスチャ・デー
タを提供するためアクセスされるＭＩＰマップのサイズ
は減少する。
【００３８】本発明の１つの実施形態において、各ピク
セルに対する適切なＭＩＰマップを選択するため、勾配
が当該ピクセルに関するΔＳｘ、ΔＳｙ、ΔＴｘおよび
ΔＴｙの最大値に等しくなるように、ΔＳおよびΔＴの
大なる方に等しい単一の傾斜が使用される。しかし、勾
配は、例えば上記の値の最小値、それら平均値あるいは
その他の組合せを選択することによって、異なる形態で
代替的に選択することも可能であることは理解されるべ
きであろう。Ｓ，Ｔ座標の１つだけの変化率を示す単一
の勾配が選択されるので、その勾配の平方値は、対応す
るピクセルにマップするテクセルの数を表す。
【００３９】勾配を使用して、パラメータ補間回路はピ
クセルが対応する最も近いマップと、ピクセルがそのマ
ップに直接対応するものからどれほど離れているかを示
す値を決定する。最も近いマップは、マップ番号の整数
部分によって識別され、ピクセルがそのマップに直接対
応するものからどれほど離れているかを示す値は、マッ
プ番号の小数部によって識別される。
【００４０】再び図４のテクスチャ・マッピング・チッ
プのブロック図を参照して説明すれば、パラメータ補間
回路６４からのテクセル・データ出力が、ライン７０経
由でタイル作成器／境界検査器(tiler and boundary ch
ecker)７２に送られ、そこで、テクセル・データによっ
て指定されるテクスチャ・マップの各々の位置に最も近
い４つのテクセルのアドレスが決定され、それらテクセ
ルの各々がテクスチャ境界の内部にあるか否かが検査さ
れる。テクセル・データは、補間されたＳ、Ｔマップ座
標（整数値と小数値）、およびマップ番号ならびにマッ
プ小数を含む。タイル作成器は、ＳおよびＴ座標の整数
部分がパラメータ補間回路６によって計算された整数を
使用し、各々の整数部に１を加えて４つの最も近いテク
セルのアドレスを生成する。次に、境界検査器が、それ
ら４つのテクセルのいずれかのＳ，Ｔ座標がテクスチャ
・マップの境界の外側に落ちるか否かを判断する。もし
もある表示画面ピクセルが、テクスチャ・マップの境界
の外側に落ちるＳ，Ｔ座標位置に対応する場合、いくつ
かのマッピング・テクスチャ方式の１つによって、その
ピクセルについてテクスチャ・データを生成すべきか、
またそのデータをどのように生成すべきかが決定され
る。そのような方式の例には、ラッピング（wrapping、
すなわちテクスチャの繰り返し）、ミラーリング（mirr
oring、すなわちテクスチャの鏡画像の繰り返し）、境
界の外側にあるテクスチャ・マッピングの取り消し、お
よび、境界外での同一調カラー表示などが含まれる。
【００４１】境界を越えたテクスチャ・マップ位置にピ
クセルをマップすることを可能にすることによって、テ
クスチャをオブジェクト・プリミティブにマップする方
法に柔軟性が与えられる。例えば、テクスチャがオブジ
ェクトの複数部分にマップされるように、反復動作でテ
クスチャをオブジェクトにマップすることが望ましい場
合がある。例えば、[0, 0]から(10,10)までの範囲の
Ｓ，Ｔ座標を持つテクスチャが定義される場合、ユーザ
は、そのような範囲のＳ，Ｔ座標へマップするようにオ
ブジェクトの特定部分を指定することができる。上記に
おいて、記号[ ]は、指定する範囲が括弧内座標を含
み、記号（ ）は括弧内座標を含まないことを表し、以
下においても同様の表記法を使用する。ラッピング機構
がテクスチャの境界の外側に落ちるＳ，Ｔ座標について
動作するように選択される場合、[10,10]から(20, 20)
までのＳ，Ｔ座標を持つピクセルは、[10, 10]から(20,
20)までのＳ，Ｔ座標にあるテクセルにそれぞれ対応す
るであろう。
【００４２】上述のように、１つのピクセルに関して２
次元テクスチャ・マップから得られるテクスチャ・デー
タは、８つのテクセル、すなわち最も近い２つのＭＩＰ
マップにおける最も近い４つのテクセルが結合された結
果である。８つのテクセルを結合してテクセル・データ
を生成する多数の方法がある。例えば最も近いマップに
おける最も近い単一のテクセルを選択することによっ
て、平均算出の必要性をなくすことができる。別の方法
として、最も近い２つのマップそれぞれの最も近い単一
のテクセルが、勾配値に基づいて平均される。このよう
な方法は、８つの最も近いテクセルの平均値が計算され
る場合のように正確にテクチャをマップしない。
【００４３】本発明の１つの実施形態においては、単一
ピクセルに関するテクスチャ・データを８つのテクセル
の加重平均として計算する３線形補間法(trilinear int
erpolation)が利用される。テクスチャ・データをアク
セスする最も近い２つのＭＩＰマップを識別するため
Ｓ，Ｔの変化率を表す勾配が使用され、各々のマップ内
の最も近い４つのテクセルがアクセスされる。表示画面
ピクセルがマップするＭＩＰマップの位置のＳ，Ｔ座標
に最も近いテクセルに基づいて、各マップ内の４つのテ
クセルの平均が加重される。該ピクセルに関するＳ、Ｔ
座標の小数部分が、この加重を実行するために使用され
る。次に、最も近い２つのＭＩＰマップ各々の上記平均
値が、勾配値に基づいて加重される。この加重プロセス
における使用のため、勾配を基に小数値が計算される。
例えば、値３の勾配は、勾配２および勾配４にそれぞれ
対応するＭＩＰマップの中間にある。
【００４４】テクセル補間プロセスは、テクセル補間回
路７６によって実行される。各表示画面ピクセルに関す
るＳおよびＴ座標の小数部分は、タイル作成／境界検査
器を経由して、パラメータ補間回路からテクセル補間回
路７６へライン７４を介して送られる。テクセル補間回
路は小数部分を使用して、複数のテクセルの各々に与え
られる加重を決定し、所望のテクセル・データを計算す
る。
【００４５】上述のように、レンダリングされるプリミ
ティブに関連するテクスチャＭＩＰマップは、ローカル
・キャッシュ・メモリ４８（図２）に記憶される。本発
明の１つの実施形態において、キャッシュは完全連想型
である。キャッシュは、各インターリーブに２つのＳＤ
ＲＡＭチップが配置される構成で、全体として４つのイ
ンターリーブに区分けされる８つのＳＤＲＡＭチップを
含む。各インターリーブ内のＳＤＲＡＭチップが同時に
アクセスされるように各インターリーブに対応して１つ
宛計４つのコントローラが備えられる。各ＳＤＲＡＭチ
ップは２つのメモリ・バンクを含む。上記メモリ・バン
クにおいては、従来技術のＤＲＡＭの場合に起きるよう
な２つの異なるページ（すなわち２つの異なる行アドレ
ス）からデータを取り出すことに一般に関連する再ペー
ジングの負荷を伴うことなく、メモリの異なるページを
連続的読取りサイクルでアクセスすることができる。
【００４６】テクスチャ・データ（すなわち、ＭＩＰマ
ップ）は、各々が２５６×２５６のテクセルを含むテク
セル・データ・ブロックに分割される。キャッシュ・メ
モリは、一時点で６４個のデータ・ブロックを記憶する
ことができる。各ブロックは、ブロックをユニークに識
別するブロック・タグを持つ。キャッシュは、キャッシ
ュに現在記憶されているデータ・ブロックに対応するブ
ロック・タグを記憶するディレクトリ７８を含む。詳細
は後述するが、ブロック・タグの各々は、データ・ブロ
ックが表現する特定のテクスチャを識別するテクスチャ
識別子（すなわちテクスチャＩＤ）、当該テクスチャの
一連のマップの中からデータ・ブロックが表す特定のＭ
ＩＰマップを識別するマップ番号、および、該特定マッ
プ内の上記データ・ブロックの位置を識別する高位Ｓな
びにＴ座標を含む。キャッシュ・ディレクトリ内のブロ
ック・タグの物理的位置が、キャッシュ・メモリ内にお
ける対応するデータ・ブロックの位置を表す。
【００４７】異なるテクスチャを区別するテクスチャ識
別子を用いて、複数のテクスチャのＭＩＰマップをキャ
ッシュ・メモリに同時に記憶することもできる。一部の
ＭＩＰマップが２５６×２５６未満のテクセルを含むこ
ともあり、この場合データ・ブロックの一部は使用され
ない。例えば、一連のＭＩＰマップの小さい方のマッ
プ、または小さいテクスチャの場合大きい方のマップで
も、２５６×２５６個のテクセルを越えないことがあ
る。メモリ空間を有効に活用するため、各マップ部分が
ブロック内のサブブロックに割り当てられるように、複
数のマップ部分がテクスチャ・データの１つのブロック
内に記憶されるようにすることもできる。１つのブロッ
ク内に記憶される複数のマップの各々は、ブロック内の
マップの位置を識別するサブテクスチャ識別子（ＩＤ）
を持つ。
【００４８】レンダリングの間、タイル作成／境界検査
器７２は、レンダリングされるピクセルに対応するテク
スチャ・データ・ブロックに関する読取りキャッシュ・
タグを生成する。タグを生成する方法の詳細は後述す
る。タグは、テクスチャ・データのテクスチャＩＤを表
す８ビット、テクスチャ・データのマップ番号を決定す
る際に使用される１ビット、および、テクスチャ・デー
タの高位７ビットのＳならびにＴ座標を含む２３ビット
のフィールドである。キャッシュ・ディレクトリ７８
は、タイル作成／境界検査器から送られる読み取りキャ
ッシュ・タグをディレクトリに記憶されているブロック
・タグと比較して、レンダリングの際に使用されるべき
テクスチャ・データ・ブロックがキャッシュ・メモリに
存在するか否かを判断する。レンダリングされるべきプ
リミティブに対応するテクスチャ・データ・ブロックが
キャッシュ・メモリに記憶されている場合（すなわちキ
ャッシュ・ヒットの場合）、キャッシュ・ディレクトリ
は、ヒットしたタグに対応するキャッシュ内のテクスチ
ャ・データ・ブロックの物理的位置を標示するブロック
・インデックスを生成する。ブロック・インデックスの
計算の詳細は後述する。キャッシュから読み取られるべ
き各テクセルについて、ブロック内のテクセルの位置を
標示するテクセル・アドレスがまたタイル作成／境界検
査器７２によって生成される。テクセル・アドレスは、
より大きいサイズ・マップに関する補間されたＳ，Ｔ座
標の低位アドレス・ビットを含み、より小さいサイズの
マップに関して以下に記述されるアルゴリズムに基づい
て計算される。ブロック・インデックスおよびテクセル
・アドレスはともに、キャッシュ内のテクセルの位置を
示すキャッシュ・アドレスを含む。詳細は後述するが、
４つのインターリーブのどこにテクセルが記憶されてい
るかを決定するため、各テクセルに関するＳならびにＴ
座標のＬＳＢ（すなわち最下位ビット）がデコ―ドさ
れ、キャッシュ・アドレスの残りのビットは、コマンド
と共に、ライン８４経由でテクセル・キャッシュ・アク
セス回路８２へ送られ、キャッシュ内の上記アドレス位
置に記憶されているテクセル・データが読み取られる。
【００４９】読取りキャッシュ・タグがキャッシュ・デ
ィレクトリに記憶されてるブロック・タグのいずれとも
一致しない場合、すなわちキャッシュ・ミスが発生する
場合、キャッシュ・ディレクトリ７８は、ライン９４
（図２）経由でフロントエンド基板上に対して割込み制
御信号を生成し、これに応答して、分配器チップ３０が
ライン９５経由でホスト・コンピュータ１５に対する割
り込みを生成する。割り込みに応答して、ホスト・コン
ピュータのプロセッサ１９が、サービス・ルーチン（詳
細は後述）を実行することによって、キャッシュ・ミス
のあったブロック・タグをキャッシュ・ディレクトリか
ら読み取り、フロントエンド基板１０およびテクスチャ
・マッピング・チップ４６における３次元プリミティブ
・パイプラインをバイパスする形態で、テクスチャ・デ
ータの対応するブロックをキャッシュ・メモリにダウン
ロードする。主メモリからダウンロードされたテクスチ
ャ・データは、バス２４経由で（図４の）テクセル・ポ
ート９２を通ってテクセル・キャッシュ・アクセス回路
８２へ送られ、キャッシュ・メモリを形成するＳＤＲＡ
Ｍへ書き込まれる。
【００５０】キャッシュ・ミスが発生する時、テクスチ
ャ・マッピング・チップは、ミスが発生したプリミティ
ブの処理を進める前に、新しいテクスチャ・データがダ
ウンロードされるのを待つ。しかしながら、キャッシュ
読み取りに続くパイプラインの処理段階は、ミスのあっ
たプリミティブに先行して受け取ったプリミティブを処
理し続ける。同様に、キャッシュ読み取りに先行するパ
イプラインの処理段階は、新しいテクスチャ・データの
ダウンロードを待っている間、パイプラインがいっぱい
にならない限り、キャッシュ読み取り動作の背後でプリ
ミティブの処理を続行する。
【００５１】レンダリングの間、フレーム・バッファ基
板１４におけるパイプラインの後の方の処理段階は、対
応するテクスチャ・データがテクスチャ・マッピング基
板から受け取られるまで、プリミティブの処理を進めな
い。従って、キャッシュ・ミスが発生して、テクスチャ
・マッピング・チップが新しいテクスチャ・データのダ
ウンロードを待つ時、フレーム・バッファ基板１４は、
同様に、テクスチャ・マッピング・チップから送られて
くるテクスチャ・データを待つ。テクスチャ・マッピン
グ・チップの場合と同様に、テクスチャ・マッピング・
データの受け取り段階に続くパイプラインの処理段階
は、キャッシュ・ミスのあったプリミティブに先立って
受け取ったプリミティブの処理を続行し、テクスチャ・
マッピング・データを受け取る段階に先行するパイプラ
インの処理段階はパイプラインがいっぱいにならない限
りプリミティブの処理を続行する。
【００５２】キャッシュ・ミスに応答して新しいテクス
チャ・データを待つ時テクスチャ・マッピング基板また
はフレーム・バッファ基板いずれかのパイプラインが待
機する場合、フロントエンド基板１０のパイプラインも
また同様に待機するする点は理解されるべきであろう。
キャッシュ・ミスの発生によって、ホスト・コンピュー
タの主メモリへのアクセスおよびテクスチャ・データの
ダウンロードを完了するにはいくつかのサイクルがかか
るので、フレーム・バッファ基板のパイプラインが待機
させられたことによってテクスチャ・マッピング・チッ
プのパイプラインが待機する必要がないことを確認する
ことが望ましい。従って、本発明の１つの実施形態にお
いては、フレーム・バッファ基板が、テクスチャ・マッ
ピング基板より深いプリミティブ・パイプラインを備え
るように構成され、それにより、フレーム・バッファ・
パイプラインが使用可能になるのを待つことによるテク
スチャ・マッピング・パイプラインの遅延がなくなる。
【００５３】本発明の１つの実施形態では、上記の機能
を備えさせるため、テクスチャ・マッピング機能がオフ
にされる。これは、ホスト・コンピュータのプロセッサ
１９上でソフトウェアを操作して、テクスチャ・マッピ
ング基板１２およびフレーム・バッファ基板におけるレ
ジスタを設定することによって達成される。テクスチャ
・マッピングがオフに設定される時、これらのレジスタ
はそれぞれ、テクスチャ・マッピング・チップ４６がフ
レーム・バッファ基板１４へテクスチャ・データを送る
ことを禁止し、テクスチャ・マッピング基板からのテク
スチャ・データを待つことなくプリミティブに対するレ
ンダリングを続けるようにフレーム・バッファ基板に命
令する。
【００５４】上述のように、２次元テクスチャ・マップ
からのテクスチャ・データでレンダリングされる表示画
面ピクセルの各々について、（双線形補間の場合）１つ
のＭＩＰマップから４つのテクセル、または（３線形補
間の場合）２つの隣接ＭＩＰマップから８つのテクセル
が、キャッシュ・メモリから取り出され、該ピクセルに
対するテクスチャ・データが決定される。キャッシュか
ら読まれたテクセルは（図３の）バス８６経由でテクセ
ル補間回路７６へ送られ、そこで、複数テクセルの補間
によって、各ピクセルのテクセル・データが計算され
る。補間方法は、システムに関して設定されるモードに
応じて変り得る。１点標本抽出補間モードが設定される
場合、結果として生成されるテクセル・データは、テク
スチャ・マップにおけるピクセルのＳ，Ｔ座標によって
定義される位置に最も近い１つのテクセルに等しい。別
の方法として、双線形補間または３線形補間が用いられ
る場合、それぞれ１つまたは最も近い２つのマップにお
ける４または８個の最も近いテクセルの加重平均であ
る。複数のテクセルの各々に与えられる加重は、タイル
作成／境界検査器からテクセル補間回路７６へ提供され
る勾配値およびＳならびにＴ座標の小数部分に基づいて
決定される。
【００５５】表示画面ピクセルに関する計算結果のテク
セル・データは、バス８８経由でフレーム・バッファ・
インターフェースＦＩＦＯバッファ９０へ順次送られ
る。フレーム・バッファ・インターフェースＦＩＦＯバ
ッファ９０は、最高６４までの計算結果のテクセルを記
憶することができる。
【００５６】計算結果のテクセルの各々は、Ｒ，Ｇ，Ｂ
を表現する各８ビット、およびαを表す８ビットを含む
３２ビット・ワードである。αバイトは、（図２の）フ
レーム・バッファ基板１４に対して、テクセルに対応す
るピクセルについて最終的表示画面Ｒ，Ｇ，Ｂ値を計算
する際に、計算結果のテクスチャ・データのＲ，Ｇ，Ｂ
値をフレーム・バッファ基板によって生成されたオブジ
ェクト・データのＲ，Ｇ，Ｂ値と結合する方法を標示す
る。フレーム・バッファ・インターフェースＦＩＦＯバ
ッファ出力Ｔ０−Ｔ４は、（図２の）バス２８を経由し
てフレーム・バッファ基板１４へ送られる。フレーム・
バッファ基板は、各画面表示ピクセルについて最終的
Ｒ，Ｇ，Ｂ値を生成するためαによって指定された方法
で、計算結果のテクセル・データのＲ，Ｇ，Ｂ値をオブ
ジェクトＲ，Ｇ，値と結合する。
【００５７】III．キャッシュ・メモリの構成 図６は、本発明の１つの実施形態に従うキャッシュ・メ
モリのブロック図である。該キャッシュ・メモリは、テ
クセル・ポート９２、テクスチャ補間回路７６、キャッ
シュ・ディレクトリ７８およびテクセル・キャッシュ・
アクセス回路８２を含むテクスチャ・マッピング・チッ
プ部分に接続する。この実施形態では、キャッシュ・メ
モリ４８は、４つのインターリーブ２０４Ａ、２０４
Ｂ、２０４Ｃおよび２０４Ｄを含む。各インターリーブ
は、同時にアクセスされることができる２つのＳＤＲＡ
Ｍチップ（図示されてない）を含む。各ＳＤＲＡＭは１
回の読み取りサイクルの間に８ビットのデータを提供す
る。従って、各インターリーブは、１読取りサイクルの
間に１６ビットのテクセル・データを提供する。インタ
ーリーブの各ＳＤＲＡＭの２つの連続する位置のそれそ
れに８ビットが記憶される形態で、１つのインターリー
ブのキャッシュに各々３２ビット・ワードのテクセル・
データが記憶される。従って、キャッシュから１つのテ
クセルを読み取るためには、該当するインターリーブの
連続的位置に対する２回の読取りサイクルの実行によっ
て３２ビットのテクセル・データが取り出される。後述
されるように、２回の連続サイクルでバース・データ(b
urst data)を作成するには、（行および桁データを含
む）１つのアドレス・ワードだけを各インターリーブ内
のＳＤＲＡＭに送出すればよい。バースト・データは、
与えられたアドレスから第１のサイクルで渡される１６
ビット、同じ行を持つアドレスから第２のサイクルで渡
される１６ビット、および１だけ増分される桁を含む。
【００５８】テクセル・キャッシュ・アクセス回路８２
は、コントローラＡ（２００Ａ）、コントローラＢ（２
００Ｂ）、コントローラＣ（２００Ｃ）およびコントロ
ーラＤ（２００Ｄ）と名付けられた４つの独立したコン
トローラを含む。４つのコントローラＡ、Ｂ、Ｃおよび
Ｄは、並列バス２０２Ａ、２０２Ｂ、２０２Ｃおよび２
０２Ｄを経由して４つのインターリーブ２０４Ａ、２０
４Ｂ、２０４Ｃおよび２０４Ｄのデータに同時にアクセ
スすることができる。上記コントローラは、バス８４
Ａ、８４Ｂ、８４Ｃおよび８４Ｄ経由でそれぞれ受け取
ったコマンドおよびアドレスに応答してキャッシュ・メ
モリ４８からテクセル・データを読み取る。
【００５９】上述のように、各ピクセルは、潜在的に、
１つのＭＩＰマップの４つのテクセルに対応するか、あ
るいは複数のＭＩＰマップの８つのテクセルに対応す
る。詳細は後述するが、キャッシュにダウンロードされ
るテクセル・データは、ホスト・コンピュータの主メモ
リにおいて、各ＭＩＰマップにおけるいかなる４つの隣
接するテクセルも並列的アクセスが可能なように別々の
インターリーブに位置づけられるように配置される。従
って、双線形補間法によってテクセル・データを生成す
るために必要とされるＭＩＰマップにおけるいかなる４
つの隣接するテクセルも、１回の読取り動作で読み取る
ことができる。３線形補間法が使用される場合は、１組
４つからなる２組の（計８つの）テクセルが隣接するＭ
ＩＰマップから２回の読み取り動作で読み取られる。
【００６０】図７は、キャッシュ・メモリの４つのイン
ターリーブ構成によってある１つのＭＩＰマップにおけ
る任意の４つの隣接テクセルを同時に読み取ることがで
きる利点を活かすようにテクスチャ・データ・ブロック
が配置される形態の１例を示している。各テクセルに
は、該テクセルが記憶されているキャッシュ・メモリの
インターリーブを識別するラベルＡ、Ｂ、ＣおよびＤが
付けられている。マップ内のいかなる位置もＡ、Ｂ、Ｃ
およびＤのラベルを持つ４つのテクセルの間に落ちるよ
うに、ＡないしＤのラベルのパターンが繰り返されてい
る。このようにして、あるマップの内の任意の位置に対
応するピクセルについて、最も近い４つのテクセルは、
別々のインターリーブＡないしＤに存在するため、それ
らテクセルは４つの独立コントローラ２００Ａ−２００
Ｄによって同時にアクセスされることができる。例え
ば、ピクセルＰ０はＡ、Ｂ、ＣおよびＤというラベルの
４つのテクセルの間の位置に対応し、ピクセルＰ１は
Ｂ、Ａ、ＤおよびＣというラベルの４つのテクセルの間
の位置に対応する。
【００６１】上述のキャッシュ構成は例示の目的で記述
したものであって他の代替構成も実施できることは理解
されるべきであろう。例えば、キャッシュを、８つの別
々のコントローラを持つ８つの別々のインターリーブの
形態で実施して、３線形補間法が使われ時、８つのテク
セルが、１回の読み取り動作で同時にアクセスされるこ
とができるように構成することもできる。
【００６２】キャッシュ・メモリ内のＳＤＲＡＭチップ
の各々は、同時に別々の活動ページ（すなわち、共通の
行アドレスを持つメモリ位置グループ）を維持すること
ができる２つの等しいサイズのバンクに内部的に分割さ
れる。このようにして、従来技術のＤＲＡＭの場合に起
きるような２つの異なるページ（すなわち２つの異なる
行アドレス）からデータを取り出すことに一般に関連す
る再ページングの負荷を伴うことなく、ＳＤＲＡＭチッ
プの２つのバンク内の異なるページにあるデータを連続
的読取りサイクルでアクセスすることができる。
【００６３】更に詳細は後述するが、３線形補間法を使
用する際のページ間アクセス負荷を最小限にとどめるこ
のＳＤＲＡＭ構成の利点を活かすようにテクスチャ・デ
ータがキャッシュ・メモリ内に配置される。３線形補間
のために必要な８つのテクセルは、２つのＭＩＰマップ
に収納されている１組４テクセルからなる２組のテクセ
ルを含む。１つのＭＡＰにある１組の４つの隣接するテ
クセルの各々は、上述のように、同時にアクセスできる
ようにインターリーブＡ、Ｂ、ＣおよびＤにそれぞれ記
憶されている。更に、任意のテクスチャについて一連の
ＭＩＰマップにおける隣接するＭＩＰマップ上で共通す
るデータが、キャッシュの異なるＳＤＲＡＭバンクに記
憶される。３線形補間が実行される時、第１のバースト
の２回の読取りサイクルの間に、１つのＭＩＰマップの
４つのテクセルがインターリーブＡないしＤのＳＤＲＡ
Ｍバンクの１つから同時に読み取られ、後続のバースト
の２回の読取りサイクルの間に、隣接するＭＩＰマップ
の４つのテクセルが別のＳＤＲＡＭバンクから読み取ら
れる。ＳＤＲＡＭの両方のバンクは同時に行が有効であ
るので、再ページングの負荷なしに２組のテクセルは連
続的バースト・モードで読み取られる。オブジェクトの
複数ピクセルがレンダリングされる場合、隣接ピクセル
は、該テクスチャに関する同じ２つのＭＩＰマップに対
応していることが多いため、キャッシュへの読取りが、
２つのマップに共通データを記憶するキャッシュ・ブロ
ックの間で連続的に切り換えを行うことが必要とされる
点は理解されるべきであろう。表示画面ピクセルをレン
ダリングする間２つの隣接ＭＩＰマップの間での切り換
えを行う時、各サイクルの再ページングの負荷を伴うこ
となく３線形補間を実行できるので、２つのページが各
ＳＤＲＡＭ内で活動的であることを可能にする本発明の
キャッシュ構成は利点がある。
【００６４】図８は、本発明のキャッシュ・メモリの上
述の実施形態のさらに詳細なブロック図である。キャッ
シュは、各々が２つのＳＤＲＡＭチップを含む４つのイ
ンターリーブ２０４Ａ−２０４Ｄに均一に分割されたＳ
Ｄ１−ＳＤ８というラベルの８つのＳＤＲＡＭチップを
含む。各インターリーブの２つのＳＤＲＡＭは、以下の
ような共通のラインを共有する。すなわち、１１本のア
ドレス線（ＡＤＤ）、行・桁ストローブ（ＲＡＳなびに
ＣＡＳ）、書き込みイネーブル（ＷＥ）、クロック・イ
ネーブル（ＣＫＥ）、およびデータ入出力マスク（ＤＱ
Ｍ）である。各インターリーブ内のＳＤＲＡＭは、各読
取りまたは書込みサイクルの間８ビットデータがそれぞ
れ読み書きされる８本の独立データ線に接続される。各
ＳＤＲＡＭチップは、各々がテクスチャ・データの１,
０４８,５７６個の８ビット・ワードを記憶する２つの
メモリ・バンクを含む。
【００６５】各インターリーブの２つのＳＤＲＡＭは同
時にアクセスされ、一方のＳＤＲＡＭがデータ・ビット
[１５：０８］を、他方がデータ・ビット［０７：０
０］をそれそれ提供することによって両方で１６ビット
のデータを提供する。上述のように、１回のバースト・
モードの２つの連続的読取りサイクルが、各インターリ
ーブから３２ビット・テクセル・データを読み取る。そ
の個々の８ビット・ワードは、当該テクセルＲ，Ｇ，Ｂ
およびα値の各々を表す。
【００６６】ＳＤＲＡＭチップが、１１本のアドレス線
ＡＤＤ上で多重送信された２０のアドレス・ビットを受
け取り、各バンク内の１,０４８,５７６個の８ビット・
ワードをデコードする。詳細は後述するが、キャッシュ
からアクセスされるべき各テクセルについて６ビットの
ブロック・インデックスおよび１６ビットのテクセル・
アドレスが計算される。ブロック・インデックスは、６
４個のデータ・ブロックのどこにテクセルが位置してい
るか標示し、テクセル・アドレスは、ブロック内のテク
セルの正確なＳ，Ｔ座標アドレスを標示する。１平方デ
ータ・ブロックが２５６×２５６テクセルを含むと仮定
すれば、８つのＳビットおよび８つのＴビットがテクセ
ル・アドレスを構成する。キャッシュ・アドレスは、ブ
ロック・インデックス（ＭＳＢ６ビット）およびテクセ
ル・アドレス（ＬＳＢ１６ビット）の組合せを含む２２
ビット・ワードである。キャッシュ・アドレスは、キャ
ッシュ内の正確なテクセル位置を示す。
【００６７】レンダリングの間、タイル作成／境界検査
器が、テクセル・アドレスの下位Ｓビットおよび下位Ｔ
ビット（すなわち、ＬＳＢ Ｓ座標おｙびＬＳＢ Ｔ座
標）をデコードして、テクセルがキャッシュの４つのイ
ンターリーブのどれに記憶されているかを決定する。キ
ャッシュ・アドレスの残りの２０アドレス・ビットは、
アドレス線ＡＤＤに沿って、該当するインターリーブ内
の２つのＳＤＲＡＭチップに対して提供される。２つの
ＳＤＲＡＭチップに対して提供される２０アドレス・ビ
ットのうち、９ビットは、テクセル・データにアクセス
するためＳＤＲＡＭ内の桁を選択するために使用され、
１１ビットは行を選択するために使用される。当業者に
よって理解されるように、桁および行アドレス・ビット
は、異なるサイクルでＳＤＲＡＭにラッチされ、ＲＡＳ
およびＣＡＳストローブは、従来技術の方法でデータに
アクセスするために使用される。
【００６８】２サイクルのバースト・モードの間に、第
１のサイクルの間に同じインターリーブ内の２つのＳＤ
ＲＡＭのアドレス指定された位置から１６ビットが読み
取られ、次に、別のアドレスを用意することなく、第２
のサイクルで、２つのＳＤＲＡＭのもう１つ別の位置か
ら１６ビットが読み取られる。第２のサイクル中のアド
レスは、同じ行アドレスおよび１増分された桁アドレス
を含む。一旦１つのページ（すなわち特定の行）のアド
レスが起動されれば、異なる行アドレスが与えられるま
でその行は活動的であるという点は理解されるべきであ
ろう。従って、同じインターリーブからアクセスされる
べき連続的テクセルが（同じ行アドレスを含む）同じペ
ージにあるならば、行アドレスは、連続バーストの最初
に１度だけ提供されればよい。
【００６９】加えて、ＲＡＳ、ＣＡＳおよびＷＥライン
は、従来技術の方法でアドレス指定しＳＤＲＡＭチップ
へデータを書き込むため使用される。クロック・イネー
ブル信号ＣＫＥがオフにされると、内部クロックは中断
される。ＳＤＲＡＭは、この信号に応答してデータを処
理しない状態に保ち、両方のバンクをアイドル状態にす
る。データ入出力マスクＤＱＭ信号は、読取りサイクル
の間出力イネーブルとして機能し、書き込みサイクルの
間入力データ・マスクとして機能する。
【００７０】従来技術におけるＳＤＲＡＭの使用方法で
は、ＳＤＲＡＭは、現在ページから現在のデータをアク
セスしている間に後続のデータをどのページからアクセ
スするかを決定して現在データ読み取りサイクルが完了
する前にその将来のページを起動させる。ＳＤＲＡＭ
が、２つの異なるページをイネーブルして同時に活動的
にさせるので、上記従来技術のＳＤＲＡＭの使用は、従
来技術のＤＲＡＭの使用におけるようなデータを異なる
ページからアクセスする場合に派生する再ページングの
負荷を回避する。しかしながら、多数の連続読取りサイ
クルで読み取られるべきデータが異なるページに位置す
る場合、将来ページを前もって調べ起動するために複数
のサイクルが必要とされるため、従来技術のＳＤＲＡＭ
使用法は上記の利点を提供しない。本発明のテクスチャ
・データ記憶方法は、再ぺージングなしで異なるページ
からの複数の連続的ＳＤＲＡＭ読取りサイクルを実行可
能とさせることによって、従来技術のＳＤＲＡＭ使用に
比較して利点を持つ。特に、（３線形補間を実行する場
合連続的読取りサイクルの間のアクセスを必要とする）
テクスチャの隣接ＭＩＰの共通データをＳＤＲＡＭの別
々のバンクに記憶することによって、別々のバンクから
のデータが、連続的な読取りサイクルで再ページングの
負荷なしにアクセスされることができる。ＳＤＲＡＭ処
理性能を向上させるための本発明のデータ記憶配置方法
をテクスチャ・マッピング・データに関して以上説明し
たが、本発明の方法がそのようなテクスチャ・マッピン
グ・データに関するものに限定されない点は理解される
べきであろう。特に、複数の連続的読取りサイクルが異
なるメモリ位置からデータをアクセスするようなタイプ
のデータのすべてを割り当てる場合に本発明の方法は応
用できる。
【００７１】IV．キャッシュ制御ＦＩＦＯ 図９は、境界検査器７２、キャッシュ・ディレクトリ７
８、キャッシュ・アクセス回路８２、キャッシュ・メモ
リ４８およびテクセル補間回路７６を含むテクスチャ・
マッピング・チップの一層詳細なブロック図である。テ
クセル・キャッシュ・アクセス回路８２は、４つのキャ
ッシュ・アクセス・コマンドＦＩＦＯ２０６Ａ、２０６
Ｂ、２０６Ｃおよび２０６Ｄを含む。キャッシュ・アク
セス・コマンドＦＩＦＯ２０６Ａ−２０６Ｄは、１６ビ
ット・バス８４Ａ、８４Ｂ、８４Ｃおよび８４Ｄを経由
して境界検査器からそれぞれ受け取るキャッシュ・アク
セス・コマンドを記憶する。キャッシュ・アクセス・コ
マンドＦＩＦＯ２０６Ａ−２０６Ｄは、図６に示される
コントローラ２００Ａ−２００Ｄにそれぞれ対応する。
例えば、ＦＩＦＯ２０６Ａコマンドは、インターリーブ
２０４Ａ内のＳＤＲＡＭのキャッシュ・アクセスを起動
する。この実施形態においては、各キャッシュ・アクセ
ス・コマンドＦＩＦＯは、８つの１６ビット・コマンド
を一時的に記憶する能力を持つ。このように、システム
のパイプライン性能を向上させるため、キャッシュ・ア
クセス回路が働く前に、８つのコマンドがキャッシュ・
アクセス・コマンドＦＩＦＯの各々に記憶される。
【００７２】上述のように、レンダリングの間、境界検
査器７２は、対象のピクセルに対応するテクスチャ・デ
ータのブロックの各々に関する読取りキャッシュ・タグ
をキャッシュ・ディレクトリ７８に記憶されているブロ
ック・タグの各々と比較して、テクセルがキャッシュに
あるかどうかを判定する。ヒットが発生すれば、キャッ
シュ内のテクスチャ・データの対応するブロックの位置
を表すブロック・インデックスが生成される。タイル作
成／境界検査器は、補間Ｓ，Ｔ座標、テクスチャＩＤ、
特定テクセルのサブテクスチャＩＤ、テクセルをアクセ
スすべきマップのマップ番号およびテクスチャの基本マ
ップのサイズを用いてテクセル・アドレスを決定するル
ーチンを同時に実行する。詳細は後述する。（キャッシ
ュ・アドレスを構成する）ブロック・インデックスおよ
びテクセル・アドレスを用いて、タイル作成／境界検査
器がテクセルが記憶されているキャッシュの特定のイン
ターリーブおよびそのインターリーブのＳＤＲＡＭチッ
プの行および桁アドレス・ビットを決定する。アドレス
情報は、キャッシュ読み取りコマンドとともに、対応す
るキャッシュ・アクセス・コマンドＦＩＦＯに送られ
る。
【００７３】テクセル補間回路７６は、８つのテクセル
・データＦＩＦＯ２１４Ａ０、２１４Ａ１、２１４Ｂ
０，２１４Ｂ１，２１４Ｃ０，２１４Ｃ１，２１４Ｄ０
および２ｌ４Ｄ１を含む。テクセル・データＦｌＦＯ２
ｌ４Ａ０ならびに２ｌ４Ａ１は、キャッシュ・メモリの
インターリーブ２０４Ａに対応し、ＦｌＦＯ２ｌ４Ｂ０
ならびに２ｌ４Ｂ１は、インターリーブ２０４Ｂに対応
し、ＦｌＦＯ２ｌ４Ｃ０ならびに２ｌ４Ｃ１は、インタ
ーリーブ２０４Ｃに対応し、ＦｌＦＯ２ｌ４Ｄ０ならび
に２ｌ４Ｄ１は、インターリーブ２０４Ｄに対応する。
【００７４】先に述べたように、キャッシュ・メモリの
４つのインターリーブの各々は、別々のキャッシュ・ア
クセス経路を通して同時にアクセスされることができ
る。レンダリングの間、テクセル・キャッシュ・アクセ
ス回路８２がキャッシュ・メモリ４８からテクセル・デ
ータをアクセスする時、テクセル・アクセス制御ワード
が、バス２０８Ａ、２０８Ｂ、２０８Ｃおよび２０８Ｄ
を経由してキャッシュ・メモリ４８へ与えられる。２つ
の連続する１６ビットの読取りサイクルの間に４つのテ
クセルが同時に４つのインターリーブからアクセスされ
る。４つのテクセルは、バス２１０Ａ、２１０Ｂ、２１
０Ｃおよび２１０Ｄ経由で、テクセル・データＡのＦＩ
ＦＯの１つ（２１４Ａ０または２１４Ａ１）に、テクセ
ル・データＢのＦＩＦＯの１つ（２１４Ｂ０または２１
４Ｂ１）に、テクセル・データＣのＦＩＦＯの１つ（２
１４Ｃ０または２１４Ｃ１）に、テクセル・データＤの
ＦＩＦＯの１つ（２１４Ｄ０または２１４Ｄ１）にそれ
ぞれ送られる。各インターリーブＡ−Ｄに対応するＦＩ
ＦＯのペア（すなわち０および１）は交互にロードされ
る。例えば、インターリーブＡから読み取られる第１の
テクセルがテクセル・データＦＩＦＯ２１４Ａ０に記憶
され、インターリーブＡから読み取られる第２のテクセ
ルがテクセル・データＦＩＦＯ２１４Ａ１に記憶され、
インターリーブＡからの第３のテクセルがテクセル・デ
ータＦＩＦＯ２１４Ａ０に記憶されるというようにテク
セルが交互に記憶される。このような交互方式を使用す
る理由は以下の通りである。
【００７５】テクセル・データＦＩＦＯの各々は、幅３
２ビットで深さ８段階である。組合せれば、８つのＦＩ
ＦＯ２１４は、８つのパイプライン化された段階を記憶
する。各段階は、３線形補間の間所望のテクセル・デー
タを決定するために使用される８つのテクセルを含む。
バス２１０Ａ、２１０Ｂ、２１０Ｃおよび２１０Ｄは、
幅１６ビットである。各インターリーブにおける各ＳＤ
ＲＡＭペアは、各読取りサイクルの間に１６ビットのデ
ータを提供する。各バースト読み取りの間、第１の１６
ビットが、各ＳＤＲＡＭペアから第１の１６ビット・レ
ジスタ（図示されてないない）に送られ、次の１６ビッ
トが、各ＳＤＲＡＭペアから第２の１６ビット・レジス
タ（やはり図示されてないない）に送られる。バースト
読み取りの第２サイクルの終了時点で、両方のレジスタ
からのデータが、対応する３２ビット・バス２１２Ａ、
２１２Ｂ、２１２Ｃまたは２１２Ｄ上へ送られる。任意
のピクセルに関する所望のテクセル・データを決定する
ため、テクセル補間回路７６が、ＦＩＦＯにアクセスし
て次の段階の８つのテクセルを読み取り、上述の方法で
それらのテクセルを補間する。補間結果のテクセル・デ
ータが、バス２８経由でフレーム・バッファ基板１４
（図２）へ送られ、そこで、上述の方法で表示画面ピク
セルをレンダリングするために使用される。
【００７６】３線形補間が実行される時、任意のピクセ
ルに関する所望のテクセル・データは、ある１つのＭＩ
Ｐマップの４つのテクセルを補間し、隣接する別のＭＩ
Ｐマップの４つのテクセルを補間して得られる。隣接す
る表示画面ピクセルは、一般的には連続的にレンダリン
グされる。隣接する表示画面ピクセルは、頻繁に、１つ
のテクスチャＭＩＰマップの隣接位置に対応する。この
結果、連続的にレンダリングされるプリミティブに関し
て所望のテクセル・データを補間する際いくつかの共通
のテクセル・データが使用されることがよくある。本発
明の１つの実施形態において、多数の近接した読み取り
サイクル内で共通のテクセル・データが多数回アクセス
される場合、キャッシュは、最初の読取りについてのみ
アクセスされるだけで、後続の読取りの各々については
キャッシュ読取りサイクルを節約する。最も最近読まれ
たテクセルが、テクセル・データＦＩＦＯ内に記憶され
る。このように、それらテクセルに対する後続のアクセ
スは、キャッシュではなくＦＩＦＯからなされる。これ
によって、必要とされるキャッシュ・アクセス数が減
り、システムの帯域幅が増大する。
【００７７】テクセル・データ経路Ａ、Ｂ、ＣおよびＤ
の各々について、前回のピクセルに関してテクセル・デ
ータＦＩＦＯ０または１の１つに最も最近書き込まれた
テクセル・データが、キャッシュをアクセスするためパ
イプライン位置に現在あるテクセル・データと一致する
場合、キャッシュ・アクセス・コマンドは、対応するキ
ャッシュ・アクセスＦＩＦＯ２０６Ａ、Ｂ、ＣまたはＤ
に送られない。代わりに、テクセル・データが対応する
テクセル・データＦＩＦＯ２１４Ａ、Ｂ、ＣまたはＤの
最も最近書かれた位置に記憶されていることを示すコマ
ンドがテクセル補間器に送られる。キャッシュをアクセ
スするためパイプライン位置に現在あるテクセル・デー
タに対応するテクセル・データが、対応するテクセル・
データＦＩＦＯの最も最近書き込まれた位置のデータと
一致しない場合、経路Ａ、Ｂ、ＣおよびＤのいずれにつ
いても、テクセル・キャッシュ・アクセス・コマンドが
対応するテクセル・キャッシュ・アクセス・コマンドＦ
ＩＦＯに送られ、キャッシュ・メモリ４８からそのテク
セル・データが読み取られる。
【００７８】キャッシュ・アクセスを考慮しなければな
らない現在パイプライン位置にあるピクセルについてイ
ンターリーブＡないしＤのいくつかが異なる結果を生み
出す点は理解されるべきであろう。例えば、連続的ピク
セルに関する共通のテクセル・データがインターリーブ
Ａには存在するがインターリーブＢ−Ｄには存在しない
ことがある。そのような状況においては、キャッシュか
らテクセル・データをアクセスするためにパイプライン
位置にある第２の連続ピクセルに関してテクセル・デー
タがインターリーブＢ−Ｄから読み取られるであろう
が、その第２のピクセルに関するインターリーブＡから
のテクセル・データは、テクセル・データＦＩＦＯ２１
４Ａ０または２１４Ａｌの１つの同じ位置から読み取ら
れるであろう。キャッシュをアクセスせずに複数のピク
セルに関してテクセル・データＦＩＦＯからテクセルが
再読み取りされる場合、本方式は帯域幅を節約する。
【００７９】テクセル補間回路７６は、５３ビット・コ
マンドを境界検査器７２から５３ビット・バス２１８経
由で受け取るテクセル補間回路コマンドＦＩＦＯ２１６
を含む。テクセル補間回路コマンドＦＩＦＯは、各サイ
クルの間所望のテクセル・データを補間する際に使用さ
れるべきテクセル・データをどこのテクセル・データＦ
ＩＦＯ位置が含むかを補間回路に標示する最高１６のコ
マンドを記憶することができる。補間回路コマンドは、
また、（点標本抽出、双線形または３線形などの）補間
モードを示し、補間の際に各テクセルが加重される方法
を指定するＳおよびＴ座標の勾配および小数値を含む。
コマンドは、（双線形補間の場合）４個または（３線形
補間の場合）８個のテクセルがＦＩＦＯ２１４Ａ０、Ａ
１、Ｂ０、Ｂ１、Ｃ０、Ｃ１、Ｄ０またはＤ１のいずれ
から読み取られるべきか、また、該テクセルが新しいか
古いかを示すデータを含む。テクセル・データがその経
路のいずれかのテクセル・データＦＩＦＯの位置に最も
最近書き込まれたテクセル・データと異なる場合は、そ
のテクセル・データは新しいという。新しい場合キャッ
シュ読取りが必要とされる。テクセル・データがいずれ
かのテクセル・データＦＩＦＯの位置に最も最近書き込
まれたものと同じ場合は、そのテクセル・データは古い
という。古い場合キャッシュ読取りは必要とされない。
テクセル・データが新しい時、ＦＩＦＯ読取りポインタ
が、ＦＩＦＯの内の次の位置へ移動されなければなら
ず、一方、テクセル・データが古い時、同じデータが同
じＦＩＦＯ位置から読み取られ、読取りポインタを移動
する必要はない。
【００８０】図９に示されたテクセル・アクセス回路の
動作を図１０および図１１を参照しながら以下に更に例
示する。図１０は、上位ＭＩＰマップの複数のテクセル
および（サイズ的に小さい）下位ＭＩＰマップの複数の
テクセルを示す。テクセルは、上記図８の場合に使用し
た標記法と同様に、Ａｎ、Ｂｎ、ＣｎおよびＤｎという
ラベルをつけられている（但しｎは整数）。レンダリン
グされるべき７つのピクセルに、Ｐ０、Ｐ１、Ｐ６とい
うラベルがつけられている。図に示されているように、
レンダリングされるべき（複数）ピクセルは、ＭＩＰマ
ップのテクセルに直接対応していない。この例において
は、３線形補間法が実行され、上位マップから４つのテ
クセルおよび低位マップから４つのテクセルがアクセス
され各ピクセルごとに補間される。進行方向は、レンダ
リングの方向であって、ピクセルに付けられた数字番号
に対応する。
【００８１】図１１は、キャッシュ・アクセス・コマン
ドＦＩＦＯ（２０６Ａ）、テクセル・データＦＩＦＯＡ
０（２１４Ａ０）、テクセル・データＦＩＦＯＡ１（２
１４Ａ１）およびテクセル補間回路コマンドＦＩＦＯ２
１６を示す。他のテクセル・データ経路Ｂ、ＣおよびＤ
の各々に関するＦＩＦＯも同じ形態でで動作するので、
便宜上テクセル・データ経路Ａに関連するＦＩＦＯだけ
が示されている。各ＦＩＦＯバッファは、データが読み
書きされるべきＦＩＦＯ内の単一の位置をそれぞれポイ
ントする書込みポインタおよび読取りポインタを含む。
両ポインタは、本実施例では１回につき１位置移動する
ことができる。
【００８２】ピクセルＰ０は、上位マップにおけるテク
セルＡ０、Ｂ０、Ｃ０およびＤ０に、そして下位マップ
におけるテクセルＡ０、Ｂ０、Ｃ０およびＤ０に対応し
ているので、これら８つのテクセルが補間され、ピクセ
ルＰ０に対するテクセル・データが生成される。ピクセ
ルＰ０について、キャッシュから読み取られるテクセル
・データをテクセル・データＦＩＦＯ２１４Ａ０に書き
込むべきアドレスと共に、上位マップのテクセルＡ０の
アドレス（図１０でｕＡ０と標記されている）が、キャ
ッシュ・アクセス・コマンドＦＩＦＯ２０６Ａの最初の
位置に書き込まれる。次に、キャッシュ・アクセス・コ
マンドＦＩＦＯ２０６Ａの書込みポインタが１位置移動
され、キャッシュから読み取られるテクセル・データを
テクセル・データＦＩＦＯ２１４Ａ１に書き込むべきア
ドレスと共に、下位マップのテクセルＡ０のアドレス
（図１０でｌＡ０と標記されている）がＦＩＦＯの次の
位置に書き込まれる。このように、上述の理由からテク
セル・データＦＩＦＯ０と１は交互に使用される。キャ
ッシュ・アクセス・コマンドＦＩＦＯ２０６Ｂ−２０６
Ｄは低位マップのテクセルＢ０、Ｃ０およびＤ０に関し
て同様の方法で更新される。
【００８３】ピクセルＰ１について、上位および下位マ
ップのテクセルＡ１がアドレスｕＡ１およびｌＡ１にそ
れぞれ補間のため記憶される。上位および低位マップの
テクセルＡ１は新しいテクセルであり、前のピクセルＰ
０からのテクセルに対応していないので、それらはキャ
ッシュからアクセスされる。このようにして、これらテ
クセルのテクセル・アドレスが、それらのアドレスから
読み取られるテクセル・データがテクセル・データＦＩ
ＦＯ２１４Ａ０および２１４Ａ１に書き込まれるべきこ
とをそれぞれ示す対応するアドレスと共に、キャッシュ
・アクセス・コマンドＦＩＦＯの後続の２つの位置に付
加される。図１１は、上記情報で更新された後のキャッ
シュ・アクセス・コマンドＦＩＦＯ２０６Ａを示す。
【００８４】最初の２つのピクセルＰ０およびＰ１につ
いては共通のＡアドレス指定テクセルが存在しないの
で、両者に関するテクセル・データを取り出すためキャ
ッシュ・メモリがアクセスされる。最初のコマンドがキ
ャッシュ・アクセス・コマンドＦＩＦＯ２０６Ａから読
み取られ、アドレスｕＡ０にあるテクセル・データがキ
ャッシュ・メモリから読み取られテクセル・データＦＩ
ＦＯ２１４Ａ０の最初の位置に書き込まれる。そして、
次のコマンドがキャッシュ・アクセス・コマンドＦＩＦ
Ｏから読み取られ、アドレスｌＡ０にあるテクセル・デ
ータがキャッシュ・メモリから読み取られテクセル・デ
ータＦＩＦＯ２１４Ａ１の最初の位置に書き込まれる。
次のコマンドがキャッシュ・アクセス・コマンドＦＩＦ
Ｏから読み取られ、アドレスｕＡ１にあるテクセル・デ
ータがキャッシュ・メモリから読み取られテクセル・デ
ータＦＩＦＯ２１４Ａ０の次の位置に書き込まれる。最
後に、第４番目のコマンドがキャッシュ・アクセス・コ
マンドＦＩＦＯから読み取られ、アドレスｌＡ１にある
テクセル・データがキャッシュ・メモリから読み取られ
テクセル・データＦＩＦＯ２１４Ａ１の次の位置に書き
込まれる。
【００８５】次のピクセルＰ２をレンダリングするた
め、アドレスｕＡ１およびｌＡ１のテクセルが補間され
る必要がある。これらのテクセルが前にレンダリングさ
れたピクセルＰ１についてアクセスされたものなので、
それらは、テクセル・データＦＩＦＯ２１４Ａ０および
２１４Ａ１の最も最近書き込まれたエントリにそれぞれ
記憶されている。従って、それらのテクセルについて新
しいキャッシュ・アクセス・コマンドがキャッシュ・ア
クセス・コマンドＦＩＦＯ２０６Ａに送られることはな
い。その代わり、ピクセルＰ１に関する所望のテクセル
・データが補間された後、アドレスｕＡ１およびｌＡ１
に記憶されたテクセル・データが、テクセル補間回路に
よってテクセル・データＦＩＦＯ２１４Ａ０および２１
４Ａｌの最も最近読まれた位置からそれぞれアクセスさ
れ、キャッシュへのアクセスは必要とされない。直接Ｆ
ＩＦＯバッファからデータを読み取る方が、キャッシュ
・メモリからデータをアクセスする場合に比較して所要
時間は少ない。従って、キャッシュ・アクセスを減らす
本発明のＦＩＦＯバッファはシステムの帯域幅を増加さ
せる。
【００８６】上述のように、インターリーブＡ−Ｄの各
々に対応するテクセル・データＦＩＦＯ２１４は、別々
に制御されるＦＩＦＯゼロおよび１を含む。ＦＩＦＯ
は、このような形態で３線形補間を実行するために能率
的に分割される。上述から理解されるように、上記の実
施形態において、テクセル・データＦＩＦＯ２１４の各
々は、後続の読取りが同じエントリをポイントできるポ
インタを維持することによって、その最も最近読み取ら
れたエントリへのアクセスを提供する。このため、連続
的な読取りサイクルの間、各インターリーブが２つのマ
ップの間で交互に読み取りを行うが、独立したＦＩＦＯ
が、１つのマップ内で連続的読み取りを実行することが
できるので、ＦＩＦＯへの連続アクセスにおいて読取り
ポインタが同じテクセル・データをポイントすることが
可能となる。
【００８７】各ピクセルがタイル作成／境界検査器７２
によって処理されコマンドがキャッシュ・アクセス・コ
マンドＦＩＦＯに送られる場合、コマンドはまたテクセ
ル補間回路コマンドＦＩＦＯ２１６に書き込まれる。例
えば、ピクセルＰ０についてアドレスｕＡ０でテクセル
にアクセスすべきコマンドがキャッシュ・アクセス・コ
マンドＦＩＦＯに送られると、コマンドＮｅｗ０が、テ
クセル補間回路コマンドＦＩＦＯ２１６の最初の位置に
送られる。コマンドＮｅｗ０は、インターリーブＡから
の次のテクセル・データがキャッシュからアクセスされ
てテクセル・データＦＩＦＯ２１４Ａ０に渡されるこ
と、および、ＦＩＦＯからテクセル・データを読むため
にテクセル補間回路は最も最近読み取られた位置から１
位置ＦＩＦＯ読取りポインタを移動させなければならな
いことをテクセル補間回路に示す。
【００８８】キャッシュ・アクセス・コマンドＦＩＦＯ
に送られるテクセル・アドレスｌＡ０に対応する次のコ
マンドについて、コマンドＮｅｗ１が、テクセル補間回
路コマンドＦＩＦＯの次の位置に書き込まれる。コマン
ドＮｅｗ１は、インターリーブＡからの次のテクセル・
データも新しいもので、テクセル・データ補間回路２１
４Ａ１から読み取らなければならないことをテクセル補
間回路に示す。同様に、ピクセルＰ１に対応するテクセ
ル・アドレスｕＡ１およびｌＡ１に関連するコマンドに
関して、コマンドＮｅｗ０およびＮｅｗ１がそれぞれテ
クセル補間器コマンドＦＩＦＯ２１６の次の２つの位置
に書き込まれる。
【００８９】ピクセルＰ２については、アドレスｕＡ１
およびｌＡ１のテクセル・データが前のピクセルＰ１の
ためＦＩＦＯに書かれたデータと同一であるので、テク
セル補間器コマンドＦＩＦＯ２１６の次の２つの位置に
書かれるコマンドはＯｌｄ０およびＯｌｄ１であり、次
のテクセル・データはテクセル・データＦＩＦＯ２１４
Ａ０および２１４Ａ１の最も最近読まれた位置から再読
み取りされるべきであることをテクセル補間器に対して
それぞれ標示する。Ｏｌｄ０およびＯｌｄ１コマンド
は、ＦＩＦＯから次のテクセル・データを読むため最も
最近読み取られた位置からＦＩＦＯ読取りポインタを移
動する必要がないことをテクセル補間回路に示す。
【００９０】図１０は、次の３つのテーブルをリストし
ている。第１のテーブルはピクセルの各々について補間
される必要があるテクセルを示し、第２のテーブルは、
テクセル・データＦＩＦＯＡ０、Ｂ０、Ｃ０およびＤ０
に記憶される必要がある別々のテクセル・データ値をリ
ストし、第３のテーブルは、テクセル・データＦＩＦＯ
Ａ１、Ｂ１、Ｃ１およびＤ１に記憶される必要がある別
々のテクセル・データ値をリストする。ブランク空間
は、キャッシュから再び読まれる必要がなく、ＦＩＦＯ
からアクセスされることができるようにキャッシュから
既に読み込まれた共通テクセル・データを示す。図が示
す通り、複数のピクセルについて所望のテクセル・デー
タが補間される時、本発明のＦＩＦＯ方式によって多数
のキャッシュ・アクセスが節約され、この結果システム
の帯域幅が増大する。
【００９１】図１２は、各インターリーブにおいて、あ
るピクセルについて読み取られるべきテクセル・データ
が最も最近レンダリングされたピクセルについて読み込
まれたか否かを判断するため、テクスチャ・マッピング
・チップによって使用される回路のブロック図である。
この回路は、新しいデータをキャッシュから読み取るよ
うに指示する新しいコマンドをキャッシュ・アクセス・
コマンドＦＩＦＯの１つに書き込むべきか、あるいは、
テクセル・データは古いのでテクセル・データＦＩＦＯ
の１つから読み取られるべきことを示すコマンドをテク
セル補間器コマンドＦＩＦＯに書き込むべきか判断する
ために使用される。図１２は、インターリーブＡに対応
する１つの回路だけを示しているが、インターリーブ
Ｂ、ＣおよびＤに対して、同様の回路が用意される。こ
の回路は、タイル作成／境界検査器の最適化エレメント
の範囲内に配置される。補間されるべき各テクセルにつ
いてタイル作成／境界検査器によって受け取られる補間
されたＳ，Ｔ値を用いて、最適化エレメントは、バス２
２０Ａ上に（ブロック・タグおよびテクセル・アドレス
を含む）テクセル・アドレスを出力する。テクセル・デ
ータＦＩＦＯ２１４Ａ０および２１４Ａ１に割り当てら
れた最も最近処理されたテクセルのアドレスは、アドレ
ス・レジスタ２２２Ａ０および２２２Ａ１にそれぞれ記
憶されている。現在のテクセル・アドレスが、比較器２
２４Ａ０および２２４Ａ１によって、レジスタ２２２Ａ
０および２２２Ａ１に記憶されているテクセル・アドレ
スとそれぞれ比較される。
【００９２】現在のテクセル・アドレスが、レジスタ２
２２Ａ０および２２２Ａ１に記憶されているアドレスの
いずれとも一致しない場合、そのテクセル・アドレスに
対応するテクセル・データが、キャッシュ・メモリから
アクセスされる必要があり、適切なコマンドがキャッシ
ュ・アクセス・コマンドＦＩＦＯに書かれる。しかし、
テクセル・アドレスが、レジスタ２２２Ａ０および２２
２Ａ１に記憶されているアドレスと一致する場合、テク
セル・データはテクセル・データＦＩＦＯ２１２Ａ０ま
たは２１２Ａ１にそれぞれ記憶されていて、そのアドレ
スに対応するテクセル・データをアクセスする直前にテ
クセル補間器によって読み取られる。従って、キャッシ
ュ・アクセス・コマンドはキャッシュ・アクセス・コマ
ンドＦＩＦＯに書かれず、テクセル・データは古いの
で、読取りポインタを動かすことなく最も最近読まれた
ＦＩＦＯ位置からアクセスされるべきことを示すコマン
ドが、対応するテクセル補間器コマンドＦＩＦＯに書き
込まれる。
【００９３】V. テクスチャ・データ・ブロックの構成 図１は、８×８テクセルの基本マップ１００を含む一連
の平方テクスチャＭＩＰマップを示す。基本マップを基
に、サイズ的にフィルタして、最小サイズのマップ１０
８まで連続的マップの各々が作成される。最小サイズの
マップ１０８にはマップ番号ゼロが割り当てられ、サイ
ズが大きくなるマップ毎に番号を１ずつ増分する。従っ
て，本例の場合の基本マップ１００はマップ番号３を持
つ。マップ番号は、後述する方法で、テクスチャ・デー
タの各ブロックに対するブロック・タグを決定する際に
使用される。このマップ番号付け方式に従って、１×１
テクスチャ基本マップを仮定すると、マップ番号１０は
１０２４×１０２４テクセルのマップに対応し、マップ
番号９は５１２×５１２テクセルのマップに、マップ番
号８は２５６×２５６テクセルのマップにというように
それぞれ対応する。テクスチャ基本マップが１×１でな
ければ、マップ番号１０は、１０２４テクセルより大き
い次元を持つマップに対応する。ここでの記述は、正方
形のテクスチャ・ベース・マップを仮定しているが、長
方形のマップも可能である。長方形の場合、マップ番号
は、マップの長い方の次元のテクセル数によって決定さ
れる。例えば、マップ番号１０を持つ長方形のマップ
は、長次元に１０２４以上のテクセルを持つ。上記以外
のマップ番号付け法を使用できる点は理解されるべきで
あろう。
【００９４】マップ番号１０を持つ正方形１０２４×１
０２４テクセル・マップは、マップ内の各テクセル位置
をユニークに識別するため１０ビットのＳ座標Ｓ［９：
０］および１０ビットのＴ座標Ｔ［９：０］を必要とす
る。同様に、マップ番号９を持つマップは、マップ内の
各テクセル位置を識別するため９ビットのＳおよびＴ座
標を必要とし、マップ番号８を持つマップは、マップ内
の各テクセル位置を識別するため８ビットのＳおよびＴ
座標を必要とするというように、以下のマップ番号につ
いて同様となる。任意のピクセルに対応するＭＩＰマッ
プのテクセルの位置をユニークに識別するＳおよびＴ座
標は上述の方法で補間される。
【００９５】詳細は後述するが、テクスチャ・データ
は、（図２の）ホスト・コンピュータ１５の主メモリ１
７に２５６×２５６テクセルのブロックの形式で記憶さ
れる。キャッシュ・ミスが発生すると、キャッシュ・ミ
スのあったテクスチャ・データのブロックを識別するキ
ャッシュ・タグが、ホスト・コンピュータによって読み
取られ、次に、そのブロックのテクスチャ・データがテ
クスチャ・マッピング基板のキャッシュ・メモリ４８へ
ダウンロードされる。本発明の実施形態において、任意
の１時点で、６４ブロックのテクスチャ・データがキャ
ッシュ・メモリに記憶されることができる。これらの６
４ブロックのテクスチャ・データは、１つまたは複数の
テクスチャの複数のＭＩＰマップからのデータを含むこ
とができる。各ブロックは、それをユニークに識別する
ブロック・タグを持つ。９以上のマップ番号を持つＭＩ
Ｐマップは、２５６×２５６を超えるテクセルを含み、
従って，複数のブロックの形態で記憶される。複数ブロ
ックの形態で記憶されるマップに対する高位Ｓ，Ｔ座標
は、マップを記憶するデータ・ブロックに関するブロッ
ク・タグに含められる。
【００９６】例えば、マップ番号９を持つＭＩＰマップ
は、５１２のテクセルに等しい１つの次元を持ち、正方
形の場合は、サイズ的に５１２×５１２テクセルであ
る。（正方形マップを仮定すると）マップは１ブロック
２５６×２５６テクセルの４つのブロックに分割され
る。従って、それらのブロックの各々に対するブロック
・タグは、マップの範囲内でのブロックの位置を識別す
る１つの高位Ｓ座標ビット（Ｓ［８］）および１つの高
位Ｔ座標ビット（Ｔ［８］）を含む。同様に、マップ番
号１０を持つＭＩＰマップはサイズ的に１０２４×１０
２４テクセルであり、１ブロック２５６×２５６テクセ
ルの１６のブロックに分割される。従って、それらのブ
ロックの各々に対するブロック・タグは、マップの範囲
内でのブロックの位置を識別する２つの高位Ｓ座標ビッ
ト（Ｓ［９：８］）および２つの高位Ｔ座標ビット（Ｔ
［９：８］）を含む。
【００９７】後述するが、補間の間システムの帯域幅を
減らすため、隣接するＭＩＰマップの同じ部分が反対側
のＳＤＲＡＭバンクに記憶されるように、テクスチャＭ
ＩＰマップは更に小さく分割されてメモリに記憶され
る。加えて、キャッシュ・メモリ内のメモリ空間を効率
的に利用するため、２５６×２５６未満テクセルの複数
マップをキャッシュ・メモリの１つのブロックの中に記
憶することができる。
【００９８】図１３は、 ＬＡ ９５ という面画像を含む特定テクスチャに関する一組のテク
スチャＭＩＰマップを示す。図１３に示されるように、
あるテクスチャに関する一連のＭＩＰマップにおけるＭ
ＩＰマップの各々は、１つの平方テクスチャ・マップに
対して等しいサイズの４つの象限に分割される。図１２
に示される例においては、基本マップは、マップ番号９
を持ち、（画像Ｌを含む）９Ｑ１、（画像Ａを含む）９
Ｑ２、（画像９を含む）９Ｑ３および（画像５を含む）
９Ｑ４の象限に分割されている。同様にマップ番号８
は、それぞれＬ，Ａ，９および５を含む象限８Ｑ１，８
Ｑ２，８Ｑ３および８Ｑ４に分割されている。同様にマ
ップ番号７は、それぞれＬ，Ａ，９および５を含む象限
７Ｑ１，７Ｑ２，７Ｑ３および７Ｑ４に分割されてい
る。同様に、更に小さいマップは同様の象限に小分割さ
れている。
【００９９】各ＭＩＰマップの２つの象限が、キャッシ
ュを形成するＳＤＲＡＭの１つのバンクに記憶され、残
りの２つの象限が反対側のバンクに記憶される。本発明
のテクスチャ・データ配置方式に従えば、８以上の番号
の（すなわちサイズが２５６×２５６テクセル以上の）
基本マップを持つテクスチャに関しては、そのテクスチ
ャのＭＩＰマップすべての象限のすべてについてメモリ
空間のブロック内のメモリ位置はあらかじめ定められて
いる。例えば、図１４に示されるように、マップ番号９
の象限９Ｑ１および９Ｑ４は、キャッシュ・バンク１内
の別々のブロックに記憶され、象限９Ｑ２および９Ｑ３
は、キャッシュ・バンク０内の別々のブロックに記憶さ
れる。隣接するＭＩＰマップの対応する象限は、反対側
のバンク内のブロックに記憶される。この例において、
それぞれ象限９Ｑ１および９Ｑ４をフィルタしたデータ
を含む象限８Ｑ１および８Ｑ４は、キャッシュ・バンク
０内の同じブロックに記憶される。同様に、それぞれ象
限９Ｑ２および９Ｑ３をフィルタしたデータを含む象限
８Ｑ２および８Ｑ３は、キャッシュ・バンク１内の同じ
ブロックに記憶される。図１４は、図１３に対してスケ
ールが合うように描かれてはいない。図１３のマップの
象限が、対応する図１４のものと同じ大きさであること
は理解されなければならない。
【０１００】マップのそれぞれのサイズに従って、マッ
プ番号９の各象限は完全な２５６×２５６テクセル・ブ
ロックを占めるが、マップ番号８の４象限は各々ブロッ
クの１／４だけを占める。従って、象限８Ｑ２および８
Ｑ３は合わせて同じブロックの１／２を占め、象限８Ｑ
１および８Ｑ４は、反対のバンク内のもう１つのブロッ
クの１／２を占める。キャッシュ・メモリ空間を効率的
に割り当てるため、それらブロックの各々の中で空いて
いる位置は、マップ番号７以下の適切な象限によって占
められる。従って、ゼロないし８の番号を持つマップの
すべては、それぞれ別のバンクにある２つのブロックを
占める。
【０１０１】８以下のマップ番号を持つマップに関する
４象限の位置は、（８以上のマップ番号を持つ基本マッ
プを所与として）、図１４に示される形態にあらかじめ
定められる。図に示されているように、右上の象限８Ｑ
２および左下象限８Ｑ３は同じ物理的関係を維持して、
それぞれ第１のブロックの右上および左下の象限を占
め、左上の象限８Ｑ１および右下象限８Ｑ４も同じ物理
的関係を維持して、第１のブロックとは異なるバンクに
ある第２のブロックの左上および右下の象限をそれぞれ
占めている。また、象限７Ｑ１および象限７Ｑ４は同じ
物理的関係を維持して、それぞれ第１のブロックの左上
の象限を占め、象限７Ｑ２および象限７Ｑ３は同じ物理
的関係を維持して、第２のブロックの右上の象限をそれ
ぞれ占めている。
【０１０２】３線形補間の間、１つのピクセルが、１つ
のＭＩＰマップの中の４つのテクセルと隣接するＭＩＰ
マップの中の４つのテクセルの間にあるテクスチャ・マ
ップの位置に対応すれば、すべての８つのテクセルがキ
ャッシュからアクセスされる。両方のＭＩＰマップから
アクセスされるテクセルは、大きい方のマップのデータ
をフィルタリングした小さい方のマップのデータと共
に、共通のテクスチャ・データを含む。上述のように、
オブジェクトのピクセルがレンダリングされる時、隣接
ピクセルは、そのテクスチャについて同じ２つのＭＩＰ
マップに対応することがしばしばあり、２つのマップを
記憶するキャッシュ・ブロックの間でキャッシュへの読
取りを連続的に切り換える必要が生じる。キャッシュＳ
ＤＲＡＭチップの異なるバンクに隣接ＭＩＰの共通デー
タを記憶することによって、連続的な読取りサイクルの
間２つのＭＩＰマップの間でのキャッシュ読取り切り換
えによる再ページングの負荷が発生しない。これは、３
線形補間の効率的な実施を提供する。
【０１０３】上述の説明から理解されるように、テクス
チャが８以上のマップ番号を持つ基本マップを含む場
合、そのテクスチャに対するブロック間のＭＩＰマップ
割り付けは、本発明の上述の実施例に従って、あらかじ
め定められている。すなわち、マップ番号８を持つマッ
プの２つの象限が、図１４に関して上述したように、バ
ンクの１つの範囲内の第１のブロックの予め定められた
位置を占め、マップ番号８を持つマップの別の２つの象
限が、反対バンクの別の１つのブロックの範囲内の予め
定められた反対の位置を占める。しかし、マップ番号７
以下の基本マップを持つテクスチャについては、（各バ
ンクに１つのブロックの）２つのブロック内の複数の位
置がマップを記憶するために使用可能であり、ホスト・
コンピュータによって選択される。複数のマップ部分が
単一ブロックのデータを共有する時、共有されたブロッ
ク内の各マップの位置を識別するため、以下に記述され
る方法で、サブテクスチャ識別子（ＩＤ）が割り当てら
れる。
【０１０４】図１３の一連のＭＩＰマップの構成に加え
て、図１４は、異なるテクスチャからの第２の一連のＭ
ＩＰマップ（図でチェッカー盤模様部分）がメモリ・ブ
ロックの間に割り当てられる。この第２のテクスチャの
ＭＩＰマップは小分割され、第１のテクスチャと同じ方
法で別々のブロックに記憶される。図１４の構成が別々
のブロックに構成される異なるテクスチャのＭＩＰマッ
プを示してはいるが、２つの異なるテクスチャからのテ
クスチャ・データを同じブロック内に記憶することもで
きる点は理解されるべきであろう。
【０１０５】上述のとおり、本発明の１つ実施形態にお
いて、キャッシュ・メモリは、テクスチャ・マッピング
・データの最高６４までのブロック（各ブロックは２５
６×２５６テクセルを含む）を記憶することができる。
キャッシュ・メモリは、ブロック０−３１を収納するバ
ンク０およびブロック３２−６３を収納するバンク１と
いう２つのバンクに区分される。キャッシュ・ディレク
トリは、キャッシュのブロックに対応する最高６４まで
のブロック・タグ・エントリを含む。キャッシュ・ディ
レクトリ内の各ブロック・タグの物理的な位置は、キャ
ッシュ・メモリ内のテクスチャ・データの対応するブロ
ックの物理的な位置を識別する。ブロックの位置を示す
ブロック・タグから、ブロック・インデックスが生成さ
れる。キャッシュのテクセルに関するキャッシュ・アド
レスは、ブロックに対するブロック・インデックスおよ
びキャッシュ・メモリ内のテクセル・アドレスによって
形成される。テクセル・アドレスは、テクセルに関する
補間された低位Ｓ，Ｔ座標を含み、また場合によっては
以下に述べるようにサブテクスチャＩＤのビットを含
む。
【０１０６】図１５は、４象限に小区分されているマッ
プ番号９を持つテクスチャＭＩＰマップの１例を示す。
ＭＩＰマップは５１２×５ｌ２テクセルであり、従っ
て、各象限はサイズ２５６×２５６テクセルでありメモ
リの１ブロックに対応する。本発明の１つの実施形態に
従って、ＭＩＰマップの各象限に割り当てられるべきキ
ャッシュ・バンクを決定する簡単な方式がホスト・コン
ピュータによって実施される。ＭＩＰマップの４象限の
各々について、象限に関するＳおよびＴ座標の最上位ビ
ットの値に対する論理的排他ＯＲ演算の結果が、象限が
割り当てられるキャッシュＳＤＲＡＭバンクを指し示
す。
【０１０７】５１２×５ｌ２テクセルのマップについて
は、９つのＳ座標ビットＳ［８：０］および９つのＴ座
標ビットＴ［８：０］がマップ内の各テクセルの位置を
指定する。象限境界は、ＳおよびＴ座標ビットＳ［８］
およびＴ［８］によって表されるＳおよびＴ次元両方の
中間点に定められる。従って、マップ番号９を持つＭＩ
Ｐマップの４つの象限の各々に関するキャッシュ・バン
クを決定するため、各象限の対応する最上位ＳおよびＴ
座標ビットＳ［８］およびＴ［８］の値に対する論理的
排他ＯＲ演算が実行される。同様に、マップ番号１０を
持つＭＩＰマップに関しては、そのの４つの象限の各々
に関するキャッシュ・バンクは、各象限の対応する最上
位ＳおよびＴ座標ビットＳ［９］およびＴ［９］の値に
対する論理的排他ＯＲ演算によって決定される。奇数の
マップ番号を持つＭＩＰマップについては、隣接マップ
からの共通データが異なるバンクに記憶されるようにす
るため排他ＯＲ演算の結果が反転される。
【０１０８】図１５で示される例において、ブロック１
ないしブロック４は、それぞれ、左上象限、右上象限、
左下象限および右下象限の５１２×５１２テクセル・マ
ップに対応する。ブロック１ないしブロック４につい
て、ビットＳ［８］、Ｔ［８］はそれぞれ［０，０］、
［１，０］、［０，１］および［１，１］に等しい。従
って、ブロック１について ＸＯＲ Ｓ［８］ＸＯＲ Ｔ
［８］演算の結果はゼロとなる。マップが奇数マップ番
号（すなわち９）を持つので、この結果の反転値（すな
わち１）によって、ブロック１はキャッシュ・バンク１
に記憶されるべきことが標示される。ブロック２につい
ては、Ｓ［８］ＸＯＲ Ｔ［８］演算の結果の反転がゼ
ロであって、ブロック２はキャッシュ・バンク０に記憶
されるべきことが標示される。ブロック３およびブロッ
ク４については、 Ｓ［８］ＸＯＲＴ［８］演算の結果
の反転がそれぞれ１およびゼロであって、ブロック３は
キャッシュ・バンク１に、ブロック４はキャッシュ・バ
ンク０にそれぞれ記憶されるべきことが標示される。
【０１０９】図１５の例で示されているものと同じテク
スチャについてマップ番号１０を持つマップに関する限
り、そのマップのサイズが１０２４×１０２４テクセル
であるため１６個の２５６×２５６テクセル・ブロック
に区分けされる。各ブロック毎に、Ｓ［９］ＸＯＲ Ｔ
［９］演算の結果がその特定ブロックに対するバンク番
号を標示する。マップ番号１０を持つマップの各ブロッ
ク毎のＸＯＲ演算の結果は、マップ番号９を持つ隣接マ
ップの場合のように反転されずに、これら２つの対応す
る象限は異なるキャッシュ・バンクに記憶される。
【０１１０】マップのサイズに応じて、マップを表すテ
クスチャ・データ・ブロックのブロック・タグは、特定
のＭＩＰマップ内のブロックの位置を示す少くとも１つ
の高位Ｓ座標ビットおよび高位Ｔ座標ビットを含む。マ
ップ番号９を持つ５１２×５１２テクセルＭＩＰマップ
については、ＭＩＰマップ内の各ブロックの位置を示す
ためにブロック・タグ内にただ１つのＳ座標ビットおよ
びＴ座標ビットが必要とされる。マップ番号１０を持
ち、１６ブロックのデータを含む１０２４×１０２４テ
クセルＭＩＰマップについては、ＭＩＰマップ内の各ブ
ロックの位置を示すためにブロック・タグ内に２つのＳ
座標ビットおよびＴ座標ビットが必要とされる。８以下
のマップ番号を持つマップに関する限り、ブロック・タ
グにＳおよびＴビットは必要とされない。テクスチャＭ
ＩＰマップ・データをホスト・コンピュータの主メモリ
からキャッシュ・メモリへダウンロードする際、ホスト
・コンピュータは、上述の排他的ＯＲ演算方式を使用し
てブロック・タグの上位ＳおよびＴ座標ビットをデコー
ドして、各データ・ブロックが書き込まれるべき特定バ
ンクを決定する。
【０１１１】未使用メモリ空間を最小にするようにテク
スチャ・データを割り当てるために、各データ・ブロッ
クは、１サブブロックが６４×６４テクセルである１６
個のサブブロックにさらに小区分される。テクスチャ・
データの各サブブロックは、ブロック内の特定サブブロ
ックの位置を識別するサブテクスチャＩＤを含む。サブ
テクスチャＩＤは、２つのＳビットＳ［１：０］および
２つのＴビットＴ［１：０］を含む。１つまたは複数の
テクスチャの１つまたは複数ＭＩＰマップからの複数サ
ブテクスチャを１つのブロックに記憶することも可能で
ある。
【０１１２】図１６において、ブロック１およびブロッ
ク２が、各々１６個の６４×６４テクセル・サブブロッ
クに小区分されているキャッシュのバンク０および１に
それぞれ割り当てられている。各ブロックのサブテクス
チャは、ＳＴ０ないしＳＴ１５という符号をつけられ、
２つのＳ座標ビットおよび２つのＴ座標ビットを含むサ
ブテクスチャＩＤによって識別される。サブテクスチャ
は、上述のメモリ割り当て方式と整合性がとれるよう
に、一貫した符号が付けられるが２つのキャッシュ・バ
ンク内で鏡面反射位置を持つ。６４×６４テクセルのサ
ブテクスチャのサイズは例示のため選択したもので、変
えることはできる。一層小さいサイズのサブテクスチャ
は同じブロック内に更に多くのテクスチャを詰め込むこ
とができる。サブテクスチャのサイズを小さくすればサ
ブテクスチャＩＤが一層多くのビット必要とする点は理
解されるべきであろう。
【０１１３】レンダリングの間、一連のテクセルを補間
するため、テクスチャＩＤ、サブテクスチャＩＤおよび
当該テクスチャに関する基本マップのサイズを表す８ビ
ット・ワードが、３Ｄパイプラインを経由して、それら
データを２０ビット・レジスタ（図示されてない）に一
時的に記憶するタイル作成／境界検査器へ送られる。補
間されるべきテクセルが異なるサブテクスチャＩＤまた
はテクスチャＩＤを持つ場合、新しいデータがタイル作
成／境界検査器へ送られ、レジスタに記憶される。サブ
テクスチャＩＤは以下に述べるようにテクセル・アドレ
スの一部として使用される。
【０１１４】テクセル・アドレスがサブテクスチャＩＤ
の下位Ｓ，Ｔ座標ビットを含むか否かは、アドレス指定
されているマップのサイズおよびそのテクスチャの基本
マップのサイズに依存する。アドレス指定されているマ
ップが、７以下のマップ・サイズであり、また、その対
応する基本マップもまた７以下のサイズである場合、以
下に詳細を説明するように、ブロック内のサブテクスチ
ャの位置のアドレスを示すため、テクセル・アドレスの
特定の上位アドレス・ビットが、サブテクスチャＩＤの
ビットを含む。上述のように、基本マップがマップ番号
８以上をもつ場合、それぞれのデータ・ブロックの範囲
内のそのテクスチャに関するＭＩＰマップ象限のすべて
の位置はあらかじめ定義されている。従って、マップ番
号８以上を持つマップの１つからテクスチャが取り出さ
れる時、サブテクスチャを使用せず、既知のあらかじめ
定められた位置を使用して各象限に関するテクセル・ア
ドレスの上位ビットが生成される。しかし、テクスチャ
の基本マップが７以下のマップ番号を持つ時、ＭＩＰマ
ップ象限の位置はあらかじめ定められてなく、サブテク
スチャＩＤビットをテクセル・アドレスの上位ビットと
して使用してサブテクスチャの位置を決定する。
【０１１５】上述のように、異なるテクスチャからの複
数のマップは、テクスチャの基本マップが十分小さい限
り、単一のデータ・ブロックの異なるサブテクスチャ内
に記憶することができる。この場合、各マップについて
のテクスチャ・アドレスが下位テクスチャＩＤビットを
含む。例えば、４つの異なるテクスチャからのマップ番
号７を持つ４つの異なるマップは、１つのブロック内で
異なるサブテクスチャ内に割り当てられ、各テクスチャ
の基本マップのマップ番号が７である場合、サブテクス
チャＩＤの１Ｓ座標ビットおよび１Ｔ座標ビットが、テ
クスチャを見分けるテクセル・アドレスの一部である。
タイル作成／境界検査器がテクセル・アドレスを計算す
るルーチンは、図１８を参照して後述される。
【０１１６】本発明の実施形態において、テクスチャＭ
ＩＰマップ・データは、一度に１ブロックずつダウンロ
ードされる。しかし、サブテクスチャが主メモリからダ
ウンロードされることができるようにサブテクスチャＩ
Ｄをブロック・タグに含めることができる点は理解され
るべきであろう。また、本実施形態で記述されるブロッ
クおよびサブテクスチャのサイズは単に例示の目的のも
のにすぎず、アプリケーションにとって都合のよいよう
に変更することは可能である。
【０１１７】VI. キャッシュ・ブロック・タグおよびブ
ロック・インデックス キャッシュ・ディレクトリは、６４個のエントリの各々
に関するブロック・タグを含み、各エントリ毎に対応す
るブロック・インデックスを識別する。ブロック・イン
デックスは、テクスチャ・データの対応するブロックの
先頭が記憶されるキャッシュの物理的な位置を識別す
る。ブロック・タグは、図１７に示される方法でテクス
チャ・データの各ブロックをユニークに識別する２３ビ
ットの識別子である。
【０１１８】テクスチャ・データの任意のテクセルをユ
ニークに識別するため、そのテクセルが対応するテクス
チャが識別されなければならない。本発明の１つの実施
形態において、テクスチャ・マッピング・ハードウェア
は、１つのテクスチャをユニークに識別する８ビット・
テクスチャＩＤを導入する。加えて、同じブロック内に
記憶される異なるテクスチャからのテクスチャ・データ
について、４ビットのサブテクスチャＩＤが、テクスチ
ャを識別するハードウェアによってサポートされる。こ
のように、本発明のテクスチャ・マッピング・ハードウ
ェアは、任意の１時点で使用可能な２12すなわち４０９
６個のユニークなテクスチャをサポートする。
【０１１９】上述のとおり、各テクスチャは、一連のＭ
ＩＰマップによって表現され、本発明の１つの実施形態
において、ＭＩＰマップの各々は、一連のＭＩＰマップ
における位置を示すマップ番号を備えている。このよう
に、任意のテクセル・データは、そのテクスチャに関す
るテクスチャＩＤ、サブテクスチャＩＤおよび基本マッ
プのサイズによって識別されるだけでなく、それが対応
するＭＩＰマップのマップ番号によっても識別される。
最後に、テクセルは、そのＳおよびＴ座標（すなわちそ
の補間されたＳ，Ｔ値）によって、ＭＩＰマップ内でユ
ニークに識別される。
【０１２０】サブテクスチャＩＤおよびテクスチャ・マ
ップ基本サイズの他、テクセルをユニークに識別する上
記のパラメータ類を使用して２３ビットのブロック・タ
グが生成される。マップ番号およびＳならびにＴ座標に
関しては、本発明の１つの実施形態において、Ｓならび
にＴ座標を生成するために使用されるハードウェアが１
５ビットに限定されている。従って、この実施形態に関
する限り、ハードウェアによってサポートされる最大の
テクスチャ・マップは、１５ビットＳフィールド［１
４：０］および１５ビットＴフィールド［１４：０］を
持ち、その結果、最大テクスチャ・マップは３２Ｋ×３
２Ｋテクセルとなる。上述のとおり、テクセル・データ
の各ブロックは、２５６×２５６テクセルを含む。従っ
て、低位ＳならびにＴビット（すなわちＴ［７：０］な
らびにＳ［７：０］）がテクセル・データ・ブロック内
の特定のテクセルを識別するために使用される。高位Ｓ
ならびにＴビット（すなわちＴ［１４：８］ならびにＳ
［１４：８］）だけがテクセル・データの特定ブロック
を識別するためブロック・タグの中で使用される。
【０１２１】上述のとおり、各ＭＩＰマップは、その対
応するテクスチャに関する一連のマップ内でそのマップ
を識別するマップ番号を割り当てられる。あるテクスチ
ャに関する一連のマップにおけるＭＩＰマップの数にか
かわりなく、その中の最小の（すなわち１×１テクセル
のサイズの）ＭＩＰマップにマップ番号０が割り当てら
れる。３２Ｋ×３２Ｋテクスチャに関する一連のＭＩＰ
マップの最大のものは１６個のＭＩＰマップを含むの
で、サポートされる最大のＭＩＰマップ番号は１５であ
る。
【０１２２】図１７は、ブロック・タグが形成される様
態を示す。ブロック・タグの上位８ビット［２２：１
５］は、テクスチャ・データのブロックによって表され
るテクスチャのテクスチャＩＤに対応する。ブロック・
タグの低位ビット［１３：００］は、高位ＴならびにＳ
座標［１４：０８］ならびにＳ［１４：０８］に対応す
る。ブロック・タグ［14］は、高位Ｔ座標フィールドの
値と連係してマップ番号の識別を可能にするマップ・ビ
ットに対応する。最大３２Ｋ×３２Ｋより小さいマップ
は、小さくなる程少ないビット数となって、ＳなびにＴ
アドレス・フィールド全体を使用しない点は理解される
べきであろう。図１７に示されるように、９以上のマッ
プ番号を持つマップについては、未使用ビット中の最下
位Ｔ座標ビットに対応するブロック・タグ・ビットは、
論理「０」にセットされ、残りの上位Ｔ座標ビットに対
応するブロック・タグ・ビットは、論理「１」にセット
される。例えば、Ｔ座標ビットすべてを使用するマップ
番号１５については、マップ・ビットが論理「０」にセ
ットされている。マップ・ビットに対応するブロック・
タグ・ビット［１４：０７］および高位Ｔ座標ビット
［１４：８］を読み取ることによって、左から右に読ん
で最初の論理「０」に出会う位置が、ブロック・タグに
よって表されるマップ番号を示す。論理「１」がブロッ
ク・タグ・ビット［１４：０８］のすべてに含まれてい
る場合、そのマップ番号が８以下であることを表す。
【０１２３】上述のように、８以下のマップ番号を持つ
特定テクスチャのマップのすべては、それぞれが別のバ
ンクに位置する２つのデータ・ブロック内に記憶され
る。８以下のマップ番号を持つマップの各々の２つの象
限すなわち半分が、２つのブロックの各々の中に記憶さ
れる。ブロック・タグ・ビット［０７］は、８以下のマ
ップ番号を持つマップの１／２部分の各々が２つのブロ
ックのいずれに記憶されているかを示す。このように、
８以下のマップ番号を持つマップの各々について、ブロ
ック・タグ・ビット［０７］は、そのマップの１／２が
バンク・ゼロに記憶されている場合は「０」の値を持
ち、バンク１に記憶されている別の１／２について値
「１」を持つ。特定テクスチャからの８以下のマップ番
号を持つマップのすべてが２つのブロック内に記憶され
るので、それらのブロックを識別するため、１ブロック
・タグ・ビットだけが使用される点は理解されるべきで
あろう。従って、８以下の番号を持つマップの各々に関
する特定のマップ番号は、ブロック・タグ・フィールド
の一部として記憶されない。
【０１２４】８以下の番号を持つマップの各々の各象限
に関するブロック・タグ・ビット［０７］の値は、当該
象限が記憶されるべきバンクを決定する方式に基づいて
計算される。この方式は、マップ番号が偶数の場合各象
限について実行されるＭＳＢ（上位）ビット値の論理的
排他ＯＲ演算であり、奇数の場合は上記演算結果の反転
値である。
【０１２５】図１７に示されるように、上位Ｓアドレス
・ビットに対応するブロック・タグ・ビット［６：０］
は、Ｓアドレス・ビットが使われないマップ番号８以下
の小さいマップについて論理「０」にセットされるた
め、論理「０」に等しくなければならないことを示すマ
ップ番号に関連して、これらのビットのいずれかが論理
「１」として検出されればキャッシュ・ディレクトリ・
エントリには有効なデータが含まれていないことを示す
ように、上位Ｓアドレス・ビットを使用することができ
る。
【０１２６】各ＭＩＰマップ象限について、該象限に関
する最上位ＳならびにＴ座標の値に対する論理的排他Ｏ
Ｒ（すなわちＸＯＲ）演算の結果が、該象限が割り当て
られるべきキャッシュのＳＤＲＡＭバンクを指し示す。
バンク番号は、偶数のマップ番号を持つマップについて
はこのＸＯＲ演算結果に等しく、奇数のマップ番号を持
つマップについてはこのＸＯＲ演算結果の反転値に等し
い。これは、図１７のテーブルの右欄に、ＸＯＲ演算を
示す記号"＾"および論理反転を示す記号"!"を用いて示
されている。９以上のマップ番号を持つマップに関して
は、各象限は、少なくとも１つのデータ・ブロックの全
体を使用し、各ブロックは、（図１７の最後の欄に示さ
れる）ＸＯＲ演算によって指し示されるバンクに記憶さ
れる。
【０１２７】８以下のマップ番号を持つマップについ
て、それらのマップのすべては、（各バンクに１つのブ
ロックという形態で）２つのデータ・ブロックを占め
る。図１７のテーブルの最後の２つの行は、８以下のマ
ップ番号を持つマップの別々の半分（２つの象限）に対
応する。ブロック・タグ・ビット［０７］が、マップの
半分がバンク０ブロックあるいはバンク１ブロックのい
ずれに記憶されるかを表す。ビット［０７］の値は、上
述のＸＯＲ演算に基づいて計算される。例えばマップ番
号８を持つマップの場合、マップの象限の各々につい
て、ブロック・タグ・ビット［０７］は、Ｓ［７］ Ｘ
ＯＲ Ｔ[７］に等しい。マップ番号７を持つマップの
象限の各々について、ブロック・タグ・ビット［０７］
は、Ｓ［６］ ＸＯＲ Ｔ［６］の反転値に等しい。７
より小さいマップ番号を持つマップの各象限に関するブ
ロック・タグ・ビット［０７］は、同様に、番号の奇偶
に応じて計算される。（８以下のマップ番号を持つ）マ
ップ各々の２つの象限は同じブロックに記憶されるた
め、各マップのそれらの２つの象限が同じブロック・タ
グ・ビット［０７］を持つこととなる点は理解されるべ
きであろう。
【０１２８】（アクセスされるべきテクセルをアドレス
する）補間されたＳ，Ｔ座標とキャッシュ・ディレクト
リの２３ビット・ブロック・タグの中の１つの間でヒッ
ト（一致）が発生すると、キャッシュ・ディレクトリ
は、そのテクセルを含むキャッシュ・ブロックが記憶さ
れているキャッシュ・メモリの物理的な位置を識別する
ブロック・インデックスを生成する。キャッシュは、任
意の１時点で６４ブロックのテクセル・データを記憶す
る。従って、キャッシュ・メモリにおけるブロック・ア
ドレスを識別するため、先に述べたように、キャッシュ
に対する高位アドレス・ビットの役目を果たす６ビット
のブロック・インデックス（２6＝６４）が提供され
る。
【０１２９】テクセル・アドレスは、２５６×２５６テ
クセル・ブロック内でアクセスされるべきテクセルの位
置を示すビットＳ［７：０］およびＴ［７：０］を含む
１６ビット・ワードである。テクセル・アドレスは、補
間されたＳ，Ｔ座標、アクセスされるべきマップのマッ
プ番号、テクスチャならびにサブテクスチャアＩＤ、お
よびテクスチャの基本マップのサイズを使用して、図１
８を参照して記述されるルーチンに従って計算される。
上述のように、テクセルが記憶される該当するインター
リーブを決定するため、テクセル・アドレスの下位（Ｌ
ＳＢ）Ｓビットおよび下位（ＬＳＢ）Ｔビットがデコ―
ドされる。テクセル・アドレスの残りの１４ビットは、
（キャッシュ・アドレスの６つのＭＳＢすなわち上位ビ
ットである）６つのブロック・インデックス・ビットと
連係して、デコードされたキャッシュ・インターリーブ
内のＳＤＲＡＭペアに送られるキャッシュ・アドレスと
して使用される。
【０１３０】VII. テクセル・アドレス計算 レンダリングの間、タイル作成／境界検査器エレメント
７２は、パラメータ補間器６４から、アクセスされるべ
きテクセルの補間されたＳ，Ｔ値およびテクセルがアク
セスされるべきマップのマップ番号を表す４ビット・ワ
ードを受け取る。パラメータ補間器６４から受け取る補
間されたＳ，Ｔ座標値の各々は、１６個の整数ビットお
よび８個の小数ビットを含む。マップ番号を表す４ビッ
ト・ワードは、（テクセル・サイズ１の）マップ番号０
から（３２ｋ×３２ｋテクセル・サイズの）マップ番号
１５に至る範囲を含み、既に記述したように勾配から計
算される。次に、補間されたＳ，Ｔ値とキャッシュ・デ
ィレクトリにおけるブロック・タグ・エントリの比較が
実行される。ブロック・タグの１つとのヒットが発生す
れば、ブロック・インデックスが生成される。キャッシ
ュ・ディレクトリ・サーチが実行されている時間と並列
して、図１８を参照して記述されるルーチンに従ってテ
クセル・アドレスが計算される。
【０１３１】テクセル・アドレスは、タイル作成／境界
検査器によって、テクセルのテクスチャＩＤ、サブテク
スチャＩＤ、マップ番号、基本マップ番号および補間さ
れたＳ，Ｔ座標を用いて計算される。タイル作成／境界
検査器はこれらの情報のすべてを持つ。アクセスされる
べきユニークなテクセル毎に、タイル作成／境界検査器
は、パラメータ補間器から、（Ｓ、Ｔの各々について１
６個の整数ビットと８個の小数ビットを含む）補間され
たＳ，Ｔ座標およびテクセルがアクセルされるべきマッ
プ番号を表す４ビット・ワードを受け取り、更に、（パ
ラメータ補間器を通過して来る）３Ｄパイプラインを経
由して、８ビット・テクスチャＩＤ、４ビット・サブテ
クスチャＩＤおよび該テクスチャに対する基本マップの
サイズを表す８ビット・ワードを含むコマンドを受け取
る。基本マップのサイズを表す８ビット・ワードは、本
発明のマップ番号づけ方式に対応し基本マップのＳ軸と
Ｔ軸のサイズをそれぞれ定義する４つのＳビットならび
４つのＴビットを含む。例えば、４ビットのＳおよびＴ
ワードの各々は、（１テクセル次元に対応する）ゼロか
ら（３２ｋのテクセルの次元に対応する）１５に至る範
囲の値を持つことができる。テクスチャＩＤ、サブテク
スチャＩＤおよび基本マップ番号を含む２０ビット・デ
ータが、キャッシュからアクセスされるべき次のテクセ
ルに関する新しく異なるデータと置き換えられるまで、
タイル作成／境界検査器内に配置される（図示されてな
い）２０ビット・レジスタに一時的に記憶される。この
情報を使用して、タイル作成／境界検査器は、各テクセ
ル毎のテクセル・アドレスを計算する。
【０１３２】上述のように、（２５６×２５６テクセル
の基本マップ以上に対応する）８以上のマップ番号の基
本マップを持つテクスチャについては、そのテクスチャ
内の各マップの象限は、テクスチャ・データ・ブロック
およびキャッシュ・メモリ・バンク内のあらかじめ定め
られた位置を持つ。そのようなテクスチャのテクセルに
関するテクセル・アドレスの各ビットは、既知のあらか
じめ定められた割り当て方式に従って計算される。しか
し、（１２８×１２８テクセルの基本マップ以下に対応
する）７以下のマップ番号の基本マップを持つテクスチ
ャについては、そのテクスチャの複数マップの各象限に
ついて多数のメモリ位置が使用可能であるので、テクセ
ル・アドレスの一定の上位ビットが、サブテクスチャＩ
Ｄのビットのすべてまたは一部を含む必要がある。
【０１３３】テクセル・アドレスを計算するためにタイ
ル作成／境界検査器によって実施されるルーチンが図１
８の流れ図によって示される。ルーチンは、完了するた
め１サイクルを必要とする。ルーチンは、テクスチャ・
マッピング・チップの境界検査器部分を形成する一組の
論理ゲート（図示されてない）によって実施されること
ができる。図１８によって概要が示されているルーチン
を実行する論理ゲートを実施する方法は当業者によって
理解されるべきものであろう。例えば、このルーチンを
Ｖｅｒｉｌｏｇのようなソフトウェア・シミュレーショ
ン言語で書き、メイン・プロセッサ上で動くＳｙｎｏｐ
ｓｙｓのような合成ツールによって論理ゲート回路に変
換することが可能である。その代替方法として、このル
ーチンをソフトウエアで書きプロセッサによって実行す
ることもできる ルーチンはステップ２５０で開始し、テクセル・アドレ
ス・ビットＳ［７：０］およびＴ［７：０］が、補間さ
れたＳ，Ｔ座標ビットＳ［７：０］およびＴ［７：０］
に等しく なるように事前設定される。このステップで
事前設定された値は、後にリセットされない限りそのま
まの値が維持される。次に、補間されたテクセルが記憶
されている特定マップが８以上のマップ番号を持つか否
かが判断される（ステップ２６２）。もしそうであれ
ば、そのようなテクセルに関する限りこのルーチンは終
了し、テクセル・アドレスに関するビット値は、事前設
定された補間されたＳ，Ｔ座標のまま残る。
【０１３４】マップ番号が８未満であれば、ルーチンは
ステップ２５４に進み、テクセルがバンク番号１または
バンク番号０のいずれに記憶されているかが決定され
る。上述のように、ブロック・タグ・ビット［０７］の
値を検査することで、どちらのバンクにテクセルが記憶
されているかはわかる。
【０１３５】テクセルがバンク番号１に記憶されている
場合、ルーチンはステップ２５６へ進み、一定のテクセ
ル・アドレス・ビットをその事前設定値からリセットす
る。マップ番号１ないし４を持つマップについては、テ
クセル・アドレス・ビットＳ［４］＝１、マップ番号１
および２を持つマップについては、テクセル・アドレス
・ビットＳ［２］＝１とする。テクセルがバンク０に記
憶されている場合、ルーチンはステップ２５８へ進み、
マップ番号０ないし５を持つマップについては、テクセ
ル・アドレス・ビットＳ［５］＝１とし、マップ番号０
ないし３を持つマップについては、テクセル・アドレス
・ビットＳ［３］＝１とし、マップ番号０および１を持
つマップについては、テクセル・アドレス・ビットＳ
［１］＝１とする。
【０１３６】ステップ２５６、ステップ２５８いずれの
後もステップ２６０へ進み、基本マップが８以上のマッ
プ番号を持つか否か判断される。そうであれば、ステッ
プ２６２へ進み、テクセルがバンク０または１のいずれ
に記憶されているかが判断される。テクセルがバンク１
に記憶されている場合、ルーチンはステップ２６４へ進
み、マップ番号７を持つマップについては、テクセル・
アドレス・ビットＳ［７］＝０とし、マップ番号０ない
し６を持つマップについては、テクセル・アドレス・ビ
ットＳ［７：６］＝０：１とする。次に、ルーチンはそ
のようなテクセルについて終了する。バンク０に記憶さ
れているテクセルの場合、ルーチンはステップ２６６へ
進み、マップ番号７を持つマップについては、テクセル
・アドレス・ビットＳ［７］＝１とし、マップ番号０な
いし６を持つマップについては、テクセル・アドレス・
ビットＳ［７：６］＝１：０とする。次に、ルーチンは
そのようなテクセルについて終了する。
【０１３７】基本マップが８以上のマップ番号を持って
いない場合、ルーチンはステップ２６８へ進み、基本マ
ップが７に等しいマップ番号を持っているか否か判断さ
れる。そうであれば、ステップ２７０へ進み、テクセル
がバンク０または１のいずれに記憶されているかが判断
される。テクセルがバンク１に記憶されている場合、ル
ーチンはステップ２７２へ進み、マップ番号７を持つマ
ップについては、テクセル・アドレス・ビットＳ［７］
をサブテクスチャＩＤビットＳ［１］の反転に等しく、
テクセル・アドレス・ビットＴ［７］をサブテクスチャ
ＩＤビットＴ［１］に等しくし、マップ番号０ないし６
を持つマップについては、テクセル・アドレス・ビット
Ｓ［７：６］をサブテクスチャＩＤビットＳ［１］の反
転および１にそれぞれ等しくさせ、テクセル・アドレス
・ビットＴ［７］をサブテクスチャＩＤビットＴ［１］
に等しくする。次に、ルーチンはそのようなテクセルに
ついて終了する。テクセルがバンク０に記憶されている
場合、ルーチンはステップ２７４へ進み、マップ番号７
を持つマップについては、テクセル・アドレス・ビット
Ｓ［７］をサブテクスチャＩＤビットＳ［１］に等し
く、テクセル・アドレス・ビットＴ［７］をサブテクス
チャＩＤビットＴ［１］に等しくし、マップ番号０ない
し６を持つマップについては、テクセル・アドレス・ビ
ットＳ［７：６］をサブテクスチャＩＤビットＳ［１］
および０にそれぞれ等しくさせ、テクセル・アドレス・
ビットＴ［７］をサブテクスチャＩＤビットＴ［１］に
等しくする。次に、ルーチンはそのようなテクセルにつ
いて終了する。
【０１３８】（ステップ２６０において）テクスチャの
基本マップが８以上のマップ番号を持ってなく、かつ、
（ステップ２６８において）マップ番号が７に等しくな
い場合、当然テクスチャの基本マップが６以下のマップ
番号を持っているので、ルーチンはステップ２７６へ進
み、テクセルがバンク０または１のいずれに記憶されて
いるかが判断される。テクセルがバンク１に記憶されて
いる場合、ルーチンはステップ２７８へ進み、テクセル
・アドレス・ビットＳ［7：６］をサブテクスチャＩＤ
ビットＳ［１：０］の反転に等しくセットし、テクセル
・アドレス・ビットＴ［7：６］をサブテクスチャＩＤ
ビットＴ［１：０］に等しくセットする。次に、ルーチ
ンはそのようなテクセルについて終了する。テクセルが
バンク０に記憶されている場合、ルーチンはステップ２
８０へ進み、テクセル・アドレス・ビットＳ［7：６］
をサブテクスチャＩＤビットＳ［１：０］に等しくセッ
トし、テクセル・アドレス・ビットＴ［7：６］をサブ
テクスチャＩＤビットＴ［１：０］に等しくセットす
る。次に、ルーチンはそのようなテクセルについて終了
する。
【０１３９】VIII. テクスチャ・データ構成の例 以下の例は、本発明 の上述の実施形態に従って、ホス
ト・コンピュータがテクスチャ・データを構成するプロ
シージャを説明するものである。特定のアプリケーショ
ンに関して、レンダリングされるプリミティブＡがテク
スチャＡに対応し、プリミティブＢがテクスチャＢに対
応する場合がある。１つの可能性として、ホスト・コン
ピュータがテクスチャＡを複数のテクスチャ・データ・
ブロックに構成し、テクスチャＢをテクスチャＡと同じ
ブロック内の異なるサブテクスチャに構成することがあ
る。ホスト・コンピュータは、プリミティブＡをレンダ
リングする前にテクスチャＡおよびＢを含むテクスチャ
・データ・ブロックをキャッシュ・メモリへダウンロー
ドする。
【０１４０】代替方法として、ホストはテクスチャＡを
複数のテクスチャ・データ・ブロックに構成して、キャ
ッシュ・メモリにテクスチャＡを含むブロックをダウン
ロードすることもできる。次に、ホスト・コンピュータ
は、テクスチャＡと同じブロックの異なるサブテクスチ
ャ内で主メモリにテクスチャＢを構成することができ
る。このような形態では、ホスト・コンピュータは、
（図２の）テクスチャ・マッピング・チップ４６の動作
を停止させるコマンドを発し、（同じブロック内のテク
スチャＡおよびＢを含む）新しく構成されたテクスチャ
・データ・ブロックをテクスチャ・マッピング・システ
ムのキャッシュ・メモリへダウンロードする。理解され
ることであろうが、停止状態が実行されず、新たに構成
されたデータが主メモリからテクスチャ・マッピング・
システムのキャッシュ・メモリにダウンロードされなか
ったならば、間違ったテクスチャ・マッピング・データ
が、プリミティブＢのレンダリングの間アクセスされる
可能性がある。なぜならば、プリミティブＢをレンダリ
ングする時、テクスチャＢを含むデータ・ブロックに関
する読取りキャッシュ・タグがテクスチャＡを記憶する
キャッシュのデータ・ブロックに対応するブロック・タ
グと一致するためキャッシュ・ディクトリのヒットが発
生するからである。しかし、キャッシュのデータ・ブロ
ックは、テクスチャＡに関するテクスチャ・データだけ
を記憶していてテクスチャＢに関するものは記憶してい
ない。
【０１４１】IX. ３次元プリミティブ・パイプラインの
バイパスおよびテクスチャ・マップのダウンロードに関
する割り込み方式 上述のように、本発明の１つの機能によって、新しいテ
クスチャのためのＭＩＰマップは、３Ｄプリミティブ・
データを扱うパイプラインとは別個のデータ経路を経由
してテクスチャ・マッピング・ハードウェアのローカル
・メモリにダウンロードされる。（図２の）テクスチャ
・マッピング基板１２および（図４の）テクスチャ・マ
ッピング・チップ４６は各々、３Ｄプリミティブ・デー
タおよびテクスチャ・データをそれぞれ受け取る独立し
たポートを有する。３Ｄプリミティブ・データはバス１
８経由で集線器チップ３６から受け取られ、一方、テク
スチャ・データは２Ｄ加速器チップ３４からバス２４を
経由で受け取られる。従って、新しいテクスチャ・デー
タがホスト・コンピュータ１５からテクスチャ・マッピ
ング・チップ４６へダウンロードされる時、フロントエ
ンド基板１０を通過する３Ｄプリミティブ・パイプライ
ンおよびテクスチャ・マッピング・チップ４６はフラッ
シュされる必要はなく、このため、新しいテクスチャ・
データがホスト・コンピュータからテクスチャ・マッピ
ング・チップへダウンロードされる時は必ず３Ｄプリミ
ティブ・パイプラインのフラッシュを必要とする従来技
術のテクスチャ・マッピング・システムに比較して帯域
幅が増大する。
【０１４２】３Ｄプリミティブ・パイプラインをバイパ
スしてテクスチャ・データをダウンロードする独立した
データ経路は、テクスチャ・マッピング基板上のローカ
ル・メモリがキャッシュとして実施される本発明の上述
の実施形態と相まって特に有効である。上述のように、
新しいテクスチャ・データがキャッシュにダウンロード
される場合、テクスチャに関する一連のＭＩＰマップ全
体ではなく、必要とされるＭＩＰマップ部分だけがダウ
ンロードされる。このようにして、３Ｄパイプラインの
バイパスは、パイプラインをフラッシュすることなくキ
ャッシュ・ミスの処理を取り扱うことを可能にする。
【０１４３】上述のように、図３に示される本発明の１
つの実施形態において、グラフィックス・システムの特
定部分が反復複製して構成されることによって、システ
ムの帯域幅が増加される。テクスチャ・マッピング基板
１２は、２つのテクスチャ・マッピング・チップ４６Ａ
ならびに４６Ｂ、および２つのキャッシュ・メモリ４８
Ａならびに４８Ｂを備えている。この実施形態では、典
型的には２つのテクスチャ・マッピング・チップの両方
が同時に同じテクスチャ・データを使用するプリミティ
ブに関して処理を行うので、両方のキャッシュ・メモリ
４８は同じテクスチャ・データを常に保持する。従っ
て、ある一方でキャッシュ・ミスが発生すれば必ず両方
を更新するので、同じテクスチャ・データが別々の動作
で両方のキャッシュへダウンロードされる必要のないこ
とが保証されるため、この実施形態はシステムの帯域幅
を節約する。
【０１４４】図３の複式テクスチャ・マッピング・チッ
プ実施形態において、各キャッシュ・メモリは、ホスト
・コンピュータからダウンロードされるテクスチャ・デ
ータのみについて更新され、テクスチャ・マッピング・
ハードウェアからローカルに書き込まれることはない。
従って、キャッシュの１つにおけるキャッシュ・ミスに
応答してテクスチャ・データがホスト・コンピュータか
らダウンロードされる時は必ず両方のキャッシュが新し
いテクスチャ・データで更新されることが保証されるた
め、２つのキャッシュ・メモリの間の整合性が維持され
る。テクスチャ・マッピング・チップ４６の１つにキャ
ッシュ・ミスが発生し割り込みが生成されると、ダウン
ロードされたテクスチャ・データを用いて両方のキャッ
シュ・メモリを更新することができるように、両方のテ
クスチャ・マッピング・チップ４６が停止させられる。
このように、いずれかのテクスチャ・マッピング・チッ
プから発せられるキャッシュ・ミス信号に応答して、テ
クスチャ・マッピング・チップの各々は動作を停止す
る。更に、本発明は、異なるキャッシュ・ブロックに対
する２つのテクスチャ・マッピング・チップ４６の同時
キャッシュ・ミスをサポートし、キャッシュ・ミスに応
答して、新しいテクスチャ・データ・ブロックの両方を
両方のキャッシュにダウンロードする。
【０１４５】図２に示されるように、３Ｄプリミティブ
・パイプラインのバイパスは、２Ｄ加速器チップ３４を
通過する２Ｄプリミティブ・パイプラインを使用してテ
クスチャ・データをダウンロードすることによって達成
される。テクスチャ・マッピング・チップ４６へテクス
チャ・データをダウンロードするデータ経路は、３Ｄプ
リミティブ・パイプラインをバイパスする点は同じとし
ても、多数の形態で実施できることは理解されるべきで
あろう。例えば、ホスト・コンピュータからテクスチャ
・マッピング基板へテクスチャ・データをダウンロード
する１つの専用データ経路を備えることも可能である。
【０１４６】本発明のグラフィックス・システムのホス
ト・コンピュータが、同時に動作する複数のプロセスを
持ち、プロセスが割り込まれないように一定のシステム
資源をロックすることを可能にする何らかの方式を提供
するＵＮＩＸのようなオペレーティング・システムを使
うこともある。ロッキング方式の使用によって、特定の
ハードウェア資源を使用するプロセスは、それらの資源
のロックをはずすまでプロセスはスワップアウトされな
いことを保証することができる。
【０１４７】本発明の１つの実施形態において、急速ロ
ック(fast lock)と遅速ロック(slowlock)という２つの
タイプのロックがプロセスによる使用のため用意され
る。急速ロックが使われると、スワップインされるプロ
セスは、適切なハードウエア資源を検査して、そのプロ
セスがそれらの資源を使用する最後のプロセスであった
か否か判断する。そうであれば、プロセスはハードウェ
ア資源状態を復元することなく継続する。しかし、最後
のものでない場合、遅速ロックが要求され、そのプロセ
スが最後にスワップアウトされた時の状態にハードウエ
ア資源が復元される。同様の結果を達成することができ
る多数の代替方法があることは理解されるべきであろ
う。
【０１４８】３Ｄプリミティブをレンダリングする間２
Ｄプリミティブ・パイプラインを使用してテクスチャ・
データをダウンロードする本発明の実施形態において、
２Ｄおよび３Ｄプロセスは同時に動かされない。ホスト
・コンピュータのオペレーティング・システムによって
提供されるロッキング方式の使用によって、３Ｄパイプ
ラインが空でない限り２Ｄプロセスは開始しないこと、
および、２Ｄパイプラインが空でない限り３Ｄプロセス
は開始しないことを保証することによって、上記制約が
守られる。３Ｄプロセスが開始する時それはロックをか
け、先行プロセスが２Ｄであった場合２Ｄパイプライン
が空になるまで開始せず待機する。同様に、２Ｄプロセ
スが開始する時それはロックをかけ、先行プロセスが３
Ｄであった場合３Ｄパイプラインが空になるまで開始せ
ず待機する。
【０１４９】プロセスによって、３Ｄおよび２Ｄ動作の
両方を実行し、かつ、遅速ロックを放棄することなく３
Ｄプリミティブと２Ｄプリミティブの間の切り換えを行
うこともできる。そのようなプロセスは、また、３Ｄパ
イプラインがハードウェアへ２Ｄプリミティブ・データ
をダウンロードする前に空であることを確認し、同様に
２Ｄパイプラインがハードウェアへ３Ｄプリミティブ・
データをダウンロードする前に空であることを確認する
方式を実行する。この方式を達成するため、２Ｄおよび
３Ｄプリミティブ・パイプラインの各々が空であるか否
かを標示するレジスタ状態ビットが用意されることもあ
る。２Ｄおよび３Ｄプリミティブ・データを使うプロセ
スは、２Ｄおよび３Ｄプリミティブ・データの間の切り
換えを行う前にパイプラインがが空であることを確認す
るため、この状態レジスタを読み取る。
【０１５０】上記の本発明の実施形態はキャッシュとし
て実施されるテクスチャ・マッピング基板上のローカル
・メモリを含むが、本発明はそれに限定されない点は理
解されるべきであろう。テクスチャ・マッピング基板上
のローカル・メモリがキャッシュでなく、プリミティブ
がレンダリングされる時テクスチャ・マッピング・デー
タがローカル・メモリで使用可能であるようにするた
め、３Ｄプリミティブ・パイプラインとは別の経路を経
由して、プリミティブがレンダリングされる前に、プリ
ミティブをレンダリングするために必要とされるテクス
チャ・マッピング・データの各ブロックがダウンロード
されることを保証するようなその他の技術を使用するテ
クスチャ・マッピング・システムを実施することもでき
る。
【０１５１】更に、ホスト・コンピュータによるローカ
ル・メモリのデータ・ブロックの更新のための割り込み
を生成する本発明の方式は、多くの他のアプリケーショ
ンについて実施することができ、テクスチャ・マッピン
グ・ハードウェア・システムにおける使用に限定されな
い点は理解されなければならない。この方式は、処理さ
れるべきデータ・ブロックを記憶する主メモリを備える
ホスト・コンピュータ、および処理されるべきデータ・
ブロックを記憶するローカル・メモリを備えるデータ処
理ハードウェアを含むデータ処理システムにとって利点
がある。
【０１５２】X. キャッシュ・ブロック置き換え方式 上述のように、キャッシュにないテクスチャ・データ・
ブロックについてキャッシュ・ミスが発生すると、ホス
ト・コンピュータは、要求されたテクスチャ・データの
ブロックを（図２の）キャッシュ４８へダウンロードす
る。キャッシュがいっぱいの時キャッシュ・ミスが発生
すると、キャッシュ・ブロックの１つが、新しくダウン
ロードされるテクスチャ・データ・ブロックと置き換え
られる。本発明の１つの実施形態において、最も以前に
使用されたキャッシュ・ブロックが判定され、キャッシ
ュの活動的ブロックを維持するための置き換え用として
そのブロックが選択される。ホスト・コンピュータ１５
のメモリ１７に記憶されホスト・コンピュータのプロセ
ッサ１９上で動くソフトウェア・ルーチンによって、置
き換えられるべきキャッシュ・ブロックが決定される。
テクスチャ・マッピング・チップ４６は、置き換えられ
るべきキャッシュ・ブロックを決定するソフトウェア・
ルーチンをサポートする２組のレジスタを含む。キャッ
シュ・ミスが発生すると、これらのレジスタが、３Ｄバ
イパス・データ経路を経由してホスト・コンピュータに
よって読み取られ、置き換えられるべきキャッシュ・ブ
ロックを決定する際に使用される。
【０１５３】レジスタの第１の組は、バンク０およびキ
ャッシュ４８の１つにそれぞれ対応するように配置さ
れ、最も最近使用された２つの３２ビット・レジスタＭ
ＲＵ０およびＭＲＵ１（集合的にＭＲＵ、Most Recentl
y Usedと呼ぶ）を含む。これらのレジスタの各ビット
は、その対応するキャッシュ・バンク内に含まれる３２
個のキャッシュ・ブロックの１つに対応する。あるブロ
ックについてキャッシュ・ヒットが発生するたびごと
に、最も最近使用されたレジスタがキャッシュ・ヒット
を蓄積するように、ＭＲＵ０またはＭＲＵ１における対
応するビットがセットされる。
【０１５４】レジスタの第２の組は、バンク０およびキ
ャッシュの１つにそれぞれ対応するように配置され、現
在使用中の３２ビット・レジスタＣＵ０およびＣＵ１
（集合的にＣＵ、Currently Usedと呼ぶ）を含む。ＣＵ
０またはＣＵ１の１つのビットがセットされている場
合、それは、対応するキャッシュ・ブロックがキャッシ
ュのミニディレクトリに現在存在し、従って置き換えら
れるべきものではないことを標示する。キャッシュのミ
ニディレクトリの詳細は後述する。
【０１５５】キャッシュ・ミスが発生し、ホスト・コン
ピュータへの割り込みが起きると、図１９の流れ図によ
って示されるソフトウェア・ルーチンが、ホスト・コン
ピュータのプロセッサ１９によって実行され、ダウンロ
ードされるように要求されたテクスチャ・データを含む
ブロックとどのキャッシュ・ブロックを置き換えるべき
かが決定される。ソフトウェア・ルーチンは、置き換え
ルーチンを実行する際に使用される２つの６４ビット状
態ワード（すなわちＢＬＯＣＫＳ＿ＴＯ＿ＵＳＥおよび
ＢＬＯＣＫＳ＿ＢＵＳＹ）を保持する。これらの状態ワ
ードの６４状態ビットの各々は、６４個のキャッシュ・
ブロックの１つに対応する。
【０１５６】図１９のステップ３００において、それぞ
れ初期的に置き換え可能状態にあることを各ビットが標
示するようにＢＬＯＣＫＳ＿ＴＯ＿ＵＳＥが初期化され
る、ステップ３０２において、ルーチンはキャッシュ・
ミス割り込みが受け取られたか否かを判断するため継続
的に検査し、割り込みが検出されると、ステップ３０４
へ進み、３Ｄバイパス・データ経路を経由してレジスタ
ＭＲＵおよびＣＵを読み取る。上述のように、２つのテ
クスチャ・マッピング・チップが使われている本発明の
実施形態においては、２つのチップのキャッシュ・メモ
リは、同じテクスチャ・データを常時保持する。従っ
て、システムが２つのテクスチャ・マッピング・チップ
４６を含むならば、両方のチップのレジスタＭＲＵおよ
びＣＵが読み取られ、ルーチンは、置き換え用として、
いずれかのテクスチャ・マッピング・チップにおいて最
も以前に使用されたキャッシュを選択することができ
る。ステップ３０６において、ＭＲＵまたはＣＵでオン
にされているビットに対応するＢＬＯＣＫＳ＿ＴＯ＿Ｕ
ＳＥのビットをオフにする。２つ以上のテクスチャ・マ
ッピング・チップが使用される実施形態では、ＭＲＵと
ＣＵの論理和を使用して、オフにすべきＢＬＯＣＫＳ＿
ＴＯ＿ＵＳＥのビットを決定する。
【０１５７】ステップ３０８で、ＢＬＯＣＫＳ＿ＴＯ＿
ＵＳＥのいずれかのビットがオンにされているかという
判断が行われ、少くとも１つがオンであれば、ルーチン
はステップ３１０へ進み、ＢＬＯＣＫＳ＿ＴＯ＿ＵＳＥ
のオンにされているビットの数が所定のしきい値より少
ないか否かの判断が行われる。このステップは、複数の
キャッシュ・ミスに関するキャッシュ・ブロック使用実
績の維持を援助し、（後述される）将来のキャッシュ・
ミス割り込みの適切な処理を確実にするため実行され
る。ＢＬＯＣＫＳ＿ＴＯ＿ＵＳＥのオンにされているビ
ットの数が所定のしきい値より少ない場合、ルーチンは
ステップ３１２へ進み、ＭＲＵのビットのすべてがオフ
にされる。この結果、ＭＲＵは、現在処理されているキ
ャッシュ・ミスの後に発生するキャッシュ・ヒットにつ
いてのみキャッシュ・ヒットを累積し始める。本発明の
１つの実施形態では、上記しきい値は、ＢＬＯＣＫＳ_
ＴＯ＿ＵＳＥ中オンにされた１１ビットと設定され、こ
れは１１個のキャッシュ・ブロックが置き換えに使用で
きることを標示する。
【０１５８】ステップ３１２でＭＲＵがクリアされた
後、または、ステップ３１０でＢＬＯＣＫＳ＿ＴＯ＿Ｕ
ＳＥのオンのビット数が所定のしきい値未満であると判
断された後、ルーチンはステップ３１４へ進み、ＢＬＯ
ＣＫＳ＿ＴＯ＿ＵＳＥでオンにセットされたビットの１
つが、ダウンロードされるべきテクスチャ・データの新
しいブロックとの置き換え用として選択される。ステッ
プ３１４において置き換えのため選択されたブロック
が、図２１を参照して後に説明する方法で、テクスチャ
・データの新しいブロックによって置き換えられる。ス
テップ３１４において、置き換えられるブロックが選択
された後、ルーチンはステップ３０２へ戻り、別のキャ
ッシュ・ミス割り込みを待つ。
【０１５９】ステップ３０８でＢＬＯＣＫＳ＿ＴＯ＿Ｕ
ＳＥのビットにオンにされているビットがないと判断さ
れると、ルーチンはステップ３１６へ進み、ＢＬＯＣＫ
Ｓ＿ＢＵＳＹが、ＭＲＵとＣＵの論理和と等しく設定さ
れる。従って、ＢＬＯＣＫＳ＿ＢＵＳＹでセットされて
いるビットだけが、ＭＲＵまたはＣＵレジスタのどちら
かにセットされているビットに対応する。その後、ＢＬ
ＯＣＫＳ＿ＴＯ＿ＵＳＥは、ＢＬＯＣＫＳ＿ＢＵＳＹの
補数に等しく設定される。このような形態では、ＭＲＵ
およびＣＵでオンにされ、置き換え用に選択されるべき
でないことを標示するビットに対応するビットを除い
て、ＢＬＯＣＫＳ＿ＴＯ＿ＵＳＥの各ビットはオンにさ
れる。
【０１６０】ステップ３１６でＢＬＯＣＫＳ＿ＴＯ＿Ｕ
ＳＥがＢＬＯＣＫＳ＿ＢＵＳＹの補数と等しく設定され
た後、ルーチンはステップ３１８へ進み、ＢＬＯＣＫＳ
＿ＴＯ＿ＵＳＥのいずれかのビットがオンになっている
か判断される。ＢＬＯＣＫＳ＿ＴＯ＿ＵＳＥの少なくと
も１つのビットがオンとなっていれば、ルーチンはステ
ップ３１０ないしステップ３１４へ進み、ＢＬＯＣＫＳ
＿ＴＯ＿ＵＳＥのオンにされたビットの数がしきい値を
下まわっていればＭＲＵのすべてのビットがオフにさ
れ、ＢＬＯＣＫＳ＿ＴＯ＿ＵＳＥのオンにされたビット
の１つが置き換えのため上述の方法で選択される。
【０１６１】オンとなっているビットがＢＬＯＣＫＳ＿
ＴＯ＿ＵＳＥに１つもない場合、ルーチンはステップ３
２０へ進み、３つのアクションが取られる。第１に、Ｂ
ＬＯＣＫＳ＿ＴＯ＿ＵＳＥのオンにされたビットの数が
所定のしきい値より少ないのでＭＲＵのすべてのビット
をオフにする。第２に、ＢＬＯＣＫＳ＿ＢＵＳＹは、Ｃ
Ｕレジスタと等しい値に設定される。上述のように、各
ＣＵレジスタは、対応するキャッシュ・ミニディレクト
リに現在維持されているキャッシュ・ブロックを示して
いるので、置き換えられてはならない。複数のテクスチ
ャ・マッピング・チップが使われている場合、ＢＬＯＣ
ＫＳ＿ＢＵＳＹは、ＣＵレジスタの論理和と等しく設定
される。最後に、ＢＬＯＣＫ＿ＴＯ＿ＵＳＥが、ＢＬＯ
ＣＫＳ＿ＢＵＳＹの補数に等しく設定される。その結
果、テクスチャ・マッピング・チップの１つのキャッシ
ュ・ミニディレクトリに現在維持されているデータ・ブ
ロックのビットに対応するビットを除いて、ＢＬＯＣＫ
Ｓ＿ＴＯ＿ＵＳＥの各ビットはオンにされる。ルーチン
はステップ３１４へ進み、ＢＬＯＣＫＳ＿ＴＯ＿ＵＳＥ
の中のオンにされたビットの１つが置き換え用として選
択される。このように、ミニディレクトリにあるもの以
外のキャッシュのブロックのいずれかを置き換え用とし
て選択することができる。
【０１６２】図１９に示される本発明の実施形態は、キ
ャッシュ・ミスが発生する時ＬＲＵ法（すなわち最も以
前に使用されたものを対象とする方式）を用いてキャッ
シュ・ブロックを置き換える置き換え方式を使う。本発
明の有効範囲を逸脱することなくこの方式に種々の変更
を加えることができることは理解されなければならな
い。例えば、図１９に示される実施形態において、ＭＲ
Ｕハードウェア・レジスタが、複数のキャッシュ・ミス
が潜在的に含まれる可能性のある一定時間にわたってキ
ャッシュ・ヒットを収集するために使用され、ＢＬＯＣ
ＫＳ＿ＴＯ＿ＵＳＥのオンにされたビットの数が所定の
しきい値を下回った時にのみＭＲＵレジスタをクリアす
る。更にまた、ソフトウエア状態ワードのＢＬＯＣＫＳ
＿ＢＵＳＹは、ＢＬＯＣＫＳ＿ＴＯ＿ＵＳＥのすべての
ビットがオフであることが判明した場合にのみステップ
３１６またはステップ３２０で更新される。代わりの方
法として、キャッシュ・ミス割り込みが受け取られる度
毎にＭＲＵを使用してＢＬＯＣＫＳ＿ＢＵＳＹを更新す
ることによって置き換えを実行することができる。この
形態で、複数のキャッシュ・ミスが潜在的に含まれる可
能性のある一定時間にわたってキャッシュ・ヒットの実
績を累積するためソフトウェア状態ワードＢＬＯＣＫＳ
＿ＢＵＳＹを使用することができ、そして、ハードウェ
ア・レジスタＭＲＵを、ミスとミスの間のヒットを累積
するため使用することができる。
【０１６３】更に、ＭＲＵをクリアする効果を持つＢＬ
ＯＣＫＳ＿ＴＯ＿ＵＳＥのオン・ビットのしきい値が上
述の実施形態において１１ブロックについてオンにセッ
トされているというものであったが、この数値は明らか
に変更することができることは理解されるべきであろ
う。このしきい値は、ルーチンが、ステップ３０８にお
て、ＢＬＯＣＫＳ＿ＴＯ＿ＵＳＥのビットがどれもオン
になってない状態に遭遇する回数に影響を及ぼす。この
状態は最も最近使用されたキャッシュ・ブロックについ
て（ステッップ３１６またはステップ３２０で）ＢＬＯ
ＣＫ＿ＴＯ＿ＵＳＥの更新につながるのでこの状態を回
避することが望ましい。ＢＬＯＣＫＳ＿ＴＯ＿ＵＳＥに
おいてオンにセットされるビットが、複数のキャッシュ
・ミスの処理を通して使用されたことのないブロックを
反映するように、高分解能を備えることが望ましい。従
って、ＭＲＵクリアにつながるＢＬＯＣＫＳ＿ＴＯ＿Ｕ
ＳＥのオン・ビットのしきい値を制御することによっ
て、ステップ３０８においてＢＬＯＣＫＳ＿ＴＯ＿ＵＳ
Ｅのオン・ビット数を判断する本ルーチンの回数が最小
限に抑えられ、最も以前に使用されたキャッシュ・ブロ
ックを決定する場合の望ましい分解能が与えられる。
【０１６４】ホスト・コンピュータ上で実行されるソフ
トウエア・ルーチンによって実施される上述の置き換え
方式がキャッシュ・メモリに関する使用に限定されるも
のではないことは理解されるべきであろう。ローカル・
メモリが、処理されるデータ・ブロックを含み、追加デ
ータ・ブロックがホスト・コンピュータからローカル・
メモリへダウンロードされる時にローカル・メモリ内の
データ・ブロックが置き換えられるようなデータ処理シ
ステムのどのようなシステムにおいても上記置き換えル
ーチンを使用することが可能である。
【０１６５】XI. キャッシュ動作の実行禁止 本発明の１つの実施形態において、プリミティブのレン
ダリングの間テクスチャ・データが必要とされる前に任
意の３Ｄプリミティブに関するテクスチャ・データがメ
モリ４８にダウンロードされるようにするため、キャッ
シュ・ミスを実行禁止(disable、ディスエーブル)にす
ることによってテクスチャ・マッピング基板上のローカ
ル・メモリ４８のキャッシュ動作を実行禁止にする機能
が備えられる。テクスチャ・マッピング・チップ４６の
各々は、キャッシュとしてのローカル・メモリの動作が
実行可能状態であることを標示する状態ビットを含む。
この状態ビットがオンになっていれば、キャッシュ・ミ
スの発生が、ホスト・コンピュータの割り込みおよびテ
クスチャ・マッピング・チップの停止を引き起こす。し
かし、この状態ビットがオフとなっていれば、テクスチ
ャ・マッピング基板のローカル・メモリ４８はキャッシ
ュとして機能せず、いかなるプリミティブに対するテク
スチャ・データも、キャッシュ・ミスが発生しないよう
に、該プリミティブによって必要とされる前にメモリ４
８にダウンロードされる。本発明の１つの実施形態にお
いて、キャッシュとしてのローカル・メモリの動作が実
行禁止にされ、テクスチャ・データが、テクスチャ・マ
ッピング基板上のローカル・メモリに３Ｄプリミティブ
・パイプラインを経由してダウンロードされ、テクスチ
ャ・データと対応する３Ｄプリミティブ・データの同期
が取られる。
【０１６６】XII. キャッシュ・ミスに応答してテクス
チャ・データをダウンロードする方式を支援するテクセ
ル・ポート・レジスタ 上述のように、（図２の）テクスチャ・マッピング・チ
ップ４６は、ホスト・コンピュータ１５からダウンロー
ドされるテクスチャ・データを受け取るため使用される
（図４の）テクセル・ポート９２を含む。テクセル・ポ
ートは、テクセル・データのダウンロードを支援する多
数のレジスタを含む。それらのレジスタのいくつかは、
上述のレジスタＭＲＵとＣＵを含む。その他のテクセル
・ポート・レジスタには、コマンド・レジスタ、状態レ
ジスタ、テクセル・データ・レジスタ、ディレクトリ・
タグ・レジスタ、キャッシュ・アドレス・レジスタおよ
びパイプ・タグ・レジスタが含まれる。それぞれの機能
を以下に説明する。
【０１６７】３Ｄプリミティブ・パイプライン経由でこ
れらレジスタへの書き込みを行えるように、テクセル・
ポート・レジスタへのアクセスが提供される。３Ｄパイ
プラインが使用中の時でも、単にパイプラインに置かれ
ているレジスタ書き込み用データを用いて、テクセル・
ポート・レジスタに書き込むことができる。さらに、テ
クセル・ポート・レジスタは、２４ビット・バス２４
（図２）上に備わる３Ｄパイプライン・バイパスを経由
してアクセスすることも可能である。テクセル・ポート
・レジスタをアクセスする場合、バス２４の８ビット
が、どのテクセル・ポート・レジスタの読み取りまたは
書き込みを行うべきかを指定するレジスタ・アドレスと
して使用され、データがテクセル・ポート・レジスタに
書き込まれる時、上記バス２４のその他の１６ビットが
データを提供する。
【０１６８】テクセル・ポート・レジスタの構成は図２
０に示されている通りである。本発明の１つの実施形態
において、テクセル・ポート・レジスタの各々のビット
数は３２ビットである（ただし一部のレジスタの多数の
ビットは未使用）。
【０１６９】A. テクセル・コマンド・レジスタ テクセル・コマンド・レジスタは、詳細は後述するが、
キャッシュ・ミスを取り扱うホスト・コンピュータのソ
フトウェア・ルーチンによって使用される多数のビット
を含む。停止ビット３５０は、ソフトウェア割込み処理
ルーチンによってセットされ、テクスチャ・マッピング
・チップに対してその動作を停止するように指示する。
上述のように、２つのテクスチャ・マッピング・チップ
が備わる本発明の実施形態においては、両方のキャッシ
ュが整合性を保つようにどちらのキャッシュ・ミスが発
生しても両方のテクスチャ・マッピング・チップは同じ
テクスチャ・データで更新される。どちらかのテクスチ
ャ・マッピング・チップのキャッシュ・ミスが受け取ら
れると、それぞれのテクセル・コマンド・レジスタの停
止ビット３５０をセットすることによって両方のテクス
チャ・マッピング・チップが停止させられる。キャッシ
ュ・ミスに応答して新しいテクスチャ・データがホスト
・コンピュータからダウンロードされた後、キャッシュ
・ミスを扱うソフトウェア・ルーチンがコマンド・レジ
スタに書き込みを行うことによって停止ビットがクリア
される。
【０１７０】割り込み可能ビット３５２は、それがオン
の時、キャッシュ・ミス発生の際テクセル・ポートから
の割り込みを可能にする。このビットは、テクスチャ・
マッピング基板１２（図２）上のローカル・メモリ４８
をキャッシュとして動作させない上述の機能を提供する
場合にはオフにセットされる。
【０１７１】書込みＬｏｋｉ０３５４ならびに書込みＬ
ｏｋｉ１ビット３５６は、テクセル・ポート・レジスタ
に関する書込み可能／禁止を制御する。Ｌｏｋｉは、テ
クスチャ・マッピング・チップ４６を識別するために使
用される短縮形名称である。２つのチップが使用される
本発明の実施形態においては、それら２つのチップはＬ
ｏｋｉ０ならびにＬｏｋｉ１と呼ばれる。単一のテクス
チャ・マッピング・チップが使われ時は、そのチップは
Ｌｏｋｉ０として識別される。テクセル・ポート・レジ
スタのいずれかに対する書込みを行うコマンドがバス２
４経由で受け取られると、各テクスチャ・マッピング・
チップ（すなわちＬｏｋｉ０ならびにＬｏｋｉ１）はそ
の書込みビットが使用可能とされているかを判断するた
めそのコマンド・レジスタを検査し、使用可能であれ
ば、受け取られた書込みコマンドに従ってそのテクセル
・ポート・レジスタを更新する。従って、書込みＬｏｋ
ｉ０３５４ならびに書込みＬｏｋｉ１ビット３５６の値
を制御することによって、ホスト・コンピュータ上で動
くソフトウェア・ルーチンが、２つのテクスチャ・マッ
ピング・チップのテクセル・ポート・レジスタに、別々
に、あるいはまた同時に書き込むことができる。
【０１７２】Ｌｏｋｉ読取りビット３５８は、テクスチ
ャ・マッピング・チップの１つのテクセル・ポート・レ
ジスタの読取りを可能にする。テクセル・ポート・レジ
スタを読み取るコマンドがテクセル・バス２４経由で受
け取られると、一時点において、テクスチャ・マッピン
グ・チップ（複数）の中の１つだけが応答して、バス上
へそのテクセル・ポート・レジスタの内容を送出する。
２つのテクスチャ・マッピング・チップが備わる実施形
態において、各々は、該チップがＬｏｋｉ０かＬｏｋｉ
１のどちらかであることを示すハードウエア・ピンを備
える場合がある。Ｌｏｋｉ読取りビットがソフトウェア
によってセットされる場合、それはＬｏｋｉ１からの読
取りが可能とされていることを示し、Ｌｏｋｉ読取りビ
ットがセットされていない場合、それはＬｏｋｉ０から
の読取りが可能とされていることを示す。テクセル・コ
マンド・レジスタの形式が、両方のテクスチャ・マッピ
ング・チップ（Ｌｏｋｉ０とＬｏｋｉ１）に同じデータ
で同時に書き込むことを可能にするため、レジスタへの
書き込みのため１回の書込みサイクルだけでよい点は前
述の記載から理解されることであろう。
【０１７３】B. テクセル状態レジスタ テクセル・ポート状態レジスタは、オンにセットされる
時、システムが２つのテクスチャ・マッピング・チップ
を含むことを示す複数Ｌｏｋｉビット３６０を含む。コ
マンド・レジスタのビット３５２がオンの時は必ず割込
み可能ビット３６２はオンにされ、テクスチャ・マッピ
ング・チップのローカル・メモリはキャッシュとして機
能し、キャッシュにないテクスチャ・データが必要とさ
れる時、ホスト・コンピュータに割り込むためのキャッ
シュ・ミスを生成することを標示する。このビットは、
コマンド・レジスタと共に状態レジスタにも含められる
ので、状態レジスタを単に読むだけでテクセル・ポート
の状態を読み取ることができる。
【０１７４】割り込みがテクスチャ・マッピング・チッ
プから発生し、該チップが新たなテクスチャ・データが
ダウンロードされるのを待つ時、割り込み有効ビット３
６４がオンにされる。パイプ・タグ・レジスタ（後述）
に記憶されているキャッシュ・ミスを発生したキャッシ
ュ読取りタグと一致するキャッシュ・タグを用いてキャ
ッシュ・ディレクトリ・タグ・レジスタ（後述）に書き
込みが行われると、このビットはクリアされる。
【０１７５】状態レジスタは、キャッシュ・ミスが発生
する時テクスチャ・マッピングの停止を支援する２つの
ビットを含む。停止可能ビット３６８は、コマンド・レ
ジスタの停止ビット３５０がセットまたはクリアされる
毎に、ホスト・コンピュータ上のソフトウェア・ルーチ
ンによってそれぞれセットまたはクリアされ、当ビット
がオンの時動作を停止するようにテクスチャ・マッピン
グ・チップに指示する。このビットがコマンド・レジス
タと共に状態レジスタに備えられるので、テクスチャ・
マッピング・チップの状態が単一のレジスタに記憶され
る。キャッシュ・ミスが発生し、キャッシュ・ディクト
リが新たなデータがダウンロードされるのを待つ時、割
込み有効ビット３６４がテクスチャ・マッピング・チッ
プのハードウエアによってオンにされる。キャッシュ・
ミスが発生したブロック・タグと一致するキャッシュ・
タグを用いてキャッシュ・ディレクトリ・タグ・レジス
タ（後述）に書き込みが行われると、このビットはクリ
アされる。
【０１７６】C. パイプ・タグ・レジスタ パイプ・タグ・レジスタは、テクスチャ・マッピング・
チップのパイプラインによってインデックス付けされた
最後のブロック・タグを記憶する。キャッシュ・ミスが
発生すると、パイプ・タグ・レジスタは、キャッシュ・
ミスが発生したブロック・タグ３７０を記憶する。テク
セル・ポート・バス２４を経由してパイプ・タグ・レジ
スタを読み取ることによって、キャッシュ・ミス割り込
みに応答するソフトウェアが、キャッシュ・ミスに応答
してダウンロードされなければならないキャッシュ・ブ
ロックのタグを決定することができる。
【０１７７】D. テクセル・データ・レジスタ テクセル・データレジスタは、キャッシュ・ミスが発生
した時テクスチャ・データをキャッシュ４８へダウンロ
ードするために使用される。上述のように、各テクセル
は、αを示す１バイト３７２、赤の値を表す１バイト３
７４、緑の値を表す１バイト３７６および青の値を表す
１バイト３７８を含む３２ビットのデータによって表さ
れる。
【０１７８】E. テクセル・キャッシュ・アドレス・レ
ジスタ テクセル・キャッシュ・アドレス・レジスタは、キャッ
シュへテクセル・データを書き込み、ブロック・タグを
キャッシュ・ディレクトリに書き込むために使用され
る。上述のように、キャッシュは、各ブロックが２５６
×２５６アレイのテクセルを含む６４ブロックのテクス
チャ・データを記憶する。テクセル・キャッシュ・アド
レス・レジスタは、キャッシュにおける６４ブロックの
うちで読み込みまたは書き込みの対象となる特定の１つ
のブロックを識別する６ビットのブロック・インデック
ス・フィールド３８０を含む。加えて、このレジスタ
は、上記ブロック・インデックス・フィールドで識別さ
れるブロック内で読み込みまたは書き込みの対象となる
特定のテクセル・アドレスを識別する１６ビットのブロ
ック・アドレス・フィールド３８２を含む。キャッシュ
・ミスに応答してテクスチャ・メモリにデータがダウン
ロードされる時、ブロック・インデックスが、上述のＬ
ＲＵ（すなわち最も以前に使用されたものを選択する）
置き換え法を使用してソフトウェア・ルーチンによって
セットされ、ブロック・アドレス・フィールド３８２が
最初のテクセルをブロックに書き込むためゼロに初期化
される。キャッシュ・アドレス・レジスタは、テクセル
・データ・レジスタがアクセスされると必ずブロック・
アドレス・フィールド３８２を自動的に増分する。この
ように、キャッシュ・ブロック内のブロック・アドレス
のすべてにわたってブロック・アドレス・フィールドが
増分され、テクセル・データの新しいブロックがキャッ
シュに書き込まれる。
【０１７９】F. テクセル・ディレクトリ・タグ・レジ
スタ テクセル・ディレクトリ・タグ・レジスタは、キャッシ
ュ・ブロック・タグを表す２３ビットのブロック・タグ
・フィールド３８４を含み、キャッシュ・アドレス・レ
ジスタのブロック・インデックス・フィールド３８０に
よって定義されるキャッシュ・ディレクトリ・エントリ
を書き込むために使用される。上述のように、キャッシ
ュ・ブロック・タグの２３ビットは、８ビットのテクス
チャＩＤ、７ビットのＳ座標、７ビットのＴ座標、およ
び、ブロック・タグに対応するテクスチャ・データのブ
ロックによって表されるマップのマップ番号を識別する
付加ビット（１ビット）を表す。キャッシュ・ミスに応
答してテクスチャ・データの新しいブロックがホスト・
コンピュータからダウンロードされる時、そのブロック
・タグは、テクセル・バス２４経由でディレクトリ・タ
グ・レジスタにロードされる。ディレクトリ・タグ・レ
ジスタから、ブロック・タグは、キャッシュ・アドレス
・レジスタのブロック・インデックス・フィールド３８
０によって識別されるキャッシュ・ディレクトリ・エン
トリに書き込まれる。上述のように、キャッシュ・ミス
を発生させたパイプ・タグ・レジスタのタグと一致する
ディレクトリ・タグ・レジスタにブロック・タグが書き
込まれると、キャッシュ・ミス割り込みはクリアされ
る。
【０１８０】XIII. キャッシュ・ミス割り込みを取り扱
うソフトウエア・ルーチン 上述の記載から理解されるように、テクセル・ポート・
レジスタは、キャッシュ・ミス割り込みに応じて必要な
テクスチャ・データをダウンロードする機能を遂行する
ホスト・コンピュータ１５上のソフトウェア・ルーチン
によって使用される。図２１は、このソフトウェア・ル
ーチンの流れ図を示す。ステップ４００において、Ｌｏ
ｋｉ０およびＬｏｋｉｌ両方のテクセル・コマンド・レ
ジスタにおける停止ビット３５０がセットされる。次に
ルーチンはステップ４０２へ進み、テクセル状態レジス
タの停止ビット３６８を読み、両方のＬｏｋｉが停止し
たか否か判断する。Ｌｏｋｉ０およびＬｏｋｉ１が停止
したことが確認できるまでルーチンは両方の状態レジス
タの読み取りを継続する。両方が停止したと確認する
と、ルーチンはステップ４０４へ進む。システムがただ
１つのテクスチャ・マッピング・チップ４６（すなわ
ち、Ｌｏｋｉ０）を含む場合、Ｌｏｋｉ０は、テクセル
・バス２４上にＬｏｋｉ０のテクセル・ポート・レジス
タの内容を送出することによってＬｏｋｉ１のテクセル
・ポート・レジスタを読み取る要求に応答する。このよ
うに、ソフトウェア・ルーチンがステップ４０２で両方
のＬｏｋｉが停止したか否か判断する時、Ｌｏｋｉ０
が、Ｌｏｋｉ０が停止した場合のようにＬｏｋｉ１の読
み取り要求に応答するので、処理はステップ４０４へ進
む。
【０１８１】ステップ４０４で、Ｌｏｋｉ０がキャッシ
ュ・ミスによって割り込みを起こした否かを調べるため
Ｌｏｋｉ０のテクセル状態レジスタ中の割り込み有効ビ
ット３６４が読み込まれる。もし割り込みが発生してい
れば、ルーチンはステップ４０６へ進み、Ｌｏｋｉ０の
パイプ・タグ・レジスタが読み取られ、キャッシュ・ミ
スを発生させたテクスチャ・データのブロックのブロッ
ク・タグを識別する。ソフトウェア・ルーチンはこのブ
ロック・タグを使用して、ホスト・コンピュータのメモ
リ１７（図２）に記憶されているテクスチャ・データの
対応するブロックにアクセスし、ステップ４０８で、キ
ャッシュのどのブロックを、ダウンロードされるテクス
チャ・データの新しいブロックと置き換えるべきかを決
定する。この決定は、図1９に関連して上述したＬＲＵ
法を使用して実行される。
【０１８２】上述のように、システムが２つのテクスチ
ャ・マッピング・チップを含む場合、各々におけるキャ
ッシュは全く同じエントリを持つように維持される。従
って、テクスチャ・マッピング・チップの１つに発生し
たキャッシュ・ミスに応答してホスト・コンピュータか
らダウンロードされるテクスチャ・データは、両方のチ
ップのキャッシュに書き込まれる。かくして、置き換え
られるキャッシュ・ブロックが識別されたならば、ルー
チンはステップ４１０へ進み、Ｌｏｋｉ０および（Ｌｏ
ｋｉ１が存在する場合）Ｌｏｋｉ１におけるキャッシュ
・アドレス・レジスタが、ステップ４０８で決定された
ブロック・インデックスを用いて書き込まれる。ステッ
プ４１２で、キャッシュ・ミスに応答してテクスチャ・
キャッシュにダウンロードされるべきテクスチャ・デー
タのブロックのブロック・タグを用いてディレクトリ・
タグ・レジスタに書き込みが行われ、ステップ４１４に
おいて、テクスチャ・データがテクセル・データ・レジ
スタに書き込まれる。このように、本ルーチンは、キャ
ッシュ・ミスのあったテクスチャ・データのブロックを
ダウンロードしてキャッシュにこのデータ・ブロックを
書くことによってキャッシュ・ミスに応答する。
【０１８３】ステップ４０６ないしステップ４１４にお
いてテクスチャ・データのブロックがＬｏｋｉ０および
Ｌｏｋｉ１にダウンロードされたあと、あるいは、ステ
ップ４０４でＬｏｋｉ０が割り込まれなかったと判断さ
れたなら、ルーチンはステップ４１６へ進み、キャッシ
ュ・ミスが発生したのがＬｏｋｉ１であることを示すＬ
ｏｋｉ１状態レジスタの割り込み有効ビット３６４を調
べる。上述のように、システムが１つのテクスチャ・マ
ッピング・チップだけを含む場合、Ｌｏｋｉ０がＬｏｋ
ｉ１テクセル・ポート・レジスタの読取りに応答する。
Ｌｏｋｉ０がＬｏｋｉ１の状態レジスタの読取りに応答
する場合、その割り込み有効ビット３６４はマスクされ
ているので、ソウフトウエア・ルーチンはステップ４１
６においてＬｏｋｉ１が割り込みを起こしていないと判
断する。このマスキングによって、Ｌｏｋｉ０からの割
り込みを再プロセスしてテクスチャ・データをダウンロ
ーすることが防止される。従って、ただ１つのテクスチ
ャ・マッピング・チップだけが備わるシステムにおいて
は、ルーチンはステップ４１６でＬｏｋｉ１に割り込み
が発生していないと判断し、ステップ４１８へ進み、Ｌ
ｏｋｉ０のコマンド・レジスタの停止ビット３５０がオ
フにされ、これによって、テクスチャ・マッピング・チ
ップがそのパイプラインにおけるプリミティブ処理を続
行することが可能とされる。
【０１８４】システムが２つのテクスチャ・マッピング
・チップを含む場合、ルーチンはステップ４１６でＬｏ
ｋｉ１が割り込みを起こしたか否かを判断し、起こして
いなければ、ステップ４１８へ直接進み、両方のテクス
チャ・マッピング・チップの停止ビットをオフにして両
方のチップがプリミティブ処理を続行することを可能に
する。しかし、ステップ４１６で、Ｌｏｋｉ１がキャッ
シュ・ミスに応答して割り込みを起こしたと判断すれ
ば、ルーチンは、ステップ４２０ないしステップ４２４
へ進み、Ｌｏｋｉ０の割り込みを処理するステップ４０
６ないしステップ４１４と同様の方法でＬｏｋｉ１の割
り込みを処理する。次にルーチンはステップ４１８へ進
み両方のテクスチャ・マッピング・チップの停止ビット
をオフにする。
【０１８５】２つのテクスチャ・マッピング・チップを
備えるシステムにおいては、両方のチップが同じブロッ
ク・タグについてまたは異なるブロック・タグについて
同時にキャッシュ・ミス割り込みを生成することができ
る点は理解されるべきであろう。両方のテクスチャ・マ
ッピング・チップが、同じブロック・タグについてキャ
ッシュ・ミス割り込みを生成する場合、割り込みは、ス
テップ４００ないしステップ４１４で処理される。従っ
て、ステップ４１２においてキャッシュ・ミスのあった
ブロック・タグを両方のＬｏｋｉのディレクトリ・タグ
・レジスタに書き込むことによってＬｏｋｉ１からの割
り込みがクリアされるので、ステップ４１６においてル
ーチンはＬｏｋｉ１の割り込みを検出しない。このよう
にして、図２１に示される方法が、いずれのテクスチャ
・マッピング・チップからの割り込みに対してもそれぞ
れ個別的に、あるいは、両方の割り込みに同時に、応答
することができる。
【０１８６】XIV. キャッシュ・ミニディレクトリおよ
び主ディレクトリ 上述のように、本発明の１つの実施形態において、キャ
ッシュは、１ブロックが２５６×２５６テクセル・デー
タからなる６４ブロックのテクセル・データ、および２
３ビットのブロック・タグを持つ６４のエントリを含む
完全連想型キャッシュ・ディレクトリを含む。本発明が
３線形補間モードで動作する場合、８個のテクセル読取
りが、ある１つのピクセルについて所望のテクセル・デ
ータを決定するために実行される。それら８個のテクセ
ルのうち、ある１つのマップにおける４個のテクセルが
１回の読み取り動作で同時に読み出され、別のマップの
４個のテクセルが第２の１回の読み取り動作で同時に読
み出される。当該ピクセルがキャッシュ・ブロック境界
を隣接するマップの位置に対応する場合、１つのマップ
内で所望のテクセル・データを生成するためキャッシュ
から読み取られる４つのテクセルが各々異なるキャッシ
ュ・ブロックに記憶されていることがある。このよう
に、各ピクセルに関するキャッシュからの４つのテクセ
ルの同時の読み取りは、キャッシュ・ディレクトリにお
ける６４ブロック・タグ・エントリと４回の別々の比較
を行うことを必要とする場合がある。
【０１８７】従来技術の完全連想型キャッシュは、次の
２つの形態の１つで動作する。第１の形態は、１つの読
取りタグを１回のサイクルであらゆるキャッシュ・タグ
・エントリと比較することができるように、キャッシュ
・タグ・エントリ毎に別々のハードウェア比較器を備え
るものである。そのような技術は、４回の読み取りを同
時に行う本発明において高価なハードウェア・コストの
原因となる２５４（すなわち４×６４）個の２３ビット
比較器を必要とするであろう。従来技術の完全連想型キ
ャッシュによって使われる第２の技術は、１つのキャッ
シュ・タグ比較器を使用し、各キャッシュ・エントリ
は、読取りタグと順次比較される。そのような技術は、
１回の読取り動作の間に読み取られる４つのテクセルの
各々がキャッシュにあるか否かを判断するためキャッシ
ュ・ディレクトリに対する２５６回の読取りサイクルが
潜在的に必要とされるため、本発明のシステム帯域幅に
マイナスの影響を与える。
【０１８８】これらの問題を克服するため、本発明のキ
ャッシュ・システムは、ミニディレクトリ（図２２）お
よび主ディレクトリ（図２３）を含む。ミニディレクト
リは、完全連想型ディレクトリであって、対応するブロ
ック・インデックスと共に、５つの最も最近読まれたキ
ャッシュ・ブロック・タグを含む。図２１に示されるよ
うに、ミニディレクトリ５００は、ミニディレクトリか
ら出力５０１−５０５上にそれぞれ出力される５つのエ
ントリを含む。それらエントリの各々は、４グループの
タグ比較器５０７−５１０に接続される。タグ比較器５
０７−５１０の各グループは、５つの２３ビット比較器
（図示されてない）を含み、双線形または３線形補間が
実行される時１回の読取り動作で実行される４つのキャ
ッシュ読取りタグの１つに対応する。このように、完全
連想型ミニディレクトリの特性が、同時に読み取られる
タグの数にミニディレクトリのエントリの数を乗じた数
に等しい２０個の２３ビット比較器を用いて実現され
る。
【０１８９】同時に読み込まれるある１つのピクセルに
関する４つのキャッシュ読取りタグが、該ピクセルが対
応するマップ位置に最も近い４つのテクセルを含むキャ
ッシュ・ブロックを識別する。それらの４つのキャッシ
ュ読取りタグは、左上（ＵＬ、Upper Left）タグ、右上
（ＵＲ、Upper Right）タグ、左下（ＬＬ、Lower Lef
t）タグおよび右下（ＬＲ、Lower Right）タグと呼ばれ
る。左上、右上、左下および右下のテクセルのためのキ
ャッシュ読取りタグは、それぞれ左上、右上、左下およ
び右下のタグ比較器５０７−５１０グループに接続され
る。タグ比較器５０７−５１０の各グループは、その対
応するキャッシュ読取りタグをミニディレクトリに記憶
されている５つのブロック・タグと比較して、タグがミ
ニディレクトリ・エントリの中の１つと一致することを
示すヒット出力を生成し、同時に対応するテクセル・デ
ータ・ブロックが記憶されているキャッシュの位置を標
示するブロック・インデックスを出力する。
【０１９０】上述から認められるように、４つのキャッ
シュ読み取りタグ（ＵＬ、ＵＲ、ＬＬ、ＬＲ）の各々が
ミニディレクトリにあれば、対応する４つのテクセル・
データ・ブロックが記憶されているキャッシュの位置を
標示するブロック・インデックスを決定するため必要と
されるディレクトリ・アクセスはただ１回でよい。１つ
または複数の読取りタグがミニディレクトリにない場合
にだけ主キャッシュ・ディレクトリに対するアクセスが
行われる。ミニディレクトリ５００は、ミニディレクト
リにおいてキャッシュ読み取りタグ・ミスが発生するた
びごとに更新されるので、ミニディレクトリ５００は常
にテクスチャ・データの最も最近アクセスされた５つの
ブロックのブロック・タグを保持する。
【０１９１】４つのキャッシュ読み取りタグの１つまた
は複数がミニディレクトリでヒットしない場合、主キャ
ッシュ・ディレクトリ５２０（図２２）に対するアクセ
スが行われる。上述のように、主ディレクトリは、各々
が１つのブロック・タグを持つ６４のエントリを含む。
主ディレクトリは、６４個の２３ビット比較器５２２を
備えるため、１つのキャッシュ読み取りタグは１回のサ
イクルで主ディレクトリのすべてと比較することができ
る。比較器５２２は、キャッシュ読取りタグが主ディレ
クトリのエントリの１つと一致したことを標示する信号
を生成し、読み取りタグと一致した比較器の位置を使用
して、テクセル・データの対応するブロックがキャッシ
ュに存在する位置を標示するブロック・インデックスを
生成する。読取りタグが主キャッシュ・ディレクトリの
どのエントリとも一致しない場合、キャッシュ・ミスが
生成され、その結果、ホスト・コンピュータの割り込み
が発生し、テクスチャ・データの要求されたブロックが
上述の方法でダウンロードされる。
【０１９２】上述のように、４つのキャッシュ読取りタ
グ（ＵＬ、ＵＲ、ＬＬ、ＬＲ）の１つまたは複数がミニ
ディレクトリをヒットしない場合のみ主キャッシュ・デ
ィレクトリ５２０がアクセスされる。キャッシュ読取り
タグの複数がミニディレクトリと一致しない場合、各キ
ャッシュ読取りタグ毎に別々のサイクルで主ディレクト
リをアクセスしなければならないとすれば、処理能力低
下の負荷を減らすことが望ましい。そのような成果を達
成するため、本発明の１つの実施形態において、図２４
に示されるように、６つの比較器５２６−５３０が追加
される。これら６つの比較器は、同時にアクセスされる
４つのキャッシュ読取りタグの各々を一致するものがあ
るか調べるため他のものと比較する。これらの比較器
は、ＵＬタグをＵＲタグと比較する比較器５２６、ＵＬ
タグをＬＬタグと比較する比較器５２７、ＵＬタグをＬ
Ｒタグと比較する比較器５２８、ＵＲタグをＬＬタグと
比較する比較器５２９、ＵＲタグをＬＲタグと比較する
比較器５３０、およびＬＬタグをＬＲタグと比較する比
較器５３１を含む。
【０１９３】比較器５２６−５３２によって実行される
比較は、処理性能の低下が起きないように他の比較と並
列的に実行される。例えば、キャッシュ読み取りタグが
ミニディレクトリと比較されるサイクルの間に、あるい
は、ミニディレクトリにおけるミスを起こした最初のキ
ャッシュ読取りタグが主ディレクトリと比較される時の
サイクルの間に、上記の比較を実行することができる。
少くとも２つのキャッシュ読取りタグが主ディレクトリ
においてヒットせず、かつそれらが等しいものであると
判断されれば、比較器５２６−５３２の出力は、これら
少くとも２つのキャッシュ読取りタグについては主ディ
レクトリを１回だけアクセスすればよいことを示す。こ
のようにして同一のタグについて主ディレクトリをアク
セスする場合複数サイクルを伴う必要がなくなるので、
複数のキャッシュ読み取りタグがミニディクトリで一致
ミスを起こす場合のシステム帯域幅に対する影響を最小
限にとどめることができる。
【０１９４】上述のことから認められるように、キャッ
シュ・ミニディレクトリを利用する本発明の実施形態
は、高いシステム帯域幅を達成する一方、キャッシュ・
ディレクトリを実施するハードウェアの数量を比較的少
なくするという対立する目標を効率的に均衡させる。複
数のキャッシュ読取りタグがミニディレクトリで一致し
ない場合の処理性能の低下はアプリケーションに依存す
る。それぞれが４つのキャッシュ読取りタグからなるユ
ニークな２セットをミニディレクトリに対して２サイク
ル毎に処理することもできるが、典型的には４つのキャ
ッシュ読取りタグの各セットにおいてただ１つまたは２
つのユニークなブロック・タグが現れると考えられる。
上述のように、１つのオブジェクトの複数ピクセルがレ
ンダリングされ、そして、３線形補間法が使われる場
合、隣接するピクセルが、ＭＩＰマップの同じ２つのマ
ップに頻繁に対応するので、キャッシュに対する読取り
が２つのマップを記憶するキャッシュ・ブロックの間で
連続的に切り換わることを必要とする。図２２に示され
る実施形態において、現在処理されている読取りタグの
セットに対する４つのユニークなキャッシュ・タグがミ
ニディレクトリにたとえ存在するとしても、前の読取り
タグ・セットでアクセスされた少くとも１つのタグがミ
ニディレクトリに残っていることを保証するため、ミニ
ディレクトリは５つのブロック・タグを記憶する。この
ようにして、３線形補間の間４つのユニークなキャッシ
ュ・タグの２つのセットの間で切り替えが行われても、
各セットについて少なくとも１つの読取りキャッシュ・
タグが、ミニディレクトリに残るので、４つのキャッシ
ュ・タグを主ディレクトリと順次比較する必要がない。
【０１９５】３線形補間を使用するテクセルのレンダリ
ングの間、キャッシュへの連続的な読取りは、１つのマ
ップにおける第１のセットの４つのテクセルと別のマッ
プにおける第２のセットの４つのテクセルを読み取る。
プリミティブがレンダリングされる際、２つのマップの
各々の範囲内の隣接するテクセルが１つおきのサイクル
毎にそれぞれアクセスされ、複数のテクセルが、１つの
キャッシュ・ブロック内に一般的に位置づけられる。従
って、複数のユニークなタグが４つのキャッシュ読取り
タグの各セットに出現するとすれば、各ピクセルのキャ
ッシュ読取りタグがミニディレクトリ５００においてヒ
ットする状態を保ちながら多数のピクセルをレンダリン
グすることができる。もしも４つのセットの各々におい
てただ１つのキャッシュ読み取りタグがミニディレクト
リと一致しない場合は、次の４つの読み取りタグセット
がミニディレクトリと比較されている間にそのタグを主
ディレクトリと比較することができるので、処理性能の
低下は派生しない。
【０１９６】主ディレクトリおよび相対的に小規模のミ
ニディレクトリを含む本発明のキャッシュ・ディレクト
リは、テクスチャ・マッピング・ハードウエアでの使用
に限定されず、その他の多数のアプリケーションについ
て使用することができることは理解されるべきであろ
う。複数のキャッシュ読取りタグが同時に処理される場
合、およびキャッシュ読み取りタグが連続的にアクセス
される以前に使用されたタグと相関している場合、完全
連想型キャッシュを実施し、ディレクトリ・タグ比較の
コストを低減する上で、本発明のミニキャッシュ・ディ
レクトリ方式は特に有効である。例えば、１時点でＸ個
のタグを記憶するキャッシュ・メモリについて、Ｎ個の
キャッシュ読み取りタグが同時にディレクトリ・ブロッ
ク・タグと比較されると仮定し、Ｍ個のタグを含むミニ
ディレクトリを維持すれば十分である（ただしＭはＮ以
上である）。Ｍ個のミニディレクトリ・タグの各々は、
Ｎ個のキャッシュ読取りタグに対して、１回の読取り動
作において比較される。ミニディレクトリにおいてヒッ
トしないキャッシュ読取りタグについて、主ディレクト
リが順次アクセスされる。そのような読取りタグは、主
ディレクトリ・タグと１回のサイクルで比較される。主
ディレクトリのＸ個のタグの各々がＮ個の読み取りタグ
と１回の読取り動作で比較される場合のシステムにおい
て、比較器の観点からのハードウエア節約は、(Ｘ＋Ｍ
＊Ｎ)／(Ｘ＊Ｎ)という比率に従う。
【０１９７】このハードウェア節約を達成するために必
要とされる処理速度の減少はアプリケーションに依存
し、連続的読み取り動作でアクセスされる一連のタグの
様態に基づく。各読取りセットにおいて１つ以上のタグ
がミニディレクトリとの不一致を起こさなければ、ミス
のあったタグと主ディレクトリとの比較は、次のセット
の読み取りタグがミニディレクトリと比較されている間
に並列的に行うことができるため、処理速度の低下は起
きない。
【０１９８】複数のキャッシュ読み取りタグがミニディ
レクトリでミスをを起こす場合の処理性能の低下を防ぐ
ため使用される上述の比較器５２６−５３０に関して
は、４つの読取りタグが同時にアクセスされるので、６
つの比較器が使用される。各キャッシュ読取りタグを他
のものと比較するために使われる比較器の数は、同時に
アクセスされる読取りタグの数Ｎに依存し、１から(Ｎ
−１)までの整数の和に等しい。
【０１９９】図２２ないし図２４のミニディレクトリお
よび主ディレクトリを含むキャッシュ・ディレクトリの
１つの実施形態が図２５に示されている。図２５に示さ
れている実施形態は例示の目的のためにすぎず、その他
の形態を実施することができる点は理解されるべきであ
ろう。
【０２００】図２２のミニディレクトリ・エントリ５０
１−５０５は、タグ・レジスタ５０１Ｔ−５０５Ｔに記
憶されるタグ・コンポーネント、および、インデックス
・レジスタ５０１Ｉ−５０５Ｉに記憶されるインデック
ス・コンポーネントに分割される。上述のように、キャ
ッシュ・ディレクトリは、処理中のピクセルが対応する
ＭＩＰマップ位置に最も近い４つのテクセル（すなわち
ＵＬ、ＵＲ、ＬＬおよびＬＲ）に対応する一組の４つの
読取りキャッシュ・タグを受け取る。４つの読取りタグ
の各々は、６つのタグ比較器５４１−５４６へ送られ
る。比較器のうちの５つ（すなわち、５４２−５４６）
は、また、５つのミニディレクトリ・タグ・レジスタ５
０１Ｔ−５０５Ｔの１つにそれぞれ接続している。例え
ば、比較器５４２は、ミニディレクトリ・エントリ１に
関するタグ・レジスタ５０１Ｔに接続して、ミニディレ
クトリのそのエントリのタグが読取りキャッシュ・タグ
ＵＬ、ＵＲ、ＬＬまたはＬＲのいずれかのタグと一致す
るか否かを標示する出力を生成する。比較器５４３−５
４６は同様に動作して、読取りキャッシュ・タグＵＬ、
ＵＲ、ＬＬまたはＬＲをミニディレクトリ・エントリ２
−エントリ５に対するタグを記憶するタグ・レジスタ５
０２Ｔ−５０５Ｔとそれぞれ比較する。４つの読取りキ
ャッシュ・タグの新しいセットの各々が１回のサイクル
でミニディレクトリと比較される。そのサイクルの終了
時点で、４つのタグＵＬ、ＵＲ、ＬＬおよびＬＲは、レ
ジスタ５５０−５５３にそれぞれ記憶される。図２５に
示されるように、レジスタ５５０−５５３の各々は、ま
た、ミニディレクトリ・タグ比較器５４２−５４６の出
力を受け取る制御回路５５９に接続する。４つの読取り
キャッシュ・タグの新しい１セットがミニディレクトリ
・タグと比較されるサイクルの終了時点で、レジスタ５
５０−５５３の各々は、その対応するタグ（すなわちＵ
Ｌ、ＵＲ、ＬＬ、ＬＲ）がミニディレクトリ・エントリ
の１つと一致したか否か、一致した場合はどのエントリ
と一致したかを標示するデータをロードされる。
【０２０１】上述のように、ただ１つのキャッシュ読取
りタグのミスがミニディレクトリで発生すれば、次のセ
ットの４つのテクセル読取りタグがミニディレクトリと
比較されている間に、そのタグは主ディレクトリと比較
される。１つのキャッシュ・ミスがミニディレクトリで
発生する場合、ミスを起こしたタグを含むようにミニデ
ィレクトリは更新されるので、ミニディレクトリは常に
最も最近アクセスされた５つのキャッシュ・タグを反映
する。次のセットの４つのテクセル読取りタグがミニデ
ィレクトリと比較されている間にミニディレクトリでミ
スを起こした読み取りキャッシュ・タグが主ディレクト
リと比較されるサイクルの間、ミニディレクトリ・タグ
・レジスタ５０１Ｔ‐５０５Ｔは、前のサイクルでミニ
ディレクトリにおけるミスを発生したキャッシュ・タグ
を含むようにまだ更新されていない。従って、次のセッ
トの読み込みキャッシュ・タグがミニディレクトリと比
較される時、６番目の比較器５４１を使用して、前のサ
イクルでミニディレクトリとミスを起こし現在主ディレ
クトリと比較されているタグと、４つの読取りタグ（Ｕ
Ｌ、ＵＲ、ＬＬおよびＬＲ）を比較する。４つのキャッ
シュ読取りタグ（ＵＬ、ＵＲ、ＬＬおよびＬＲ）のセッ
トにおける複数のユニークなタグがミニディレクトリの
キャッシュ・ミスを発生する場合、主ディレクトリとの
複数の比較が発生するため、キャッシュ・ディレクトリ
を通過するパイプラインが停止させられる。しかし、た
だ１つのユニークなタグがミニディレクトリにおけるキ
ャッシュ・ミスを起こすならば、キャッシュ・ディレク
トリが各サイクル毎に４つのキャッシュ読取りの新しい
セットを受取る後述の方法でパイプラインは続行する。
【０２０２】上述のように、前のサイクルでミニディレ
クトリと比較された読取りタグがレジスタ５５０−５５
３に記憶される。これらのレジスタの出力は、４対１マ
ルチプレクサ５５５に接続する。このマルチプレクサ
は、主ディレクトリと比較され、ミニディレクトリが最
も最近受け取った読取りキャッシュ・タグで更新される
ようにするためサイクルの終了時にミニディレクトリに
ロードされるべき上記レジスタの１つを選択する。マル
チプレクサ５５５の出力が、また、６番目の比較器５４
１に接続されるので、前のサイクルでミニディレクトリ
におけるキャッシュ・ミスを起こしたキャッシュ読み取
りタグを新しいセットの読取りタグ（ＵＬ、ＵＲ、ＬＬ
およびＬＲ）の各々と比較することができる。比較器５
４２−５４６との連係で、比較器５４１は、ミニディレ
クトリがキャッシュ・ディレクトリによって受け取られ
た４つのキャッシュ読取りタグの各セットを最も最近受
け取った５つの読取りタグと比較することを保証する。
【０２０３】上述のように、マルチプレクサ５５５から
出力されるキャッシュ読取りタグが、主ディレクトリと
比較されるサイクルの終了時点で、ミニディレクトリ・
タグ・レジスタ５０１Ｔないし５０５Ｔの１つにロード
される。このようにして、ミニディレクトリは、最も最
近アクセスされたキャッシュ・タグを含むように更新さ
れる。マルチプレクサ５５５から出力される新しいキャ
ッシュ・タグでどのエントリを更新するかの決定は、以
下に記述の置き換え方式に基づいて行われる。
【０２０４】図２４に関連して記述された６つの比較器
セット５２６−５３２が、図２５においては便宜上単一
の比較器ブロックとして示されている。これらの比較器
の出力は、各々が制御回路５５９に送られる比較器５４
１−５４６の出力と共に、いくつかの機能を実行する。
ミニディレクトリに対するキャッシュ・ミスが発生する
と、制御回路５５９は、ミニディレクトリの中のどのエ
ントリが新しい読取りキャッシュ・タグと置き換えられ
るべきかを決定する。制御回路５５９は、ミニディレク
トリに対して比較されている新しく受け取った４つの読
取りキャッシュ・タグの１つ、または主ディクトリと比
較された最後の読み取りキャッシュ・タグによってヒッ
トされたいかなるエントリも置き換えることはせず、ミ
ニディレクトリに維持される最高優先度をこれらのエン
トリに割り当てる。加えて、制御回路５５９は、４つの
読み取りタグの先行セットによるヒットがあったミニデ
ィレクトリ・エントリに関する状態情報を記憶し、ミニ
ディレクトリに維持される次に高い優先度をそれらのエ
ントリに割り当てる。残りのエントリには低い優先度が
割り当てられる。
【０２０５】制御回路５５９は、少くとも１つのエント
リを含む最下位優先度グループにあるエントリを置き換
えのため選択する。このように、ミニディレクトリに対
して比較されている新しく受け取った４つの読取りキャ
ッシュ・タグの１つによってヒットされず、主ディレク
トリに対して比較された最後の読み取りキャッシュ・タ
グでなく、４つの読取りタグの先行セットに含まれてい
なかった低位優先度グループに少くとも１つのエントリ
があれば、その低位優先度グループの中のエントリの１
つが置き換えのため選択される。しかし、低位優先度グ
ループにエントリがなければ、最優先グループのエント
リ（すなわち新しく受け取った４つの読取りキャッシュ
・タグの１つおよび主ディクトリと比較された最後の読
み取りキャッシュ・タグによってヒットされたエント
リ）を除く高位優先度グループのエントリから置き換え
のためのエントリが選択される。
【０２０６】使用可能な最下位優先度ミニディレクトリ
・エントリのグループが識別されると、５つのミニディ
レクトリ・エントリの各々が１度に１つずつ置き換えら
れるサイクルをとる置き換え方式に従って、そのグルー
プ内のどのエントリを置き換えるべきか決定される。こ
の決定を行う方法は多数ある。本発明の１つの実施形態
においては、５つのミニディレクトリ・エントリに１な
いし５というラベルが付けられる。置き換えられるべき
エントリを最下位優先度グループから選択する場合、先
ず当該グループにない最も高い番号のエントリを識別
し、次に、当該グループ内で次に最も高い番号を持つエ
ントリを置き換え用に選択する。エントリ５が最下位優
先度グループにない場合、置き換え方式は１にもどっ
て、エントリ１が次の最高の番号を持つエントリとみな
される。この置き換え方式によって、制御回路５５９
は、ミニディレクトリ・エントリが１サイクルに１つず
つ置き換えられるようにサイクルを進め、選択されたミ
ニディレクトリ・タグ・レジスタ５０１Ｔ−５０５Ｔへ
の書き込みを制御する。
【０２０７】制御回路５５９は、また、比較器５４１−
５４６の出力をデコードして、読取りタグがミニディレ
クトリの１つのエントリと一致したか否か、一致したと
すればどのエントリと一致したかを標示するデータを４
つの読取りタグ（ＵＬ、ＵＲ、ＬＬおよびＬＲ）の各々
毎に生成する。このデータは、４つの読取りタグ（Ｕ
Ｌ、ＵＲ、ＬＬおよびＬＲ）の各々に対応するレジスタ
５５０−５５３に記憶される。例えば、読取りタグＵＬ
がミニディレクトリ・エントリ３と一致すれば、制御回
路５５９によってデコ―ドされたデータは、ＵＬレジス
タ５５０に記憶され、読取りタグがミニディレクトリ・
エントリ３と一致したことを標示する。後述するよう
に、このデータは、キャッシュ・ディレクトリ・パイプ
ラインを通過し、ＵＬテクセルに関するブロック・イン
デックスが、ミニディレクトリ・エントリ３に関するブ
ロック・インデックスを保持するレジスタ５０３Ｉに記
憶されていることを標示する。
【０２０８】読み取りタグセットＵＬ、ＵＲ、ＬＬおよ
びＬＲのただ１つのユニークなタグがミニディレクトリ
と一致しない場合、対応するテクスチャ・データに関す
るブロック・インデックスがミニディレクトリにないこ
とを標示するデータが、その読取りタグを記憶するレジ
スタ５５０−５５３の各々にロードされる。次のサイク
ルの間、不一致のタグを記憶するレジスタ５５０−５５
３の１つの出力が、主ディレクトリ５２０と比較され、
読取りタグに対するブロック・インデックスが、主ディ
レクトリから、主ディレクトリ・ブロック・インデック
スを記憶するレジスタ５６１にロードされる。また、ブ
ロック・インデックスがミニディレクトリのエントリに
対応しないことを標示するデータが、マルチプレクサ５
５５の出力から、入力５６２経由で、レジスタ５６１に
記憶される。
【０２０９】上述のように、４つのテクセルが同時にア
クセスされることができるようにキャッシュ・メモリは
４つのインターリーブＡ−Ｄを含む。４つのテクセル読
取りタグＵＬ、ＵＲ、ＬＬおよびＬＲのセットは、いか
なる形態でもインターリーブＡ−Ｄに対応することがで
きる。レジスタ５５０−５５３に記憶され、どのミニデ
ィレクトリ・エントリがテクセルＵＬ、ＵＲ、ＬＬおよ
びＬＲの各々に対応するかを標示するデータは、テクセ
ルＵＬ、ＵＲ、ＬＬおよびＬＲの各々をその対応するイ
ンターリーブＡ−Ｄに関連づけるように制御される軸シ
フタ(barrel shifter)５６３を通過する。軸シフタの出
力は、それぞれインターリーブＡ−Ｄに対応するインタ
ーリーブ・インデックス制御レジスタ５６５−５６８に
ロードされる。インターリーブ・インデックス制御レジ
スタの各々は、インターリーブに関するブロック・イン
デックスを記憶するミニディレクトリ・エントリを識別
する。ただ１つのユニークな読み取りキャッシュ・タグ
だけがミニディレクトリと一致しない場合、レジスタ５
５０−５５３からの出力のシフトおよびレジスタ５６５
−５６８の書き込みが、主ディレクトリ５２０へのアク
セスと並列して行われる。
【０２１０】上述のように、レジスタ５６５−５６８に
ロードされるデータは、対応するインターリーブに関す
るブロック・インデックスを記憶するミニディレクトリ
・エントリを識別する。このデータは、ミニディレクト
リ・インデックス・レジスタ５０１Ｉ−５０５Ｉの１つ
および主ディレクトリ・ブロック・インデックス・レジ
スタ５６１から、各インターリーブに対する対応するブ
ロック・インデックスを選択する複数のインターリーブ
・インデックス・マルチプレクサ５７１を制御するため
に使用される。複数のインターリーブ・インデックス・
マルチプレクサ５７１は、４つの独立した６対１マルチ
プレクサを表す。１つのマルチプレクサは、各インター
リーブに対応して、５つのミニディレクトリ・インデッ
ク・スレジスタ５０１Ｉ−５０５Ｉおよび主ディレクト
リ・ブロック・インデックス・レジスタ５６１から１つ
を選択する。各インターリーブ・インデックス・マルチ
プレクサは、同じインターリーブに対応し、どのミニデ
ィレクトリ・エントリが該インターリーブに対するブロ
ック・インデックスを記憶しているかを識別するレジス
タ５６５−５６８の１つによって制御される。インター
リーブに対するブロック・インデックスがミニディレク
トリ・エントリにないことをこのデータが標示する場
合、対応するマルチプレクサが、ミニディレクトリ不一
致に引き続いて主ディレクトリから読み取られたブロッ
ク・インデックスを記憶する主ディレクトリ・ブロック
・インデックス・レジスタ５６１から提供されるインデ
ックスを選択する。インターリーブＡ−Ｄの各々に対す
るブロック・インデックスは、ライン５８０−５８３上
に送出され、上述の方法でキャッシュＳＤＲＡＭをアド
レス指定するために使用される。
【０２１１】上述のように、読み取りキャッシュ・タグ
ＵＬ、ＵＲ、ＬＬおよびＬＲのセットの複数タグがミニ
ディレクトリと一致せずしかしただ１つのユニークなキ
ャッシュ・タグだけを含む場合、その読み取りタグに関
するブロック・インデックスを提供するため、主ディレ
クトリ５２０は１回だけアクセスされる。このプロセス
も、４つの読取りタグのどの２つが一致するかを識別す
る比較器５２６−５３２の出力を使用する制御回路５５
９によって制御される。４つの読取りタグのセットの２
つ以上が、同じキャッシュ・タグを含むミニディレクト
リと一致しない場合、対応するレジスタ５５０−５５３
の各々は、ブロック・インデックスがミニディレクトリ
・エントリに含まれないことを標示するように制御回路
５５９によってセットされる。このようにして、読み取
りタグに対応するデータが、インターリーブ・インデッ
クス・レジスタ５６５−５６８を通過する時、各々がそ
の対応するインターリーブ・インデックス・マルチプレ
クサ５７１に送られるように主ディレクトリ・ブロック
・インデックス制御レジスタ５６１を選択する。
【０２１２】制御回路５５９は、また、読取りタグ・レ
ジスタ５５０−５５３のどれが主ディレクトリに対して
比較されるべきかを制御するディレクトリ制御レジスタ
５７３をセットする。レジスタ５７３は、主ディレクト
リに対して１時点に比較されるべきレジスタ５５０−５
５３の１つを選択するようにマルチプレクサ５５５を制
御する。読取りタグＵＬ、ＵＲ、ＬＬおよびＬＲの１つ
がミニディレクトリと一致せずしかし共通タグを共有し
ない場合、制御レジスタ５７３は、レジスタの中の１つ
だけが主ディレクトリに対して比較されるべきであるこ
とを標示するようにセットされる。このようにして、４
つの読取りキャッシュ・タグのセットがミニディレクト
リとの不一致を起こすただ１つのユニークなタグだけを
含む場合、主ディレクトリは一度だけアクセスされる。
【０２１３】４つの読取りキャッシュ・タグＵＬ、Ｕ
Ｒ、ＬＬおよびＬＲのセットがミニディレクトリとの不
一致を起こす２つ以上のユニークなタグを含む場合、キ
ャッシュ・ディレクトリ・パイプラインを通過する上記
の流れが変更され、キャッシュ・ディレクトリは、ビジ
ー(busy)となって読取りタグの新しいセットを次のサイ
クルで受け取らない。ディレクトリがビジー(busy)であ
ることを標示することによって、ミニディレクトリと一
致しなかった読取りタグを含むレジスタ５５０−５５３
の各々が主ディレクトリに対して比較されることがで
き、新しい読取りタグで上書きされない。更に、ディレ
クトリ・パイプラインを通過する流れが変更されるた
め、ミニディレクトリと一致しなかった読取りタグの各
々について主ディレクトリがアクセスされ、それらに対
応するブロック・インデックスが、主ディレクトリから
レジスタ５０１Ｉ−５０５Ｉまたは５６１の１つにロー
ドされることができる。読取りキャッシュ・タグＵＬ、
ＵＲ、ＬＬおよびＬＲのセットに対するブロック・イン
デックスのすべてが主ディレクトリから読み取られる
か、あるいは既にミニディレクトリに存在するようにな
るまで、パイプラインは、レジスタ５５０−５５３のい
ずれのデータも軸シフタ５６３を通過させないように構
成される。このように、テクセルＵＬ、ＵＲ、ＬＬおよ
びＬＲのセットは、グループとして対応するインターリ
ーブに関連づけられる。
【０２１４】読取りタグの１セット中の複数のユニーク
なタグがミニディレクトリと一致しない場合、不一致の
タグは順次処理される。（タグのセットがミニディレク
トリと比較される）第１のサイクルの間、制御回路５５
９は、ミニディレクトリの中のどのエントリが第１の不
一致読取りタグによって置き換えられるべきかを判断
し、対応するレジスタ５５０−５５３には、そのブロッ
ク・インデックスがそのミニディレクトリ・エントリに
記憶されることを標示するデータがロードされる。最初
に処理された不一致タグを記憶するレジスタ５５０−５
５３の出力が、第２のサイクルの間に、主ディレクトリ
５２０と比較される時、主ディレクトリ・ブロック・イ
ンデックス・レジスタ５６１は、ミニディレクトリ・イ
ンデックス・レジスタ５０１Ｉ−５０５Ｉのどれが置き
換えられるべきかを標示するデータを用いて更新され
る。第３のサイクルの間、対応するブロック・インデッ
クスは、レジスタ５６１から、置き換えのため選択され
たミニディレクトリ・エントリに対応するレジスタ５０
１Ｉ−５０５Ｉにロードされる。
【０２１５】ミニディレクトリと一致しなかった後続の
ユニークなタグの各々は、それが処理されるべき最後の
タグとなるまで同じ方法で処理される。キャッシュ・デ
ィレクトリを通過して処理される最後の不一致タグは、
あたかも読取りタグのセット中でミニディレクトリと一
致しない唯一のユニークなタグであるかのように取り扱
われる。最後の不一致タグの処理を開始する時、ディレ
クトリは、読取りタグの新しいセットを受け取ることが
できるようにするため、ビジー(busy)であることを標示
する信号をオフにセットする。
【０２１６】最後に処理される不一致タグに関して、制
御回路５５９は、その対応するレジスタ５５０−５５３
に、該タグに対するブロック・インデックスがミニディ
レクトリ・エントリに記憶されていないことを標示する
データをロードする。これは、すべての読取りタグがミ
ニディレクトリと比較される第１のサイクルの間に、ま
たはその他の不一致タグの処理と並列して、実行され
る。最後の不一致タグが主ディレクトリと比較されるサ
イクルの間、レジスタ５５０−５５３のデータが、軸シ
フタ５６３を通過して、インターリーブ制御レジスタ５
６５−５６８にロードされ、不一致タグに関するブロッ
ク・インデックスは、主ディレクトリから、主ディレク
トリ・ブロック・インデックス・レジスタ５６１にロー
ドされる。最後に、ディレクトリの最終パイプライン段
階において、インターリーブ・インデックス制御レジス
タ５６５−５６８の出力を使用して、それらの対応する
インターリーブ・インデックス・マルチプレクサ５７１
を制御することによって、最後に処理された不一致タグ
に関するインデックスが主ディレクトリ・ブロック・イ
ンデックス・レジスタ５６１から送られ、該セット中の
他の読取りタグの各々に関するブロック・インデックス
が、その対応するミニディレクトリ・インデックスレジ
スタ５０１Ｉ−５０５Ｉから渡される。最後に処理され
た不一致タグに関するブロック・インデックスを主ディ
レクトリ・ブロック・インデックス・レジスタ５６１か
らアクセスすることによって、サイクルは、このタグに
関するブロック・インデックスがそのミニディレクトリ
・インデックス・レジスタにロードされるのを待たない
ので、１サイクルが節約される点理解されるべきであろ
う。
【０２１７】以上、本発明の少なくとも１つ実施形態を
記述したが、当業者にとって種々の変更、修正および改
良を行うことは容易であろう。そのような変更、修正お
よび改良は本発明の精神および対象範囲内にあるものと
意図されている。従って、上記記述は、例示のためのも
のにすぎず、本発明をそれに限定するものとして意図さ
れていない。
【０２１８】本発明には、例として次のような実施様態
が含まれる。 （１）ホスト・コンピュータ、プリミティブ・レンダリ
ング・ハードウェア、および、上記ホスト・コンピュー
タと上記プリミティブ・レンダリング・ハードウェアの
間に展開するテクスチャ・プリミティブ・データ経路を
含むコンピュータ・グラフィックス・システムにおい
て、テクスチャ・マッピング・データを管理する方法で
あって、上記ホスト・コンピュータが、対応するテクス
チャ・マッピング・データを使用して上記システムによ
ってレンダリングされるべきテクスチャ・プリミティブ
を、上記テクスチャ・プリミティブ・データ経路を経由
して、上記プリミティブ・レンダリング・ハードウェア
に渡す機能を有し、かつ、テクスチャ・プリミティブに
対応するテクスチャ・マッピング・データを記憶する主
メモリを備え、上記プリミティブ・レンダリング・ハー
ドウェアが、レンダリングされるべきテクスチャ・プリ
ミティブの少くとも１つに対応するテクスチャ・マッピ
ング・データをローカルに記憶するローカル・テクスチ
ャ・メモリを備えるように構成され、(a)レンダリング
されるべきテクスチャ・プリミティブの１つに対応する
テクスチャ・マッピング・データが上記ホスト・コンピ
ュータの主メモリに記憶されているが上記ローカル・テ
クスチャ・メモリ内に記憶されていない場合、該テクス
チャ・プリミティブの１つをレンダリングする前に、該
テクスチャ・プリミティブの１つに対応するテクスチャ
・マッピング・データを、上記テクスチャ・プリミティ
ブ・データ経路とは別個のテクスチャ・マッピング・デ
ータ経路を経由して、上記ホスト・コンピュータの主メ
モリから上記ローカル・テクスチャ・メモリへダウンロ
ードするステップを含むテクスチャ・マッピング・デー
タを管理する方法。 （２）上記コンピュータ・グラフィックス・システム
が、ホスト・コンピュータとプリミティブ・レンダリン
グ・ハードウェア間に展開する非テクスチャ・プリミテ
ィブ・データ経路を含み、上記ホスト・コンピュータ
が、対応するテクスチャ・マッピング・データなしにレ
ンダリングされるべき少なくともいくつかの非テクスチ
ャ・データを、上記非プリミティブ・データ経路を経由
して、上記プリミティブ・レンダリング・ハードウェア
へ渡すように構成され、また、上記ステップ(a)が、上
記テクスチャ・マッピング・データ経路内に上記非テク
スチャ・プリミティブ・データ経路の少なくとも一部を
含めることによって、上記ホスト・コンピュータの主メ
モリから上記ローカル・テクスチャ・メモリへダウンロ
ードするステップを含む、上記（１）に記載の方法。 （３）レンダリングされるべきテクスチャ・プリミティ
ブの１つが第１のテクスチャ・プリミティブであり、上
記テクスチャ・プリミティブ・データ経路が、レンダリ
ングされるべき第２のテクスチャ・プリミティブを記憶
するパイプラインを含み、上記ステップ(a)が、上記第
２のテクスチャ・プリミティブを上記パイプラインに保
持しながら、上記第１のテクスチャ・プリミティブに対
応するテクスチャ・マッピング・データをダウンロード
するステップを含む、上記（１）に記載の方法。
【０２１９】（４）上記パイプラインが少くとも第１お
よび第２の段階を有し、上記第１の段階がレンダリング
されるべきテクスチャ・プリミティブを処理し、処理し
たテクスチャ・プリミティブを第２の段階へ渡すように
構成され、第１のテクスチャ・プリミティブに対応する
テクスチャ・マッピング・データをダウンロードする間
に、第１の段階にある第２のテクスチャ・プリミティブ
を処理して第２の段階へ渡すステップを含む、上記
（３）に記載の方法。 （５）上記ステップ(a)が、テクスチャ・プリミティブ
の１つに対応するテクスチャ・マッピング・データをダ
ウンロードする要求によってホスト・コンピュータに割
り込みをかけるステップを含む、上記（１）に記載の方
法。 （６）ローカル・テクスチャ・メモリに記憶されている
テクスチャ・マッピング・データが複数のテクスチャを
表し、テクスチャ・プリミティブの１つに対応するテク
スチャ・マッピング・データが第１のテクスチャに対応
するように構成され、上記ステップ(a)が、上記第１の
テクスチャに対応するダウンロードされたテクスチャ・
マッピング・データが、上記ローカル・テクスチャ・メ
モリに記憶される時、第２のテクスチャに対応するテク
スチャ・マッピング・データを上記ローカル・テクスチ
ャ・メモリ内に保持するステップを含む、上記（１）に
記載の方法。 （７）上記主メモリに記憶されているテクスチャ・マッ
ピング・データが、各々が一連のＭＩＰマップによって
表される複数のテクスチャを表し、テクスチャ・プリミ
ティブの１つに対応するテクスチャ・マッピング・デー
タが第１のテクスチャを表し、上記ステップ(a)が、上
記第１のテクスチャのため一連のＭＩＰマップの一部を
ダウンロードするステップを含む、上記（１）に記載の
方法。
【０２２０】（８）ホスト・コンピュータ、プリミティ
ブ・レンダリング・ハードウェア、テクスチャ・プリミ
ティブ・データ経路およびテクスチャ・データ経路を備
えるコンピュータ・グラフィックス・システムであっ
て、上記ホスト・コンピュータが、テクスチャ・プリミ
ティブに対応するテクスチャ・マッピング・データを記
憶する主メモリを備え、かつ、該システムによってレン
ダリングされるべきプリミティブを上記プリミティブ・
レンダリング・ハードウェアに提供する機能を有し、上
記プリミティブ・レンダリング・ハードウェアが、上記
ホスト・コンピュータから提供されるプリミティブをレ
ンダリングする機能を持ち、かつ、レンダリングされる
べきテクスチャ・プリミティブの少くとも１つに対応す
るテクスチャ・マッピング・データを記憶するローカル
・テクスチャ・メモリを備え、上記テクスチャ・プリミ
ティブ・データ経路が、上記ホスト・コンピュータを上
記プリミティブ・レンダリング・ハードウェアに接続さ
せ、対応するテクスチャ・マッピング・データを使用し
てレンダリングされるべきテクスチャ・プリミティブが
上記ホスト・コンピュータから上記プリミティブ・レン
ダリング・ハードウェアに送られる経路として機能し、
上記テクスチャ・データ経路が、上記テクスチャ・プリ
ミティブ・データ経路とは別個の経路であって、上記ホ
スト・コンピュータを上記プリミティブ・レンダリング
・ハードウェアに接続させ、上記テクスチャ・マッピン
グ・データが上記ホスト・コンピュータの主メモリから
上記プリミティブ・レンダリング・ハードウェアのロー
カル・テクスチャ・メモリに送られる経路として機能す
るように構成されるコンピュータ・グラフィックス・シ
ステム。 （９）上記ローカル・テクスチャ・メモリがキャッシュ
・メモリであることを特徴とする上記（８）に記載のコ
ンピュータ・グラフィックス・システム。
【０２２１】（１０）ホスト・コンピュータ、プリミテ
ィブ・レンダリング・ハードウェア、テクスチャ・プリ
ミティブ・データ経路およびテクスチャ・データ・ダウ
ンロード手段を備えるコンピュータ・グラフィックス・
システムであって、上記ホスト・コンピュータが、テク
スチャ・プリミティブに対応するテクスチャ・マッピン
グ・データを記憶する主メモリを備え、かつ、該システ
ムによってレンダリングされるべきプリミティブを上記
プリミティブ・レンダリング・ハードウェアに提供する
機能を有し、上記プリミティブ・レンダリング・ハード
ウェアが、上記ホスト・コンピュータから提供されるプ
リミティブをレンダリングする機能を持ち、かつ、レン
ダリングされるべきテクスチャ・プリミティブの少くと
も１つに対応するテクスチャ・マッピング・データを記
憶するローカル・テクスチャ・メモリを備え、上記テク
スチャ・プリミティブ・データ経路が、上記ホスト・コ
ンピュータを上記プリミティブ・レンダリング・ハード
ウェアに接続させ、対応するテクスチャ・マッピング・
データを使用してレンダリングされるべきテクスチャ・
プリミティブが上記ホスト・コンピュータから上記プリ
ミティブ・レンダリング・ハードウェアに送られる経路
として機能し、上記テクスチャ・データ・ダウンロード
手段が、上記プリミティブ・データ経路を通らずに、上
記ホスト・コンピュータの主メモリから上記ローカル・
テクスチャ・メモリへ上記テクスチャ・マッピング・デ
ータをダウンロードする機能を有するように構成される
コンピュータ・グラフィックス・システム。
【０２２２】
【発明の効果】本発明に従うテクスチャ・マッピング・
ハードウエアへのテクスチャ・データのダウンロード
が、プリミティブ伝送経路と異なる経路を使用して実施
され、従って３次元プリミティブ・パイプラインのフラ
ッシングを必要としないので、システムの帯域幅および
処理能力が向上する。また、本発明の１つの実施形態に
おいて、特定のプリミティブ・レンダリング・タスクが
複数のプリミティブに関して並列的に実行されるよう
に、テクスチャ・マッピング基板およびフレーム・バッ
ファ基板に関する諸ハードウェアが反復配置されるた
め、システムの帯域幅が拡大される。
【０２２３】更にまた、本発明に従うキャッシュ・メモ
リ内のＳＤＲＡＭチップの各々は、同時に別々の活動ペ
ージ（すなわち、共通の行アドレスを持つメモリ位置グ
ループ）を維持することができる２つの等しいサイズの
バンクに内部的に分割されるため、従来技術のＤＲＡＭ
の場合に起きるような２つの異なるページ（すなわち２
つの異なる行アドレス）からデータを取り出すことに付
随する再ページングの負荷を伴うことなく、ＳＤＲＡＭ
チップの２つのバンク内の異なるページにあるデータを
連続的読取りサイクルでアクセスすることができるとい
う効果を持つ。
【０２２４】また、本発明の１つの実施形態において、
多数の近接した読み取りサイクル内で共通のテクセル・
データが多数回アクセスされる場合、キャッシュは、最
初の読取りについてのみアクセスされるだけで、後続の
読取りの各々についてはキャッシュ読取りサイクルが節
約され、これによって、必要とされるキャッシュ・アク
セス数が減り、システムの帯域幅が増大する。
【０２２５】加えて、本発明に従って、キャッシュ・デ
ィレクトリを主ディレクトリおよびミニディレクトリに
分割構成することによって、同一のタグについて主ディ
レクトリをアクセスする場合複数サイクルを伴う必要が
なくなるので、複数のキャッシュ読み取りタグがミニデ
ィクトリで一致ミスを起こす場合のシステム帯域幅に対
する影響を最小限にとどめることができ、高いシステム
帯域幅を達成する一方キャッシュ・ディレクトリを実施
するハードウェアの数量を比較的少なくすることができ
る。
【０２２６】このように、本発明は、種々の局面におい
て、コンピュータ・グラフィックス・システムなどのデ
ータ処理システムの処理能力を向上させる効果を奏す
る。
【図面の簡単な説明】
【図１】一組のテクスチャＭＩＰマップの例を示す図で
ある。
【図２】本発明のコンピュータ・グラフィックス・シス
テム全体の１つの実施形態のブロック図である。
【図３】本発明のコンピュータ・グラフィックス・シス
テム全体の別の１つの実施形態のブロック図である。
【図４】本発明のテクスチャ・マッピング・ハードウェ
アのブロック図である。
【図５】本発明のテクスチャ・マッピング・ハードウェ
アのパラメータ補間回路エレメントのブロック図であ
る。
【図６】本発明のキャッシュ・メモリおよびテクスチャ
・マッピング・ハードウェアの一部を示すブロック図で
ある。
【図７】テクスチャ・データのブロックが、本発明のキ
ャッシュ・メモリの４つのインターリーブ形態の利点を
生かすように構成される様態を示す図である。
【図８】本発明のキャッシュ・メモリを形成するメモリ
・チップの構成を示すブロック図である。
【図９】本発明のテクスチャ・マッピング・ハードウェ
アの一部を示すブロック図である。
【図１０】本発明のテクスチャ・マッピング方式に従っ
て、ピクセルの各々について隣接するＭＩＰマップから
アクセスされるテクセルの例を示す図である。
【図１１】テクスチャ・マッピング・ハードウェア・バ
ッファおよび図１０の例に従う関連データのエントリを
示す図である。
【図１２】本発明のテクスチャ・マッピング・ハードウ
ェアによって使われる回路のブロック図である。
【図１３】一組のテクスチャＭＩＰマップの例を示す図
である。
【図１４】本発明のメモリ記憶方式に従って図１３の例
のＭＩＰマップがメモリに記憶される形態を示す図であ
る。
【図１５】本発明のメモリ記憶方式に従ってＭＩＰマッ
プが細分化される形態を示すＭＩＰマップのブロック図
である。
【図１６】本発明のメモリ記憶方式に従ってＭＩＰマッ
プが更に細分化される形態を示す図１５のＭＩＰマップ
部分のブロック図である。
【図１７】キャッシュ・ブロック・タグが生成される形
態を示す図である。
【図１８】補間されたテクセルを基に対応するテクスチ
ャ・データ・ブロックを持つテクセル・アドレスを決定
するプロセスを示す流れ図である。
【図１９】キャッシュ・ミスが発生する時置き換えられ
るべきキャッシュ・ブロックを決定するプロセスを表す
流れ図である。
【図２０】テクスチャ・マッピング・チップにおいて提
供されるテクセル・ポート・レジスタを示す図である。
【図２１】ホスト・コンピュータにおいてキャッシュ・
ミス割り込みを処理するプロセスを示す流れ図である。
【図２２】キャッシュのミニディレクトリのブロック図
である。
【図２３】キャッシュの主ディレクトリのブロック図で
ある。
【図２４】キャッシュ読取りタグがミニディレクトリと
一致しない場合の処理能力低下を防ぐために用意される
一連の比較器のブロック図である。
【図２５】本発明のキャッシュ・ディレクトリの１つの
実施形態を表すブロック図である。
【符号の説明】
１０ フロントエンド基板 １２ テクスチャ・マッピング基板 １４ フレーム・バッファ基板 １５ ホスト・コンピュータ ４６ テクスチャ・マッピング・チップ ４８ ローカル・メモリまたはキャッシュ・メモリ １００ 基本マップ １０２、１０４、１０８ ＭＩＰマップ １１０、１１２、１３０ テクセル １３２ 加重平均テクセル ２０４Ａ、２０４Ｂ、２０４Ｃ、２０４Ｄ インター
リーブ ２０６Ａ、２０６Ｂ、２０６Ｃ、２０６Ｄ キャッシ
ュ・アクセス・コマンドＦＩＦＯ ２１４Ａ０、２１４Ａ１、２１４Ｂ０、２１４Ｂ１、２
１４Ｃ０、２１４Ｃ１、２１４Ｄ０、２１４Ｄ１
テクセル・データＦＩＦＯ ２１６ テクセル補間回路コマンドＦＩＦＯ ５５５ ４対１マルチプレクサ
フロントページの続き (72)発明者 スティーブン・ポール・タッカー アメリカ合衆国80526コロラド州フォー ト・コリンズ、プレスコット・ストリート 817

Claims (1)

    【特許請求の範囲】
  1. 【請求項１】ホスト・コンピュータ、プリミティブ・レ
    ンダリング・ハードウェア、および、上記ホスト・コン
    ピュータと上記プリミティブ・レンダリング・ハードウ
    ェアの間に展開するテクスチャ・プリミティブ・データ
    経路を含むコンピュータ・グラフィックス・システムに
    おいて、テクスチャ・マッピング・データを管理する方
    法であって、 上記ホスト・コンピュータが、対応するテクスチャ・マ
    ッピング・データを使用して上記システムによってレン
    ダリングされるべきテクスチャ・プリミティブを、上記
    テクスチャ・プリミティブ・データ経路を経由して、上
    記プリミティブ・レンダリング・ハードウェアに渡す機
    能を有し、かつ、テクスチャ・プリミティブに対応する
    テクスチャ・マッピング・データを記憶する主メモリを
    備え、 上記プリミティブ・レンダリング・ハードウェアが、レ
    ンダリングされるべきテクスチャ・プリミティブの少く
    とも１つに対応するテクスチャ・マッピング・データを
    ローカルに記憶するローカル・テクスチャ・メモリを備
    えるように構成され、 レンダリングされるべきテクスチャ・プリミティブの１
    つに対応するテクスチャ・マッピング・データが上記ホ
    スト・コンピュータの主メモリに記憶されているが上記
    ローカル・テクスチャ・メモリ内に記憶されていない場
    合、該テクスチャ・プリミティブの１つをレンダリング
    する前に、該テクスチャ・プリミティブの１つに対応す
    るテクスチャ・マッピング・データを、上記テクスチャ
    ・プリミティブ・データ経路とは別個のテクスチャ・マ
    ッピング・データ経路を経由して、上記ホスト・コンピ
    ュータの主メモリから上記ローカル・テクスチャ・メモ
    リへダウンロードするステップ、 を含むテクスチャ・マッピング・データを管理する方
    法。
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