JPH08329020A - 並列計算機 - Google Patents

Abstract

(57)【要約】 【目的】各プロセッサに閉じた同期待ちを行なわせるこ
とにより通信レジスタアクセス競合を低減させて同期制
御、排他制御を高速化できる並列計算機の提供。 【構成】同期制御に入ったプロセッサから送出され通信
レジスタ装置に供給されたリクエストパケットはリクエ
ストパケット制御部３０１でロックビット部３０２のロ
ックビットを１にし、その後、自演算プロセッサ内の演
算レジスタによりサスペンド処理を行ない、ロック解除
の際にはロックビットが１から０になることを検出して
ロック解除を示す割り込みリプライパケットをロックビ
ット部３０２で生成してリプライパケット制御部３０４
より各演算プロセッサに供給され、各演算プロセッサは
それによりロック解除処理を行なう。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は並列計算機に関し、特に
複数個の演算プロセッサからなる演算処理装置、通信レ
ジスタおよびそれらを結合する相互結合網より構成され
るマルチプロセッサ構成の並列計算機に関する。

【０００２】

【従来の技術】複数個の演算プロセッサより構成される
並列計算機においては、主記憶装置と比較してアクセス
タイムが高速である記憶装置、または主記憶装置と比較
してアクセススループットが大きい記憶装置、または双
方の利点を兼ねそなえた記憶装置を持たせることによ
り、各プロセッサはこの記憶装置にアクセスすることに
より、各種制御の処理時間を低減させることができる。

【０００３】例えば、２個の演算プロセッサ間で、共有
変数へのリード／ライト処理を介して通信を行なう場
合、アクセスタイムの速い記憶装置（この記憶装置を以
下通信レジスタと呼ぶことにする）を介するほうが、主
記憶装置を介するより、通信処理は高速に実行できる。
例えば、特開平２−１１６９４９号公報、特開平２−１
１６９５２号公報および特開平４−１０７６６９号公報
にこれらの技術が開示されている。

【０００４】同期制御、排他制御、通信制御は、並列計
算機で実行する並列処理において、並列実行が十分にな
されない所であり、高並列になるにしたがい、これら制
御の全体の性能に及ぼす影響は非常に大きくなる。

【０００５】従って、これら制御の処理時間を低減する
ことを目的とする通信レジスタ構成が、並列計算機の性
能向上に及ぼす効果は非常に大きいものである。

【０００６】ここで同期制御の制御例としてバリア同期
について述べる。バリア同期とは、全プロセッサがバリ
ア同期ルーチンを実行するまで、各プロセッサがこのル
ーチンで待ち合わせをする処理のことであり、以下にそ
のルーチンを示す。但し、初期値としてワード＃０の通
信レジスタにはバリア同期を行なう演算プロセッサ数を
ｎとすれば（ｎ−１）が格納され、ワード＃１の通信レ
ジスタには非零値、また、各演算プロセッサ内にある演
算レジスタであるスカラレジスタＳ０、Ｓ１、Ｓ２のう
ちスカラレジスタＳ１には０値が格納されているものと
する。

【０００７】 各命令の意味は以下の通りである。

【０００８】ＦＤＣＲ Ｓ０，ＣＲ＃０：＃０ワードの
通信レジスタの値をスカラレジスタＳ０に格納すると共
に、＃０ワードの通信レジスタの値を１減ずる ＢＬ Ｓ０，ｌｏｏｐ１：スカラレジスタＳ０の値が０
値を越えるならばｌｏｏｐ１に分岐する ＬＣＲ Ｓ２，ＣＲ＃１：＃１ワードの通信レジスタの
値をスカラレジスタＳ２に格納する ＢＮＥ Ｓ２，ｌｏｏｐ１：スカラレジスタＳ２の値が
０値以外ならばｌｏｏｐ１に分岐する ＳＣＲ Ｓ１，ＣＲ＃１：スカラレジスタＳ１の値を＃
１ワードの通信レジスタに格納する Ｂ ｌｏｏｐｅｎｄ：無条件にｌｏｏｐｅｎｄにジャン
プする。

【０００９】各プロセッサがバリア同期ルーチンに入る
とまず、通信レジスタワード＃０の値をデクリメントす
る。＃０ワードには（ｎ−１）が初期値として入ってい
るので、（ｎ−１）個のプロセッサがこのルーチンに入
れば＃０ワードの値は０値になる。最後にこのルーチン
に入ったプロセッサ以外はｌｏｏｐ１に飛び、最後のプ
ロセッサがルーチンに入るまで、ここのループで待つこ
とになる。最後のプロセッサか否かはＦＤＣＲ命令が読
んできた＃０ワードの値を見れば判別でき、最後ならば
＃１ワードは零値であるので、これを通知することによ
りバリア同期制御が完了する。

【００１０】

【発明が解決しようとする課題】上述した従来の通信レ
ジスタ装置付きの並列計算機においては、複数個の演算
プロセッサが発行する複数個の通信レジスタアクセスリ
クエストのうち、通信レジスタ装置にアクセスできるリ
クエストの個数は同時には１つに限られる。このこと
が、通信レジスタを用いた同期、排他、通信制御におい
て大きなオーバヘッドを生む要因になりうることがあ
る。

【００１１】このような例として、上記のバリア同期ル
ーチンがある。

【００１２】この場合、最後のプロセッサを除くプロセ
ッサは、ＦＤＣＲ命令アクセスした後、ｌｏｏｐ１内の
ＬＣＲ命令アクセスを、最後のプロセッサが＃１ワード
の値が零値であることを読み取るまで繰り返し実行する
ことになる。この繰り返し実行のことをスピンロックと
言う。

【００１３】スピンロックはルーチンに入った各演算プ
ロセッサ全てが実行するので、通信レジスタアクセスが
集中することになり、大きなアクセス競合が発生する。
このアクセス競合により、新たにバリア同期ルーチンに
入った演算プロセッサが実行するＦＤＣＲ命令アクセス
が、最悪のケースではスピンロックしている既にバリア
同期待ちをしている演算プロセッサ分待たされてしまう
ことになる。

【００１４】簡単にこのバリア同期の処理時間を求める
と、最初にルーチンに入ったプロセッサの待ちは０Ｔ、
次に入ったプロセッサの待ちは１Ｔ、その次のプロセッ
サの待ちは２Ｔとなる等差数列的に待ち時間は増えてい
くことになるため、これらの総和となるバリア同期ルー
チンの処理時間はｎの２乗オーダになってしまう。

【００１５】この性能低下の最大の要因は、各演算プロ
セッサが実行するスピンロックによるものであり、高並
列になるに従い、よりクリテイカルになるバリア同期処
理が、このように並列度か増す毎にオーバヘッドが大き
く増加すようでは、並列計算機の性能として致命的にな
るという欠点がある。

【００１６】本発明の目的は、各プロセッサに閉じた同
期待ちを行なわせることにより通信レジスタアクセス競
合を格段に低減させて同期制御、排他制御を高速化でき
る並列計算機を提供することにある。

【００１７】

【課題を解決するための手段】第１の発明の並列計算機
は、複数の演算プロセッサと主記憶装置と通信レジスタ
装置とこれら各装置の相互接続を行なう相互結合網とを
有するマルチプロセッサ構成の並列計算機において、前
記通信レジスタ装置は供給されるリクエストパケットに
より読み出し書き込みが行なわれ同期制御処理中や排他
制御処理中であるときには２値信号中の１方の特定値を
とるロックビットを格納しその値が２値信号中の１方の
特定値から他方の特定値に変化したときにはロック解除
を示す割り込みリプライパケットを生成するロックビッ
ト制御手段と、複数のワードから構成され供給されるリ
クエストパケットにより読み出し書き込みが行なわれる
通信レジスタ手段と、前記相互結合網を介して前記演算
プロセッサから供給されるリクエストパケットを受信し
そのリクエストパケットの指示に応じてこれを前記ロッ
クビット格納手段または前記通信レジスタ手段に供給す
るリクエストパケット制御手段と、前記ロックビット制
御手段からの割り込みリプライパケットと前記通信レジ
スタ手段からの応答リプライパケットとの供給を受け前
記相互結合網に供給するリプライパケット制御手段とを
含んで構成され、同期制御や排他制御に関連する前記演
算プロセッサは前記ロックビットが２値信号中の１方の
特定値のときには自演算プロセッサ内の演算レジスタに
よりサスペンド処理を行ない前記割り込みリプライパケ
ットの受信に応答してロック解除の割り込み処理を行な
うことを特徴としている。

【００１８】第２の発明の並列計算機は、第１の発明の
並列計算機において、各演算プロセッサにそれぞれ専用
のロックインレジスタを設け自演算プロセッサ内の演算
レジスタに代えて前記ロックインレジスタによりサスペ
ンド処理を行なうことを特徴としている。

【００１９】第３の発明の並列計算機は、第１または第
２の発明の並列計算機において、ロックビット制御手段
には前記演算プロセッサの個数分のビット数を有する制
御レジスタを設け、サスペンド処理中の演算プロセッサ
を前記制御レジスタの対応するビットに登録しロック解
除に際しては前記制御レジスタを参照し登録された演算
プロセッサに対して選択的に割り込みリプライパケット
を送出することを特徴としている。

【００２０】第４の発明の並列計算機は、第１または第
２または第３の並列計算機において、同期制御や排他制
御に関連する演算プロセッサはロックビットが２値信号
中の１方の特定値のときには自演算プロセッサ内の演算
レジスタにより行なうサスペンド処理に代えて他プロセ
スにデイスパッチしてこれを実行し割り込みリプライパ
ケットの受信に応答してロック解除の割り込み処理を行
なうことを特徴としている。

【００２１】

【実施例】次に、本発明の実施例について図面を参照し
て説明する。

【００２２】図１は本発明の並列計算機の第１の実施例
を示すブロック図である。

【００２３】第１の実施例の並列計算機は演算プロセッ
サ１−１〜１−ｎと、主記憶装置２と、通信レジスタ装
置３と、複数個の演算プロセッサ１−１〜１−ｎ、通信
レジスタ装置３、主記憶装置２を結合する相互結合網４
とから構成されている。

【００２４】各演算プロセッサ１−１〜１−ｎはそれぞ
れ相互結合網４に対し１ポートのアクセスポートを持
ち、また、通信レジスタ装置３も相互結合網４に対し１
ポートのアクセスポートを持つ。相互結合網４は各演算
プロセッサに対し合計ｎポート、通信レジスタ装置３に
対して１ポート、主記憶装置２に対して１ポートのアク
セスパスを持っている。

【００２５】アクセスポートと一方のアクセスポート間
にはアクセスパスが張られる。このパス上をアクセスリ
クエストが流れる。

【００２６】また他の構成として、アクセススループッ
ト向上を目的にアクセスポート、アクセスパスを多重に
持つ構成も考えられる。例えば、主記憶装置２を多バン
ク構成とし、相互結合網４間において、ｎ本のアクセス
パスを張る構成等がある（図１はこの構成を示す）。

【００２７】各演算プロセッサが主記憶アクセス、もし
くは通信レジスタアクセスを行なう場合、リクエストを
構成し、これをアクセスパスを通じて相互結合網４に送
出する。

【００２８】相互結合網４は複数個の演算プロセッサか
ら送られてくる複数個のリクエストを競合調停し、各リ
クエストが行きたい主記憶装置２、通信レジスタ装置３
にルーテイングを行ない、各々にアクセスパスを通じリ
クエストを送出する。

【００２９】主記憶装置２、通信レジスタ装置３に到着
したリクエストは、各装置内でリードアクセス処理、も
しくはライトアクセス処理が実行される。リードアクセ
スの場合は、再度、相互結合網４を介して演算プロセッ
サにリードデータが返却される。

【００３０】図２（ａ）および（ｂ）は、相互結合網４
を流れるリクエストのフオーマットを示している。

【００３１】演算プロセッサから通信レジスタ装置３に
至る行き方向のリクエストは、図２（ａ）に示すよう
に、アスセス先が主記憶装置２なのか通信レジスタ装置
３なのかを示すアクセス種別フイールド２００と、アク
セスがロードなのかストアなのか等を示すコードフイー
ルド２０１と、アクセスする通信レジスタ装置３内の通
信レジスタワードのアドレス番地を示すアドレスフイー
ルド２０２と、書き込みデータフイールド２０３とより
構成される。

【００３２】通信レジスタ装置３から演算プロセッサへ
至る帰り方向リプライは、図２（ｂ）に示すように、ロ
ードアクセス時の読み出しデータ用のデータフイールド
２０５と、ロック解除割り込み発生を通知する割り込み
フイールド２０４とより構成される。

【００３３】図３は、通信レジスタ装置３の構成を示
す。通信レジスタ装置３は、リクエストパケット制御部
３０１と、ロックビット部３０２と、通信レジスタ部３
０３と、リプライパケット制御部３０４とより構成され
る。

【００３４】リクエストパケット制御部３０１は、相互
結合網４より到着するリクエストに対する処理を行な
う。相互結合網４よりリクエストを受け取ったならば、
コードフイールド２０１をデコードし、ロックビットア
クセスなのか、通信レジスタアクセスなのかを判断す
る。ロックビットアクセスならばパケットをロックビッ
ト部３０２へ送出し、通信レジスタアクセスならば通信
レジスタ部３０３へパケットを送出する。

【００３５】リプライパケット制御部３０４は、ロック
ビット部３０２と通信レジスタ部３０３より送出された
リプライパケットを競合調停すると共に、そのリプライ
を相互結合網４へ送出する。

【００３６】図４は、通信レジスタ部３０３を示してい
る。通信レジスタ部３０３は、通信レジスタを構成する
複数個のワードよりなるＲＡＭ４０５と、ライトレジス
タ４０２と、アドレスレジスタ４０１と、リードレジス
タ４０６と、ライトイネーブル４０３と、リードイネー
ブル４０４と、通信レジスタアクセスを制御する通信レ
ジスタ制御部４０７とより構成される。

【００３７】ＲＡＭ４０５で構成される通信レジスタは
０番地（＃０）から連続的にアドレス番号が付されてい
る。演算プロセッサからの通信レジスタアクセスでは、
この通信レジスタアドレスを指定することにより、アク
セスする通信レジスタのワードを決めることができる。
ＲＡＭ４０５にアクセスしない場合は、ライトイネーブ
ル４０３、リードイネーブル４０４を共に０値にする。

【００３８】ＲＡＭ４０５に対してライトを行なう場
合、ライトイネーブル４０３を１値にし、ライトをする
ワードのアドレスをアドレスレジスタ４０１に入れ、ラ
イトをするデータをライトレジスタ４０２に入れる。次
のタイミングでライトレジスタ４０２の値はアドレスレ
ジスタ４０１で指定されたワードに対しライトされる。

【００３９】ＲＡＭ４０５に対してリードを行なう場
合、リードイネーブル４０４を１値にし、リードするワ
ードのアドレスをアドレスレジスタ４０１に入れる。次
のタイミングでアドレスレジスタ４０１で指定されたワ
ードの値は、リードレジスタ４０６へ入れられる。

【００４０】これら、ＲＡＭ４０５の周辺部分のレジス
タの制御は、通信レジスタ制御部４０７で制御する。

【００４１】図５はロックビット部３０２の構成を示
す。ロックビット部３０２は、ロックビットレジスタ５
０４を含むロックレジスタ部５０１と、割り込みリプラ
イ生成部５０２と、ロックビット制御部５０３とより構
成される。

【００４２】ロックビットレジスタ５０４はロックビッ
トであり、演算プロセッサからのリードアクセス、もし
くはライトアクセスができる。

【００４３】このロックビットに対するアクセス制御は
ロックビット制御部５０３において制御される。

【００４４】割り込みリプライ生成部５０２は、ロック
ビットの値の変化を常に監視している。ここでロックビ
ットが非零値から零値になったならば、割り込みリプラ
イを生成し、これをリプライパケット制御部３０４に送
出する。

【００４５】ここで割り込みリプライとは、リプライパ
ケットの割り込みフイールド２０４が割り込み発生を示
しているリプライパケットを言う。割り込みリプライ
は、リプライパケット制御部３０４から相互結合網４を
経て、各演算プロセッサに通知される。

【００４６】本構成における、前述のバリア同期制御に
おける処理動作について述べる。

【００４７】バリア同期処理ルーチンに初めに入った演
算プロセッサは、読み出したカウンタ（通信レジスタ部
３０３にあるＲＡＭ４０５のワード＃０の通信レジス
タ）の値０でなく、かつロックビット値が０であること
により、バリア同期処理ルーチンに最初に入ったことを
知ることができる。

【００４８】ワード＃０の通信レジスタの値が０でない
ならば、この演算プロセッサはロックビットの値を１値
にするライトアクセスを発行し、その後サスペンドす
る。これによりロックビットは１になる。

【００４９】ここでサスペンドするとは、相互結合網４
を介しての通信レジスタ装置３へのアクセスをすること
なく、演算プロセッサ内のレジスタを用いて、プログラ
ム上のループ構成のルーチンにより、前述の自演算プロ
セッサ内のレジスタをアクセスすることによって待ち合
せをすることである。また、バリア同期に入った２番目
以降の演算プロセッサは、カウンタの値をデクリメント
した後ロックビット値を見て、ライトアクセスパケット
を発することなくサスペンドする。

【００５０】バリア同期に最後に入った演算プロセッサ
は、カウンタの値が０値になっているので、最後である
ことを知ることができ、ロックビットレジスタ５０４の
値を０値にするライトアクセスを発行する。

【００５１】ロックレジスタ部５０１はこの０値のライ
トアクセスを受け取ったならば、ロックビットレジスタ
５０４を０値にすると同時に、各演算プロセッサにロッ
ク解除割り込みを、割り込みリプライ生成部５０２より
送出する。

【００５２】サスペンドしている各演算プロセッサはこ
の割り込みを受理することにより、バリア同期の完了を
知ることができる。

【００５３】以上のバリア同期制御動作によれば、同期
完了チェックのための相互結合網４を介してのスピンロ
ックが不要となり、スピンロックで生じるオーバヘッド
をなくすことができる。

【００５４】次に第２の実施例について説明する。

【００５５】第２の実施例の並列計算機は図６に示すよ
うに、各演算プロセッサに対しそれぞれ専用のロックイ
ンレジスタ６５−１〜６５−ｎを設ける。他の構成は第
１の実施例と同じである。演算プロセッサはロックイン
レジスタへのライトアクセス命令、およびリードアクセ
ス命令を持つ。演算プロセッサはデクリメント後のサス
ペンド状態を、このロックインレジスタに対する処理で
実現する。すなわち、デクリメント後はロックインレジ
スタアクセスのループ構成ルーチンを実行する。ロック
解除は割り込みという形で演算プロセッサに通信される
ため、割り込み後はこのループを抜け同期制御を完了す
ることができる。

【００５６】この構成により、第１の実施例で述べた自
演算プロセッサの演算レジスタをサスペンド処理に使用
することがないので、レジスタ値の退避処理等のプログ
ラム変更が不要となり、プログラムのフレキシビリテイ
を高めることができる。

【００５７】次に第３の実施例について説明する。

【００５８】第３の実施例の並列計算機は図７に示すよ
うに、ロックレジスタ部７０１にロックビットレジスタ
７０４に加え演算プロセッサ個数分のビット長をもつ制
御レジスタ７０５を持たせる。この制御レジスタ７０５
の各ビットは各演算プロセッサに対応しており、各演算
プロセッサよりリードアクセス／ライトアクセス可能な
レジスタである。バリア同期ルーチンに入ったプロセッ
サに対応するビットは０から１に書き変られる。最後の
プロセッサがバリア同期ルーチンに入り、ロックビット
が非零値から零値になったならば、割り込みリプライを
生成し、各演算プロセッサに割り込みリプライを送出す
るが、演算プロセッサに対応する制御レジスタのビット
が１値ならば、その演算プロセッサに割り込みを送出
し、ビットが０値ならば割り込みは送出しない。

【００５９】この構成により第３の実施例の並列計算機
では選択的な割り込み送出が可能となり、同期／排他制
御に参加していない演算プロセッサに対する無駄な割り
込みを抑止できる。

【００６０】次に第４の実施例の並列計算機について説
明する。

【００６１】第４の実施例の並列計算機は、第１、第２
および第３の実施例の並列計算機において、カウンタデ
クリメント後、各演算プロセッサは自演算プロセッサ内
でのウエイトルーチンによるサスペンドを必ずしも行な
う必要はなく、他プロセスにデイスパッチする。このバ
リア同期待ちの時間に他プロセスを実行することによ
り、プロセス実行効率（スループット）を高めることが
できる。他プロセスにデイスパッチ後は割り込みという
形で、各演算プロセッサはバリア同期完了を知ることが
できることになる。

【００６２】以上の各実施例での説明は、バリア同期制
御動作を例に説明したが、本発明はこれに限定されるも
のではなく、共有資源の使用に際しての排他制御動作に
つても適用できる。

【００６３】すなわち、共有資源を排他的に使用するプ
ロセッサは、使用に際してロックビットを１にし、使用
後にこれを０に書き換え、ロック解除の割り込みリプラ
イパケットを送出させる。共有資源を排他的に使用中で
あるときに、その共有資源を使用せんとするプロセッサ
はロックビットが１であることでその共有資源が排他的
に使用中であることを知り自プロセッサ内で閉じたサス
ペンド処理を行ない、ロック解除の割り込みリプライパ
ケットを受信して、割り込み処理を行なって後、再度共
有資源の使用を問い合せる。

【００６４】このように、排他御制御動作においても、
通信レジスタアクセス競合を低減でき高速化ができると
いう効果を有する。

【００６５】

【発明の効果】以上説明したように、本発明の並列計算
機は、複数個の演算プロセッサからの通信レジスタアク
セス競合を低減できることである。すなわち、各プロセ
ッサは相互結合網を介するスピンロック式の同期待ちを
行なうことなく各プロセッサに閉じた同期待ちにするこ
とができ、このアクセス競合低減の効果により、通信レ
ジスタを用いた同期制御、排他制御の高速化ができると
いう効果を有する。

【００６６】さらに、各プロセッサのプロセススループ
ットを高める効果がある。すなわち、同期待ちに入った
プロセッサは、プロセス切り換えを行なうことにより他
プロセスの実行を行なうことが可能となり、スピンロッ
クで生じる無駄なＣＰＵタイムの消費をなくすことがで
きる。

【図面の簡単な説明】

【図１】本発明の並列計算機の第１の実施例を示すブロ
ック図である。

【図２】（ａ）は行き方向リクエストパケットのフオー
マット図、（ｂ）は帰り方向リクエストパケットのフオ
ーマット図である。

【図３】通信レジスタ装置の構成を示すブロック図であ
る。

【図４】通信レジスタ部の構成を示すブロック図であ
る。

【図５】ロックビット部の構成を示すブロック図であ
る。

【図６】本発明の並列計算機の第２の実施例を示すブロ
ック図である。

【図７】本発明の並列計算機の第３の実施例のロックビ
ット部の構成を示すブロック図である。

【符号の説明】

１−１〜１−ｎ、６１−１〜６１−ｎ 演算プロセッ
サ ２、６２ 主記憶装置 ３、６３ 通信レジスタ装置 ４、６４ 相互結合網 ６５−１〜６５−ｎ ロックインレジスタ ７１−１〜７１−ｎ 演算プロセッサ対応ビット ２００ アスセス種別フイールド ２０１ コードフイールド ２０２ アドレスフイールド ２０３、２０５ データフイールド ２０４ 割り込みフイールド ３０１ リクエストパケット制御部 ３０２ ロックビット部 ３０３ 通信レジスタ部 ３０４ リプライパケット制御部 ４０１ アドレスレジスタ ４０２ ライトレジスタ ４０３ ライトイネーブル ４０４ リードイネーブル ４０５ ＲＡＭ ４０６ リードレジスタ ４０７ 通信レジスタ制御部 ５０１、７０１ ロックレジスタ部 ５０２、７０２ 割り込みリプライ生成部 ５０３、７０３ ロックビット制御部 ５０４、７０４ ロックビットレジスタ ７０５ 制御レジスタ

Claims (4)

【特許請求の範囲】
1. 【請求項１】 複数の演算プロセッサと主記憶装置と通
   信レジスタ装置とこれら各装置の相互接続を行なう相互
   結合網とを有するマルチプロセッサ構成の並列計算機に
   おいて、前記通信レジスタ装置は供給されるリクエスト
   パケットにより読み出し書き込みが行なわれ同期制御処
   理中や排他制御処理中であるときには２値信号中の１方
   の特定値をとるロックビットを格納しその値が２値信号
   中の１方の特定値から他方の特定値に変化したときには
   ロック解除を示す割り込みリプライパケットを生成する
   ロックビット制御手段と、複数のワードから構成され供
   給されるリクエストパケットにより読み出し書き込みが
   行なわれる通信レジスタ手段と、前記相互結合網を介し
   て前記演算プロセッサから供給されるリクエストパケッ
   トを受信しそのリクエストパケットの指示に応じてこれ
   を前記ロックビット格納手段または前記通信レジスタ手
   段に供給するリクエストパケット制御手段と、前記ロッ
   クビット制御手段からの割り込みリプライパケットと前
   記通信レジスタ手段からの応答リプライパケットとの供
   給を受け前記相互結合網に供給するリプライパケット制
   御手段とを含んで構成され、同期制御や排他制御に関連
   する前記演算プロセッサは前記ロックビットが２値信号
   中の１方の特定値のときには自演算プロセッサ内の演算
   レジスタによりサスペンド処理を行ない前記割り込みリ
   プライパケットの受信に応答してロック解除の割り込み
   処理を行なうことを特徴とする並列計算機。
2. 【請求項２】 各演算プロセッサにそれぞれ専用のロッ
   クインレジスタを設け自演算プロセッサ内の演算レジス
   タに代えて前記ロックインレジスタによりサスペンド処
   理を行なうことを特徴とする請求項１記載の並列計算
   機。
3. 【請求項３】 ロックビット制御手段には前記演算プロ
   セッサの個数分のビット数を有する制御レジスタを設
   け、サスペンド処理中の演算プロセッサを前記制御レジ
   スタの対応するビットに登録しロック解除に際しては前
   記制御レジスタを参照し登録された演算プロセッサに対
   して選択的に割り込みリプライパケットを送出すること
   を特徴とする請求項１または２記載の並列計算機。
4. 【請求項４】 同期制御や排他制御に関連する演算プロ
   セッサはロックビットが２値信号中の１方の特定値のと
   きには自演算プロセッサ内の演算レジスタにより行なう
   サスペンド処理に代えて他プロセスにデイスパッチして
   これを実行し割り込みリプライパケットの受信に応答し
   てロック解除の割り込み処理を行なうことを特徴とする
   請求項１または２または３記載の並列計算機。