JPH0832167B2 - スイッチング電源回路 - Google Patents
スイッチング電源回路Info
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- JPH0832167B2 JPH0832167B2 JP5125117A JP12511793A JPH0832167B2 JP H0832167 B2 JPH0832167 B2 JP H0832167B2 JP 5125117 A JP5125117 A JP 5125117A JP 12511793 A JP12511793 A JP 12511793A JP H0832167 B2 JPH0832167 B2 JP H0832167B2
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Description
【０００１】
【産業上の利用分野】本発明はスイッチング電源回路に
関し、特に絶縁ゲート型電界効果トランジスタを使用し
たスイッチング電源回路に関するものである。
関し、特に絶縁ゲート型電界効果トランジスタを使用し
たスイッチング電源回路に関するものである。
【０００２】
【従来の技術】従来のこの種のスイッチング電源回路の
例を図４に示す。この図４の例は、特開昭５５−１０９
１７３号公報に示された回路であって、トランス４の一
次巻線に供給される電力をスイッチングするスイッチン
グ素子（ＭＯＳトランジスタ）２と、トランジスタ４の
二次巻線に出力された交流電力を整流するための整流用
ＭＯＳトランジスタ５，９と、この整流出力を平滑化す
るためのチョークコイル１４及び平滑コンデンサ１５と
を基本的に有する構成である。
例を図４に示す。この図４の例は、特開昭５５−１０９
１７３号公報に示された回路であって、トランス４の一
次巻線に供給される電力をスイッチングするスイッチン
グ素子（ＭＯＳトランジスタ）２と、トランジスタ４の
二次巻線に出力された交流電力を整流するための整流用
ＭＯＳトランジスタ５，９と、この整流出力を平滑化す
るためのチョークコイル１４及び平滑コンデンサ１５と
を基本的に有する構成である。
【０００３】トランジスタ５及び９は共にｎチャンネル
素子であり、トランジスタ９はトランス４の二次巻線に
チャンネルが並列接続されており、トランジスタ５は当
該二次巻線にチャンネルが直列接続されるように設けら
れている。そして、トランジスタ５のゲートは抵抗１６
を介してトランジスタ９のドレインに、トランジスタ９
のゲートは抵抗１７を介してトランジスタ５のドレイン
に夫々接続されている。
素子であり、トランジスタ９はトランス４の二次巻線に
チャンネルが並列接続されており、トランジスタ５は当
該二次巻線にチャンネルが直列接続されるように設けら
れている。そして、トランジスタ５のゲートは抵抗１６
を介してトランジスタ９のドレインに、トランジスタ９
のゲートは抵抗１７を介してトランジスタ５のドレイン
に夫々接続されている。
【０００４】かかる構成において、トランジスタ５，９
はトランス４により駆動され、スイッチング素子２がオ
ンのとき、トランジスタ５はオンとなり、トランジスタ
９はオフとなる。また、スイッチング素子２がオフのと
きトランジスタ５はオフとなり、トランジスタ９はオン
となって、トランス４の二次巻線に得られる交流電力を
整流して直流電力化する様に動作する。
はトランス４により駆動され、スイッチング素子２がオ
ンのとき、トランジスタ５はオンとなり、トランジスタ
９はオフとなる。また、スイッチング素子２がオフのと
きトランジスタ５はオフとなり、トランジスタ９はオン
となって、トランス４の二次巻線に得られる交流電力を
整流して直流電力化する様に動作する。
【０００５】尚、１及び３はコンデンサを示している。
【０００６】
【発明が解決しようとする課題】この従来のスイッチン
グ電源回路では、整流用トランジスタ５，９の各ゲート
駆動電圧が電源回路全体の設計により決まるために、当
該ゲート駆動電圧を最適に設定することができず、必要
以上に振幅の大きなゲート駆動電圧となることがあるめ
たにトランジスタ駆動損失が増加する。
グ電源回路では、整流用トランジスタ５，９の各ゲート
駆動電圧が電源回路全体の設計により決まるために、当
該ゲート駆動電圧を最適に設定することができず、必要
以上に振幅の大きなゲート駆動電圧となることがあるめ
たにトランジスタ駆動損失が増加する。
【０００７】いま、ＭＯＳトランジスタのゲート容量を
Ｃgs，ゲート電圧をＶgs，駆動周波数をｆとすると、Ｍ
ＯＳトランジスタの駆動電力Ｐは、 Ｐ＝Ｃgs・Ｖgs2 ・ｆ として表わされる。この様に、Ｐはゲート駆動電圧の２
乗に比例するために、図４の回路では、トランジスタ駆
動損失が大きくなるのである。
Ｃgs，ゲート電圧をＶgs，駆動周波数をｆとすると、Ｍ
ＯＳトランジスタの駆動電力Ｐは、 Ｐ＝Ｃgs・Ｖgs2 ・ｆ として表わされる。この様に、Ｐはゲート駆動電圧の２
乗に比例するために、図４の回路では、トランジスタ駆
動損失が大きくなるのである。
【０００８】また、トランジスタ５，９のオフ時には、
ゲート電位はソース電位と等しくなるので、特にゲート
カットオフ電圧の低い４Ｖ駆動のＭＯＳトランジスタを
使用した場合には、充分カットオフにすることができな
いことが生じる。特に、トランジスタオフ時におけるゲ
ート駆動電圧波形に雑音が重畳しＭＯＳトランジスタが
誤ってオンになってしまい、損失が増大して効率が低下
するという欠点がある。
ゲート電位はソース電位と等しくなるので、特にゲート
カットオフ電圧の低い４Ｖ駆動のＭＯＳトランジスタを
使用した場合には、充分カットオフにすることができな
いことが生じる。特に、トランジスタオフ時におけるゲ
ート駆動電圧波形に雑音が重畳しＭＯＳトランジスタが
誤ってオンになってしまい、損失が増大して効率が低下
するという欠点がある。
【０００９】本発明の目的は、整流用ＭＯＳトランジス
タの損失を低減することが可能なスイッチング電源回路
を提供することである。
タの損失を低減することが可能なスイッチング電源回路
を提供することである。
【００１０】
【課題を解決するための手段】本発明によれば、トラン
スの一次巻線に供給される電力をスイッチングして前記
トランスの二次巻線の出力を整流平滑するようにしたス
イッチングレギュレータであって、互いのソースが共通
接続点で共通接続されかつ前記トランスの二次巻線間に
おいてチャンネルが直列接続された第１及び第２の絶縁
ゲート型電界効果トランジスタと、前記第１のトランジ
スタのドレイン・ソース間の電圧を平滑化する平滑化手
段と、前記第２のトランジスタのドレインと前記共通接
続点との間の電圧振幅を分圧して前記第１のトランジス
タのゲート駆動電圧とする第１のコンデンサ分圧回路
と、前記第１のトランジスタのドレインと前記共通接続
点との間の電圧振幅を分圧して前記第２のトランジスタ
のゲート駆動電圧とする第２のコンデンサ分圧回路と、
前記第１のトランジスタのゲート駆動電圧の直流分を設
定する直流レベル設定手段とを含むことを特徴とするス
イッチング電源回路が得られる。
スの一次巻線に供給される電力をスイッチングして前記
トランスの二次巻線の出力を整流平滑するようにしたス
イッチングレギュレータであって、互いのソースが共通
接続点で共通接続されかつ前記トランスの二次巻線間に
おいてチャンネルが直列接続された第１及び第２の絶縁
ゲート型電界効果トランジスタと、前記第１のトランジ
スタのドレイン・ソース間の電圧を平滑化する平滑化手
段と、前記第２のトランジスタのドレインと前記共通接
続点との間の電圧振幅を分圧して前記第１のトランジス
タのゲート駆動電圧とする第１のコンデンサ分圧回路
と、前記第１のトランジスタのドレインと前記共通接続
点との間の電圧振幅を分圧して前記第２のトランジスタ
のゲート駆動電圧とする第２のコンデンサ分圧回路と、
前記第１のトランジスタのゲート駆動電圧の直流分を設
定する直流レベル設定手段とを含むことを特徴とするス
イッチング電源回路が得られる。
【００１１】
【実施例】以下、図面を用いて本発明の実施例を説明す
る。
る。
【００１２】図は本発明の一実施例の回路図であり、図
４と同等部分は同一符号により示しており、ＭＯＳトラ
ンジスタ５，９を整流用として用いたフォワードコンバ
ータ回路の例である。
４と同等部分は同一符号により示しており、ＭＯＳトラ
ンジスタ５，９を整流用として用いたフォワードコンバ
ータ回路の例である。
【００１３】各トランジスタ５，９のゲート部分にはゲ
ート駆動電圧の振幅を定める振幅設定回路２０，２１
（破線の部分）が設けられており、トランジスタ９のゲ
ート部分には、更にゲート駆動電圧の直流分を設定する
直流レベル設定回路２２（一点鎖線の部分）が設けられ
ている。
ート駆動電圧の振幅を定める振幅設定回路２０，２１
（破線の部分）が設けられており、トランジスタ９のゲ
ート部分には、更にゲート駆動電圧の直流分を設定する
直流レベル設定回路２２（一点鎖線の部分）が設けられ
ている。
【００１４】振幅設定回路２０は、トランス４の二次巻
線の一端とトランジスタ５のゲートとの間に設けられた
コンデンサ７と、トランジスタ５のゲートとソースとの
間に設けられたコンデンサ６と、このコンデンサ６に並
列に設けられた抵抗８とからなっている。コンデンサ６
と７との比により定まる分圧電圧がトランジスタ５のゲ
ートへ印加されることになる。
線の一端とトランジスタ５のゲートとの間に設けられた
コンデンサ７と、トランジスタ５のゲートとソースとの
間に設けられたコンデンサ６と、このコンデンサ６に並
列に設けられた抵抗８とからなっている。コンデンサ６
と７との比により定まる分圧電圧がトランジスタ５のゲ
ートへ印加されることになる。
【００１５】また、振幅設定回路２１は、トランス４の
二次巻線の他端とトランジスタ９のゲートとの間に設け
られたコンデンサ１１と、トランジスタ９のゲートとソ
ースとの間に設けられたコンデンサ１０と、このコンデ
ンサ１０に並列に設けられた抵抗１３とからなる。コン
デンサ１０と１１との比により定まる分圧電圧がトラン
ジスタ９のゲートへ印加されることになる。
二次巻線の他端とトランジスタ９のゲートとの間に設け
られたコンデンサ１１と、トランジスタ９のゲートとソ
ースとの間に設けられたコンデンサ１０と、このコンデ
ンサ１０に並列に設けられた抵抗１３とからなる。コン
デンサ１０と１１との比により定まる分圧電圧がトラン
ジスタ９のゲートへ印加されることになる。
【００１６】直流レベル設定回路２２は、トランジスタ
９のドレインとゲートとの間に接続された抵抗１２と、
ゲートとソースとの間に接続された抵抗１３とからな
り、トランジスタ９のゲートには抵抗１２と１３との比
により定まる分圧直流電圧が印加される。
９のドレインとゲートとの間に接続された抵抗１２と、
ゲートとソースとの間に接続された抵抗１３とからな
り、トランジスタ９のゲートには抵抗１２と１３との比
により定まる分圧直流電圧が印加される。
【００１７】かかる構成において、トランジスタ５，９
のゲートには、抵抗ではなくコンデンサ７，１１が夫々
接続されているので、トランジスタ５，９のゲートとソ
ース間には、トランス４の二次巻線電圧がそのまま印加
されるのではなく、トランジスタ５ではコンデンサ７と
６とにより分圧された電圧が印加され、トランジスタ９
ではコンデンサ１１と１０とにより分圧された電圧が印
加される。すなわち、トランジスタ５，９のゲートとソ
ース間の電圧振幅はコンデンサ７，１１により夫々調整
することが可能となる。
のゲートには、抵抗ではなくコンデンサ７，１１が夫々
接続されているので、トランジスタ５，９のゲートとソ
ース間には、トランス４の二次巻線電圧がそのまま印加
されるのではなく、トランジスタ５ではコンデンサ７と
６とにより分圧された電圧が印加され、トランジスタ９
ではコンデンサ１１と１０とにより分圧された電圧が印
加される。すなわち、トランジスタ５，９のゲートとソ
ース間の電圧振幅はコンデンサ７，１１により夫々調整
することが可能となる。
【００１８】尚、コンデンサ６，１０はトランジスタ
５，９の各ゲート寄生容量を用いることができるもので
ある。
５，９の各ゲート寄生容量を用いることができるもので
ある。
【００１９】また、トランス４の二次巻線の直流分はコ
ンデンサ７，１１にて夫々阻止されるので、トランジス
タ５のゲートソース間には純交流電圧が印加され、トラ
ンジスタ９のゲートソース間には抵抗１２，１３で直流
分が分圧された交流電圧が印加されることになる。すな
わち、トランジスタ９のゲートソース間電圧の直流分は
抵抗１２により調整することができることになる。
ンデンサ７，１１にて夫々阻止されるので、トランジス
タ５のゲートソース間には純交流電圧が印加され、トラ
ンジスタ９のゲートソース間には抵抗１２，１３で直流
分が分圧された交流電圧が印加されることになる。すな
わち、トランジスタ９のゲートソース間電圧の直流分は
抵抗１２により調整することができることになる。
【００２０】図２は図１の回路のトランジスタ９のゲー
ト駆動電圧波形を従来例と比較して示したものである。
図２（ｄ）は主スイッチ素子２のオンオフ波形であり、
（ａ）はそのときの図４の従来回路のトランジスタ９の
ゲート駆動電圧波形である。この（ａ）の波形では、前
述した如く、ゲート駆動電圧波形がコンバータ主回路の
設計により定まり、トランジスタ９の駆動損失は大とな
る。また、トランジスタ９のオフ時には、ゲート電位が
ソース電位と略等しいために、トランジスタ９が充分に
カットオフになり得ず損失が発生する原因となってい
る。
ト駆動電圧波形を従来例と比較して示したものである。
図２（ｄ）は主スイッチ素子２のオンオフ波形であり、
（ａ）はそのときの図４の従来回路のトランジスタ９の
ゲート駆動電圧波形である。この（ａ）の波形では、前
述した如く、ゲート駆動電圧波形がコンバータ主回路の
設計により定まり、トランジスタ９の駆動損失は大とな
る。また、トランジスタ９のオフ時には、ゲート電位が
ソース電位と略等しいために、トランジスタ９が充分に
カットオフになり得ず損失が発生する原因となってい
る。
【００２１】図２（ｂ）は図１の回路において抵抗１２
が接続されていない場合のトランジスタ９のゲート駆動
電圧波形であり、コンデンサ１１によりその振幅を最適
に調整して設定することができるために、駆動損失が小
さくなる。また、トランジスタ９のオフ時には、ゲート
電位がソース電位よりも低くなるので、トランジスタ９
を充分にカットオフとすることができる。
が接続されていない場合のトランジスタ９のゲート駆動
電圧波形であり、コンデンサ１１によりその振幅を最適
に調整して設定することができるために、駆動損失が小
さくなる。また、トランジスタ９のオフ時には、ゲート
電位がソース電位よりも低くなるので、トランジスタ９
を充分にカットオフとすることができる。
【００２２】図２（ｃ）は図１の回路において抵抗１２
を接続して直流分を調整して設定した場合のトランジス
タ９のゲート駆動電圧波形である。この様に、抵抗１２
と１３との分圧比により直流分を設定できるので、トラ
ンジスタ９のいわゆるボディダイオードが導通する期間
ｔ1 〜ｔ2 ″，ｔ3 ″〜ｔ4 を、（ｂ）の直流分がない
場合の期間ｔ1 〜ｔ2 ′，ｔ3 ′〜ｔ4 に比し短くでき
るために、導通損失及びリカバリー電流による損失を小
さくできるのである。
を接続して直流分を調整して設定した場合のトランジス
タ９のゲート駆動電圧波形である。この様に、抵抗１２
と１３との分圧比により直流分を設定できるので、トラ
ンジスタ９のいわゆるボディダイオードが導通する期間
ｔ1 〜ｔ2 ″，ｔ3 ″〜ｔ4 を、（ｂ）の直流分がない
場合の期間ｔ1 〜ｔ2 ′，ｔ3 ′〜ｔ4 に比し短くでき
るために、導通損失及びリカバリー電流による損失を小
さくできるのである。
【００２３】図３は本発明の他の実施例の回路図であ
り、図１と同等部分は同一符号により示している。本例
では、トランジスタ９のゲート直流分設定用の抵抗１２
の一端をコンバータ出力の正側（コンデンサ１５の正
側）に接続したものであり、図１の作用効果と同一の作
用効果を生ずることは明らかである。
り、図１と同等部分は同一符号により示している。本例
では、トランジスタ９のゲート直流分設定用の抵抗１２
の一端をコンバータ出力の正側（コンデンサ１５の正
側）に接続したものであり、図１の作用効果と同一の作
用効果を生ずることは明らかである。
【００２４】尚、トランジスタ５のゲートには直流レベ
ル設定回路を設けていないが、このトランジスタ５のゲ
ート駆動電圧波形は主スイッチ２がオンオフする短形状
波形がそのまま供給され、トランジスタ９のゲートに印
加されるような正弦波形（図２（ｂ），（ｃ）参照）で
はないので、トランジスタのボディダイオードの導通期
間の問題は生じないためである。
ル設定回路を設けていないが、このトランジスタ５のゲ
ート駆動電圧波形は主スイッチ２がオンオフする短形状
波形がそのまま供給され、トランジスタ９のゲートに印
加されるような正弦波形（図２（ｂ），（ｃ）参照）で
はないので、トランジスタのボディダイオードの導通期
間の問題は生じないためである。
【００２５】図１，３の回路における抵抗８はトランジ
スタ５のゲート電位の安定化のためのものであって、ト
ランジスタ５のゲート駆動電圧の振幅設定には必須のも
のではない。
スタ５のゲート電位の安定化のためのものであって、ト
ランジスタ５のゲート駆動電圧の振幅設定には必須のも
のではない。
【００２６】尚、上記実施例では、ＭＯＳトランジスタ
を用いているが、一般には絶縁ゲート型の電界効果素子
を用いることができる。
を用いているが、一般には絶縁ゲート型の電界効果素子
を用いることができる。
【００２７】
【発明の効果】以上述べた如く、本発明によれば、整流
用トランジスタのゲート駆動電圧の振幅設定及び直流レ
ベル設定をなす回路を設けたので、トランジスタの駆動
電圧を最適とすることができ、よってトランジスタの損
失を低減することが可能となって効率が向上するという
効果がある。
用トランジスタのゲート駆動電圧の振幅設定及び直流レ
ベル設定をなす回路を設けたので、トランジスタの駆動
電圧を最適とすることができ、よってトランジスタの損
失を低減することが可能となって効率が向上するという
効果がある。
【図１】本発明の一実施例の回路図である。
【図２】（ａ）は従来回路の動作波形図、（ｂ）は図１
の回路において直流レベル設定を行わない場合の動作波
形図、（ｃ）は図１の回路の動作波形図、（ｄ）は主ス
イッチ素子２のオンオフ波形図である。
の回路において直流レベル設定を行わない場合の動作波
形図、（ｃ）は図１の回路の動作波形図、（ｄ）は主ス
イッチ素子２のオンオフ波形図である。
【図３】本発明の他の実施例の回路図である。
【図４】従来のスイッチング電源回路の例を示す図であ
る。
る。
２ 主スイッチ素子 ４ トランス ５，９ 整流用ＭＯＳトランジスタ ６，７，１０，１１ 分圧用コンデンサ ８，１２，１３ 抵抗 １４ チョークコイル １５ 平滑コンデンサ
Claims (2)
- 【請求項１】 トランスの一次巻線に供給される電力を
スイッチングして前記トランスの二次巻線の出力を整流
平滑するようにしたスイッチングレギュレータであっ
て、互いのソースが共通接続点で共通接続されかつ前記
トランスの二次巻線間においてチャンネルが直列接続さ
れた第１及び第２の絶縁ゲート型電界効果トランジスタ
と、前記第１のトランジスタのドレイン・ソース間の電
圧を平滑化する平滑化手段と、前記第２のトランジスタ
のドレインと前記共通接続点との間の電圧振幅を分圧し
て前記第１のトランジスタのゲート駆動電圧とする第１
のコンデンサ分圧回路と、前記第１のトランジスタのド
レインと前記共通接続点との間の電圧振幅を分圧して前
記第２のトランジスタのゲート駆動電圧とする第２のコ
ンデンサ分圧回路と、前記第１のトランジスタのゲート
駆動電圧の直流分を設定する直流レベル設定手段とを含
むことを特徴とするスイッチング電源回路。 - 【請求項２】 前記直流レベル設定手段は、前記第１の
トランジスタのドレイン・ソース間電圧を分圧する抵抗
分圧回路であることを特徴とする請求項１記載のスイッ
チング電源回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5125117A JPH0832167B2 (ja) | 1993-04-27 | 1993-04-27 | スイッチング電源回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5125117A JPH0832167B2 (ja) | 1993-04-27 | 1993-04-27 | スイッチング電源回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06315263A JPH06315263A (ja) | 1994-11-08 |
| JPH0832167B2 true JPH0832167B2 (ja) | 1996-03-27 |
Family
ID=14902272
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5125117A Expired - Lifetime JPH0832167B2 (ja) | 1993-04-27 | 1993-04-27 | スイッチング電源回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0832167B2 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2743869B2 (ja) * | 1995-06-07 | 1998-04-22 | 日本電気株式会社 | スイッチング電源 |
| JP2806320B2 (ja) * | 1995-09-13 | 1998-09-30 | 日本電気株式会社 | 同期整流回路 |
| US7272021B2 (en) | 1997-01-24 | 2007-09-18 | Synqor, Inc. | Power converter with isolated and regulated stages |
| US7269034B2 (en) | 1997-01-24 | 2007-09-11 | Synqor, Inc. | High efficiency power converter |
| AU722043B2 (en) | 1997-01-24 | 2000-07-20 | Synqor, Inc. | High efficiency power converter |
| US7787261B2 (en) | 2006-11-01 | 2010-08-31 | Synqor, Inc. | Intermediate bus architecture with a quasi-regulated bus converter |
| US10199950B1 (en) | 2013-07-02 | 2019-02-05 | Vlt, Inc. | Power distribution architecture with series-connected bus converter |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2819932B2 (ja) * | 1992-03-05 | 1998-11-05 | 日本電気株式会社 | フォワードコンバータのｍｏｓｆｅｔ整流回路 |
-
1993
- 1993-04-27 JP JP5125117A patent/JPH0832167B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06315263A (ja) | 1994-11-08 |
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