JPH08264726A - Semiconductor memory and semiconductor logic circuit - Google Patents
Semiconductor memory and semiconductor logic circuitInfo
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- JPH08264726A JPH08264726A JP7065493A JP6549395A JPH08264726A JP H08264726 A JPH08264726 A JP H08264726A JP 7065493 A JP7065493 A JP 7065493A JP 6549395 A JP6549395 A JP 6549395A JP H08264726 A JPH08264726 A JP H08264726A
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- G11C2211/00—Indexing scheme relating to digital stores characterized by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C2211/56—Indexing scheme relating to G11C11/56 and sub-groups for features not covered by these groups
- G11C2211/561—Multilevel memory cell aspects
- G11C2211/5614—Multilevel memory cell comprising negative resistance, quantum tunneling or resonance tunneling elements
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- Semiconductor Memories (AREA)
- Static Random-Access Memory (AREA)
- Bipolar Integrated Circuits (AREA)
Abstract
Description
【発明の詳細な説明】Detailed Description of the Invention
【0001】[0001]
【産業上の利用分野】本発明は、半導体記憶装置と半導
体論理回路装置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor memory device and a semiconductor logic circuit device.
【0002】[0002]
【従来の技術】近年、情報処理技術あるいは電気通信技
術が飛躍的に進歩し多様化するに伴って、光信号に応答
しあるいは光信号を出力する光半導体装置と電気的信号
に応答しあるいは電気信号を出力する半導体装置のそれ
ぞれの特徴を活かした装置を開発することが強く要望さ
れている。2. Description of the Related Art In recent years, with the rapid progress and diversification of information processing technology or telecommunications technology, an optical semiconductor device which responds to an optical signal or outputs an optical signal and an electrical semiconductor which responds to an electrical signal There is a strong demand to develop a device that makes use of the characteristics of each semiconductor device that outputs a signal.
【0003】光半導体装置の特徴として、信号処理の高
速化、信号の並列処理が、電気信号に応答しあるいは電
気信号を出力する半導体装置に比較して容易であること
を挙げることができる。しかし、従来から、光半導体装
置を用いた情報記憶装置が種々提案されているにもかか
わらず、現在のところ実用化されたものはない。As a feature of the optical semiconductor device, speeding up of signal processing and parallel processing of signals are easier than that of a semiconductor device which responds to or outputs an electric signal. However, despite various proposals of information storage devices using optical semiconductor devices, none have been put into practical use at present.
【0004】光半導体装置を用いた情報記憶装置が実用
化されない理由の一つは、情報記憶装置を光半導体装置
によって構築できたとしても、周辺の論理回路やスイッ
チング回路を半導体装置によって構成せざるを得ない現
状では、光半導体装置と半導体装置を組み合わせた装置
全体の特性を向上することができないことであると考え
られる。One of the reasons why the information storage device using the optical semiconductor device is not put into practical use is that even if the information storage device can be constructed by the optical semiconductor device, peripheral logic circuits and switching circuits must be constructed by the semiconductor device. It is considered that under the present circumstances, it is impossible to improve the characteristics of the entire device in which the optical semiconductor device and the semiconductor device are combined.
【0005】[0005]
【発明が解決しようとする課題】そこで、光半導体装置
と半導体装置のそれぞれ特徴を活用することができる装
置を開発することが重要になる。本発明は、有効状態密
度以上の不純物濃度を有するpn接合、pnp接合また
はnpn接合を含む負性抵抗特性を有する半導体素子と
負荷からなる回路によって形成される双安定状態を、負
性抵抗特性を有する半導体素子を構成する半導体のバン
ドギャップ以上のエネルギーをもつ弱い光と強い光を照
射し、またはこの負性抵抗特性を有する半導体素子に電
圧を印加し、あるいは、負荷に光を照射することによっ
て制御し、高電圧側安定点と低電圧側安定点をオン
(1)またはオフ(10)に対応させて半導体記憶装置
または半導体論理回路装置を提供することを目的とす
る。Therefore, it is important to develop an optical semiconductor device and a device capable of utilizing the respective characteristics of the semiconductor device. According to the present invention, a bistable state formed by a circuit composed of a load and a semiconductor element having a negative resistance characteristic including a pn junction, a pnp junction, or an npn junction having an impurity concentration higher than the effective state density and a negative resistance characteristic By irradiating weak light and strong light having energy higher than the band gap of the semiconductor constituting the semiconductor element having, or applying voltage to the semiconductor element having this negative resistance characteristic, or irradiating light to the load. An object of the present invention is to provide a semiconductor memory device or a semiconductor logic circuit device by controlling the high voltage side stable point and the low voltage side stable point to be turned on (1) or turned off (10).
【0006】[0006]
【課題を解決するための手段】本発明にかかる半導体記
憶装置においては、pn接合を構成する各半導体の不純
物濃度が有効状態密度以上であり負性抵抗特性を有する
トンネルダイオードと、トンネルダイオード、オーム性
抵抗素子、ショットキーダイオード、定電流源等を負荷
とする回路によって形成される双安定状態を、該pn接
合に、該pn接合を構成する半導体のバンドギャップ以
上のエネルギーをもつ光を照射することによって制御す
る構成を採用した。In a semiconductor memory device according to the present invention, a tunnel diode having a negative resistance characteristic in which an impurity concentration of each semiconductor forming a pn junction is equal to or higher than an effective state density, a tunnel diode, and an ohmic diode. A bistable state formed by a circuit using a resistive element, a Schottky diode, a constant current source, etc. as a load, and irradiating the pn junction with light having energy higher than the band gap of the semiconductor forming the pn junction. The configuration that controls by this is adopted.
【0007】また、本発明にかかる他の半導体記憶装置
においては、pnp接合またはnpn接合の各半導体の
不純物濃度が有効状態密度以上であり負性抵抗特性を有
する半導体素子と、トンネルダイオード、オーム性抵抗
素子、ショットキーダイオード、定電流源等を負荷とす
る回路によって形成される双安定状態を、該半導体素子
に、該半導体素子を構成する半導体のバンドギャップ以
上のエネルギーをもつ光を照射することによって制御す
る構成を採用した。Further, in another semiconductor memory device according to the present invention, a semiconductor element having a negative resistance characteristic in which the impurity concentration of each semiconductor of the pnp junction or the npn junction is equal to or higher than the effective state density, a tunnel diode, and an ohmic property. Irradiating the semiconductor element with a bistable state formed by a circuit having a load such as a resistance element, a Schottky diode, or a constant current source, with light having an energy larger than the band gap of the semiconductor forming the semiconductor element. The configuration controlled by is adopted.
【0008】また、本発明にかかる他の半導体記憶装置
においては、pn接合を構成する各半導体の不純物濃度
が有効状態密度以上であり負性抵抗特性を有するトンネ
ルダイオードと、npn型またはpnp型のバイポーラ
トランジスタを負荷とする回路によって形成される双安
定状態を、該pn接合に、該pn接合を構成する半導体
のバンドギャップ以上のエネルギーをもつ光を照射する
ことによって制御する構成を採用した。Further, in another semiconductor memory device according to the present invention, a tunnel diode having an impurity concentration of each semiconductor forming a pn junction is equal to or higher than an effective state density and having a negative resistance characteristic, and an npn type or a pnp type. A structure in which a bistable state formed by a circuit using a bipolar transistor as a load is controlled by irradiating the pn junction with light having energy higher than the band gap of the semiconductor forming the pn junction is adopted.
【0009】また、本発明にかかる他の半導体記憶装置
においては、pnp接合またはnpn接合の各半導体の
不純物濃度が有効状態密度以上であり負性抵抗特性を有
する半導体素子と、npn接合またはpnp接合を有す
るバイポーラトランジスタを負荷とする回路によって形
成される双安定状態を、該半導体素子に、該半導体素子
を構成する半導体のバンドギャップ以上のエネルギーを
もつ光を照射することによって制御する構成を採用し
た。Further, in another semiconductor memory device according to the present invention, a semiconductor element having a negative resistance characteristic in which the impurity concentration of each semiconductor of the pnp junction or the npn junction is equal to or higher than the effective state density, and the npn junction or the pnp junction. A structure in which a bistable state formed by a circuit having a bipolar transistor having a load is controlled by irradiating the semiconductor element with light having energy higher than the band gap of the semiconductor forming the semiconductor element is adopted. .
【0010】また、本発明にかかる他の半導体記憶装置
においては、pn接合を構成する各半導体の不純物濃度
が有効状態密度以上であり負性抵抗特性を有するトンネ
ルダイオードと、npn接合またはpnp接合を有する
バイポーラトランジスタを負荷とする回路によって形成
される双安定状態を、該バイポーラトランジスタに、該
バイポーラトランジスタを構成する半導体のバンドギャ
ップ以上のエネルギーをもつ光を照射することによって
制御する構成を採用した。In another semiconductor memory device according to the present invention, a tunnel diode having an impurity concentration of each semiconductor forming a pn junction is equal to or higher than an effective state density and having a negative resistance characteristic, and an npn junction or a pnp junction. A configuration is adopted in which the bistable state formed by the circuit having the bipolar transistor as a load is controlled by irradiating the bipolar transistor with light having energy higher than the band gap of the semiconductor forming the bipolar transistor.
【0011】また、本発明にかかる他の半導体記憶装置
においては、pnp接合またはnpn接合の各半導体の
不純物濃度が有効状態密度以上であり負性抵抗特性を有
する半導体素子と、npn接合またはpnp接合を有す
るバイポーラトランジスタを負荷とする回路によって形
成される双安定状態を、該バイポーラトランジスタに、
該バイポーラトランジスタを構成する半導体のバンドギ
ャップ以上のエネルギーをもつ光を照射することによっ
て制御する構成を採用した。Further, in another semiconductor memory device according to the present invention, a semiconductor element having a negative resistance characteristic in which the impurity concentration of each semiconductor of the pnp junction or the npn junction is equal to or higher than the effective state density, and the npn junction or the pnp junction. A bistable state formed by a circuit having a bipolar transistor as a load,
A structure is adopted in which the bipolar transistor is controlled by irradiating it with light having energy higher than the band gap of the semiconductor.
【0012】これらの場合、光の照射強度によって双安
定状態の安定点を移動して、記憶情報を変化させる構成
とすることができる。In these cases, it is possible to change the stored information by moving the stable point in the bistable state according to the irradiation intensity of light.
【0013】また、この場合、第1導電型の2つ以上の
エミッタ層と、第2導電型の共通のベース層と、第1導
電型の共通のコレクタ層を有し、該エミッタ層とベース
層の不純物濃度が有効状態密度以上であるマルチエミッ
タ型ヘテロ接合バイポーラトランジスタを用いる構成と
することができる。Further, in this case, there are provided two or more emitter layers of the first conductivity type, a common base layer of the second conductivity type, and a common collector layer of the first conductivity type, and the emitter layer and the base. A multi-emitter heterojunction bipolar transistor in which the impurity concentration of the layer is equal to or higher than the effective state density can be used.
【0014】また、この場合、pnpまたはnpn接合
に、該接合を構成する半導体のバンドギャップ以上のエ
ネルギーをもつ弱い光を照射したときと、強い光を照射
したときのピーク電流と、バレー電流の変化によって記
憶情報を書き換え、コレクタ電極に正の電圧を印加した
時のコレクタ電流の有無によって、該記憶情報の読み出
しを行う構成とすることができる。In this case, the peak current and the valley current of the pnp or npn junction when the weak light having energy higher than the bandgap of the semiconductor forming the junction and when the strong light is irradiated are detected. The stored information can be rewritten by the change, and the stored information can be read depending on the presence or absence of a collector current when a positive voltage is applied to the collector electrode.
【0015】また、この場合、np接合を有するトンネ
ルダイオードと、負荷であるnpn接合またはpnp整
合を有するパイポーラトランジスタのp型層またはn型
層を共通化する構成とすることができる。In this case, the tunnel diode having the np junction and the p-type layer or the n-type layer of the bipolar transistor having the npn junction or the pnp matching, which is the load, can be shared.
【0016】また、これらの場合、共通化されたp型層
またはn型層に光を照射することによって、記憶情報の
書き換えを行う構成とすることができる。In these cases, it is possible to rewrite the stored information by irradiating the common p-type layer or n-type layer with light.
【0017】また、この場合、マルチエミッタ型ヘテロ
接合バイポーラトランジスタのエミッタ層の上に、ベー
ス層と同じ導電型の高不純物濃度を有するベース同導電
型層が形成され、該ベース同導電型層の上にエミッタ電
極が形成されている構成とすることができる。Further, in this case, a base same conductivity type layer having a high impurity concentration of the same conductivity type as the base layer is formed on the emitter layer of the multi-emitter heterojunction bipolar transistor, and the base same conductivity type layer is formed. The emitter electrode may be formed on the top.
【0018】また、この場合、2つ以上のエミッタ層に
それぞれ独立に光を照射することにより、ランダムな情
報の書き込みができる構成とすることができる。Further, in this case, by irradiating two or more emitter layers with light independently, it is possible to write random information.
【0019】また、この場合、マルチエミッタ型ヘテロ
接合パイポーラトランジスタにおいて、一方のエミッタ
層の上にはベース層と同じ導電型の高不純物濃度を有す
るベース同導電型層が形成され、他方のエミッタ層の上
には該ベース同導電型層が形成されていない構成とする
ことができる。Further, in this case, in the multi-emitter heterojunction bipolar transistor, a base same conductivity type layer having a high impurity concentration of the same conductivity type as the base layer is formed on one emitter layer, and the other emitter layer is formed. The base may have the same conductivity type layer not formed on the layer.
【0020】また、これらの場合、コレクタ層とエミッ
タ層の間に正のバイアス電圧を印加するか、ベース層
に、該ベース層を構成する半導体のバンドギャップより
大きいエネルギーをもつ光を照射するか、または、該バ
イアス電圧と光を同時に印加することによって記憶情報
の読み出しを行う構成とすることができる。Further, in these cases, whether a positive bias voltage is applied between the collector layer and the emitter layer, or the base layer is irradiated with light having an energy larger than the band gap of the semiconductor forming the base layer. Alternatively, the stored information can be read by applying the bias voltage and light at the same time.
【0021】また、前記の構成を有する複数の半導体記
憶装置をアレイ状に配列し、光信号による情報の書き込
み、読み出しを行う構成とすることができる。It is also possible to arrange a plurality of semiconductor memory devices having the above-mentioned configuration in an array and write and read information by an optical signal.
【0022】また、本発明にかかる半導体論理回路装置
においては、一方のエミッタ層の上にはベース層と同じ
導電型の高不純物濃度を有するベース同導電型層が形成
され、他方のエミッタ層の上には該ベース同導電型層を
有しないマルチエミッタ型ヘテロ接合パイポーラトラン
ジスタを用い、一方のエミッタ電極を接地し、他方のエ
ミッタ電極に正の電圧を印加して双安定状態を形成し、
コレクタ電極に負荷抵抗を介して正の電源を接続し、該
コレクタと負荷抵抗の接続点に出力端子を接続し、第1
エミッタ電極が接続されているエミッタ層に、該エミッ
タ層を形成する半導体のバンドギャップより大きいエネ
ルギーをもつ光を照射することによって安定状態を制御
し、出力端子に生じる電圧によって該安定状態の読み出
しを行う構成を採用した。Further, in the semiconductor logic circuit device according to the present invention, a base same conductivity type layer having the same conductivity type as the base layer and having a high impurity concentration is formed on one emitter layer, and the other emitter layer is formed. A multi-emitter heterojunction bipolar transistor having no base same conductivity type layer is used above, one emitter electrode is grounded, and a positive voltage is applied to the other emitter electrode to form a bistable state.
A positive power source is connected to the collector electrode through a load resistor, and an output terminal is connected to a connection point between the collector and the load resistor.
The stable state is controlled by irradiating the emitter layer, to which the emitter electrode is connected, with light having an energy larger than the band gap of the semiconductor forming the emitter layer, and the stable state is read by the voltage generated at the output terminal. Adopted the configuration to do.
【0023】また、本発明にかかる他の半導体記憶装置
においては、pnp接合またはnpn接合の各半導体の
不純物濃度が有効状態密度以上であり負性抵抗特性を有
する半導体素子と、トンネルダイオード、オーム性抵抗
素子、ショットキーダイオード、npn接合またはpn
p接合を有するバイポーラトランジスタ、定電流源等を
負荷とする回路によって形成される双安定状態を、該半
導体素子に、該半導体素子を構成する半導体のバンドギ
ャップ以上のエネルギーをもつ光を照射することにより
制御する半導体記憶装置をアレー状に配列し、各半導体
記憶装置に、X軸、Y軸の各方向から、該負性抵抗特性
を有する半導体素子または負荷であるバイポーラトラン
ジスタを構成するバンドギャップ以上のエネルギーをも
つ光信号を照射して双安定状態を制御する構成を採用し
た。In another semiconductor memory device according to the present invention, a semiconductor element having a negative resistance characteristic in which the impurity concentration of each semiconductor of the pnp junction or the npn junction is equal to or higher than the effective state density, a tunnel diode, and an ohmic property. Resistance element, Schottky diode, npn junction or pn
Irradiating a bistable state formed by a circuit having a p-junction bipolar transistor, a constant current source, or the like as a load, to the semiconductor element with light having energy higher than the band gap of the semiconductor forming the semiconductor element. A semiconductor memory device controlled by the array is arranged in an array, and a semiconductor device having the negative resistance characteristic or a band gap forming a bipolar transistor which is a load is provided in each semiconductor memory device in each direction of the X axis and the Y axis. We adopted a configuration to control the bistable state by irradiating an optical signal with the energy of.
【0024】そして、また、本発明にかかる他の半導体
記憶装置においては、pnp接合またはnpn接合の各
半導体の不純物濃度が有効状態密度以上であり負性抵抗
特性を有する半導体素子と、トンネルダイオード、オー
ム性抵抗素子、ショットキーダイオード、npn接合ま
たはpnp接合を有するバイポーラトランジスタ、定電
流源等を負荷とする回路によって形成される双安定状態
を、該半導体素子に、該半導体素子を構成する半導体の
バンドギャップ以上のエネルギーをもつ光を照射するこ
とにより制御する半導体記憶装置をアレー状に配列し、
各半導体記憶装置に、X軸方向から該負性抵抗特性を有
する半導体素子または負荷であるバイポーラトランジス
タを構成するバンドギャップ以上のエネルギーをもつ光
信号を照射し、Y軸方向から電気的信号を印加して双安
定状態を制御する構成とすることができる。Further, in another semiconductor memory device according to the present invention, a semiconductor element having a negative resistance characteristic in which the impurity concentration of each semiconductor of the pnp junction or the npn junction is equal to or higher than the effective state density, and a tunnel diode, When a bistable state formed by a circuit using an ohmic resistance element, a Schottky diode, a bipolar transistor having an npn junction or a pnp junction, or a constant current source as a load is applied to the semiconductor element, Arrange semiconductor memory devices to be controlled by irradiating light having energy above the band gap in an array,
Each semiconductor memory device is irradiated with an optical signal having energy higher than a bandgap forming a semiconductor element having the negative resistance characteristic or a bipolar transistor which is a load in the X-axis direction, and an electric signal is applied in the Y-axis direction. The bistable state can be controlled accordingly.
【0025】[0025]
【作用】本発明の半導体記憶装置と半導体論理回路装置
においては、基本的に不純物濃度が有効状態密度以上の
pn接合(トンネルダイオード、エサキダイオード)ま
たは不純物濃度が有効状態密度以上のpnp接合あるい
はnpn接合と、負荷からなる回路を用いる。ここで、
トンネルダイオードの電圧電流特性を概観しておく。In the semiconductor memory device and the semiconductor logic circuit device of the present invention, basically, a pn junction (tunnel diode, Esaki diode) whose impurity concentration is equal to or higher than the effective state density, or a pnp junction or npn whose impurity concentration is equal to or higher than the effective state density. A circuit consisting of a junction and a load is used. here,
The voltage-current characteristics of the tunnel diode will be reviewed.
【0026】図1、図2は、トンネルダイオードの電圧
電流特性説明図であり、(A)〜(E)はエネルギーバ
ンドを示し、(G)は電圧電流特性を示している。以
下、p型領域とn型領域の不純物濃度が有効状態密度以
上のpn接合のバイアス電圧を変えた場合の電子と正孔
の流れを説明する。FIGS. 1 and 2 are explanatory diagrams of the voltage-current characteristic of the tunnel diode, where (A) to (E) show the energy band and (G) shows the voltage-current characteristic. The flow of electrons and holes when the bias voltage of the pn junction in which the impurity concentrations of the p-type region and the n-type region are equal to or higher than the effective state density is changed will be described below.
【0027】 ゼロバイアス状態(図1(A)参照) バイアス電圧が印加されない状態では、p型領域とn型
領域のフェルミ準位が一致し、この状態では、接合面を
通る電子と正孔の数が統計的に平衡しているため全体と
しては電流は0になり、外部回路に電流は流れない。Zero-bias state (see FIG. 1A) In the state where no bias voltage is applied, the Fermi levels of the p-type region and the n-type region match, and in this state, electrons and holes passing through the junction surface Since the numbers are statistically balanced, the current becomes 0 as a whole, and no current flows in the external circuit.
【0028】 低い順電圧が印加されている状態(図
1(B)参照) p型領域に低い正の電圧を印加し、n型領域に低い負の
電圧を印加すると、n型領域のエネルギーレベルがp型
領域のエネルギーレベルより高くなり、n型領域の伝導
帯にある電子がp型領域の空の価電子帯に移動するた
め、トンネル電流は、これとは逆に、p型領域からn型
領域に向かって流れる。このトンネル電流は、順方向電
圧がある値になるまで電圧とともに増加する。A state in which a low forward voltage is applied (see FIG. 1B) When a low positive voltage is applied to the p-type region and a low negative voltage is applied to the n-type region, the energy level of the n-type region Is higher than the energy level of the p-type region, and the electrons in the conduction band of the n-type region move to the empty valence band of the p-type region. Flow towards the mold area. This tunnel current increases with voltage until the forward voltage reaches a certain value.
【0029】 かなり高い順電圧が印加されている状
態(図1(C)参照) p型領域にかなり高い正の電圧を印加し、n型領域にか
なり高い負の電圧を印加すると、n型領域の伝導帯がp
型領域の禁制帯と向かい合うことになり、この状態では
トンネルによって電子がn型領域からp型領域に移動す
ることができない。したがって、トンネル電流はある極
大値に達した後は、次第に減少する。A state in which a fairly high forward voltage is applied (see FIG. 1C) When a fairly high positive voltage is applied to the p-type region and a considerably high negative voltage is applied to the n-type region, the n-type region Conduction band is p
It faces the forbidden band of the type region, and in this state, electrons cannot move from the n-type region to the p-type region by the tunnel. Therefore, the tunnel current gradually decreases after reaching a certain maximum value.
【0030】 著しく高い順電圧が印加されている状
態(図2(D)参照) p型領域に著しく高い正の電圧を印加し、n型領域に著
しく高い負の電圧を印加すると、p型領域とn型領域の
間の障壁の電位差が低くなるため、n型領域に励起され
ている電子が電子の少ないp型領域の伝導帯に移動し、
また、p型領域の価電子帯に生じた正孔が正孔の少ない
n型領域の価電子帯に、電位障壁を乗り越えて移動する
多数キャリアの拡散現象が生じて大きな順方向電流が流
れる。A state in which a remarkably high forward voltage is applied (see FIG. 2D) When a remarkably high positive voltage is applied to the p-type region and a remarkably high negative voltage is applied to the n-type region, the p-type region Since the potential difference of the barrier between the n-type region and the n-type region becomes low, the electrons excited in the n-type region move to the conduction band of the p-type region with few electrons,
Further, in the valence band of the n-type region in which holes generated in the valence band of the p-type region have few holes, a diffusion phenomenon of majority carriers moving over the potential barrier occurs and a large forward current flows.
【0031】 逆バイアスが印加されている状態(図
2(E)参照) pn接合に、p型領域を負にし、n型領域を正にする電
圧を印加すると、p型領域の価電子帯の満ちた準位がn
型領域の空の伝導帯に向かい合うようになるため、p型
領域からn型領域に大きなトンネル電流(ツェナー電
流)が流れる。このツェナー電流は電圧とともに急激に
増大する。A state in which a reverse bias is applied (see FIG. 2E) When a voltage that makes the p-type region negative and the n-type region positive is applied to the pn junction, the valence band of the p-type region is changed. Full level is n
Since it faces the empty conduction band of the type region, a large tunnel current (zener current) flows from the p-type region to the n-type region. This Zener current increases rapidly with the voltage.
【0032】図2(F)は、前記の各バイアス状態を通
じて変化するトンネルダイオードの電圧電流特性を示し
ている。この図における実線aは光を照射しない状態で
の電圧電流特性を示し、破線bは光を照射した状態での
電圧電流特性を示している。このように、pn接合にお
いて、両者の不純物濃度が有効状態密度以上であると、
p側に正のバイアス電圧を印加して徐々にその電圧を上
昇していくと、まず、n側の伝導帯の電子が空乏層をト
ンネルしてp側の価電子帯へトンネル(エサキトンネ
ル)するために電流が流れ、次いで電流が減少し、また
電流が増加するという、いわゆる、負性抵抗特性を示
す。FIG. 2 (F) shows the voltage-current characteristics of the tunnel diode which change through the above-mentioned bias states. In this figure, the solid line a shows the voltage-current characteristic without light irradiation, and the broken line b shows the voltage-current characteristic with light irradiation. Thus, in the pn junction, when the impurity concentration of both is equal to or higher than the effective state density,
When a positive bias voltage is applied to the p-side and gradually rises, electrons in the conduction band on the n-side first tunnel through the depletion layer and tunnel to the valence band on the p-side (Esaki tunnel). In order to do so, a current flows, then the current decreases and the current increases, which is a so-called negative resistance characteristic.
【0033】このpn接合に、このpn接合を構成する
半導体のバンドギャップより大きいエネルギーを有する
光を照射すると、電子、正孔対が形成され、電子はn型
層へ移動し、正孔はp型層に蓄積されるため、光を照射
しない場合に比較して、同じ印加電圧における電流は減
少する。すなわち、光を照射したときの電流は、光を照
射しない場合の電流から、光を照射したことによって形
成される電子、正孔によって運ばれる光電流を減じた値
になる。なお、この図の,,,,は、それぞ
れ、図1(A),(B),(C)、図2(D),(E)
の状態を示している。When the pn junction is irradiated with light having an energy larger than the band gap of the semiconductor forming the pn junction, an electron-hole pair is formed, the electron moves to the n-type layer, and the hole is p. Since it is accumulated in the mold layer, the current at the same applied voltage decreases as compared with the case where no light is irradiated. That is, the current when light is applied is a value obtained by subtracting the photocurrent carried by electrons and holes formed by light irradiation from the current when light is not applied. Note that ,,,, in this figure are respectively FIG. 1 (A), (B), (C), FIG. 2 (D), (E).
Shows the state of.
【0034】図3、図4は、負荷を変えたときのトンネ
ルダイオードの電圧電流特性図であり、(A)〜(E)
は各負荷の電圧電流特性を示している。負荷は、下記の
ように、逆方向のトンネルダイオード、抵抗、ショット
キーダイオード、FET、順方向のトンネルダイオード
であり、それぞれ、低電圧側安定点S1 と高電圧側安定
点S2 を有している。FIGS. 3 and 4 are voltage-current characteristic diagrams of the tunnel diode when the load is changed, and are (A) to (E).
Indicates the voltage-current characteristics of each load. The load is a reverse tunnel diode, a resistor, a Schottky diode, a FET, and a forward tunnel diode, each of which has a low voltage side stable point S 1 and a high voltage side stable point S 2 as described below. ing.
【0035】 負荷が逆方向のトンネルダイオードで
ある場合(図2(A)参照) 負荷が抵抗である場合(図2(B)参照) 負荷がショットキーダイオードである場合(図2
(C)参照) 負荷がFETである場合(図3(D)参照) 負荷が順方向のトンネルダイオードである場合(図
3(E)参照)When the load is a reverse tunnel diode (see FIG. 2A) When the load is a resistor (see FIG. 2B) When the load is a Schottky diode (FIG. 2)
(See (C)) When the load is an FET (see FIG. 3D) When the load is a forward tunnel diode (see FIG. 3E)
【0036】図5は、トンネルダイオードの印加電圧を
変えた場合の電圧電流特性図であり、(A)は印加電圧
が低い場合、(B)は印加電圧が高い場合の電圧電流特
性を示している。この例は、負荷が逆方向のトンネルダ
イオードである場合で、印加電圧を変えた場合の電圧電
流特性を示しているが、印加電圧が低い場合は、低電圧
側安定点S1 があるが高電圧側安定点S2 はなく、印加
電圧が高い場合は、高電圧側安定点S2 はあるが低電圧
側安定点S1 はない。FIG. 5 is a voltage-current characteristic diagram when the applied voltage of the tunnel diode is changed. (A) shows the voltage-current characteristic when the applied voltage is low, and (B) shows the voltage-current characteristic when the applied voltage is high. There is. This example shows the voltage-current characteristics when the load is a tunnel diode in the reverse direction and the applied voltage is changed. When the applied voltage is low, there is a low-voltage side stable point S 1, but there is a high point. There is no voltage side stable point S 2 , and when the applied voltage is high, there is a high voltage side stable point S 2 but no low voltage side stable point S 1 .
【0037】このように、負性抵抗特性を有するトンネ
ルダイオードと、それと直列に接続された順方向または
逆方向のトンネルダイオード、オーム性抵抗素子、ショ
ットキーダイオード、FETのチャネル層の定電流源等
を負荷とする回路の電圧電流特性に双安定状態が形成さ
れる。そして、この双安定状態は印加電圧を変えること
によって、安定点を低電圧側(低電圧側安定点S1 )と
高電圧側(高電圧側安定点S2 )の間で移動させること
ができ、この双安定状態を有する回路にその安定状態に
よって記憶情報を書き込むことができる。また、この現
象を利用して、トンネルダイオードと負荷からなる回路
の双安定状態を、これを構成する半導体のバンドギャッ
プより大きいエネルギーをもつ光を照射することにより
変化させることもできる。As described above, a tunnel diode having a negative resistance characteristic, a forward or backward tunnel diode connected in series, an ohmic resistance element, a Schottky diode, a constant current source for a channel layer of an FET, etc. A bistable state is formed in the voltage-current characteristic of the circuit with the load as. In this bistable state, the stable point can be moved between the low voltage side (low voltage side stable point S 1 ) and the high voltage side (high voltage side stable point S 2 ) by changing the applied voltage. The memory information can be written in the circuit having the bistable state according to the stable state. Further, by utilizing this phenomenon, the bistable state of the circuit composed of the tunnel diode and the load can be changed by irradiating light having energy larger than the band gap of the semiconductor constituting the circuit.
【0038】[0038]
【実施例】以下、本発明の実施例を、その原理とともに
説明する。 (第1実施例)図6は、第1実施例の半導体記憶装置の
説明図である。この図は、トンネルダイオードに、この
トンネルダイオードを構成する半導体のバンドギャップ
以上のエネルギーをもつ光を照射した場合の電圧電流特
性を示している。この実施例の半導体記憶装置において
は、トンネルダイオードとオーム性抵抗からなる双安定
状態を有する回路の安定状態の変化を利用している。実
線aは光を照射しない場合の電圧電流特性であり、低電
圧側安定点S1 と高電圧側安定点S2 を有している。破
線bは光を照射した場合の電圧電流特性であり、高電圧
側安定点S2 はあるが、低電圧側安定点S1 はない。EXAMPLES Examples of the present invention will be described below along with their principles. (First Embodiment) FIG. 6 is an explanatory diagram of a semiconductor memory device of the first embodiment. This figure shows the voltage-current characteristics when the tunnel diode is irradiated with light having energy higher than the band gap of the semiconductor forming the tunnel diode. In the semiconductor memory device of this embodiment, a change in the stable state of a circuit having a bistable state composed of a tunnel diode and an ohmic resistance is utilized. A solid line a is a voltage-current characteristic when light is not irradiated, and has a low voltage side stable point S 1 and a high voltage side stable point S 2 . The broken line b is the voltage-current characteristic when light is irradiated, and there is a high voltage side stable point S 2 , but there is no low voltage side stable point S 1 .
【0039】この図は、印加電圧を変えることによっ
て、安定点を、低電圧側安定点S1 または高電圧側安定
点S2 に制御することができることを示している。ま
た、光を照射することによって、トンネルダイオードの
電流が減少し、双安定状態が崩れて安定点が高電圧側安
定点S2 に移動し情報が書き込まれることを示してい
る。また、印加電圧を変化させることによって電気的に
記憶情報を変化させた、光を照射することによって記憶
情報を一括してリセットすることができる。This figure shows that the stable point can be controlled to the low voltage side stable point S 1 or the high voltage side stable point S 2 by changing the applied voltage. Further, it is shown that, by irradiating with light, the current of the tunnel diode decreases, the bistable state is broken, the stable point moves to the high voltage side stable point S 2 , and information is written. Further, the stored information can be electrically changed by changing the applied voltage, and the stored information can be collectively reset by irradiating light.
【0040】この半導体記憶装置の記憶状態は、コレク
タ電極に正の電圧を印加することによって読み取ること
ができる。すなわち、安定点が高電圧側安定点S2 にあ
る場合にはコレクタ電流が流れ、低電圧側安定点S1 に
ある場合にはコレクタ電流は流れないから、この特性を
利用して、記憶情報を非破壊的に読み出すことができ
る。The memory state of this semiconductor memory device can be read by applying a positive voltage to the collector electrode. That is, when the stable point is at the high-voltage side stable point S 2 , the collector current flows, and when it is at the low-voltage side stable point S 1 , the collector current does not flow. Can be read nondestructively.
【0041】(第2実施例)図7は、第2実施例の半導
体記憶装置の説明図であり、(A)はエネルギーバンド
を示し、(B)は電圧電流特性を示している。この図
は、n型層とp型層が全て有効状態密度以上に不純物濃
度を有するnpn接合の電圧電流特性を示しているが、
高不純物濃度npn接合は、左側のn型領域とp型領域
からなるトンネルダイオードと、p型領域と右側のn型
領域からなるトンネルダイオードを直列接続したものに
相当し、右側のp型領域とn型領域からなるトンネルダ
イオードは逆バイアスされ低抵抗化するため、左側のn
型領域とp型領域からなるトンネルダイオードの特性が
優勢になるため、図7(B)に示されるように、左側の
n型領域とp型領域からなるトンネルダイオードとほぼ
同様の電圧電流特性を示している。(Second Embodiment) FIGS. 7A and 7B are explanatory views of a semiconductor memory device of the second embodiment. FIG. 7A shows an energy band and FIG. 7B shows voltage-current characteristics. This figure shows the voltage-current characteristics of an npn junction in which the n-type layer and the p-type layer all have an impurity concentration higher than the effective state density.
The high-impurity-concentration npn junction corresponds to a series connection of a tunnel diode composed of an n-type region on the left side and a p-type region and a tunnel diode composed of a p-type region and an n-type region on the right side, and a p-type region on the right side Since the tunnel diode composed of the n-type region is reverse-biased and has low resistance,
Since the characteristics of the tunnel diode composed of the p-type region and the p-type region become dominant, as shown in FIG. 7B, the voltage-current characteristics similar to those of the tunnel diode composed of the n-type region and the p-type region on the left side are almost the same. Shows.
【0042】図8は、第2実施例の半導体記憶装置に光
を照射した場合の電圧電流特性図である。 光を照射しない場合(曲線a参照) 高不純物濃度npn接合に光を照射しないで、高不純物
濃度npn接合の左側のn型領域に負の電圧を印加し、
右側のn型領域に正の電圧を印加すると、左側のn型領
域のエネルギーレベルがp型領域のエネルギーレベルよ
り高くなり、左側のn型領域の伝導帯になる電子がトン
ネルによってp型領域の空の伝導帯を通り、さらにツェ
ナートンネルにより右側のn型領域に移動する。FIG. 8 is a voltage-current characteristic diagram when light is emitted to the semiconductor memory device of the second embodiment. When not irradiating light (see curve a) Without irradiating the high impurity concentration npn junction with light, a negative voltage is applied to the n-type region on the left side of the high impurity concentration npn junction,
When a positive voltage is applied to the right n-type region, the energy level of the left n-type region becomes higher than that of the p-type region, and electrons that become the conduction band of the left n-type region are tunneled to the p-type region. It passes through the empty conduction band and moves to the n-type region on the right side by the Zener tunnel.
【0043】さらの電圧を上昇するとトンネル電流の流
れる条件から外れるため電流は減少する。さらに電圧を
上昇すると、電子がp型領域の伝導帯の上を通って右側
のn型領域に拡散によって移動するため、再び電流が流
れることになる。なお、この電圧電流特性は、中間程度
の強度(後述の弱い光と強い光の中間の光強度)の光を
照射したときにも得られる。この場合の電圧電流特性に
は、低電圧側安定点S1 と高電圧側安定点S2 があり、
2安定状態を示している。When the voltage is further increased, the tunnel current is out of the condition for flowing, and the current is decreased. When the voltage is further increased, the electrons pass through the conduction band of the p-type region and move to the n-type region on the right side by diffusion, so that the current flows again. This voltage-current characteristic can be obtained even when light having an intermediate intensity (light intensity intermediate between weak light and strong light described later) is applied. The voltage-current characteristic in this case has a low-voltage side stable point S 1 and a high-voltage side stable point S 2 .
2 shows a stable state.
【0044】 弱い光を照射した場合(曲線b参照) 高不純物濃度npn接合に弱い光を照射し、左側のn型
領域に負の電圧を印加し、右側のn型領域に正の電圧を
印加すると、この弱い光の照射によって発生する正孔が
p型領域に蓄積されて浮遊状態のp型領域のポテンシャ
ルが下がるため、左側のn型領域の伝導帯がp型領域の
禁制帯に向かい合うことになり、左側のn型領域から電
子がトンネルによってp型領域に移動するのが困難にな
って、ピーク電流もバレイ電流も減少する。この場合の
電圧電流特性には、高電圧側安定点S2 だけがあり、単
安定状態を示している。When Weak Light is Irradiated (Refer to Curve b) The high impurity concentration npn junction is irradiated with weak light, a negative voltage is applied to the left n-type region, and a positive voltage is applied to the right n-type region. Then, the holes generated by the irradiation of the weak light are accumulated in the p-type region and the potential of the floating p-type region is lowered, so that the conduction band of the left n-type region faces the forbidden band of the p-type region. Therefore, it becomes difficult for electrons to move from the n-type region on the left side to the p-type region by tunneling, and the peak current and the valley current decrease. The voltage-current characteristic in this case has only the stable point S 2 on the high voltage side, which indicates a monostable state.
【0045】 強い光を照射した場合(曲線c参照) 高不純物濃度npn接合に強い光を照射し、左側のn型
領域に負の電圧を印加し、右側のn型領域に正の電圧を
印加すると、この強い光の照射によって発生する多量の
正孔がp型領域に蓄積されて浮遊状態のp型領域のレベ
ルが著しく下がるため、左側のn型領域の電子がp型領
域の伝導帯の上を越えて右側のn型領域に移動する電子
が増加し、電流が全体的に大きくなるとともに、ピーク
電流が増加し、バレー電流がさらに増加するために負性
抵抗が弱くなる。この場合の電圧電流特性には、低電圧
側安定点S1 だけがあり、単安定状態を示している。When Strong Light is Irradiated (Refer to Curve c) The high impurity concentration npn junction is irradiated with strong light, a negative voltage is applied to the left n-type region, and a positive voltage is applied to the right n-type region. Then, a large amount of holes generated by the irradiation of this intense light are accumulated in the p-type region, and the level of the floating p-type region is significantly lowered, so that the electrons in the left n-type region are in the conduction band of the p-type region. Negative resistance is weakened because more electrons move to the right n-type region over the top, the current increases overall, the peak current increases, and the valley current further increases. In the voltage-current characteristic in this case, there is only the low-voltage side stable point S 1 , which indicates a monostable state.
【0046】なお、前記の弱い光と強い光の中間的な強
度の光を照射するときも、光を照射しない場合とほぼ等
しい特性を示す。この光照射による電圧電流特性の変動
は、左側のn型領域とp型領域からなるトンネルダイオ
ードの印加電圧がかなり高い順方向電圧である場合も、
著しく高い順方向電圧である場合も、また、逆方向バイ
アスである場合も生じる。It should be noted that even when the light having an intermediate intensity between the weak light and the strong light is applied, the same characteristics as those in the case where the light is not applied are exhibited. The variation of the voltage-current characteristic due to the light irradiation is caused even when the applied voltage of the tunnel diode composed of the n-type region and the p-type region on the left side is a considerably high forward voltage.
There are cases where the forward voltage is extremely high and cases where the reverse bias is applied.
【0047】図8(A)に、高不純物濃度npn接合に
光を照射しない場合の電圧電流特性(曲線a)と、弱い
光を照射した場合の電圧電流特性(曲線b)と、強い光
を照射した場合の電圧電流特性(曲線c)が示されてい
るが、高不純物濃度npn接合に光を照射しない場合の
電圧電流特性には低電圧側安定点S1 と高電圧側安定点
S2 があるが、高不純物濃度npn接合の左側のn型領
域とp型領域に弱い光を照射した場合の電圧電流特性に
は高電圧側安定点S2 があるだけであり、高不純物濃度
npn接合の左側のn型領域とp型領域に強い光を照射
した場合の電圧電流特性には低電圧側安定点S1 がある
だけである。FIG. 8A shows a voltage-current characteristic (curve a) when the high impurity concentration npn junction is not irradiated with light, a voltage-current characteristic when the weak light is irradiated (curve b), and a strong light. The voltage-current characteristics (curve c) when irradiated are shown, but the voltage-current characteristics when light is not irradiated on the high impurity concentration npn junction show low-voltage side stable point S 1 and high-voltage side stable point S 2. However, the voltage-current characteristics when the n-type region and the p-type region on the left side of the high-impurity concentration npn junction are irradiated with weak light only have a high-voltage side stable point S 2. There is only a low-voltage side stable point S 1 in the voltage-current characteristics when strong light is irradiated to the n-type region and the p-type region on the left side of.
【0048】したがって、高不純物濃度npn接合に光
を照射しない状態で双安定状態を形成するようにしてお
き、高不純物濃度npn接合の左側のn型領域とp型領
域に弱い光を照射すると、npn接合のピーク電流が減
少するため、曲線bに示されるように高電圧側安定点S
2 を得ることができ、高不純物濃度npn接合の左側の
n型領域とp型領域に強い光を照射すると、npn接合
のピーク電流が増加するため、曲線cに示されるように
低電圧側安定点S1 を得ることができる。Therefore, when the bistable state is formed without irradiating light to the high impurity concentration npn junction and weak light is irradiated to the n-type region and the p-type region on the left side of the high impurity concentration npn junction, Since the peak current of the npn junction decreases, as shown in the curve b, the high voltage side stable point S
2 can be obtained, and when the n-type region and the p-type region on the left side of the high impurity concentration npn junction are irradiated with strong light, the peak current of the npn junction increases, so that the low voltage side stability as shown by the curve c is obtained. The point S 1 can be obtained.
【0049】また、高不純物濃度npn接合の左側のn
型領域とp型領域に、前記の弱い光と強い光の中間的な
強度の光を照射するときも、双安定状態を形成すること
ができる。したがって、光の照射強度を変化することに
より、安定点を、低電圧側安定点S1 と高電圧側安定点
S2 の間で移動させることができ、電気的な信号を用い
ず光信号のみにより双安定状態(記憶情報)を変化させ
ることができる。また、光の照射強度には加算効果があ
るため、2方向(例えばX方向とY方向)からの光信号
により、安定点を移動させることも可能である。Further, n on the left side of the high impurity concentration npn junction
Even when the mold region and the p-type region are irradiated with light having an intermediate intensity between the weak light and the strong light, a bistable state can be formed. Therefore, the stable point can be moved between the low voltage side stable point S 1 and the high voltage side stable point S 2 by changing the light irradiation intensity, and only the optical signal is used without using an electrical signal. Allows the bistable state (memorized information) to be changed. Further, since the irradiation intensity of light has an addition effect, it is possible to move the stable point by optical signals from two directions (for example, the X direction and the Y direction).
【0050】(第3実施例)図9は、第3実施例の半導
体記憶装置の説明図であり、(A)は電圧電流特性を示
し、(B)は回路図を示している。この実施例の半導体
記憶装置においては、図9(B)に示されているよう
に、不純物濃度が有効状態密度より高いトンネルダイオ
ード(TD)と、pnp構造のp層あるいはnpn構造
のn層の一方は不純物濃度が有効状態密度以下であり、
エミッタの不純物濃度が高いヘテロ接合フォトトランジ
スタ(HPT)が直列接続され、トンネルダイオードの
外端を接地し、ヘテロ接合フォトトランジスタの外端を
Vccに接続し、トンネルダイオードとヘテロ接合フォ
トトランジスタの接続点に出力端子を設けている。(Third Embodiment) FIGS. 9A and 9B are explanatory views of a semiconductor memory device according to the third embodiment. FIG. 9A shows voltage-current characteristics and FIG. 9B shows a circuit diagram. In the semiconductor memory device of this embodiment, as shown in FIG. 9B, a tunnel diode (TD) having an impurity concentration higher than the effective state density and a p layer of a pnp structure or an n layer of an npn structure are formed. On the one hand, the impurity concentration is below the effective state density,
A heterojunction phototransistor (HPT) having a high emitter impurity concentration is connected in series, an outer end of the tunnel diode is grounded, an outer end of the heterojunction phototransistor is connected to Vcc, and a connection point between the tunnel diode and the heterojunction phototransistor. Is provided with an output terminal.
【0051】この半導体記憶装置においては、トンネル
ダイオードには光を照射せず(図9(A)の曲線a参
照)、ヘテロ接合フォトトランジスタに光を照射して負
荷線を変えるようにしている。すなわち、ヘテロ接合フ
ォトトランジスタに光を照射しない場合はBPTのコレ
クタ電流が流れないため、負荷線とトンネルダイオード
の電圧電流特性の上昇線が交差する低電圧側安定点S1
だけを有し(曲線b参照)、ヘテロ接合フォトトランジ
スタの中間層に弱い光を照射する場合はコレクタ電流が
流れるため、負荷線(曲線c参照)とトンネルダイオー
ドの電圧電流特性の上昇線が交差する低電圧側安定点S
1 と高電圧側安定点S2 を有する双安定状態となり、ヘ
テロ接合フォトトランジスタの中間層にさらに強い光を
照射する場合は、負荷線(曲線d参照)とトンネルダイ
オードの電圧電流特性の上昇線が交差する高電圧側安定
点S2 だけを有する。In this semiconductor memory device, the tunnel diode is not irradiated with light (see curve a in FIG. 9A), but the heterojunction phototransistor is irradiated with light to change the load line. That is, since the collector current of the BPT does not flow when the heterojunction phototransistor is not irradiated with light, the low voltage side stable point S 1 where the load line and the rising line of the voltage-current characteristic of the tunnel diode intersect with each other.
(See curve b), the collector current flows when the intermediate layer of the heterojunction phototransistor is irradiated with weak light, so that the load line (see curve c) intersects with the rising line of the voltage-current characteristic of the tunnel diode. Low voltage side stable point S
In the bistable state having 1 and the stable point S 2 on the high voltage side, when irradiating the intermediate layer of the heterojunction phototransistor with stronger light, the load line (see the curve d) and the rising line of the voltage-current characteristic of the tunnel diode are increased. Has only the high-voltage side stable point S 2 intersecting.
【0052】したがって、ヘテロ接合フォトトランジス
タに光を照射しない場合に低電圧側安定点S1 を得、ヘ
テロ接合フォトトランジスタに弱い光を照射する場合に
低電圧側安定点S1 と高電圧側安定点S2 を得ることが
でき、ヘテロ接合フォトトランジスタに強い光を照射す
る場合に高電圧側安定点S2 を得ることができ、この光
の照射による安定点の移動を利用すると、1ビットの情
報の記憶を行うことができる。なお、負性抵抗特性を有
するトンネルダイオードと、負荷であるヘテロ接合フォ
トトランジスタの両者に光を照射することによっても、
この回路の双安定状態を制御することもできる。Therefore, when the heterojunction phototransistor is not irradiated with light, the low voltage side stable point S 1 is obtained, and when the heterojunction phototransistor is irradiated with weak light, the low voltage side stable point S 1 and the high voltage side stable point are obtained. The point S 2 can be obtained, and when the heterojunction phototransistor is irradiated with strong light, the high-voltage side stable point S 2 can be obtained. Information can be stored. By irradiating both the tunnel diode having the negative resistance characteristic and the heterojunction phototransistor, which is the load, with light,
It is also possible to control the bistable state of this circuit.
【0053】(第4実施例)この実施例の半導体記憶装
置においては、2つのエミッタ層と共通のベース層と、
共通のコレクタ層を有し、エミッタ層とベース層の不純
物濃度が有効状態密度以上のマルチエミッタ型ヘテロ接
合バイポーラトランジスタ(ME−HBT)を用いる点
が特徴である。(Fourth Embodiment) In the semiconductor memory device of this embodiment, two emitter layers, a common base layer,
A characteristic is that a multi-emitter heterojunction bipolar transistor (ME-HBT) having a common collector layer and having an impurity concentration of the emitter layer and the base layer equal to or higher than the effective state density is used.
【0054】図10は、第4実施例の半導体記憶装置の
説明図であり、(A)は半導体記憶装置の構成を示し、
(B)はその電圧電流特性を示している。この図の1は
InP半絶縁性基板、2はコレクタコンタクト層、3は
コレクタ層、4はベース層、51 は第1のエミッタ層、
52 は第2のエミッタ層、61 は第1のエミッタコンタ
クト層、62 は第2のエミッタコンタクト層、71 は第
1のエミッタ電極、72 は第2のエミッタ電極、8はコ
レクタ電極である。FIG. 10 is an explanatory view of a semiconductor memory device of the fourth embodiment, (A) shows the structure of the semiconductor memory device,
(B) shows the voltage-current characteristic. In this figure, 1 is an InP semi-insulating substrate, 2 is a collector contact layer, 3 is a collector layer, 4 is a base layer, 5 1 is a first emitter layer,
5 2 is a second emitter layer, 6 1 is a first emitter contact layer, 6 2 is a second emitter contact layer, 7 1 is a first emitter electrode, 7 2 is a second emitter electrode, and 8 is a collector. It is an electrode.
【0055】このマルチエミッタ型ヘテロ接合バイポー
ラトランジスタ(ME−HBT)においては、InP半
絶縁性基板1の上に、厚さ300nm、不純物濃度5×
10 18cm-3のn−InGaAsからなるコレクタコン
タクト層2が形成され、その上に厚さ300nm、不純
物濃度3×1016cm-3のn−InGaAsからなるコ
レクタ層3が形成され、その上に厚さ100nm、不純
物濃度5×1019cm -3のp−InGaAsからなるベ
ース層4が形成され、その上に厚さ200nm、不純物
濃度1×1019cm-3のn−InAlAsからなる第1
のエミッタ層5 1 と第2のエミッタ層52 が形成され、
その上に厚さ150nm、不純物濃度5×1019cm-3
のn−InGaAsからなる第1のエミッタコンタクト
層61 と第2のエミッタコンタクト層62 が形成され、
その上に第1のエミッタ電極71と第2のエミッタ電極
72 が形成され、コレクタコンタクト層2の上にコレク
タ電極8が形成されている。This multi-emitter type heterojunction bipolar
In La-transistor (ME-HBT), InP half
On the insulating substrate 1, the thickness is 300 nm, the impurity concentration is 5 ×
10 18cm-3N-InGaAs collector controller
A tact layer 2 is formed, and a thickness of 300 nm, impure
Material concentration 3 × 1016cm-3Of n-InGaAs
Lector layer 3 is formed, 100 nm thick, impure
Material concentration 5 × 1019cm -3Of p-InGaAs
A base layer 4 is formed, and a thickness of 200 nm and impurities are formed on the base layer 4.
Concentration 1 × 1019cm-3First made of n-InAlAs
Emitter layer 5 1And the second emitter layer 52Is formed,
On top of that, a thickness of 150 nm and an impurity concentration of 5 × 1019cm-3
First emitter contact made of n-InGaAs
Layer 61And the second emitter contact layer 62Is formed,
On top of that, the first emitter electrode 71And the second emitter electrode
72Is formed and collects on the collector contact layer 2.
The electrode 8 is formed.
【0056】図10(B)は、負性抵抗特性を有する順
方向のトンネルダイオードと、逆方向のトンネルダイオ
ード(曲線c)を負荷とする回路の双安定状態の電圧電
流特性を示している。2つのエミッタ電極の間に1V程
度の一定電圧を印加しておくと、低電圧側安定点S
1 と、高電圧側安定点S2 を有する双安定状態を示すが
(曲線a)、ベース層にその半導体材料のエネルギーギ
ャップ以上のエネルギーを有する光を照射すると、順方
向のトンネルダイオードの電流が全体的に減少し(曲線
b)、安定点を一律に高電圧側に移動させ、高電圧側安
定点S2 だけを有する状態にすることができる。すなわ
ち、光の照射によってリセットすることができる。この
実施例の半導体記憶装置の記憶情報は、2つのエミッタ
電極間の電圧を変えることによって、変化させることが
できる。FIG. 10B shows voltage-current characteristics in a bistable state of a circuit in which a forward tunnel diode having a negative resistance characteristic and a reverse tunnel diode (curve c) are loads. If a constant voltage of about 1 V is applied between the two emitter electrodes, the low voltage side stable point S
1 and a bistable state having a high-voltage side stable point S 2 (curve a), when the base layer is irradiated with light having an energy larger than the energy gap of the semiconductor material, the current of the tunnel diode in the forward direction is changed. It can be reduced as a whole (curve b), and the stable point can be uniformly moved to the high voltage side to have only the high voltage side stable point S 2 . That is, it can be reset by irradiation of light. The stored information of the semiconductor memory device of this embodiment can be changed by changing the voltage between the two emitter electrodes.
【0057】(第5実施例)図11は、第5実施例の半
導体記憶装置の説明図であり、(A)は半導体記憶装置
の構成を示し、(B)はその電圧電流特性を示してい
る。この図の11はInP半絶縁性基板、12はコレク
タコンタクト層、13はコレクタ層、14はベース層、
151 は第1のエミッタ層、152 は第2のエミッタ
層、161 は第1の光配線層、162 は第2の光配線
層、171 は第1のベース同導電型層、172 は第2の
ベース同導電型層、181 は第1のエミッタ電極、18
2 は第2のエミッタ電極、19はコレクタ電極である。(Fifth Embodiment) FIGS. 11A and 11B are explanatory views of a semiconductor memory device of the fifth embodiment. FIG. 11A shows the structure of the semiconductor memory device, and FIG. 11B shows its voltage-current characteristic. There is. In this figure, 11 is an InP semi-insulating substrate, 12 is a collector contact layer, 13 is a collector layer, 14 is a base layer,
15 1 is a first emitter layer, 15 2 is a second emitter layer, 16 1 is a first optical wiring layer, 16 2 is a second optical wiring layer, 17 1 is a first base same conductivity type layer, 17 2 is a second base same conductivity type layer, 18 1 is a first emitter electrode, 18
2 is a second emitter electrode and 19 is a collector electrode.
【0058】このマルチエミッタ型ヘテロ接合バイポー
ラトランジスタ(ME−HBT)においては、InP半
絶縁性基板11の上に、厚さ300nm、不純物濃度5
×1018cm-3のn−InGaAsからなるコレクタコ
ンタクト層12が形成され、その上に厚さ300nm、
不純物濃度3×1016cm-3のn−InGaAsからな
るコレクタ層13が形成され、その上に厚さ100n
m、不純物濃度5×10 19cm-3のp−InGaAsか
らなるベース層14が形成され、その上に厚さ200n
m、不純物濃度1×1019cm-3のn−InAlAsか
らなる第1のエミッタ層151 と第2のエミッタ層15
2 が形成され、その上に厚さ150nm、不純物濃度5
×1019cm-3のn−InGaAsからなる第1の光配
線層161と第2光配線層162 が形成され、その上に
厚さ100nm、不純物濃度5×1019cm-3のp−I
nGaAsからなる第1のベース同導電型層171 と第
2のベース同導電型層172 が形成され、その上に第1
のエミッタ電極181 と第2のエミッタ電極182 が形
成され、コレクタコンタクト層12の上にコレクタ電極
19が形成されている。This multi-emitter type heterojunction bipolar
In La-transistor (ME-HBT), InP half
A thickness of 300 nm and an impurity concentration of 5 are formed on the insulating substrate 11.
× 1018cm-3Collector collector made of n-InGaAs
Contact layer 12 is formed, and a thickness of 300 nm is formed on the contact layer 12.
Impurity concentration 3 × 1016cm-3From n-InGaAs
A collector layer 13 having a thickness of 100 n is formed on the collector layer 13.
m, impurity concentration 5 × 10 19cm-3P-InGaAs
A base layer 14 made of
m, impurity concentration 1 × 1019cm-3N-InAlAs
First emitter layer 15 consisting of1And the second emitter layer 15
2Is formed, and the thickness is 150 nm and the impurity concentration is 5
× 1019cm-3First light distribution consisting of n-InGaAs of
Line layer 161And the second optical wiring layer 162Is formed on it
Thickness 100 nm, impurity concentration 5 × 1019cm-3P-I
First base same conductivity type layer 17 made of nGaAs1And the
Second base same conductivity type layer 172Is formed and the first on it
Emitter electrode 181And the second emitter electrode 182Shape
And a collector electrode formed on the collector contact layer 12.
19 is formed.
【0059】この実施例の半導体記憶装置の第1エミッ
タ電極181 から第2エミッタ電極182 までをたどる
と、第1のエミッタ電極181 −第1のベース同導電型
層171 −第1の光配線層161 −第1のエミッタ層1
51 −ベース層14−第2のエミッタ層152 −第2の
配線層162 −第2のベース同導電型層172 −第2の
エミッタ電極182 となり、第1エミッタ側の入力方向
には(p+ −n+ −n−p+ )、第2エミッタ側の出力
方向には(p+ −n−n+ −p+ )が接続されることに
なる。When the first emitter electrode 18 1 to the second emitter electrode 18 2 of the semiconductor memory device of this embodiment are traced, the first emitter electrode 18 1 -first base same conductivity type layer 17 1 -first Optical interconnection layer 16 1 -first emitter layer 1
5 1 -base layer 14-second emitter layer 15 2 -second wiring layer 16 2 -second base same conductivity type layer 17 2 -second emitter electrode 18 2 and becomes the input direction on the first emitter side. Is connected to (p + -n + -n-p + ), and (p + -n-n + -p + ) is connected to the output direction on the second emitter side.
【0060】低抵抗を有する逆方向(n+ −p+ )を無
視すると、第1エミッタ側の順方向のトンネルダイオー
ド(p+ −n+ )と第2エミッタ側の順方向のトンネル
ダイオード(p+ −n+ )が直列に接続されたことにな
る。Neglecting the reverse direction (n + -p + ) with low resistance, the forward tunnel diode (p + -n + ) on the first emitter side and the forward tunnel diode (p on the second emitter side). + −n + ) are connected in series.
【0061】図11(B)は、順方向のトンネルダイオ
ード(曲線a)と、順方向のトンネルダイオード(曲線
d)を負荷とする回路の電圧電流特性を示している。第
1のエミッタ電極181 を正とし、第2のエミッタ電極
182 を負とする1V程度の一定電圧を印加しておく
と、低電圧側安定点S1 と、高電圧側安定点S 2 を有す
る双安定状態を示すが(曲線a)、第1の光配線層16
1 を通して第1のエミッタ層151 とベース層14にそ
の半導体材料のエネルギーギャップ以上のエネルギーを
有する弱い光を照射すると、順方向のトンネルダイオー
ドの電流が全体的に減少し、安定点を一律に高電圧側に
移動させ、高電圧側安定点S2 だけを有する状態(曲線
b)にすることができる。FIG. 11 (B) shows a forward tunnel diode.
Mode (curve a) and forward tunnel diode (curve
The voltage-current characteristic of the circuit which makes d) a load is shown. First
1 emitter electrode 181Is positive and the second emitter electrode
182Apply a constant voltage of about 1V, which is negative
And the low voltage side stable point S1And the high voltage side stable point S 2Have
Showing the bistable state (curve a), the first optical wiring layer 16
1Through the first emitter layer 151And the base layer 14
Energy above the energy gap of semiconductor materials
When it is irradiated with weak light, it has a forward tunnel diode.
Current is reduced overall and the stable point is uniformly set to the high voltage side.
Move it to the high voltage side stable point S2With only (curve
b).
【0062】また、第1の光配線層161 を通して第1
のエミッタ層151 とベース層14にその半導体材料の
エネルギーギャップ以上のエネルギーを有する強い光を
照射すると、順方向のトンネルダイオードの電流が全体
的に増加し、安定点を一律に低電圧側に移動させ、低電
圧側安定点S1 だけを有する状態(曲線c)にすること
ができる。[0062] The first through the first optical wiring layer 16 1
When the emitter layer 15 1 and the base layer 14 are irradiated with strong light having an energy equal to or larger than the energy gap of the semiconductor material, the current of the tunnel diode in the forward direction generally increases, and the stable point is uniformly set to the low voltage side. It can be moved to a state having only the low voltage side stable point S 1 (curve c).
【0063】このように、第1の光配線層161 を通し
て第1のエミッタ層151 とベース層14に照射する光
の強度を変えることによって、低電圧側安定点S1 と、
高電圧側安定点S2 を有する双安定状態(曲線a)と、
高電圧側安定点S2 だけを有する状態(曲線b)と、低
電圧側安定点S1 だけを有する状態(曲線c)の間で制
御することができ、この状態を1と0に対応させること
によって半導体記憶装置を実現することができる。In this way, by changing the intensity of the light irradiating the first emitter layer 15 1 and the base layer 14 through the first optical wiring layer 16 1 , the low voltage side stable point S 1 and
A bistable state (curve a) having a high voltage side stable point S 2 , and
It is possible to control between a state having only the high voltage side stable point S 2 (curve b) and a state having only the low voltage side stable point S 1 (curve c), and this state is made to correspond to 1 and 0. As a result, a semiconductor memory device can be realized.
【0064】なお、さらに対称性を保つためエミッタ層
と同じ層を第1の光配線層161 、第2の光配線層16
2 と第1のベース同導電型層171 、第2ベース同導電
型層172 の間に挟むことも効果的である。また、第1
の光配線層161 と第2の光配線層162 を通して光信
号を印加することができるため、第1エミッタ電極18
1 と第2のエミッタ電極182 の間には常にある一定の
電圧を印加したままで、独立に光信号によって蓄積情報
を書換えることができる。このことは、高集積化する場
合に、電気的配線密度の増加による歩留りの低下や、チ
ップ面積の増大を回避することができることを示してい
る。In order to further maintain symmetry, the same layer as the emitter layer is formed on the first optical wiring layer 16 1 and the second optical wiring layer 16 1 .
2 and the first base same conductivity type layer 17 1, it is also effective to interpose between the second base same conductivity type layer 17 2. Also, the first
Since an optical signal can be applied through the optical wiring layer 16 1 and the second optical wiring layer 16 2 of the first emitter electrode 18
The stored information can be independently rewritten by an optical signal while a certain voltage is always applied between 1 and the second emitter electrode 18 2 . This indicates that, in the case of high integration, it is possible to avoid a decrease in yield and an increase in chip area due to an increase in electrical wiring density.
【0065】(第6実施例)図12は、第6実施例の半
導体記憶装置の説明図であり、(A)は半導体記憶装置
の構成を示し、(B)はその回路を示している。この図
の21はInP半絶縁性基板、22はコレクタ層、23
はベース層、241 は第1のエミッタ層、242 は第2
のエミッタ層、243 は第3のエミッタ層、244 は第
4のエミッタ層、251 は第1のエミッタコンタクト
層、252は第2のエミッタコンタクト層、253 は第
3のエミッタコンタクト層、254は第4のエミッタコ
ンタクト層、261 は第1のエミッタ電極、262 は第
2のエミッタ電極、263 は第3のエミッタ電極、26
4 は第4のエミッタ電極、27はベース電極、28はコ
レクタ電極である。(Sixth Embodiment) FIGS. 12A and 12B are explanatory views of a semiconductor memory device of the sixth embodiment. FIG. 12A shows the structure of the semiconductor memory device and FIG. 12B shows its circuit. In the figure, 21 is an InP semi-insulating substrate, 22 is a collector layer, and 23.
Is a base layer, 24 1 is a first emitter layer, and 24 2 is a second emitter layer.
Emitter layer, 24 3 is a third emitter layer, 24 4 is a fourth emitter layer, 25 1 is a first emitter contact layer, 25 2 is a second emitter contact layer, and 25 3 is a third emitter contact. Layer, 25 4 is a fourth emitter contact layer, 26 1 is a first emitter electrode, 26 2 is a second emitter electrode, 26 3 is a third emitter electrode, 26
Reference numeral 4 is a fourth emitter electrode, 27 is a base electrode, and 28 is a collector electrode.
【0066】このマルチエミッタ型ヘテロ接合バイポー
ラトランジスタ記憶装置においては、InP半絶縁性基
板21の上に、厚さ300nm、不純物濃度5×1018
cm -3のn−InGaAsからなるコレクタ層22が形
成され、その上に厚さ100nm、不純物濃度5×10
19cm-3のp−InGaAsからなるベース層23が形
成され、その上に厚さ200nm、不純物濃度1×10
19cm-3のn−InAlAsからなる第1のエミッタ層
241 、第2のエミッタ層242 、第3のエミッタ層2
43 、第4のエミッタ層244 が形成され、その上に厚
さ150nm、不純物濃度5×1019cm-3のn−In
GaAsからなる第1のエミッタコンタクト層251 、
第2のエミッタコンタクト層252 、第3のエミッタコ
ンタクト層253 、第4のエミッタコンタクト層254
が形成され、その上に第1のエミッタ電極261 、第2
のエミッタ電極262 、第3のエミッタ電極263 、第
4のエミッタ電極264 が形成され、ベース層23の上
にベース電極27が形成され、コレクタ層22の上にコ
レクタ電極28が形成されている。This multi-emitter type heterojunction bipolar
In a transistor memory device, an InP semi-insulating group is used.
On the plate 21, a thickness of 300 nm and an impurity concentration of 5 × 1018
cm -3The collector layer 22 made of n-InGaAs of
Formed on top of it with a thickness of 100 nm and an impurity concentration of 5 × 10
19cm-3Of the p-InGaAs base layer 23 of
Formed on top of it with a thickness of 200 nm and an impurity concentration of 1 × 10
19cm-3First emitter layer made of n-InAlAs
241, The second emitter layer 242, The third emitter layer 2
43, The fourth emitter layer 24FourIs formed and thick on it
150 nm, impurity concentration 5 × 1019cm-3N-In
First emitter contact layer 25 made of GaAs1,
Second emitter contact layer 252, The third emitter
Contact layer 253, Fourth emitter contact layer 25Four
Is formed on the first emitter electrode 26.1, Second
Emitter electrode 262, The third emitter electrode 263, First
4 emitter electrode 26FourAre formed on the base layer 23.
A base electrode 27 is formed on the collector layer 22, and a base electrode 27 is formed on the collector layer 22.
The collector electrode 28 is formed.
【0067】そして、第1のエミッタ電極261 −第1
のエミッタコンタクト層251 −第1のエミッタ層24
1 −ベース層23−第2のエミッタ層242 −第2のエ
ミッタコンタクト層252 −第2のエミッタ電極262
の順で一つの半導体記憶装置が形成され、第3のエミッ
タ電極263 −第3のエミッタコンタクト層253 −第
3のエミッタ層243 −ベース層23−第4のエミッタ
層244 −第4のエミッタコンタクト層254 −第4の
エミッタ電極264 の順に他の半導体記憶装置が形成さ
れ、この回路は図12(B)に示されている。The first emitter electrode 26 1 -first
Emitter contact layer 25 1 -first emitter layer 24
1 -base layer 23-second emitter layer 24 2- second emitter contact layer 25 2- second emitter electrode 26 2
One semiconductor memory device is formed in this order, and the third emitter electrode 26 3 -third emitter contact layer 25 3 -third emitter layer 24 3 -base layer 23 -fourth emitter layer 24 4 -third Another semiconductor memory device is formed in the order of 4th emitter contact layer 25 4 -fourth emitter electrode 26 4 , and this circuit is shown in FIG.
【0068】この実施例の半導体記憶装置においては、
複数のマルチエミッタ型ヘテロ接合バイポーラトランジ
スタとpnトンネルダイオードのp型層、あるいは、パ
イポーラトランジスタのベース層を共通化することによ
り、製造工程や構造を簡単化することができる。この場
合、共通化されたベース層に光を照射することにより、
半導体記憶装置を有効に動作させることができる。In the semiconductor memory device of this embodiment,
By using a plurality of multi-emitter heterojunction bipolar transistors and the p-type layer of the pn tunnel diode or the base layer of the bipolar transistor in common, the manufacturing process and structure can be simplified. In this case, by irradiating the common base layer with light,
The semiconductor memory device can be effectively operated.
【0069】(第7実施例)図13は、第7実施例の半
導体記憶装置の説明図であり、(A)は半導体記憶装置
の構成を示し、(B)はその電圧電流特性を示してい
る。この図の31はInP半絶縁性基板、32はコレク
タコンタクト層、33はコレクタ層、34はベース層、
351 は第1のエミッタ層、352 は第2のエミッタ
層、361 は第1の光配線層、362 は第2の光配線
層、371 はベース同導電型層、381 は第1のエミッ
タ電極、382 は第2のエミッタ電極、39はコレクタ
電極である。(Seventh Embodiment) FIGS. 13A and 13B are explanatory views of a semiconductor memory device of the seventh embodiment. FIG. 13A shows the configuration of the semiconductor memory device, and FIG. 13B shows its voltage-current characteristic. There is. In this figure, 31 is an InP semi-insulating substrate, 32 is a collector contact layer, 33 is a collector layer, 34 is a base layer,
35 1 is a first emitter layer, 35 2 is a second emitter layer, 36 1 is a first optical wiring layer, 36 2 is a second optical wiring layer, 37 1 is a base same conductivity type layer, 38 1 is The first emitter electrode, 38 2 is the second emitter electrode, and 39 is the collector electrode.
【0070】このマルチエミッタ型ヘテロ接合バイポー
ラトランジスタにおいては、InP半絶縁性基板31の
上に、厚さ300nm、不純物濃度5×1018cm-3の
n−InGaAsからなるコレクタコンタクト層32が
形成され、その上に厚さ300nm、不純物濃度3×1
016cm-3のn−InGaAsからなるコレクタ層33
が形成され、その上に厚さ100nm、不純物濃度5×
1019cm-3のp−InGaAsからなるベース層34
が形成され、その上に厚さ200nm、不純物濃度1×
1019cm-3のn−InAlAsからなる第1のエミッ
タ層351 と第2のエミッタ層352 が形成され、その
上に厚さ150nm、不純物濃度5×1019cm-3のn
−InGaAsからなる第1の光配線層361 と第2の
光配線層362 が形成され、第1の光配線層361 の上
にベース同導電型層371 が形成され、ベース同導電型
層371 と第2の光配線層362 の上に第1のエミッタ
電極381 と第2のエミッタ電極382 が形成され、コ
レクタコンタクト層32の上にコレクタ電極39が形成
されている。In this multi-emitter heterojunction bipolar transistor, a collector contact layer 32 of n-InGaAs having a thickness of 300 nm and an impurity concentration of 5 × 10 18 cm −3 is formed on an InP semi-insulating substrate 31. , With a thickness of 300 nm and an impurity concentration of 3 × 1
0 16 cm −3 n-InGaAs collector layer 33
Is formed, and the thickness is 100 nm and the impurity concentration is 5 ×.
Base layer 34 made of 10 19 cm −3 of p-InGaAs
Is formed, and the thickness is 200 nm and the impurity concentration is 1 ×.
A first emitter layer 35 1 and a second emitter layer 35 2 made of 10 19 cm −3 of n-InAlAs are formed, and an n layer having a thickness of 150 nm and an impurity concentration of 5 × 10 19 cm −3 is formed thereon.
A first optical wiring layer 36 1 and a second optical wiring layer 36 2 made of InGaAs are formed, a base same conductivity type layer 37 1 is formed on the first optical wiring layer 36 1 , and the base same conductivity type layer 37 1 is formed. A first emitter electrode 38 1 and a second emitter electrode 38 2 are formed on the mold layer 37 1 and the second optical wiring layer 36 2 , and a collector electrode 39 is formed on the collector contact layer 32. .
【0071】この実施例の半導体記憶装置の第2のエミ
ッタ電極382 から第1エミッタ電極381 までをたど
ると、第2のエミッタ電極382 −第2の光配線層36
2 −第2のエミッタ層352 −ベース層34−第1のエ
ミッタ層351 −第1の光配線層361 −ベース同導電
型層371 −第1のエミッタ電極381 となり、第2エ
ミッタ側には(p+ −n−p+ )、第1エミッタ側には
(p+ −n−n+ −p + )が接続される。The second emitter of the semiconductor memory device of this embodiment
Electrode 382To the first emitter electrode 381Follow up
Then, the second emitter electrode 382-Second optical wiring layer 36
2-Second emitter layer 352-Base layer 34-First layer
Mitter layer 351-First optical wiring layer 361-Base same conductivity
Mold layer 371-First emitter electrode 381Next, second
On the mitter side (p+-N-p+), On the first emitter side
(P+-N-n+-P +) Is connected.
【0072】図13(B)は、順方向のトンネルダイオ
ード(曲線a)と、順方向のツェナーダイオードの(曲
線d)を負荷とする回路の電圧電流特性(双安定状態)
を示している。第1のエミッタ電極381 を接地し、第
2のエミッタ電極382 をVccに接続して1V程度の
電位差を与えると、低電圧側安定点S1 と、高電圧側安
定点S 2 を有する双安定状態を示すが(曲線a)、第1
の光配線層361 を通して第1のエミッタ層351 とベ
ース層34にその半導体材料のエネルギーギャップ以上
のエネルギーを有する弱い光を照射すると、順方向のト
ンネルダイオードの電流が全体的に減少し、安定点を一
律に高電圧側に移動させ、高電圧側安定点S2 だけを有
する状態(曲線b)にすることができる。FIG. 13B shows a tunnel diode in the forward direction.
Of the forward zener diode (curve a)
Voltage-current characteristics of circuit with load on line d) (bistable state)
Is shown. First emitter electrode 381Ground to the first
2 emitter electrode 382Connected to Vcc
When a potential difference is applied, the low voltage side stable point S1And high voltage side
Fixed point S 2Shows a bistable state with (curve a), the first
Optical wiring layer 361Through the first emitter layer 351And
The energy gap of the semiconductor material in the source layer 34
When irradiated with weak light having the energy of
The current in the tunnel diode is reduced as a whole,
The high voltage side stable point S2Have only
The state (curve b) can be set.
【0073】また、第1の光配線層361 を通して第1
のエミッタ層351 とベース層34にその半導体材料の
エネルギーギャップ以上のエネルギーを有する強い光を
照射すると、順方向のトンネルダイオードの電流が全体
的に増加し、安定点を一律に低電圧側に移動させ、低電
圧側安定点S1 だけを有する状態(曲線c)にすること
ができる。[0073] The first through the first optical wiring layer 36 1
When the emitter layer 35 1 and the base layer 34 are irradiated with strong light having an energy larger than the energy gap of the semiconductor material, the current in the forward tunnel diode increases overall, and the stable point is uniformly set to the low voltage side. It can be moved to a state having only the low voltage side stable point S 1 (curve c).
【0074】このように、第1の光配線層361 を通し
て第1のエミッタ層351 とベース層34に照射する光
の強度を変えることによって、低電圧側安定点S1 と、
高電圧側安定点S2 を有する双安定状態(曲線a)と、
高電圧側安定点S2 だけを有する状態(曲線b)と、低
電圧側安定点S1 だけを有する状態(曲線c)の間で制
御することができ、この状態を1と0に対応させること
によって半導体記憶装置を実現することができる。As described above, by changing the intensity of the light irradiating the first emitter layer 35 1 and the base layer 34 through the first optical wiring layer 36 1 , the low voltage side stable point S 1 and
A bistable state (curve a) having a high voltage side stable point S 2 , and
It is possible to control between a state having only the high voltage side stable point S 2 (curve b) and a state having only the low voltage side stable point S 1 (curve c), and this state is made to correspond to 1 and 0. As a result, a semiconductor memory device can be realized.
【0075】この実施例の半導体記憶装置において、2
つのエミッタ層のうち1つのエミッタ層の上のみに、ベ
ース層と同じ導電型をもつ高濃度層形成した点が特徴で
あり、その特徴は、ベース層と同じ導電型をもつベース
同導電型層を有するエミッタ層(n型層)に光信号を照
射することによって双安定状態を変化させることができ
る比較的小型の半導体記憶装置を実現することである。
同ベース導電型層を有しないエミッタ層(n型層)に光
信号を照射しても、その負正抵抗特性にはほとんど影響
を与えないという特徴を有している。In the semiconductor memory device of this embodiment, 2
The feature is that a high-concentration layer having the same conductivity type as the base layer is formed on only one of the two emitter layers. The feature is that the base same conductivity type layer having the same conductivity type as the base layer. It is an object of the present invention to realize a relatively small semiconductor memory device capable of changing the bistable state by irradiating an emitter layer (n-type layer) having a light signal with an optical signal.
Even if an optical signal is applied to an emitter layer (n-type layer) that does not have the base conductivity type layer, the negative positive resistance characteristic is hardly affected.
【0076】(第8実施例)図14は、第8実施例の半
導体記憶装置の説明図であり、(A),(B)はエネル
ギーバンドを示し、(C)は記憶セルの配置を示してい
る。マルチエミッタ型ヘテロ接合バイポーラトランジス
タを用いた半導体記憶装置においては、その記憶情報を
読み出す方法としては、コレクタ電極に正のバイアス電
圧を印加したときのコレクタ電流の有無を検知すればよ
い。(Eighth Embodiment) FIG. 14 is an explanatory view of a semiconductor memory device of an eighth embodiment, (A) and (B) showing energy bands, and (C) showing arrangement of memory cells. ing. In a semiconductor memory device using a multi-emitter heterojunction bipolar transistor, the stored information can be read out by detecting the presence or absence of a collector current when a positive bias voltage is applied to the collector electrode.
【0077】すなわち、図14(A)に示されているよ
うに、マルチエミッタ型ヘテロ接合バイポーラトランジ
スタを用いた半導体記憶装置においては、2つのエミッ
タ間の電圧差が大きければ、大きなコレクタバイアス電
圧を印加すると、エミッタから電子が注入され、コレク
タ電流が流れるが、2つのエミッタ間の電圧差が小さけ
れば電流が流れないので、これによって記憶情報を読み
出すことができる。That is, as shown in FIG. 14A, in a semiconductor memory device using a multi-emitter type heterojunction bipolar transistor, if the voltage difference between two emitters is large, a large collector bias voltage is applied. When applied, electrons are injected from the emitter and a collector current flows, but if the voltage difference between the two emitters is small, no current flows, so that stored information can be read.
【0078】さらに、図14(B)に示されているよう
に、マルチエミッタ型ヘテロ接合バイポーラトランジス
タを用いた半導体記憶装置においては、ベース層に光を
照射することによっても、コレクタ電流が変化するた
め、ベース層に光を照射することによって記憶情報を読
み出すことができる。Further, as shown in FIG. 14B, in the semiconductor memory device using the multi-emitter heterojunction bipolar transistor, the collector current also changes by irradiating the base layer with light. Therefore, the stored information can be read by irradiating the base layer with light.
【0079】なお、光信号と電気信号の両者が入力され
た記憶セルの記憶情報のみを読みだすことができるた
め、記憶セルをマトリクス状に配置された複数の記憶情
報のうち指定した記憶セルの記憶情報を選択的に読み出
すができる。Since it is possible to read out only the storage information of the storage cell to which both the optical signal and the electric signal are input, the storage cell of the designated storage cell among the plurality of storage information arranged in a matrix. The stored information can be selectively read.
【0080】すなわち、図14(C)に示されているよ
うに、記憶セルM11,M12,M13,M21,M22,M23,
M31,M32,M33をX,Y軸上に規則的に配置し、X軸
方向に配置された記憶セルM11,M12,M13、またはM
21,M22,M23、またはM31,M32,M33に光信号hν
1 ,hν2 ,hν3 を印加し、M11,M21,M31、また
はM12,M22,M32、またはM13,M23,M33に電気的
信号ES1 ,ES2 ,ES3 を印加することによって、
その交点の記憶セルの記憶情報を選択的に読み出すがで
きる。That is, as shown in FIG. 14C, the memory cells M 11 , M 12 , M 13 , M 21 , M 22 , M 23 ,
M 31 , M 32 , M 33 are regularly arranged on the X and Y axes, and memory cells M 11 , M 12 , M 13 or M arranged in the X axis direction.
21 and M 22 , M 23 , or M 31 , M 32 , and M 33 receive an optical signal hν.
1 , hν 2 , hν 3 are applied, and electrical signals ES 1 , ES 2 , ES are applied to M 11 , M 21 , M 31 , or M 12 , M 22 , M 32 , or M 13 , M 23 , M 33. By applying 3 ,
The stored information of the storage cell at the intersection can be selectively read.
【0081】この場合、光信号はベース層に印加するこ
との他に、ヘテロ接合型バイポーラトランジスタのコレ
クタ層に印加することもできる。この図は、hν2 とE
S2 を印加して記憶セルM22を選択的に読みだしている
状態を示している。In this case, the optical signal can be applied not only to the base layer but also to the collector layer of the heterojunction bipolar transistor. This figure shows hν 2 and E
A state in which S 2 is applied and the memory cell M 22 is selectively read is shown.
【0082】さらに、高濃度のpnp接合またはnpn
接合と抵抗層を直列的に接続した双安定状態を有する装
置をアレー状に多数配列した半導体記憶装置に、X方向
およびY方向から光信号をn型層に照射することによっ
て記憶セルの記憶情報を変化させることができる。Furthermore, a high concentration pnp junction or npn
A semiconductor memory device in which a large number of devices having a bistable state, in which a junction and a resistance layer are connected in series, are arranged in an array, irradiates an n-type layer with an optical signal from the X direction and the Y direction to store information in a memory cell. Can be changed.
【0083】また、半導体記憶装置に、光信号と電気信
号の両者を印加することによって、記憶情報を変化させ
ることもできる。すなわち、この構造を用いると光信号
と電気信号の両方の信号が一致したときのみ記憶情報が
変化するため、光信号同志の加算、光信号と電気信号同
志の加算が可能になり、選択的に記憶情報の書換えを行
うことができる。Further, the stored information can be changed by applying both the optical signal and the electric signal to the semiconductor memory device. In other words, when this structure is used, the stored information changes only when both the optical signal and the electrical signal match, so it is possible to add the optical signals to each other and to add the optical signals to the electrical signals, and selectively. The stored information can be rewritten.
【0084】(第9実施例)図15は、第9実施例の半
導体論理回路装置の説明図であり、(A)半導体論理回
路装置のは構造を示し、(B)はその回路を示し、
(C)は電圧電流特性を示し、(D)は真理値表を示し
ている。この図の31はInP半絶縁性基板、32はコ
レクタコンタクト層、33はコレクタ層、34はベース
層、351 は第1のエミッタ層、352 は第2のエミッ
タ層、361 は第1の光配線層、362 は第2の光配線
層、371 はベース同導電型層、381 は第1のエミッ
タ電極、382 は第2のエミッタ電極、39はコレクタ
電極である。(Ninth Embodiment) FIG. 15 is an explanatory view of a semiconductor logic circuit device of a ninth embodiment, (A) shows the structure of the semiconductor logic circuit device, and (B) shows its circuit.
(C) shows voltage-current characteristics, and (D) shows a truth table. In the figure, 31 is an InP semi-insulating substrate, 32 is a collector contact layer, 33 is a collector layer, 34 is a base layer, 35 1 is a first emitter layer, 35 2 is a second emitter layer, and 36 1 is a first emitter layer. Optical interconnection layer, 36 2 is a second optical interconnection layer, 37 1 is a base same conductivity type layer, 38 1 is a first emitter electrode, 38 2 is a second emitter electrode, and 39 is a collector electrode.
【0085】この実施例の半導体論理回路装置において
は、InP半絶縁性基板31の上に、厚さ300nm、
不純物濃度5×1018cm-3のn−InGaAsからな
るコレクタコンタクト層32が形成され、その上に厚さ
300nm、不純物濃度3×1016cm-3のn−InG
aAsからなるコレクタ層33が形成され、その上に厚
さ100nm、不純物濃度5×1019cm-3のp−In
GaAsからなるベース層34が形成され、その上に厚
さ200nm、不純物濃度1×1019cm-3のn−In
AlAsからなる第1のエミッタ層351 と第2のエミ
ッタ層352 が形成され、その上に厚さ150nm、不
純物濃度5×1019cm-3のn−InGaAsからなる
第1の光配線層361 と第2の光配線層362 が形成さ
れ、第1の光配線層361 の上にベース同導電型層37
1 が形成され、ベース同導電型層371 と第2の光配線
層362 の上に第1のエミッタ電極381 と第2のエミ
ッタ電極382 が形成され、コレクタコンタクト層32
の上にコレクタ電極39が形成されている。In the semiconductor logic circuit device of this embodiment, a thickness of 300 nm is formed on the InP semi-insulating substrate 31.
A collector contact layer 32 made of n-InGaAs having an impurity concentration of 5 × 10 18 cm −3 is formed, and an n-InG having a thickness of 300 nm and an impurity concentration of 3 × 10 16 cm −3 is formed thereon.
A collector layer 33 made of aAs is formed on the p-In layer having a thickness of 100 nm and an impurity concentration of 5 × 10 19 cm −3.
A base layer 34 made of GaAs is formed, on which n-In having a thickness of 200 nm and an impurity concentration of 1 × 10 19 cm −3 is formed.
A first emitter layer 35 1 and a second emitter layer 35 2 made of AlAs are formed, and a first optical wiring layer made of n-InGaAs having a thickness of 150 nm and an impurity concentration of 5 × 10 19 cm −3 is formed thereon. 36 1 and the second optical wiring layer 36 2 are formed, and the base same conductivity type layer 37 is formed on the first optical wiring layer 36 1.
1 is formed, the first emitter electrode 38 1 and the second emitter electrode 38 2 are formed on the base same conductivity type layer 37 1 and the second optical wiring layer 36 2 , and the collector contact layer 32 is formed.
A collector electrode 39 is formed on.
【0086】この実施例の半導体論理回路装置の第2エ
ミッタ電極382 から第1のエミッタ電極381 までを
たどると、第2エミッタ側には(p+ −n−p+ )、第
1エミッタ側には(p+ −n−n+ −p+ )が接続され
る。図15(B)はこの半導体論理回路装置の回路を示
している。If the second emitter electrode 38 2 to the first emitter electrode 38 1 of the semiconductor logic circuit device of this embodiment are traced, (p + -n-p + ) is present on the second emitter side. (P + -n-n + -p + ) is connected to the side. FIG. 15B shows a circuit of this semiconductor logic circuit device.
【0087】図15(C)は、順方向のトンネルダイオ
ード(曲線a)と、順方向のツェナーダイオードの(曲
線d)を負荷とする回路の電圧電流特性(双安定状態)
を示している。第1のエミッタ電極381 を接地し、第
2のエミッタ電極382 をVccに接続すると、低電圧
側安定点S1 と、高電圧側安定点S2 を有する双安定状
態を示すが(曲線a)、第1の光配線層361 を通して
第1のエミッタ層351 とベース層34にその半導体材
料のエネルギーギャップ以上のエネルギーを有する弱い
光を照射すると、順方向のトンネルダイオードの電流が
全体的に減少し、安定点が一律に高電圧側に移動し、高
電圧側安定点S2 だけを有する状態(曲線b)になる。FIG. 15C shows a voltage-current characteristic (bistable state) of a circuit having a forward tunnel diode (curve a) and a forward Zener diode (curve d) as a load.
Is shown. When the first emitter electrode 38 1 is grounded and the second emitter electrode 38 2 is connected to Vcc, a bistable state having a low voltage side stable point S 1 and a high voltage side stable point S 2 is shown (curve a), when the first emitter layer 35 1 and the base layer 34 are irradiated with weak light having an energy larger than the energy gap of the semiconductor material through the first optical wiring layer 36 1 , the forward tunnel diode current is entirely And the stable point is uniformly moved to the high voltage side, and the state has only the high voltage side stable point S 2 (curve b).
【0088】また、第1の光配線層361 を通して第1
のエミッタ層351 とベース層34にその半導体材料の
エネルギーギャップ以上のエネルギーを有する強い光を
照射すると、順方向のトンネルダイオードの電流が全体
的に増加し、安定点を一律に低電圧側に移動し、低電圧
側安定点S1 だけを有する状態(曲線c)になる。[0088] The first through the first optical wiring layer 36 1
When the emitter layer 35 1 and the base layer 34 are irradiated with strong light having an energy larger than the energy gap of the semiconductor material, the current in the forward tunnel diode increases overall, and the stable point is uniformly set to the low voltage side. It moves and becomes a state having only the low voltage side stable point S 1 (curve c).
【0089】このように、第1の光配線層361 を通し
て第1のエミッタ層351 とベース層34に照射する光
の強度を変えることによって、安定点を、低電圧側安定
点S 1 と高電圧側安定点S2 を有する双安定状態(曲線
a)と、高電圧側安定点S2だけを有する状態(曲線
b)と、低電圧側安定点S1 だけを有する状態(曲線
c)の間で制御することができ、この状態を1と0に対
応させることによって半導体論理回路装置を実現するこ
とができる。Thus, the first optical wiring layer 361Through
The first emitter layer 351And the light that irradiates the base layer 34
By changing the strength of the stable point, stable on the low voltage side
Point S 1And high voltage side stable point S2A bistable state (curve
a) and stable point S on the high voltage side2With only (curve
b) and the low voltage side stable point S1With only (curve
It can be controlled between c) and this state is paired with 1 and 0.
To realize a semiconductor logic circuit device.
You can
【0090】図15(D)はこの実施例の半導体論理回
路装置の真理値表を示しているが、第1の光配線層36
1 を通して第1のエミッタ層351 とベース層34にそ
の半導体材料のエネルギーギャップ以上のエネルギーを
有する強い光を照射しFIG. 15D shows the truth table of the semiconductor logic circuit device of this embodiment. The first optical wiring layer 36 is shown in FIG.
The strong light is irradiated with a first energy gap than the energy of the semiconductor material in the emitter layer 35 1 and the base layer 34 throughout the
〔0〕、同時に、第2の光配線層
362 を通して第2のエミッタ層352 とベース層34
に光を照射する[0] At the same time, the second emitter layer 35 2 and the base layer 34 are passed through the second optical wiring layer 36 2 .
Illuminate the
〔0〕と、その出力電圧は〔1〕にな
る。When [0], the output voltage becomes [1].
【0091】また、第1のエミッタ層351 とベース層
34に強い光を照射しFurther, the first emitter layer 35 1 and the base layer 34 are irradiated with strong light.
〔0〕、第2のエミッタ層352
とベース層34に光を照射しない〔1〕と、その出力電
圧は維持される(hold)ことになる。[0], second emitter layer 35 2
When the base layer 34 is not irradiated with light [1], its output voltage is held.
【0092】また、第1のエミッタ層351 とベース層
34に強い光を照射せず〔1〕、同時に、第2のエミッ
タ層352 とベース層34に光を照射しない〔1〕は
〔1〕になる。In addition, the strong light is not applied to the first emitter layer 35 1 and the base layer 34 [1], and at the same time, the light is not applied to the second emitter layer 35 2 and the base layer 34 [1]. 1].
【0093】この実施例の半導体論理回路装置において
は、第1のエミッタ電極381 を接地し、第2のエミッ
タ電極に正の電圧Vccを接続して双安定状態を形成
し、コレクタに負荷抵抗を挟んで正の電源を接続し、コ
レクタ電極39と負荷抵抗Rの間から出力信号を取り出
すことによって、順序回路を形成することができる。In the semiconductor logic circuit device of this embodiment, the first emitter electrode 38 1 is grounded, the positive voltage Vcc is connected to the second emitter electrode to form a bistable state, and the collector has a load resistance. A sequential circuit can be formed by connecting a positive power supply with the pin in between and extracting an output signal from between the collector electrode 39 and the load resistor R.
【0094】この場合に第1のエミッタ電極側のp+ n
+ np+ のn層とn+ 層に、2つの光信号hν1 とhν
2 を印加し、2つの光信号がともにオンあるいはオフの
ときだけ、出力が変化するように2つのエミッタ電極間
の電圧を調整しておけば、光信号に対する状態保持回路
を形成することができる。In this case, p + n on the side of the first emitter electrode
Two optical signals hν 1 and hν on the n layer and the n + layer of + np +
By applying 2 and adjusting the voltage between the two emitter electrodes so that the output changes only when both of the two optical signals are on or off, a state holding circuit for the optical signal can be formed. .
【0095】さらに、この半導体論理回路装置におい
て、ベース層あるいはコレクタ層にも光信号を印加する
ようにしておけば、ベース層に光クロックが入ったとき
だけ出力信号を取り出すことができる。Further, in this semiconductor logic circuit device, if the optical signal is applied to the base layer or the collector layer, the output signal can be taken out only when the optical clock is input to the base layer.
【0096】[0096]
【発明の効果】以上説明したように、本発明の半導体記
憶装置によると、比較的簡単な製造工程で、比較的単純
な構成をもち、光信号または電気信号によって情報を書
き込み、また、読み出すことができる半導体記憶装置を
提供することができ、この半導体記憶装置を用いると、
光信号による情報の並列処理が可能になるため、従来の
電気信号による半導体記憶装置と比較してアクセス時間
を著しく短縮させることができ、その結果、大きな情報
処理能力をもたせることが可能になる。As described above, according to the semiconductor memory device of the present invention, the semiconductor memory device has a relatively simple structure and a relatively simple structure, and information can be written and read by an optical signal or an electrical signal. It is possible to provide a semiconductor memory device capable of
Since parallel processing of information by an optical signal becomes possible, access time can be significantly shortened as compared with a conventional semiconductor memory device by an electric signal, and as a result, a large information processing capability can be provided.
【0097】また、本発明の半導体論理回路装置による
と、印加する2つの光信号の強度を変えることによっ
て、安定点を、低電圧側安定点と高電圧側安定点の間で
制御することができ、この状態を1と0に対応させるこ
とによって半導体論理回路装置を実現することができ
る。Further, according to the semiconductor logic circuit device of the present invention, the stable point can be controlled between the low voltage side stable point and the high voltage side stable point by changing the intensities of the two optical signals to be applied. It is possible to realize a semiconductor logic circuit device by making this state correspond to 1 and 0.
【図1】トンネルダイオードの電圧電流特性説明図
(1)であり、(A)〜(C)はエネルギーバンドを示
している。FIG. 1 is a voltage-current characteristic explanatory diagram (1) of a tunnel diode, and (A) to (C) show energy bands.
【図2】トンネルダイオードの電圧電流特性説明図
(2)であり、(D),(E)はエネルギーバンドを示
し、(F)は電圧電流特性を示している。FIG. 2 is a diagram (2) illustrating a voltage-current characteristic of a tunnel diode, in which (D) and (E) show an energy band, and (F) shows a voltage-current characteristic.
【図3】負荷を変えたときのトンネルダイオードの電圧
電流特性図(1)であり、(A)〜(C)は各負荷の電
圧電流特性を示している。FIG. 3 is a voltage-current characteristic diagram (1) of the tunnel diode when the load is changed, and (A) to (C) show the voltage-current characteristic of each load.
【図4】負荷を変えたときのトンネルダイオードの電圧
電流特性図(2)であり、(D),(E)は各負荷の電
圧電流特性を示している。FIG. 4 is a voltage-current characteristic diagram (2) of the tunnel diode when the load is changed, and (D) and (E) show the voltage-current characteristic of each load.
【図5】トンネルダイオードの印加電圧を変えた場合の
電圧電流特性図であり、(A)は印加電圧が低い場合、
(B)は印加電圧が高い場合の電圧電流特性を示してい
る。FIG. 5 is a voltage-current characteristic diagram when the applied voltage of the tunnel diode is changed, and FIG.
(B) shows the voltage-current characteristics when the applied voltage is high.
【図6】第1実施例の半導体記憶装置の説明図である。FIG. 6 is an explanatory diagram of a semiconductor memory device according to a first embodiment.
【図7】第2実施例の半導体記憶装置の説明図であり、
(A)はエネルギーバンドを示し、(B)は電圧電流特
性を示している。FIG. 7 is an explanatory diagram of a semiconductor memory device according to a second embodiment,
(A) shows an energy band, and (B) shows a voltage-current characteristic.
【図8】第2実施例の半導体記憶装置に光を照射した場
合の電圧電流特性図である。FIG. 8 is a voltage-current characteristic diagram when the semiconductor memory device of the second embodiment is irradiated with light.
【図9】第3実施例の半導体記憶装置の説明図であり、
(A)は電圧電流特性を示し、(B)は回路図を示して
いる。FIG. 9 is an explanatory diagram of a semiconductor memory device according to a third embodiment,
(A) shows voltage-current characteristics, and (B) shows a circuit diagram.
【図10】第4実施例の半導体記憶装置の説明図であ
り、(A)は半導体記憶装置の構成を示し、(B)はそ
の電圧電流特性を示している。FIG. 10 is an explanatory diagram of a semiconductor memory device according to a fourth embodiment, where (A) shows the configuration of the semiconductor memory device and (B) shows its voltage-current characteristics.
【図11】第5実施例の半導体記憶装置の説明図であ
り、(A)は半導体記憶装置の構成を示し、(B)はそ
の電圧電流特性を示している。FIG. 11 is an explanatory diagram of a semiconductor memory device according to a fifth embodiment, where (A) shows the configuration of the semiconductor memory device and (B) shows its voltage-current characteristics.
【図12】第6実施例の半導体記憶装置の説明図であ
り、(A)は半導体記憶装置の構成を示し、(B)はそ
の回路を示している。FIG. 12 is an explanatory diagram of a semiconductor memory device according to a sixth embodiment, where (A) shows the configuration of the semiconductor memory device and (B) shows its circuit.
【図13】第7実施例の半導体記憶装置の説明図であ
り、(A)は半導体記憶装置の構成を示し、(B)はそ
の電圧電流特性を示している。FIG. 13 is an explanatory diagram of a semiconductor memory device according to a seventh embodiment, where (A) shows the configuration of the semiconductor memory device and (B) shows its voltage-current characteristics.
【図14】第8実施例の半導体記憶装置の説明図であ
り、(A),(B)はエネルギーバンドを示し、(C)
は記憶セルの配置を示している。FIG. 14 is an explanatory diagram of a semiconductor memory device according to an eighth embodiment, in which (A) and (B) show energy bands, and (C).
Indicates the arrangement of memory cells.
【図15】第9実施例の半導体論理回路装置の説明図で
あり、(A)半導体論理回路装置のは構造を示し、
(B)はその回路を示し、(C)は電圧電流特性を示
し、(D)は真理値表を示している。FIG. 15 is an explanatory diagram of a semiconductor logic circuit device of a ninth embodiment, showing the structure of (A) semiconductor logic circuit device,
(B) shows the circuit, (C) shows the voltage-current characteristic, and (D) shows the truth table.
1 InP半絶縁性基板 2 コレクタコンタクト層 3 コレクタ層 4 ベース層 51 第1のエミッタ層 52 第2のエミッタ層 61 第1のエミッタコンタクト層 62 第2のエミッタコンタクト層 71 第1のエミッタ電極 72 第2のエミッタ電極 8 コレクタ電極 11 InP半絶縁性基板 12 コレクタコンタクト層 13 コレクタ層 14 ベース層 151 第1のエミッタ層 152 第2のエミッタ層 161 第1の光配線層 162 第2の配線層 171 第1のベース導電型層 172 第2のベース導電型層 181 第1のエミッタ電極 182 第2のエミッタ電極 19 コレクタ電極 21 InP半絶縁性基板 22 コレクタ層 23 ベース層 241 第1のエミッタ層 242 第2のエミッタ層 243 第3のエミッタ層 244 第4のエミッタ層 251 第1のエミッタコンタクト層 252 第2のエミッタコンタクト層 253 第3のエミッタコンタクト層 254 第4のエミッタコンタクト層 261 第1のエミッタ電極 262 第2のエミッタ電極 263 第3のエミッタ電極 264 第4のエミッタ電極 27 ベース電極 28 コレクタ電極 31 InP半絶縁性基板 32 コレクタコンタクト層 33 コレクタ層 34 ベース層 351 第1のエミッタ層 352 第2のエミッタ層 361 第1の光配線層 362 第2の光配線層 371 ベース同導電型層 381 第1のエミッタ電極 382 第2のエミッタ電極 39 コレクタ電極1 InP Semi-insulating Substrate 2 Collector Contact Layer 3 Collector Layer 4 Base Layer 5 1 First Emitter Layer 5 2 Second Emitter Layer 6 1 First Emitter Contact Layer 6 2 Second Emitter Contact Layer 7 1 1st Emitter electrode 7 2 second emitter electrode 8 collector electrode 11 InP semi-insulating substrate 12 collector contact layer 13 collector layer 14 base layer 15 1 first emitter layer 15 2 second emitter layer 16 1 first optical wiring Layer 16 2 Second wiring layer 17 1 First base conductivity type layer 17 2 Second base conductivity type layer 18 1 First emitter electrode 18 2 Second emitter electrode 19 Collector electrode 21 InP semi-insulating substrate 22 Collector layer 23 Base layer 24 1 First emitter layer 24 2 Second emitter layer 24 3 Third emitter layer 24 4 Fourth emitter layer 25 1 First emitter layer Ntakuto layer 25 2 second emitter contact layer 25 3 third emitter contact layer 25 4 fourth emitter contact layer 26 1 first emitter electrode 26 2 second emitter electrode 26 3 third emitter electrode 26 4 second 4 emitter electrode 27 base electrode 28 collector electrode 31 InP semi-insulating substrate 32 collector contact layer 33 collector layer 34 base layer 35 1 first emitter layer 35 2 second emitter layer 36 1 first optical wiring layer 36 2 Second optical wiring layer 37 1 Base same conductivity type layer 38 1 First emitter electrode 38 2 Second emitter electrode 39 Collector electrode
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 FI 技術表示箇所 H01L 27/082 Continuation of front page (51) Int.Cl. 6 Identification number Office reference number FI technical display area H01L 27/082
Claims (21)
度が有効状態密度以上であり負性抵抗特性を有するトン
ネルダイオードと、トンネルダイオード、オーム性抵抗
素子、ショットキーダイオード、定電流源等を負荷とす
る回路によって形成される双安定状態を、該pn接合
に、該pn接合を構成する半導体のバンドギャップ以上
のエネルギーをもつ光を照射することによって制御する
ことを特徴とする半導体記憶装置。1. A tunnel diode having a negative resistance characteristic in which an impurity concentration of each semiconductor forming a pn junction is equal to or higher than an effective state density, and a load such as a tunnel diode, an ohmic resistance element, a Schottky diode, and a constant current source. The semiconductor storage device is characterized in that the bistable state formed by the circuit is controlled by irradiating the pn junction with light having energy higher than the band gap of the semiconductor forming the pn junction.
の不純物濃度が有効状態密度以上であり負性抵抗特性を
有する半導体素子と、トンネルダイオード、オーム性抵
抗素子、ショットキーダイオード、定電流源等を負荷と
する回路によって形成される双安定状態を、該半導体素
子に、該半導体素子を構成する半導体のバンドギャップ
以上のエネルギーをもつ光を照射することによって制御
することを特徴とする半導体記憶装置。2. A semiconductor device having a negative resistance characteristic in which an impurity concentration of each semiconductor of a pnp junction or an npn junction is equal to or higher than an effective state density, a tunnel diode, an ohmic resistance element, a Schottky diode, a constant current source, and the like. A semiconductor memory device, wherein a bistable state formed by a circuit serving as a load is controlled by irradiating the semiconductor element with light having energy higher than a band gap of a semiconductor forming the semiconductor element.
度が有効状態密度以上であり負性抵抗特性を有するトン
ネルダイオードと、npn型またはpnp型のバイポー
ラトランジスタを負荷とする回路によって形成される双
安定状態を、該pn接合に、該pn接合を構成する半導
体のバンドギャップ以上のエネルギーをもつ光を照射す
ることによって制御することを特徴とする半導体記憶装
置。3. A dual diode formed by a tunnel diode having a negative resistance characteristic in which an impurity concentration of each semiconductor forming a pn junction is equal to or higher than an effective state density, and a circuit using an npn-type or pnp-type bipolar transistor as a load. A semiconductor memory device, wherein a stable state is controlled by irradiating the pn junction with light having energy higher than a band gap of a semiconductor forming the pn junction.
の不純物濃度が有効状態密度以上であり負性抵抗特性を
有する半導体素子と、npn接合またはpnp接合を有
するバイポーラトランジスタを負荷とする回路によって
形成される双安定状態を、該半導体素子に、該半導体素
子を構成する半導体のバンドギャップ以上のエネルギー
をもつ光を照射することによって制御することを特徴と
する半導体記憶装置。4. A semiconductor device having a negative resistance characteristic in which an impurity concentration of each semiconductor of a pnp junction or an npn junction is equal to or higher than an effective state density, and a circuit which uses a bipolar transistor having an npn junction or a pnp junction as a load. A semiconductor memory device, wherein the bistable state is controlled by irradiating the semiconductor element with light having energy higher than a band gap of a semiconductor forming the semiconductor element.
度が有効状態密度以上であり負性抵抗特性を有するトン
ネルダイオードと、npn接合またはpnp接合を有す
るバイポーラトランジスタを負荷とする回路によって形
成される双安定状態を、該バイポーラトランジスタに、
該バイポーラトランジスタを構成する半導体のバンドギ
ャップ以上のエネルギーをもつ光を照射することによっ
て制御することを特徴とする半導体記憶装置。5. A tunnel diode having a negative resistance characteristic in which an impurity concentration of each semiconductor forming a pn junction is equal to or higher than an effective state density, and a circuit using a bipolar transistor having an npn junction or a pnp junction as a load. A bistable state in the bipolar transistor,
A semiconductor memory device, which is controlled by irradiating light having energy higher than a band gap of a semiconductor forming the bipolar transistor.
の不純物濃度が有効状態密度以上であり負性抵抗特性を
有する半導体素子と、npn接合またはpnp接合を有
するバイポーラトランジスタを負荷とする回路によって
形成される双安定状態を、該バイポーラトランジスタ
に、該バイポーラトランジスタを構成する半導体のバン
ドギャップ以上のエネルギーをもつ光を照射することに
よって制御することを特徴とする半導体記憶装置。6. A semiconductor element having a negative resistance characteristic in which an impurity concentration of each semiconductor of a pnp junction or an npn junction is equal to or higher than an effective state density, and a circuit which uses a bipolar transistor having an npn junction or a pnp junction as a load A semiconductor memory device characterized in that the bistable state is controlled by irradiating the bipolar transistor with light having an energy larger than a band gap of a semiconductor forming the bipolar transistor.
を照射して双安定状態を制御することを特徴とする請求
項1から請求項6までのいずれか1項に記載された半導
体記憶装置。7. A semiconductor memory according to claim 1, wherein a semiconductor element having a negative characteristic and a load are irradiated with light to control a bistable state. apparatus.
点を移動して、記憶情報を変化させることを特徴とする
請求項1から請求項6までのいずれか1項に記載された
半導体記憶装置。8. The semiconductor memory according to claim 1, wherein a stable point in a bistable state is moved by the irradiation intensity of light to change stored information. apparatus.
第2導電型の共通のベース層と、第1導電型の共通のコ
レクタ層を有し、該エミッタ層とベース層の不純物濃度
が有効状態密度以上であるマルチエミッタ型ヘテロ接合
バイポーラトランジスタを用いたことを特徴とする請求
項1から第6項までのいずれか1項に記載された半導体
記憶装置。9. Two or more emitter layers of the first conductivity type,
A multi-emitter heterojunction bipolar transistor having a common base layer of the second conductivity type and a common collector layer of the first conductivity type, and the impurity concentration of the emitter layer and the base layer is equal to or higher than the effective state density is used. 7. The semiconductor memory device according to claim 1, wherein the semiconductor memory device is a semiconductor memory device.
構成する半導体のバンドギャップ以上のエネルギーをも
つ弱い光を照射したときと、強い光を照射したときのピ
ーク電流と、バレー電流の変化によって記憶情報を書き
換え、コレクタ電極に正の電圧を印加した時のコレクタ
電流の有無によって、該記憶情報の読み出しを行うこと
を特徴とする請求項2、請求項4または請求項6に記載
された半導体記憶装置。10. A pnp or npn junction is memorized by a change in peak current and valley current when weak light having energy higher than a band gap of a semiconductor forming the junction is irradiated and when strong light is irradiated. 7. The semiconductor memory according to claim 2, wherein the stored information is read out depending on the presence or absence of a collector current when the information is rewritten and a positive voltage is applied to the collector electrode. apparatus.
と、負荷であるnpn接合またはpnp整合を有するパ
イポーラトランジスタのp型層またはn型層を共通化す
ることを特徴とする請求項3または請求項5に記載され
た半導体記憶装置。11. A tunnel diode having a pn junction and a p-type layer or an n-type layer of a bipolar transistor having an npn junction or pnp matching, which is a load, are commonly used. The semiconductor memory device described in.
を照射することによって、記憶情報の書き換えを行うこ
とを特徴とする請求項10に記載された半導体記憶装
置。12. The semiconductor memory device according to claim 10, wherein stored information is rewritten by irradiating the common p-type layer or n-type layer with light.
ラトランジスタのエミッタ層の上に、ベース層と同じ導
電型の高不純物濃度を有するベース同導電型層が形成さ
れ、該ベース同導電型層の上にエミッタ電極が形成され
ていることを特徴とする請求項8に記載された半導体記
憶装置。13. A base same conductivity type layer having a high impurity concentration of the same conductivity type as the base layer is formed on an emitter layer of a multi-emitter heterojunction bipolar transistor, and the emitter is formed on the base same conductivity type layer. The semiconductor memory device according to claim 8, wherein an electrode is formed.
に光を照射することにより、ランダムな情報の書き込み
ができることを特徴とする請求項12に記載された半導
体記憶装置。14. The semiconductor memory device according to claim 12, wherein random information can be written by independently irradiating two or more emitter layers with light.
ラトランジスタにおいて、一方のエミッタ層の上にはベ
ース層と同じ導電型の高不純物濃度を有するベース同導
電型層が形成され、他方のエミッタ層の上には該ベース
同導電型層が形成されていることを特徴とする請求項8
に記載された半導体記憶装置。15. In a multi-emitter heterojunction bipolar transistor, a base same conductivity type layer having the same conductivity type as the base layer and having a high impurity concentration is formed on one emitter layer, and on the other emitter layer. The base of the same conductivity type layer is formed on the substrate.
The semiconductor memory device described in.
イアス電圧を印加するか、ベース層に、該ベース層を構
成する半導体のバンドギャップより大きいエネルギーを
もつ光を照射するか、または、該バイアス電圧と光を同
時に印加することによって記憶情報の読み出しを行うこ
とを特徴とする請求項1から請求項14までのいずれか
1項に記載された半導体記憶装置。16. A positive bias voltage is applied between the collector layer and the emitter layer, the base layer is irradiated with light having an energy larger than the band gap of a semiconductor forming the base layer, or 15. The semiconductor memory device according to claim 1, wherein stored information is read by applying a bias voltage and light at the same time.
か1項に記載された複数の半導体記憶装置をアレイ状に
配列し、光信号による情報の書き込み、読み出しを行う
ことを特徴とする半導体記憶装置。17. A semiconductor characterized in that a plurality of semiconductor memory devices according to any one of claims 1 to 15 are arranged in an array, and information is written and read by an optical signal. Storage device.
置において、一方のエミッタ電極を接地し、他方のエミ
ッタ電極に正の電圧を印加して双安定状態を形成し、コ
レクタ電極に負荷抵抗を介して正の電源を接続し、該コ
レクタと負荷抵抗の接続点に出力端子を接続し、第1エ
ミッタ電極が接続されているエミッタ層に、該エミッタ
層を形成する半導体のバンドギャップより大きいエネル
ギーをもつ光を照射することによって安定状態を制御
し、出力端子に生じる電圧によって該安定状態の読み出
しを行うことを特徴とする半導体論理回路装置。18. The semiconductor memory device according to claim 14, wherein one emitter electrode is grounded, a positive voltage is applied to the other emitter electrode to form a bistable state, and a load resistance is applied to the collector electrode. A positive power source is connected via an output terminal to the connection point between the collector and the load resistor, and the emitter layer to which the first emitter electrode is connected has an energy larger than the band gap of the semiconductor forming the emitter layer. The semiconductor logic circuit device is characterized in that the stable state is controlled by irradiating light having a constant value, and the stable state is read by the voltage generated at the output terminal.
して出力信号を取り出すことを特徴とする請求項17に
記載された半導体論理回路装置。19. The semiconductor logic circuit device according to claim 17, wherein an output signal is taken out in synchronization with an optical clock applied to the base layer.
体の不純物濃度が有効状態密度以上であり負性抵抗特性
を有する半導体素子と、トンネルダイオード、オーム性
抵抗素子、ショットキーダイオード、npn接合または
pnp接合を有するバイポーラトランジスタ、定電流源
等を負荷とする回路によって形成される双安定状態を、
該半導体素子に、該半導体素子を構成する半導体のバン
ドギャップ以上のエネルギーをもつ光を照射することに
より制御する半導体記憶装置をアレー状に配列し、各半
導体記憶装置に、X軸、Y軸の各方向から、該負性抵抗
特性を有する半導体素子または負荷であるバイポーラト
ランジスタを構成するバンドギャップ以上のエネルギー
をもつ光信号を照射して双安定状態を制御することを特
徴とする半導体記憶装置。20. A semiconductor element having a negative resistance characteristic in which the impurity concentration of each semiconductor of the pnp junction or the npn junction is equal to or higher than the effective state density, and a tunnel diode, an ohmic resistance element, a Schottky diode, an npn junction or a pnp junction. A bistable state formed by a circuit having a bipolar transistor having a constant current source as a load,
Semiconductor memory devices that are controlled by irradiating the semiconductor elements with light having an energy larger than the band gap of a semiconductor forming the semiconductor elements are arranged in an array, and each semiconductor memory device has an X-axis and a Y-axis. A semiconductor memory device, characterized in that a bistable state is controlled by irradiating an optical signal having an energy larger than a bandgap which constitutes a semiconductor element having a negative resistance characteristic or a bipolar transistor which is a load from each direction.
体の不純物濃度が有効状態密度以上であり負性抵抗特性
を有する半導体素子と、トンネルダイオード、オーム性
抵抗素子、ショットキーダイオード、npn接合または
pnp接合を有するバイポーラトランジスタ、定電流源
等を負荷とする回路によって形成される双安定状態を、
該半導体素子に、該半導体素子を構成する半導体のバン
ドギャップ以上のエネルギーをもつ光を照射することに
より制御する半導体記憶装置をアレー状に配列し、各半
導体記憶装置に、X軸方向から該負性抵抗特性を有する
半導体素子または負荷であるバイポーラトランジスタを
構成するバンドギャップ以上のエネルギーをもつ光信号
を照射し、Y軸方向から電気的信号を印加して双安定状
態を制御することを特徴とする半導体記憶装置。21. A semiconductor element having a negative resistance characteristic in which the impurity concentration of each semiconductor of the pnp junction or the npn junction is equal to or higher than the effective state density, and a tunnel diode, an ohmic resistance element, a Schottky diode, an npn junction or a pnp junction. A bistable state formed by a circuit having a bipolar transistor having a constant current source as a load,
Semiconductor memory devices that are controlled by irradiating the semiconductor elements with light having energy higher than the band gap of a semiconductor forming the semiconductor elements are arranged in an array, and the semiconductor memory devices are arranged in the negative direction from the X-axis direction. Characterized in that a bistable state is controlled by irradiating an optical signal having an energy larger than a bandgap forming a semiconductor element having a resistance characteristic or a bipolar transistor as a load, and applying an electrical signal from the Y-axis direction. Semiconductor memory device.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7065493A JPH08264726A (en) | 1995-03-24 | 1995-03-24 | Semiconductor memory and semiconductor logic circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7065493A JPH08264726A (en) | 1995-03-24 | 1995-03-24 | Semiconductor memory and semiconductor logic circuit |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH08264726A true JPH08264726A (en) | 1996-10-11 |
Family
ID=13288680
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP7065493A Withdrawn JPH08264726A (en) | 1995-03-24 | 1995-03-24 | Semiconductor memory and semiconductor logic circuit |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH08264726A (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2012017746A1 (en) * | 2010-08-03 | 2012-02-09 | 株式会社日立製作所 | Semiconductor device, method for manufacturing same, and nonvolatile semiconductor memory device |
-
1995
- 1995-03-24 JP JP7065493A patent/JPH08264726A/en not_active Withdrawn
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2012017746A1 (en) * | 2010-08-03 | 2012-02-09 | 株式会社日立製作所 | Semiconductor device, method for manufacturing same, and nonvolatile semiconductor memory device |
JP2012033834A (en) * | 2010-08-03 | 2012-02-16 | Hitachi Ltd | Semiconductor device, manufacturing method of the same and nonvolatile semiconductor storage device |
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