JPH08264480A - Method of fabricating semiconductor device - Google Patents
Method of fabricating semiconductor deviceInfo
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- JPH08264480A JPH08264480A JP6121395A JP6121395A JPH08264480A JP H08264480 A JPH08264480 A JP H08264480A JP 6121395 A JP6121395 A JP 6121395A JP 6121395 A JP6121395 A JP 6121395A JP H08264480 A JPH08264480 A JP H08264480A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、埋め込み型電極・配
線、即ち、絶縁膜に電極・配線パターンの溝を形成し、
そこに金属を埋め込んで形成した埋め込み型電極・配線
をもつ半導体装置を製造するのに好適な方法に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention provides a buried electrode / wiring, that is, a groove of an electrode / wiring pattern formed in an insulating film.
The present invention relates to a method suitable for manufacturing a semiconductor device having a buried electrode / wiring formed by burying a metal therein.
【０００２】現在、半導体装置に広く用いられている電
極・配線は、Ｗ膜やＡｌ膜などをエッチングしてパター
ン化することに依って形成しているが、種々な利点があ
ることから、埋め込み型の電極・配線が多用される傾向
にあり、その研究・開発が進められているところであ
る。Currently, electrodes and wirings widely used in semiconductor devices are formed by etching and patterning a W film, an Al film, etc., but since they have various advantages, they are buried. Type electrodes and wires tend to be used frequently, and their research and development are underway.
【０００３】然しながら、未だ、信頼性、或いは、量産
性の面で問題があるので、その問題を解消しなければな
らず、本発明は、その要求に応えることができる。However, since there is still a problem in reliability or mass productivity, the problem must be solved, and the present invention can meet the demand.
【０００４】[0004]
【従来の技術】現在、半導体装置に作り込まれている電
極・配線は、Ｗ膜或いはＡｌ膜（Ａｌ或いはＡｌ−Ｃｕ
−Ｔｉ或いはＡｌ−Ｃｕ−Ｓｉなどの膜）をエッチング
することで形成している（以下、このような電極・配線
を平面型電極・配線とする）。2. Description of the Related Art Currently, electrodes and wirings built into semiconductor devices are W films or Al films (Al or Al-Cu).
-Ti or Al-Cu-Si film) is formed by etching (hereinafter, such electrodes / wirings are referred to as planar electrodes / wirings).
【０００５】また、近年、絶縁膜をエッチングするなど
して、電極・配線パターンの溝を形成し、そこに金属膜
を埋め込んで電極・配線（埋め込み型電極・配線）を形
成することも行われている。Further, in recent years, it has also been practiced to form an electrode / wiring pattern groove by forming an electrode / wiring pattern by etching an insulating film and then burying a metal film therein to form an electrode / wiring (embedded electrode / wiring). ing.
【０００６】ここで、埋め込み型電極・配線の特徴的な
ところを平面型電極・配線と比較して説明すると次の通
りである。The characteristic features of the embedded electrode / wiring will be described below in comparison with the planar type electrode / wiring.
【０００７】（１） Ｗを用いたローカル・インターコ
ネクトについて 配線の一層目と動作領域とのコンタクトを形成する際、
Ｗのエッチング速度とＳｉのエッチング速度との比を大
きくとれない為、マスクの位置ずれがあった場合などに
於いては、Ｗのエッチング中にＳｉもエッチングされて
しまい、動作領域が破壊されてしまうことがある。(1) Regarding local interconnect using W When forming a contact between the first layer of wiring and the operation region,
Since the ratio of the etching rate of W and the etching rate of Si cannot be made large, if the mask is displaced, Si is also etched during the etching of W and the operating region is destroyed. It may end up.
【０００８】これに対し、ＳｉＯ2 をエッチングして電
極・配線を埋め込む為の溝を形成する場合、ＳｉＯ2 の
エッチング速度とＳｉのエッチング速度との比を大きく
とることができる為、動作領域が破壊されることは極め
て少なく、信頼性が高い半導体装置を実現できる。[0008] In contrast, when forming a groove for embedding the electrodes and wiring of SiO 2 is etched, since it is possible to increase the ratio of the etching rate of the SiO 2 etch rate and Si, the operation region It is possible to realize a highly reliable semiconductor device which is hardly destroyed.
【０００９】（２） Ａｌなど（Ａｌ或いはＡｌ−Ｃｕ
−Ｔｉ或いはＡｌ−Ｃｕ−Ｓｉなど）を用いた電極・配
線の形成について Ａｌをエッチングして電極・配線を形成する場合、露光
時の反射率が高く、微細加工が困難である。(2) Al, etc. (Al or Al-Cu
-Formation of electrode / wiring using Ti or Al-Cu-Si) When etching Al to form an electrode / wiring, the reflectance during exposure is high and fine processing is difficult.
【００１０】然しながら、ＳｉＯ2 （層間絶縁膜）をエ
ッチングして電極・配線を埋め込む為の溝を形成する場
合、露光時の反射率が低い為、金属をエッチングするの
に比較し、微細加工が容易である。However, when SiO 2 (interlayer insulating film) is etched to form a groove for burying electrodes / wirings, since the reflectance at the time of exposure is low, fine processing is required as compared with etching metal. It's easy.
【００１１】（３） Ｃｕを用いた電極・配線の形成に
ついて Ｃｕは、Ａｌなどに比較し、抵抗率が低く、且つ、耐エ
レクトロマイグレーションが大きく、将来の電極・配線
材料として多用されようとしている。然しながら、現
在、Ｃｕをエッチングして電極・配線とする適当なエッ
チング・ガスは存在しない。(3) Formation of Electrodes and Wirings Using Cu Cu has a lower resistivity and a higher electromigration resistance than Al and the like, and is being widely used as a future electrode / wiring material. . However, at present, there is no suitable etching gas for etching Cu into electrodes and wirings.
【００１２】従って、現在、Ｃｕ電極・配線を得るに
は、埋め込み型電極・配線の技術を適用する他ない。Therefore, at present, in order to obtain Cu electrodes and wirings, there is no choice but to apply the technique of embedded electrodes and wirings.
【００１３】前記したように、埋め込み型電極・配線、
即ち、「層間絶縁膜をエッチングして電極・配線パター
ンの形成→メタルの堆積→研磨して電極・配線パターン
以外のメタル除去」、の工程を経て形成される電極・配
線には、多くの利点がある。As described above, embedded electrodes / wirings,
That is, there are many advantages to the electrodes / wirings formed through the steps of “etching the interlayer insulating film to form the electrode / wiring pattern → deposition of metal → polishing to remove metal other than the electrode / wiring pattern”. There is.
【００１４】現在、埋め込み型電極・配線については、
一部の製品に採用されているところであるが、その多く
は、未だ、研究・開発の段階にある。At present, regarding embedded electrodes and wiring,
It is being used in some products, but most of them are still in the research and development stage.
【００１５】[0015]
【発明が解決しようとする課題】図１０は従来の技術に
関する問題点を説明する為の工程要所に於ける半導体装
置の特に配線近傍を表す要部切断側面図である。FIG. 10 is a cross-sectional side view of a main part of a semiconductor device, particularly in the vicinity of wiring, in the process steps for explaining the problems associated with the conventional technique.
【００１６】図に於いて、１は下地、２はＳｉＯ2 から
なる層間絶縁膜、３はＴｉＮからなる密着性補強膜、４
ＬはＷ或いはＣｕからなる配線、４Ａはシームをそれぞ
れ示している。In the figure, 1 is a base, 2 is an interlayer insulating film made of SiO 2 , 3 is an adhesion reinforcing film made of TiN, 4
L is a wiring made of W or Cu, and 4A is a seam, respectively.
【００１７】図１０を参照しつつ埋め込み型配線を形成
する工程について説明する。図１０（Ａ）参照 （１）化学気相堆積（ｃｈｅｍｉｃａｌ ｖａｐｏｒ
ｄｅｐｏｓｉｔｉｏｎ：ＣＶＤ）法を適用することに依
り、下地１上にＳｉＯ2 からなる層間絶縁膜２を堆積さ
せる。The process of forming the buried wiring will be described with reference to FIG. See FIG. 10A. (1) Chemical vapor deposition
Deposition: Depending on applying CVD) method, depositing an interlayer insulating film 2 made of SiO 2 on the base 1.
【００１８】（２）層間絶縁膜２を研磨して表面を平坦
化する。 （３）リソグラフィ技術を適用することに依り、層間絶
縁膜２のエッチングを行って配線溝２Ａを形成する。(2) The interlayer insulating film 2 is polished to flatten the surface. (3) By applying the lithography technique, the interlayer insulating film 2 is etched to form the wiring groove 2A.
【００１９】（４）スパッタリング法を適用することに
依り、ＴｉＮからなる密着性補強膜３を形成する。 （５）ＣＶＤ法を適用することに依り、Ｗからなる配線
材料膜４を形成する。(4) The adhesion reinforcing film 3 made of TiN is formed by applying the sputtering method. (5) The wiring material film 4 made of W is formed by applying the CVD method.
【００２０】図１０（Ｂ）参照 （６）配線材料膜４の研磨を行って、配線溝２Ａ内以外
の配線材料膜４を全て除去する。これに依って、配線溝
２Ａ内には、埋め込み型配線４Ｌが得られる。See FIG. 10B. (6) The wiring material film 4 is polished to remove all the wiring material film 4 except in the wiring groove 2A. As a result, the embedded wiring 4L is obtained in the wiring groove 2A.
【００２１】前記した工程に依って埋め込み型配線を形
成する場合、現在の技術では、配線溝２Ａ内も含めて配
線材料膜４を形成した場合、図１０（Ａ）に見られるよ
うにシーム４Ａが生成される。In the case of forming the buried wiring by the above-mentioned steps, in the present technology, when the wiring material film 4 is formed including the inside of the wiring groove 2A, the seam 4A is formed as shown in FIG. 10 (A). Is generated.
【００２２】このシーム４Ａは、研磨、或いは、エッチ
ングした場合、他の部分に比較して速く除去される為、
図１０（Ｂ）に見られるように開いてしまうので、研磨
中、その中に研磨剤が入り込んでしまう。When the seam 4A is polished or etched, it is removed faster than the other parts.
Since it opens as shown in FIG. 10 (B), the polishing agent enters into it during polishing.
【００２３】現在、多用されている研磨剤には、添加剤
としてフタル酸カリウムが大量に含有されている。[0023] At present, many abrasives contain a large amount of potassium phthalate as an additive.
【００２４】一般に、カリウムなどの存在が半導体装置
の特性に悪影響を及ぼすことは良く知られ、前記したよ
うに、開いてしまったシーム４Ａ内に研磨剤が入り込む
ことは、そこにカリウムが存在することになり、半導体
装置の特性は劣化する。In general, it is well known that the presence of potassium or the like adversely affects the characteristics of the semiconductor device, and as described above, the presence of the abrasive in the opened seam 4A means that potassium is present therein. As a result, the characteristics of the semiconductor device deteriorate.
【００２５】本発明は、適切な研磨剤を用いることに依
り、埋め込み型電極・配線を形成した半導体装置中にア
ルカリ金属が入ることを防止しようとする。The present invention seeks to prevent alkali metal from entering a semiconductor device having embedded electrodes and wirings by using an appropriate abrasive.
【００２６】[0026]
【課題を解決するための手段】本発明では、従来の研磨
剤に含まれているフタル酸カリウムに代えてカリウムな
どアルカリ金属を含まないフタルアミドなどを添加剤と
して用いることが基本になっている。The present invention is based on the use of phthalamide, which does not contain an alkali metal such as potassium, as an additive in place of potassium phthalate contained in conventional abrasives.
【００２７】従って、本発明に依る半導体装置の製造方
法に於いては、 （１）絶縁膜（例えば層間絶縁膜１６）に電極或いは配
線を埋め込む電極コンタクト・ホール（例えばソース電
極コンタクト・ホール１６Ｓ或いはゲート電極コンタク
ト・ホール１６Ｇ）或いは溝（例えばソース配線形成用
溝１９Ｓ或いはゲート配線形成用溝１９Ｇ）を形成する
工程と、次いで、前記電極コンタクト・ホール或いは溝
を埋め且つ覆う電極材料膜（例えばＷからなる電極材料
膜１８）或いは配線材料膜（例えばＷからなる配線材料
膜２１）を形成する工程と、次いで、アルカリ金属を含
まない研磨剤（例えば砥粒：Ａｌ2 Ｏ3 ＋添加剤：フタ
ルアミド＋溶媒：水）を用いて前記電極材料膜或いは配
線材料膜を研磨して前記電極コンタクト・ホール内或い
は溝内に在るものを埋め込み電極（例えばソース電極１
８Ｓ或いはゲート・コンタクト電極１８Ｇ）或いは埋め
込み配線（例えばソース配線２１Ｓ或いはゲート・コン
タクト配線２１Ｇ）として残すように他を除去する工程
とが含まれてなることを特徴とするか、或いは、Therefore, in the method of manufacturing a semiconductor device according to the present invention, (1) an electrode contact hole (for example, a source electrode contact hole 16S or an electrode contact hole) in which an electrode or a wiring is embedded in an insulating film (for example, an interlayer insulating film 16) A step of forming a gate electrode contact hole 16G) or a groove (for example, a source wiring forming groove 19S or a gate wiring forming groove 19G), and then an electrode material film (for example, W for filling and covering the electrode contact hole or the groove). And a wiring material film (eg, a wiring material film 21 made of W) are formed, and then an alkali metal-free polishing agent (eg, abrasive grains: Al 2 O 3 + additive: phthalamide) is formed. + Solvent: water) to polish the electrode material film or the wiring material film in the electrode contact hole or What is in the groove is an embedded electrode (for example, the source electrode 1
8S or gate / contact electrode 18G) or a buried wiring (for example, source wiring 21S or gate / contact wiring 21G), so as to remove the others, or
【００２８】（２）前記（１）に於いて、アルカリ金属
を含まない研磨剤がフタルアミド及びベンゼンカルボン
酸及びヒドロキシアセトフェノン及び及びベンゼンスル
ホン酸及び及びフタル酸アンモニウム及びアミノ安息香
酸及び２−ヒドロキシ−２−フェニルエタン酸及びトル
エンカルボン酸及び１，２ベンゼンカルボン酸から選択
された添加剤と水及びエタノール及びメタノール及び酢
酸から選択された溶媒とを含むものであることを特徴と
するか、或いは、(2) In the above item (1), the polishing agent containing no alkali metal is phthalamide, benzenecarboxylic acid, hydroxyacetophenone, benzenesulfonic acid, ammonium phthalate, aminobenzoic acid and 2-hydroxy-2. Characterized in that it comprises an additive selected from phenylethanoic acid and toluenecarboxylic acid and 1,2benzenecarboxylic acid and a solvent selected from water and ethanol and methanol and acetic acid, or
【００２９】（３）前記（１）又は（２）に於いて、電
極材料膜及び配線材料膜がＷ及びＷを主成分とする合金
及びＣｕ及びＣｕを主成分とする合金及びＡｌ及びＡｌ
を主成分とする合金から選択されたものであることを特
徴とする。(3) In the above (1) or (2), the electrode material film and the wiring material film are W and an alloy containing W as a main component, Cu and an alloy containing Cu as a main component, and Al and Al.
It is characterized by being selected from an alloy containing as a main component.
【００３０】[0030]
【作用】前記手段を採ることに依り、埋め込み型電極・
配線のシーム中に研磨剤が入り込んでも、半導体装置が
カリウムなどアルカリ金属に汚染されて特性が劣化する
ことは無くなる。[Operation] By adopting the above means, the embedded electrode
Even if the polishing agent enters the seam of the wiring, the characteristics of the semiconductor device are not deteriorated by being contaminated with alkali metal such as potassium.
【００３１】また、本発明に依る添加剤を用いた場合、
Ｗなどの金属電極材料の研磨速度は殆ど変化しないのに
対し、ＳｉＯ2 などの絶縁材料の研磨速度は著しく低下
するので、研磨の選択比は大きくなる旨の利点がある。When the additive according to the present invention is used,
The polishing rate of the metal electrode material such as W hardly changes, whereas the polishing rate of the insulating material such as SiO 2 is remarkably decreased, which is advantageous in that the polishing selection ratio is increased.
【００３２】[0032]
【実施例】図１乃至図７は本発明一実施例を説明する為
の工程要所に於ける半導体装置を表す要部切断側面図で
あり、以下、これ等の図を参照しつつ解説する。尚、こ
こで対象にしている半導体装置はＭＯＳ（ｍｅｔａｌ
ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）集積回路装
置である。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS FIGS. 1 to 7 are side sectional views showing essential parts of a semiconductor device in process steps for explaining one embodiment of the present invention, which will be described below with reference to these drawings. . The semiconductor device of interest here is a MOS (metal).
oxide semiconductor) integrated circuit device.
【００３３】図１（Ａ）参照 １−（１） 図では、Ｓｉ半導体基板１１内には、既に、ＬＤＤ（ｌ
ｉｇｈｔｌｙ ｄｏｐｅｄ ｄｒａｉｎ）構造のＦＥＴ
（ｆｉｅｌｄ ｅｆｆｅｃｔ ｔｒａｎｓｉｓｔｏｒ）
に必要な各領域が作り込まれているものとする。Referring to FIG. 1 (A) 1- (1) In the figure, in the Si semiconductor substrate 11, LDD (l
FET with a lightly doped drain structure
(Field effect transistor)
It is assumed that each area required for is built.
【００３４】また、Ｓｉ半導体基板１１のフィールド領
域に於ける表面は、選択的熱酸化（ｌｏｃａｌ ｏｘｉ
ｄａｔｉｏｎ ｏｆ ｓｉｌｉｃｏｎ：ＬＯＣＯＳ）法
に依って形成されたＳｉＯ2 からなるフィールド絶縁膜
１２で覆われている。The surface of the Si semiconductor substrate 11 in the field region is selectively oxidized by thermal oxidation.
It is covered with a field insulating film 12 made of SiO 2 formed by the method of DATE of silicon (LOCOS).
【００３５】更に、活性領域に於ける表面には、ＳｉＯ
2 からなるゲート絶縁膜１３、その上の多結晶シリコン
からなるゲート電極１４、ゲート電極１４の側面を覆う
ＳｉＯ2 からなるサイド・ウォール１５が形成された状
態に在る。Further, SiO 2 is formed on the surface in the active region.
The gate insulating film 13 made of 2 , the gate electrode 14 made of polycrystalline silicon on the gate insulating film 13, and the side wall 15 made of SiO 2 covering the side surface of the gate electrode 14 are formed.
【００３６】図１（Ｂ）参照 １−（２） ＣＶＤ法を適用することに依り、ＳｉＯ2 からなる層間
絶縁膜１６を全面に形成する。1B. 1- (2) By applying the CVD method, the interlayer insulating film 16 made of SiO 2 is formed on the entire surface.
【００３７】図２（Ａ）参照 ２−（１） 層間絶縁膜１６を研磨して表面を平坦にする。2 (A) 2- (1) The interlayer insulating film 16 is polished to make the surface flat.
【００３８】図２（Ｂ）参照 ２−（２） 通常のリソグラフィ技術を適用することに依り、層間絶
縁膜１６のエッチングを行って、ソース（或いはドレイ
ン）電極コンタクト・ホール１６Ｓ及びゲート電極コン
タクト・ホール１６Ｇを形成する。See FIG. 2B. 2- (2) The interlayer insulating film 16 is etched by applying a normal lithography technique to form the source (or drain) electrode contact hole 16S and the gate electrode contact. The hole 16G is formed.
【００３９】図３（Ａ）参照 ３−（１） スパッタリング法を適用することに依って、厚さ例えば
５００〔Å〕程度のＴｉＮからなる密着性補強膜１７を
形成する。See FIG. 3A. 3- (1) By applying the sputtering method, the adhesion reinforcing film 17 made of TiN and having a thickness of, for example, about 500 [Å] is formed.
【００４０】図３（Ｂ）参照 ３−（２） ＣＶＤ法を適用することに依り、電極コンタクト・ホー
ル１６Ｓ及びゲート電極コンタクト・ホール１６Ｇを充
分に埋め、それを越えて全表面を覆うようにＷからなる
電極材料膜１８を形成する。See FIG. 3B. 3- (2) By applying the CVD method, the electrode contact hole 16S and the gate electrode contact hole 16G are sufficiently filled and the entire surface is covered therewith. An electrode material film 18 made of W is formed.
【００４１】図４（Ａ）参照 ４−（１） 電極材料膜１８を研磨して、電極コンタクト・ホール１
６Ｓ及びゲート電極コンタクト・ホール１６Ｇ以外の部
分で層間絶縁膜１６を表出させる。4 (A) 4- (1) The electrode material film 18 is polished to form the electrode contact hole 1
The interlayer insulating film 16 is exposed in a portion other than 6S and the gate electrode contact hole 16G.
【００４２】これに依って、ソース電極（或いはドレイ
ン電極）１８Ｓ及びゲート・コンタクト電極１８Ｇが得
られる。尚、この場合に適用される電極材料膜１８の研
磨条件については後述する。As a result, the source electrode (or drain electrode) 18S and the gate contact electrode 18G are obtained. The polishing conditions applied to the electrode material film 18 in this case will be described later.
【００４３】図４（Ｂ）参照 ４−（２） ＣＶＤ法を適用することに依り、ＳｉＯ2 からなる層間
絶縁膜１９を形成する。この場合、下地が平坦であるか
ら、層間絶縁膜１９も表面は平坦になる。4 (B). 4- (2) The interlayer insulating film 19 made of SiO 2 is formed by applying the CVD method. In this case, since the base is flat, the surface of the interlayer insulating film 19 is also flat.
【００４４】図５（Ａ）参照 ５−（１） 通常のリソグラフィ技術を適用することに依り、層間絶
縁膜１９のエッチングを行って、ソース（或いはドレイ
ン）配線形成用溝１９Ｓ及びゲート配線形成用溝１９Ｇ
を形成する。尚、ここでは、各溝１９Ｓ及び１９Ｇは、
ソース電極１８Ｓ及びゲート・コンタクト電極１８Ｇか
ら横方向に引き出される。See FIG. 5A. 5- (1) The interlayer insulating film 19 is etched by applying a normal lithography technique to form a source (or drain) wiring formation groove 19S and a gate wiring formation. Groove 19G
To form. Incidentally, here, the respective grooves 19S and 19G are
It is laterally extracted from the source electrode 18S and the gate contact electrode 18G.
【００４５】図５（Ｂ）参照 ５−（２） スパッタリング法を適用することに依って、厚さ例えば
５００〔Å〕程度のＴｉＮからなる密着性補強膜２０を
形成する。5 (B) 5- (2) By applying the sputtering method, the adhesion reinforcing film 20 made of TiN having a thickness of, for example, about 500 [Å] is formed.
【００４６】図６（Ａ）参照 ６−（１） ＣＶＤ法を適用することに依り、溝１９Ｓ及び溝１９Ｇ
を充分に埋め、それを越えて全表面を覆うようにＷから
なる配線材料膜２１を形成する。See FIG. 6A. 6- (1) By applying the CVD method, the groove 19S and the groove 19G are formed.
Is filled up and the wiring material film 21 made of W is formed so as to cover the entire surface.
【００４７】尚、配線材料としては、Ｗに限られず、Ｃ
ｕ、Ａｌなどを適宜採用することができ、また、その形
成技術としては、ＣＶＤ法の他、スパッタリング法を適
用して形成しても良い。The wiring material is not limited to W, but C
u, Al, or the like can be used as appropriate, and as a formation technique thereof, a sputtering method may be applied in addition to the CVD method.
【００４８】図６（Ｂ）参照 ６−（２） 配線材料膜２１を研磨して、溝１９Ｓ及び溝１９Ｇ以外
の部分で層間絶縁膜１９を表出させる。See FIG. 6B. 6- (2) The wiring material film 21 is polished to expose the interlayer insulating film 19 in the portions other than the grooves 19S and 19G.
【００４９】これに依って、ソース配線（或いはドレイ
ン配線）２１Ｓ及びゲート・コンタクト配線２１Ｇが得
られる。As a result, the source wiring (or drain wiring) 21S and the gate / contact wiring 21G are obtained.
【００５０】図７参照 ７−（１） ＣＶＤ法を適用することに依り、ＳｉＯ2 からなる層間
絶縁膜２２を形成する。この場合も下地が平坦であるか
ら、層間絶縁膜２２も表面は平坦になる。See FIG. 7 7- (1) The interlayer insulating film 22 made of SiO 2 is formed by applying the CVD method. In this case also, since the base is flat, the surface of the interlayer insulating film 22 is also flat.
【００５１】７−（２） 以後、前記工程を繰り返し、平坦で且つ微細な多層配線
をもった半導体装置を容易に実現することができる。7- (2) After that, by repeating the above steps, it is possible to easily realize a semiconductor device having flat and fine multilayer wiring.
【００５２】図８は前記説明した実施例の工程で使用し
た研磨装置を説明する為の要部斜面図である。FIG. 8 is a perspective view of an essential part for explaining the polishing apparatus used in the steps of the above-described embodiment.
【００５３】図に於いて、３１は回転軸、３２は回転軸
３１に固着されて一体になって回転するテーブル、３３
はテーブル表面に固着された研磨布、３４は回転軸、３
５は回転軸３４に固着されて一体になって回転するヘッ
ド、３６は研磨液、３７はシリコン・ウエハをそれぞれ
示している。In the figure, 31 is a rotary shaft, 32 is a table fixed to the rotary shaft 31 and rotating integrally, 33
Is a polishing cloth fixed on the table surface, 34 is a rotary shaft, 3
Reference numeral 5 is a head fixed to the rotary shaft 34 and rotating integrally, 36 is a polishing liquid, and 37 is a silicon wafer.
【００５４】この研磨装置では、ヘッド３５に取り付け
たシリコン・ウエハ３７を加圧して研磨布３３に押し付
け、研磨液３６を滴下しながら、図示の矢印のようにヘ
ッド３５並びにテーブル３２を回転させることで研磨を
行うことができる。In this polishing apparatus, the silicon wafer 37 attached to the head 35 is pressed and pressed against the polishing cloth 33, and while the polishing liquid 36 is dropped, the head 35 and the table 32 are rotated as shown by the arrow. Can be used for polishing.
【００５５】この場合、研磨条件として、例えば、 研磨圧力：２５０〔ｇ／ｃｍ2 〕（〜５００〔ｇ／ｃｍ
2 〕） ヘッド３５の回転数：１００〔ｒｐｍ〕 テーブル３２の回転数：４０〔ｒｐｍ〕（〜５０〔ｒｐ
ｍ〕）In this case, the polishing conditions are, for example, polishing pressure: 250 [g / cm 2 ] (up to 500 [g / cm 2
2 ]) Rotational speed of head 35: 100 [rpm] Rotational speed of table 32: 40 [rpm] (up to 50 [rp
m])
【００５６】研磨布：上側がＩＣ１０００で下側がＳＵ
ＢＡ４００の二層構造、或いは、ＳＵＢＡ４００単層
（米国：ロデール社製） 研磨速度：０．０５〔μｍ／分〕〜０．２０〔μｍ／
分〕 とすることができる。尚、研磨剤には、多くの種類があ
るので、別途記述する。Polishing cloth: IC1000 on the upper side and SU on the lower side
Two-layer structure of BA400 or SUBA400 single layer (USA: manufactured by Rodel) Polishing rate: 0.05 [μm / min] to 0.20 [μm /
Minutes]. Since there are many kinds of abrasives, they will be described separately.
【００５７】研磨剤について （１） 砥粒 砥粒は全てＡｌ2 Ｏ3 とし、特に、α−Ａｌ2 Ｏ3 が安
定性の面でβ−Ａｌ2Ｏ3 やγ−Ａｌ2 Ｏ3 に比較して
優れている。また、その平均粒径は０．２〔μｍ〕であ
る。Abrasives (1) Abrasive grains All the abrasive grains are Al 2 O 3, and α-Al 2 O 3 is particularly stable in comparison with β-Al 2 O 3 and γ-Al 2 O 3 . And is excellent. The average particle size is 0.2 [μm].
【００５８】（２） 添加剤及び溶媒 （ａ） 加剤：フタルアミド 溶媒：水、或いは、エタノール、或いは、メタノール （ｂ） 添加剤：ベンゼンカルボン酸 溶媒：水、或いは、エタノール、或いは、メタノール(2) Additive and Solvent (a) Additive: Phthalamide Solvent: Water or Ethanol or Methanol (b) Additive: Benzenecarboxylic Acid Solvent: Water or Ethanol or Methanol
【００５９】（ｃ） 添加剤：ヒドロキシアセトフェノ
ン 溶媒：エタノール、或いは、メタノール、或いは、酢酸 （ｄ） 添加剤：ベンゼンスルホン酸 溶媒：水(C) Additive: hydroxyacetophenone Solvent: ethanol or methanol or acetic acid (d) Additive: benzenesulfonic acid Solvent: water
【００６０】（ｅ） 添加剤：フタル酸アンモニウム 溶媒：水 （ｆ） 添加剤：アミノ安息香酸 溶媒：水、或いは、エタノール、或いは、メタノール(E) Additive: Ammonium phthalate Solvent: Water (f) Additive: Aminobenzoic Acid Solvent: Water or Ethanol or Methanol
【００６１】（ｇ） 添加剤：２−ヒドロキシ−２−フ
ェニルエタン酸 溶媒：水、或いは、エタノール、或いは、メタノール （ｈ） 添加剤：トルエンカルボン酸 溶媒：水、或いは、エタノール、或いは、メタノール(G) Additive: 2-hydroxy-2-phenylethanoic acid Solvent: Water or ethanol or methanol (h) Additive: Toluenecarboxylic acid Solvent: water or ethanol or methanol
【００６２】（ｉ） 添加剤：１，２ベンゼンカルボン
酸 溶媒：水、或いは、エタノール、或いは、メタノール(I) Additive: 1,2-benzenecarboxylic acid Solvent: Water or ethanol or methanol
【００６３】研磨剤中には、前記Ａｌ2 Ｏ3 からなる砥
粒及び選択された添加剤及び溶媒が含まれていて、この
場合の添加剤は、Ｗなどの金属膜の研磨速度を殆ど変化
させることなく、ＳｉＯ2 などの絶縁膜に対する研磨速
度を大きく低下させる役割を果たしている。また、研磨
を行う前、研磨剤に例えば同量のＨ2 Ｏ2 を添加する
と、金属が酸化されて脆くなるので、砥粒で除去し易く
なって好都合である。例えば、Ｗは酸化されてＷＯ或い
はＷＯ2 になるとＷに比較して脆くなる。The abrasive contains the above-mentioned Al 2 O 3 abrasive grains and the selected additive and solvent. In this case, the additive almost changes the polishing rate of the metal film such as W. Without doing so, it plays a role of greatly reducing the polishing rate for an insulating film such as SiO 2 . If, for example, the same amount of H 2 O 2 is added to the polishing agent before polishing, the metal is oxidized and becomes brittle, which is convenient because it can be easily removed by the abrasive grains. For example, when W is oxidized into WO or WO 2, it becomes brittle compared to W.
【００６４】前記実施例に於いて、埋め込み型配線の一
部について詳細なデータを得ているので、それを開示す
る。In the above embodiment, detailed data has been obtained for a part of the buried wiring, which will be disclosed.
【００６５】この場合、埋め込み型配線の構成は、図１
０について説明した配線を想定すれば良く、層間絶縁膜
に形成した溝は、幅が０．３５〔μｍ〕、深さが０．６
〔μｍ〕であって、その中に厚さが５００〔Å〕のＴｉ
Ｎ膜を形成し、溝の残りをＷで埋めた構造である。In this case, the structure of the embedded wiring is as shown in FIG.
0 may be assumed, and the groove formed in the interlayer insulating film has a width of 0.35 [μm] and a depth of 0.6.
[Μm] with a thickness of 500 [Å] Ti
In this structure, an N film is formed and the rest of the groove is filled with W.
【００６６】図９は埋め込み型配線を形成した試料から
得られたデータを纏めた表であり、これから明らかなよ
うに、フタルアミドの添加量を増加させると、Ｗの研磨
速度は若干上昇するのに対し、ＳｉＯ2 の研磨速度は大
きく低下しているので、研磨の選択比は大きくなってい
ることが看取される。FIG. 9 is a table summarizing the data obtained from the samples in which the buried wiring was formed. As is clear from this, when the addition amount of phthalamide is increased, the polishing rate of W slightly increases. On the other hand, since the polishing rate of SiO 2 is greatly reduced, it can be seen that the polishing selectivity is high.
【００６７】前記研磨に依って、シームが開いてくる点
では、従来の技術に依った場合と同様であるが、そこに
研磨剤が入り込んでも、カリウムなどが半導体装置中に
取り込まれるおそれは皆無である。Although the seam is opened by the polishing as in the case of the conventional technique, there is no possibility that potassium or the like will be taken into the semiconductor device even if the polishing agent enters there. Is.
【００６８】図９に見られるデータを得た埋め込み型配
線に於いては、材料をＷとしたが、この他の電極材料膜
或いは配線材料膜としては、Ｗを主成分とする合金、Ｃ
ｕ或いはＣｕを主成分とする合金、Ａｌ及びＡｌを主成
分とする合金などについても同様な傾向のデータが得ら
れる。In the embedded wiring for which the data shown in FIG. 9 was obtained, the material was W, but as the other electrode material film or wiring material film, an alloy containing W as a main component, C
Similar tendency data can be obtained for alloys containing u or Cu as a main component, Al and alloys containing Al as a main component.
【００６９】本発明に於いては、前記実施例に限られ
ず、他に多くの改変を実現することができ、例えば、前
記した各添加剤は、基本的な機能には変わりないが、取
り扱いなどの面から、適宜にブレンドするなどは任意で
あり、その割合は必要に応じて選択することができる。The present invention is not limited to the above examples, and many other modifications can be realized. For example, each of the above-mentioned additives does not change its basic function, From the viewpoint of the above, the blending is appropriately performed, and the ratio thereof can be selected as necessary.
【００７０】[0070]
【発明の効果】本発明に依る半導体装置の製造方法に於
いては、絶縁膜に電極或いは配線を埋め込む電極コンタ
クト・ホール或いは溝を形成し、電極コンタクト・ホー
ル或いは溝を埋め且つ覆う電極材料膜或いは配線材料膜
を形成し、カリウムなどのアルカリ金属を含まない研磨
剤を用いて前記電極材料膜或いは配線材料膜を研磨して
前記電極コンタクト・ホール内或いは溝内に在るものを
埋め込み電極或いは埋め込み配線として残すように他を
除去する。In the method for manufacturing a semiconductor device according to the present invention, an electrode contact hole or groove for filling an electrode or wiring is formed in an insulating film, and an electrode material film for filling and covering the electrode contact hole or groove. Alternatively, a wiring material film is formed, and the electrode material film or the wiring material film is polished by using an abrasive containing no alkali metal such as potassium to fill the electrode contact hole or in the groove with an embedded electrode or Others are removed so that they remain as embedded wiring.
【００７１】前記構成を採ることに依り、埋め込み型電
極・配線のシーム中に研磨剤が入り込んでも、半導体装
置がカリウムなどのアルカリ金属に汚染されて特性が劣
化することは無くなる。By adopting the above-mentioned structure, even if the polishing agent enters the seam of the embedded electrode / wiring, the semiconductor device is not contaminated by alkali metal such as potassium and the characteristics are not deteriorated.
【００７２】また、本発明に依る添加剤を用いた場合、
Ｗなどの金属電極材料の研磨速度は殆ど変化せず、Ｓｉ
Ｏ2 などの絶縁材料の研磨速度は著しく低下するので、
選択比は大きくなる旨の利点がある。When the additive according to the present invention is used,
The polishing rate of metal electrode materials such as W hardly changed, and Si
Since the polishing rate of insulating materials such as O 2 is significantly reduced,
There is an advantage that the selection ratio becomes large.
【図１】本発明一実施例を説明する為の工程要所に於け
る半導体装置を表す要部切断側面図である。FIG. 1 is a cutaway side view of essential parts showing a semiconductor device in a process essential part for explaining an embodiment of the present invention.
【図２】本発明一実施例を説明する為の工程要所に於け
る半導体装置を表す要部切断側面図である。FIG. 2 is a side sectional view showing a main part of a semiconductor device in a process main part for explaining an embodiment of the present invention.
【図３】本発明一実施例を説明する為の工程要所に於け
る半導体装置を表す要部切断側面図である。FIG. 3 is a side sectional view showing a main part of a semiconductor device in a process main part for explaining an embodiment of the present invention.
【図４】本発明一実施例を説明する為の工程要所に於け
る半導体装置を表す要部切断側面図である。FIG. 4 is a cross-sectional side view of essential parts showing a semiconductor device in a process essential part for explaining an embodiment of the present invention.
【図５】本発明一実施例を説明する為の工程要所に於け
る半導体装置を表す要部切断側面図である。FIG. 5 is a side sectional view showing a main part of a semiconductor device in a process main part for explaining an embodiment of the present invention.
【図６】本発明一実施例を説明する為の工程要所に於け
る半導体装置を表す要部切断側面図である。FIG. 6 is a side sectional view showing a main part of a semiconductor device in a process main part for explaining an embodiment of the present invention.
【図７】本発明一実施例を説明する為の工程要所に於け
る半導体装置を表す要部切断側面図である。FIG. 7 is a side sectional view showing a main part of a semiconductor device in a process main part for explaining an embodiment of the present invention.
【図８】実施例の工程で使用した研磨装置を説明する為
の要部斜面図である。FIG. 8 is a perspective view of a main part for explaining a polishing apparatus used in a process of an example.
【図９】埋め込み型配線を形成した試料から得られたデ
ータを纏めた表である。FIG. 9 is a table summarizing data obtained from samples having embedded wiring formed therein.
【図１０】従来の技術に関する問題点を説明する為の工
程要所に於ける半導体装置の特に配線近傍を表す要部切
断側面図である。FIG. 10 is a side sectional view of a main part of a semiconductor device, particularly showing the vicinity of wiring, in a process main part for explaining a problem relating to a conventional technique.
１ 下地 ２ ＳｉＯ2 からなる層間絶縁膜 ３ ＴｉＮからなる密着性補強膜 ４Ｌ Ｗ或いはＣｕからなる配線 ４Ａ シーム １１ Ｓｉ半導体基板 １２ ＳｉＯ2 からなるフィールド絶縁膜 １３ ＳｉＯ2 からなるゲート絶縁膜 １４ 多結晶シリコンからなるゲート電極 １５ ＳｉＯ2 からなるサイド・ウォール １６ ＳｉＯ2 からなる層間絶縁膜 １６Ｓ ソース（或いはドレイン）電極コンタクト・ホ
ール １６Ｇ ゲート電極コンタクト・ホール １７ ＴｉＮからなる密着性補強膜 １８ Ｗからなる電極材料膜 １８Ｓ ソース電極（或いはドレイン電極） １８Ｇ ゲート・コンタクト電極 １９ 層間絶縁膜 １９Ｓ ソース（或いはドレイン）配線形成用溝 １９Ｇ ゲート配線形成用溝 ２０ ＴｉＮからなる密着性補強膜 ２１ Ｗからなる配線材料膜 ２１Ｓ ソース配線（或いはドレイン配線） ２１Ｇ ゲート・コンタクト配線 ２２ ＳｉＯ2 からなる層間絶縁膜 ３１ 回転軸 ３２ 回転軸３１に固着されて一体になって回転するテ
ーブル ３３ テーブル表面に固着された研磨布 ３４ 回転軸 ３５ 回転軸３４に固着されて一体になって回転するヘ
ッド ３６ 研磨液 ３７ シリコン・ウエハ1 base 2 composed of the interlayer insulating film 3 TiN made of SiO 2 adhesion reinforcing layer 4L W or gate of field insulating film 13 SiO 2 consisting of wirings 4A seam 11 Si semiconductor substrate 12 SiO 2 consisting of Cu insulating film 14 polycrystalline Silicon gate electrode 15 SiO 2 side wall 16 SiO 2 interlayer insulating film 16S source (or drain) electrode contact hole 16G gate electrode contact hole 17 TiN adhesion reinforcing film 18 W electrode Material film 18S Source electrode (or drain electrode) 18G Gate contact electrode 19 Interlayer insulating film 19S Source (or drain) wiring formation groove 19G Gate wiring formation groove 20 TiN adhesion reinforcing film 21 W Wiring material film 21S source Wiring (or drain wiring) 21G Gate / contact wiring 22 Interlayer insulating film made of SiO 2 31 Rotating shaft 32 Table which is fixedly attached to the rotating shaft 31 and rotates integrally 33 Polishing cloth fixed to the table surface 34 Rotating shaft 35 A head fixed to the rotary shaft 34 and rotating integrally. 36 Polishing liquid 37 Silicon wafer
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/3205 Ｃ０９Ｋ 3/14 ５５０Ｚ // Ｃ０９Ｋ 3/14 ５５０ Ｈ０１Ｌ 21/88 Ｍ Ｂ Continuation of front page (51) Int.Cl. 6 Identification number Office reference number FI Technical display location H01L 21/3205 C09K 3/14 550Z // C09K 3/14 550 H01L 21/88 MB
Claims (3)
ンタクト・ホール或いは溝を形成する工程と、 次いで、前記電極コンタクト・ホール或いは溝を埋め且
つ覆う電極材料膜或いは配線材料膜を形成する工程と、 次いで、アルカリ金属を含まない研磨剤を用いて前記電
極材料膜或いは配線材料膜を研磨して前記電極コンタク
ト・ホール内或いは溝内に在るものを埋め込み電極或い
は埋め込み配線として残すように他を除去する工程とが
含まれてなることを特徴とする半導体装置の製造方法。1. A step of forming an electrode contact hole or groove for burying an electrode or wiring in an insulating film, and a step of forming an electrode material film or wiring material film for filling and covering the electrode contact hole or groove. Then, the electrode material film or the wiring material film is polished by using an abrasive containing no alkali metal so that the material existing in the electrode contact hole or the groove is left as a buried electrode or a buried wiring. And a step of removing the semiconductor device.
ミド及びベンゼンカルボン酸及びヒドロキシアセトフェ
ノン及びベンゼンスルホン酸及びフタル酸アンモニウム
及びアミノ安息香酸及び２−ヒドロキシ−２−フェニル
エタン酸及びトルエンカルボン酸及び１，２ベンゼンカ
ルボン酸から選択された添加剤と水及びエタノール及び
メタノール及び酢酸から選択された溶媒とを含むもので
あることを特徴とする請求項１記載の半導体装置の製造
方法。2. An alkali metal-free abrasive is phthalamide and benzenecarboxylic acid and hydroxyacetophenone and benzenesulfonic acid and ammonium phthalate and aminobenzoic acid and 2-hydroxy-2-phenylethanoic acid and toluenecarboxylic acid. 2. The method of manufacturing a semiconductor device according to claim 1, further comprising an additive selected from 2 benzenecarboxylic acid and a solvent selected from water, ethanol, methanol and acetic acid.
成分とする合金及びＣｕ及びＣｕを主成分とする合金及
びＡｌ及びＡｌを主成分とする合金から選択されたもの
であることを特徴とする請求項１或いは２記載の半導体
装置の製造方法。3. The electrode material film and the wiring material film are selected from W, an alloy containing W as a main component, Cu, an alloy containing Cu as a main component, and Al and an alloy containing Al as a main component. The method for manufacturing a semiconductor device according to claim 1, wherein
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6121395A JPH08264480A (en) | 1995-03-20 | 1995-03-20 | Method of fabricating semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6121395A JPH08264480A (en) | 1995-03-20 | 1995-03-20 | Method of fabricating semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08264480A true JPH08264480A (en) | 1996-10-11 |
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ID=13164705
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| JP6121395A Pending JPH08264480A (en) | 1995-03-20 | 1995-03-20 | Method of fabricating semiconductor device |
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|---|---|
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1998054756A1 (en) * | 1997-05-26 | 1998-12-03 | Hitachi, Ltd. | Polishing method and semiconductor device manufacturing method using the same |
-
1995
- 1995-03-20 JP JP6121395A patent/JPH08264480A/en active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1998054756A1 (en) * | 1997-05-26 | 1998-12-03 | Hitachi, Ltd. | Polishing method and semiconductor device manufacturing method using the same |
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