JPH08251201A - デジタル通信制御装置 - Google Patents

Abstract

(57)【要約】 【課題】 仮想通信路をたどって発信源から下流側へ送
られるデータの量を、バッファーの数が最も制限されて
いる中間ノードで処理され得る量に制限でき、これによ
り、データを無損失で他の中間ノード及び宛先に送るこ
とができる。 【解決手段】 各中間ノードに本発明のデジタル通信制
御装置１６を設けて、受信ユニット８６により下流側の
中間ノードまたは宛先からのクレジット数を受信して、
そのノードにおける仮想通信路に配分されたバッファー
の数との比較を比較回路８８により行って、そのうち一
方の小さい方の値を新しいクレジット数９０として、送
信ユニット９２により、上流側の次の中間ノードへ送信
する。この動作を発信源まで繰り返すことにより、発信
源は、すべての中間ノードにおいて受信可能なデータ送
信速度を容易に知ることができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、デジタル通信網に
おける通信制御を行うためのデジタル通信制御装置に関
し、特に、大容量のデータ通信量を送信する場合におい
てもデータ損失の発生を防止することができるデジタル
通信制御装置に関する。

【０００２】

【従来の技術】非同期転送モード（ＡＴＭ）通信網等の
デジタル通信網（図１の１０参照）を介するデータ通信
においては、通信網のデータ発信源（発信源終端システ
ムと呼ばれる。図１の１２参照）から通信網の宛先（宛
先終端システムと呼ばれる。図１の１４参照）へのデー
タの流れのことを仮想通信路（図２の２０参照）と呼ぶ
ことがある。ここで、従来の通信網及びその仮想通信路
の構造の説明においては、図１及び図２に示したものと
同様であるため、これらの図を参照することとする。た
だし、図１及び図２における１６は、従来技術において
は、後述する図８の中間システム１１６に置き換えるも
のとする。通信網１０内には、図１及び図２に示すよう
に、発信源終端システム１２と宛先終端システム１４と
の間に、複数の通信リンク１８が設けられており、それ
らの通信リンク１８を接続している各中間ノードにはそ
れぞれ中間システム１１６が設けられている。発信源終
端システム１２と宛先終端システム１４とは、これらの
通信リンク１８及び中間システム１１６を介して接続さ
れている。

【０００３】ここで、上述した仮想通信路２０について
説明する。特定の発信源終端システム１２の特定のユー
ザー又はコンピュータプログラムから宛先終端システム
１４の他の特定のユーザー又はコンピュータプログラム
へデータを送信する場合には、実際には、発信源終端シ
ステム１２と宛先終端システム１４とを接続しているい
ずれかの１つ以上の中間システム１１６および２つ以上
の通信リンク１８を経由してデータを送信するのである
が、このとき、あたかも実際に直通の通信路が形成され
ているかのように、発信源終端システム１２から宛先終
端システム１４にデータを送信することができるため、
この仮想の直通の通信路によるデータの流れを意味し
て、仮想通信路２０と呼んでいる。

【０００４】上述したように、通信網１０は多数の仮想
通信路２０におけるデータを通信リンク１８を通して送
るが、その際に、発信源終端システム１２と宛先終端シ
ステム１４との間の中間ノードに設けられた中間システ
ム１１６によりデータを送信するための通信リンク１８
の切換が行われる。各仮想通信路２０のデータは、中間
システム１１６により通信リンク１８の切換が行われ、
仮想通信路２０が初期化されたときに、該通信網１０中
の通信回線またはチャネルをたどって送られる。

【０００５】多数の発信源終端システム１２が、データ
を構成している個々のデータパケット又はデータセル
（図４の４４参照）を、通信網１０内の中間システム１
１６又は通信リンク１８を通して送信するときに、それ
らの中間システム１１６又は通信リンク１８にデータ処
理のための重い負担を課すような広域にわたる総合通信
速度で送るときには、すなわち、大幅に異なる種々の通
信速度で送信する場合には、いろいろな問題が生じてく
る。通信網１０の中間システム１１６がデータを処理し
て他の中間システム１１６へその結果を送信する速度を
上回るような速度でデータがその中間システム１１６に
到着してくるときには、その中間システム１１６におい
て輻輳（過密現象）が生じる。そのような場合には、余
剰のデータはその中間システム１１６に設けられたバッ
ファー記憶装置１４０内に蓄積されるが、そのバッファ
ー記憶装置１４０は、データの着信速度と、中間システ
ム１１６がそのデータの処理をしてその結果を送信する
速度との差に相当する速度で充填されてゆく。もしその
輻輳が長時間続くと、そのバッファー記憶装置１４０は
最大容量まで充填されて、それ以降に着信するデータに
ついてはバッファー記憶装置１４０に格納されずに捨て
られてしまうことになる。このバッファー記憶装置１４
０のオーバーフローによりデータが捨てられてしまうこ
とを、データ損失と呼ぶ。

【０００６】このようなデータ損失をなるべく少なくす
るために、余剰のデータが通信網１０の中に入ってゆか
ないようにする２種類の方式が発信源終端システム１２
で用いられている。そのような方式の一つは速度に基づ
く方式であり、これは、通信網の輻輳に応じて発信源終
端システム１２に送り返されるフィードバック信号に基
づいて、データが通信網１０に入ってゆく速度を調節す
るようにするものである。通信網１０のこの輻輳は、一
般的には、発信源終端システム１２に送り返される明確
な輻輳報告ビット又は資源管理セル（Resource Managem
ent cells、ＲＭセルと略記）の形の明確な速度の値で
表示される。ラリー・ロバートが著した「強化ＰＲＣＡ
（比例速度制御アルゴリズム）」という題名の１９９４
年８月のＡＴＭ公開討論会文書＃９４−０７３５（an A
TM Forum document #94-0735 entitled "Enhanced PRCA
(Proportional Rate-Control Algorithm)" authored b
yLarry Roberts）にそのような速度制御方式が記載され
ている。アンドルー・Ｓ．バーンハートが著した「明示
速度性能評価」という題名の１９９４年１０月のＡＴＭ
公開討論会文書＃９４−０９８３Ｒ１（ATM Forum docu
ment #94-0983R1entitled "Explicit Rate Performance
Evaluations" authored by Andrew S. Barnhart）と、
アンドルー・Ｗ．バーンハートが著した「エンドシステ
ムのためのサンプル疑似コードの提案」という題名の１
９９４年１１月２８日のＡＴＭ公開討論会文書＃９４−
１１１０（ATM Forum document #94-1110 entitled "Pr
oposal for Example Pseudocode for the End-System"
authored by Andrew W. Barnhart）とに、その方式の更
に詳しい記述がある。

【０００７】そのような方式の２つ目は、データセルを
無損失で送信できることを保証したクレジット制御方式
である。クレジットセル（図６の７６参照）内のクレジ
ット数（またはクレジット情報）は、宛先終端システム
１４のデータ受信能力を示すものであるため、宛先終端
システム１４において生成される。このクレジットセル
７６は、上流側に設けられた隣の中間システム１１６に
順に送り戻され、その各中間システム１１６において、
該クレジット数に対する解釈が行われ、後述する待ち行
列６０を用いる等して、該中間システム１１６のデータ
受信能力に基づいて修正される。この中間システム１１
６におけるプロセスは、発信源終端システム１２にクレ
ジットセル７６が戻るまで、各中間システム１１６にお
いて繰り返し行われ、発信源終端システム１２に戻った
時点で、該クレジット数は、全ての中間システム１１６
及び宛先終端システム１４からの全てのクレジット数を
表すものとなっている。一般的には、該クレジット数
は、各中間システム１１６におけるバッファー記憶装置
４０内の使われていないバッファースペースの容量値を
表す。発信源終端システム１２は、輻輳や各中間システ
ム１１６におけるバッファー記憶装置４０のオーバーフ
ローに起因して起こるデータ損失の危険性を伴わずに発
信源終端システム１２が通信網１０に送り込むことので
きるデータ量を表すものとして、そのクレジットを解釈
する。なお、ここでは、データ転送速度が制御されてい
るのではなく、送信されるデータパケット又はデータセ
ル４４の数が制御されている。ダグ・ハント、ワーナー
・アンドルーズ、ジム・スコット、ボブ・シムコウ、ジ
ョン・ベネット、Ｈ．Ｔ．クン、ジョン・ハワード、ア
ラン・チャップマン及びケン・ブリンカーホフが著した
「ＡＴＭ通信管理のためのクレジットに基づくＦＣＶＣ
提案、改訂Ｒ２」という題名の１９９４年７月のＡＴＭ
公開討論会文書＃９４−０６３２（an ATM Forum docum
ent #94-0632 entitled "Credit-Based FCVC Proposal
for ATM Traffic Management, Revision R2"authored b
y Doug Hunt, Warner Andrews, Jim Scott, Bob Simco
e, Jon Bennett, H. T. Kung, John Howard, Alan Chap
man, and Ken Brinkerhoff, July, 1994.)は、そのよう
なクレジット制御方式の１つを記述している。

【０００８】上述した各方式は、長所も短所も有してい
る。速度に基づく方式は、通信網１０の両端に存する発
信源終端システム１２及び宛先終端システム１４によっ
て通信制御を行う。従って、ＡＴＭ通信網１０の中間シ
ステム１１６は知能性や処理能力等を殆ど要求されな
い。また、速度に基づく方式のパラダイムは、通信網イ
ンターフェースハードウェアにおいて実施されなければ
ならないＡＴＭ通信管理のための現行の標準に従ってい
る。しかしながら、近年、この速度に基づく方式に関し
て、その性能と輻輳に反応する能力との問題点が提起さ
れている。速度に基づく方式が充分な性能を与えるとと
もに大容量の通信でのデータ損失を最小限にとどめ得る
ということを証明する理論的証拠や、現実社会での実際
の経験等は存在していない。更に、実際の通信網におい
てデータ損失が皆無に近い通信を達成し得るか否かは、
その通信網が運ぶ仮想通信路のデータの流れの特性に依
存する。

【０００９】これに対して、クレジット制御方式には、
データ損失を皆無にした通信を達成し得るという確かな
証拠がある。この方式では、それの静的バッファー割り
当てアルゴリズム（static buffer allocation algorit
hm）によって、最大リンク帯域幅を利用することができ
る。しかしながら、このクレジット制御方式では、制御
されるデータの流れの経路に存する全ての中間システム
１１６の整合とそれらに対する積極的関与とが必要であ
る。更に、従来技術においては、クレジット制御方式は
通信リンク１８毎に又はとびとびに適用されているの
で、中間システム１１６は、一つの仮想通信路２０の発
信源終端システム１２により既に送られたデータの流れ
を縮小させるか、禁止するなどして制御するとともに、
他の仮想通信路の流れを進行させることができるという
能力を備えていることが要求される。

【００１０】この要件のために、クレジット制御方式に
おいては、速度に基づく方式に比べて、遥かに重いコス
ト及び複雑さが中間システム１１６に課されることにな
る。さらに詳細に説明すれば、そのような中間システム
１１６は、どの仮想通信路２０のデータパケット又はデ
ータセルも、他の仮想通信路２０のデータパケット又は
データセルとは独立に、その中間システム１１６により
送信され得るように、各仮想通信路２０のためのデータ
パケット又はデータセルの待ち行列６０（図８）等の手
段を含んでいなければならない。速度に基づく方式にお
いては、各接続の発信源終端システム１２に、データが
通信網１０に入る箇所において、その接続のデータの流
れを制御しているので、そのようなデータパケット又は
データセルの待ち行列を保持するための手段を中間シス
テム１１６内に設ける必要はない。従って、速度に基づ
く方式による通信網１０においては、種々の仮想通信路
２０を代表する種々の発信源終端システム１２から中間
システム１１６に到着するデータパケット又はデータセ
ルを、その各々が属する仮想通信路２０には関係なく一
つ又は複数個の待ち行列６０の中に組み入れるようにし
てもよい。これは中間システム１１６のコスト及び複雑
さを大いに軽減するものである。

【００１１】図８は、従来技術におけるそのような待ち
行列６０群の典型的な実施例を示したものである。図の
ように、バッファー記憶装置４０の中のパケットバッフ
ァー又はセルバッファー４２は待ち行列６０内に編成さ
れて一列に配列されており、到達した各々のデータパケ
ット又はデータセルは待ち行列６０の末尾又は底部のパ
ケットバッファー又はセルバッファー４２内に格納さ
れ、送信されるべき各データパケット又はデータセルは
その待ち行列６０の先頭又は頂点のデータパケット又は
データセルから取り出されていく。しょかしながら、中
間システム１６においては、仮想通信路２０の数が何千
個というような大きい数になることもあるので、多大な
数の待ち行列６０を電子回路で具体化するのに要する時
間及び労力は非常に大きいものとなってしまい、また、
コンピュータプログラムにおいて実施する速度は、毎秒
１００メガビット以上の送信速度のＡＴＭ通信網では不
十分なものであり、実用化は難しいものである。

【００１２】また、クレジット制御方式と速度に基づく
方式との両方を取り入れた複合方式が、キン・ゼン、ヒ
ュー・Ｃ．ラウアーおよびジョン・Ｈ．ハワードにより
１９９４年７月６日に出願された「デジタル通信網にお
けるクレジット及び速度に基づいた通信制御システム」
（“Credit/Rate Based System for Controlling Traff
ic in a Digital Communication Network”）という題
名の米国特許出願第０８／２７１，４１８号に開示され
ている。そのような他の複合方式が、キン・ゼンにより
１９９４年８月１７日に出願された「クレジット強化比
例速度制御方式」（“Credit Enhanced Proportional R
ate Control System”）という題名の米国特許出願第０
８／２９７，２７０号に開示されている。しかしなが
ら、これらの複合方式においても、中間システム１１６
が一つの仮想通信路２０により既に送られたデータの流
れを減少させ又は禁止しながら他の仮想通信路２０の流
れを進行せしめ得るようにするためには、各仮想通信路
２０のために個々のバッファー記憶装置４０毎の別々の
待ち行列６０を必要とする。各中間システム１１６にお
いて各仮想通信路２０のために待ち行列６０が必要であ
るため、これらの複合方式においても、クレジット制御
方式と同様の時間及び労力の負担及び複雑さを持つこと
になる。

【００１３】さらに従来の技術について説明すれば、デ
ジタル通信網において用いられる終端間流れ制御システ
ムは広く知られているものである。例えば、終端間流れ
制御方式及びホップバイホップ（hop-by-hop)流れ制御
方式が、アディション−ウェズリー社（Addision-Wesle
y）から１９９１年に刊行された「電気通信学： プロ
トコル及び設計」（"Telecommunications: Protocols a
nd Design" )という書籍の４０７〜４１０頁においてジ
ョン・Ｄ．スプラギンズ、ジョセフ・Ｌ．ハモンド及び
クルジストフ・ポウリンコウスキーにより比較されてい
る。広く使われているプロトコルＴＣＰ／ＩＰのウィン
ドウを基本とする流れ制御方法が、１９９１年にプレン
ティスホール（Prentice Hall）から出版された「ＴＣ
Ｐ／ＩＰでのインターネットワーキング」（"Internetw
orking with TCP/IP")という書籍においてダグラス・
Ｅ．コマー及びデイビッド・Ｌ．スティーブンスにより
解説されている。ＡＴＭ通信網における終端間流れ制御
方法は、レイフ・Ｏ．オンブラルにより著されアーテク
ハウス社（Artech House）から１９９４年に出版された
「非同期転送モード通信網：性能問題」（"Asynchronou
s Transfer Mode Networks: Performance Issues")とい
う書籍において解説されている。

【００１４】

【発明が解決しようとする課題】以上のように、従来に
おいては、データ損失をなるべく少なくするために、速
度に基づく方式、クレジット制御方式、および、それら
を組み合わせた複合方式が用いられていたが、速度に基
づく方式を用いた場合には、中間システムが複雑なもの
にならないという利点があるものの、データ損失を起こ
さない通信を行えるという確たる理論的証拠も得られて
おらず、実際に通信をこの方式で行った場合には、デー
タ損失が発生してしまうことがあるという問題点があっ
た。

【００１５】また、クレジット制御方式及びそれらを組
み合わせた複合方式を用いた場合には、理論的にはデー
タ損失は起こさないものの、各仮想通信路の流れを独立
に制御するためには、各中間システム１１６毎に、各仮
想通信路のための待ち行列６０を設けて置く必要がある
ため、中間システム１１６の構造がものすごく複雑にな
り、それを電子回路装置で具体化するためには、時間及
び労力の負担が莫大なものになってしまうという問題点
があった。

【００１６】さらに、仮想接続回線２０の個数が、１つ
の中間システム１１６に対して、何千個といった多大な
数になることがあり、そのような場合には、上記の待ち
行列６０を電子回路装置で具体化することは不可能とな
り、また、このような場合に、現在のコンピュータプロ
グラムで実施する速度は、毎秒１００メガビット以上の
送信速度のＡＴＭ通信網では不十分なものであり、実現
化することはかなり困難であるという問題点があった。

【００１７】この発明は、かかる問題点を解決するため
になされたものであり、データ無損失通信を行えるとい
う利点を達成しつつ、同時に、中間システムの構造を複
雑にせずに、コストを抑えることができるデジタル通信
制御装置を得ることを目的とする。

【００１８】

【課題を解決するための手段】この発明に係わるデジタ
ル通信制御装置は、データ発信源とその宛先との間の１
以上の中間ノードを介した仮想通信路を経由してデータ
の送信を行う通信網内の上記中間ノードの各々に設ける
ためのデジタル通信制御装置であって、中間ノードに設
けられ、データ発信源から送信されてくるデータを構成
している個々のデータセルを格納するための複数のデー
タセルバッファーを有するバッファー手段と、仮想通信
路に対して、所定の個数の上記データセルバッファーを
配分するための配分手段と、中間ノードに設けられ、下
流側の他の中間ノードから、その下流側の中間ノードが
受信できるデータセルの個数を示したクレジット情報を
受け取るためのクレジット受信手段と、クレジット情報
と配分手段により配分されたデータセルバッファーの個
数とを比較して、小さい方の値を出力するための比較手
段と、比較手段から出力された値を、新しいクレジット
情報として、上流側の他の中間ノードに送信するための
送信手段とを備えている。

【００１９】また、配分手段が、マイクロプロセッサ
と、マイクロプロセッサの動作プログラムを格納してい
るメモリとから構成されている。

【００２０】また、仮想通信路が複数個であって、配分
手段が、さらに、仮想通信路の各々に対して設けられた
レジスタからなるレジスタ群を備えている。

【００２１】

【発明の実施の形態】図１は、本発明のデジタル通信制
御装置を含んだ、ＡＴＭ通信網等で構成されたデジタル
通信網１０（以下、通信網１０とする。）を示したもの
である。１６は、本実施の形態における中間システムで
あり、本発明のデジタル通信制御装置を構成しているも
のである。中間システム１６の構造については後述す
る。図１に示すように、複数の発信源終端システム１２
と複数の宛先終端システム１４とが設けられており、そ
れらは、通信網１０内に設けられた中間システム１６
（交換機とも称する）及び通信リンク１８を介して接続
されている。このようにして、一方の側から他方の側
へ、すなわち、発信源終端システム１２から宛先終端シ
ステム１４へ、通信リンク１８と中間システム１６とに
よる通信経路がある限りは、任意の発信源終端システム
１２を任意の宛先終端システム１４に接続することがで
きる。ここで、発信源終端システム１２側を上流側と呼
び、宛先終端システム１４側を下流側と呼ぶこととす
る。また、発信源終端システム１２から宛先終端システ
ム１４へ向かう方向を下流方向と呼び、その逆を上流方
向と呼ぶこととする。

【００２２】図２は、図１の通信網１０に、仮想通信路
２０を重ね、それらを破線で示したものである。各仮想
通信路２０は、一つの発信源終端システム１２から、１
以上の通信リンク１８をたどり、１以上の中間システム
１６を通って、一つの宛先終端システム１４に至るとい
う、データの論理的な流れを構成している。各仮想通信
路２０の下流方向への流れは破線による矢印２２により
示されている。最新のデジタルコンピュータ及びその他
の電子装置による通信網１０においては、一般に、１つ
の仮想通信路２０の発信源終端システム１２として動作
しているコンピュータや電子装置は、同時に、他の仮想
通信路２０の宛先終端システム１４としての役割も果た
している。仮想通信路２０同士は互いに独立であって、
１つの発信源終端システム１２が１つの仮想通信路２０
を介して１つの宛先終端システム１４と通信する速度
は、他の発信源終端システム１２が他の仮想通信路２０
を介して他の宛先終端システム１４と通信する速度とは
完全に無関係であり、他の仮想通信路２０における通信
速度には全く依存していない。

【００２３】また、２つ以上の仮想通信路２０が、同じ
中間システム１６及び同じ通信リンク１８を通ることが
できる。すなわち、２つ以上の仮想通信路２０が、中間
システム１６及び通信リンク１８を共有することができ
る。そのような場合には、異なる仮想通信路２０のデー
タパケット又はデータセル４４（図４参照）は、その共
有された通信リンク１８を流れるときにインターリーブ
される。インターリーブは、共有されている中間システ
ム１６の制御下で行われる。ここで、インターリーブと
は、共有の通信リンク１８によって複数の仮想通信路２
０におけるデータパケット又はデータセル４４を送信し
なければならないときに、所定の規則に従って、どのデ
ータパケット又はデータセル４４の次にどのデータパケ
ット又はデータセル４４を送信するかといった送信順序
を適当に割り当ててやって、通信における交通整理を行
って、共有の通信リンク１８においてもスムーズな通信
が行えるように制御することである。従って、通信網１
０の各中間システム１６は、共有されている通信リンク
１８の一方の端で多数の仮想通信路２０のデータパケッ
ト又はデータセルを結合させるための手段と、共有され
ている通信リンク１８の他方の端でそのパケット又はセ
ルを複数の仮想通信路２０に対して分離する手段とを有
している。

【００２４】図３は、図２の仮想通信路２０のうちの１
つを取り出したものである。図のように、仮想通信路２
０は、１つの発信源終端システム１２から１つの宛先終
端システム１４に至るまでに１以上の中間システム１６
を通り、２以上の通信リンク１８を経由している。デー
タ及び制御情報は、矢印２２で示されている順方向、す
なわち、下流方向に流れ、フィードバック情報は矢印２
４で示されている逆方向、すなわち、上流方向に流れ
る。このようなフィードバック情報を流す主要な目的と
しては、発信源終端システム１２及び中間システム１６
が、順方向のデータの流れを適切に制御し得るようにす
るためである。

【００２５】図４は、本発明のデジタル通信制御装置の
一部を構成している中間システム１６の具体的な構造の
一例を示したものである。なお、本発明のデジタル通信
制御装置は、図４に示した構成にさらに図７の構成を加
えたものから形成されている。図４に示すように、中間
システム１６内には、図のように、複数のパケットバッ
ファー又はセルバッファー４２を有するバッファー記憶
装置４０が設けられている。４４は、仮想通信路２０
（図２及び図３参照）により送信されてくるデータパケ
ット又はデータセルである。バッファー記憶装置４０に
おいて、データパケット又はデータセル４４を格納して
いないパケットバッファー又はセルバッファー４２は、
空バッファーと呼ばれる。仮想通信路２０のデータパケ
ット又はデータセル４４が通信リンク１８を介して中間
システム１６に到達すると、そのデータパケット又はデ
ータセル４４は、中間システム１６により指定される空
バッファーであるパケットバッファー又はセルバッファ
ー４２内に格納される。その後、中間システム１６によ
り決定される所定時間後に、そのデータパケット又はデ
ータセル４４は、その仮想通信路２０の次の通信リンク
１８を介して、次の中間システム１６又は宛先終端シス
テム１４に送られる。そのデータパケット又はデータセ
ル４４がそれまで格納されていたパケットバッファー又
はセルバッファー４２は再び空バッファーとなる。デー
タパケット又はデータセル４４は、矢印４６で示されて
いる方向から到着し、パケットバッファー又はセルバッ
ファー４２に格納された後、所定時間後に、矢印４８で
示されている方向に送られる。一般に、１つの仮想通信
路２０中のデータパケット又はデータセル４４は順序正
しく送られるものであるが、中間システム１６内におい
て、その送信の順序を異なる仮想通信路２０間で並べ直
すようにしてもよい。

【００２６】１以上の仮想通信路２０のデータパケット
又はデータセル４４が、中間システム１６がそれらのデ
ータパケット又はデータセル４４を１以上の通信リンク
１８を介して各仮想通信路２０の次の通信リンク１８へ
送信できる速度を上回る速度で、中間システム１６に到
着したときには、輻輳（過密現象）が生じる。このよう
に送信速度を上回る速度でデータパケット又はデータセ
ルが到着するという事がある程度の長時間にわたって継
続すると、空バッファーであったパケットバッファー又
はセルバッファー４２が全て満杯となり、バッファー記
憶装置４０に過負荷がかかることになる。従って、その
後に到着するデータパケット又はデータセル４４を格納
し得る空バッファーは無くないので、それらのデータパ
ケット又はデータセル４４は格納できず放棄されなけれ
ばならない。このような場合に、それぞれの仮想通信路
２０は、データを失うことになる。このようなデータ損
失を防止するために、本発明のデジタル通信制御装置に
おいては、中間システム１６が、図３の矢印２４方向
に、１以上の仮想通信路２０の上流側の中間システム１
６及び／または発信源終端システム１２へ適時にフィー
ドバック情報を送って、空バッファーが無くなる前に、
その中間システム１６及び／または発信源終端システム
１２のそれぞれの仮想通信路２０におけるデータ送信速
度を低下させるか、又は、送信を完全に停止させるよう
にする。

【００２７】クレジット制御方式においては、このよう
なフィードバック情報は資源管理セル（図５の５０参
照。ＲＭセルと略記する。）のクレジットフィールド５
４又はクレジットセル（図６の７６）の中のクレジット
数の数値として符号化されて送信される。図５は、ＲＭ
セル５０の一例を示したものである。ＲＭセル５０は、
図のように、複数の仮想通信路２０に対して、各仮想通
信路２０毎に配分されるパケットバッファー又はセルバ
ッファー４２の個数が入力された仮想通信路別配分フィ
ールド５２と、各中間システム１６が受信可能なデータ
パケット又はデータセル４４の個数が入力されたクレジ
ットフィールド５４等とを含んでおり、発信源終端シス
テム１２又は中間システム１６は、それらの仮想通信路
別配分フィールド５２及びクレジットフィールド５４内
の数値から、バッファー記憶装置４０がオーバーフロー
せずに送ることができるデータパケット又はデータセル
の最大数を算出することができる。

【００２８】各中間システム１６は、そのバッファー記
憶装置４０の中のパケットバッファー又はセルバッファ
ー４２の総数を分割して、各仮想通信路２０毎に配分
し、その配分された個々の個数をＲＭセル５０の仮想通
信路別配分フィールド５２内に入力する。その後、その
中間システム１６は、その仮想通信路２０の上流側のす
ぐ隣の中間システム１６に、或いは、上流側に他の中間
システム１６がない場合には発信源終端システム１２
に、その仮想通信路別配分フィールド５２内の情報を送
る。同様に、宛先終端システム１４は、与えられた所定
の時点において該宛先終端システム１４が受信し処理し
得るデータパケットまたはデータセル４４の個数を決定
し、その情報をＲＭセル５０のクレジットフィールド５
４に入力して、上流側のすぐ隣の中間システム１６に送
る。

【００２９】中間システム１６又は発信源終端システム
１２が仮想通信路２０の下流側のすぐ隣の中間システム
１６からＲＭセル５０を受け取ると、その中間システム
１６又は発信源終端システム１２は、その受け取った情
報に基づいて、その下流側の隣の中間システム１６のバ
ッファー記憶装置４０がオーバーフローを起こさずにデ
ータ損失なく下流へ送ることのできる該仮想通信路２０
のデータパケット又はデータセル４４の数を決定する。
そのようにして決定された数は、クレジット数またはク
レジット情報と呼ばれる。ある値のクレジット数を受け
取った中間システム１６は、その値を上回らない範囲の
数においてデータパケット又はデータセルを送信するこ
とができる。従って、中間システム１６は、その値以上
のデータパケット又はデータセルが仮想通信路２０によ
り送信されてくる場合には、バッファー記憶装置４０に
それらを格納して、該中間システム１６が次のクレジッ
ト数を受け取るまではそれらを保留していなければなら
ない。

【００３０】仮想通信路２０同士は、一般に、互いに独
立であるので、２つ以上の異なる仮想通信路２０のため
のクレジット情報は、そのそれぞれの下流側の隣の中間
システム１６から、異なる速度で到達することがある。
従って、従来技術においては、上述したように、充分な
値のクレジット数が得られない場合に、ある仮想通信路
２０のデータパケット又はデータセルが送信されていな
いときに、他の１以上の仮想通信路２０のデータパケッ
ト又はデータセルを順方向に送信するようにするために
は、中間システム１６が、待ち行列６０群、又は、パケ
ットバッファー又はセルバッファー４２のセットを編成
するための他の手段等を備えている必要があった。

【００３１】本発明のデジタル通信制御装置において
は、従来技術で用いられていたような待ち行列６０群等
を必要としない。その代わりに、ＲＭセル５０が、すぐ
下流の側の中間システム１６から到達したときに、それ
を受け取った中間システム１６が、それに基づき、その
仮想通信路２０に配分することのできるパケットバッフ
ァー又はセルバッファー４２の数を決定するための配分
手段を設けるようにした。該中間システム１６は、該Ｒ
Ｍセル５０のクレジットフィールド５４の値を、該中間
システム１６が該仮想通信路２０に配分することのでき
るデータパケット又はデータセルの数を表す仮想通信路
別配分フィールド５２内の値か、下流側の隣の中間シス
テム１６からのクレジットフィールド５４内の値の、い
ずれか一方の小さい方と置換する。換言すると、ＲＭセ
ル５０のクレジットフィールド５４は、仮想通信路２０
の発信源終端システム１２から宛先終端システム１４ま
での間の場所で該仮想通信路２０に配分されるパケット
バッファー又はセルバッファー４２の数のうちの最小の
ものを表している。これにより、発信源終端システム１
２は、最も輻輳している、または、パケットバッファー
又はセルバッファー４２の数が最も制限されている（少
ない）バッファー記憶装置４０を有する中間システム１
６が処理できる数より多い数のデータパケット又はデー
タセル４４（図４）を送ることはない。従って、発信源
終端システム１２は、下流側のどの中間システム１６で
も処理できる数を上回る数のデータパケット又はデータ
セル４４を送ってはいないので、中間システム１６にお
いては、発信源終端システム１２から送られたデータパ
ケット又はデータセル４４の流れを禁止したり縮小させ
たりする必要はない。その結果、本発明のデジタル通信
制御装置においては、従来技術において用いられていた
待ち行列６０や、個々の仮想通信路２０の送信速度を禁
止したり低下させたりするための他の手段は不要とな
る。

【００３２】図７は、以上説明したような動作を行うた
めの本発明のデジタル通信制御装置の部分を示したもの
である。中間システム１６内に設けられた本発明のデジ
タル通信制御装置には、図４に示したバッファー記憶装
置４０の他に、図７に示すように、マイクロプロセッサ
８０と、マイクロプロセッサ８０の動作プログラムを格
納している、ＲＯＭ等から構成されたメモリ８２と、ク
レジットセル（図６の７６）またはＲＭセル５０を受信
するためのクレジットセル／ＲＭセル受信ユニット８６
と、マイクロプロセッサ８０により定期的に決定される
パケットバッファー又はセルバッファー４２の総数の各
仮想通信路２０毎の配分が格納させる電子レジスタ群８
４と、クレジットセル／ＲＭセル受信ユニット８６が受
信したＲＭセル５０の仮想通信路別フィールド５２に基
づきマイクロプロセッサ８０により仮想通信路２０に対
して配分されたパケットバッファー又はセルバッファー
４２の個数とクレジットフィールド５４の値とを比較し
て小さい方の値を出力するための比較回路８８と、比較
回路８８による出力結果に基づいて決定される新しいク
レジット数９０と仮想通信路別配分フィールド５２の値
とが入力され、それらを外部に出力するクレジット／Ｒ
Ｍセル送信ユニット９２とが設けられている。

【００３３】ここで、中間システム１６は、データ発信
源とその宛先との間の１以上の中間ノードを介した仮想
通信路を経由してデータの送信を行う通信網内の上記中
間ノードの各々に設けるための本発明のデジタル通信制
御装置を構成している。バッファー記憶装置４０は、発
信源終端システム１２から送信されてくるデータを構成
している個々のデータパケット又はデータセル４４を格
納するための複数のデータセルバッファーであるパケッ
トバッファー又はセルバッファー４２を有したバッファ
ー手段を構成している。マイクロプロセッサ８０とメモ
リ８２とは、仮想通信路２０に対して、所定の個数のデ
ータセルバッファーであるパケットバッファー又はセル
バッファー４２を配分するための配分手段を構成してい
る。クレジットセル／ＲＭセル受信ユニット８６が、下
流側の他の中間ノードから、その下流側の中間ノードが
受信できるデータセルの個数を示したクレジット情報を
受け取るためのクレジット受信手段を構成している。比
較回路８８が、クレジット情報と上記配分手段により配
分されたデータセルバッファーの個数とを比較して、小
さい方の値を出力するための比較手段を構成している。
クレジット／ＲＭセル送信ユニット９２が、比較手段か
ら出力された値を、新しいクレジット情報として、上流
側の他の中間ノードに送信するための送信手段を構成し
ている。

【００３４】図７の動作について説明する。中間システ
ム１６におけるパケットバッファー又はセルバッファー
４２の総数の各仮想通信路２０に対する配分は、コンピ
ュータプログラム８２を内蔵するマイクロプロセッサ８
０により定期的に決定される。その配分の結果は電子レ
ジスタ群８４を構成しているレジスタ８４ａ内に格納さ
れるが、一つのレジスタ８４ａが一つの仮想通信路２０
を表す。クレジットセル／ＲＭセル受信ユニット８６
は、通信リンク１８を介して、ＲＭセル５０を受信し、
仮想通信路別配分フィールド５２及びクレジットフィー
ルド５４を復号する。仮想通信路別配分フィールド５２
は、マイクロプロセッサ８０により計算された上述の仮
想通信路２０毎に配分されたパケットバッファー又はセ
ルバッファー４２の数をレジスタ８４ａで中継した後
に、比較回路８８に入力する。また、同時に、クレジッ
トフィールド５４も比較回路８８に入力されて、それら
の値が比較されて、小さい方の値が新しいクレジット数
９０として決定される。この新しいクレジット数９０
は、仮想通信路配分フィールド５２の値とともにクレジ
ットセル／ＲＭセル送信ユニット９２に入力され、上流
側のすぐ隣の中間システム１６または発信源終端システ
ム１２に送られるべきＲＭセル５０となる。

【００３５】図６は、図３の仮想通信路２０において、
上述したＲＭセル５０の代わりに、クレジットセル７６
〜７９を送信する場合の一例を示す図である。図６は、
発信源終端システム１２と、３つの中間システム１６
Ａ、１６Ｂ及び１６Ｃと、宛先終端システム１４とを伴
う１つの仮想通信路２０を示している。中間システム１
６Ａ、１６Ｂ及び１６Ｃは、図１〜図４に示した中間シ
ステム１６と同一のものであるが、ここでは説明のため
に、符号をそれぞれ、１６Ａ、１６Ｂ及び１６Ｃとして
いる。７６、７７、７８及び７９は、それぞれ、受信で
きるデータパケットまたはデータセル４４の個数が入力
されたクレジットセルである。データは、矢印２２が示
すような順方向に流れる。中間システム１６Ａ、１６Ｂ
及び１６Ｃは、図４に示したバッファー記憶装置４０
と、図７に示した構造とを有している。宛先終端システ
ム１４は、クレジットセル７６の“１０”という数で表
されているように、１０個のパケットバッファー又はセ
ルバッファー４４が受信可能であることを示している。
このクレジットセル７６を、クレジットセル７６に付さ
れている矢印で示されているように上流方向に送る。中
間システム１６Ｃはこのクレジットセル７６をクレジッ
トセル／ＲＭセル受信ユニット８６（図７）において受
け取った後、マイクロプロセッサ８０（図７）により、
空きバッファーの個数等に基づいて、その仮想通信路２
０に配分できるパケットバッファー又はセルバッファー
４２の数を８個と決定する。次に、比較回路８８におい
て、クレジットセル７６内の“１０”という数と、マイ
クロプロセッサ８０により決定された配分数“８”とを
比較する。比較回路８８からの出力結果に基づいて、中
間システム１６Ｃは、クレジット数を“１０”から
“８”に低下させ、クレジットセル７７にその情報を新
しいクレジット数９０として入力し、上流側の次の中間
システム１６Ｂに送る。

【００３６】中間システム１６Ｂは、１２個のパケット
バッファー又はセルバッファー４２を該仮想通信路２０
に配分できると決定する。これはクレジットセル７７が
表すクレジット数“８”より多いので、中間システム１
６Ｂは、クレジット数“８”を変更せずにそのままの値
でクレジットセル７８により、上流側の次の中間システ
ム１６Ａに送る。中間システム１６Ａは、該中間システ
ム１６Ａがその仮想通信路２０に配分できるパケットバ
ッファー又はセルバッファー４２の数は６個だけである
と決定し、クレジットの数を“８”から“６”に減ら
す。すると、発信源終端システム１２は、そのクレジッ
トセル７９内のクレジット数“６”から、その仮想通信
路２０の経路の中の中間システム１６Ａ〜１６Ｃやその
他の中間システム１６をオーバーフローさせずに６個の
データパケット又はデータセルを送ることができると判
断する。

【００３７】以上、本発明の好ましい実施の形態を説明
したが、この場合に限らず、本発明の範囲内で変更や置
換をなし得ることを当業者は理解するであろう。

【００３８】以上のように、本発明においては、中間シ
ステム１６のコスト及び複雑さが少ないという長所を達
成しつつ、同時に、データ無損失通信を行えるという利
点を達成することができる。詳説すると、輻輳によるデ
ータの損失を避けるためにデジタル通信網における通信
を制御する本発明のデジタル通信制御装置は、クレジッ
ト制御方式、または、速度に基づく方式及びクレジット
制御方式を組み合わせた複合方式などを利用して、通信
網１０からのクレジットセル７６〜７９またはＲＭセル
５０のフィードバック情報に従って、発信源終端システ
ム１２から送信されるデータの速度を調整する。本発明
においては、このフィードバック情報は、通信網１０の
下流側の中間システムのすべてにおいて無損失でデータ
を受け取ることができる能力を表している。従来のクレ
ジット制御方式の場合の通信リンク１８毎の又はとびと
びの流れ制御においてはそのようなフィードバック情報
がすぐ次の下流側の中間システムの能力だけを表すのと
対照的である。

【００３９】通信網１０のために宛先終端システム１４
は、速度情報及びクレジット情報を内蔵する種々のフィ
ールドから成るＲＭセル５０を送り出す。本発明のデジ
タル通信制御装置においては、図７に示したような構成
にすることにより、通信網１０内の宛先終端システム１
４及び個々の中間システム１６において、その輻輳状況
に応じて対応させて速度情報及びクレジット情報を更新
してＲＭセル５０を発信源終端システム１２に送り返す
ようにしたので、発信源終端システム１２はそれに応じ
てデータ送信の速度を制御する。その制御は発信源終端
システム１２に対して行われるので、発信源終端システ
ム１２から送らてくるデータの流れを中間システム１６
が更に禁止する必要はない。各中間システム１６におい
てデータをバッファー記憶装置４０により待ち合わせさ
せる必要は依然としてあるが、データを各仮想通信路２
０のために別々に待ち合わせさせる必要はない。これに
より、中間システム１６の複雑さが大幅に減少する。

【００４０】上述した本実施の形態においては、宛先終
端システム１４がＲＭセル５０を仮想通信路２０で定期
的に送り出すが、このＲＭセル５０は、その仮想通信路
２０についての速度情報及びクレジット情報を含む種々
のフィールドから成っている。このＲＭセル５０は、上
流側に向かって、即ち、宛先終端システム１４から発信
源終端システム１２に向かって、仮想通信路２０のデー
タセルと逆の経路をたどって送信される。個々の中間シ
ステム１６は、着信する各ＲＭセル５０を検出し、その
データ受信能力を反映するように対応するフィールド内
の速度及びクレジット情報を更新してから、同じ経路を
介して上流の方へ、すなわち、発信源終端システム１２
に向けてＲＭセル５０を送り返す。各中間システム１６
において、通信網１０の中間システム１６は、上流の方
へ流れてゆくＲＭセル５０の該フィールドを該システム
の輻輳状況に応じて更新してそれらのＲＭセル５０を更
に上流の方へ送る。このようにしてＲＭセル５０は最後
に発信源終端システム１２に到達する。発信源終端シス
テム１２は、そのフィードバック情報を使って、それに
応じてデータ送信を制御する。さらに詳しく説明する
と、各中間システム１６は、その下流側の中間システム
１６のすべてに過負荷をかけることなく発信源終端シス
テム１２が送信できるセルの数を表すようにＲＭセル５
０のクレジットフィールド５４の値を制御している。す
ると、発信源終端システム１２は、これらのクレジット
フィールド５４の数字により指定されたのと同量のデー
タパケット又は同数のデータセルだけを送信するように
すれば、どの中間システム１６も、過負荷又は輻輳によ
りデータを捨てなければならないという事態を避け得る
ことになる。

【００４１】本発明のデジタル通信制御装置の主な特徴
は、通信網１０中のどの中間システム１６も、データの
流れ自体を縮小又は禁止することなく、発信源終端シス
テム１２へ輻輳情報を送り返すためにＲＭセル５０で指
定するクレジット数を小さくする手段を持っていること
にある。このことは、どの中間システム１６も、別々の
仮想通信路２０のために別々の待ち行列６０を使う必要
がないということを意味する。従って、発信源終端シス
テム１２は、その経路中の最も輻輳している中間システ
ム１６に過負荷をかけないように、このフィードバック
情報を使ってデータセルの送信を制限し制御することが
できる。中間システム１６は、仮想通信路２０の経路中
の更に下流の側の宛先終端システム１４や中間システム
１６から到来するＲＭセル５０中のクレジットを小さく
することができるだけであるから、下流側の中間システ
ム１６に過負荷をかけることなくその仮想通信路２０の
全てのデータセルを自由に送ることができる。

【００４２】このようにして、本発明のデジタル通信制
御装置を通信網１０内の各中間ノードに設けることによ
って、各仮想通信路２０のために別々に設けていた従来
の待ち行列の複雑さやそれを電子回路で具体化するのに
要する時間および労力の負担を伴うことなく、データ無
損失送信を達成し得るという効果を有する。

【００４３】各仮想通信路２０の宛先終端システム１４
がパケットバッファー又はセルバッファー４２のオーバ
ーフローによるデータ損失を起こすことなくデータを受
信できる能力に関するフィードバック情報がクレジット
セル７６〜７９又はＲＭセル５０に符号化される。これ
らのクレジットセル７６〜７９又はＲＭセル５０はクレ
ジット数を伝送するものであり、発信源終端システム１
２に向かって上流の方へ送られる。各中間システム１６
において、その中間システム１６が無損失で受信できる
データの量が宛先先終端システム１４又は下流側の他の
中間システム１６のそれよりも少ないことを示すように
そのクレジット数を小さくすることができる。クレジッ
トセル７６〜７９又はＲＭセル５０が発信源終端システ
ム１２に戻ったとき、そのクレジット数は、無損失でデ
ータを受信できる能力が最も制限されている中間システ
ム１６の能力を表している。すると、発信源終端システ
ム１２は、そのクレジット数で表されているデータ量を
上回らないように送信データ量を制限する。このデータ
は、最も制限されている中間システム１６に到達したと
き、宛先終端システム１４及び他の全ての下流側の中間
システム１６がそれほど制限されてはいないので、自由
に送信されることができる。

【００４４】従って、本発明における中間システム１６
は、下流側からの追加のクレジット数の受信を放置しな
がら仮想通信路２０のセルを保留するための手段を必要
としない。これは、各仮想通信路２０のための別々の待
ち行列６０が必要でなくなることを意味する。即ち、も
し下流側のある中間システム１６がそれを受信できない
のであれば発信源終端システム１２はデータを送らない
ので、その発信源終端システム１２は、下流側からのク
レジットを利用できるか或いはそのようなクレジットが
無くても、２以上の仮想通信路２０からのデータの送信
を予定することができる。それ故に、一つの仮想通信路
２０のデータを他の仮想通信路２０のデータとは別に保
持するための別々の待ち行列６０を中間システム１６に
設ける必要はない。

【００４５】

【発明の効果】本発明のデジタル通信制御装置は、デー
タ発信源から送信されてくるデータを構成している個々
のデータセルを格納するための複数のデータセルバッフ
ァーを有するバッファー手段と、仮想通信路に対して、
所定の個数の上記データセルバッファーを配分するため
の配分手段と、下流側の他の中間ノードから、その下流
側の中間ノードが受信できるデータセルの個数を示した
クレジット情報を受け取るためのクレジット受信手段
と、クレジット情報と配分手段により配分されたデータ
セルバッファーの個数とを比較して、小さい方の値を出
力するための比較手段と、比較手段から出力された値
を、新しいクレジット情報として、上流側の他の中間ノ
ードに送信するための送信手段とを備えて、クレジット
情報を受け取った個々の中間ノードにおいて、そのクレ
ジット情報に基づいて、それ以下の下流側の中間ノード
のすべてが受信できるデータセルの個数を決定して、そ
れを新しいクレジット情報として、上流側の中間ノード
へ送り、それを受け取った中間ノードがまた同じ動作を
行って、それ以下の下流側の中間ノードのすべてが受信
できるデータセルの個数を決定して、それを新しいクレ
ジット情報として、上流側の中間ノードへ送るようにし
たので、一番上流に位置している発信源は、仮想通信路
におけるすべての中間ノードが受信できるデータセルの
個数をそのクレジット情報から容易に知ることができ、
それに基づいて、データセルの送信速度を決定すれば、
いずれの中間ノードにおいても、オーバーフローによる
データ損失が起こることはない。従って、構造の簡単な
本発明のデジタル通信制御装置を各中間ノードに設ける
中間システムとして用いることにより、データ無損失通
信を行えるとともに、中間システムの構造を複雑にせず
に、コストを抑えることができるという効果を奏する。

【図面の簡単な説明】

【図１】 本発明のデジタル通信制御装置を含む通信網
を示した概略ブロック図である。

【図２】 図１の通信網に、仮想通信路を重ねた概略ブ
ロック図である。

【図３】 図１の通信網における１つの発信源終端シス
テムと１つの宛先終端システムとを接続している１つの
通信リンク及び１つの仮想通信路を示した部分ブロック
図である。

【図４】 中間システム及びそれに設けられたバッファ
ー記憶装置とを示したブロック図である。

【図５】 仮想通信路のデータの流れを制御するための
クレジット情報を有するＲＭセルの構成の一例を示した
図である。

【図６】 仮想通信路のデータの流れを制御するための
クレジット情報を有するクレジットセルの流れを示した
図である。

【図７】 本発明のデジタル通信制御装置の構成を示し
たブロック図である。

【図８】 従来のデジタル通信制御装置における中間シ
ステムに設けられた待ち行列を示した図である。

【符号の説明】

１０ 通信網、１２ 発信源終端システム、１４ 宛先
終端システム、１６中間システム（交換機）、１８ 通
信リンク、２０ 仮想通信路、４０ バッファー記憶装
置、４２ パケットバッファー又はセルバッファー、４
４ データパケット又はデータセル、５０ 資源管理セ
ル（ＲＭセル）、５２ 仮想通信路別配分フィールド、
５４ クレジットフィールド、７６〜７９ クレジット
セル、８０ マイクロプロセッサー、８４ 電子レジス
タ群、８６ クレジットセル／ＲＭセル受信ユニット、
８８ 比較回路、９２ クレジットセル／ＲＭセル送信
ユニット。

フロントページの続き (71)出願人 595151497 201 ＢＲＯＡＤＷＡＹ， ＣＡＭＢＲＩ ＤＧＥ， ＭＡＳＳＡＣＨＵＳＥＴＴＳ 02139， Ｕ．Ｓ．Ａ.

Claims (3)

【特許請求の範囲】
1. 【請求項１】 データ発信源とその宛先との間の１以上
   の中間ノードを介した仮想通信路を経由してデータの送
   信を行う通信網内の上記中間ノードの各々に設けるため
   のデジタル通信制御装置であって、 上記データ発信源から送信されてくる上記データを構成
   している個々のデータセルを格納するための複数のデー
   タセルバッファーを有するバッファー手段と、 上記仮想通信路に対して、所定の個数の上記データセル
   バッファーを配分するための配分手段と、 下流側の他の中間ノードから、その下流側の中間ノード
   が受信できるデータセルの個数を示したクレジット情報
   を受け取るためのクレジット受信手段と、 上記クレジット情報と上記配分手段により配分された上
   記データセルバッファーの個数とを比較して、小さい方
   の値を出力するための比較手段と、 上記比較手段から出力された値を、新しいクレジット情
   報として、上流側の他の中間ノードに送信するための送
   信手段とを備えたことを特徴とするデジタル通信制御装
   置。
2. 【請求項２】 上記配分手段が、 マイクロプロセッサと、 上記マイクロプロセッサの動作プログラムを格納してい
   るメモリとから構成されていることを特徴とする請求項
   １記載のデジタル通信制御装置。
3. 【請求項３】 上記仮想通信路が複数個であって、 上記配分手段が、さらに、上記仮想通信路の各々に対し
   て設けられたレジスタからなるレジスタ群を備えている
   ことを特徴とする請求項１または２記載のデジタル通信
   制御装置。