JPH08242252A - パケットバス制御装置 - Google Patents

Abstract

(57)【要約】 【目的】各パケットの順序を保障することを目的とす
る。 【構成】管理部３３がデータパケット記憶部３１と割り
込みパケット記憶部３２とに記憶されたパケットのアド
レス情報、パケットの種類情報、マスタ２からスレーブ
４へのパケットの送信待ち状態情報とスレーブ４からの
前記パケットに対する応答待ち状態情報とを管理する。
管理部３３で管理される内容に基づき読み出し制御部３
４はデータパケットをスレーブ４に送信した後に割り込
みパケットを受信した場合にスレーブ４からの送信され
たデータパケットに対する応答が正常応答であることを
確認した後に割り込みパケットを送信する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はリトライ機能を有するパ
ケットバスにおいてパケットの転送順序を制御するパケ
ットバス制御装置に関する。

【０００２】

【従来の技術】情報処理装置において、パケットの処理
能力はバス転送能力に依存する。このバス転送能力を向
上するためにパケットバス方式が採用される。このパケ
ットバス方式では、マスタがスレーブにパケットを送出
し、スレーブからの前記パケットに対する応答を待たず
に、別のマスタがパケットバスの使用権を獲得して次の
パケットを送出する。

【０００３】図１１にこの種の従来のパケットバス制御
装置の一例を示す。パケットバス制御装置において、ダ
イレクトメモリアクセス（ＤＭＡ）マスタ２はパケット
バスマスタ３ａ、パケットバス１、パケットバススレー
ブ４を通してプロセッサ５内のメモリ６をダイイレクト
アクセスすることによりメモリ６にパケットの記憶（パ
ケットストア）、あるいはメモリ６からパケットの読み
出し（パケットフェッチ）を行う。

【０００４】この場合、ＤＭＡマスタ２からのパケット
をパケットバスマスタ３ａはパケットバス１を通してパ
ケットバススレーブ４に送出する。パケットバススレー
ブ４は前記パケットを受けた場合には、正常応答を前記
パケットバスマスタ３ａに返す。パケットを受け取って
いない場合には、パケットバススレーブ４はパケットバ
ス１を通してリトライ応答をパケットバスマスタ３ａに
返し、パケットバスマスタ３ａは同一のパケットを再
度、パケットバススレーブ４に送出する。

【０００５】パケットバス制御装置はリトライ機能を有
するパケットバス１を通してパケットのＤＭＡ転送を行
った後に、ＤＭＡの終了割り込みを行う。

【０００６】

【発明が解決しようとする課題】しかしながら、前記パ
ケットバス制御装置は次のような問題があった。図１１
に示すようにＤＭＡマスタ２からのＤＭＡストアパケッ
トをパケットバスマスタ３ａはパケットバス１を通して
パケットバススレーブ４に送出する（）。次に、ＤＭ
Ａマスタ２からのＤＭＡ転送を終了させるための割り込
みパケットをパケットバスマスタ３ａはパケットバス１
を通してパケットバススレーブ４に送出する（）。

【０００７】次に、パケットバススレーブ４の内部状態
で前記パケットが受信できず、パケットバススレーブ４
はリトライ応答をパケットバスマスタ３ａを返す
（）。さらに、パケットバススレーブ４は前記割り込
みパケットをプロセッサ５に送出すると（）、プロセ
ッサ５はＤＭＡ転送を終了させる。

【０００８】次に、パケットバススレーブ４はパケット
バスマスタ３ａからリトライされたＤＭＡストアパケッ
トをプロセッサ５に転送する（）。このようにＤＭＡ
ストアパケットよりも先に割り込みパケットがプロセッ
サ５に受信されてしまう。すなわち、ＤＭＡストアパケ
ット、割り込みパケットの順序が入れ替わる。このた
め、ＤＭＡストアパケットのメモリ６への転送が完全に
終了していないにもかかわらずプロセッサ５がＤＭＡ転
送を終了させてしまう。

【０００９】そこで、ソフトウェアを用いてパケットバ
ススレーブ４側からチャネル（パケットバスマスタ３ａ
側）のステータスを読み出すことによりＤＭＡ転送が終
了したかどうかを確認していた。このため、ＤＭＡ終了
割り込みが発生した後も、ＤＭＡ転送の正常終了を確認
するまでチャネルのステータスを読み出すために余分な
時間を要していた。

【００１０】本発明の目的は、パケットの順序の整合性
を保持し、パケットバスの効率を高めるパケットバス制
御装置を提供することにある。

【００１１】

【課題を解決するための手段】本発明のパケットバス制
御装置は、前記課題を解決するため、以下の手段を採用
した。

【００１２】＜本発明の装置の要旨＞本発明のパケット
バス制御装置は図１に示したようにダイレクトメモリア
クセス転送によってマスタ２からデータパケットと前記
転送を終了させるための割り込みパケットとをパケット
バス１を通してスレーブ４に転送するパケットバス制御
装置であって、前記マスタ２からのデータパケットを記
憶するデータパケット記憶部３１と、前記マスタ２から
の割り込みパケットを記憶する割り込みパケット記憶部
３２と、前記データパケット記憶部３１と割り込みパケ
ット記憶部３２とに記憶されたパケットのアドレス情
報、パケットの種類情報、マスタ２からスレーブ４への
パケットの送信待ち状態情報とスレーブ４からの前記パ
ケットに対する応答待ち状態情報とを管理する管理部３
３と、前記管理部３３で管理される内容に基づき前記デ
ータパケット記憶部３１と前記割り込みパケット記憶部
３２との一方の記憶部からパケットを読み出して前記ス
レーブ４に送出する読み出し制御部３４とを備え、前記
読み出し制御部３４は、前記データパケットをスレーブ
４に送信した後に前記割り込みパケットを受信した場合
にスレーブ４からの前記送信されたデータパケットに対
する応答が正常応答であることを確認した後に、前記割
り込みパケットを送信する（請求項１に対応）。

【００１３】要はパケットバスにデータパケット、割り
込みパケットを送信するマスタがＤＭＡ転送の正常応答
が返ってくるまで割り込みパケットを送信しないように
制御したものである。

【００１４】以下、その構成を説明する。 （データパケット記憶部）データパケット記憶部３１は
前記マスタ２からのデータパケットを記憶するもので、
例えば、バッファメモリなどである。 （割り込みパケット記憶部）割り込みパケット記憶部３
２は前記マスタ２からの割り込みパケットを記憶するも
ので、例えば、バッファメモリなどである。 （管理部）管理部３３は前記データパケット記憶部３１
と割り込みパケット記憶部３２とに記憶されたパケット
のアドレス情報、パケットの種類情報、マスタ２からス
レーブ４へのパケットの送信待ち状態情報とスレーブ４
からの前記パケットに対する応答待ち状態情報とを管理
するもので、例えば、複数のシフトレジスタ、あるいは
バッファメモリからなる。 （読み出し制御部）読み出し制御部３４は前記管理部３
３で管理される内容に基づき前記データパケット記憶部
３１と前記割り込みパケット記憶部３２との一方の記憶
部からパケットを読み出して前記スレーブ４に送出す
る。

【００１５】前記読み出し制御部３４は、前記データパ
ケットをスレーブ４に送信した後に前記割り込みパケッ
トを受信した場合にスレーブ４からの前記送信されたデ
ータパケットに対する応答が正常応答であることを確認
した後に、前記割り込みパケットを送信する。前記読み
出し制御部３４は、例えば、中央処理装置がメモリに格
納されたプログラムを実行することにより実現される機
能、すなわち、ソフトウェアである。

【００１６】本発明は以下の付加的構成要素を付加して
も成立する。その他の付加的構成要素とは、前記データ
パケットは前記転送により前記スレーブに設けられたメ
モリにストアされるストアパケットであることである
（請求項２に対応）。

【００１７】その他の付加的構成要素とは、前記管理部
３３は前記マスタ２から受信した順序で前記データパケ
ット、割り込みパケットに関する前記情報を記憶する複
数の優先順位記憶部を有する。前記スレーブ４からの前
記送信されたパケットに対する応答が正常応答である場
合には、前記送信されたパケットに対応する優先順位記
憶部は前記情報を消去し、前記消去された優先順位記憶
部以外の全ての優先順位記憶部は優先順位をそれぞれ１
つ繰り上げることである（請求項３に対応）。

【００１８】その他の付加的構成要素とは、前記前記ス
レーブ４からの前記送信されたパケットに対する応答が
リトライ応答である場合には、前記送信されたパケット
に対応する優先順位記憶部は前記情報を消去せず、かつ
前記優先順位記憶部は優先順位を繰り上げない。

【００１９】前記読み出し制御部３４は、前記送信され
たパケットに対応する優先順位記憶部の前記情報に基づ
き前記データパケット記憶部３１から再びデータパケッ
トを読み出してスレーブ４に送出することである（請求
項４に対応）。

【００２０】その他の付加的構成要素とは、前記読み出
し制御部３４は、前記割り込みパケットを受信した後に
割り込みパケットではない新たなパケットを受信した場
合にその新たなパケットを前記割り込みパケットを送信
する前にスレーブ４に送信することである（請求項５に
対応）。

【００２１】

【作用】本発明によれば、管理部３３がデータパケット
記憶部３１と割り込みパケット記憶部３２とに記憶され
たパケットのアドレス情報、パケットの種類情報、マス
タ２からスレーブ４へのパケットの送信待ち状態情報と
スレーブ４からの前記パケットに対する応答待ち状態情
報とを管理する。

【００２２】そして、管理部３３で管理される内容に基
づき読み出し制御部３４はデータパケットをスレーブ４
に送信した後に割り込みパケットを受信した場合にスレ
ーブ４からの送信されたデータパケットに対する応答が
正常応答であることを確認した後に割り込みパケットを
送信する。

【００２３】すなわち、パケットバス１での割り込みパ
ケット、データパケットの順序の入れ替わりが防止で
き、データパケットがメモリにストアされる前に転送処
理が終了することがなくなる。また、転送終了の確認作
業が不要となるので、余分な時間がかからなくなる。

【００２４】また、スレーブ４からの応答が正常応答で
ある場合、送信されたパケットに対応する優先順位記憶
部は情報を消去し、消去された優先順位記憶部以外の全
ての優先順位記憶部は優先順位をそれぞれ１つ繰り上げ
るので、優先順位の最も高い優先順位記憶部の情報に従
って次に受信したパケットを読み出すことができる。

【００２５】さらに、スレーブ４からの応答がリトライ
応答である場合、送信されたパケットに対応する優先順
位記憶部は情報を消去せず、かつ優先順位記憶部は優先
順位を繰り上げず、読み出し制御部３４は前記情報に基
づきデータパケット記憶部３１からのデータパケットを
再びスレーブ４に送出する。すなわち、リトライ応答を
受けたパケットの送信優先順位を高くすることによりパ
ケットバスの使用待ち時間を短縮することができる。

【００２６】また、読み出し制御部３４は記割り込みパ
ケットを受信した後に割り込みパケットではない新たな
パケットを受信した場合にその新たなパケットを前記割
り込みパケットを送信する前にスレーブ４に送信するの
で、パケットの送信待ち時間を短縮でき、バスの有効利
用を図ることができる。

【００２７】

【実施例】以下、本発明のパケットバス制御装置の実施
例を図面を参照して説明する。図２は本発明のパケット
バス制御装置の一実施例を示す構成ブロック図である。
前記パケットバス制御装置は、パケットバス１、パケッ
トバス１に接続されるパケットバスマスタ３及びパケッ
トバススレーブ４、パケットバスマスタ３に接続される
ＤＭＡマスタ２、パケットバススレーブ４に接続される
プロセッサ５を備える。

【００２８】ＤＭＡマスタ２はパケットバスマスタ３、
パケットバス１、パケットバススレーブ４を通してプロ
セッサ５内のメモリ６をダイイレクトアクセスすること
によりパケットストア、あるいはパケットフェッチを行
う。

【００２９】パケットバスマスタ３はＤＭＡマスタ２か
らのＤＭＡストアパケット、割り込みパケットをパケッ
トバス１を通してパケットバススレーブ４に送出する。
パケットバスマスタ３はパケットバススレーブ４からの
パケットに対する正常応答、リトライ応答を受けてリト
ライ応答の場合には再度、同一のＤＭＡパケットをパケ
ットバススレーブ４に転送する。

【００３０】パケットバススレーブ４はパケットバス１
を通してパケットバスマスタ３からのＤＭＡストアパケ
ット、割り込みパケットをプロセッサ５に送出する。パ
ケットバススレーブ４はパケットに対する正常応答、リ
トライ応答をパケットバスマスタ３に返す。

【００３１】前記プロセッサ５は入力されたＤＭＡスト
アパケットをメモリ６にストアし、入力された割り込み
パケットによりＤＭＡ転送を終了させる。図３は前記パ
ケットバスマスタ３の詳細な構成図である。図３におい
て、前記パケットバスマスタ３は、ＤＭＡマスタ２に接
続されるＤＭＡバッファ３１と、ＤＭＡマスタ２に接続
される割込みバッファ３２と、ＤＭＡマスタ２に接続さ
れる複数のシフトレジスタ３３−１〜３３−Ｎと、ＤＭ
Ａバッファ３１及び割込みバッファ３２及び複数のシフ
トレジスタ３３−１〜３３−Ｎに接続されるバッファリ
ード制御部３４と、ＤＭＡバッファ３１及び割込みバッ
ファ３２及びバッファリード制御部３４に接続されるパ
ケットバス送信部３５とを備える。

【００３２】ＤＭＡバッファ３１は複数のバッファアド
レスをもちＤＭＡマスタ２からのＤＭＡパケットを記憶
する。割込みバッファ３２は前記ＤＭＡバッファ３１の
複数のバッファアドレスとは異なる複数のバッファアド
レスをもちＤＭＡマスタ２からの割り込みパケットを記
憶する。

【００３３】複数のシフトレジスタ３３−１〜３３−Ｎ
は１番目のビットにパケットの送信待ちまたは応答待ち
を示すパケット状態を保持し、２番目のビットにパケッ
トの種類、３番目のビットに前記バッファアドレスを保
持する。

【００３４】複数のシフトレジスタ３３−１〜３３−Ｎ
において、シフトレジスタ３３−１はバッファリード制
御部３４により読み出される優先順位が１番目であり、
シフトレジスタ３３−Ｎは前記優先順位がＮ番目であ
る。

【００３５】バッファリード制御部３４は前記複数のシ
フトレジスタ３３−１〜３３−Ｎに保持された内容に基
づきＤＭＡバッファ３１、割り込みバッファ３２に記憶
されたパケットの中から次の送信パケットを決定する。
パケットバス送信部３５はバッファリード制御部３４に
より読み出されたパケットをパケットバス１に転送す
る。

【００３６】次に、このように構成された実施例の動作
を図面を参照して説明する。図４ははパケットバス制御
装置の動作を示すフローチャートである。図５はバッフ
ァリード制御部の動作を示すフローチャートである。

【００３７】まず、パケットバスマスタ３はＤＭＡマス
タ２からＤＭＡストアパケットを受信する（ステップ１
０１）。次に、パケットバスマスタ３はＤＭＡマスタ２
から割り込みパケットを受信する（ステップ１０２）。

【００３８】すると、図６に示されるパケットバスマス
タ３において、ＤＭＡバッファ３１はＤＭＡマスタ２か
らのＤＭＡストアパケット（ＤＷパケット）をバッファ
アドレスＡ１に記憶する。

【００３９】また、これと同時にシフトレジスタ３３−
１は前記ＤＭＡバッファ３１へのＤＷパケットのストア
情報として、パケットの状態Ｓ（送信待ち）、パケット
の種類ＤＷ、バッファアドレスＡ１を記憶する。

【００４０】次に、割り込みバッファ３２はＤＭＡマス
タ２からの割り込みパケット（ＩＴパケット）をバッフ
ァアドレスＡ５に記憶する。また、これと同時にシフト
レジスタ３３−２は前記割り込みバッファ３２へのＩＴ
パケットのストア情報として、パケットの状態Ｓ（送信
待ち）、パケットの種類ＩＴ、バッファアドレスＡ５を
記憶する。なお、各パケットは受信された順番に優先順
位の高いシフトレジスタから記憶されていく。

【００４１】次に、バッファリード制御部３４は複数の
シフトレジスタに順次記憶された内容に基づきＤＭＡバ
ッファ３１、割り込みバッファ３２から読み出すべきパ
ケットの順序を決定する（ステップ１０３）。バッファ
リード制御部３４によるパケットのリード順序は図５に
従って決定される。

【００４２】まず、バッファリード制御部３４は優先順
位１のシフトレジスタ３３−１に記憶されたパケットの
状態が応答待ちか送信待ちかあるいは無効かを判定する
（ステップ１１１）。

【００４３】バッファリード制御部３４は優先順位１の
パケットの状態が送信待ちＳである場合には、優先順位
１のアドレスで示されるバッファに記憶されたパケット
をリードしパケットの状態を応答待ちＯにする（ステッ
プ１１２）。

【００４４】図７に示す例では、バッファリード制御部
３４は優先順位１のシフトレジスタ３３−１に記憶され
たパケットの状態が送信待ちＳであるので、優先順位１
のアドレスＡ１で示されるＤＭＡバッファ３１に記憶さ
れたＤＷパケットをリードしパケットの状態を送信待ち
Ｓから応答待ちＯにする。

【００４５】そして、パケットバス送信部３５は、ＤＭ
Ａストアパケット（ＤＷパケット）をパケットバス１を
介してパケットバススレーブ４に送信する（図４のステ
ップ１０４）。

【００４６】次に、複数のシフトレジスタ３３−１〜３
３−Ｎはパケットバススレーブ４からの応答を待ち（ス
テップ１０５）、複数のシフトレジスタ３３−１〜３３
−Ｎは、その応答が正常応答かリトライ応答かを判定す
る（ステップ１０６）。

【００４７】パケットバススレーブ４からの応答が正常
応答の場合には、送信シフトレジスタの内容がクリアさ
れ、クリアされたシフトレジスタより優先順位が低いシ
フトレジスタが１つづつシフトされ、シフトレジスタの
優先順位が１つ繰り上がる（ステップ１０７）。

【００４８】図８に示す例では、優先順位１のシフトレ
ジスタ３３−１の内容をクリアし、優先順位２のシフト
レジスタ３３−２の内容を優先順位１のシフトレジスタ
３３−１にシフトする。優先順位１のシフトレジスタ３
３−１の内容は前記割り込みパケットに関する情報、す
なわち、送信待ちＳ、パケットの種類ＩＴ、バッファア
ドレスＡ５となる。

【００４９】ここで、図９に示すように、バッファリー
ド制御部３４は優先順位１のシフトレジスタ３３−１の
内容に従って、割り込みハッフバッファ３２からＩＴパ
ケットを読み出し、パケットバス送信部３５はＩＴパケ
ットをパケットバススレーブ４に送出する（図４のステ
ップ１０８）。また、シフトレジスタ３３−１は応答待
ちＯにされる（図５のステップ１１２）。

【００５０】一方、ステップ１０６において、応答がリ
トライ応答である場合には、図１０に示すようにシフト
レジスタ３３−１の応答待ちＯを送信待ちＳに変更する
（ステップ１０９）。このとき、それぞれのシフトレジ
スタの優先順位は変わることはなく、シフトレジスタ３
３−１の内容は送信待ちＳ、パケットの種類ＤＷ、バッ
ファアドレスＡ１である。

【００５１】そして、処理がステップ１０３に戻り、ス
テップ１０３からステップ１０５の処理を再度を行う。
すなわち、優先順位１のシフトレジスタ３３−１の内容
に従ってバッファリード制御部３４はＤＭＡバッファ３
１からＤＭＡストアパケットを読み出して送信する。従
って、リトライになったＤＭＡストアパケットは読み出
されて送信される。

【００５２】一方、バッファリード制御部３４は優先順
位１のパケットの状態が応答待ちＯである場合には、優
先順位２のシフトレジスタ３３−２に記憶されたパケッ
トの状態が応答待ちか送信待ちかあるいは無効かを判定
する（ステップ１１３）。

【００５３】バッファリード制御部３４は優先順位２の
パケットの状態が送信待ちＳである場合には、パケット
の種類が割り込みかどうかを判定する（ステップ１１
４）。バッファリード制御部３４はパケットが割り込み
パケットでない場合には、優先順位２のアドレスで示さ
れるバッファに記憶されたパケットをリードしパケット
の状態を応答待ちＯにする（ステップ１１５）。すなわ
ち、優先順位１と優先順位２とにＤＭＡストアパケット
が設定されている場合には、ステップ１１５の処理とな
る。

【００５４】次に、パケットが割り込みパケットである
場合には、バッファリード制御部３４は優先順位１のパ
ケットがＤＷパケット（ＤＭＡストアパケット）である
か判定する（ステップ１１６）。

【００５５】優先順位１のパケットがＤＷパケットでな
い場合、例えば、ＤＭＡフェッチ（メモリからマスタへ
の読み出し）、割り込みパケットである場合には、パケ
ットの順序が逆転してもよいので、ステップ１１５の処
理に進む。

【００５６】優先順位１のパケットがＤＷパケットであ
る場合には、パケットバス１上でパケットの順序が逆転
しないように優先順位２のシフトレジスタ３３−２の内
容を読み出し禁止し、次に、優先順位２のシフトレジス
タ３３−２の内容が読み出し禁止であるので、バッファ
リード制御部３４は優先順位３のパケットの状態が送信
待ちか応答待ちか無効かを判定する（ステップ１１
８）。そして、ステップ１１９はステップ１１４と同様
に、ステップ１２０はステップ１１５と同様な要領で処
理される。

【００５７】なお、ステップ１１１、１１３、１１８に
おいて、パケット状態が無効である場合にはステップ１
１７に進む。そして、ステップ１２１において、優先順
位１，２のパケットはいずれかがＤＷパケットかどうか
判定される。このような処理が優先順位４からＮまで続
行される。

【００５８】このように、パケットバスマスタ３はパケ
ットバススレーブ４からＤＭＡストアパケットに対する
正常応答が返ってくるまで割り込みパケットを送信しな
いように制御するので、パケットバス１でのパケットの
順序の入替えを防止できる。また、ＤＭＡストアパケッ
ト、割り込みパケットの順序を保証するため、ソフトウ
ェアによりＤＭＡ終了確認を行う必要がなくなり、余分
な時間がかからなくなる。

【００５９】また、リトライ応答が優先順位１のシフト
レジスタ３３−１に返ってくるので、次に優先順位１で
ＤＭＡストアパケットが送信されるため、割り込みパケ
ットの待ち時間が最小限に抑えられる。

【００６０】さらに、最初に受信したパケットがＤＭＡ
フェッチ、割り込みパケットのような順序の逆転を許す
パケットであり、次に受信した新たなパケットがＤＭＡ
ストアパケットとする。この場合には、前記バッファリ
ード制御部３４は、その新たなパケットを前記割り込み
パケットを送信する前にスレーブ４に送信する。

【００６１】これにより、パケットの送信待ち時間を短
縮でき、バスの有効利用を図ることができる。

【００６２】

【発明の効果】本発明によれば、管理部で管理される内
容に基づき読み出し制御部はデータパケットをスレーブ
に送信した後に割り込みパケットを受信した場合にスレ
ーブからの送信されたデータパケットに対する応答が正
常応答であることを確認した後に割り込みパケットを送
信する。

【００６３】すなわち、パケットバスでの割り込みパケ
ット、データパケットの順序の入れ替わりが防止でき、
データパケットがメモリにストアされる前に転送処理が
終了することがなくなる。また、転送終了の確認作業が
不要となるので、余分な時間がかからなくなる。

【００６４】また、スレーブからの応答が正常応答であ
る場合、送信されたパケットに対応する優先順位記憶部
は情報を消去し、消去された優先順位記憶部以外の全て
の優先順位記憶部は優先順位をそれぞれ１つ繰り上げる
ので、優先順位の最も高い優先順位記憶部の情報に従っ
て次に受信したパケットを読み出すことができる。

【００６５】さらに、スレーブからの応答がリトライ応
答である場合、送信されたパケットに対応する優先順位
記憶部は情報を消去せず、かつ優先順位記憶部は優先順
位を繰り上げず、読み出し制御部は前記情報に基づきデ
ータパケット記憶部からのデータパケットを再びスレー
ブに送出する。すなわち、リトライ応答を受けたパケッ
トの送信優先順位を高くすることによりパケットバスの
使用待ち時間を短縮することができる。

【００６６】また、読み出し制御部は記割り込みパケッ
トを受信した後に割り込みパケットではない新たなパケ
ットを受信した場合にその新たなパケットを前記割り込
みパケットを送信する前にスレーブに送信するので、パ
ケットの送信待ち時間を短縮でき、バスの有効利用を図
ることができる。

【図面の簡単な説明】

【図１】本発明のパケットバス制御装置を示す原理図で
ある。

【図２】本発明のパケットバス制御装置の実施例を示す
図である。

【図３】前記実施例におけるパケットバスマスタを示す
構成図である。

【図４】パケットバス制御装置の動作を示すフローチャ
ートである。

【図５】バッファリード制御部の動作を示すフローチャ
ートである。

【図６】ＤＭＡストアパケット及び割り込みパケットの
受信を説明する図である。

【図７】ＤＭＡストアパケットの送信を説明する図であ
る。

【図８】ＤＭＡストアの正常応答を説明する図である。

【図９】割り込みパケットの送信を説明する図である。

【図１０】ＤＭＡストアのリトライ応答を示す図であ
る。

【図１１】従来のパケットバス制御装置の一例を示す図
である。

【符号の説明】

１・・パケットバス ２・・ＤＭＡマスタ ３・・パケットバスマスタ ４・・パケットバススレーブ ５・・プロセッサ ６・・メモリ ３１・・ＤＭＡバッファ ３２・・割り込みバッファ ３３−１〜３３−Ｎ・・シフトレジスタ ３４・・バッファリード制御部 ３５・・パケットバス送信部

フロントページの続き (72)発明者 柞木 賢一 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 星 健二 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 須藤 清 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 加藤 貴紀 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内

Claims (5)

【特許請求の範囲】
1. 【請求項１】 ダイレクトメモリアクセス転送によって
   マスタからデータパケットと前記転送を終了させるため
   の割り込みパケットとをパケットバスを通してスレーブ
   に転送するパケットバス制御装置であって、 前記マスタからのデータパケットを記憶するデータパケ
   ット記憶部と、 前記マスタからの割り込みパケットを記憶する割り込み
   パケット記憶部と、 前記データパケット記憶部と割り込みパケット記憶部と
   に記憶されたパケットのアドレス情報、パケットの種類
   情報、マスタからスレーブへのパケットの送信待ち状態
   情報とスレーブからの前記パケットに対する応答待ち状
   態情報とを管理する管理部と、 前記管理部で管理される内容に基づき前記データパケッ
   ト記憶部と前記割り込みパケット記憶部との一方の記憶
   部からパケットを読み出して前記スレーブに送出する読
   み出し制御部とを備え、 前記読み出し制御部は、前記データパケットをスレーブ
   に送信した後に前記割り込みパケットを受信した場合に
   スレーブからの前記送信されたデータパケットに対する
   応答が正常応答であることを確認した後に前記割り込み
   パケットを送信することを特徴とするパケットバス制御
   装置。
2. 【請求項２】 前記データパケットは前記転送により前
   記スレーブに設けられたメモリにストアされるストアパ
   ケットであることを特徴とする請求項１に記載のパケッ
   トバス制御装置。
3. 【請求項３】 前記管理部は前記マスタから受信した順
   序で前記データパケット、割り込みパケットに関する前
   記情報を記憶する複数の優先順位記憶部を有し、 前記スレーブからの前記送信されたパケットに対する応
   答が正常応答である場合には、前記送信されたパケット
   に対応する優先順位記憶部は前記情報を消去し、前記消
   去された優先順位記憶部以外の全ての優先順位記憶部は
   優先順位をそれぞれ１つ繰り上げることを特徴とする請
   求項１または請求項２に記載のパケットバス制御装置。
4. 【請求項４】 前記スレーブからの前記送信されたパケ
   ットに対する応答がリトライ応答である場合には、前記
   送信されたパケットに対応する優先順位記憶部は前記情
   報を消去せず、かつ前記優先順位記憶部は優先順位を繰
   り上げず、 前記読み出し制御部は、前記送信されたパケットに対応
   する優先順位記憶部の前記情報に基づき前記データパケ
   ット記憶部から再びデータパケットを読み出してスレー
   ブに送出することを特徴とする請求項３に記載のパケッ
   トバス制御装置。
5. 【請求項５】 前記読み出し制御部は、前記割り込みパ
   ケットを受信した後に割り込みパケットではない新たな
   パケットを受信した場合にその新たなパケットを前記割
   り込みパケットを送信する前にスレーブに送信すること
   を特徴とする請求項１から請求項４のいずれかの請求項
   に記載のパケットバス制御装置。