JPH08221311A

JPH08221311A - スーパースカラプロセッサにおけるロードバッファ及びストアバッファの優先順位の動的切換え

Info

Publication number: JPH08221311A
Application number: JP7330839A
Authority: JP
Inventors: Greenlay Dale; グリーンレイデール; Kohn Leslie; コーンレスリー
Original assignee: Sun Microsystems Inc
Current assignee: Sun Microsystems Inc
Priority date: 1994-12-22
Filing date: 1995-12-19
Publication date: 1996-08-30
Also published as: KR100404672B1; US5904732A

Abstract

(57)【要約】【課題】バッファの容量が満杯になることによりプロセ
ッサのオペレーションが阻害されることを防止する方法
及び装置を提供する。【解決手段】ストアバッファ６１が一定の高水準６２に
達するまで、ロードバッファ６０が常時、優位に立つよ
うに、プロトコルは命令する。ストアバッファ６１は優
先順位を得た後、低水準に減少するまで、メモリにアク
セスし続ける。ストアバッファ６１が高水準６２に達す
る時は常時、低水準に減少するまで優先順位を得る。ロ
ードバッファ６０は高水準６３を上回れば、常時、優位
に立つ。ロードバッファ６０が高水準６３を下回れば、
ストアバッファ６１が高水準６２に達するまで、ロード
バッファ６０は優位に立つ。ストアバッファ６１は優先
順位を得た後、ロードバッファ６０が高水準６３に達す
るまで、優先順位を保持する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、マイクロプロセッ
サのロード/ ストア実行ユニットに関し、詳細にはマイ
クロプロセッサのロード/ ストアユニットにおけるメモ
リ資源に対して競合するロードバッファとストアバッフ
ァとの間の優先順位の動的制御に関するものである。

【０００２】

【従来の技術】RISCとは命令セットを簡略化した演算の
ことをいう。通常、RISCプロセッサは従来のCISC( 複雑
な命令セットをもつ演算) プロセッサより命令数が少な
い。使用命令数が少ないため、RISC技術を用いることに
より、少なくともある程度、RISCプロセッサにコンパイ
ラを書き込むタスクが簡略化される。更に、最大動作周
波数を制限する使用頻度の低い複雑な命令よりも、むし
ろ使用頻度の高い重要な命令を実行し、かつ最適化する
ことについて焦点を当ててプロセッサのデザインを行う
ことができる。こうした理由及びその他の理由により、
ワークステーション、更には末端のコンピュータの製造
業者の間ではRISCプロセッサが好評である。

【０００３】一般的に、RISCプロセッサではメモリに実
際にアクセスする命令は非常に少ない。実際、メモリに
アクセスする２つの命令、LOAD及びSTOREのみを有する
インプリメンテーションもある。通常、並行処理により
同期及びメモリ更新を行うプロセッサにより、多少の特
殊な「アトミック」オペレーションが支援される。プレ
ンティスホール社発行、SPARCインターナショナル社制
作、ディー．エル．ウィーバー(D．L．Weaver)及びティ
ー．ガーモンド(T．Germond)(編)、「SPARCアーキテク
チャ説明書(The SPARC Architecture Manual)」、１９
９４年第９版、第１７頁を参照されたい。このような場
合であっても、LOAD及びSTOREが最も使用頻度の高いメ
モリアクセス命令である。LOAD命令を実行することによ
り、プロセッサのレジスタにはメインメモリアドレスに
存在するデータが書き込まれる。STORE命令を実行する
ことにより、メインメモリアドレスにはプロセッサのレ
ジスタに存在するデータが書き込まれる。従って、LOAD
命令及びSTORE命令はレジスタ(１つ又は複数個)及び１
つのメモリにアドレスをオペランドとして特定する必要
がある。インプリメンテーションの中には２つ若しくは
１つのレジスタ及び１つの即値を用いてメモリアドレス
を計算するものもある。多くのインプリメンテーション
は、１つの命令を用いて１ワード以上のデータを転送す
るLOAD及びSTOREを数種類備える。従って、２つ以上の
ソースレジスタ又はデスティネーションレジスタが存在
し得る。また、これらソースレジスタ又はデスティネー
ションレジスタはそれぞれSTORE命令又はLOAD命令にお
いてオペランドとして指定される。

【０００４】図１はスーパースカラプロセッサ１２を示
す。スーパースカラプロセッサ１２は幾つかの並行機能
ユニット１０及び１１を有している。通常のスーパスカ
ラインプリメンテーションは浮動小数点、整数、ブラン
チ及びロード／ストアの機能ユニット１１を有してい
る。従って、４つの命令まで並行して実行可能である。
また、大部分のスーパースカラプロセッサは少なくとも
ある程度はパイプライン化されている。パイプライン化
により命令は段階的に処理され、命令処理が完了するま
でに数クロックサイクルを必要とする。しかし、パイプ
ライン化プロセッサのアーキテクチャでは、各段階にて
常時、命令を処理しているため、複数の命令を同時に処
理可能である。

【０００５】図２はロード/ストアユニット１０のブロ
ック図を示す。ロード/ストアユニット１０の総スルー
プットを最大にすべ<、即時には供給不可能なロード及
びストアがプロセッサ１２のオペレーションを阻止する
ことなく、依然としてディスパッチ可能であるとともに
供給待ち可能となるように、ロードバッファ２０及びス
トアバッファ２１が設けられている。ロードバッファ２
０は先入れ先出し(FIFO)待ち行列であり、LOADのソース
メモリアドレス２２及びデスティネーションレジスタア
ドレス２３を保持している。ストアバッファ２１はFIFO
待ち行列であり、STOREのアドレス２４及びこれらアド
レス２４に記憶されるデータ２５を保持している。LOAD
及びSTOREの待ち行列を保持することにより、現オペレ
ーションの完了後、即時に別のメモリオペレーションが
得られるため、LOAD命令及びSTORE命令が用いるメモリ
資源の利用が最大化される。

【０００６】多層メモリシステムの一般的形態はキャッ
シュメモリ、即ちルックアサイド(lookaside)バッファ
メモリである。キャッシュメモリはプロセッサ１２とメ
インメモリシステムとの間に配置された比較的小さい特
殊メモリ装置である。キャッシュメモリはプロセッサ１
２によりアクセスされようとするメインメモリからのワ
ードのコピーを保持している。キャッシュはメインメモ
リより高速であるため、アクセス頻度の高い記憶位置が
キャッシュにて見つかれば、メモリアクセスの平均時間
は短くなる。キャッシュメモリの各記憶位置はより低速
のメインメモリにも蓄積された情報のコピーを更にアク
セスし易くするように用いられるという意味から、キャ
ッシュメモリの記憶位置は冗長である。プログラマが見
てとれるように、アドレス可能な全記憶容量がキャッシ
ュの存在により増大することはない。小型内部キャッシ
ュ、及び別の集積回路上にて実行されるこれより遥かに
大型の外部キャッシュを有するプロセッサ１２が多い。
他のシステムでは、プロセッサ１２とメインメモリとの
間に存在するキャッシュは１つのみである。

【０００７】図２は内部キャッシュ２９並びにロードバ
ッファ２０及びストアバッファ２１と相互に接続された
ロード/ストア前処理ブロック１９を示す。ロードバッ
ファ２０及びストアバッファ２１は外部キャッシュ２６
と相互に接続されている。外部キャッシュ２６は別の集
積回路上に存在するため、通常、外部キャッシュ２６に
通じる読取り/書込みポートは１つのみである。今日の
プロセッサでは、記憶転送のユニット、即ちサブブロッ
クは約１４４ビット以上のオーダーであり、サブブロッ
クに対するアドレスは約２０ビット以上のオーダーであ
る。大部分のシステムは高価すぎるという理由により外
部キャッシュにデュアルポートを設けていない。ポート
を２つ設けると、既に多数存在する外部キャッシュのメ
モリチップ上のピンを実質的に倍増させる必要がある。
このように改変すると、パッケージが複雑化し、外部キ
ャッシュのRAM(ランダムアクセスメモリ)が複雑化し、
回路基板上のワイヤの数が増加する。外部キャッシュの
型寸法が大きくなる可能性もある。更に、出力パッドド
ライバが総電力のうち比較的多量の電力を消費する性質
があるため、システムの電力消費量が著しく増大する。
こうした理由により、通常、外部キャッシュ２６は一組
のアドレス線２７及び双方向の一組のデータ線２８のみ
を有している。

【０００８】外部キャッシュ２６のRAMは読取り/書込み
ポートを１つのみ有するため、ロードバッファ２０にお
ける入力及びストアバッファ２１における入力が外部キ
ャッシュ２６のメモリ資源に対して競合しようとする。
如何なる所定の時間においても、ロードバッファ２０及
びストアバッファ２１の双方が入力を有することができ
る。如何なる所定の時間においても、外部キャッシュ２
６が処理可能であるLOAD命令又はSTORE命令は１つのみ
であるため、ロードバッファ２０及びストアバッファ２
１の双方が入力を有すれば、このうちの１つのバッファ
は外部キャッシュ２６に入力をディスパッチすることが
不可能である。

【０００９】LOADは後続命令がオペランドとして使用す
るのに必要なデータを取り出すための要求である。従っ
て、LOADは比較的迅速に生じる必要がある。通常、コン
パイラは十分に長い時間、ロードされたデータを使用す
る命令からLOADを分離する命令ストリームを生じさせ
る。しかし、命令が使用するロードデータがロードされ
ないうちにこの命令が実行されようとすれば、プロセッ
サ１２は機能停止に陥る。従って、LOADが生じるのに必
要なレイテンシは、ロードされたデータの使用からLOAD
を分離する命令が命令ストリーム中にどれ程存在するか
によって決まる。コンパイラに課する制約を緩和すると
ともにプロセッサの機能停止を回避することが当然に好
ましい。ロードレイテンシを短縮することにより、プロ
セッサを機能停止に陥らせることなく、LOADとロードデ
ータの使用との間に介入する命令の数を削減することが
可能である。

【００１０】ロードバッファ２０の背後にある理論は、
内部キャッシュ２９に適合するには大きすぎる実効ペー
ジセットを有するコードでは、LOAD及びその後続使用は
少なくとも外部キャッシュ２６のレイテンシを償うほど
長く分離可能であるということである。LOAD及びその使
用が分離可能であれば、LOADが生じている間に複数の介
入命令を実行可能である。ロードバッファ２０はロード
/ストアユニット１０及び他の実行パイプライン１１(図
１)を幾分か減結合させる。即ち、データを即時に戻す
ことが不可能なLOADはパイプラインを機能停止させるの
ではなく、データを戻すことが可能になるまで緩衝処理
される。この典型的な例は、LOADが内部キャッシュ２９
に達せず、外部キャッシュ２６にアクセスせねばならな
い場合である。この場合、LOADはロードバッファ２０に
配置され、他の機能ユニット１１のパイプラインは「使
用」命令に遭遇しない限り動作し続ける。

【００１１】一方、STORE命令はLOADが有するような厳
密な時間的制約を有していない。STOREが発せられる
時、プロセッサ１２はメインメモリにデータを送り戻し
ている。蓄積されたデータは将来如何なる時にもおそら
く必要とされない。ストアデータが将来必要とされるの
であれば、メインメモリに蓄積されるのではな<、レジ
スタに保持されている。

【００１２】LOADに対するレイテンシ要件の方がSTORE
に対するレイテンシ要件より厳格であるため、ロードバ
ッファ２０及びストアバッファ２１が外部キャッシュ２
６に対して競合する時、従来のデザインではストアバッ
ファ２１の入力よりロードバッファ２０の入力の方に優
先順位が与えられてきた。

【００１３】ストアバッファ２１における入力よりロー
ドバッファ２０における入力の方に、常時優先順位を与
えることにより、ストアバッファ２１は満杯になる傾向
にある。ロードバッファ２０の入力が常時、ストアバッ
ファ２１の入力前に供給されるのであれば、外部キャッ
シュ２６にアクセスせねばならない入力をロードバッフ
ァ２０が空にするまで、ストアバッファ２１における入
力が供給されることはない。外部キャッシュ２６にアク
セスせねばならない入力をロードバッファ２０が有する
限り、STOREは処理されない。

【００１４】通常、プログラムにおけるSTOREのオペレ
ーションはLOADのオペレーションより著しく頻度が低
い。しかし、ロードバッファが空になるまでストアバッ
ファにおけるSTOREが外部キャッシュにアクセスしなけ
れば、ストアバッファ２１はその全入力により占められ
るまで満杯になり得る。ストアバッファが満杯になって
しまうと、プロセッサ１２は別のSTORE命令をディスパ
ッチすることを阻止される。ストアバッファが満杯であ
るためにストアバッファに入力不可能なSTORE命令が発
せられてしまうと、ロード/ストア機能ユニット１０の
パイプライン１０(図１)は阻止される。今日のスーパー
スカラプロセッサの多くは、命令実行といったようなも
のを柔軟にすべく、コンパイルされたコードと協働する
ようになっている。しかし、ほぼ全てのブログラムモデ
ルが命令実行といったものに制約を課すため、プロセッ
サ１２全体が阻止されてしまう可能性がある。命令スト
リームにおけるSTORE命令が処理不可能であれば、後続
の命令が依然として幾つか実行可能であるかもしれない
が、STORE命令が処理されなければ、やがてプロセッサ
１２全体は機能停止に陥る。

【００１５】従って、ロードバッファ２０に常時優先順
位を持たせるという従来の方法は、ストアバッファ２１
が満杯になり、プロセッサ１２のオペレーションを阻止
するという問題点を有する。

【００１６】

【発明が解決しようとする課題】本発明は上記問題点を
解決するためになされたものであって、その目的は、バ
ッファの容量が満杯になることによりプロセッサのオペ
レーションが阻害され、機能停止に陥ることを防止する
方法及び装置を提供することにある。

【００１７】

【課題を解決するための手段】上記目的を達成するた
め、本発明の方法では、最初にロードバッファ及びスト
アバッファのいずれかに優先順位を与えるステップと、
ロードバッファ及びストアバッファの相互間にて優先順
位を動的に切り換えるステップとを備える。

【００１８】第１の方法は、ロードバッファに優先順位
を与えるステップと、ストアバッファが高水準を上回る
か否かをテストするステップと、ストアバッファが高水
準を上回ると判定された時、ストアバッファが優先順位
を得るステップと、ストアバッファが高水準以下である
と判定された時、ロードバッファが優先順位を得るステ
ップに戻るステップと、更には、ストアバッファが低水
準を下回るか否かをテストするステップと、ストアバッ
ファが低水準以上であると判定された時、ストアバッフ
ァが優先順位を得て、ストアバッファの低水準テストス
テップに戻るステップと、ストアバッファが低水準以下
であると判定された時、ロードバッファが優先順位を得
るステップに戻るステップとを備える。

【００１９】第２の方法は、ロードバッファに優先順位
を与えるステップと、ロードバッファがロードバッファ
の高水準を上回るか否かをテストするステップと、ロー
ドバッファがロードバッファの高水準を上回ると判定さ
れた時、ロードバッファが優先順位を得るステップに戻
るステップと、更には、ロードバッファがロードバッフ
ァの高水準以下であると判定された時、ストアバッファ
がストアバッファの高水準を上回るか否かをテストする
ステップと、ストアバッファがストアバッファの高水準
以下であると判定された時、ロードバッファが優先順位
を得るステップに戻るステップと、ストアバッファがス
トアバッファの高水準を上回ると判定された時、ストア
バッファが優先順位を得るステップと、ロードバッファ
の高水準テストに戻るステップとを備える。

【００２０】本発明のメモリアドレスを供給するための
装置は、ロードバッファ要求入力、ストアバッファ優先
入力及びロードアクセス出力を有する抑止回路と、選択
入力及びメモリアドレスを伝達する出力を有し、１つの
入力がロードバッファアドレスに割り当てられ、別の入
力がストアバッファアドレスに割り当てられる２方向マ
ルチプレクサと、第１の入力及び第２の入力並びに出力
を有し、第１の入力はストアバッファ要求信号に割り当
てられ、第２の入力は抑止回路のロードアクセス出力に
割り当てられ、出力は２方向マルチプレクサの選択入力
を供給する判定回路とを備える。

【００２１】本発明のメモリアドレス出力を供給するた
めの方法は、ストアバッファが優先順位を有する時にロ
ードバッファによるロードバッファ要求出力が生じるこ
とを抑止するステップと、ロードバッファ要求が生じる
時に出力用のロードバッファアドレスを選択するステッ
プと、ストアバッファによるストアバッファ要求出力が
ロードバッファ要求の非存在下にて生じる時に、出力用
のストアバッファアドレスを選択するステップとを備え
る。

【００２２】本発明の制御装置は、最初にロードバッフ
ァ及びストアバッファのいずれかに優先順位を与えるた
めの優先回路と、ロードバッファ及びストアバッファの
相互間にて優先順位を動的に切り換えるためのスイッチ
回路とを備える。

【００２３】本発明の優先順位を与えるための装置は、
ストアバッファが高水準を上回るか否かをテストするた
めの第１のテスト回路と、ストアバッファが高水準を上
回ればストアバッファに優先順位を与えるためのストア
バッファ優先回路とを備える。

【００２４】更に、本発明の優先順位を与えるための装
置は、ロードバッファがロードバッファの高水準を上回
るか否かをテストするための第１のテスト回路と、ロー
ドバッファがロードバッファの高水準を上回ればロード
バッファに優先順位を与えるためのロードバッファ優先
回路とを備える。

【００２５】更に、本発明のメモリアドレスを供給する
ための装置は、ストアバッファが優先順位を有する時に
ロードバッファによるロードバッファ要求出力が生じる
ことを抑止するための抑止回路と、ロードバッファ要求
が生じる時に出力用のロードバッファアドレスを選択
し、ストアバッファによるストアバッファ要求出力がロ
ードバッファ要求の非存在下にて生じる時に出力用のス
トアバッファアドレスを選択するための選択回路とを備
える。

【００２６】

【発明の実施の形態】以下、本発明を具体化した一実施
形態を図１〜図７に従って説明する。図２はＭ入力ロー
ドバッファ２０及びＮ入力ストアバッファ２１を示す。
Ｍ入力ロードバッファ２０及びＮ入力ストアバッファ２
１を使用する今日のマイクロプロセッサにおいて、これ
ら２つのバッファは同一のメモリ資源、即ち外部キャッ
シュメモリ２６に対して競合せねばならない。本発明に
基づき、外部キャッシュメモリ２６が満杯になった時に
はストアバッファ２１が優先順位を得るようにする優先
プロトコルを用いる。ロードバッファ２０の奥行、即ち
入力数はストアバッファ２１の奥行と同等である必要は
ない。バッファにおける入力数は幾つかの要因に応じて
決まる。バッファにおける最適入力数を決める際に考慮
する要因としては、通常の命令ストリームにおけるLOAD
及びSTOREの頻度、内部キャッシュメモリのヒット率、
外部キャッシュメモリのレイテンシ、及び多数の入力を
供給する際のハードウェアの経費がある。出願人により
使用された装置では、ロードバッファ２０は９入力から
なり、ストアバッファ２１は８入力からなっている。

【００２７】本発明の第１の実施形態によれば、優先プ
ロトコルは以下のようになる。ロードバッファ２０（図
２）はストアバッファ３０（図３）が「高水準」３１に
達するまで優先順位を保持する。ストアバッファ３０は
高水準３１に達すると、「低水準」３２に減少するまで
優先順位を得ている。ストアバッファ３０が低水準３２
に達すると、優先順位はロードバッファ２０に再度シフ
トする。

【００２８】例として、１０入力の奥行を有するストア
バッファ３０を図３に示す。各入力の左側にその索引を
示す。ロードバッファ２０及びストアバッファ３０の双
方とも先入れ先出し(FIFO)バッファである。図３に示す
ように、ストアバッファ３０に対する入力はロード/ス
トア前処理ユニット１９(図２)から付与される。STORE
はストアバッファ３０に入力されると、そのSTOREは、
最下位の索引を有するとともに、供給待ち状態の別のST
OREによって占有されていない入力に書き込まれる。ス
トアバッファ３０が空であって、ロードバッファ２０が
外部キャッシュメモリ２６を占有しているとすると、ST
OREはストアバッファ３０の第１入力(図３における索引
１)に入力される。ストアバッファ３０が外部キャッシ
ュメモリ２６を利用している時、位置１における入力は
常時供給状態にある。同入力が処理されてしまうと、残
りの全入力(索引ｉ)は１つだけ下位(索引ｉ−１の入力)
にシフトされる。

【００２９】バッファは穀物のサイロに似た動作を行
う。穀物は投げ入れられると、可能な限り低位に落下
し、先に投げ込まれた穀物の上部に直接落下する。スト
アバッファが外部キャッシュに対するアクセスを与えら
れると、サイロの下部が開放され、穀物の一部が抜け落
ち、残りの穀物が幾分か下方へ移動する。このFIFO動作
は、入力１〜９の使用状態の如何に拘わらず、新しいST
OREが１０番目（最後）の入力に書き込まれるタイプのF
IFOとは明らかに異なっている。この場合、ストアバッ
ファは真のシフトレジスタに類似しており、STOREが供
給可能になるには最少１０クロックサイクルを要する。

【００３０】実際の装置では、バッファは実際のシフト
レジスタとして装備され、最下位の未使用入力まで書き
込む能力を備える。この場合、高水準ポインタ及び低水
準ポインタは固定値である。下部の入力が外部キャッシ
ュメモリに供給される時、各LOAD又はSTOREは１つのレ
ジスタをバッファの下部に接近するように移動させる。

【００３１】しかし、より一般的には、バッファは小型
のメモリレジスタファイルとして装備される。この場
合、LOAD及びSTOREが処理される時、入力は実際には移
動しない。その代わりに、各バッファについて「スタッ
クポインタの上部」及び「スタックポインタの下部」が
保持される。スタックポインタの下部はバッファ内にて
次に供給される入力を指し示す。スタックポインタの上
部は待ち行列に入力される次のLOAD又はSTOREが書き込
まれる入力を指し示す。LOAD又はSTOREが供給される
時、スタックポインタの下部が増大する。新しいLOAD又
はSTOREがバッファに達すると、スタックポインタの上
部がインクリメントされる。レジスタファイル中の最上
位アドレスからインクリメントされるポインタは、最下
位アドレスを指し示す。従って、Ｎがバッファの奥行で
あり、Ｐがポインタであるとすると、ポインタがインク
リメントされる時、新Ｐ=(旧Ｐ＋１)モジューロＮとな
る。従って、各バッファは一対の循環ポインタを有する
レジスタファイルとして装備可能である。

【００３２】物理的な装備に関しては、バッファのレベ
ルを探知するのに便利な方法は、バッファ中の入力数を
探知するカウンタを各バッファに割り当てることであ
る。バッファが空である時、カウンタは０を読み出す。
入力がバッファに入り込むと、カウンタの値は増加す
る。入力が供給され、従ってバッファから除去される
と、カウンタの値は減少する。そして、高水準及び低水
準は、バッファの優先順位の状態を判断するようにカウ
ンタ値と連続的に比較される固定値として保持可能であ
る。カウンタはレジスタファイルの循環ポインタの態様
に用いられると、カウンタの値はスタックポインタの上
部が増大する時には何時でもインクリメントされ、スタ
ックポインタの下部が増大する時には何時でもデクリメ
ントされる。

【００３３】本発明の説明及び例示を簡略化すべく、図
及び説明は第１の実施形態に関し、同一のレジスタが常
時スタックの下部に存在している。本発明は上記以外の
実施形態に容易に適用され、請求の範囲は該実施形態も
含むものとする。

【００３４】更に、本発明におけるロードバッファ及び
ストアバッファは、外部キャッシュメモリにインターフ
ェースで接続するように説明されている。しかし、本明
細書において説明する技術は、メインメモリに、或いは
プロセッサのメモリ実行における他のモジュールに直接
インターフェースで接続するロードバッファ及びストア
バッファにも好適に適用可能である。外部キャッシュメ
モリについての説明は例示を目的とするものである。請
求の範囲は他のメモリ型にインターフェースで接続する
ロードバッファ及びストアバッファも含むものとする。

【００３５】LOADもSTOREもそれぞれのバッファが優先
順位を有する時にのみ、外部キャッシュメモリにアクセ
スするようには制限されていない。外部キャッシュメモ
リを同時に要求するLOADがロードバッファに存在しない
限り、ストアバッファにおけるSTOREはロードバッファ
が優先順位を有する時であっても外部キャッシュメモリ
にアクセス可能である。これは、従来技術の方法に基づ
きストアバッファが供給される唯一の方法である。

【００３６】所定のプロセッサシステムの力学を理解す
ることで、ストアバッファ３０が実行パイプラインを危
険にも遮断しようとしている時期を判断することが可能
になる。通常、外部キャッシュメモリ２６に対するSTOR
Eオペレーションのレイテンシは１サイクルを上回る。S
TORE命令がサイクル毎に実行されれば、優先順位を有し
ていてもストアバッファ３０は満杯になり、オーバフロ
ーとなる。しかし、命令ストリームにおけるSTORE命令
の頻度に対して何らかの制約を課せば、ストアバッファ
３０が満杯であることに起因する遮断をなくすことが可
能である。

【００３７】例えば、外部キャッシュ２６に対するSTOR
EがＳクロックサイグルを要し、かつSTORE命令がＳサイ
クル毎に一回よりも頻繁に生じないようにスケジュール
を組まれていることが周知であれば、ストアバッファ３
０が実行パイプラインを遮断しないことが保証される。
LOADレイテンシもＳクロックサイクルであると仮定する
と、高水準３１はＮ入力ストアバッファ３０の入力Ｎ−
１となり、ストアバッファ３０の「上部」に近接するこ
とになる。ストアバッファ３０の上部において高水準３
１の上方に必要とされるのは１入力のみであるが、それ
は、これがストアバッファ３０における最も古いSTORE
が完了する前にディスパッチ可能なSTORE命令の最大数
であるからである。ストアバッファ３０が高水準３１に
達すると、優先順位はストアバッファ３０に切り替わ
る。STORE命令が高水準３１を表すストアバッファ入力
に達する時には、LOADが外部キャッシュ２６にアクセス
している状態であると思われる。該LOADはSTOREが外部
キャッシュ２６にアクセスし始める前に完了するように
しなければならない。該LOADはストアバッファ３０にお
けるSTOREが外部キャッシュ２６にアクセスし始めるこ
とが可能になる前にＳクロックサイクルを要する。該LO
ADの完了後、最も古いSTOREを供給するのに必要なＳク
ロックサイクルの間に、更にもう１つのSTOREがディス
パッチされる。従って、前記のように仮定すれば、高水
準３１の上方に必要なのは１入力のみである。

【００３８】しかし、更に典型的な場合には、STORE及
びLOADのレイテンシは周知であるが、STOREオペレーシ
ョンの回数には制限がない。この場合、プロセッサの機
能停止があり得る。例えば、STOREがクロックサイクル
毎に供給され、かつ外部キャッシュ２６において処理す
るのに１クロックサイクルを上回ることを要するとすれ
ば、ストアバッファ３０は優先順位を有するとしても満
杯になり、プロセッサを遮断してしまう。この筋書きで
は、高水準３１の上方における入力の数は、確率的モデ
ルの命令分布を仮定すれば、性能及びコストを可能な限
り最適にトレードオフするように、オペレーションズリ
サーチ式の最適化法により選択される。高水準３１の上
方における入力が多いほど、実行パイプラインが満杯の
STOREバッファ３０により遮断される頻度は低くなる。

【００３９】高水準３１の上方における入力の数を増加
させるには多くのコストがかかる。ストアバッファの所
定の奥行において、高水準３１の上方における入力の数
が増加すると、高水準３１の下方における入力の数は減
少する。従って、高水準３１の上方における入力の数を
増加させることにより、ストアバッファの遮断頻度は減
少するが、ロードバッファ２０が早めに優先順位を失う
ために、LOADの平均レイテンシが増大する。LOADの平均
レイテンシを増大させると、次なる命令のオペランドと
して使用されるのに必要となるまでにデータがロードさ
れていないことに起因し、プロセッサの機能停止頻度が
高まる。更に、ロードバッファ２０はストアバッファ２
１が優先順位を有する間に満杯になる可能性がある。満
杯のロードバッファ２０にLOAD命令をディスパッチでき
ない時、ロードバッファ２０が満杯になることによって
もプロセッサを遮断してしてしまう。従って、ストアバ
ッファ３０において高水準３１の下方における入力の数
が少なすぎると、ロードレイテンシに起因して機能停止
頻度が高まる可能性がある。

【００４０】本発明の第１の実施形態に基づき、ストア
バッファ３０が一旦優先順位を得てしまえば、その入力
は「低水準」３２に達するまで処理される。ストアバッ
ファ２１が低水準３２に達すると、ロードバッファ２０
は再度優先順位を得る。低水準３２の適正位置は更に複
数の変数に依存している。ストアバッファ３０が優先順
位を有している間、STOREは継続して外部キャッシュ２
６を用いている。従って、ストアバッファ３０が優先順
位を保持するとともに外部キャッシュ２６を占める最少
時間を計算することが可能である。ストアバッファ３０
は、高水準３１に達すると即時にその入力を外部キャッ
シュ２６に供給し始めるとともに、低水準に達するまで
外部キャッシュ２６に供給し続けるため、ストアバッフ
ァ３０の外部キャッシュ２６の最少占有時間は(STOREレ
イテンシ×高水準３１から低水準３２への入力数)であ
る。従って、低水準３２の位置におけるキーパラメータ
は高水準３１と低水準３２との間における入力数であ
る。STOREはストアバッファが優先順位を有する間、ス
トアバッファに入力され、これに応じてストアバッファ
が外部キャッシュを占める時間を増大させる。低水準３
２の下方における入力数は、低水準３２の下方における
入力数が多いほどSTOREの平均レイテンシが増大すると
いう程度にのみ意味があり、通常、いずれにせよ時間調
整に対して不可欠なことではない。

【００４１】実施に当たっては、上記の一般規則には幾
つかの例外が存在する。場合によっては、ストアバッフ
ァは高水準に達した後であっても低水準に達する前に、
優先順位をロードバッファに戻してしまうこともある。
第１の例として、プロセッサはLOADに論理的に結合され
たタイプのSTOREを支持する。この場合、STOREはロック
されたLOADがロードバッファを離れるまでストアバッフ
ァを離れることが不可能である。この場合、ロードバッ
ファが優先順位を回復されないとすれば、双方のバッフ
ァが外部キャッシュにアクセス不可能であるため、デッ
ドロックが存在することになる。第２の例として、キャ
ッシュメモリに入れるのが不可能な初期のSTOREのよう
な他の事象が完了するまで、STOREはストアバッファを
離れることが不可能な時もある。キャッシュメモリに入
れるのが不可能なSTOREは外部キャッシュにアクセスす
るのではな<、メインメモリ又はその他に移行せねばな
らないため、キャッシュメモリに入れるのが不可能な初
期のSTOREには長時間を要する。この場合、ストアバッ
ファは低水準に達していなくとも優先順位を放棄するこ
とがある。現実の装置では、ストアバッファが高水準に
達する前に優先順位を得る場合もある。例えば、マルチ
プロセッサのアーキテクチャにおいて、ストアバッファ
はロードバッファに対する裁定(arbitration)を何度も
「喪失」してしまった時、優先順位を得ることを許容さ
れる。これが起こるのは、例えば、１つのプロセッサが
「メールボックス」位置に新データが伝送されたか否か
を確認するために、該メールボックス位置を継続的にロ
ードするタイトループを実行している時である。第２の
プロセッサがメールボックスにデータを蓄積しようとし
ている場合、STOREがその「メール」をディスパッチさ
せられないとすればデッドロックが生じる。それは第１
のプロセッサがメールボックスを継続的に監視している
ためである。本明細書において説明したような一般規則
に対する例外が存在し、請求の範囲はこのような差異も
その範囲に含むものとする。

【００４２】図４はロードバッファ及びストアバッファ
の制御方法を示す。システムが初期化され、ロードバッ
ファ及びストアバッファの双方とも空である時、ステッ
プ４０はロードバッファが優先順位を有する状態（ステ
ップ４１）で、システムが稼動を開始することを命じ
る。ロードバッファが優先順位を有している間、ステッ
プ４２はストアバッファが高水準にまで満杯になったか
否かを確認するようにチェックし続ける。ストアバッフ
ァにおけるSTORE数が高水準を下回っている限り、該制
御はブランチ４３に従い、ロードバッファはステップ４
１における優先順位を保持する。ステップ４２におい
て、ストアバッファが高水準以上にまで満杯になったと
判断されると、ブランチ４４が選択され、ストアバッフ
ァがステップ４５において優先順位を得る。ストアバッ
ファが優先順位を有している間、ステップ４６はストア
バッファが低水準以下にまで減少したか否かを確認する
ようにチェックし続ける。ストアバッファにおけるSTOR
E数が低水準を上回っている限り、該制御はブランチ４
７に従い、ストアバッファはステップ４５における優先
順位を保持する。ステップ４６において、ストアバッフ
ァが低水準以下にまで減少したと判断されると、ブラン
チ４８が選択され、ロードバッファがステップ４１にお
いて優先順位を回復する。

【００４３】図５はこのシステムの制御機構の１つの考
えられる実施形態を示す。外部キャッシュRAMは１セッ
トのアドレス入力５１を有している。マルチプレクサ５
２は、ロードバッファアドレス５３又はストアバッファ
アドレス５４のいずれが外部キャッシュRAMアドレス入
力５１を駆動するかを選択する。判定回路としての判定
ブロック５５は極めて単純なアルゴリズムを実行する。
ロードアクセス出力としてのロードアクセス信号５６が
確認されると、ロードバッファアドレス５３が選択され
る。ロードアクセス信号５６が確認されず、かつ「スト
アバッファ要求」信号５７が確認されると、ストアバッ
ファアドレス５４が選択される。第１の実施形態に基づ
き制御アルゴリズムを実行すべく、ロードアクセス信号
５６を計算する抑止回路としての抑止ブロック５８が導
入されている。高水準３１に達すると、抑止ブロック５
８はストアバッファ優先入力としてのストアバッファ優
先信号５０によりロードアクセス信号５６を確認するこ
とが不可能になる。こうした場合には常時、ストアバッ
ファ要求信号５７が確認されるよう保証されるが、それ
はストアバッファ３０に入力が存在するためである(図
３)。ストアバッファ３０の供給後であってストアバッ
ファ３０における入力数が低水準３２に達する時、ロー
ドアクセス信号５６を生じさせる抑止ブロック５８は、
ロードバッファ要求入力としてのロードバッファ要求信
号５９が確認されれば、該信号の再度の確認を許容す
る。

【００４４】実際には、ロードバッファ及びストアバッ
ファ以外にも同一のメモリ資源に対して競合するととも
に、ロードバッファ又はストアバッファより遥かに低い
優先順位を有する他のユニットが存在する。例えば、命
令取出しユニットも同一資源を使用する。この場合、判
定ブロック５５は更に多くの入力を有し、マルチプレク
サ５２も付加的入力を有する。

【００４５】この第１の実施形態ではロードバッファ２
０における状況には注意を向けていない(図２)。従っ
て、ロードバッファ２０はストアバッファ２１が優先順
位を有している間に満杯になる。ストアバッファ２１が
優先順位を有するとともに減少している間にロードバッ
ファ２０に複数のLOADが供給されると、ロードバッファ
２０は実行パイプを遮断する。

【００４６】図６は本発明の第２の実施形態に基づくロ
ードバッファ６０及びストアバッファ６１を示す。この
実施形態に基づき、優先順位プロトコルは以下のように
なる。ロードバッファ６０はストアバッファ６１が「高
水準」６２に達するまで優先順位を保持する。ストアバ
ッファ６１が高水準６２に達すると、ストアバッファ６
１はロードバッファ６０がその高水準６３に達するまで
優先順位を得ている。ロードバッファ６０がその高水準
６３に達すると、優先順位はロードバッファ６０に再度
シフトする。ロードバッファ６０及びストアバッファ６
１の双方がそれぞれの高水準６３，６２を上回ると、ロ
ードバッファ６０が優先順位を有する。図６は８入力の
ロードバッファ６０及び１０入力のストアバッファ６１
を示す。高水準６３，６２のレベルは独立して設計され
ている。

【００４７】図７は本発明の第２の実施形態に基づく制
御の進行を示すフローチャートである。システムが初期
化されている時、開始ステップ７０はロードバッファが
優先順位を有する状態（ステップ７１）にシステムを配
置する。ステップ７２ではロードバッファがその高水準
以上のレベルにあるか否かをテストする。ロードバッフ
ァがその高水準以上のレベルに満たされれば、ブランチ
７３が選択され、ロードバッファはステップ７１におい
て優先順位を保持する。ロードバッファが高水準を下回
ると、ブランチ７４により処理フローはステップ７５に
移行する。ステップ７５はストアバッファがその高水準
以上のレベルにあるか否かを判定するテストである。ス
トアバッファがその高水準を下回れば、ブランチ７６に
より処理はロードバッファが優先順位を有するステップ
７１に復帰する。ストアバッファがその高水準以上であ
れば、ブランチ７７はロードバッファが再度ステップ７
２において高水準に達するまでステップ７８においてス
トアバッファに優先順位を付与する。

【００４８】このシステムではいずれかのバッファが満
杯であることに起因するプロセッサの遮断を回避するこ
とに最大の意味をもたせている。遮断を回避するという
点からは、このシステムは第１の実施形態のシステムを
性能的に上回る。しかし、このシステムはストアバッフ
ァが長時間にわたって優先順位を得るとともに保持する
ことを許容してしまう。従って、この実施形態では、遮
断を回避すべく、LOAD命令に対するレイテンシ要件を妥
協的に処理している。従って、プロセッサは現命令によ
り使用される必要があるロードデータに可用性がないこ
とに起因し、機能停止してしまう。

【００４９】ストアバッファ６１(図６)が高水準６２に
達して優先順位を得れば、ロードバッファ６０は高水準
６３に達するまで優先順位を回復しない。ストアバッフ
ァ６１はロードバッファ６０に複数の入力が存在する間
に優先順位を得ることがあり得る。そして、一連のSTOR
Eがディスパッチされれば、ストアバッファ６１は、ス
トアバッファ６１が空ではないと同時にロードバッファ
６０が高水準６３に達していない限り、外部キャッシュ
の制御を保持する。ロードバッファ６０が高水準６３を
上回るように付加的LOADがディスパッチされなければ、
ロードバッファ６０における既存のLOADは益々古くなり
ながらここに存在し続ける。STOREが全て消耗され、又
はロードバッファ６０における新しい入力がディスパッ
チされてロードバッファ６０が高水準６３に達するま
で、ロードバッファ６０は再度供給されることはない。
ロードデータの実行準備を必要とするその後の「使用」
命令前にLOADが供給されなければ、プロセッサは機能停
止する。このシステムを用いると、一旦ストアバッファ
が優先順位を得てしまえば、空になったとしても優先順
位を保持する。ロードバッファは優先順位を回復するに
はその高水準に達せねばならない。

【００５０】本発明の方法は、最初にロードバッファ及
びストアバッファのいずれかに優先順位を与えるステッ
プと、ロードバッファ及びストアバッファの相互間にて
優先順位を動的に切り換えるステップとを備えている。
また、本発明の方法は、ロードバッファに優先順位を与
えるステップ４１と、ストアバッファが高水準を上回る
か否かをテストするステップ４２と、ストアバッファが
高水準を上回ると判定された時、ストアバッファに優先
順位を与えるステップ４４と、ストアバッファが高水準
以下であると判定された時、最初のステップに戻るステ
ップ４３とを備えている。更に、この方法は、ストアバ
ッファが低水準を下回るか否かをテストするステップ４
６と、ストアバッファが低水準以上であると判定された
時、ストアバッファに優先順位を与え、最初のステップ
に戻るステップ４８と、ストアバッファが低水準以下で
あると判定された時、ロードバッファに優先順位を与え
るステップに戻るステップ４７とを備えている。

【００５１】本発明の方法は、ロードバッファに優先順
位を与えるステップ７１と、ロードバッファがロードバ
ッファの高水準を上回るか否かをテストするステップ７
２と、ロードバッファがロードバッファの高水準を上回
ると判定された時、最初のステップに戻るステップ７３
とを備えている。更に、この方法は、ロードバッファが
ロードバッファの高水準以下であると判定された時、ス
トアバッファがストアバッファの高水準を上回るか否か
をテストするステップ７５と、ストアバッファがストア
バッファの高水準以下であると判定された時、ロードバ
ッファに優先順位を与えるステップ７１に戻るステップ
７６と、ストアバッファがストアバッファの高水準を上
回ると判定された時、ストアバッファに優先順位を与え
るステップ７８と、ロードバッファの高水準テストに戻
るステップとを備えている。

【００５２】本発明のメモリアドレスを供給するための
装置は、ロードバッファ要求入力５９、ストアバッファ
優先入力５０及びロードアクセス出力５６を有する抑止
回路５８と、選択入力及びメモリアドレスを伝達する出
力を有し、１つの入力がロードバッファアドレス５３に
割り当てられ、別の入力がストアバッファアドレス５４
に割り当てられる２方向マルチプレクサ５２と、第１の
入力及び第２の入力並びに出力を有し、第１の入力はス
トアバッファ要求信号５７に割り当てられ、第２の入力
は抑止回路５８のロードアクセス出力５６に割り当てら
れ、出力は２方向マルチプレクサ５２の選択入力を供給
する判定回路５５とを備えている。ロードバッファ要求
入力５９及びストアバッファ優先入力５０の双方が確認
される時にロードアクセス出力５６が確認され、ロード
バッファ要求入力５９及びストアバッファ優先入力５０
のいずれかが確認されない時にロードアクセス出力５６
が確認されない。判定回路５５はロードアクセス信号５
６が確認される時にロードバッファアドレス５３を選択
する出力を生成し、ロードアクセス信号５６が確認され
ず、かつストアバッファ要求信号５７が確認される時に
ストアバッファアドレス５４を選択する出力を生成す
る。

【００５３】本発明のメモリアドレス出力を供給するた
めの方法は、ストアバッファが優先順位を有する時にロ
ードバッファによるロードバッファ要求出力が生じるこ
とを抑止するステップと、ロードバッファ要求が生じる
時に出力用のロードバッファアドレス５３を選択するス
テップと、ストアバッファによるストアバッファ要求出
力がロードバッファ要求の非存在下にて生じる時に、出
力用のストアバッファアドレス５４を選択するステップ
とを備えている。抑止ステップはストアバッファ優先信
号５０によりロードバッファからの信号の論理積を形成
することにより遂行される。

【００５４】本発明の装置は、最初にロードバッファ及
びストアバッファのいずれかに優先順位を与えるための
優先回路と、ロードバッファ及びストアバッファの相互
間にて優先順位を動的に切り換えるためのスイッチ回路
とを備えている。優先回路は最初にロードバッファに優
先順位を与える。

【００５５】本発明の装置は、ストアバッファが高水準
を上回るか否かをテストするための第１のテスト回路
と、ストアバッファが高水準を上回ればストアバッファ
に優先順位を与えるためのストアバッファ優先回路とを
備えている。更に、この装置はストアバッファが低水準
を下回るか否かをテストするための第２のテスト回路
と、ストアバッファが低水準を下回ればロードバッファ
に優先順位を与えるためのロードバッファ優先回路とを
備えている。

【００５６】本発明の装置は、ロードバッファがロード
バッファの高水準を上回るか否かをテストするための第
１のテスト回路と、ロードバッファがロードバッファの
高水準を上回ればロードバッファに優先順位を与えるた
めのロードバッファ優先回路とを備えている。更に、こ
の装置は、ストアバッファがストアバッファの高水準を
上回るか否かをテストするための第２のテスト回路と、
ストアバッファがストアバッファの高水準を上回り、か
つロードバッファがロードバッファの高水準を下回れ
ば、ストアバッファに優先順位を与えるためのストアバ
ッファ優先回路とを備えている。

【００５７】本発明のメモリアドレスを供給するための
装置は、ストアバッファが優先順位を有する時にロード
バッファによるロードバッファ要求出力が生じることを
抑止するための抑止回路と、ロードバッファ要求が生じ
る時に出力用のロードバッファアドレス５３を選択し、
ストアバッファによるストアバッファ要求出力がロード
バッファ要求の非存在下にて生じる時に出力用のストア
バッファアドレス５４を選択するための選択回路とを備
えている。抑止回路はロードバッファからの信号及びス
トアバッファの優先信号の論理積(AND)回路である。

【００５８】いずれの実施形態に基づいても、いずれの
システムにも柔軟性を付加する別の改変が可能である。
改変により、最適性能を可能にするように「水準」を設
定するために、オペレーティングシステム又はコンパイ
ラにより水準がプログラム可能になる。従って、第１の
実施形態では、ストアバッファの高水準及び低水準は動
的にプログラム可能になる。第１の実施形態でのストア
バッファ３０における高水準３１及び低水準３２のレベ
ルは、実行中のプログラムの命令ストリームの性質に基
づいて動的に変更可能である。同様に、ストアバッファ
３０の高水準３１及びロードバッファの高水準のレベル
も動的に変更可能である。

【００５９】今日のスーパースカラ・マイクロプロセッ
サでは、ロードバッファ及びストアバッファはそれぞれ
保留中のLOAD及びSTOREを待ち行列に入れるのに用いら
れている。これら２つのバッファはメモリへのアクセス
に対して競合することが多い。

【００６０】本発明の第１の実施形態に基づき、ストア
バッファ３０が一定の「高水準」３１に達するまで、即
ちストアバッファ３０が優先順位を得る時まで、ロード
バッファが常時、優位に立つようにとプロトコルは命令
している。ストアバッファ３０は優先順位を得た後、
「低水準」３２に減少するまで、即ちロードバッファが
優先順位を回復する時まで、メモリにアクセスし続け
る。ストアバッファ３０が高水準３１に達する時は常
時、低水準３２に減少するまで優先順位を得ている。こ
うして、ストアバッファ３０が満杯になってプロセッサ
を阻止する傾向が緩和されている。

【００６１】本発明の第２の実施形態に基づき、ロード
バッファ６０は高水準６３を上回れば、常時、優位に立
っている。ロードバッファ６０が高水準６３を下回れ
ば、ストアバッファ６１が高水準６２に達するまで、即
ちストアバッファ６１が優先順位を得る時まで、ロード
バッファ６０は優位に立っている。ストアバッファ６１
は優先順位を得た後、ロードバッファ６０が高水準６３
に達するまで、優先順位を保持している。こうして、何
れのバッファも満杯になってプロセッサを阻止する傾向
が緩和されている。

【００６２】本発明の方法及び装置は、特に現時点にお
いて好ましい代替形態を参照して説明したが、当業者は
この開示により、本発明は請求の範囲の思想及び範囲内
にて変更及び改変が可能であると理解することができよ
う。従って、本明細書及び図面は限定するものではな
く、例示的なものであると考えるべきである。

【００６３】

【発明の効果】以上詳述したように、本発明によれば、
バッファの容量が満杯になることによってプロセッサの
オペレーションが阻害され、機能停止に陥ることを防止
できるという優れた効果がある。

【図面の簡単な説明】

【図１】従来のスーパースカラプロセッサのアーキテ
クチャの概略的なブロック図。

【図２】ロードバッファ、ストアバッファ及び外部キ
ャッシュの間のインタフェースを詳細に示すロード/ス
トアユニットの概略的なブロック図。

【図３】本発明の第１の実施形態に基づくストアバッ
ファの概略図。

【図４】本発明の第１の実施形態に基づく方法を示す
フローチャート。

【図５】本発明の第１の実施形態を実行するのに使用
可能な回路構造を示す図。

【図６】本発明の第２の実施形態に基づくロードバッ
ファ及びストアバッファの概略図。

【図７】本発明の第２の実施形態に基づく方法を示す
フローチャート。

【符号の説明】

２０，６０…ロードバッファ、２１，３０，６１…スト
アバッファ、３１，６２；６３…高水準、３２…低水
準、４０〜４８；７０〜７８…ステップ，５０…ストア
バッファ優先入力としてのストアバッファ優先信号、５
２…マルチプレクサ、５３…ロードバッファアドレス、
５４…ストアバッファアドレス、５５…判定回路として
の判定ブロック、５６…ロードアクセス出力としてのロ
ードアクセス信号、５７…ストアバッファ要求信号、５
８…抑止回路としての抑止ブロック、５９…ロードバッ
ファ要求入力としてのロードバッファ要求信号。

フロントページの続き (72)発明者デールグリーンレイアメリカ合衆国 95030 カリフォルニア州ロスゲトスオーバールックロード 18401 (72)発明者レスリーコーンアメリカ合衆国 94539 カリフォルニア州フレモントローズメアードライブ 43967

Claims

【特許請求の範囲】

【請求項１】 (a) 最初にロードバッファ及びストアバ
ッファのいずれかに優先順位を与えるステップと、 (b) 前記ロードバッファ及びストアバッファの相互間に
て優先順位を動的に切り換えるステップとを備えたメモ
リ資源に対して競合するロードバッファ及びストアバッ
ファを制御する方法。
【請求項２】前記ステップ(a) において最初にロード
バッファに優先順位を与える請求項１に記載の方法。
【請求項３】 (a)ロードバッファに優先順位を与えるス
テップと、 (b) ストアバッファが高水準を上回るか否かをテストす
るステップと、 (c) 前記ステップ(b) においてストアバッファが高水準
を上回ると判定された時、ストアバッファに優先順位を
与えるステップと、 (d) 前記ステップ(b) においてストアバッファが高水準
以下であると判定された時、ステップ(a) に戻るステッ
プとを備えたメモリ資源に対して競合するロードバッフ
ァ及びストアバッファに優先順位を与える方法。
【請求項４】 (e)前記ストアバッファが低水準を下回る
か否かをテストするステップと、 (f) 前記ステップ(e) においてストアバッファが低水準
以上であると判定された時、ストアバッファに優先順位
を与え、ステップ(e)に戻るステップと、 (g) 前記ステップ(e) においてストアバッファが低水準
以下であると判定された時、前記ステップ（ａ）に戻る
ステップとを更に備えた請求項３に記載の方法。
【請求項５】 (a)ロードバッファに優先順位を与えるス
テップと、 (b）ロードバッファがロードバッファの高水準を上回る
か否かをテストするステップと、 (c）前記ステップ(b）においてロードバッファがロード
バッファの高水準を上回ると判定された時、ステップ
(a）に戻るステップとを備えたメモリ資源に対して競合
するロードバッファ及びストアバッファに優先順位を与
える方法。
【請求項６】 (d)前記ステップ(b）においてロードバッ
ファがロードバッファの高水準以下であると判定された
時、ストアバッファがストアバッファの高水準を上回る
か否かをテストするステップと、 (e）前記ステップ(d）においてストアバッファがストア
バッファの高水準以下であると判定された時、ステップ
(a）に戻るステップと、 (f）前記ステップ(d）においてストアバッファがストア
バッファの高水準を上回ると判定された時、ストアバッ
ファに優先順位を与えるステップと、 (g）前記ステップ(b）に戻るステップとを更に備えた請
求項５に記載の方法。
【請求項７】ロードバッファ要求入力、ストアバッフ
ァ優先入力及びロードアクセス出力を有する抑止回路
と、選択入力及びメモリアドレスを伝達する出力を有し、１
つの入力がロードバッファアドレスに割り当てられ、別
の入力がストアバッファアドレスに割り当てられる２方
向マルチプレクサと、第１の入力及び第２の入力並びに出力を有し、第１の入
力はストアバッファ要求信号に割り当てられ、第２の入
力は抑止回路のロードアクセス出力に割り当てられ、出
力は２方向マルチプレクサの選択入力を供給する判定回
路とを備えたメモリアドレスを供給するための装置。
【請求項８】前記ロードバッファ要求入力及びストア
バッファ優先入力の双方が確認される時にロードアクセ
ス出力が確認され、ロードバッファ要求入力及びストア
バッファ優先入力のいずれかが確認されない時にロード
アクセス出力が確認されない請求項７に記載の装置。
【請求項９】前記判定回路はロードアクセス信号が確
認される時にロードバッファアドレスを選択する出力を
生成し、ロードアクセス信号が確認されず、かつストア
バッファ要求信号が確認される時にストアバッファアド
レスを選択する出力を生成する請求項７に記載の装置。
【請求項１０】ストアバッファが優先順位を有する時
にロードバッファによるロードバッファ要求出力が生じ
ることを抑止するステップと、ロードバッファ要求が生じる時に出力用のロードバッフ
ァアドレスを選択するステップと、前記ストアバッファによるストアバッファ要求出力がロ
ードバッファ要求の非存在下にて生じる時に、出力用の
ストアバッファアドレスを選択するステップとを備えた
メモリアドレス出力を供給するための方法。
【請求項１１】前記抑止ステップはストアバッファ優
先信号によりロードバッファからの信号の論理積を形成
することにより遂行される請求項１０に記載の装置。
【請求項１２】最初にロードバッファ及びストアバッ
ファのいずれかに優先順位を与えるための優先回路と、前記ロードバッファ及びストアバッファの相互間にて優
先順位を動的に切り換えるためのスイッチ回路とを備え
たメモリ資源に対して競合するロードバッファ及びスト
アバッファを制御するための装置。
【請求項１３】前記優先回路は最初にロードバッファ
に優先順位を与える請求項１２に記載の装置。
【請求項１４】前記ストアバッファが高水準を上回る
か否かをテストするための第１のテスト回路と、前記ストアバッファが高水準を上回ればストアバッファ
に優先順位を与えるためのストアバッファ優先回路とを
備えたメモリ資源に対して競合するロードバッファ及び
ストアバッファに優先順位を与えるための装置。
【請求項１５】前記ストアバッファが低水準を下回る
か否かをテストするための第２のテスト回路と、前記ストアバッファが低水準を下回ればロードバッファ
に優先順位を与えるためのロードバッファ優先回路とを
更に備えた請求項１４に記載の装置。
【請求項１６】前記ロードバッファがロードバッファ
の高水準を上回るか否かをテストするための第１のテス
ト回路と、前記ロードバッファがロードバッファの高水準を上回れ
ばロードバッファに優先順位を与えるためのロードバッ
ファ優先回路とを備えたメモリ資源に対して競合するロ
ードバッファ及びストアバッファに優先順位を与えるた
めの装置。
【請求項１７】前記ストアバッファがストアバッファ
の高水準を上回るか否かをテストするための第２のテス
ト回路と、前記ストアバッファがストアバッファの高水準を上回
り、かつロードバッファがロードバッファの高水準を下
回れば、ストアバッファに優先順位を与えるためのスト
アバッファ優先回路とを更に備えた請求項１６に記載の
装置。
【請求項１８】ストアバッファが優先順位を有する時
にロードバッファによるロードバッファ要求出力が生じ
ることを抑止するための抑止回路と、ロードバッファ要求が生じる時に出力用のロードバッフ
ァアドレスを選択し、ストアバッファによるストアバッ
ファ要求出力がロードバッファ要求の非存在下にて生じ
る時に出力用のストアバッファアドレスを選択するため
の選択回路とを備えたメモリアドレスを供給するための
装置。
【請求項１９】前記抑止回路はロードバッファからの
信号及びストアバッファの優先信号の論理積(AND) 回路
である請求項１８に記載の装置。
【請求項２０】前記高水準はプログラム可能である請
求項３に記載の方法。
【請求項２１】前記低水準はプログラム可能である請
求項４に記載の方法。
【請求項２２】前記ロードバッファの高水準はプログ
ラム可能である請求項５に記載の方法。
【請求項２３】前記ストアバッファの高水準はプログ
ラム可能である請求項６に記載の方法。