JPH0822027A - Thin-film transistor matrix substrate and its production - Google Patents

Thin-film transistor matrix substrate and its production

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JPH0822027A
JPH0822027A JP15325594A JP15325594A JPH0822027A JP H0822027 A JPH0822027 A JP H0822027A JP 15325594 A JP15325594 A JP 15325594A JP 15325594 A JP15325594 A JP 15325594A JP H0822027 A JPH0822027 A JP H0822027A
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JP
Japan
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electrode
bus line
gate
drain
thin film
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JP15325594A
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Japanese (ja)
Inventor
Tamotsu Wada
保 和田
Mari Hodate
真理 甫立
Kenichi Yanai
健一 梁井
Kenichi Oki
賢一 沖
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Fujitsu Ltd
Original Assignee
Fujitsu Ltd
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Publication date
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Abstract

PURPOSE:To provide a means for preventing deterioration in characteristics by forming resin films only on the drain bus lines, etching away the metallic films formed on pixel electrodes with these resin films as a mask and further, covering the side faces of the channel layers of thin-film transistors (TFTs) or the entire surface with a protective film. CONSTITUTION:The resin films 14 are electrodeposited on the drain bus lines in the state of maintaining the metallic layers, such as gate electrodes 121 facing the channel layers 101, light shielding films 2, etc., at the state to maintain the potential to turn of the TFTs. At this time, the gate electrodes 121 or the gate bus lines are coated with anodically oxidized films and the resin films 142 to prevent the gate electrodes 121, etc., from acting as counter electrodes at the time of electrodeposition of the resins. In addition, the protective film over the entire surface is formed by electrodeposition of a photosensitive resin and the photosensitive resin films of terminal parts are exposed and are removed by developing. A resist to prevent electrodeposition is formed at the terminal parts to prevent the electrodeposition of the resin in these parts.

Description

【発明の詳細な説明】Detailed Description of the Invention

【0001】[0001]

【産業上の利用分野】本発明は、アクティブマトリクス
型液晶表示装置の液晶の駆動に用いる薄膜トランジスタ
マトリクス基板とその製造方法に関する。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a thin film transistor matrix substrate used for driving liquid crystals of an active matrix type liquid crystal display device and a manufacturing method thereof.

【0002】液晶表示装置は薄型で軽量の表示装置であ
るため、OA機器等種々の産業分野の表示装置として採
用されつつある。特に、アクティブマトリクス型液晶表
示装置は、陰極線管(CRT)に匹敵するカラー表示品
質が得られることから平面表示(フラットディスプレ
イ)装置として期待されている。
Since a liquid crystal display device is a thin and lightweight display device, it is being adopted as a display device in various industrial fields such as OA equipment. In particular, an active matrix type liquid crystal display device is expected as a flat display device because it can obtain a color display quality comparable to that of a cathode ray tube (CRT).

【0003】しかしながら、アクティブマトリクス型液
晶表示装置においては液晶セルを駆動するための薄膜ト
ランジスタマトリクス基板の構造が複雑であり、製造歩
留りの低下および製造コストの高騰が問題になってお
り、製造工程を簡略化し、低コスト化することが要望さ
れている。
However, in the active matrix type liquid crystal display device, the structure of the thin film transistor matrix substrate for driving the liquid crystal cell is complicated, and the reduction of the manufacturing yield and the increase of the manufacturing cost are problems, and the manufacturing process is simplified. There is a demand for higher cost and lower cost.

【0004】[0004]

【従来の技術】従来、薄膜トランジスタマトリクス基板
の製造工程を簡略化する方法の一つとして、ドレインバ
スラインに選択的に低抵抗金属を電着することによって
ドレインバスラインを低抵抗化し、それ以前の製造方
法、すなわち、ドレインバスラインを含む全面に低抵抗
金属を形成し、その不要部分をフォトリソグラフィー工
程によってエッチング除去してドレインバスラインを低
抵抗化する場合より、マスクの形成回数を低減する方法
が提案されている(特願平5−221645号明細書参
照)。
2. Description of the Related Art Conventionally, as one of the methods for simplifying the manufacturing process of a thin film transistor matrix substrate, the drain bus line is made to have a low resistance by selectively electrodepositing a low resistance metal on the drain bus line. Manufacturing method, that is, a method of forming the low resistance metal on the entire surface including the drain bus line and reducing unnecessary resistance of the drain bus line by etching away unnecessary portions thereof by photolithography to reduce the number of times of forming the mask. Has been proposed (see Japanese Patent Application No. 5-221645).

【0005】図6は、従来の薄膜トランジスタマトリク
ス基板の製造工程説明図であり、(AS ),(AP )〜
(CS ), (CP )は各工程の断面と平面を示してい
る。この図において、31は透明絶縁基板、32は遮光
膜、33は絶縁膜、34は透明導電膜、35は金属膜、
36はソース電極、37はドレイン電極、38はドレイ
ンバスライン、39は画素電極、40は半導体層、41
はゲート絶縁膜、42はゲート電極、43はゲートバス
ライン、441 ,442 は樹脂膜である。
FIG. 6 is an explanatory view of a manufacturing process of a conventional thin film transistor matrix substrate, including (A S ) and (A P ).
(C S ) and (C P ) show the cross section and the plane of each process. In this figure, 31 is a transparent insulating substrate, 32 is a light shielding film, 33 is an insulating film, 34 is a transparent conductive film, 35 is a metal film,
36 is a source electrode, 37 is a drain electrode, 38 is a drain bus line, 39 is a pixel electrode, 40 is a semiconductor layer, 41
Gate insulating film, 42 gate electrode, 43 a gate bus line, 44 1, 44 2 is a resin film.

【0006】この製造工程説明図によって従来の薄膜ト
ランジスタマトリクス基板の製造方法を説明する。
A conventional method of manufacturing a thin film transistor matrix substrate will be described with reference to the manufacturing process explanatory diagram.

【0007】第1工程(図6(AS ),(AP )参照) 透明絶縁基板31の上にCr膜をスパッタ法によって成
膜し、これをフォトリソグラフィー工程によってパター
ニングして遮光膜32を形成する。
First step (see FIGS. 6A S and 6 A P ) A Cr film is formed on the transparent insulating substrate 31 by a sputtering method and is patterned by a photolithography process to form a light shielding film 32. Form.

【0008】次いで遮光膜32を覆って、プラズマCV
D法によって全面にSiO2 からなる絶縁膜33を約6
000Å堆積する。次いで、絶縁膜33の上にITOか
らなる透明導電膜34をスパッタ法によって約500Å
堆積し、さらにその上にCrからなる金属膜35をスパ
ッタ法によって約1000Å堆積する。
Then, the light-shielding film 32 is covered to cover the plasma CV.
An insulating film 33 made of SiO 2 is formed on the entire surface by the D method to about 6
000Å Accumulate. Then, a transparent conductive film 34 made of ITO is formed on the insulating film 33 by a sputtering method to a thickness of about 500 Å.
A metal film 35 made of Cr is further deposited thereon by a sputtering method to a thickness of about 1000 Å.

【0009】次いで、フォトリソグラフィー工程によっ
て金属膜35と透明導電膜34をパターニングしてソー
ス電極36とドレイン電極37、ドレインバスライン3
8および画素電極39を形成する。この場合、ドレイン
バスライン38の上に堆積したCr膜は、ドレインバス
ライン38を低抵抗化し、ドレインバスライン38によ
る信号遅延を防ぐことを目的として形成される。
Then, the metal film 35 and the transparent conductive film 34 are patterned by a photolithography process to form the source electrode 36, the drain electrode 37, and the drain bus line 3.
8 and the pixel electrode 39 are formed. In this case, the Cr film deposited on the drain bus line 38 is formed for the purpose of lowering the resistance of the drain bus line 38 and preventing signal delay due to the drain bus line 38.

【0010】第2工程(図6(BS ),(BP )参照) ドレイン電極37とソース電極36の間隙を含む領域
に、プラズマCVD法によって不純物(P)が高濃度で
ドープされたシリコン層を形成し、その上に厚さ300
Åのアモルファスシリコン(a−Si)層を堆積する。
Second step (see FIGS. 6 (B S ) and (B P )) A region containing a gap between the drain electrode 37 and the source electrode 36 is doped with impurities (P) at a high concentration by plasma CVD. Forming a layer on which a thickness of 300
Deposit Å amorphous silicon (a-Si) layer.

【0011】さらに、その上に、プラズマCVD法によ
ってゲート絶縁膜を形成するための窒化シリコン(Si
N)膜を約4000Å堆積し、次いでその上にスパッタ
法によってゲート電極を形成するためのアルミニウム
(Al)膜を堆積する。次いで、ゲート電極およびゲー
トバスラインを形成すべき領域にフォトリソグラフィー
工程によってレジスト膜を形成し、このレジスト膜をマ
スクにして、アルミニウム(Al)膜と、窒化シリコン
(SiN)膜と、アモルファスシリコン層、シリコン層
をパターニングしてコンタクト層を有する半導体層4
0、ゲート絶縁膜41、ゲート電極42、ゲートバスラ
イン43を形成する。
Furthermore, a silicon nitride (Si) for forming a gate insulating film is further formed thereon by a plasma CVD method.
An N) film is deposited by about 4000Å, and an aluminum (Al) film for forming a gate electrode is then deposited thereon by a sputtering method. Next, a resist film is formed in a region where a gate electrode and a gate bus line are to be formed by a photolithography process, and using this resist film as a mask, an aluminum (Al) film, a silicon nitride (SiN) film, and an amorphous silicon layer. , A semiconductor layer 4 having a contact layer by patterning a silicon layer
0, the gate insulating film 41, the gate electrode 42, and the gate bus line 43 are formed.

【0012】第3工程(図6(CS ),(CP )参照) ここまで工程が進んだ薄膜トランジスタマトリクス基板
を樹脂電着液に浸し、ドレインバスライン38のみに通
電して、樹脂膜441 をドレインバスライン38に選択
的に電着する。
Third step (see FIGS. 6 (C S ) and (C P )) The thin film transistor matrix substrate whose steps have been advanced up to this point is dipped in a resin electrodeposition liquid, and only the drain bus line 38 is energized to form a resin film 44. 1 is selectively electrodeposited on the drain bus line 38.

【0013】その後、樹脂膜441 を窒素オーブン等で
乾燥し、乾燥した樹脂膜441 に紫外線を照射して硬化
する。この樹脂膜441 をマスクにして画素電極39上
の金属膜35を選択的に除去し、透明化して薄膜トラン
ジスタマトリクス基板を完成する。なお、この図におけ
る樹脂膜442 については後述する。
Then, the resin film 44 1 is dried in a nitrogen oven or the like, and the dried resin film 44 1 is irradiated with ultraviolet rays to be cured. Using this resin film 44 1 as a mask, the metal film 35 on the pixel electrode 39 is selectively removed and made transparent to complete the thin film transistor matrix substrate. The resin film 44 2 in this figure will be described later.

【0014】[0014]

【発明が解決しようとする課題】上記のような従来の薄
膜トランジスタマトリクス基板の製造方法においては、
第3工程において、半導体層40と対向し、あるいはそ
の近傍に存在する金属層、例えばゲート電極42が電気
的にフロート状態であるため、樹脂膜441 を電着する
時にゲート電極42の電位が不安定になる。
In the conventional method of manufacturing a thin film transistor matrix substrate as described above,
In the third step, since the metal layer facing the semiconductor layer 40 or present in the vicinity thereof, for example, the gate electrode 42 is in an electrically floating state, the potential of the gate electrode 42 is electrodeposited when the resin film 44 1 is electrodeposited. Becomes unstable.

【0015】そのため、薄膜トランジスタがオン状態に
なって、ドレイン電極37から薄膜トランジスタを通じ
てソース電極36に電流が流れ、画素電極39に樹脂膜
44 2 が電着されてしまう恐れがある。
Therefore, the thin film transistor is turned on.
From the drain electrode 37 through the thin film transistor
Current flows to the source electrode 36, and the resin film is applied to the pixel electrode 39.
44 2May be electrodeposited.

【0016】また、これと同様に遮光膜32あるいは液
晶表示セルに印加される電圧を維持するために形成され
る蓄積容量層(図示されていない)も電着時にフロート
状態になるため電荷が蓄積し、これによって発生する電
界が薄膜トランジスタに影響を与え、薄膜トランジスタ
がオン状態になる恐れがある。
Similarly, the light-shielding film 32 or a storage capacitor layer (not shown) formed to maintain the voltage applied to the liquid crystal display cell is floated during electrodeposition, so that charges are stored. However, the electric field generated by this may affect the thin film transistor, and the thin film transistor may be turned on.

【0017】そのため、画素電極39の上に樹脂膜44
2 が電着されて、画素電極39の上の金属膜35をエッ
チング除去して画素電極39を充分に透明化することが
できなくなるという問題があった。
Therefore, the resin film 44 is formed on the pixel electrode 39.
2 is electrodeposited, and there is a problem that the metal film 35 on the pixel electrode 39 cannot be removed by etching to make the pixel electrode 39 sufficiently transparent.

【0018】本発明は、上述の問題に鑑み、画素電極3
9の上に樹脂膜442 が電着されず、ドレインバスライ
ン38の上のみに樹脂膜441 を電着することができる
薄膜トランジスタマトリクス基板とその製造方法を提供
することを目的とする。
In view of the above problems, the present invention is directed to the pixel electrode 3
It is an object of the present invention to provide a thin film transistor matrix substrate in which the resin film 44 2 is not electrodeposited on 9 and the resin film 44 1 is electrodeposited only on the drain bus line 38, and a manufacturing method thereof.

【0019】[0019]

【課題を解決するための手段】本発明にかかる、絶縁基
板の上に少なくとも画素電極と、該画素電極に接続され
ているソース電極と、該ソース電極に対向するドレイン
電極と、該ドレイン電極に接続されているドレインバス
ラインと、該ソース電極とドレイン電極の上に形成され
た半導体層と、該半導体層の上に形成されたゲート絶縁
膜と、該ゲート絶縁膜の上に形成されたゲート電極と、
該ゲート電極に接続されている該ゲートバスラインを含
む薄膜トランジスタマトリクス基板においては、薄膜ト
ランジスタのチャネルを形成する該半導体層の側面が樹
脂膜により覆われている構成を採用した。
According to the present invention, at least a pixel electrode, a source electrode connected to the pixel electrode, a drain electrode facing the source electrode, and a drain electrode are provided on an insulating substrate. A drain bus line connected to the source electrode, a semiconductor layer formed on the source electrode and the drain electrode, a gate insulating film formed on the semiconductor layer, and a gate formed on the gate insulating film. Electrodes,
In the thin film transistor matrix substrate including the gate bus line connected to the gate electrode, the side surface of the semiconductor layer forming the channel of the thin film transistor is covered with a resin film.

【0020】この場合、ドレイン電極を、幅を5μm以
上にし、または、薄膜トランジスタの側面から5μm以
上張り出させ、あるいは、幅を5μm以上にし、薄膜ト
ランジスタの側面から5μm以上張り出させることによ
って、樹脂膜を多量に堆積させることができる。
In this case, the drain electrode has a width of 5 μm or more, or protrudes from the side surface of the thin film transistor by 5 μm or more, or has a width of 5 μm or more and protrudes from the side surface of the thin film transistor by 5 μm or more. Can be deposited in large amounts.

【0021】また、本発明にかかる、絶縁基板の上に少
なくとも画素電極と、該画素電極に接続されているソー
ス電極と、該ソース電極に対向するドレイン電極と、該
ドレイン電極に接続されているドレインバスラインと、
該ソース電極とドレイン電極の上に形成された半導体層
と、該半導体層の上に形成されたゲート絶縁膜と、該ゲ
ート絶縁膜の上に形成されたゲート電極と、該ゲート電
極に接続されている該ゲートバスラインを含む薄膜トラ
ンジスタマトリクス基板においては、ゲート電極の上に
形成された樹脂膜によってゲート電極の下のゲート絶縁
膜と薄膜トランジスタのチャネルを形成する該半導体層
の側面が覆われている構成を採用することができる。
Further, according to the present invention, at least the pixel electrode, the source electrode connected to the pixel electrode, the drain electrode facing the source electrode, and the drain electrode are connected on the insulating substrate. Drain bus line,
A semiconductor layer formed on the source electrode and the drain electrode, a gate insulating film formed on the semiconductor layer, a gate electrode formed on the gate insulating film, and connected to the gate electrode. In the thin film transistor matrix substrate including the gate bus line, the resin film formed on the gate electrode covers the gate insulating film under the gate electrode and the side surface of the semiconductor layer forming the channel of the thin film transistor. A configuration can be adopted.

【0022】また、本発明にかかる、絶縁基板の上に少
なくとも画素電極と、該画素電極に接続されているソー
ス電極と、該ソース電極に対向するドレイン電極と、該
ドレイン電極に接続されているドレインバスラインと、
該ソース電極とドレイン電極の上に形成された半導体層
と、該半導体層の上に形成されたゲート絶縁膜と、該ゲ
ート絶縁膜の上に形成されたゲート電極と、該ゲート電
極に接続されているゲートバスラインを含み、必要に応
じて半導体層の下に遮光膜が付加され、あるいは画素電
極に対向して蓄積容量層が付加された薄膜トランジスタ
マトリクス基板を樹脂電着液に浸漬した状態でドレイン
バスラインに通電して、ドレイン電極あるいはドレイン
バスラインに選択的に樹脂膜を電着する薄膜トランジス
タマトリクス基板の製造方法においては、該半導体層の
近傍に存在する金属層を薄膜トランジスタがオフ状態に
なる電位に保持してドレイン電極あるいはドレインバス
ラインに樹脂膜を電着する工程を採用することができ
る。
Further, according to the present invention, at least the pixel electrode, the source electrode connected to the pixel electrode, the drain electrode facing the source electrode, and the drain electrode are connected on the insulating substrate. Drain bus line,
A semiconductor layer formed on the source electrode and the drain electrode, a gate insulating film formed on the semiconductor layer, a gate electrode formed on the gate insulating film, and connected to the gate electrode. The thin film transistor matrix substrate including the gate bus line, with a light-shielding film added below the semiconductor layer as necessary, or with the storage capacitor layer facing the pixel electrode is immersed in the resin electrodeposition liquid. In a method of manufacturing a thin film transistor matrix substrate in which a drain bus line is energized to selectively deposit a resin film on a drain electrode or a drain bus line, a thin film transistor is turned off in a metal layer existing in the vicinity of the semiconductor layer. A process of holding the potential and electrodepositing the resin film on the drain electrode or the drain bus line can be adopted.

【0023】この場合、半導体層と対向するゲート電極
を薄膜トランジスタがオフ状態になる電位に保持して、
ドレイン電極あるいはドレインバスラインに樹脂膜を電
着することができる。
In this case, the gate electrode facing the semiconductor layer is held at a potential at which the thin film transistor is turned off,
A resin film can be electrodeposited on the drain electrode or the drain bus line.

【0024】また、この場合、半導体層の下に形成され
た遮光膜を薄膜トランジスタがオフ状態になる電位に保
持して、ドレイン電極あるいはドレインバスラインに樹
脂膜を電着することができる。
Further, in this case, the light-shielding film formed under the semiconductor layer can be held at a potential for turning off the thin film transistor, and the resin film can be electrodeposited on the drain electrode or the drain bus line.

【0025】また、この場合、半導体層の近傍の画素電
極に対向して形成された蓄積容量層を薄膜トランジスタ
がオフ状態になる電位に保持して、ドレイン電極あるい
はドレインバスラインに樹脂膜を電着することができ
る。
Further, in this case, the storage capacitor layer formed facing the pixel electrode in the vicinity of the semiconductor layer is held at a potential at which the thin film transistor is turned off, and a resin film is electrodeposited on the drain electrode or the drain bus line. can do.

【0026】また、これらの場合、ゲート電極、遮光
膜、蓄積容量層の少なくとも1つの電位を0Vとしてド
レイン電極あるいはドレインバスラインに樹脂膜を電着
することができる。
Further, in these cases, the resin film can be electrodeposited on the drain electrode or the drain bus line with the potential of at least one of the gate electrode, the light-shielding film, and the storage capacitor layer set to 0V.

【0027】また、本発明にかかる、絶縁基板の上に少
なくとも画素電極と、該画素電極に接続されているソー
ス電極と、該ソース電極に対向するドレイン電極と、該
ドレイン電極に接続されているドレインバスラインと、
該ソース電極とドレイン電極の上に形成された半導体層
と、該半導体層の上に形成されたゲート絶縁膜と、該ゲ
ート絶縁膜の上に形成されたゲート電極と、該ゲート電
極に接続されているゲートバスラインを含み、必要に応
じて半導体層の下に遮光膜が付加され、あるいは画素電
極に対向して蓄積容量層が付加された薄膜トランジスタ
マトリクス基板を樹脂電着液に浸漬した状態でドレイン
バスラインに通電して、ドレイン電極あるいはドレイン
バスラインに選択的に樹脂膜を電着する薄膜トランジス
タマトリクス基板の製造方法においては、ゲート電極あ
るいはゲートバスラインを予め絶縁物で覆ってドレイン
電極あるいはドレインバスラインに樹脂膜を電着する工
程を採用した。
Further, according to the present invention, at least the pixel electrode, the source electrode connected to the pixel electrode, the drain electrode facing the source electrode, and the drain electrode are connected on the insulating substrate. Drain bus line,
A semiconductor layer formed on the source electrode and the drain electrode, a gate insulating film formed on the semiconductor layer, a gate electrode formed on the gate insulating film, and connected to the gate electrode. The thin film transistor matrix substrate including the gate bus line, with a light-shielding film added below the semiconductor layer as necessary, or with the storage capacitor layer facing the pixel electrode is immersed in the resin electrodeposition liquid. In a method of manufacturing a thin film transistor matrix substrate in which a drain bus line is energized and a resin film is selectively electrodeposited on the drain electrode or the drain bus line, the gate electrode or the gate bus line is covered with an insulating material in advance to form the drain electrode or the drain. A process of electrodepositing a resin film on the bus line was adopted.

【0028】この場合、ゲート電極あるいはゲートバス
ラインを陽極酸化膜で覆ってドレイン電極あるいはドレ
インバスラインに樹脂膜を電着することができる。
In this case, the gate electrode or the gate bus line can be covered with the anodic oxide film, and the resin film can be electrodeposited on the drain electrode or the drain bus line.

【0029】また、この場合、ゲート電極およびゲート
バスラインを樹脂膜で覆ってドレイン電極あるいはドレ
インバスラインに樹脂膜を電着することができる。
Further, in this case, the gate electrode and the gate bus line can be covered with the resin film, and the resin film can be electrodeposited on the drain electrode or the drain bus line.

【0030】また、この場合、ゲート電極あるいはゲー
トバスラインを、そのパターンよりも広い絶縁物で覆っ
てドレイン電極あるいはドレインバスラインに樹脂膜を
電着することができる。
In this case, the resin film can be electrodeposited on the drain electrode or the drain bus line by covering the gate electrode or the gate bus line with an insulating material wider than the pattern.

【0031】また、本発明にかかる、絶縁基板の上に少
なくとも画素電極と、該画素電極に接続されているソー
ス電極と、該ソース電極に対向するドレイン電極と、該
ドレイン電極に接続されているドレインバスラインと、
該ソース電極とドレイン電極の上に形成された半導体層
と、該半導体層の上に形成されたゲート絶縁膜と、該ゲ
ート絶縁膜の上に形成されたゲート電極と、該ゲート電
極に接続されているゲートバスラインを含み、必要に応
じて半導体層の下に遮光膜が付加され、あるいは画素電
極に対向して蓄積容量層が付加された薄膜トランジスタ
マトリクス基板を樹脂電着液に浸漬した状態でドレイン
バスラインに通電して、ドレイン電極あるいはドレイン
バスラインに選択的に樹脂膜を電着する薄膜トランジス
タマトリクス基板の製造方法においては、該ドレイン電
極あるいはドレインバスラインに電着される樹脂膜の厚
さを0.3μm以上にし、この樹脂膜をリフローするこ
とによって薄膜トランジスタのチャネルを形成する半導
体層の側面を覆う工程を採用した。
Further, according to the present invention, at least the pixel electrode, the source electrode connected to the pixel electrode, the drain electrode facing the source electrode, and the drain electrode are connected on the insulating substrate. Drain bus line,
A semiconductor layer formed on the source electrode and the drain electrode, a gate insulating film formed on the semiconductor layer, a gate electrode formed on the gate insulating film, and connected to the gate electrode. The thin film transistor matrix substrate including the gate bus line, with a light-shielding film added below the semiconductor layer as necessary, or with the storage capacitor layer facing the pixel electrode is immersed in the resin electrodeposition liquid. In the method of manufacturing a thin film transistor matrix substrate in which a drain bus line is energized to selectively electrodeposit a resin film on the drain electrode or drain bus line, the thickness of the resin film electrodeposited on the drain electrode or drain bus line Of 0.3 μm or more and reflowing the resin film to cover the side surface of the semiconductor layer forming the channel of the thin film transistor. It was adopted degree.

【0032】この場合、樹脂膜を電着する時間、また
は、電圧を制御することによって、ドレイン電極あるい
はドレインバスラインに電着される樹脂膜の厚さを0.
3μm以上にすることができる。
In this case, the thickness of the resin film electrodeposited on the drain electrode or the drain bus line is controlled to 0.degree. By controlling the time or voltage for electrodeposition of the resin film.
It can be 3 μm or more.

【0033】また、この場合、樹脂膜の乾燥温度、また
は、乾燥時間を制御することによって、ドレイン電極あ
るいはドレインバスラインに電着された樹脂膜がリフロ
ーして薄膜トランジスタのチャネルを形成する半導体層
の側面を覆うようにすることができる。
Further, in this case, by controlling the drying temperature or the drying time of the resin film, the resin film electrodeposited on the drain electrode or the drain bus line is reflowed to form the channel of the semiconductor layer of the thin film transistor. The sides can be covered.

【0034】また、本発明にかかる、絶縁基板の上に少
なくとも画素電極と、該画素電極に接続されているソー
ス電極と、該ソース電極に対向するドレイン電極と、該
ドレイン電極に接続されているドレインバスラインと、
該ソース電極とドレイン電極の上に形成された半導体層
と、該半導体層の上に形成されたゲート絶縁膜と、該ゲ
ート絶縁膜の上に形成されたゲート電極と、該ゲート電
極に接続されているゲートバスラインを含む薄膜トラン
ジスタマトリクス基板の製造方法においては、ゲート電
極の上に形成された樹脂膜をリフローすることによって
該ゲート電極の下のゲート絶縁膜と薄膜トランジスタの
チャネルを形成する半導体層の側面を覆う工程を採用し
た。
Further, according to the present invention, at least the pixel electrode, the source electrode connected to the pixel electrode, the drain electrode facing the source electrode, and the drain electrode are connected on the insulating substrate. Drain bus line,
A semiconductor layer formed on the source electrode and the drain electrode, a gate insulating film formed on the semiconductor layer, a gate electrode formed on the gate insulating film, and connected to the gate electrode. In a method of manufacturing a thin film transistor matrix substrate including a gate bus line, a resin film formed on a gate electrode is reflowed to form a gate insulating film below the gate electrode and a semiconductor layer forming a channel of the thin film transistor. The process of covering the sides was adopted.

【0035】この場合、ゲート電極の下のゲート絶縁膜
と薄膜トランジスタのチャネルを形成する半導体層の側
面を覆った樹脂膜を光または熱によって硬化させること
ができる。
In this case, the resin film covering the gate insulating film under the gate electrode and the side surface of the semiconductor layer forming the channel of the thin film transistor can be cured by light or heat.

【0036】この場合、樹脂膜を0.5μm以上の厚さ
に電着し、この樹脂膜を横方向にリフローさせることに
よってゲート電極の下のゲート絶縁膜と薄膜トランジス
タのチャネルを形成する半導体層の側面を覆うことがで
きる。
In this case, a resin film is electrodeposited to a thickness of 0.5 μm or more, and the resin film is laterally reflowed to form a gate insulating film under the gate electrode and a semiconductor layer forming a channel of the thin film transistor. The sides can be covered.

【0037】また、この場合、ゲート電極上に電着され
た樹脂膜を熱によって硬化させる前に、該硬化温度より
も低い温度環境に維持して樹脂膜をリフローさせること
によってゲート電極の下のゲート絶縁膜とチャネルを形
成する半導体層の側面を覆うことができる。
Further, in this case, before the resin film electrodeposited on the gate electrode is cured by heat, the resin film is reflowed by maintaining the temperature environment lower than the curing temperature, so that The side surface of the semiconductor layer forming the gate insulating film and the channel can be covered.

【0038】また、この場合、ゲート電極およびゲート
バスラインに電着法によって樹脂膜を形成する工程にお
いて、ドレイン電極およびドレインバスラインを一定の
電圧に維持することができる。
In this case, the drain electrode and the drain bus line can be maintained at a constant voltage in the step of forming the resin film on the gate electrode and the gate bus line by the electrodeposition method.

【0039】また、この場合、ドレイン電極およびドレ
インバスラインに電着法によって樹脂膜を形成し、か
つ、ゲート電極およびゲートバスラインに電着法によっ
て樹脂膜を形成した後、画素電極の上に形成されている
金属膜をエッチング除去して、画素電極を透明化するこ
とができる。
Further, in this case, a resin film is formed on the drain electrode and the drain bus line by the electrodeposition method, and a resin film is formed on the gate electrode and the gate bus line by the electrodeposition method, and then on the pixel electrode. The pixel electrode can be made transparent by removing the formed metal film by etching.

【0040】この場合、ドレイン電極およびドレインバ
スラインに電着法によって樹脂膜を形成する工程におい
て、ゲート電極およびゲートバスラインを一定の電圧に
維持することができる。
In this case, the gate electrode and the gate bus line can be maintained at a constant voltage in the step of forming the resin film on the drain electrode and the drain bus line by the electrodeposition method.

【0041】また、本発明にかかる、絶縁基板の上に少
なくとも画素電極と、該画素電極に接続されているソー
ス電極と、該ソース電極に対向するドレイン電極と、該
ドレイン電極に接続されているドレインバスラインと、
該ソース電極とドレイン電極の上に形成された半導体層
と、該半導体層の上に形成されたゲート絶縁膜と、該ゲ
ート絶縁膜の上に形成されたゲート電極と、該ゲート電
極に接続されているゲートバスラインを含む薄膜トラン
ジスタマトリクス基板の製造方法においては、ドレイン
電極、ドレインバスライン、ゲート電極、ゲートバスラ
インの少なくとも一部に感光性樹脂膜を電着し、該感光
性樹脂膜を選択的に露光し、現像することによって不要
部分の感光性樹脂膜を除去する工程を採用した。
Further, according to the present invention, at least the pixel electrode, the source electrode connected to the pixel electrode, the drain electrode facing the source electrode, and the drain electrode are connected on the insulating substrate. Drain bus line,
A semiconductor layer formed on the source electrode and the drain electrode, a gate insulating film formed on the semiconductor layer, a gate electrode formed on the gate insulating film, and connected to the gate electrode. In the method of manufacturing a thin film transistor matrix substrate including a gate bus line, a photosensitive resin film is electrodeposited on at least a part of the drain electrode, the drain bus line, the gate electrode, and the gate bus line, and the photosensitive resin film is selected. The process of removing the photosensitive resin film in an unnecessary portion by selectively exposing and developing is adopted.

【0042】また、本発明にかかる、絶縁基板の上に少
なくとも画素電極と、該画素電極に接続されているソー
ス電極と、該ソース電極に対向するドレイン電極と、該
ドレイン電極に接続されているドレインバスラインと、
該ソース電極とドレイン電極の上に形成された半導体層
と、該半導体層の上に形成されたゲート絶縁膜と、該ゲ
ート絶縁膜の上に形成されたゲート電極と、該ゲート電
極に接続されているゲートバスラインを含む薄膜トラン
ジスタマトリクス基板の製造方法においては、樹脂膜を
形成する必要がない部分を、テープ、レジスト印刷、ラ
バー等によって密着被覆して樹脂電着液との接触を防い
だ状態で、ドレイン電極、ドレインバスライン、ゲート
電極、ゲートバスラインの少なくとも一部に樹脂膜を形
成する工程を採用した。
Further, according to the present invention, at least the pixel electrode, the source electrode connected to the pixel electrode, the drain electrode facing the source electrode, and the drain electrode are connected on the insulating substrate. Drain bus line,
A semiconductor layer formed on the source electrode and the drain electrode, a gate insulating film formed on the semiconductor layer, a gate electrode formed on the gate insulating film, and connected to the gate electrode. In the method of manufacturing a thin film transistor matrix substrate including a gate bus line, a portion in which a resin film need not be formed is adhered and covered with tape, resist printing, rubber or the like to prevent contact with a resin electrodeposition liquid. Then, a step of forming a resin film on at least a part of the drain electrode, the drain bus line, the gate electrode, and the gate bus line was adopted.

【0043】[0043]

【作用】本発明にかかる薄膜トランジスタマトリクス基
板とその製造方法においては、活性層となる半導体層に
対向しあるいはその近傍に存在する金属層を一定電位に
維持しながらドレインバスラインに樹脂膜を電着するよ
うにしており、常に薄膜トランジスタをオフ状態に維持
することができるため、電着時に画素電極に流れる電流
を阻止することができる。
In the thin film transistor matrix substrate and the method of manufacturing the same according to the present invention, a resin film is electrodeposited on the drain bus line while maintaining the metal layer existing at or near the semiconductor layer serving as the active layer at a constant potential. Since the thin film transistor can always be kept in the off state, it is possible to block the current flowing through the pixel electrode during electrodeposition.

【0044】したがって、この樹脂膜をマスクにして金
属膜をエッチングすると、ドレインバスラインに形成さ
れた金属膜を残し、画素電極の上に形成された金属膜を
選択的にエッチング除去し、画素電極を透明化すること
ができる。
Therefore, when the metal film is etched by using this resin film as a mask, the metal film formed on the drain bus line is left, and the metal film formed on the pixel electrode is selectively removed by etching to remove the metal film. Can be made transparent.

【0045】また、予め、ゲート電極およびゲートバス
ラインを絶縁物で覆っておくことにより、ドレインバス
ラインに樹脂膜を電着する際、ゲートバスラインおよび
ゲート電極から発生する電界の影響を防止することがで
き、また、ゲートバスラインおよびゲート電極が電着対
向側電極としての作用を生じ、樹脂膜の電着が不安定に
なるのを防止することができる。
Further, by covering the gate electrode and the gate bus line with an insulating material in advance, the influence of the electric field generated from the gate bus line and the gate electrode can be prevented when the resin film is electrodeposited on the drain bus line. Further, it is possible to prevent the gate bus line and the gate electrode from acting as electrodes on the electrodeposition opposite side, and prevent the electrodeposition of the resin film from becoming unstable.

【0046】さらに、ゲート電極の上に形成する前記の
絶縁物を樹脂膜とし、この樹脂膜をゲートパターンより
広く形成しておくことにより、ドレイン電極とドレイン
バスラインの金属層をエッチングして除去する際、この
部分の薄膜トランジスタ内部へのサイドエッチングを防
止することができる。
Further, by using the above-mentioned insulator formed on the gate electrode as a resin film and forming the resin film wider than the gate pattern, the metal layer of the drain electrode and the drain bus line is removed by etching. In doing so, it is possible to prevent side etching inside this portion of the thin film transistor.

【0047】以上のことから、ドレインバスラインに樹
脂膜を精度よく選択的に電着することができ、そのため
に選択性よく画素電極の上の金属膜をエッチングできる
と共に、薄膜トランジスタ部のサイドエッチングを低減
することができる。したがって、簡易な工程によって、
低抵抗ドレインバスラインを形成することができ、しか
も薄膜トランジスタの特性を向上することができ、特性
が良好な薄膜トランジスタマトリクス基板を実現するこ
とができる。
From the above, the resin film can be selectively and electrodeposited on the drain bus line with high precision, and therefore the metal film on the pixel electrode can be etched with high selectivity and the side etching of the thin film transistor portion can be performed. It can be reduced. Therefore, by a simple process,
A low resistance drain bus line can be formed, the characteristics of the thin film transistor can be improved, and a thin film transistor matrix substrate having excellent characteristics can be realized.

【0048】[0048]

【実施例】以下、本発明の実施例を説明する。 (第1実施例)図1、図2は、第1実施例の薄膜トラン
ジスタマトリクス基板の製造工程説明図であり、
(AS ),(AP )〜(ES ), (EP )は各工程の断
面と平面を示している。この図において、1は透明絶縁
基板、2は遮光膜、3は絶縁膜、4は透明導電膜、5は
金属膜、6はソース電極、7はドレイン電極、8はドレ
インバスライン、9は画素電極、10は半導体層、10
1 はチャネル層、11は窒化シリコン膜、111 はゲー
ト絶縁膜、12はアルミニウム膜、121 はゲート電
極、122はゲートバスライン、13はレジスト膜、1
4は樹脂膜である。
Embodiments of the present invention will be described below. (First Embodiment) FIGS. 1 and 2 are explanatory views of a manufacturing process of a thin film transistor matrix substrate of the first embodiment.
(A s ), (A p )-(E s ), (E p ) show the cross section and the plane of each step. In this figure, 1 is a transparent insulating substrate, 2 is a light-shielding film, 3 is an insulating film, 4 is a transparent conductive film, 5 is a metal film, 6 is a source electrode, 7 is a drain electrode, 8 is a drain bus line, and 9 is a pixel. Electrodes, 10 are semiconductor layers, 10
1 is a channel layer, 11 is a silicon nitride film, 11 1 is a gate insulating film, 12 is an aluminum film, 12 1 is a gate electrode, 12 2 is a gate bus line, 13 is a resist film, 1
4 is a resin film.

【0049】この製造工程説明図によって第1実施例の
薄膜トランジスタマトリクス基板の製造方法を説明す
る。
A method of manufacturing the thin film transistor matrix substrate of the first embodiment will be described with reference to the manufacturing process explanatory diagram.

【0050】第1工程(図1(AS ),(AP )参照) ガラス等の透明絶縁基板1の上にスパッタ法によってC
r等の金属膜を形成し、この金属膜をフォトリソグラフ
ィー工程によってパターニングして遮光膜2を形成す
る。
First step (see FIGS. 1A S and 1 A P ) C is sputtered on a transparent insulating substrate 1 such as glass.
A metal film of r or the like is formed, and the metal film is patterned by a photolithography process to form the light shielding film 2.

【0051】次いで、遮光膜2を覆って、プラズマCV
D法によりSiO2 からなる絶縁膜3を約6000Å堆
積する。その上にITOからなる透明導電膜4およびC
r等の金属膜5をそれぞれ500Å,1000Åスパッ
タ法によって堆積し、フォトリソグラフィー工程によっ
てパターニングして、ソース電極6、ドレイン電極7、
ドレインバスライン8および画素電極9を形成する。
Next, the plasma CV is covered by covering the light shielding film 2.
An insulating film 3 made of SiO 2 is deposited by the method D to about 6000Å. A transparent conductive film 4 made of ITO and C
A metal film 5 of r or the like is deposited by a sputtering method of 500Å and 1000Å respectively, and patterned by a photolithography process to form a source electrode 6, a drain electrode 7,
The drain bus line 8 and the pixel electrode 9 are formed.

【0052】第2工程(図1(BS ),(BP )参照) プラズマCVD法により不純物(P)を高濃度でドープ
された半導体層をドレイン電極7とソース電極6の間隙
を含む金属膜5の上に堆積し、続いてアモルファスシリ
コン(a−Si)からなる半導体層10を300Å堆積
する。さらに、窒化シリコン(SiN)膜11を400
0Å堆積し、次にスパッタ法によってアルミニウム(A
l)膜12を2000Å堆積し、アルミニウム膜12の
上のゲート電極およびゲートバスラインを形成すべき領
域にフォトリソグラフィー工程によってレジスト膜13
を形成する。
Second step (see FIGS. 1 (B S ) and (B P )) A metal containing a gap between the drain electrode 7 and the source electrode 6 is formed of a semiconductor layer highly doped with an impurity (P) by a plasma CVD method. A semiconductor layer 10 made of amorphous silicon (a-Si) is deposited on the film 5 by 300 Å. Further, a silicon nitride (SiN) film 11 is formed on the
0 Å deposit and then aluminum (A
l) A film 12 having a thickness of 2000 Å is deposited, and a resist film 13 is formed on the aluminum film 12 in a region where a gate electrode and a gate bus line are to be formed by a photolithography process.
To form.

【0053】第3工程(図1(CS ),(CP )参照) レジスト膜13をマスクとして、アルミニウム膜12、
窒化シリコン膜11、半導体層10を順次エッチング除
去して、ゲート電極121 、ゲートバスライン122
ゲート絶縁膜111 、チャネル層101 を形成する。次
いで、レジスト膜13を剥離する。
Third Step (Refer to FIGS. 1 (C S ) and (C P )) Using the resist film 13 as a mask, the aluminum film 12,
The silicon nitride film 11 and the semiconductor layer 10 are sequentially removed by etching to remove the gate electrode 12 1 , the gate bus line 12 2 ,
The gate insulating film 11 1 and the channel layer 10 1 are formed. Then, the resist film 13 is peeled off.

【0054】第4工程(図2(DS ),(DP )参照) ここまでの工程が加えられた薄膜トランジスタマトリク
ス基板を、25℃に維持された樹脂電着液中に浸す。こ
の際、ゲートバスライン122 には、例えば0Vを印加
し、ドレイン電極7およびドレインバスライン8を陽極
として例えば10Vの電圧を印加し、20秒間直流電流
を流して、ドレイン電極7とドレインバスライン8の露
出部に樹脂膜14を電着する。
Fourth Step (see FIGS. 2 (D S ) and (D P )) The thin film transistor matrix substrate to which the above steps have been added is immersed in a resin electrodeposition liquid maintained at 25 ° C. At this time, the gate bus line 12 2, for example by applying a 0V, the drain electrode 7 and the drain bus line 8 by applying a voltage of 10V, for example as an anode, by passing a 20 seconds direct current, the drain electrode 7 and the drain bus The resin film 14 is electrodeposited on the exposed portion of the line 8.

【0055】このようにすると、薄膜トランジスタのゲ
ート電極121 の電位が変動することはなくなり、薄膜
トランジスタを常にオフ状態に保つことができる。した
がって、薄膜トランジスタには電流が流れなくなり、樹
脂膜14が通電部であるドレインバスライン8およびド
レイン電極7の露出部のみに電着され、画素電極9には
樹脂膜14の付着はなく選択的な電着が可能になる。電
着後、水洗し、例えば80℃の窒素オーブン中で5分程
度乾燥する。なお、樹脂膜14を紫外線硬化性の材料を
用いて形成した場合は、樹脂膜14に紫外線を照射して
硬化する。
In this way, the potential of the gate electrode 12 1 of the thin film transistor does not fluctuate, and the thin film transistor can always be kept in the off state. Therefore, no current flows through the thin film transistor, the resin film 14 is electrodeposited only on the exposed portions of the drain bus line 8 and the drain electrode 7 which are the current-carrying portions, and the resin film 14 is not attached to the pixel electrode 9 and selective. Enables electrodeposition. After electrodeposition, it is washed with water and dried in a nitrogen oven at 80 ° C. for about 5 minutes, for example. When the resin film 14 is formed of an ultraviolet curable material, the resin film 14 is irradiated with ultraviolet rays to be cured.

【0056】第5工程(図2(ES ),(EP )参照) ここまでの工程を加えた薄膜トランジスタマトリクス基
板を、エッチング液に浸してエッチングする。このと
き、ドレイン電極7およびドレインバスライン8の上の
金属膜5は電着樹脂膜14で覆われているためエッチン
グされず、さらにゲート電極121 およびゲートバスラ
イン122 をこのエッチング液ではエッチングされない
アルミニウム(Al)等の材料で形成しておくと、薄膜
トランジスタには影響なく、画素電極9の上の金属膜5
のみエッチングされる。
Fifth Step (See FIGS. 2 (E S ) and (E P )) The thin film transistor matrix substrate to which the above steps have been added is immersed in an etching solution for etching. At this time, the metal film 5 on the drain electrode 7 and the drain bus line 8 is not etched because it is covered with the electrodeposition resin film 14, and the gate electrode 12 1 and the gate bus line 12 2 are further etched by this etching solution. If it is made of a material such as aluminum (Al) which is not formed, it does not affect the thin film transistor and the metal film 5 on the pixel electrode 9 is not affected.
Only etched.

【0057】これにより、ドレイン電極7、ドレインバ
スライン8の上に金属膜5を残して、画素電極9の上の
金属膜5のみ選択的にエッチングして、透明導電膜4に
よる画素電極9を形成することができる。最後に、樹脂
膜14を剥離する。
As a result, the metal film 5 is left on the drain electrode 7 and the drain bus line 8, and only the metal film 5 on the pixel electrode 9 is selectively etched to form the pixel electrode 9 by the transparent conductive film 4. Can be formed. Finally, the resin film 14 is peeled off.

【0058】なお、上記の実施例においては、一定電位
とする金属層をゲート電極121 としたが、これに限ら
ず、遮光膜2あるいは蓄積容量層もフーロト状態にする
と薄膜トランジスタのオフ状態に影響を与えるのでこれ
らも一定電位として樹脂膜を電着すると、樹脂膜のドレ
イン電極7およびドレインバスライン8上への選択的電
着に有効である。
[0058] In the above embodiment, although the metal layer to a constant potential to the gate electrode 12 1 is not limited to this, the light-shielding film 2 or the storage capacitor layer also to Furoto state affect the off state of the thin film transistor Therefore, it is effective to selectively deposit the resin film on the drain electrode 7 and the drain bus line 8 by electrodeposition of the resin film at a constant potential.

【0059】さらに、上記の実施例においては、チャネ
ルを形成する半導体層に対向する金属層であるゲート電
極121 を0Vの一定電位にするように説明したが、本
発明においては、これに限らず、薄膜トランジスタにオ
フ電流が生じない範囲の電位であれば任意の電位でよい
ことは、その原理上当然である。
Furthermore, in the above-mentioned embodiments, the description has been made so that the gate electrode 12 1 which is the metal layer facing the semiconductor layer forming the channel is set to a constant potential of 0 V, but the present invention is not limited to this. In principle, any potential may be used as long as it is in a range in which an off current does not occur in the thin film transistor.

【0060】(第2実施例)図3、図4は、第2実施例
の薄膜トランジスタマトリクス基板の製造工程説明図で
あり、(AS ),(AP )〜(FS ), (FP )は各工
程の断面と平面を示している。この図において、1は透
明絶縁基板、2は遮光膜、3は絶縁膜、4は透明導電
膜、5は金属膜、6はソース電極、7はドレイン電極、
8はドレインバスライン、9は画素電極、10は半導体
層、101 はチャネル層、11は窒化シリコン膜、11
1 はゲート絶縁膜、12はアルミニウム膜、121 はゲ
ート電極、122はゲートバスライン、13はレジスト
膜、14は樹脂膜、15は陽極酸化膜、16は対向電
極、17は電源である。
(Second Embodiment) FIGS. 3 and 4 are views for explaining the manufacturing process of the thin film transistor matrix substrate of the second embodiment, in which (A S ), (A P )-(F S ), (F P ). ) Indicates a cross section and a plane of each step. In this figure, 1 is a transparent insulating substrate, 2 is a light-shielding film, 3 is an insulating film, 4 is a transparent conductive film, 5 is a metal film, 6 is a source electrode, 7 is a drain electrode,
8 is a drain bus line, 9 is a pixel electrode, 10 is a semiconductor layer, 10 1 is a channel layer, 11 is a silicon nitride film, 11
1 is a gate insulating film, 12 is an aluminum film, 12 1 is a gate electrode, 12 2 is a gate bus line, 13 is a resist film, 14 is a resin film, 15 is an anodized film, 16 is a counter electrode, and 17 is a power supply. .

【0061】この製造工程説明図によって第2実施例の
薄膜トランジスタマトリクス基板の製造方法を説明す
る。第1実施例で述べた工程によって、ドレイン電極7
およびドレインバスライン8に樹脂膜を選択的に電着す
ることができるが、選択性のマージンを拡げ、より信頼
性の高い樹脂膜の選択的電着を行うために、ゲート電極
121 およびゲートバスライン122 を覆う絶縁膜を形
成した状態で樹脂膜14を電着することが考えられる。
A method of manufacturing the thin film transistor matrix substrate according to the second embodiment will be described with reference to the manufacturing process explanatory diagram. By the process described in the first embodiment, the drain electrode 7
Although the resin film can be selectively electrodeposited on the drain bus line 8 and the gate electrode 12 1 and the gate electrode 12 1 in order to increase the selectivity margin and selectively electrodeposit the resin film with higher reliability. it is conceivable to electrodepositing a resin film 14 in a state of forming an insulating film covering the bus line 12 2.

【0062】すなわち、第1実施例において、ドレイン
電極7およびドレインバスライン8に樹脂膜を選択的に
電着する際に、ゲート電極121 およびゲートバスライ
ン122 が露出しているため、これを一定電圧(例えば
0V)に維持すると樹脂膜14の電着における対向電極
と同様の働きをしてしまう恐れがある。その結果ドレイ
ン電極7あるいはドレインバスライン8上への電着に影
響が出て樹脂膜14の電着が不安定になることがある。
That is, in the first embodiment, when the resin film is selectively electrodeposited on the drain electrode 7 and the drain bus line 8, the gate electrode 12 1 and the gate bus line 12 2 are exposed. Is maintained at a constant voltage (for example, 0 V), the same function as the counter electrode in electrodeposition of the resin film 14 may occur. As a result, the electrodeposition on the drain electrode 7 or the drain bus line 8 may be affected, and the electrodeposition of the resin film 14 may become unstable.

【0063】また、ゲート電極121 に一定電圧を印加
することにより、ゲート電極121およびゲートバスラ
イン122 から電界が発生し、これによりドレイン電極
7およびドレインバスライン8の上への電着が不均一に
なる等の問題も生じる。そこで、この第2実施例におい
ては、ゲート電極121 およびゲートバスライン122
を陽極酸化による絶縁膜で覆い、ドレインバスライン8
への電着をより高精度にする方法を説明する。
[0063] Further, by applying a constant voltage to the gate electrode 12 1, an electric field is generated from the gate electrode 12 1 and the gate bus line 12 2, thereby electrodeposition onto a drain electrode 7 and the drain bus line 8 There are also problems such as non-uniformity. Therefore, in the second embodiment, the gate electrode 12 1 and the gate bus line 12 2 are
Is covered with an insulating film by anodic oxidation, and the drain bus line 8
A method for making the electrodeposition on the electrode highly accurate will be described.

【0064】第1工程(図3(AS ),(AP )参照) ガラス等の透明絶縁基板1の上にスパッタ法によってC
r等の金属膜を形成し、この金属膜をフォトリソグラフ
ィー工程によってパターニングして遮光膜2を形成す
る。
First step (see FIGS. 3A S and 3 A P ) C is sputtered on the transparent insulating substrate 1 such as glass.
A metal film of r or the like is formed, and the metal film is patterned by a photolithography process to form the light shielding film 2.

【0065】次いで、遮光膜2を覆って、プラズマCV
D法によりSiO2 からなる絶縁膜3を約6000Å堆
積する。その上にITOからなる透明導電膜4およびC
r等の金属膜5をそれぞれ500Å,1000Åスパッ
タ法によって堆積し、フォトリソグラフィー工程によっ
てパターニングして、ソース電極6、ドレイン電極7、
ドレインバスライン8および画素電極9を形成する。
Next, the plasma CV is covered by covering the light shielding film 2.
An insulating film 3 made of SiO 2 is deposited by the method D to about 6000Å. A transparent conductive film 4 made of ITO and C
A metal film 5 of r or the like is deposited by a sputtering method of 500Å and 1000Å respectively, and patterned by a photolithography process to form a source electrode 6, a drain electrode 7,
The drain bus line 8 and the pixel electrode 9 are formed.

【0066】第2工程(図3(BS ),(BP )参照) プラズマCVD法により不純物(P)を高濃度でドープ
された半導体層をドレイン電極7とソース電極6の間隙
を含む金属膜5の上に堆積し、続いてアモルファスシリ
コン(a−Si)からなる半導体層10を300Å堆積
する。さらに、窒化シリコン(SiN)膜11を400
0Å順次堆積し、次にスパッタ法によってアルミニウム
(Al)膜12を2000Å堆積し、アルミニウム膜1
2の上のゲート電極およびゲートバスラインを形成すべ
き領域にフォトリソグラフィー工程によってレジスト膜
13を形成する。
Second step (see FIGS. 3 (B S ) and (B P )) A semiconductor layer doped with impurities (P) at a high concentration by the plasma CVD method is used as a metal including a gap between the drain electrode 7 and the source electrode 6. A semiconductor layer 10 made of amorphous silicon (a-Si) is deposited on the film 5 by 300 Å. Further, a silicon nitride (SiN) film 11 is formed on the
0 Å are sequentially deposited, and then 2000 Å of an aluminum (Al) film 12 is deposited by a sputtering method to form an aluminum film 1.
A resist film 13 is formed in a region on which the gate electrode and the gate bus line above are to be formed by a photolithography process.

【0067】第3工程(図3(CS ),(CP )参照) レジスト膜13をマスクとして、アルミニウム膜12、
窒化シリコン膜11、半導体層10を順次エッチング除
去し、ゲート電極121 、ゲートバスライン122 、ゲ
ート絶縁膜111 およびチャネル層101 を形成する。
次いで、レジスト膜13を剥離する。
Third Step (Refer to FIGS. 3 (C S ) and (C P )) Using the resist film 13 as a mask, the aluminum film 12,
The silicon nitride film 11 and the semiconductor layer 10 are sequentially removed by etching to form a gate electrode 12 1 , a gate bus line 12 2 , a gate insulating film 11 1 and a channel layer 10 1 .
Then, the resist film 13 is peeled off.

【0068】第4工程(図4(DS ),(DP )参照) ここまでの工程が加えられた薄膜トランジスタマトリク
ス基板を、例えば10〜30%の硫酸水溶液からなる電
界液に浸し、電源17の陰極に白金、カーボン、ステン
レス鋼等からなる対向電極16を接続し、電源17の陽
極にゲートバスライン122 を接続して、定電流モード
で約1mA/cm2 の電流を一定時間流すことによりゲ
ート電極121 とゲートバスライン122 の表面に陽極
酸化膜15を形成する。
Fourth Step (See FIGS. 4 (D S ) and (D P )) The thin film transistor matrix substrate to which the above steps have been added is immersed in an electrolytic solution containing, for example, 10 to 30% sulfuric acid aqueous solution, and the power supply 17 is used. The counter electrode 16 made of platinum, carbon, stainless steel or the like is connected to the cathode of the above, and the gate bus line 12 2 is connected to the anode of the power source 17 so that a current of about 1 mA / cm 2 is passed for a certain time in the constant current mode. Thus, the anodic oxide film 15 is formed on the surfaces of the gate electrode 12 1 and the gate bus line 12 2 .

【0069】第5工程(図4(ES ),(EP )参照) ここまでの工程が加えられ、ゲート電極121 とゲート
バスライン122 の表面に陽極酸化膜15が形成された
薄膜トランジスタマトリクス基板を、25℃の温度に維
持した樹脂電着液中に浸漬し、ゲートバスライン122
およびゲート電極121 に、例えば0Vを印加し、ドレ
イン電極7およびドレインバスライン8を陽極にして例
えば10Vの電圧を20秒間印加して直流電流を流し、
ドレイン電極7の露出部およびドレインバスライン8に
樹脂膜14を電着する。
Fifth Step (See FIGS. 4E S and 4E P ) The steps up to here are added to form a thin film transistor in which the anodic oxide film 15 is formed on the surfaces of the gate electrode 12 1 and the gate bus line 12 2. The matrix substrate is dipped in a resin electrodeposition liquid maintained at a temperature of 25 ° C. to form a gate bus line 12 2
And the gate electrode 12 1, for example, 0V is applied, a direct current flows to the drain electrode 7 and the drain bus line 8 by applying a voltage of to for example 10V in the anode 20 seconds,
A resin film 14 is electrodeposited on the exposed portion of the drain electrode 7 and the drain bus line 8.

【0070】ゲート電極121 の電位が例えば0Vの一
定電位に維持されていることから、常に薄膜トランジス
タがオフ状態に保たれ、薄膜トランジスタには電流が流
れず、樹脂膜14が導通部であるドレイン電極7とドレ
インバスライン8の露出部のみに電着される。
Since the potential of the gate electrode 12 1 is maintained at a constant potential of, for example, 0 V, the thin film transistor is always kept in the off state, no current flows through the thin film transistor, and the resin film 14 is the conductive portion of the drain electrode. 7 is electrodeposited only on the exposed portions of the drain bus line 8.

【0071】しかも、ゲート電極121 とゲートバスラ
イン122 が陽極酸化膜15で覆われているため、この
部分が対向電極側として機能することはなくなり、か
つ、電界の発生もないことから、ドレインバスライン8
の上には均一で精度のよい樹脂膜14が選択的に形成さ
れる。樹脂膜14の電着後、水洗し、例えば、80℃の
窒素オーブン中で5分程度乾燥する。また、樹脂膜14
に紫外線を照射して硬化させる。
Moreover, since the gate electrode 12 1 and the gate bus line 12 2 are covered with the anodic oxide film 15, this portion does not function as the counter electrode side and no electric field is generated. Drain bus line 8
A uniform and highly accurate resin film 14 is selectively formed on the upper surface. After electrodeposition of the resin film 14, the resin film 14 is washed with water and dried, for example, in a nitrogen oven at 80 ° C. for about 5 minutes. In addition, the resin film 14
It is irradiated with ultraviolet rays and cured.

【0072】第6工程(図4(FS ),(FP )参照) ここまでの工程が加えられた薄膜トランジスタマトリク
ス基板をエッチング液に浸して金属膜5をエッチング除
去する。このときドレイン電極7およびドレインバスラ
イン8は樹脂膜14で覆われているためエッチングされ
ず、さらにゲート電極121 とゲートバスライン122
は上記エッチング液ではエッチングされないAl等の材
質で形成され、さらに陽極酸化膜15で覆われているた
め、薄膜トランジスタには影響なく画素電極9の上の金
属膜5のみエッチングされる。
[0072] Sixth Step (Fig. 4 (F S), (F P) refer) a metal film 5 step a thin film transistor matrix substrate applied is immersed in an etching solution so far removed by etching. At this time, the drain electrode 7 and the drain bus line 8 are not etched because they are covered with the resin film 14, and the gate electrode 12 1 and the gate bus line 12 2 are further removed.
Is formed of a material such as Al that is not etched by the etching solution and is covered with the anodic oxide film 15, so that only the metal film 5 on the pixel electrode 9 is etched without affecting the thin film transistor.

【0073】このように、ドレイン電極7、ドレインバ
スライン8に金属膜5を残し、画素電極9の上の金属膜
5のみを選択的にエッチングして、画素電極16を透明
化することができる。最後に、樹脂膜14を剥離して薄
膜マトリクス基板は完成する。
In this way, the metal film 5 is left on the drain electrode 7 and the drain bus line 8 and only the metal film 5 on the pixel electrode 9 is selectively etched to make the pixel electrode 16 transparent. . Finally, the resin film 14 is peeled off to complete the thin film matrix substrate.

【0074】上記実施例においては、ゲート電極121
とゲートバスライン122 を覆う絶縁膜として陽極酸化
膜15を用いたが、これに限らず他の絶縁膜を任意の工
程によって形成してもよく、例えば、電着法により、陽
極酸化膜15に代わる樹脂膜を形成してもよい。
In the above embodiment, the gate electrode 12 1
And it was used anodic oxide film 15 as an insulating film covering the gate bus line 12 2, to which another insulating film is not limited may be formed by any process, for example, by electrodeposition, anodic oxidation film 15 You may form the resin film instead of.

【0075】(第3実施例)図5は、第3実施例の薄膜
トランジスタマトリクス基板の製造工程説明図である。
この図において、1は透明絶縁基板、2は遮光膜、3は
絶縁膜、4は透明導電膜、5は金属膜、6はソース電
極、7はドレイン電極、101 はチャネル層、111
ゲート絶縁膜、121 はゲート電極、14,142 は樹
脂膜である。
(Third Embodiment) FIGS. 5A to 5C are views for explaining the manufacturing process of the thin film transistor matrix substrate of the third embodiment.
In this figure, 1 is a transparent insulating substrate, 2 is a light-shielding film, 3 is an insulating film, 4 is a transparent conductive film, 5 is a metal film, 6 is a source electrode, 7 is a drain electrode, 10 1 is a channel layer, and 11 1 is a gate insulating film, 12 1 gate electrode, 14, 14 2 is a resin film.

【0076】この実施例においては、ゲート電極121
とゲートバスラインを樹脂膜によって覆う点のみが第2
実施例と異なる。この実施例においては、透明絶縁基板
1の上に、遮光膜2、絶縁膜3、透明導電膜4、金属膜
5が形成され、この透明導電膜4と金属膜5をパターニ
ングして、ソース電極6とドレイン電極7が形成され、
ソース電極6とドレイン電極7の間隙に、チャネル層1
1 、ゲート絶縁膜111 、ゲート電極121 からなる
薄膜トランジスタが形成されている。
In this embodiment, the gate electrode 12 1
And the point where the gate bus line is covered with the resin film is the second
Different from the embodiment. In this embodiment, a light shielding film 2, an insulating film 3, a transparent conductive film 4 and a metal film 5 are formed on a transparent insulating substrate 1, and the transparent conductive film 4 and the metal film 5 are patterned to form a source electrode. 6 and the drain electrode 7 are formed,
In the gap between the source electrode 6 and the drain electrode 7, the channel layer 1
0 1 , the gate insulating film 11 1 , and the gate electrode 12 1 form a thin film transistor.

【0077】ここまでの工程を経た薄膜トランジスタマ
トリクス基板を樹脂電着液に浸し、ゲート電極121
ゲートバスラインには、例えば10Vの一定電圧を20
秒間印加し、樹脂膜142 を2μm程度形成する。この
後、前記の実施例と同様の工程でドレイン電極7とドレ
インバスラインに樹脂膜14を電着し、この樹脂膜14
をマスクにして画素電極の上の金属膜5を選択的にエッ
チングして薄膜トランジスタマトリクス基板を完成す
る。
The thin film transistor matrix substrate that has undergone the steps up to this point is dipped in a resin electrodeposition solution, and a constant voltage of, for example, 10 V is applied to the gate electrode 12 1 and the gate bus line for 20 times.
Application for 2 seconds to form a resin film 14 2 of about 2 μm. After that, the resin film 14 is electrodeposited on the drain electrode 7 and the drain bus line in the same process as in the above-mentioned embodiment, and the resin film 14 is deposited.
Is used as a mask to selectively etch the metal film 5 on the pixel electrode to complete the thin film transistor matrix substrate.

【0078】この際、ゲート電極121 およびゲートバ
スラインに樹脂膜142 を電着するときに、ドレイン電
極7およびドレインバスラインを、薄膜トランジスタが
オフ状態になる一定の電圧に維持し、また、ドレイン電
極7およびドレインバスラインに樹脂膜14を電着する
ときに、ゲート電極121 およびゲートバスラインを、
薄膜トランジスタがオフ状態になる一定の電圧に維持す
ることによって、画素電極の上に樹脂膜が電着されるの
を防ぐことができる。
At this time, when the resin film 14 2 is electrodeposited on the gate electrode 12 1 and the gate bus line, the drain electrode 7 and the drain bus line are maintained at a constant voltage at which the thin film transistor is turned off. When the resin film 14 is electrodeposited on the drain electrode 7 and the drain bus line, the gate electrode 12 1 and the gate bus line are
It is possible to prevent the resin film from being electrodeposited on the pixel electrode by maintaining a constant voltage at which the thin film transistor is turned off.

【0079】この場合、この図に示されるように、樹脂
膜142 をゲート電極121 およびゲートバスライン1
2 のパターンよりも広く形成しておくことにより、画
素電極の上の金属膜5をエッチング除去する際、ソース
電極6における金属膜5のサイドエッチングを防ぐこと
ができる。
In this case, as shown in this figure, the resin film 14 2 is connected to the gate electrode 12 1 and the gate bus line 1
By forming the metal film 5 wider than the pattern of 2 2 , it is possible to prevent side etching of the metal film 5 on the source electrode 6 when the metal film 5 on the pixel electrode is removed by etching.

【0080】(第4実施例)前記の第1実施例から第3
実施例の薄膜トランジスタマトリクス基板においては、
チャネル層101 、ゲート絶縁膜111 およびゲート電
極121 からなる薄膜トランジスタの側面が露出した状
態になっているため、この部分から水分等が浸入し、薄
膜トランジスタの特性が不安定になる恐れがある。
(Fourth Embodiment) The first to third embodiments described above.
In the thin film transistor matrix substrate of the embodiment,
Since the side surface of the thin film transistor including the channel layer 10 1 , the gate insulating film 11 1 and the gate electrode 12 1 is exposed, moisture or the like may infiltrate from this portion and the characteristics of the thin film transistor may become unstable. .

【0081】また、ドレイン電極とゲート電極間の側面
あるいはドレインバスライン8とゲートバスライン12
2 との交差部における側面を通してリーク電流が生じや
すい等の問題が生じる恐れがあった。この実施例は、薄
膜トランジスタの側面からの水分等の浸入を防いで薄膜
トランジスタの特性を安定化し、ドレイン電極8とゲー
ト電極121 の間あるいはドレインバスライン8とゲー
トバスライン122 の間にリーク電流が生じない薄膜ト
ランジスタマトリクス基板を提供することを目的とす
る。
The side surface between the drain electrode and the gate electrode or the drain bus line 8 and the gate bus line 12
There is a possibility that problems such as a leak current easily occur through the side surface at the intersection with 2 . In this embodiment, the characteristics of the thin film transistor are stabilized by preventing the permeation of moisture or the like from the side surface of the thin film transistor, and the leak current is drained between the drain electrode 8 and the gate electrode 12 1 or between the drain bus line 8 and the gate bus line 12 2. It is an object of the present invention to provide a thin film transistor matrix substrate which does not cause

【0082】図7、図8は、第4実施例の薄膜トランジ
スタマトリクス基板の製造工程説明図であり、
(AS ),(AP )〜(ES ), (EP )は各工程の断
面と平面を示している。この図において、1は透明絶縁
基板、2は遮光膜、3は絶縁膜、4は透明導電膜、5は
金属膜、6はソース電極、7はドレイン電極、8はドレ
インバスライン、9は画素電極、10は半導体層、10
1 はチャネル層、11は窒化シリコン膜、111 はゲー
ト絶縁膜、12はアルミニウム膜、121 はゲート電
極、122はゲートバスライン、13はレジスト膜、1
4は樹脂膜、18は薄膜トランジスタの側面、19はゲ
ートバスラインとドレインバスラインの交差部の側面で
ある。
FIGS. 7 and 8 are explanatory views of the manufacturing process of the thin film transistor matrix substrate of the fourth embodiment.
(A s ), (A p )-(E s ), (E p ) show the cross section and the plane of each step. In this figure, 1 is a transparent insulating substrate, 2 is a light-shielding film, 3 is an insulating film, 4 is a transparent conductive film, 5 is a metal film, 6 is a source electrode, 7 is a drain electrode, 8 is a drain bus line, and 9 is a pixel. Electrodes, 10 are semiconductor layers, 10
1 is a channel layer, 11 is a silicon nitride film, 11 1 is a gate insulating film, 12 is an aluminum film, 12 1 is a gate electrode, 12 2 is a gate bus line, 13 is a resist film, 1
Reference numeral 4 is a resin film, 18 is a side surface of the thin film transistor, and 19 is a side surface at the intersection of the gate bus line and the drain bus line.

【0083】この製造工程説明図によって第4実施例の
薄膜トランジスタマトリクス基板の製造方法を説明す
る。
A method of manufacturing the thin film transistor matrix substrate of the fourth embodiment will be described with reference to the manufacturing process explanatory diagram.

【0084】第1工程(図7(AS ),(AP )参照) ガラス等の透明絶縁基板1の上にスパッタ法によってC
r等の金属膜を形成し、この金属膜をフォトリソグラフ
ィー工程によってパターニングして遮光膜2を形成す
る。
[0084] The first step (FIG. 7 (A S), (A P) refer) C by sputtering on the transparent insulating substrate 1 such as glass
A metal film of r or the like is formed, and the metal film is patterned by a photolithography process to form the light shielding film 2.

【0085】次いで、遮光膜2を覆って、プラズマCV
D法によりSiO2 からなる絶縁膜3を約6000Å堆
積する。その上にITOからなる透明導電膜4およびC
r等の金属膜5をそれぞれ500Å,1000Åスパッ
タ法によって堆積し、フォトリソグラフィー工程によっ
てパターニングして、ソース電極6、ドレイン電極7、
ドレインバスライン8および画素電極9を形成する。
Next, the light shielding film 2 is covered and the plasma CV is applied.
An insulating film 3 made of SiO 2 is deposited by the method D to about 6000Å. A transparent conductive film 4 made of ITO and C
A metal film 5 of r or the like is deposited by a sputtering method of 500Å and 1000Å respectively, and patterned by a photolithography process to form a source electrode 6, a drain electrode 7,
The drain bus line 8 and the pixel electrode 9 are formed.

【0086】第2工程(図7(BS ),(BP )参照) プラズマCVD法により不純物(P)を高濃度でドープ
された半導体層を、ドレイン電極7とソース電極6の間
隙を含む金属膜5の上に堆積し、続いてアモルファスシ
リコン(a−Si)からなる半導体層10を300Å堆
積する。さらに、窒化シリコン(SiN)膜11を40
00Å堆積し、次にスパッタ法によってアルミニウム
(Al)膜12を2000Å堆積し、アルミニウム膜1
2の上のゲート電極およびゲートバスラインを形成すべ
き領域にフォトリソグラフィー工程によってレジスト膜
13を形成する。
[0086] The second step (FIG. 7 (B S), (B P) refer) including a semiconductor layer doped impurity (P) at high concentration by a plasma CVD method, the gap between the drain electrode 7 and the source electrode 6 A semiconductor layer 10 made of amorphous silicon (a-Si) is deposited on the metal film 5 by 300 Å. In addition, the silicon nitride (SiN) film 11 is applied to 40
00 Å is deposited, and then an aluminum (Al) film 12 is deposited to 2000 Å by a sputtering method.
A resist film 13 is formed in a region on which the gate electrode and the gate bus line above are to be formed by a photolithography process.

【0087】第3工程(図7(CS ),(CP )参照) レジスト膜13をマスクとして、アルミニウム膜12、
窒化シリコン膜11、半導体層10を順次エッチング除
去し、ゲート電極121 、ゲートバスライン122 、ゲ
ート絶縁膜111 およびチャネル層101 を形成する。
次いで、レジスト膜13を剥離する。
[0087] Step 3 (FIG. 7 (C S), (C P) refer) as a mask a resist film 13, an aluminum film 12,
The silicon nitride film 11 and the semiconductor layer 10 are sequentially removed by etching to form a gate electrode 12 1 , a gate bus line 12 2 , a gate insulating film 11 1 and a channel layer 10 1 .
Then, the resist film 13 is peeled off.

【0088】第4工程(図8(DS ),(DP )参照) ここまでの工程が加えられた薄膜トランジスタマトリク
ス基板を、25℃の温度に維持した樹脂電着液中にを浸
す。この際、ゲート電極121 およびゲートバスライン
122 には、例えば0Vを印加し、ドレイン電極7およ
びドレインバスライン8を陽極として例えば10V印加
し、直流電圧を20秒間流し、ドレイン電極7およびド
レインバスライン8の露出部に樹脂膜14を電着する。
Fourth Step (see FIGS. 8 (D S ) and (D P )) The thin film transistor matrix substrate to which the above steps have been added is immersed in a resin electrodeposition liquid maintained at a temperature of 25 ° C. At this time, for example, 0 V is applied to the gate electrode 12 1 and the gate bus line 12 2 , 10 V is applied to the drain electrode 7 and the drain bus line 8 as an anode, and a DC voltage is applied for 20 seconds to drain the drain electrode 7 and the drain. The resin film 14 is electrodeposited on the exposed portion of the bus line 8.

【0089】このとき、電着電圧あるいは電着時間等を
制御して、樹脂膜14の膜厚を0.3μm以上にし、水
洗の後に、例えば80℃の窒素オーブン中で5分間程度
乾燥すると、樹脂膜14がリフローして、薄膜トランジ
スタの側面18とゲートバスラインとドレインバスライ
ンの交差部の側面19を覆うことになる。
At this time, the film thickness of the resin film 14 is controlled to 0.3 μm or more by controlling the electrodeposition voltage or the electrodeposition time, and after washing with water, the resin film is dried in a nitrogen oven at 80 ° C. for about 5 minutes, for example. The resin film 14 reflows to cover the side surface 18 of the thin film transistor and the side surface 19 at the intersection of the gate bus line and the drain bus line.

【0090】第5工程(図8(ES ),(EP )参照) ここまでの工程を加えられた薄膜トランジスタマトリク
ス基板をエッチング液に浸して金属膜5をエッチング除
去する。この時ドレイン電極7とドレインバスライン8
は樹脂膜で覆われているためエッチングされず、さらに
ゲート電極121 およびゲートバスライン122 はこの
エッチング液ではエッチングされない材質で形成してお
くことにより、薄膜トランジスタに影響を与えることな
く画素電極9の上の樹脂膜14によって覆われていない
金属膜5のみがエッチングされる。
[0090] Step 5 (FIG. 8 (E S), (E P) refer) a metal film 5 is etched away by immersion in step etching solution a thin film transistor matrix substrate made up to this point. At this time, the drain electrode 7 and the drain bus line 8
Is not etched because it is covered with a resin film, and the gate electrode 12 1 and the gate bus line 12 2 are formed of a material that is not etched by this etching solution, so that the pixel electrode 9 is not affected by the thin film transistor. Only the metal film 5 which is not covered with the resin film 14 on the top is etched.

【0091】この工程により、ドレイン電極7とドレイ
ンバスライン8の上に金属膜5を残して、画素電極9の
上の金属膜5のみを選択的にエッチングすることがで
き、透明導電膜4による画素電極9を形成される。最後
に、樹脂膜14を剥離して薄膜マトリクス基板を完成す
る。
By this process, the metal film 5 on the drain electrode 7 and the drain bus line 8 can be left, and only the metal film 5 on the pixel electrode 9 can be selectively etched. The pixel electrode 9 is formed. Finally, the resin film 14 is peeled off to complete the thin film matrix substrate.

【0092】なお、上記実施例においては、電着電圧お
よび電着時間を10V,20秒としたが、これに限ら
ず、膜厚が0.3μm以上となる条件であれば任意でよ
い。さらに、乾燥温度を80℃、乾燥時間を5分間とし
たが、これに限らず上記側面を覆える条件であれば任意
でよい。
In the above embodiment, the electrodeposition voltage and the electrodeposition time are set to 10 V and 20 seconds, but the present invention is not limited to this, and any conditions may be used as long as the film thickness is 0.3 μm or more. Further, the drying temperature is 80 ° C. and the drying time is 5 minutes, but the present invention is not limited to this and may be any condition as long as it can cover the above-mentioned side surface.

【0093】図9は、第5実施例の薄膜トランジスタマ
トリクス基板の製造工程説明図であり、(ES )は断面
を示し、(EP )は平面を示している。この図におい
て、1は透明絶縁基板、2は遮光膜、3は絶縁膜、4は
透明導電膜、5は金属膜、6はソース電極、7はドレイ
ン電極、8はドレインバスライン、9は画素電極、10
1 はチャネル層、111 はゲート絶縁膜、121 はゲー
ト電極、122 はゲートバスライン、14は樹脂膜、1
8は薄膜トランジスタの側面、19はゲートバスライン
とドレインバスラインの交差部の側面である。
FIG. 9 is a diagram for explaining the manufacturing process of the thin film transistor matrix substrate of the fifth embodiment, in which (E S ) shows a cross section and (E P ) shows a plane. In this figure, 1 is a transparent insulating substrate, 2 is a light-shielding film, 3 is an insulating film, 4 is a transparent conductive film, 5 is a metal film, 6 is a source electrode, 7 is a drain electrode, 8 is a drain bus line, and 9 is a pixel. Electrode, 10
1 is a channel layer, 11 1 is a gate insulating film, 12 1 is a gate electrode, 12 2 is a gate bus line, 14 is a resin film, 1
Reference numeral 8 is a side surface of the thin film transistor, and 19 is a side surface of a crossing portion of the gate bus line and the drain bus line.

【0094】この製造工程説明図によって第5実施例の
薄膜トランジスタマトリクス基板の製造方法を説明す
る。
A method of manufacturing the thin film transistor matrix substrate of the fifth embodiment will be described with reference to the manufacturing process explanatory drawings.

【0095】この実施例における薄膜トランジスタマト
リクスの製造工程は、上記第4実施例において、図7、
図8(AS )(AP )〜(DS )(DP )によって説明
した工程と、次に述べる点を除いて同様であるから、こ
の実施例の工程の説明はそれを援用する。
The manufacturing process of the thin film transistor matrix in this embodiment is the same as in the fourth embodiment shown in FIG.
To the process described by FIG. 8 (A S) (A P ) ~ (D S) (D P), because it is similar except for the following points, the description of this embodiment of the process is incorporated it.

【0096】この実施例においても、ガラス等の透明絶
縁基板1の上にCr等の遮光膜2を形成し、その上にプ
ラズマCVD法によりSiO2 からなる絶縁膜3を堆積
し、その上にITOからなる透明導電膜4およびCr等
の金属膜5を堆積し、これをパターニングしてソース電
極6、ドレイン電極7、ドレインバスライン8および画
素電極9を形成し、ソース電極6とドレイン電極7の間
の金属膜5の上にアモルファスシリコン(a−Si)か
らなる半導体膜と窒化シリコン膜とアルミニウム膜を順
次積層して堆積し、この半導体膜と窒化シリコン膜とア
ルミニウム膜積層からなる積層膜をパターニングして、
ゲート電極121 、ゲート絶縁膜111およびチャネル
層101 、およびゲートバスライン122 を形成する。
Also in this embodiment, the light shielding film 2 of Cr or the like is formed on the transparent insulating substrate 1 of glass or the like, the insulating film 3 of SiO 2 is deposited thereon by the plasma CVD method, and the light shielding film 2 is deposited thereon. A transparent conductive film 4 made of ITO and a metal film 5 such as Cr are deposited and patterned to form a source electrode 6, a drain electrode 7, a drain bus line 8 and a pixel electrode 9, and the source electrode 6 and the drain electrode 7 are formed. A semiconductor film made of amorphous silicon (a-Si), a silicon nitride film, and an aluminum film are sequentially stacked and deposited on the metal film 5 between them, and the semiconductor film, the silicon nitride film, and the aluminum film are stacked. Pattern the
Gate electrodes 12 1, a gate insulating film 11 1 and the channel layer 10 1, and the gate bus line 12 2.

【0097】ここまでの工程が加えられた薄膜トランジ
スタマトリクス基板を樹脂電着液中に浸し、ゲート電極
121 およびゲートバスライン122 に、例えば0Vを
印加し、ドレイン電極7およびドレインバスライン8
に、例えば10V直流電圧を20秒間加え、ドレイン電
極7およびドレインバスライン8の露出部に0.3μm
以上の樹脂膜14を電着する。
The thin film transistor matrix substrate to which the above steps have been added is dipped in a resin electrodeposition liquid, and 0 V is applied to the gate electrode 12 1 and the gate bus line 12 2 , and the drain electrode 7 and the drain bus line 8 are applied.
To the exposed portion of the drain electrode 7 and the drain bus line 8 by applying a DC voltage of 10 V for 20 seconds.
The above resin film 14 is electrodeposited.

【0098】この段階の薄膜トランジスタマトリクス基
板を、例えば80℃の窒素オーブン中で5分間程度乾燥
すると、リフローした樹脂膜14が薄膜トランジスタの
側面18とゲートバスラインとドレインバスラインの交
差部の側面19を覆うことになる。
When the thin film transistor matrix substrate at this stage is dried in, for example, a nitrogen oven at 80 ° C. for about 5 minutes, the reflowed resin film 14 forms a side surface 18 of the thin film transistor and a side surface 19 at the intersection of the gate bus line and the drain bus line. I will cover it.

【0099】ここまでの工程を加えられた薄膜トランジ
スタマトリクス基板をエッチング液に浸して露出してい
る金属膜5をエッチング除去する。この時ドレイン電極
7とドレインバスライン8は樹脂膜で覆われているため
エッチングされず、さらにゲート電極121 およびゲー
トバスライン122 をこのエッチング液ではエッチング
されない材質で形成しておくことにより、薄膜トランジ
スタに影響を与えることなく画素電極9の上の金属膜5
のみをエッチングして、透明導電膜4による画素電極9
を形成することができる。
The thin film transistor matrix substrate to which the above steps have been added is immersed in an etching solution to remove the exposed metal film 5 by etching. At this time, since the drain electrode 7 and the drain bus line 8 are covered with the resin film, the drain electrode 7 and the drain bus line 8 are not etched, and the gate electrode 12 1 and the gate bus line 12 2 are formed of a material that is not etched by this etching solution. The metal film 5 on the pixel electrode 9 without affecting the thin film transistor.
Only the pixel electrode 9 formed by the transparent conductive film 4 is etched by etching.
Can be formed.

【0100】この実施例において、特に、ドレイン電極
7およびドレインバスライン8を形成する際、ドレイン
電極7の幅を5μm以上とし、または、ドレイン電極7
の薄膜トランジスタからの張出長を5μm以上にし、あ
るいは、ドレイン電極7の幅を5μm以上とし、ドレイ
ン電極7の薄膜トランジスタからの張出長を5μm以上
にしておくと、ドレイン電極7上に樹脂膜14が多量に
電着され、リフローしたときに薄膜トランジスタの側面
18およびゲートバスラインとドレインバスラインの交
差部の側面19の樹脂膜14による被覆性が向上する。
In this embodiment, particularly when the drain electrode 7 and the drain bus line 8 are formed, the width of the drain electrode 7 is set to 5 μm or more, or the drain electrode 7 is formed.
When the overhang length from the thin film transistor is 5 μm or more, or the width of the drain electrode 7 is 5 μm or more and the overhang length of the drain electrode 7 from the thin film transistor is 5 μm or more, the resin film 14 is formed on the drain electrode 7. Is electrodeposited in a large amount, and when reflowed, the coverage with the resin film 14 on the side surface 18 of the thin film transistor and the side surface 19 at the intersection of the gate bus line and the drain bus line is improved.

【0101】なお、この実施例においては、ドレイン電
極7の幅を広くし、あるいは、ドレイン電極7の薄膜ト
ランジスタからの張出長を長くすることによって、前記
のように、ドレイン電極7の上に樹脂膜14が多量に形
成される効果があるが、樹脂膜14を電着する時に、ド
レイン電極7において電流の集中等が生じてドレイン電
極7の上の金属膜5が消失する現象を低減する効果も生
じる。ドレイン電極7の幅を5μm以上にすることによ
って、ドレイン電極7内を流れる電流密度が低下し、薄
膜トランジスタとの交差部で電流密度が特に高くなるこ
とを防ぐことができるからである。
In this embodiment, the width of the drain electrode 7 is widened or the length of the drain electrode 7 protruding from the thin film transistor is increased so that the resin is formed on the drain electrode 7 as described above. There is an effect that a large amount of the film 14 is formed, but an effect of reducing the phenomenon that the metal film 5 on the drain electrode 7 disappears due to current concentration in the drain electrode 7 when the resin film 14 is electrodeposited. Also occurs. This is because by setting the width of the drain electrode 7 to 5 μm or more, it is possible to prevent the current density flowing in the drain electrode 7 from decreasing and the current density from particularly increasing at the intersection with the thin film transistor.

【0102】前記の第4実施例と第5実施例によると、
薄膜トランジスタのチャネル層を形成する半導体層の側
面が樹脂によって覆われるため、薄膜トランジスタの側
面への水分の吸着あるいは塵等の付着を防ぐことができ
特性の安定した薄膜トランジスタマトリクス基板を実現
することができる。
According to the above-mentioned fourth and fifth embodiments,
Since the side surface of the semiconductor layer forming the channel layer of the thin film transistor is covered with the resin, it is possible to prevent adsorption of moisture or adhesion of dust or the like to the side surface of the thin film transistor, and to realize a thin film transistor matrix substrate with stable characteristics.

【0103】また、ドレイン電極とゲート電極あるいは
ドレインバスラインとゲートバスラインの交差部におい
て、それらの間が樹脂で覆われるため、この部分でのリ
ーク電流は低減される。また、ドレインバスラインある
いはドレイン電極上に形成される樹脂の膜厚を0.3μ
m以上とすることによって、チャネル層を形成する半導
体層の側面が覆われるようになる。
Further, at the intersection of the drain electrode and the gate electrode or the drain bus line and the gate bus line, the space between them is covered with resin, so that the leakage current at this portion is reduced. Also, the film thickness of the resin formed on the drain bus line or the drain electrode is 0.3 μm.
When the thickness is at least m, the side surface of the semiconductor layer forming the channel layer is covered.

【0104】そしてまた、電着時間を制御することによ
ってドレインバスラインあるいはドレイン電極上に電着
される樹脂膜の厚さを容易に0.3μm以上に制御する
ことができる。また、電着電圧を制御することによって
もドレインバスラインあるいはドレイン電極上に電着さ
れる樹脂膜の厚さを容易に0.3μm以上に制御するこ
とができる。
Further, by controlling the electrodeposition time, the thickness of the resin film electrodeposited on the drain bus line or the drain electrode can be easily controlled to 0.3 μm or more. Also, by controlling the electrodeposition voltage, the thickness of the resin film electrodeposited on the drain bus line or the drain electrode can be easily controlled to 0.3 μm or more.

【0105】また、樹脂膜の乾燥温度を制御することに
よって、形成した樹脂膜のリフロー幅の拡がりを制御し
て薄膜トランジスタのチャネル層を形成する半導体層の
側面を最適膜厚で覆えるようにすることができる。ま
た、形成した樹脂の乾燥時間を制御することによって、
樹脂のリフロー幅の拡がりを制御することができ、チャ
ネルを形成する半導体層の側面を最適膜厚で覆えるよう
にすることができる。
Further, by controlling the drying temperature of the resin film, the spread of the reflow width of the formed resin film is controlled so that the side surface of the semiconductor layer forming the channel layer of the thin film transistor can be covered with the optimum film thickness. be able to. Also, by controlling the drying time of the formed resin,
The spread of the reflow width of the resin can be controlled, and the side surface of the semiconductor layer forming the channel can be covered with the optimum film thickness.

【0106】また、薄膜トランジスタの側面からのドレ
イン電極の張出長さを5μm以上にすることにより、ド
レイン電極の先端部への樹脂の堆積量を増加することが
でき、チャネルを形成する半導体層の側面を充分な膜厚
で覆えるようにすることができる。また、ドレイン電極
の幅を5μm以上とすることによって、ドレイン電極の
上に形成される樹脂の量を増加させることができ、チャ
ネルを形成する半導体層の側面を充分な膜厚で覆えるよ
うにすることができる。
Further, by setting the overhanging length of the drain electrode from the side surface of the thin film transistor to be 5 μm or more, the amount of resin deposited on the tip of the drain electrode can be increased, and the semiconductor layer forming the channel can be formed. The side surface can be covered with a sufficient film thickness. Further, by setting the width of the drain electrode to 5 μm or more, the amount of resin formed on the drain electrode can be increased, and the side surface of the semiconductor layer forming the channel can be covered with a sufficient film thickness. can do.

【0107】以上のことから、薄膜トランジスタマトリ
クス基板の水分あるいは塵等に対する信頼性が向上し、
安定した特性を有する薄膜トランジスタマトリクス基板
を実現することができ、特性と歩留りがよいアクティブ
マトリクス型液晶装置を製造することが可能になる。
From the above, the reliability of the thin film transistor matrix substrate against moisture or dust is improved,
A thin film transistor matrix substrate having stable characteristics can be realized, and an active matrix type liquid crystal device with excellent characteristics and yield can be manufactured.

【0108】(第6実施例)前記の第1実施例から第5
実施例において説明した薄膜トランジスタマトリクス基
板においては、これらの薄膜トランジスタマトリクス基
板を用いて液晶表示装置を組み立てた後に、薄膜トラン
ジスタの表面および積層膜の側面を接触物質から保護す
るために、薄膜トランジスタマトリクス基板の全面にS
iN等からなる保護膜を形成し、画素電極の上に形成さ
れたこの保護膜を除去する工程が施されていた。
(Sixth Embodiment) The first to fifth embodiments described above.
In the thin film transistor matrix substrate described in the examples, after assembling a liquid crystal display device using these thin film transistor matrix substrates, in order to protect the surface of the thin film transistor and the side surface of the laminated film from a contact substance, the entire surface of the thin film transistor matrix substrate is protected. S
A step of forming a protective film made of iN or the like and removing the protective film formed on the pixel electrode has been performed.

【0109】図10は、従来の保護膜を有する薄膜トラ
ンジスタマトリクス基板の構成説明図であり、(AP
は平面を示し、(AS )は断面を示している。この図に
おいて、1は透明絶縁基板、6はソース電極、7はドレ
イン電極、8はドレインバスライン、9は画素電極、1
1 はチャネル層、102 はコンタクト層、111 はゲ
ート絶縁膜、121 はゲート電極、122 はゲートバス
ライン、18は薄膜トランジスタの側面、20は保護膜
である。
FIG. 10 is a diagram showing the structure of a conventional thin film transistor matrix substrate having a protective film, (A P ).
Shows a plane and (A S ) shows a cross section. In this figure, 1 is a transparent insulating substrate, 6 is a source electrode, 7 is a drain electrode, 8 is a drain bus line, 9 is a pixel electrode, 1
0 1 is a channel layer, 10 2 is a contact layer, 11 1 is a gate insulating film, 12 1 is a gate electrode, 12 2 is a gate bus line, 18 is a side surface of a thin film transistor, and 20 is a protective film.

【0110】この図によって、従来の薄膜トランジスタ
マトリクス基板の構成とその製造工程を説明する。透明
絶縁基板1の上に、ソース電極6、ドレイン電極7、ド
レインバスライン8、画素電極9を形成し、次いで、n
+ a−Siからなるコンタクト層102 とチャネル層1
1 、ゲート絶縁膜111 を形成し、さらに、ゲート電
極121 とそれから延びるゲートバスライン122 を形
成する。
The structure of a conventional thin film transistor matrix substrate and its manufacturing process will be described with reference to this drawing. A source electrode 6, a drain electrode 7, a drain bus line 8 and a pixel electrode 9 are formed on the transparent insulating substrate 1, and then n
A contact layer 10 made of + a-Si 2 and the channel layer 1
0 1 , a gate insulating film 11 1 is formed, and further, a gate electrode 12 1 and a gate bus line 12 2 extending therefrom are formed.

【0111】そして、ドレインバスライン8のCr等の
金属膜の上に樹脂膜14を形成し、画素電極9の上の金
属膜をエッチング除去して画素電極9を透明化する。こ
のようにして薄膜トランジスタを形成した後、これらの
積層膜の最終的な保護膜として、薄膜トランジスタの側
面18を含む透明絶縁基板1全体に窒化シリコン等の保
護膜20を形成し、画素電極上の保護膜20を除いてい
た。
Then, the resin film 14 is formed on the metal film such as Cr of the drain bus line 8 and the metal film on the pixel electrode 9 is removed by etching to make the pixel electrode 9 transparent. After forming the thin film transistor in this way, a protective film 20 such as silicon nitride is formed on the entire transparent insulating substrate 1 including the side surface 18 of the thin film transistor as a final protective film of these laminated films to protect the pixel electrodes. The membrane 20 was omitted.

【0112】しかし、画素電極上の保護膜20をフォト
リソグラフィー技術によって除く工程において、露光時
のマスクずれによる画素電極上の保護膜20の残留や、
薄膜トランジスタの必要な部分の保護膜20の消失を避
けるため、画素電極近傍の寸法精度が限られ、開口率を
上げることができないという欠点があった。
However, in the step of removing the protective film 20 on the pixel electrode by the photolithography technique, the protective film 20 remains on the pixel electrode due to the mask shift at the time of exposure,
In order to avoid the disappearance of the protective film 20 in a necessary portion of the thin film transistor, there is a drawback that the dimensional accuracy in the vicinity of the pixel electrode is limited and the aperture ratio cannot be increased.

【0113】この実施例は、従来行われていた、SiN
膜等の薄膜トランジスタの最終的な保護膜を形成する工
程と、画素電極の上に形成された保護膜をフォトリソグ
ラフィー工程によって選択的に除去する工程の代わり
に、ゲートバスラインに電圧を印加して、ゲートバスラ
インとそれに接続されているゲート電極を樹脂膜によっ
て自己整合的に電着して覆うことにより、簡単な工程で
薄膜トランジスタの必要な位置に最終的な保護膜を形成
し、製造工程の削減と製造コストの低減と歩留りの向上
を図るものである。
This example is based on the conventional SiN method.
Instead of the step of forming a final protective film of a thin film transistor such as a film and the step of selectively removing the protective film formed on the pixel electrode by a photolithography process, a voltage is applied to the gate bus line. , The gate bus line and the gate electrode connected to it are electrodeposited by a resin film in a self-aligned manner to cover, thereby forming a final protective film at a necessary position of the thin film transistor in a simple process, It is intended to reduce the production cost, reduce the manufacturing cost, and improve the yield.

【0114】図11は、第6実施例の薄膜トランジスタ
マトリクス基板の製造工程説明図であり、(AP )は平
面を示し、(AS )は断面を示している。この図におい
て、1は透明絶縁基板、6はソース電極、7はドレイン
電極、8はドレインバスライン、9は画素電極、101
はチャネル層、102 はコンタクト層、111 はゲート
絶縁膜、121 はゲート電極、122 はゲートバスライ
ン、14は樹脂膜、141 はリフロー後の樹脂膜、18
は薄膜トランジスタの側面である。
FIG. 11 is an explanatory view of the manufacturing process of the thin film transistor matrix substrate of the sixth embodiment, in which (A P ) shows a plane and (A S ) shows a cross section. In this figure, 1 is a transparent insulating substrate, 6 is a source electrode, 7 is a drain electrode, 8 is a drain bus line, 9 is a pixel electrode, 10 1
Is a channel layer, 10 2 is a contact layer, 11 1 is a gate insulating film, 12 1 is a gate electrode, 12 2 is a gate bus line, 14 is a resin film, 14 1 is a resin film after reflow, and 18
Is a side surface of the thin film transistor.

【0115】この図によって、第6実施例の薄膜トラン
ジスタマトリクス基板の構成とその製造工程を説明す
る。
The structure of the thin film transistor matrix substrate of the sixth embodiment and its manufacturing process will be described with reference to this drawing.

【0116】第1工程 透明絶縁基板1の上に透明導電性のITO膜を600
Å、さらに低抵抗のCr等の金属膜を1500Åスパッ
タ成膜し、この積層膜をパターニングしてソース電極6
とドレイン電極7を形成する。この時、ソース電極6に
隣接する画素電極9は、ITO膜の上に金属膜が形成さ
れているため、透明化されていない。
First Step: A transparent conductive ITO film is formed on the transparent insulating substrate 1 by 600.
Å, and a metal film of Cr or the like having a low resistance of 1500 Å is formed by sputtering, and the laminated film is patterned to form the source electrode 6
And the drain electrode 7 are formed. At this time, the pixel electrode 9 adjacent to the source electrode 6 is not transparent because the metal film is formed on the ITO film.

【0117】第2工程 次に、n+ a−Siからなるコンタクト層102 を選択
的に成長し、その上にa−Siからなり厚さ500Åの
チャネル層101 を形成し、その上にSiNからなり厚
さ3000Åのゲート絶縁膜111 をプラズマCVD法
によって形成する。そして、その上に厚さ3000Åの
Al膜をスパッタ法によって形成し、これをパターニン
グしてゲート電極121 とゲートバスライン122 を形
成する。
Second Step Next, a contact layer 10 2 made of n + a-Si is selectively grown, a channel layer 10 1 made of a-Si and having a thickness of 500 Å is formed on the contact layer 10 2, and is formed thereon. A gate insulating film 11 1 made of SiN and having a thickness of 3000 Å is formed by a plasma CVD method. Then, an Al film having a thickness of 3000 Å is formed thereon by a sputtering method and patterned to form a gate electrode 12 1 and a gate bus line 12 2 .

【0118】第3工程 ここまでの工程を経た薄膜トランジスタマトリクス基板
を樹脂電着液に浸し、ドレインバスライン8に電圧6V
を30秒間印加してドレイン電極7およびドレインバス
ライン8の上を樹脂膜(図示されていない)で被覆保護
して120℃の窒素オーブン中で乾燥、硬化させてか
ら、この薄膜トランジスタマトリクス基板をエッチング
液に2分間程度浸して、画素電極9の上の金属膜をエッ
チングして画素電極9の透明化を行う。
Third Step The thin film transistor matrix substrate that has been subjected to the steps up to this point is dipped in a resin electrodeposition solution, and a voltage of 6 V is applied to the drain bus line 8.
Is applied for 30 seconds to cover and protect the drain electrode 7 and the drain bus line 8 with a resin film (not shown), dry and cure in a nitrogen oven at 120 ° C., and then etch the thin film transistor matrix substrate. The pixel electrode 9 is made transparent by immersing it in the liquid for about 2 minutes and etching the metal film on the pixel electrode 9.

【0119】第4工程 その後、この薄膜トランジスタマトリクス基板を再度樹
脂電着液に浸し、ゲートバスライン122 に12Vを2
0秒間印加してゲートバスライン122 およびゲート電
極121 上に樹脂膜14を1μm程度電着する。
Fourth Step After that, the thin film transistor matrix substrate is again immersed in the resin electrodeposition liquid, and 12 V is applied to the gate bus line 12 2 at 2 V.
It is applied for 0 seconds to electrodeposit the resin film 14 on the gate bus line 12 2 and the gate electrode 12 1 by about 1 μm.

【0120】なお、この電着時にゲートバスライン12
2 に20V以上の電圧を印加したときに多く見られる
が、ドレインバスライン122 や画素電極9にも樹脂膜
が電着されてしまう場合は、電位が浮いた状態のドレイ
ンバスライン8を0Vに保つと薄膜トランジスタがオン
状態にならないため、画素電極9に電圧がかからなくな
り、この現象を防ぐことができる。その後、余分な樹脂
膜を水洗し、薄膜トランジスタマトリクス基板を60℃
の窒素オーブン中で10分間加熱し乾燥する。
Incidentally, at the time of this electrodeposition, the gate bus line 12
This is often seen when a voltage of 20 V or more is applied to 2 but when the resin film is also electrodeposited on the drain bus line 12 2 and the pixel electrode 9, the drain bus line 8 in which the potential is floating is set to 0 V. When kept at, the thin film transistor does not turn on, so that no voltage is applied to the pixel electrode 9, and this phenomenon can be prevented. After that, the excess resin film is washed with water and the thin film transistor matrix substrate is heated to 60 ° C.
10 minutes in a nitrogen oven to dry.

【0121】電着した当初の樹脂膜14はAlのゲート
電極121 の上だけに堆積され、ゲート絶縁膜111
よびチャネル層101 の側面には堆積されていないが、
乾燥温度や乾燥時間を上記のようにすると、リフロー後
の樹脂膜141 は、薄膜トランジスタの側面18および
ゲートバスラインとドレインバスラインの交差部の側面
19を被覆する。
The electrodeposited initial resin film 14 is deposited only on the Al gate electrode 12 1 and is not deposited on the side surfaces of the gate insulating film 11 1 and the channel layer 10 1 .
When the drying temperature and the drying time is as described above, the resin film 14 1 after reflow covers the side surfaces 18 and the gate bus line and the side surface 19 of the intersection of the drain bus lines of the thin film transistor.

【0122】薄膜トランジスタマトリクス基板を続けて
窒素オーブン中で140℃、1時間アニールして、この
樹脂膜を硬化させゲート電極121 およびゲートバスラ
イン122 を保護する。なお、樹脂膜14が光硬化型で
ある場合は、このアニールと共に、または独立した工程
で紫外線の照射を行う。
The thin film transistor matrix substrate is subsequently annealed in a nitrogen oven at 140 ° C. for 1 hour to cure the resin film and protect the gate electrode 12 1 and the gate bus line 12 2 . When the resin film 14 is a photo-curing type, ultraviolet irradiation is performed together with this annealing or in an independent process.

【0123】(第7実施例)図12は、第7実施例の薄
膜トランジスタマトリクス基板の製造工程説明図であ
り、(AP ),(BP )は各工程を示している。この図
において、1は透明絶縁基板、6はソース電極、7はド
レイン電極、8はドレインバスライン、9は画素電極、
101 はチャネル層、102 はコンタクト層、111
ゲート絶縁膜、121 はゲート電極、122 はゲートバ
スライン、14は樹脂膜、141 はリフロー後の樹脂
膜、18は薄膜トランジスタの側面である。
(Seventh Embodiment) FIG. 12 is a diagram for explaining the manufacturing process of the thin film transistor matrix substrate of the seventh embodiment, and (A P ), (B P ) show the respective processes. In this figure, 1 is a transparent insulating substrate, 6 is a source electrode, 7 is a drain electrode, 8 is a drain bus line, 9 is a pixel electrode,
10 1 is a channel layer, 10 2 is a contact layer, 11 1 is a gate insulating film, 12 1 is a gate electrode, 12 2 is a gate bus line, 14 is a resin film, 14 1 is a resin film after reflow, and 18 is a thin film transistor. On the side.

【0124】この図によって、第7実施例の薄膜トラン
ジスタマトリクス基板の構成とその製造工程を説明す
る。
The structure of the thin film transistor matrix substrate of the seventh embodiment and its manufacturing process will be described with reference to this drawing.

【0125】第1工程 透明絶縁基板1の上に透明導電性のITO膜を600
Å、さらに低抵抗のCr等の金属膜を1500Åスパッ
タ成膜し、この積層膜をパターニングしてソース電極6
とドレイン電極7を形成する。この時、ソース電極6に
隣接する画素電極9は、ITO膜の上に金属膜が形成さ
れているため、透明化されていない。
First Step A transparent conductive ITO film is formed on the transparent insulating substrate 1 by 600
Å, and a metal film of Cr or the like having a low resistance of 1500 Å is formed by sputtering, and the laminated film is patterned to form the source electrode 6
And the drain electrode 7 are formed. At this time, the pixel electrode 9 adjacent to the source electrode 6 is not transparent because the metal film is formed on the ITO film.

【0126】第2工程 次に、n+ a−Siからなるコンタクト層102 を選択
成長し、その上にa−Siからなり厚さ500Åのチャ
ネル層101 を形成し、その上にSiNからなり厚さ3
000Åのゲート絶縁膜111 をプラズマCVD法によ
って形成し、その上に厚さ3000ÅのAl膜をスパッ
タ法によって形成し、これをパターニングしてゲート電
極121 とゲートバスライン122 を形成する。
Second Step Next, a contact layer 10 2 made of n + a-Si is selectively grown, a channel layer 10 1 made of a-Si and having a thickness of 500 Å is formed thereon, and SiN is formed on it. Thickness 3
A 000Å gate insulating film 11 1 is formed by a plasma CVD method, and a 3000Å thick Al film is formed thereon by a sputtering method, which is patterned to form a gate electrode 12 1 and a gate bus line 12 2 .

【0127】第3工程 ここまでの工程を経た薄膜トランジスタマトリクス基板
を樹脂電着液に浸し、ドレインバスライン8に電圧6V
を30秒間印加してドレイン電極7およびドレインバス
ライン8の上を樹脂膜(図示されていない)で被覆保護
して120℃窒素オーブン中で乾燥、硬化させてから、
この薄膜トランジスタマトリクス基板をエッチング液に
2分間程度浸して、画素電極9の上の金属膜をエッチン
グして画素電極9の透明化を行う。
Third Step The thin film transistor matrix substrate that has been subjected to the steps up to this point is dipped in a resin electrodeposition solution, and a voltage of 6 V is applied to the drain bus line 8.
Is applied for 30 seconds to cover and protect the drain electrode 7 and the drain bus line 8 with a resin film (not shown), followed by drying and curing in a nitrogen oven at 120 ° C.
The thin film transistor matrix substrate is dipped in an etching solution for about 2 minutes to etch the metal film on the pixel electrode 9 to make the pixel electrode 9 transparent.

【0128】第4工程 その後、この薄膜トランジスタマトリクス基板を再度樹
脂電着液に浸漬し、ゲートバスライン122 に15Vの
電圧を約30秒間印加して、ゲートバスライン122
ゲート電極121 の上に樹脂膜14を約2.2μm電着
する。
[0128] Fourth Step Thereafter, the thin film transistor matrix substrate was immersed in again the resin electrodeposition solution, and applying the gate bus line 12 2 to a voltage of 15V for about 30 seconds, the gate bus line 12 2 and the gate electrode 12 1 of The resin film 14 is electrodeposited on the upper surface by about 2.2 μm.

【0129】なお、この電着時にドレインバスライン1
2 を0Vに保つと薄膜トランジスタがオンにならない
ため、画素電極9に電圧がかからなくなり、画素電極9
に樹脂膜14を付着する現象を防ぐことができる。その
後、余分な樹脂膜を水洗し、薄膜トランジスタマトリク
ス基板を60℃の窒素オーブン中で10分間加熱し乾燥
する。
Incidentally, at the time of this electrodeposition, the drain bus line 1
When 2 2 is kept at 0 V, the thin film transistor does not turn on, so that no voltage is applied to the pixel electrode 9 and the pixel electrode 9
It is possible to prevent the phenomenon that the resin film 14 is attached to the surface. Then, the excess resin film is washed with water, and the thin film transistor matrix substrate is heated and dried in a nitrogen oven at 60 ° C. for 10 minutes.

【0130】この実施例においては、第6実施例とは異
なり、樹脂膜14が厚いため、電着時にゲートバスライ
ン122 とゲート電極121 の表面上だけでなく、僅か
な部分を除いて、薄膜トランジスタの側面18およびゲ
ートバスラインとドレインバスラインの交差部の側面1
9を被覆するように形成される。
In this embodiment, unlike the sixth embodiment, since the resin film 14 is thick, not only the surface of the gate bus line 12 2 and the gate electrode 12 1 but also a small portion thereof is removed during electrodeposition. , The side surface 18 of the thin film transistor and the side surface 1 at the intersection of the gate bus line and the drain bus line
It is formed so that 9 may be covered.

【0131】この場合は、低温乾燥しないで、直接窒素
オーブン中で140℃、1時間アニールして、この樹脂
膜を硬化させることができるが、この時、薄膜トランジ
スタマトリクス基板の温度が徐々に上がっていく途中
で、厚く形成された樹脂膜14が充分リフローして、薄
膜トランジスタの側面18およびゲートバスラインとド
レインバスラインの交差部の側面19を被覆する。この
ようにして、ゲートバスライン122 とゲート電極12
1 の保護膜を形成する。
In this case, the resin film can be cured by directly annealing at 140 ° C. for 1 hour in a nitrogen oven without drying at a low temperature, but at this time, the temperature of the thin film transistor matrix substrate gradually rises. On the way, the thick resin film 14 reflows sufficiently to cover the side surface 18 of the thin film transistor and the side surface 19 at the intersection of the gate bus line and the drain bus line. In this way, the gate bus line 12 2 and the gate electrode 12
The protective film of 1 is formed.

【0132】(第8実施例)第7実施例を説明するため
に用いた図12を用いて第8実施例の薄膜トランジスタ
マトリクス基板の構成と製造方法を説明する。
(Eighth Embodiment) The structure and manufacturing method of the thin film transistor matrix substrate of the eighth embodiment will be described with reference to FIG. 12 used for explaining the seventh embodiment.

【0133】第1工程 透明絶縁基板1の上に透明導電性のITO膜を600
Å、さらに低抵抗のCr等の金属膜を1500Åスパッ
タ成膜し、この積層膜をパターニングしてソース電極6
とドレイン電極7を形成する。この時、ソース電極6に
隣接する画素電極9は、ITO膜の上に金属膜が形成さ
れているため、透明化されていない。
First Step: A transparent conductive ITO film is formed on the transparent insulating substrate 1 by 600.
Å, and a metal film of Cr or the like having a low resistance of 1500 Å is formed by sputtering, and the laminated film is patterned to form the source electrode 6
And the drain electrode 7 are formed. At this time, the pixel electrode 9 adjacent to the source electrode 6 is not transparent because the metal film is formed on the ITO film.

【0134】第2工程 次に、n+ a−Siからなるコンタクト層102 を選択
成長し、その上にa−Siからなり厚さ500Åのチャ
ネル層101 を形成し、その上にSiNからなり厚さ3
000Åのゲート絶縁膜111 をプラズマCVD法によ
って形成し、その上に厚さ3000ÅのAl膜をスパッ
タ法によって形成し、これをパターニングしてゲート電
極121 とゲートバスライン122 を形成する。
Second Step Next, a contact layer 10 2 made of n + a-Si is selectively grown, a channel layer 10 1 made of a-Si and having a thickness of 500 Å is formed thereon, and SiN is formed on it. Thickness 3
A 000Å gate insulating film 11 1 is formed by a plasma CVD method, and a 3000Å thick Al film is formed thereon by a sputtering method, which is patterned to form a gate electrode 12 1 and a gate bus line 12 2 .

【0135】第7実施例においては、ドレインバスライ
ン8に樹脂膜を電着させ、画素電極の透明化を行った
が、電着時にドレインバスライン8に印加する電圧が高
いと、樹脂膜によって絶縁されていないゲート電極12
1 およびゲートバスライン12 2 との間で電界集中が起
こり、ドレインバスライン8とゲートバスライン122
が最も近いこれらの交差部付近でドレインバスライン8
の金属溶解が進み場合によっては消失することがある。
In the seventh embodiment, the drain bus line is
A resin film was electrodeposited on the screen 8 to make the pixel electrode transparent.
However, the voltage applied to the drain bus line 8 during electrodeposition is high.
The gate electrode 12 which is not insulated by the resin film
1And gate bus line 12 2Electric field concentration between
Dust bus line 8 and gate bus line 122
Drain bus line 8 near these intersections closest to
In some cases, the dissolution of the metal may proceed and disappear.

【0136】第3工程 したがって、このような場合、まずゲートバスライン1
2 に10Vを20秒間印加して樹脂膜を電着して(こ
の時ドレインバスラインを0Vに保っておいてもよ
い)、水洗後60℃窒素オーブン中で10分リフローさ
せて積層膜側面までをこの樹脂膜で被覆し、続けて窒素
オーブン中で140℃で1時間アニールして樹脂膜14
を硬化する。この場合、15Vの電圧を30秒間印加し
て樹脂膜14を厚めに堆積して電着時にリフローさせ、
水洗後直接140℃のオーブン中でアニールしてもよ
い。
Therefore, in such a case, first, the gate bus line 1
The resin film is electrodeposited by applying 10V to 2 2 for 20 seconds (the drain bus line may be kept at 0V at this time), washed with water, and then reflowed for 10 minutes in a nitrogen oven at 60 ° C. Are coated with this resin film and then annealed in a nitrogen oven at 140 ° C. for 1 hour to form a resin film 14
To cure. In this case, a voltage of 15 V is applied for 30 seconds to deposit the resin film 14 thickly and reflow during electrodeposition,
After washing with water, it may be annealed directly in an oven at 140 ° C.

【0137】第4工程 ここまでの工程を経て、ゲート電極121 およびゲート
バスライン122 の上を樹脂膜14で覆って絶縁した状
態で樹脂電着液に浸し、ドレインバスライン8に電圧6
Vを30秒間印加してドレインバスライン8およびドレ
イン電極7の上を樹脂膜(図示されていない)で被覆
し、水洗後、120℃窒素オーブン中で5分間リフロー
させ、Crのエッチング液中に2〜3分間浸漬し、画素
電極9の上のCrの除去を行い、画素電極の透明化を行
う。
Fourth Step After the steps up to this point, the gate electrode 12 1 and the gate bus line 12 2 are covered with the resin film 14 and insulated while being immersed in the resin electrodeposition liquid, and the drain bus line 8 is supplied with a voltage of 6V.
V is applied for 30 seconds to cover the drain bus line 8 and the drain electrode 7 with a resin film (not shown), which is washed with water and then reflowed in a nitrogen oven at 120 ° C. for 5 minutes to be placed in an etching solution of Cr. Immerse for 2 to 3 minutes to remove Cr on the pixel electrode 9 to make the pixel electrode transparent.

【0138】以上により、ドレインバスライン8の上の
Crの消失を避け、またゲートバスライン122 および
ゲート電極121 、積層膜側面を樹脂膜で保護した薄膜
トランジスタマトリクス基板を形成することができる。
As described above, it is possible to avoid the disappearance of Cr on the drain bus line 8 and to form the thin film transistor matrix substrate in which the gate bus line 12 2, the gate electrode 12 1 and the side surface of the laminated film are protected by the resin film.

【0139】(第9実施例)前述の第6実施例から第8
実施例においては、薄膜トランジスタマトリクス基板の
樹脂を電着するための電位がかかる部分全体に最終的な
保護膜を一挙に形成し、保管中あるいは液晶表示装置に
組み立てた後に接触する水分等から薄膜トランジスタ等
を保護する工程を施した。ところが、薄膜トランジスタ
マトリクス基板の表示部は保護膜によって覆う必要があ
るが、端子部には、駆動用IC等と電気的接続をとる必
要があるために絶縁性の保護膜を形成することは望まし
くない。
(Ninth Embodiment) The sixth to eighth embodiments described above.
In the embodiment, a final protective film is formed all at once on the portion of the thin film transistor matrix substrate on which the potential for electrodeposition of the resin is applied, and the thin film transistor or the like is removed from moisture or the like which is contacted during storage or after assembly in the liquid crystal display device. The process of protecting However, although it is necessary to cover the display portion of the thin film transistor matrix substrate with a protective film, it is not desirable to form an insulating protective film on the terminal portion because it is necessary to make electrical connection with a driving IC or the like. .

【0140】この実施例は、透明絶縁基板の面内で、ゲ
ートバスラインに接続されてはいるが樹脂膜を形成する
必要がない領域がある場合に、必要な領域のみに樹脂膜
を形成する方法に関するものである。
In this embodiment, when there is a region in the surface of the transparent insulating substrate which is connected to the gate bus line but does not require the resin film to be formed, the resin film is formed only in the necessary region. It is about the method.

【0141】図13は、第9実施例の薄膜トランジスタ
マトリクス基板の製造工程説明図である。この図におい
て、51は透明絶縁基板、52はドレインバスライン、
53はゲートバスライン、54はゲート電極、55は表
示部、56は端子部である。
FIG. 13 is an explanatory view of the manufacturing process of the thin film transistor matrix substrate of the ninth embodiment. In this figure, 51 is a transparent insulating substrate, 52 is a drain bus line,
53 is a gate bus line, 54 is a gate electrode, 55 is a display portion, and 56 is a terminal portion.

【0142】この図によって、第9実施例の薄膜トラン
ジスタマトリクス基板の製造工程を説明する。ドレイン
バスライン52とゲートバスライン53とゲート電極5
4を形成し、画素電極の透明化を行うまでの工程は第6
実施例の工程と同様であるから説明を省略する。なお、
画素電極の透明化を、この実施例の工程の後で行っても
よい。
The manufacturing process of the thin film transistor matrix substrate of the ninth embodiment will be described with reference to this drawing. Drain bus line 52, gate bus line 53, and gate electrode 5
The process of forming 4 and making the pixel electrode transparent is the 6th
The description is omitted because it is the same as the process of the embodiment. In addition,
The pixel electrode may be made transparent after the process of this embodiment.

【0143】第1工程 透明絶縁基板51を感光性樹脂電着液に浸してゲートバ
スライン53に電圧12Vを20秒間印加すると、図1
3に示すようなゲートバスライン53とそれに電気的に
接続されるゲート電極54および端子部56に感光性樹
脂膜が電着される。
Step 1 When the transparent insulating substrate 51 is dipped in a photosensitive resin electrodeposition liquid and a voltage of 12 V is applied to the gate bus line 53 for 20 seconds, the result shown in FIG.
A photosensitive resin film is electrodeposited on the gate bus line 53, the gate electrode 54 and the terminal portion 56 electrically connected thereto as shown in FIG.

【0144】第2工程 次いで、透明絶縁基板51を水洗して60℃窒素オーブ
ン中で10分間感光性樹脂膜をリフローさせ、ゲート電
極54の下の積層膜側面を被覆する。この工程で被覆す
る端子部56の感光性樹脂膜は不要で、タブを接続する
ためには端子部56の導電体が剥き出しになっている方
が望ましい。
Second Step Next, the transparent insulating substrate 51 is washed with water and the photosensitive resin film is reflowed in a nitrogen oven at 60 ° C. for 10 minutes to cover the side surface of the laminated film under the gate electrode 54. The photosensitive resin film of the terminal portion 56 covered in this step is unnecessary, and it is desirable that the conductor of the terminal portion 56 is exposed in order to connect the tab.

【0145】第3工程 したがって、透明絶縁基板51内の端子部56をマスク
して表示部55の全領域感光性樹脂膜を露光、現像し
て、この端子部56の上の感光性樹脂膜を除去し、14
0℃の窒素オーブン中で1時間アニールを行い、ゲート
バスライン52およびゲート電極54の上の感光性樹脂
膜を硬化させて保護膜とする。
Therefore, the photosensitive resin film on the entire area of the display portion 55 is exposed and developed by masking the terminal portion 56 in the transparent insulating substrate 51 to remove the photosensitive resin film on the terminal portion 56. Removed, 14
Annealing is performed in a nitrogen oven at 0 ° C. for 1 hour to cure the photosensitive resin film on the gate bus line 52 and the gate electrode 54 to form a protective film.

【0146】このようにして、感光性樹脂膜を露光、現
像することによって、必要な部分に感光性樹脂膜を残し
たまま、端子部56の上の感光性樹脂膜を除去すること
ができる。
In this way, by exposing and developing the photosensitive resin film, the photosensitive resin film on the terminal portion 56 can be removed while leaving the photosensitive resin film in a necessary portion.

【0147】なお、この他に、予め透明絶縁基板51の
上の樹脂膜を形成することが不必要な部分にテープを貼
るか、電着を妨げるレジスト膜を印刷するか、または、
ラバーを密着させる等の方法を採ることにより、樹脂膜
を形成することが不必要な部分が電着液と接触しないよ
うにしておき、ゲートバスライン52とゲート電極54
に樹脂膜を形成し、この後にテープを剥がし、あるい
は、印刷したレジスト膜をピーリングし、あるいは、ラ
バーを剥がすことによって、透明絶縁基板51に、フォ
トリソグラフィー工程によることなく、保護膜を形成す
ることが必要な領域のみに樹脂膜を形成することができ
る。
In addition to this, a tape is attached to a portion where it is unnecessary to previously form a resin film on the transparent insulating substrate 51, a resist film for preventing electrodeposition is printed, or
By adopting a method such as adhesion of rubber, it is possible to prevent the portion where the resin film is not required to come into contact with the electrodeposition liquid, and the gate bus line 52 and the gate electrode 54.
A resin film is formed on the transparent insulating substrate 51, and then a tape is peeled off, a printed resist film is peeled off, or a rubber is peeled off to form a protective film on the transparent insulating substrate 51 without using a photolithography process. The resin film can be formed only in the region where the resin is required.

【0148】この場合に使用するテープ等は、簡単に基
板に密着でき、樹脂膜の電着工程後に簡単に基板から剥
がすことができる材料であることが望ましく、また、こ
の場合には、感光性樹脂膜を用いることは必要でなく、
感光性樹脂膜以外の保護特性を有するいかなる樹脂膜で
もよい。
The tape or the like used in this case is preferably a material that can be easily adhered to the substrate and can be easily peeled off from the substrate after the electrodeposition process of the resin film. It is not necessary to use a resin film,
Any resin film having a protective property other than the photosensitive resin film may be used.

【0149】この樹脂膜の電着法を用いれば、導電体上
に自己整合的に樹脂膜を堆積することができ、フォトリ
ソグラフィー技術を用いた煩雑なパターニング工程は不
必要になる。すなわち、この実施例によると、保護膜の
形成および感光性樹脂膜を用いたパターニングの両工程
の代わりに、ゲートバスラインに電圧を印加してゲート
バスラインとそれに接続されるゲート電極を樹脂膜によ
って自己整合的に形成することができ、製造工程を簡易
化でき、製造コストを引下げ、また歩留りを向上するこ
とができる。
By using this electrodeposition method of the resin film, the resin film can be deposited on the conductor in a self-aligning manner, and the complicated patterning process using the photolithography technique becomes unnecessary. That is, according to this embodiment, instead of both the steps of forming the protective film and patterning using the photosensitive resin film, a voltage is applied to the gate bus line and the gate bus line and the gate electrode connected to the gate film are connected to the resin film. Can be formed in a self-aligned manner, the manufacturing process can be simplified, the manufacturing cost can be reduced, and the yield can be improved.

【0150】[0150]

【発明の効果】以上説明したように、請求項1ないし請
求項13に記載された発明によると、薄膜トランジスタ
マトリクス基板における低抵抗データバスラインを電着
法によって形成する際、半導体層に対向する金属層を一
定電位に維持するため、常に薄膜トランジスタをオフ状
態に維持することができ、画素電極への電流を遮断し、
その結果画素電極への樹脂膜の電着を防ぐことができ
る。したがって、ドレインバスラインの上の金属膜を残
した状態で、画素電極の上の金属膜を選択的にエッチン
グして透明化することができる。
As described above, according to the invention described in claims 1 to 13, when the low resistance data bus line in the thin film transistor matrix substrate is formed by the electrodeposition method, the metal facing the semiconductor layer is formed. Since the layer is maintained at a constant potential, the thin film transistor can be kept in an off state at all times, shutting off current to the pixel electrode,
As a result, electrodeposition of the resin film on the pixel electrode can be prevented. Therefore, the metal film on the pixel electrode can be selectively etched to be transparent while the metal film on the drain bus line remains.

【0151】さらに、予めゲート電極およびゲートバス
ラインを絶縁物で覆っておくことにより、ドレインバス
ラインへの電着の際、ゲートバスラインおよびゲート電
極から発生する電界の影響を防止することができ、ま
た、電着対向側電極として作用することも無くなるた
め、ドレインバスラインの上への電着を安定化し、精度
よく行うことができるようになる。
Furthermore, by covering the gate electrode and the gate bus line with an insulator in advance, it is possible to prevent the influence of the electric field generated from the gate bus line and the gate electrode during electrodeposition on the drain bus line. Also, since it does not act as the electrode on the electrodeposition side, electrodeposition on the drain bus line can be stabilized and can be performed accurately.

【0152】さらに、上記絶縁物をゲートパターンより
も広く形成しておくことにより、画素電極の上の金属層
をエッチング除去する際、薄膜トランジスタの側面への
サイドエッチングを防止することができる。
Further, by forming the insulator wider than the gate pattern, it is possible to prevent side etching on the side surface of the thin film transistor when the metal layer on the pixel electrode is removed by etching.

【0153】以上のことから、ドレインバスラインに樹
脂膜を精度よく選択的に電着でき、画素電極の上の金属
膜を選択性よくエッチングができると同時に薄膜トラン
ジスタの側面のサイドエッチングも生じなくなる。した
がって、簡略な工程によって低抵抗ドレインバスライン
の形成ができ、しかも薄膜トランジスタの特性も向上さ
せることができる、安価でしかも特性のよいアクティブ
マトリクス型液晶表示装置を製造することができる。
From the above, the resin film can be selectively and electrodeposited on the drain bus line with high precision, the metal film on the pixel electrode can be etched with high selectivity, and at the same time, side etching of the side surface of the thin film transistor does not occur. Therefore, a low-resistance drain bus line can be formed by a simple process, the characteristics of the thin film transistor can be improved, and an inexpensive active matrix liquid crystal display device having excellent characteristics can be manufactured.

【0154】また、請求項14から請求項18までに記
載された発明によると、薄膜トランジスタのチャネル層
を形成する半導体層の両側が樹脂膜により覆われるた
め、薄膜トランジスタの側面への水分の吸着、あるいは
塵等の付着を防ぐことができ、薄膜トランジスタの特性
が水分等で不安定になることはなくなる。また、ドレイ
ン電極とゲート電極の間が絶縁物で覆われることによ
り、その間にリーク電流は発生しなくなり、特性のよい
薄膜トランジスタを信頼性よく製造することができるよ
うになる。
Further, according to the invention described in claims 14 to 18, since both sides of the semiconductor layer forming the channel layer of the thin film transistor are covered with the resin film, adsorption of moisture to the side surface of the thin film transistor, or Adhesion of dust and the like can be prevented, and the characteristics of the thin film transistor will not become unstable due to moisture or the like. Further, since the space between the drain electrode and the gate electrode is covered with the insulating material, the leak current does not occur between them, and the thin film transistor having excellent characteristics can be manufactured with high reliability.

【0155】また、樹脂膜を形成する際の電着時間ある
いは電着電圧を制御して、ドレインバスラインあるいは
ドレイン電極上に電着される樹脂膜の厚さを0.3μm
以上にすることによって、薄膜トランジスタのチャネル
が形成される半導体層の側面が覆われるようになる。
The thickness of the resin film electrodeposited on the drain bus line or the drain electrode is 0.3 μm by controlling the electrodeposition time or the electrodeposition voltage when forming the resin film.
By the above, the side surface of the semiconductor layer in which the channel of the thin film transistor is formed is covered.

【0156】また、樹脂膜の乾燥温度あるいは乾燥時間
を制御することによって、電着後の樹脂膜のリフロー幅
を拡げることができ、薄膜トランジスタのチャネルが形
成される半導体層の側面を完全に覆うことができるよう
になる。
By controlling the drying temperature or the drying time of the resin film, the reflow width of the resin film after electrodeposition can be expanded and the side surface of the semiconductor layer where the channel of the thin film transistor is formed can be completely covered. Will be able to.

【0157】また薄膜トランジスタの側面からのドレイ
ン電極の張出長さを5μm以上にすること、あるいはド
レイン電極幅を5μm以上とすることによって、ドレイ
ン電極上への樹脂の電着量を増加し、薄膜トランジスタ
のチャネルが形成される半導体層の側面を完全に覆うこ
とができるようになる。
Further, the length of the drain electrode protruding from the side surface of the thin film transistor is set to 5 μm or more, or the width of the drain electrode is set to 5 μm or more, so that the electrodeposition amount of the resin on the drain electrode is increased and the thin film transistor is formed. It becomes possible to completely cover the side surface of the semiconductor layer in which the channel is formed.

【0158】さらに、電極幅が広いため電極を流れる電
流密度を下げることができるため、樹脂膜の電着時にド
レイン電極に電流が集中する現象は起こらなくなり電極
上の金属膜が消失する問題は防止される。以上のことか
ら、信頼性が高く、特性の安定した薄膜トランジスタを
歩留りよく、簡略な製造工程により形成することができ
るようになる。
Further, since the width of the electrode is wide, the current density flowing through the electrode can be reduced, so that the phenomenon of current concentration on the drain electrode does not occur at the time of electrodeposition of the resin film and the problem that the metal film on the electrode disappears is prevented. To be done. From the above, a thin film transistor having high reliability and stable characteristics can be formed with high yield and by a simple manufacturing process.

【0159】また、請求項19から請求項26に記載さ
れた発明においては、ゲートバスラインおよびゲート電
極の上に電着法を用いて保護膜を自己整合的に、正確な
位置に容易に形成でき、また、不要な部分の保護膜を容
易に除去し、あるいは、不要な部分に保護膜が生じない
ようにすることができ、製造工程の簡略化と製造コスト
の低減を図ることができる。
Further, in the invention described in claims 19 to 26, the protective film is easily formed on the gate bus line and the gate electrode in a self-aligned manner at a precise position by using the electrodeposition method. In addition, it is possible to easily remove the protective film in the unnecessary portion or prevent the protective film from being generated in the unnecessary portion, so that the manufacturing process can be simplified and the manufacturing cost can be reduced.

【図面の簡単な説明】[Brief description of drawings]

【図1】第1実施例の薄膜トランジスタマトリクス基板
の製造工程説明図(その1)であり、(AS ),
(AP )〜(CS ), (CP )は各工程の断面と平面を
示している。
FIG. 1 is an explanatory view (No. 1) of manufacturing steps of the thin film transistor matrix substrate of the first embodiment, in which (A S ),
(A P )-(C S ), (C P ) show the cross section and the plane of each step.

【図2】第1実施例の薄膜トランジスタマトリクス基板
の製造工程説明図(その2)であり、(DS ),
(DP ),(ES ), (EP )は各工程の断面と平面を
示している。
FIG. 2 is an explanatory view (No. 2) of manufacturing process of the thin film transistor matrix substrate of the first embodiment, in which (D S ),
(D P ), (E S ), and (E P ) show the cross section and the plane of each process.

【図3】第2実施例の薄膜トランジスタマトリクス基板
の製造工程説明図(その1)であり、(AS ),
(AP )〜(CS ), (CP )は各工程の断面と平面を
示している。
FIG. 3 is an explanatory view (No. 1) of manufacturing steps of the thin film transistor matrix substrate of the second embodiment, in which (A S ),
(A P )-(C S ), (C P ) show the cross section and the plane of each step.

【図4】第2実施例の薄膜トランジスタマトリクス基板
の製造工程説明図(その2)であり、(DS ),
(DP )〜(FS ), (FP )は各工程の断面と平面を
示している。
FIG. 4 is an explanatory view (No. 2) of manufacturing steps of the thin film transistor matrix substrate of the second embodiment, in which (D S ),
(D P) ~ (F S ), shows (F P) is sectional and plan for each process.

【図5】第3実施例の薄膜トランジスタマトリクス基板
の製造工程説明図である。
FIG. 5 is an explanatory view of the manufacturing process of the thin film transistor matrix substrate of the third embodiment.

【図6】従来の薄膜トランジスタマトリクス基板の製造
工程説明図であり、(AS ),(AP )〜(CS ),
(CP )は各工程の断面と平面を示している。
FIG. 6 is an explanatory view of a manufacturing process of a conventional thin film transistor matrix substrate, including (A S ), (A P )-(C S ),
( CP ) shows the cross section and plane of each step.

【図7】第4実施例の薄膜トランジスタマトリクス基板
の製造工程説明図(その1)であり、(AS ),
(AP )〜(CS ), (CP )は各工程の断面と平面を
示している。
FIG. 7 is an explanatory view (No. 1) of manufacturing process of the thin film transistor matrix substrate of the fourth embodiment, in which (A S ),
(A P )-(C S ), (C P ) show the cross section and the plane of each step.

【図8】第4実施例の薄膜トランジスタマトリクス基板
の製造工程説明図(その2)であり、(DS ),
(DP ),(ES ), (EP )は各工程の断面と平面を
示している。
FIG. 8 is an explanatory view (No. 2) of manufacturing steps of the thin film transistor matrix substrate of the fourth embodiment, in which (D S ),
(D P ), (E S ), and (E P ) show the cross section and the plane of each process.

【図9】第5実施例の薄膜トランジスタマトリクス基板
の製造工程説明図であり、(E S )は断面を示し、(E
P )は平面を示している。
FIG. 9 is a thin film transistor matrix substrate of the fifth embodiment.
FIG. S) Indicates a cross section, and (E
P) Indicates a plane.

【図10】従来の保護膜を有する薄膜トランジスタマト
リクス基板の構成説明図であり、(AP )は平面を示
し、(AS )は断面を示している。
FIG. 10 is a configuration explanatory view of a thin film transistor matrix substrate having a conventional protective film, (A P ) showing a plane and (A S ) showing a cross section.

【図11】第6実施例の薄膜トランジスタマトリクス基
板の製造工程説明図であり、(A P )は平面を示し、
(AS )は断面を示している。
FIG. 11 is a thin film transistor matrix substrate of the sixth embodiment.
It is a manufacturing process explanatory view of a board, (A P) Indicates a plane,
(AS) Indicates a cross section.

【図12】第7実施例の薄膜トランジスタマトリクス基
板の製造工程説明図であり、(A P ),(BP )は各工
程を示している。
FIG. 12 is a thin film transistor matrix substrate of the seventh embodiment.
It is a manufacturing process explanatory view of a board, (A P), (BP) Is each work
It shows the degree.

【図13】第9実施例の薄膜トランジスタマトリクス基
板の製造工程説明図である。
FIG. 13 is an explanatory diagram of the manufacturing process of the thin film transistor matrix substrate of the ninth embodiment.

【符号の説明】[Explanation of symbols]

1 透明絶縁基板 2 遮光膜 3 絶縁膜 4 透明導電膜 5 金属膜 6 ソース電極 7 ドレイン電極 8 ドレインバスライン 9 画素電極 10 半導体層 101 チャネル層 102 コンタクト層 11 窒化シリコン膜 111 ゲート絶縁膜 12 アルミニウム膜 121 ゲート電極 122 ゲートバスライン 13 レジスト膜 14,142 樹脂膜 141 リフロー後の樹脂膜 15 陽極酸化膜 16 対向電極 17 電源 18 薄膜トランジスタの側面 19 ゲートバスラインとドレインバスラインの交差部
の側面 20 保護膜 51 透明絶縁基板 52 ドレインバスライン 53 ゲートバスライン 54 ゲート電極 55 表示部 56 端子部
DESCRIPTION OF SYMBOLS 1 transparent insulating substrate 2 light-shielding film 3 insulating film 4 transparent conductive film 5 metal film 6 source electrode 7 drain electrode 8 drain bus line 9 pixel electrode 10 semiconductor layer 10 1 channel layer 10 2 contact layer 11 silicon nitride film 11 1 gate insulating film 12 Aluminum film 12 1 Gate electrode 12 2 Gate bus line 13 Resist film 14, 14 2 Resin film 14 1 Resin film after reflow 15 15 Anodized film 16 Counter electrode 17 Power supply 18 Side surface of thin film transistor 19 Gate bus line and drain bus line Side surface of intersection 20 Protective film 51 Transparent insulating substrate 52 Drain bus line 53 Gate bus line 54 Gate electrode 55 Display unit 56 Terminal unit

───────────────────────────────────────────────────── フロントページの続き (72)発明者 沖 賢一 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 ─────────────────────────────────────────────────── ─── Continuation of the front page (72) Kenichi Oki 1015 Kamiodanaka, Nakahara-ku, Kawasaki-shi, Kanagawa Fujitsu Limited

Claims (27)

【特許請求の範囲】[Claims] 【請求項1】 絶縁基板の上に少なくとも画素電極と、
該画素電極に接続されているソース電極と、該ソース電
極に対向するドレイン電極と、該ドレイン電極に接続さ
れているドレインバスラインと、該ソース電極とドレイ
ン電極の上に形成された半導体層と、該半導体層の上に
形成されたゲート絶縁膜と、該ゲート絶縁膜の上に形成
されたゲート電極と、該ゲート電極に接続されている該
ゲートバスラインを含む薄膜トランジスタマトリクス基
板において、薄膜トランジスタのチャネルを形成する該
半導体層の側面が樹脂膜により覆われていることを特徴
とする薄膜トランジスタマトリクス基板。
1. At least a pixel electrode on an insulating substrate,
A source electrode connected to the pixel electrode, a drain electrode facing the source electrode, a drain bus line connected to the drain electrode, and a semiconductor layer formed on the source electrode and the drain electrode. A thin film transistor matrix substrate including a gate insulating film formed on the semiconductor layer, a gate electrode formed on the gate insulating film, and the gate bus line connected to the gate electrode. A thin film transistor matrix substrate, wherein a side surface of the semiconductor layer forming a channel is covered with a resin film.
【請求項2】 ドレイン電極が、薄膜トランジスタの側
面から5μm以上張り出していることを特徴とする請求
項1に記載された薄膜トランジスタマトリクス基板。
2. The thin film transistor matrix substrate according to claim 1, wherein the drain electrode extends from the side surface of the thin film transistor by 5 μm or more.
【請求項3】 ドレイン電極の幅を5μm以上にしたこ
とを特徴とする請求項1に記載された薄膜トランジスタ
マトリクス基板。
3. The thin film transistor matrix substrate according to claim 1, wherein the width of the drain electrode is 5 μm or more.
【請求項4】 絶縁基板の上に少なくとも画素電極と、
該画素電極に接続されているソース電極と、該ソース電
極に対向するドレイン電極と、該ドレイン電極に接続さ
れているドレインバスラインと、該ソース電極とドレイ
ン電極の上に形成された半導体層と、該半導体層の上に
形成されたゲート絶縁膜と、該ゲート絶縁膜の上に形成
されたゲート電極と、該ゲート電極に接続されている該
ゲートバスラインを含む薄膜トランジスタマトリクス基
板において、ゲート電極の上に形成された樹脂膜によっ
てゲート電極の下のゲート絶縁膜と薄膜トランジスタの
チャネルを形成する該半導体層の側面が覆われているこ
とを特徴とする薄膜トランジスタマトリクス基板。
4. At least a pixel electrode on an insulating substrate,
A source electrode connected to the pixel electrode, a drain electrode facing the source electrode, a drain bus line connected to the drain electrode, and a semiconductor layer formed on the source electrode and the drain electrode. A gate electrode in a thin film transistor matrix substrate including a gate insulating film formed on the semiconductor layer, a gate electrode formed on the gate insulating film, and the gate bus line connected to the gate electrode, A thin film transistor matrix substrate, characterized in that a side surface of the gate insulating film below the gate electrode and the semiconductor layer forming a channel of the thin film transistor is covered with a resin film formed on the thin film transistor matrix substrate.
【請求項5】 絶縁基板の上に少なくとも画素電極と、
該画素電極に接続されているソース電極と、該ソース電
極に対向するドレイン電極と、該ドレイン電極に接続さ
れているドレインバスラインと、該ソース電極とドレイ
ン電極の上に形成された半導体層と、該半導体層の上に
形成されたゲート絶縁膜と、該ゲート絶縁膜の上に形成
されたゲート電極と、該ゲート電極に接続されているゲ
ートバスラインを含み、必要に応じて半導体層の下に遮
光膜が付加され、あるいは画素電極に対向して蓄積容量
層が付加された薄膜トランジスタマトリクス基板を樹脂
電着液に浸漬した状態でドレインバスラインに通電し
て、ドレイン電極あるいはドレインバスラインに選択的
に樹脂膜を電着する薄膜トランジスタマトリクス基板の
製造方法において、該半導体層の近傍に存在する金属層
を薄膜トランジスタがオフ状態になる電位に保持してド
レイン電極あるいはドレインバスラインに樹脂膜を電着
する工程を含むことを特徴とする薄膜トランジスタマト
リクス基板の製造方法。
5. An at least pixel electrode on an insulating substrate,
A source electrode connected to the pixel electrode, a drain electrode facing the source electrode, a drain bus line connected to the drain electrode, and a semiconductor layer formed on the source electrode and the drain electrode. A gate insulating film formed on the semiconductor layer, a gate electrode formed on the gate insulating film, and a gate bus line connected to the gate electrode. The thin film transistor matrix substrate with the light shielding film added below or the storage capacitor layer facing the pixel electrode is immersed in the resin electrodeposition liquid, and the drain bus line is energized to the drain electrode or drain bus line. In a method of manufacturing a thin film transistor matrix substrate in which a resin film is selectively electrodeposited, a metal layer existing in the vicinity of the semiconductor layer is formed into a thin film transistor. Thin film transistor matrix substrate manufacturing method which comprises a step of electrodepositing a resin film on the drain electrode or the drain bus lines and held to the potential turned off.
【請求項6】 半導体層と対向するゲート電極を薄膜ト
ランジスタがオフ状態になる電位に保持して、ドレイン
電極あるいはドレインバスラインに樹脂膜を電着するこ
とを特徴とする請求項5に記載された薄膜トランジスタ
マトリクス基板の製造方法。
6. The method according to claim 5, wherein the gate electrode facing the semiconductor layer is held at a potential for turning off the thin film transistor, and the resin film is electrodeposited on the drain electrode or the drain bus line. Method of manufacturing thin film transistor matrix substrate.
【請求項7】 半導体層の下に形成された遮光膜を薄膜
トランジスタがオフ状態になる電位に保持して、ドレイ
ン電極あるいはドレインバスラインに樹脂膜を電着する
ことを特徴とする請求項5に記載された薄膜トランジス
タマトリクス基板の製造方法。
7. The resin film is electrodeposited on the drain electrode or the drain bus line by holding the light-shielding film formed under the semiconductor layer at a potential at which the thin film transistor is turned off. A method for manufacturing the described thin film transistor matrix substrate.
【請求項8】 半導体層の近傍の画素電極に対向して形
成された蓄積容量層を薄膜トランジスタがオフ状態にな
る電位に保持して、ドレイン電極あるいはドレインバス
ラインに樹脂膜を電着することを特徴とする請求項5に
記載された薄膜トランジスタマトリクス基板の製造方
法。
8. A method of electrodepositing a resin film on a drain electrode or a drain bus line by holding a storage capacitor layer formed facing a pixel electrode in the vicinity of a semiconductor layer at a potential at which a thin film transistor is turned off. A method of manufacturing a thin film transistor matrix substrate according to claim 5.
【請求項9】 ゲート電極、遮光膜、蓄積容量層の少な
くとも1つの電位を0Vとしてドレイン電極あるいはド
レインバスラインに樹脂膜を電着することを特徴とする
請求項5から請求項8までのいずれか1項に記載された
薄膜トランジスタマトリクス基板の製造方法。
9. The resin film is electrodeposited on the drain electrode or the drain bus line with the potential of at least one of the gate electrode, the light shielding film, and the storage capacitor layer set to 0V. 2. A method of manufacturing a thin film transistor matrix substrate as described in 1 above.
【請求項10】 絶縁基板の上に少なくとも画素電極
と、該画素電極に接続されているソース電極と、該ソー
ス電極に対向するドレイン電極と、該ドレイン電極に接
続されているドレインバスラインと、該ソース電極とド
レイン電極の上に形成された半導体層と、該半導体層の
上に形成されたゲート絶縁膜と、該ゲート絶縁膜の上に
形成されたゲート電極と、該ゲート電極に接続されてい
るゲートバスラインを含み、必要に応じて半導体層の下
に遮光膜が付加され、あるいは画素電極に対向して蓄積
容量層が付加された薄膜トランジスタマトリクス基板を
樹脂電着液に浸漬した状態でドレインバスラインに通電
して、ドレイン電極あるいはドレインバスラインに選択
的に樹脂膜を電着する薄膜トランジスタマトリクス基板
の製造方法において、ゲート電極あるいはゲートバスラ
インを予め絶縁物で覆ってドレイン電極あるいはドレイ
ンバスラインに樹脂膜を電着する工程を含むことを特徴
とする薄膜トランジスタマトリクス基板の製造方法。
10. An insulating substrate, at least a pixel electrode, a source electrode connected to the pixel electrode, a drain electrode facing the source electrode, and a drain bus line connected to the drain electrode. A semiconductor layer formed on the source electrode and the drain electrode, a gate insulating film formed on the semiconductor layer, a gate electrode formed on the gate insulating film, and connected to the gate electrode. The thin film transistor matrix substrate including the gate bus line, with a light-shielding film added below the semiconductor layer as necessary, or with the storage capacitor layer facing the pixel electrode is immersed in the resin electrodeposition liquid. In a method of manufacturing a thin film transistor matrix substrate, which energizes a drain bus line to selectively electrodeposit a resin film on a drain electrode or a drain bus line, A method of manufacturing a thin film transistor matrix substrate, comprising a step of covering a gate electrode or a gate bus line with an insulator in advance and electrodepositing a resin film on the drain electrode or the drain bus line.
【請求項11】 ゲート電極あるいはゲートバスライン
を陽極酸化膜で覆ってドレイン電極あるいはドレインバ
スラインに樹脂膜を電着することを特徴とする請求項1
0に記載された薄膜トランジスタマトリクス基板の製造
方法。
11. The resin film is electrodeposited on the drain electrode or the drain bus line by covering the gate electrode or the gate bus line with an anodic oxide film.
0. A method of manufacturing a thin film transistor matrix substrate described in 0.
【請求項12】 ゲート電極およびゲートバスラインを
樹脂膜で覆ってドレイン電極あるいはドレインバスライ
ンに樹脂膜を電着することを特徴とする請求項10に記
載された薄膜トランジスタマトリクス基板の製造方法。
12. The method of manufacturing a thin film transistor matrix substrate according to claim 10, wherein the gate electrode and the gate bus line are covered with a resin film, and the resin film is electrodeposited on the drain electrode or the drain bus line.
【請求項13】 ゲート電極あるいはゲートバスライン
を、そのパターンよりも広い絶縁物で覆ってドレイン電
極あるいはドレインバスラインに樹脂膜を電着すること
を特徴とする請求項10に記載された薄膜トランジスタ
マトリクス基板の製造方法。
13. The thin film transistor matrix according to claim 10, wherein the gate electrode or the gate bus line is covered with an insulator wider than the pattern and a resin film is electrodeposited on the drain electrode or the drain bus line. Substrate manufacturing method.
【請求項14】 絶縁基板の上に少なくとも画素電極
と、該画素電極に接続されているソース電極と、該ソー
ス電極に対向するドレイン電極と、該ドレイン電極に接
続されているドレインバスラインと、該ソース電極とド
レイン電極の上に形成された半導体層と、該半導体層の
上に形成されたゲート絶縁膜と、該ゲート絶縁膜の上に
形成されたゲート電極と、該ゲート電極に接続されてい
るゲートバスラインを含み、必要に応じて半導体層の下
に遮光膜が付加され、あるいは画素電極に対向して蓄積
容量層が付加された薄膜トランジスタマトリクス基板を
樹脂電着液に浸漬した状態でドレインバスラインに通電
して、ドレイン電極あるいはドレインバスラインに選択
的に樹脂膜を電着する薄膜トランジスタマトリクス基板
の製造方法において、該ドレイン電極あるいはドレイン
バスラインに電着される樹脂膜の厚さを0.3μm以上
にし、この樹脂膜をリフローすることによって薄膜トラ
ンジスタのチャネルを形成する半導体層の側面を覆う工
程を含むことを特徴とする薄膜トランジスタマトリクス
基板の製造方法。
14. At least a pixel electrode, a source electrode connected to the pixel electrode, a drain electrode facing the source electrode, and a drain bus line connected to the drain electrode on an insulating substrate. A semiconductor layer formed on the source electrode and the drain electrode, a gate insulating film formed on the semiconductor layer, a gate electrode formed on the gate insulating film, and connected to the gate electrode. The thin film transistor matrix substrate including the gate bus line, with a light-shielding film added below the semiconductor layer as necessary, or with the storage capacitor layer facing the pixel electrode is immersed in the resin electrodeposition liquid. In a method of manufacturing a thin film transistor matrix substrate, which energizes a drain bus line to selectively electrodeposit a resin film on a drain electrode or a drain bus line, A step of covering a side surface of a semiconductor layer forming a channel of a thin film transistor by making a thickness of a resin film electrodeposited on the drain electrode or the drain bus line 0.3 μm or more and reflowing the resin film. And a method for manufacturing a thin film transistor matrix substrate.
【請求項15】 樹脂膜を電着する時間を制御すること
によって、ドレイン電極あるいはドレインバスラインに
電着される樹脂膜の厚さを0.3μm以上にすることを
特徴とする請求項14に記載された薄膜トランジスタマ
トリクス基板の製造方法。
15. The thickness of the resin film electrodeposited on the drain electrode or the drain bus line is set to 0.3 μm or more by controlling the time for electrodeposition of the resin film. A method for manufacturing the described thin film transistor matrix substrate.
【請求項16】 樹脂膜を電着するときの電圧を制御す
ることによって、ドレイン電極あるいはドレインバスラ
インに電着される樹脂膜の厚さを0.3μm以上にする
ことを特徴とする請求項14に記載された薄膜トランジ
スタマトリクス基板の製造方法。
16. The thickness of the resin film electrodeposited on the drain electrode or the drain bus line is set to 0.3 μm or more by controlling the voltage when electrodepositing the resin film. 15. A method of manufacturing a thin film transistor matrix substrate as described in 14.
【請求項17】 樹脂膜の乾燥温度を制御することによ
って、ドレイン電極あるいはドレインバスラインに電着
された樹脂膜がリフローして薄膜トランジスタのチャネ
ルを形成する半導体層の側面を覆うようにすることを特
徴とする請求項14に記載された薄膜トランジスタマト
リクス基板の製造方法。
17. A resin film electrodeposited on a drain electrode or a drain bus line is reflowed by controlling a drying temperature of the resin film so as to cover a side surface of a semiconductor layer forming a channel of a thin film transistor. The method of manufacturing a thin film transistor matrix substrate according to claim 14, wherein the thin film transistor matrix substrate is manufactured.
【請求項18】 樹脂膜の乾燥時間を制御することによ
って、ドレイン電極あるいはドレインバスラインに電着
された樹脂膜がリフローして薄膜トランジスタのチャネ
ルを形成する半導体層の側面を覆うようにすることを特
徴とする請求項14に記載された薄膜トランジスタマト
リクス基板の製造方法。
18. By controlling the drying time of the resin film, the resin film electrodeposited on the drain electrode or the drain bus line is reflowed to cover the side surface of the semiconductor layer forming the channel of the thin film transistor. The method of manufacturing a thin film transistor matrix substrate according to claim 14, wherein the thin film transistor matrix substrate is manufactured.
【請求項19】 絶縁基板の上に少なくとも画素電極
と、該画素電極に接続されているソース電極と、該ソー
ス電極に対向するドレイン電極と、該ドレイン電極に接
続されているドレインバスラインと、該ソース電極とド
レイン電極の上に形成された半導体層と、該半導体層の
上に形成されたゲート絶縁膜と、該ゲート絶縁膜の上に
形成されたゲート電極と、該ゲート電極に接続されてい
るゲートバスラインを含む薄膜トランジスタマトリクス
基板の製造方法において、ゲート電極の上に形成された
樹脂膜をリフローすることによって該ゲート電極の下の
ゲート絶縁膜と薄膜トランジスタのチャネルを形成する
半導体層の側面を覆う工程を含むことを特徴とする薄膜
トランジスタマトリクス基板の製造方法。
19. An insulating substrate, at least a pixel electrode, a source electrode connected to the pixel electrode, a drain electrode facing the source electrode, and a drain bus line connected to the drain electrode. A semiconductor layer formed on the source electrode and the drain electrode, a gate insulating film formed on the semiconductor layer, a gate electrode formed on the gate insulating film, and connected to the gate electrode. In a method for manufacturing a thin film transistor matrix substrate including a gate bus line, a side surface of a semiconductor layer forming a channel of a thin film transistor and a gate insulating film under the gate electrode by reflowing a resin film formed on the gate electrode. A method of manufacturing a thin film transistor matrix substrate, comprising:
【請求項20】 ゲート電極の下のゲート絶縁膜と薄膜
トランジスタのチャネルを形成する半導体層の側面を覆
った樹脂膜を光または熱によって硬化させることを特徴
とする請求項19に記載された薄膜トランジスタマトリ
クス基板の製造方法。
20. The thin film transistor matrix according to claim 19, wherein the gate insulating film under the gate electrode and the resin film covering the side surface of the semiconductor layer forming the channel of the thin film transistor are cured by light or heat. Substrate manufacturing method.
【請求項21】 樹脂膜を0.5μm以上の厚さに電着
し、この樹脂膜を横方向にリフローさせることによって
ゲート電極の下のゲート絶縁膜と薄膜トランジスタのチ
ャネルを形成する半導体層の側面を覆うことを特徴とす
る請求項19に記載された薄膜トランジスタマトリクス
基板の製造方法。
21. A side surface of a semiconductor layer forming a gate insulating film under a gate electrode and a channel of a thin film transistor by electrodepositing a resin film to a thickness of 0.5 μm or more and reflowing the resin film in a lateral direction. The method of manufacturing a thin film transistor matrix substrate according to claim 19, further comprising:
【請求項22】 ゲート電極上に電着された樹脂膜を熱
によって硬化させる前に、該硬化温度よりも低い温度環
境に維持して樹脂膜をリフローさせることによってゲー
ト電極の下のゲート絶縁膜とチャネルを形成する半導体
層の側面を覆うことを特徴とする請求項19に記載され
た薄膜トランジスタマトリクス基板の製造方法。
22. Before the resin film electrodeposited on the gate electrode is hardened by heat, the resin film is reflowed by maintaining the temperature environment lower than the hardening temperature to reflow the resin film. 20. The method of manufacturing a thin film transistor matrix substrate according to claim 19, further comprising covering a side surface of a semiconductor layer forming a channel.
【請求項23】 ゲート電極およびゲートバスラインに
電着法によって樹脂膜を形成する工程において、ドレイ
ン電極およびドレインバスラインを一定の電圧に維持す
ることを特徴とする請求項19に記載された薄膜トラン
ジスタマトリクス基板の製造方法。
23. The thin film transistor according to claim 19, wherein the drain electrode and the drain bus line are maintained at a constant voltage in the step of forming the resin film on the gate electrode and the gate bus line by an electrodeposition method. Matrix substrate manufacturing method.
【請求項24】 ドレイン電極およびドレインバスライ
ンに電着法によって樹脂膜を形成し、かつ、ゲート電極
およびゲートバスラインに電着法によって樹脂膜を形成
した後、画素電極の上に形成されている金属膜をエッチ
ング除去して、画素電極を透明化することを特徴とする
請求項19に記載された薄膜トランジスタマトリクス基
板の製造方法。
24. A resin film is formed on the drain electrode and the drain bus line by an electrodeposition method, and a resin film is formed on the gate electrode and the gate bus line by an electrodeposition method, and then formed on the pixel electrode. 20. The method of manufacturing a thin film transistor matrix substrate according to claim 19, wherein the pixel electrode is made transparent by removing the existing metal film by etching.
【請求項25】 ドレイン電極およびドレインバスライ
ンに電着法によって樹脂膜を形成する工程において、ゲ
ート電極およびゲートバスラインを一定の電圧に維持す
ることを特徴とする請求項24に記載された薄膜トラン
ジスタマトリクス基板の製造方法。
25. The thin film transistor according to claim 24, wherein the gate electrode and the gate bus line are maintained at a constant voltage in the step of forming the resin film on the drain electrode and the drain bus line by an electrodeposition method. Matrix substrate manufacturing method.
【請求項26】 絶縁基板の上に少なくとも画素電極
と、該画素電極に接続されているソース電極と、該ソー
ス電極に対向するドレイン電極と、該ドレイン電極に接
続されているドレインバスラインと、該ソース電極とド
レイン電極の上に形成された半導体層と、該半導体層の
上に形成されたゲート絶縁膜と、該ゲート絶縁膜の上に
形成されたゲート電極と、該ゲート電極に接続されてい
るゲートバスラインを含む薄膜トランジスタマトリクス
基板の製造方法において、ドレイン電極、ドレインバス
ライン、ゲート電極、ゲートバスラインの少なくとも一
部に感光性樹脂膜を電着し、該感光性樹脂膜を選択的に
露光し、現像することによって不要部分の感光性樹脂膜
を除去する工程を含むことを特徴とする薄膜トランジス
タマトリクス基板の製造方法。
26. At least a pixel electrode, a source electrode connected to the pixel electrode, a drain electrode facing the source electrode, and a drain bus line connected to the drain electrode on an insulating substrate. A semiconductor layer formed on the source electrode and the drain electrode, a gate insulating film formed on the semiconductor layer, a gate electrode formed on the gate insulating film, and connected to the gate electrode. In the method of manufacturing a thin film transistor matrix substrate including a gate bus line, a photosensitive resin film is electrodeposited on at least a part of the drain electrode, the drain bus line, the gate electrode, and the gate bus line, and the photosensitive resin film is selectively formed. Of a thin film transistor matrix substrate, which comprises a step of removing an unnecessary portion of the photosensitive resin film by exposing to light and developing. Build method.
【請求項27】 絶縁基板の上に少なくとも画素電極
と、該画素電極に接続されているソース電極と、該ソー
ス電極に対向するドレイン電極と、該ドレイン電極に接
続されているドレインバスラインと、該ソース電極とド
レイン電極の上に形成された半導体層と、該半導体層の
上に形成されたゲート絶縁膜と、該ゲート絶縁膜の上に
形成されたゲート電極と、該ゲート電極に接続されてい
るゲートバスラインを含む薄膜トランジスタマトリクス
基板の製造方法において、樹脂膜を形成する必要がない
部分を、テープ、レジスト印刷、ラバー等によって密着
被覆して樹脂電着液との接触を防いだ状態で、ドレイン
電極、ドレインバスライン、ゲート電極、ゲートバスラ
インの少なくとも一部に樹脂膜を形成する工程を含むこ
とを特徴とする薄膜トランジスタマトリクス基板の製造
方法。
27. At least a pixel electrode, a source electrode connected to the pixel electrode, a drain electrode facing the source electrode, and a drain bus line connected to the drain electrode on an insulating substrate. A semiconductor layer formed on the source electrode and the drain electrode, a gate insulating film formed on the semiconductor layer, a gate electrode formed on the gate insulating film, and connected to the gate electrode. In a method of manufacturing a thin film transistor matrix substrate including a gate bus line, a portion not requiring a resin film is adhered and covered with tape, resist printing, rubber or the like to prevent contact with a resin electrodeposition liquid. , A drain electrode, a drain bus line, a gate electrode, and a step of forming a resin film on at least a part of the gate bus line. Method of manufacturing transistor matrix substrate.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1068939A (en) * 1996-08-28 1998-03-10 Fujitsu Ltd Production of liquid crystal display panel
JP2010183086A (en) * 2009-02-06 2010-08-19 Univ Stuttgart Manufacturing method of active matrix oled display

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