JPH0821704B2 - Solid-state imaging device - Google Patents
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はウェル層をもつ固体撮像素子に係り、特に、
疑似信号の発生を防止するのに好適な固体撮像素子に関
するものである。TECHNICAL FIELD The present invention relates to a solid-state image sensor having a well layer, and more particularly,
The present invention relates to a solid-state image sensor suitable for preventing the generation of pseudo signals.
従来の固体撮像素子においては、Ｎ形Si基板上に形成
したＰ形ウェル層内にホトダイオードアレーや走査回路
等を形成している。そのためウェル層の不純物濃度は10
15〜1016cm-3に制限され、ウェル層抵抗が高い。その結
果、動作時の受光部内のウェル層電位変動が、時定数が
大きいために安定せず、疑似信号が発生し、問題となっ
ていた。In the conventional solid-state imaging device, a photodiode array, a scanning circuit, etc. are formed in a P-type well layer formed on an N-type Si substrate. Therefore, the impurity concentration of the well layer is 10
Is limited to 15 ~10 16 cm -3, the well layer resistance is high. As a result, the fluctuation of the potential of the well layer in the light receiving portion during operation is not stable due to the large time constant, and a pseudo signal is generated, which is a problem.
この問題の対策としては、従来第18図に示すような素
子が知られている（特開昭53-138680号参照）。第18図
は固体撮像素子の受光部断面を示すものでは、11はＮ形
（不純物濃度1014〜1016cm-3）Si基板であり、12はＰ形
ウェル層（1015〜1016cm-3）、13は高濃度Ｐ形層（P
+層、1016〜1019cm-3）である。14、15はＰ形ウェル層
の電極取り出し用高濃度Ｐ形層である。16の領域はホト
ダイオード17、垂直スイッチMOSのゲート18及び垂直ス
イッチMOSのドレイン19よりなる画素を２次元状に配置
した受光部の領域である。図示の深さ方向での位置20〜
21間のＰ形Si不純物濃度分布は第19図のようになってい
る。P+層13はＰ形ウェル層12の抵抗を約２桁も小さく
し、ウェル層の電位の安定化を可能にしている。As a countermeasure against this problem, an element as shown in FIG. 18 has been conventionally known (see JP-A-53-138680). FIG. 18 is shows a light receiving portion cross-section of the solid-state imaging device, 11 is an N-type (impurity concentration 10 14 ~10 16 cm -3) Si substrate, 12 is P-type well layer (10 15 to 10 16 cm -3 ) and 13 are high-concentration P-type layers (P
+ Layers, 10 16 to 10 19 cm -3 ). Reference numerals 14 and 15 are high-concentration P-type layers for taking out electrodes of the P-type well layer. A region 16 is a light receiving region in which pixels each including a photodiode 17, a gate 18 of a vertical switch MOS and a drain 19 of the vertical switch MOS are two-dimensionally arranged. Position 20 in the depth direction shown
The P-type Si impurity concentration distribution between 21 is as shown in FIG. The P + layer 13 reduces the resistance of the P-type well layer 12 by about two orders of magnitude and enables the potential of the well layer to be stabilized.
しかしながら、この構造では、ホトダイオード17の下
部にあるウェル内で光により発生した電荷の一部は横方
向に拡散し高濃度Ｐ形層13のためにSi基板11には流れず
効率良くドレイン19に流入し、その結果、スメア等の疑
似信号が発生する。すなわち、基板11内の不純物等の形
状を変化させることによりウェル層の電位の安定化を行
うと、上述のように、新らたにスメア等の疑似信号が発
生するという副作用があった。However, in this structure, some of the charges generated by light in the well below the photodiode 17 are laterally diffused and do not flow to the Si substrate 11 due to the high-concentration P-type layer 13 and efficiently flow to the drain 19. Inflow, and as a result, a pseudo signal such as smear is generated. That is, if the potential of the well layer is stabilized by changing the shape of impurities or the like in the substrate 11, there is a side effect that a pseudo signal such as smear is newly generated as described above.
２次元固体撮像素子はＮ形Si基板上のＰ形ウェル層内
にホトダイオードアレーを形成し、このＰ形ウェル層の
電極はアレー周辺で取り出される。このため、アレー内
部のウェル電位は、ウェル層抵抗とウェル・基板間容量
との時定数で外部ウェル電極電位に固定される。現在、
この時定数が信号の読み出し時間に対して無視できず、
駆動用の諸パルスによりにせ信号や誤動作が発生してい
る。にせ信号等の発生原因である上記の時定数を小さく
するために、従来技術では、例えば前述のようにウェル
層下に低抵抗の高濃度不純物層を形成する等の方法をと
っていたが、この方法ではスメア等の疑似信号等が発生
するという問題点があった。The two-dimensional solid-state imaging device forms a photodiode array in a P-type well layer on an N-type Si substrate, and the electrodes of this P-type well layer are taken out around the array. Therefore, the well potential inside the array is fixed to the external well electrode potential by the time constant of the well layer resistance and the well-substrate capacitance. Current,
This time constant cannot be ignored for the signal readout time,
False pulses and malfunctions are occurring due to various driving pulses. In order to reduce the above-mentioned time constant, which is a cause of false signals, in the conventional technique, a method of forming a low-concentration high-concentration impurity layer under the well layer, for example, was used as described above. This method has a problem that a pseudo signal such as smear is generated.
本発明は従来技術での上記した問題点を解決しようと
するもので、本発明の目的は、ウェル層を含む基板内の
構造を変化させずに、にせ信号等の発生原因である上述
の時定数を低下することのできる固体撮像素子を提供す
ることにある。The present invention is intended to solve the above-mentioned problems in the prior art, and an object of the present invention is to solve the above-mentioned problems that cause the generation of false signals without changing the structure in the substrate including the well layer. An object of the present invention is to provide a solid-state imaging device that can reduce the constant.
上記問題点を解決するために、本発明の固体撮像押出
は、半導体基板上のウェル層内に形成した光電変換素
子、該光電変換素子同士を電気的に分離するチャネルス
トッパ及びスイッチ素子から成る画素のアレーと、この
画素のアレーを走査する水平及び垂直走査素子を有する
固体撮像素子において、前記ウェル層に電圧を印加し、
かつ、前記ウェル層と導通をとるための、前記チャネル
ストッパとは別体の電極が前記アレー内に設けられてい
ることを特徴とする。In order to solve the above problems, the solid-state imaging extrusion of the present invention is a pixel including a photoelectric conversion element formed in a well layer on a semiconductor substrate, a channel stopper for electrically separating the photoelectric conversion elements and a switching element. And a solid-state imaging device having horizontal and vertical scanning elements for scanning the array of pixels, applying a voltage to the well layer,
Moreover, an electrode separate from the channel stopper for establishing electrical connection with the well layer is provided in the array.
第20図に、絶縁ゲート型電界効果トランジスタ（以下
MOSFETと略す）を用いた従来の固体撮像素子の要部回路
図を示す。この素子の動作原理を概説する。まず、垂直
走査回路31により垂直走査線36が選択され、垂直MOSト
ランジスタスイッチ34をオン状態にして、画素33に貯え
られていた信号電荷を垂直信号線37に転送する。次に水
平走査回路32により水平走査線30が選択され、水平MOS
トランジスタスイッチ35をオン状態にして、垂直信号線
37に蓄積されていた信号電荷を水平信号線38に転送し、
出力端39より外部へ読み出す。なお、40は出力抵抗、41
はビデオ電源である。破線で囲んだ42は一画素を示す。Figure 20 shows an insulated gate field effect transistor (hereinafter
FIG. 3 is a circuit diagram of a main part of a conventional solid-state image sensor using a MOSFET). The operating principle of this device will be outlined. First, the vertical scanning line 36 is selected by the vertical scanning circuit 31, the vertical MOS transistor switch 34 is turned on, and the signal charge stored in the pixel 33 is transferred to the vertical signal line 37. Next, the horizontal scanning circuit 32 selects the horizontal scanning line 30,
Turn on the transistor switch 35 to turn on the vertical signal line.
Transfer the signal charge accumulated in 37 to the horizontal signal line 38,
Read out from output terminal 39. 40 is the output resistance, 41
Is a video power supply. 42 surrounded by a broken line indicates one pixel.
この画素部分は、第18図に受光部断面を示したよう
に、Ｎ形Si基板上のＰ形ウェル層内にホトダイオードア
レーを形成し、そして、従来はこのＰ形ウェル層の電極
は、アレー周辺から取り出して、外部ウェル電極電位に
固定する構成であったので、前述したように、ウェル変
動に伴なうにせ信号の発生などの問題点を生じていた。This pixel portion forms a photodiode array in a P-type well layer on an N-type Si substrate as shown in the cross section of the light receiving portion in FIG. 18, and conventionally, the electrodes of this P-type well layer are arrayed. Since the structure is such that it is taken out from the periphery and fixed to the potential of the external well electrode, as described above, there are problems such as generation of a false signal due to well variation.
これに対し、本発明では、ホトダイオードアレー内に
ウェル電極を設ける構成であるので、ウェル変動に伴な
うにせ信号の発生が抑えられ、しかも、基板構造を変え
ることなく実現することができる。On the other hand, in the present invention, since the well electrode is provided in the photodiode array, the generation of a signal due to the well variation can be suppressed, and it can be realized without changing the substrate structure.
第１図に本発明の一実施例の平面レイアウト図を示
す。これは、第20図の中から一画素42を抜き出し、それ
に本発明を適用したものである。垂直走査線46、垂直信
号線45、開口部48およびアクティブ領域43によって画素
を構成する点は従来と同じであるが、本実施例では、各
画素ごとにウェル電極44と、その電位をウェル電位に固
定するための配線47がさらに付加される。なお、43〜47
は各々、n+拡散層（斜線部）、一層アルミニウム（Al）
とウェル層とのコンタクト、二層Al、多結晶Siゲートを
示している。本実施例によれば、画素ごとにウェル電極
44を設けることにより、基板構造を変えることなくウェ
ル変動に伴なう疑似信号の発生を抑制することができ
る。FIG. 1 shows a plan layout view of an embodiment of the present invention. This is one pixel 42 extracted from FIG. 20 and the present invention is applied to it. The pixel is constituted by the vertical scanning line 46, the vertical signal line 45, the opening 48 and the active region 43, which is the same as the conventional one, but in the present embodiment, the well electrode 44 for each pixel and its potential are set to the well potential. Wiring 47 for fixing to is further added. 43-47
Are n + diffusion layer (hatched area) and aluminum (Al) layer
And the contact with the well layer, a two-layer Al, and a polycrystalline Si gate. According to this embodiment, a well electrode is provided for each pixel.
By providing 44, it is possible to suppress the generation of a pseudo signal accompanying the well variation without changing the substrate structure.
第２図に本発明の他の実施例平面レイアウト図を示
す。本実施例が第１図実施例と異なる点は、ウェル電極
51およびその電位をウェル電位に固定するための配線52
を遮光部に設けている点にある。本実施例によれば、ア
クティブ領域49、開口部50を変化させることなく、した
がって画素の感度を変化させることなく、画素ごとにウ
ェル電極を設けることができ、ウェル変動に伴なうにせ
信号の発生を抑圧することができる。FIG. 2 shows a plan layout view of another embodiment of the present invention. This embodiment is different from the embodiment of FIG. 1 in that well electrodes
51 and wiring 52 for fixing the potential to the well potential
Is provided in the light shielding part. According to this embodiment, it is possible to provide a well electrode for each pixel without changing the active region 49 and the opening 50, and thus without changing the sensitivity of the pixel. Occurrence can be suppressed.
本発明の他の実施例を第３図を用いて説明する。これ
は、一画素を例にとりその断面図を示したものである。
なお、第３図は第１図のA-A′断面図に相当する。第３
図において、54はＮ形基板、53はＰ形ウェル層、55はホ
トダイオード、56は受光部、57は遮光部、58はＰ形層、
59はウェル電極、60はチャネルストッパ、61は走査線・
信号線部、62は層間絶縁膜をそれぞれ示す。本実施例の
特徴は、ホトダイオード55上の全面にｐ形ウェル層53よ
導通したｐ形層58を設けることにより、受光部56表面よ
り、遮光Alやシリサイドやメタルで形成されるウェル電
極59をとったところにある。本実施例によれば、受光部
56端でウェル電極をとることにより、開口部面積をあま
り狭めることなく、ウェル変動に伴なうにせ信号の発生
を抑圧することができ、また、受光部56表面にＰ形層58
を設けたことによる新らたな疑似信号の発生もない。Another embodiment of the present invention will be described with reference to FIG. This is a cross-sectional view of one pixel as an example.
Note that FIG. 3 corresponds to the AA ′ sectional view of FIG. Third
In the figure, 54 is an N type substrate, 53 is a P type well layer, 55 is a photodiode, 56 is a light receiving part, 57 is a light shielding part, 58 is a P type layer,
59 is a well electrode, 60 is a channel stopper, 61 is a scanning line,
A signal line portion and 62 are interlayer insulating films, respectively. The feature of this embodiment is that by providing the p-type layer 58 which is electrically connected to the p-type well layer 53 on the entire surface of the photodiode 55, the well electrode 59 formed of light-shielding Al, silicide or metal is formed from the surface of the light receiving portion 56. It's in the place I took it. According to this embodiment, the light receiving unit
By forming the well electrode at the end of 56, it is possible to suppress the generation of a spurious signal due to the well variation without reducing the area of the opening so much, and the P-type layer 58 is formed on the surface of the light receiving portion 56.
There is no generation of a new pseudo signal due to the provision of.
第４図に本発明の他の実施例断面図を示す。なお、第
４図は第１図のA-A′断面図に相当する。第４図が第３
図と異なるところは、遮光Alやシリサイドやメタル等63
に接続された、薄い多結晶SiやシリサイドあるいはITO
（インジュウム テイン オキサイド）などで形成され
る透明電極64により、受光部56の周辺の一部でウェル電
極をとったところにある。本実施例によれば、透明電極
64で受光部56上にウェル電極をとることにより、ほとん
ど入射光の減衰なくウェル変動に伴なうにせ信号の発生
を抑圧することができる。また、受光部56表面上にＰ形
層58を設けたことによる新らたな疑似信号の発生もな
い。FIG. 4 shows a sectional view of another embodiment of the present invention. Note that FIG. 4 corresponds to the AA ′ sectional view of FIG. Figure 4 is third
The difference from the figure is that light-shielding Al, silicide, metal, etc. 63
Thin polycrystalline Si or silicide or ITO connected to
The well electrode is provided at a part of the periphery of the light receiving portion 56 by the transparent electrode 64 formed of (indium tein oxide) or the like. According to this embodiment, the transparent electrode
By forming the well electrode on the light receiving portion 56 at 64, it is possible to suppress the generation of the spurious signal due to the well fluctuation with almost no attenuation of the incident light. Further, no new pseudo signal is generated due to the P-type layer 58 provided on the surface of the light receiving portion 56.
第５図に本発明の他の実施例断面図を示す。なお、第
５図は第６図のB-B′断面図に相当する。本実施例が第
４図の実施例と異なるところは、ウェル電極65を受光部
56の全周縁部でとったことにある。本実施例によれば、
ウェル電極65を受光部56の周辺でとることにより、第４
図実施例の場合よりさらに入射光の減衰をなくすことが
でき、ウェル変動に伴なうにせ信号の発生を抑圧するこ
とができる。FIG. 5 shows a sectional view of another embodiment of the present invention. Note that FIG. 5 corresponds to the BB ′ sectional view of FIG. 6. The difference of this embodiment from the embodiment of FIG.
It was taken on all 56 edges. According to the present embodiment,
By taking the well electrode 65 around the light receiving portion 56, the fourth
Attenuation of incident light can be further eliminated as compared with the case of the illustrated embodiment, and generation of spurious signals due to well fluctuation can be suppressed.
本発明の他の実施例を第６図を用いて説明する。第６
図は第17図の中から一画素42を抜き出し、それに本発明
を適用したものの平面図である。本実施例が第１図、第
２図の実施例と異なるところは、ウェル電極およびその
配線66が受光部68を除く中抜きパターンとなっているこ
とにある。本実施例によれば、ウェル電極およびその配
線66を中抜きパターンとすることによりウェル配線の抵
抗を下げることができる。また、ウェル電極を各画素ご
とに設けたことでウェル変動に伴なうにせ信号の発生を
抑圧することができる。なお、67は走査線・信号線部で
ある。Another embodiment of the present invention will be described with reference to FIG. Sixth
The drawing is a plan view of one pixel 42 extracted from FIG. 17 and the present invention applied thereto. The present embodiment is different from the embodiments of FIGS. 1 and 2 in that the well electrode and its wiring 66 have a hollow pattern except for the light receiving portion 68. According to the present embodiment, the resistance of the well wiring can be reduced by forming the well electrode and the wiring 66 thereof in the hollow pattern. Further, by providing the well electrode for each pixel, it is possible to suppress the generation of the spurious signal due to the well variation. Reference numeral 67 is a scanning line / signal line section.
本発明の他の実施例を、一画素分の平面図として第７
図に示す。本実施例が第４図実施例と異なるところは、
ウェル電極の配線69が全ての走査線・信号線部67上にあ
ることである。本実施例によれば、ウェル電極の配線69
をメッシュ状に走らせたことにより、ウェル電極の配線
69の抵抗を下げることができる。また、各画素ごとにウ
ェル電極が設けられたことで、他の実施例の場合と同様
に、ウェル変動に伴なうにせ信号の発生を抑圧すること
ができる。なお、70は薄い多結晶Siやシリサイドあるい
はITO等の透明電極である。Another embodiment of the present invention will be described in a plan view of one pixel.
Shown in the figure. This embodiment is different from the embodiment shown in FIG. 4 in that
That is, the wiring 69 of the well electrode is provided on all the scanning line / signal line portions 67. According to the present embodiment, the well electrode wiring 69
Wiring the well electrodes by running the
69 resistance can be reduced. Further, since the well electrode is provided for each pixel, it is possible to suppress the generation of the spurious signal due to the well variation, as in the other embodiments. Reference numeral 70 is a transparent electrode such as thin polycrystalline Si, silicide, or ITO.
本発明の他の実施例を第８図、第９図を用いて説明す
る。第８図は特開昭59-144278号公報に示されているMOS
形固体撮像素子の回路図である。第８図回路は次のよう
に動作する。まず、垂直走査回路71により垂直走査線76
が選択され、垂直MOSトランジスタスイッチ74をオン状
態にする。次いで、水平走査回路72により水平走査線77
が選択され、水平MOSトランジスタスイッチ75をオン状
態にし、画素73に貯えられていた信号電荷を水平信号線
78、垂直信号線79、プリアンプ82を経て出力83へ読み出
す。80は出力抵抗、81はビデオ電源、84はインターレー
ス・スイッチである。Another embodiment of the present invention will be described with reference to FIGS. FIG. 8 shows a MOS disclosed in JP-A-59-144278.
It is a circuit diagram of a solid-state image sensor. The circuit of FIG. 8 operates as follows. First, the vertical scanning circuit 71
Is selected to turn on the vertical MOS transistor switch 74. Then, the horizontal scanning circuit 72 causes the horizontal scanning line 77.
Is selected, the horizontal MOS transistor switch 75 is turned on, and the signal charge stored in the pixel 73 is transferred to the horizontal signal line.
Read out to output 83 via 78, vertical signal line 79 and preamplifier 82. 80 is an output resistance, 81 is a video power supply, and 84 is an interlace switch.
第８図従来回路の一画素を例にとり、本発明を適用し
た実施例平面図が第９図である。本実施例の場合も第１
図と同じく、画素ごとにウェル電極88を設けることによ
り、基板構造を変えることなくウェル変動に伴なうにせ
信号の発生を抑圧することができる。なお、86はウェル
電極の配線、87はn+拡散層、85は走査線・信号線部を示
している。第８図従来回路のMOS形固体撮像素子にも、
第３〜７図に示した実施例構成を、全く同様に適用する
ことができる。FIG. 8 is a plan view of an embodiment to which the present invention is applied, taking FIG. 9 as an example of one pixel of a conventional circuit. Also in the case of this embodiment, the first
As in the figure, by providing the well electrode 88 for each pixel, it is possible to suppress the generation of the spurious signal due to the well variation without changing the substrate structure. Reference numeral 86 is a well electrode wiring, 87 is an n + diffusion layer, and 85 is a scanning line / signal line portion. Fig. 8 For MOS type solid-state image sensor of conventional circuit,
The configuration of the embodiment shown in FIGS. 3 to 7 can be applied in exactly the same manner.
本発明はCCD（Charge Coupled Device）形固体撮像素
子にも勿論適用することができる。第10図は従来のCCD
形固体撮像素子の一回路例を示したものである。ここ
で、89はホトダイオード、90は読出し用MOSトランジス
タスイッチ、91は垂直走査線、92は垂直CCDシフトレジ
スタ、93は出力アンプ、94は水平CCDシフトレジスタ、9
5は画素、矢印は信号電荷の転送方向を示している。第1
0図に示す従来のCCD形固体撮像素子に本発明に適用した
実施例を第11図に示す。これは、一画素を例にとりその
平面レイアウト図を示したものである。ここで、96はウ
ェル電極、97はアクティブ領域、98は垂直CCDシフトレ
ジスタ、99は読出し用MOSトランジスタスイッチ、100は
ウェル電極の配線、101はホトダイオードを示してい
る。本実施例の場合も第１図の場合と同様、画素ごとに
ウェル電極96を設けることにより基板構造を変えること
なく、ウェル変動に伴なうにせ信号の発生を抑圧するこ
とができる。The present invention can of course be applied to a CCD (Charge Coupled Device) type solid-state imaging device. Figure 10 shows a conventional CCD
1 shows an example of a circuit of a solid-state image sensor. Here, 89 is a photodiode, 90 is a read MOS transistor switch, 91 is a vertical scanning line, 92 is a vertical CCD shift register, 93 is an output amplifier, 94 is a horizontal CCD shift register, and 9 is a horizontal CCD shift register.
Reference numeral 5 indicates pixels, and arrows indicate the signal charge transfer direction. First
FIG. 11 shows an embodiment in which the present invention is applied to the conventional CCD type solid-state imaging device shown in FIG. This is a plan layout view of one pixel as an example. Here, 96 is a well electrode, 97 is an active region, 98 is a vertical CCD shift register, 99 is a read MOS transistor switch, 100 is a well electrode wiring, and 101 is a photodiode. In the case of the present embodiment as well, as in the case of FIG. 1, by providing the well electrode 96 for each pixel, it is possible to suppress the generation of spurious signals due to well variation without changing the substrate structure.
本発明の他の実施例を、第12図、第13図、第14図に断
面図で示す。なお、第12、14図は第６図のB-B′断面図
に相当し、第13図は第７図のC-C′断面図に相当する。
第12〜14図実施例の場合も第３〜５図の場合と同様、開
口をほとんど犠牲にすることなく、ウェル変動に伴なう
にせ信号の発生を抑圧することができる。また受光部56
表面にＰ形層58を設けたことによる新らたな疑似信号の
発生もない。ここで、102はCCDチャネル、103はチャネ
ルストッパ、104は転送ゲートである。Another embodiment of the present invention is shown in a sectional view in FIG. 12, FIG. 13 and FIG. 12 and 14 correspond to the BB 'sectional view of FIG. 6, and FIG. 13 corresponds to the CC' sectional view of FIG.
In the case of the embodiment shown in FIGS. 12 to 14, as in the case of FIGS. 3 to 5, it is possible to suppress the generation of the false signal due to the well variation, without sacrificing the aperture. Also the light receiving part 56
There is no generation of a new pseudo signal due to the provision of the P-type layer 58 on the surface. Here, 102 is a CCD channel, 103 is a channel stopper, and 104 is a transfer gate.
第10図に示したCCD形固体撮像素子にも、第６図、第
７図に示す本発明実施例を全く同様に適用することがで
きる。The embodiment of the present invention shown in FIGS. 6 and 7 can be applied to the CCD solid-state image pickup device shown in FIG. 10 in exactly the same manner.
今まではウェル電極を各画素ごとに設ける場合につい
て述べてきたが、ウェル電極を何画素かごとに設ける場
合についても全く同じ理由で基板構造を変えることなく
ウェル変動に伴なうにせ信号の発生を抑圧することがで
きる。たとえば第１図に示す本発明の一実施例を２画素
ごとに適用した実施例平面図を第15図に示す。ここで、
110〜114は各々、n+拡散層（斜線部）、ウェル層とのコ
ンタクト、一層Al、多結晶Siゲート、二層Alを示してい
る。なお、115、116は開口部である。Up to now, the case where the well electrode is provided for each pixel has been described. However, when the well electrode is provided for each pixel, the generation of the spurious signal accompanying the well change without changing the substrate structure is performed for exactly the same reason. Can be suppressed. For example, FIG. 15 shows a plan view of an embodiment in which one embodiment of the present invention shown in FIG. 1 is applied every two pixels. here,
Reference numerals 110 to 114 respectively indicate an n + diffusion layer (hatched portion), a contact with a well layer, a single-layer Al, a polycrystalline Si gate, and a double-layer Al. Note that 115 and 116 are openings.
第15図に示す本発明の実施例では２画素ごとにウェル
電極を設けた場合について述べたが、任意の画素ごとあ
るいは任意の画素にウェル電極を設けた場合でも基板構
造を変えることなくウェル変動に伴なうにせ信号の発生
を抑圧することができる。また、第２〜７、９、11〜14
図に示す本発明の一実施例を任意の画素ごとあるいは任
意の画素に適用した場合も同様にウェル変動に伴なうに
せ信号の発生を抑圧することができる。In the embodiment of the present invention shown in FIG. 15, the case where the well electrode is provided for every two pixels has been described. However, even if the well electrode is provided for any pixel or for any pixel, the well variation is performed without changing the substrate structure. Therefore, it is possible to suppress the generation of a false signal. Also, 2nd-7th, 9th, 11th-14th
Even when the embodiment of the present invention shown in the drawing is applied to any pixel or to any pixel, it is possible to suppress the generation of the spurious signal due to the well variation.
本発明の他の実施例を第16図、第17図に示す。本実施
例が第１図実施例と異なる点は、カラーフィルターピッ
チごとにウェル電極111を設けている点にある。第16図
において例えば画素117〜120上に各々ホワイト（全て透
過）、グリーン、シアン（ブルーとグリーン透過）、イ
エロー（レッドとグリーン透過）のカラーフィルターが
設けられており、また第17図において例えば画素121〜1
26上に各々、レッド、ブルー、グリーン、レッド、ブル
ー、グリーンのカラーフィルターが設けられている。カ
ラー用固体撮像素子においてはカラーフィルターピッチ
ごと、たとえば第16図では４画素また第17図では３画素
ごとに出力信号を出すため、ウェル電極をもつ画素とも
たない画素と２種類の画素をもつことによる画素の不均
一性にもとづくにせ信号を除くことができる。またこの
場合も基板構造を変えることなくウェル変動に伴なうに
せ信号の発生を抑圧することができる。なお第16図、第
17図ではカラーフィルターピッチごとに１個のウェル電
極を設けてある場合を示したが、複数個のウェル電極が
設けられていてもよい。また、第２〜７、９、11〜14図
に示す本発明の一実施例をカラーフィルターピッチごと
の画素に適用した場合も同様に、画素の不均一性にもと
づくにせ信号の発生を抑えると共にウェル変動に伴なう
にせ信号を除くことができる。Another embodiment of the present invention is shown in FIGS. The present embodiment differs from the embodiment of FIG. 1 in that well electrodes 111 are provided for each color filter pitch. In FIG. 16, for example, white (all transparent), green, cyan (blue and green transparent), yellow (red and green transparent) color filters are provided on the pixels 117 to 120, respectively, and in FIG. Pixels 121-1
On each of the 26, color filters of red, blue, green, red, blue and green are provided. The solid-state image sensor for color outputs an output signal for each color filter pitch, for example, every 4 pixels in FIG. 16 or every 3 pixels in FIG. False signals can be eliminated based on the resulting pixel non-uniformity. Also in this case, it is possible to suppress the generation of the spurious signal due to the well variation without changing the substrate structure. Fig. 16 and
Although FIG. 17 shows the case where one well electrode is provided for each color filter pitch, a plurality of well electrodes may be provided. Similarly, when the embodiment of the present invention shown in FIGS. 2 to 7, 9 and 11 to 14 is applied to the pixels for each color filter pitch, the signal generation is suppressed based on the non-uniformity of the pixels. False signals associated with well variation can be eliminated.
本発明によれば、画素アレー内にウェル電極を設ける
構成としたことにより、従来の画素アレー周辺部だけに
ウェル電極を設ける場合に比べて、基板構造を変えるこ
となくウェル変動に伴なうにせ信号の発生を抑えること
ができ、また新らたな疑似信号の発生を防止することが
できる。According to the present invention, since the well electrode is provided in the pixel array, the well electrode can be provided without changing the substrate structure as compared with the conventional case where the well electrode is provided only in the peripheral portion of the pixel array. It is possible to suppress the generation of signals and prevent the generation of new pseudo signals.
第１図、第２図、第６図、第７図、第９図、第11図はそ
れぞれ本発明の実施例を示す平面レイアウト図、第３
図、第４図、第５図、第12図、第13図、第14図、第15
図、第16図、第17図はそれぞれ本発明の実施例を示す断
面図、第８図、第10図、第20図は従来の固体撮像素子の
回路図、第18図、第19図は従来技術の説明図である。 〈符号の説明〉 44、51、59、64、65、66、70、88、96……ウェル電極 47、52、63、69、86、100……ウェル電極の配線 53……Ｐ形ウェル層 58……Ｐ形層FIG. 1, FIG. 2, FIG. 6, FIG. 7, FIG. 9, and FIG. 11 are plan layout diagrams and third diagrams, respectively, showing an embodiment of the present invention.
Figure 4, Figure 5, Figure 5, Figure 12, Figure 13, Figure 14, Figure 15
FIGS. 16, 16 and 17 are cross-sectional views showing an embodiment of the present invention, FIGS. 8, 10, and 20 are circuit diagrams of a conventional solid-state image pickup device, and FIGS. 18 and 19 are respectively. It is explanatory drawing of a prior art. <Explanation of symbols> 44, 51, 59, 64, 65, 66, 70, 88, 96 ... Well electrodes 47, 52, 63, 69, 86, 100 ... Well electrode wiring 53 ... P-type well layer 58: P-type layer
Claims (9)
変換素子、該光電変換素子同士を電気的に分離するチャ
ネルストッパ及びスイッチ素子から成る画素のアレー
と、この画素のアレーを走査する水平及び垂直走査素子
を有する固体撮像素子において、前記ウェル層に電圧を
印加し、かつ、前記ウェル層と導通をとるための、前記
チャネルストッパとは別体の電極が前記アレー内に設け
られていることを特徴とする固体撮像素子。1. An array of pixels comprising a photoelectric conversion element formed in a well layer on a semiconductor substrate, a channel stopper and a switch element for electrically separating the photoelectric conversion elements from each other, and a horizontal array for scanning the array of pixels. In the solid-state imaging device having a vertical scanning element, an electrode separate from the channel stopper is provided in the array for applying a voltage to the well layer and establishing electrical connection with the well layer. A solid-state image sensor characterized by the above.
を特徴とする特許請求の範囲第１項記載の固体撮像素
子。2. The solid-state image pickup device according to claim 1, wherein the electrode is provided for each pixel.
カラーフィルターごとに設けられていることを特徴とす
る特許請求の範囲第１項記載の固体撮像素子。3. The solid-state image pickup device according to claim 1, wherein the electrode is provided for each set of color filters of a plurality of predetermined colors.
前記ウェル層に接続された不純物層を表面にもつ前記光
電変換素子上にあることを特徴とする特許請求の範囲第
１項記載の固体撮像素子。4. The photoelectric conversion device according to claim 1, wherein the electrode is on the photoelectric conversion element having an impurity layer of the same conductivity type as the well layer and connected to the well layer on a surface thereof. Solid-state image sensor.
から成り、前記ウェル層の表面に接触していることを特
徴とする特許請求の範囲第１項記載の固体撮像素子。5. The solid-state image pickup device according to claim 1, wherein the electrode and its wiring are made of a light-shielding conductive material and are in contact with the surface of the well layer.
徴とする特許請求の範囲第１項記載の固体撮像素子。6. The solid-state image pickup device according to claim 1, wherein the electrode is made of a transparent conductive material.
記ウェル層の表面に接触していることを特徴とする特許
請求の範囲第１項記載の固体撮像素子。7. The solid-state image pickup device according to claim 1, wherein the electrode is in contact with the surface of the well layer around the photoelectric conversion device.
素子を除く中抜きパターンとなっていることを特徴とす
る特許請求の範囲第１項記載の固体撮像素子。8. The solid-state imaging device according to claim 1, wherein the electrode and the wiring thereof have a hollow pattern excluding the photoelectric conversion element.
素子上にあることを特徴とする特許請求の範囲第１項記
載の固体撮像素子。9. The solid-state image sensor according to claim 1, wherein the wiring of the electrodes is on the horizontal and vertical scanning elements.
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|---|---|---|---|
| JP61048256A JPH0821704B2 (en) | 1986-03-07 | 1986-03-07 | Solid-state imaging device |
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|---|---|
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