JPH08203877A - Pattern formation - Google Patents

Pattern formation

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JPH08203877A
JPH08203877A JP1147595A JP1147595A JPH08203877A JP H08203877 A JPH08203877 A JP H08203877A JP 1147595 A JP1147595 A JP 1147595A JP 1147595 A JP1147595 A JP 1147595A JP H08203877 A JPH08203877 A JP H08203877A
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JP
Japan
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layer
pattern
resist
tin oxide
electron beam
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Withdrawn
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JP1147595A
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Japanese (ja)
Inventor
Toshio Ito
敏雄 伊東
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Oki Electric Industry Co Ltd
Original Assignee
Oki Electric Industry Co Ltd
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Publication date
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Withdrawn legal-status Critical Current

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  • Electron Beam Exposure (AREA)
  • Formation Of Insulating Films (AREA)
  • Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
  • Paints Or Removers (AREA)
  • Drying Of Semiconductors (AREA)

Abstract

PURPOSE: To prevent charge up due to electron beam lithography and deterioration of writing due to proximity effect. CONSTITUTION: A field oxide, a gate oxide 12 and polysilicon 13 are deposited on a silicon substrate 11 followed by deposition of microposit photoresist 14. It is then coated with a cyclohexane solution containing poly (di-t- butoxystanoxane) and 0.5mol% of triphenylsulfonium triphlate for molecular weight 281 expressed in terms of monomer unit thereof thus forming a resin layer 15. It is then heated and irradiated with UV-ray to form a tin oxide glass layer 16 followed by formation of an SAL 601 layer 17. Thereafter, a resist pattern 18 is formed by electron beam photolithography and the tin oxide glass layer 16 is etched to form an intermediate layer pattern 19. Finally, a lower layer pattern 14 is formed using the resist pattern 18 and the intermediate layer pattern 19 as a mask followed by formation of a gate electrode 21.

Description

【発明の詳細な説明】Detailed Description of the Invention

【0001】[0001]

【産業上の利用分野】本発明は、半導体装置などの製造
で用いられるリソグラフィ技術に関するものであり、特
に高精度な電子線リソグラフィを実現するためのパター
ン形成方法にに関するものである。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a lithography technique used in manufacturing semiconductor devices and the like, and more particularly to a pattern forming method for realizing highly accurate electron beam lithography.

【0002】[0002]

【従来の技術】従来、このような分野の技術としては、
例えば、次のような文献に記載されるものがあった。 文献;第40回応用物理学関係連合講演会講演予稿集、
1993年、矢野恵子他著、「アルカリ可溶性導電ポリ
マーを用いた帯電防止剤−化学増幅系レジストへの適
用」、P.555 近年、LSIの高集積化に伴い光リソグラフィの解像性
では対応ができなくなりつつあり、電子線リソグラフィ
に対する期待が高まってきている。周知のようにLSI
の高集積化、高速化とともに、被加工基板には高アスペ
クト比のパターンが形成されるようになってきている。
このため、レジスト層の膜厚は段差の平坦化が図れ、ま
た加工終了までレジスト層がマスクとして維持されるよ
うに厚くされる傾向がある。そのため、レジストの解像
力は低下し、単一のレジスト層では基板を所望どおり加
工することが難しくなりつつある。この問題を回避する
ため、電子線リソグラフィでは、必要に応じてレジスト
を3層レジストとする方法が用いられている。
2. Description of the Related Art Conventionally, techniques in such a field include:
For example, some documents were described in the following documents. Literature; Proceedings of the 40th Joint Lecture on Applied Physics,
1993, Keiko Yano et al., "Antistatic Agent Using Alkali-Soluble Conductive Polymer-Application to Chemically Amplified Resist," P. 555 In recent years, the resolution of optical lithography is becoming incompatible with the high integration of LSIs, and expectations for electron beam lithography are increasing. As is well known, LSI
With higher integration and higher speed, patterns having a high aspect ratio have been formed on a substrate to be processed.
For this reason, the film thickness of the resist layer tends to be flattened, and the resist layer tends to be thick enough to be maintained as a mask until the end of processing. Therefore, the resolution of the resist is lowered, and it is becoming difficult to process the substrate as desired with a single resist layer. In order to avoid this problem, electron beam lithography uses a method in which the resist is a three-layer resist, if necessary.

【0003】図2は、従来の3層レジスト層を示す図で
ある。図2に示すように、この3層レジスト層は、基板
1上の基板段差2の平坦化のための厚いポリマー層で形
成される下層3、下層3のエッチングマスクとしての薄
いシリコン酸化膜層で形成される中間層4、中間層4の
エッチングマスクとしての電子線レジスト層で形成され
る上層レジスト5とからなる。まず、電子線により露光
・現像することにより、上層レジスト5をパターニング
して、パターングしたこの上層レジスト5をマスクとし
て中間層4をパターングする。その後、上層レジスト
5、中間層4をマスクとして、下層3をパターニングし
て、さらに被加工基板1をパターニングする。しかし、
このように3層のレジスト構造を持つ厚い絶縁物層にお
いては荷電粒子である電子線を用いる描画では、電子線
の照射による絶縁物層がチャージアップする。このチャ
ージアップした電子によるクーロン力により電子線が曲
げられて、位置ずれを起こす。そのため、描画精度の劣
化が問題となる。このため、帯電防止層を付加するのが
一般的である。図3は、前記文献に記載された帯電防止
層を備えた従来の4層レジスト層を示す図である。図3
のように、水溶性の帯電性ポリマ層6を図2中の上層レ
ジスト5の上に塗布・形成することによって高精度の電
子線描画ができることが述べられている。
FIG. 2 is a diagram showing a conventional three-layer resist layer. As shown in FIG. 2, the three-layer resist layer is a lower layer 3 formed of a thick polymer layer for planarizing the substrate step 2 on the substrate 1, and a thin silicon oxide film layer as an etching mask for the lower layer 3. The intermediate layer 4 is formed, and the upper layer resist 5 is formed of an electron beam resist layer as an etching mask for the intermediate layer 4. First, the upper layer resist 5 is patterned by exposing and developing with an electron beam, and the intermediate layer 4 is patterned using the patterned upper layer resist 5 as a mask. Then, the lower layer 3 is patterned using the upper resist 5 and the intermediate layer 4 as a mask, and the substrate 1 to be processed is further patterned. But,
In such a thick insulating layer having a three-layered resist structure, in drawing using an electron beam which is a charged particle, the insulating layer is charged up by the irradiation of the electron beam. The electron beam is bent by the Coulomb force due to the charged-up electrons, causing a displacement. Therefore, deterioration of drawing accuracy becomes a problem. Therefore, it is general to add an antistatic layer. FIG. 3 is a diagram showing a conventional four-layer resist layer including the antistatic layer described in the above document. FIG.
As described above, by applying and forming the water-soluble chargeable polymer layer 6 on the upper layer resist 5 in FIG. 2, it is possible to perform highly accurate electron beam drawing.

【0004】[0004]

【発明が解決しようとする課題】しかしながら、従来の
パターン形成方法においては、次のような課題(a)〜
(c)があった。 (a)導電性ポリマ層6を上層の上に形成するために、
電子線の照射時に導電性ポリマ層6内における電子の散
乱(前方散乱)による近接効果のために、解像性が低下
するという問題点がある。 (b)上層レジスト5の種類によっては、導電性ポリマ
層6の塗布時に上層レジスト6のミキシングが起き、現
像特性が変化して、現像時に不具合が発生する可能性が
ある。 (c)上層レジスト5の種類によっては、描画後上層レ
ジスト5を現像する前に、該導電性ポリマ層6を剥離す
る工程が必要となり、工程数が増大するという問題点が
ある。
However, the conventional pattern forming method has the following problems (a) to (a).
There was (c). (A) In order to form the conductive polymer layer 6 on the upper layer,
There is a problem that the resolution is deteriorated due to the proximity effect due to the scattering of electrons (forward scattering) in the conductive polymer layer 6 when the electron beam is irradiated. (B) Depending on the type of the upper layer resist 5, mixing of the upper layer resist 6 may occur when the conductive polymer layer 6 is applied, the development characteristics may change, and a problem may occur during development. (C) Depending on the type of the upper layer resist 5, there is a problem that a step of peeling off the conductive polymer layer 6 is required after the drawing and before the development of the upper layer resist 5, resulting in an increase in the number of steps.

【0005】[0005]

【課題を解決するための手段】第1の発明のパターン形
成方法は、前記課題を解決するために、加工用基板上に
下層膜を形成する工程と、前記下層膜に塗布して、樹脂
層(例えば、ポリスタノキサンを含む)を形成する工程
と、前記樹脂層を硬化して、酸化スズガラス層を形成す
る工程とを施す。そして、上層レジスト膜を形成する工
程と、電子線リソグラフィにより、前記上層レジスト膜
をパターニングして、レジストパターンを形成する工程
と、前記レジストパターンをマスクとして、前記酸化ス
ズガラス層をパターングして、中間層パターンを形成す
る工程と、前記レジストパターン及び中間層パターンを
マスクとして、前記下層レジストをパターニングして、
下層レジストパターンを形成する工程とを施す。
In order to solve the above-mentioned problems, the pattern forming method of the first invention comprises a step of forming an underlayer film on a substrate for processing, and a resin layer applied to the underlayer film. A step of forming (for example, polystannoxane) and a step of curing the resin layer to form a tin oxide glass layer are performed. Then, a step of forming an upper layer resist film, a step of patterning the upper layer resist film by electron beam lithography to form a resist pattern, and a step of patterning the tin oxide glass layer using the resist pattern as a mask to form an intermediate layer. A step of forming a layer pattern, patterning the lower layer resist using the resist pattern and the intermediate layer pattern as a mask,
And a step of forming a lower layer resist pattern.

【0006】[0006]

【作用】第1の発明によれば、以上のようにパターン形
成方法を構成したので、下層膜上に樹脂層を形成した
後、この樹脂層を硬化して酸化スズガラス層を形成す
る。次に、上層レジスト膜を形成して、この上層レジス
トに電子線を照射する。酸化スズガラス層は導電性を有
するので、電子線の照射による帯電が防止される。それ
により、チャージアップによる位置ずれが防止される。
また、上層レジスト膜上には、何も形成されていないの
で電子が散乱することがないので、近接効果による解像
性が劣化することがない。従って、前記課題を解決でき
るのである。
According to the first aspect of the invention, since the pattern forming method is configured as described above, after the resin layer is formed on the lower layer film, the resin layer is cured to form the tin oxide glass layer. Next, an upper layer resist film is formed and the upper layer resist is irradiated with an electron beam. Since the tin oxide glass layer has conductivity, it is prevented from being charged by the electron beam irradiation. As a result, displacement due to charge-up is prevented.
Further, since nothing is formed on the upper resist film, electrons are not scattered, so that the resolution due to the proximity effect does not deteriorate. Therefore, the above problem can be solved.

【0007】[0007]

【実施例】図1(a)〜(h)は、本発明の実施例のパ
ターン形成方法を示す工程図である。本発明の実施例の
パターン形成方法が従来のパターン形成方法と異なる点
は、3層レジストにおける中間層を導電性を有する酸化
スズ系ガラス(組成としては、主に酸化スズからなり、
水素(H)が含まれる)としたことである。以下、図1
(a)〜(h)を参照しつつ本発明の実施例のパターン
形成方法の説明をする。 (1) 図1(a)の工程 シリコン基板11を素子間分離法により、図示しないフ
ィールド酸化膜を形成した後、熱酸化法によりゲート酸
化膜12を形成する。このゲート酸化膜12上に、CV
D法によりポリシリコン膜13を形成して、加工用基板
を用意する。その後、ポリシリコン膜13上に膜厚1.
5μmの熱硬貨させた下層膜としてマイクロポジットフ
ォトリジスト14(シプレー社製)を形成する。 (2) 図1(b)の工程 分子量2400、分子量分散1.2のポリ(ジ−t−ブ
トキシスタノキサン:(−Sn-O−)n と二つのOC4
9 との結合)と、これのモノマユニット換算の分子量
281に対し0.5mol%のトリフェニルスルホニウ
ムトリフレート(三つのベンゼン環とS+ CF3 SO3
との結合)を含むシクロヘキサノン溶液をスピンコーテ
ィングして、膜厚0.3μmの樹脂層15を形成する。
EXAMPLE FIGS. 1A to 1H are process diagrams showing a pattern forming method according to an example of the present invention. The point that the pattern forming method of the embodiment of the present invention is different from the conventional pattern forming method is that the intermediate layer in the three-layer resist has tin oxide-based glass (having a composition mainly consisting of tin oxide,
Hydrogen (H) is included). Below, Figure 1
The pattern forming method of the embodiment of the present invention will be described with reference to (a) to (h). (1) Step of FIG. 1A After forming a field oxide film (not shown) on the silicon substrate 11 by an element isolation method, a gate oxide film 12 is formed by a thermal oxidation method. CV is formed on the gate oxide film 12.
A polysilicon film 13 is formed by the D method, and a processing substrate is prepared. After that, a film thickness of 1.
A microposit photo resist 14 (manufactured by Shipley Co.) is formed as a lower layer film which is made of a 5 .mu.m hot coin. (2) Process of FIG. 1 (b) Poly (di-t-butoxystannoxane: (—Sn—O—) n having a molecular weight of 2400 and a molecular weight dispersion of 1.2 and two OC 4 s)
H 9 ) and 0.5 mol% of triphenylsulfonium triflate (monobenzene ring and S + CF 3 SO 3 ) based on its molecular weight 281 in terms of monomer units.
A cyclohexanone solution containing (bonding with) is spin-coated to form a resin layer 15 having a film thickness of 0.3 μm.

【0008】(3) 図1(c)の工程 150°Cに加熱しながら紫外線を照射して、樹脂層1
5を硬化(UVキュア)することにより酸化スズガラス
層16を形成する。この酸化スズガラス層16への化学
反応は、トリフェニルスルホニウムトリフレートを触媒
として、加熱することによりブトキシスタノキサンが酸
化スズガラス層16に変わる。 (4) 図1(d)の工程 上層レジスト膜として、膜厚0.4μmのSAL601
層(シプレー社製)17を形成する。この時、シリコン
基板11の周辺部には、SAL601層17は形成せ
ず、酸化スズガラス層16を露出した状態とする。 (5) 図1(e)の工程 加速電圧20kVの電子線を用いて、露光量10μC/
cm2 で高密度パターンを描画する。電子線の照射は、
電子銃の位置及びシリコン基板11を固定した状態で
は、電子を偏向することにより一定の幅のSAL601
層17の領域を照射する。そして、一定の幅の領域を照
射した後、シリコン基板11を一定の方向に走査して、
さらに電子線の照射を行う。このため、配線などの細長
い領域は、シリコン基板11の走査による繋ぎ目が接続
部として出来る。また、シリコン基板11の周辺部の露
出した酸化スズガラス層16に、電子線露光装置のシリ
コン基板11の支持部である金属の爪を当てて固定す
る。それにより、加速電圧により電子線が酸化スズガラ
ス層16に到達して、導電体である酸化スズガラス層1
6、接地電位となっている金属の爪を通って逃げて、チ
ャージアップが防止される。但し、酸化スズガラス層1
6が金属の爪に接触していなくても導電体である酸化ス
ズガラス層16内である程度は電子が拡散する。その
後、115°Cで2分間ベークした後、専用現像液で現
像して、純水でリンスを行い、レジストパターン18を
形成する。
(3) Step of FIG. 1 (c) The resin layer 1 is irradiated with ultraviolet rays while being heated to 150 ° C.
The tin oxide glass layer 16 is formed by curing 5 (UV curing). The chemical reaction of the tin oxide glass layer 16 changes the butoxystannoxane into the tin oxide glass layer 16 by heating with triphenylsulfonium triflate as a catalyst. (4) Step of FIG. 1D As the upper resist film, SAL601 having a film thickness of 0.4 μm is used.
A layer (made by Shipley) 17 is formed. At this time, the SAL601 layer 17 is not formed in the peripheral portion of the silicon substrate 11 and the tin oxide glass layer 16 is exposed. (5) Step of FIG. 1 (e) Using an electron beam with an acceleration voltage of 20 kV, the exposure dose is 10 μC /
Draw a high density pattern in cm 2 . The electron beam irradiation is
With the position of the electron gun and the silicon substrate 11 fixed, the SAL 601 having a constant width is deflected by deflecting the electrons.
The area of layer 17 is illuminated. Then, after irradiating a region having a constant width, the silicon substrate 11 is scanned in a constant direction,
Further, electron beam irradiation is performed. For this reason, in the long and narrow areas such as the wirings, the joints formed by the scanning of the silicon substrate 11 can be formed as the connecting portions. Further, the tin oxide glass layer 16 exposed at the peripheral portion of the silicon substrate 11 is fixed by applying a metal claw which is a supporting portion of the silicon substrate 11 of the electron beam exposure apparatus. Thereby, the electron beam reaches the tin oxide glass layer 16 by the acceleration voltage, and the tin oxide glass layer 1 which is a conductor is
6. Escape through the metal claw that is at ground potential, preventing charge-up. However, tin oxide glass layer 1
Even if 6 is not in contact with the metal nail, electrons diffuse to some extent in the tin oxide glass layer 16 which is a conductor. Then, after baking at 115 ° C. for 2 minutes, it is developed with a dedicated developing solution and rinsed with pure water to form a resist pattern 18.

【0009】(6) 図1(f)の工程 レジストパターン18をマスクとして、エッチングガス
としてCF3 /O2 =48/2sccm、ガス圧力1.
5Pa、電力密度0.12W/cm2 の条件で酸化スズ
ガラス層16をエッチングして、中間層パターン19を
形成する。 (7) 図1(g)の工程 レジストパターン18及び中間層パターン19をマスク
として、エッチングガスO2 50sccm、ガス圧力
1.0Pa、電力密度0.12W/cm2 の条件で下層
14をエッチングして、下層パーターン14を形成す
る。このパターンを走査線電子顕微鏡(SEM)で観察
したところ、0.3μmのラインとスペースの幅(以
下、L/S(Line and Space)と呼ぶ)を解像している
ことが確認された。 (8) 図1(h)の工程 レジストパターン18、中間層パターン19、下層パタ
ーン20をマスクとして、ポリシンコン膜14をエッチ
ングして、高密度なゲート電極21を形成する。その
後、レジストパターン18、中間層パターン19、下層
パターン20を除去する。すると、幅が0.3μmのゲ
ート電極21が形成される。
(6) Step of FIG. 1 (f) Using the resist pattern 18 as a mask, CF 3 / O 2 = 48/2 sccm as an etching gas and a gas pressure of 1.
The tin oxide glass layer 16 is etched under the conditions of 5 Pa and a power density of 0.12 W / cm 2 to form an intermediate layer pattern 19. (7) Step of FIG. 1G Using the resist pattern 18 and the intermediate layer pattern 19 as a mask, the lower layer 14 is etched under conditions of an etching gas O 2 of 50 sccm, a gas pressure of 1.0 Pa, and a power density of 0.12 W / cm 2. Thus, the lower layer pattern 14 is formed. When this pattern was observed with a scanning electron microscope (SEM), it was confirmed that a line and space width of 0.3 μm (hereinafter referred to as L / S (Line and Space)) was resolved. (8) Step of FIG. 1H The polysinccon film 14 is etched using the resist pattern 18, the intermediate layer pattern 19 and the lower layer pattern 20 as a mask to form a high density gate electrode 21. Then, the resist pattern 18, the intermediate layer pattern 19 and the lower layer pattern 20 are removed. Then, the gate electrode 21 having a width of 0.3 μm is formed.

【0010】以上のように、本実施例では、以下の利点
がある。電子線描画後の上層パターンを測長SEMで観
察したところ、0.5μmL/S領域でゲート電極21
のパターンの電子線照射の際のシリコン基板11の走査
による繋ぎ目の接続ずれ量は、0.02μmであった。
一方、同じプロセスでシリコン酸化膜を中間層とした場
合には、ゲート電極のパターンは接続しておらず、ズレ
量は1.1μmであった。これは、従来技術が持つ上層
の上に導電性ポリマ層を置くことによる電子の前方散乱
による解像度劣化という問題と中間層に絶縁体であるシ
リコン酸化膜を置くことによる描画時のチャージアップ
によって起こる描画位置ズレという問題が酸化スズ膜の
採用によって解決されたことによる。また、酸化スズ膜
に有機溶剤は不溶であるので、上層塗布時にミキシング
を起こすことはなく、現像特性が変化するようなことも
なかった。さらに、従来より用いられている3層レジス
トの中間層を酸化スズに置き換えるだけなので、工程数
は増加しない。また、この中間層をスピンコーティング
とUVキュアという簡便な方法により形成することがで
き、下層14から上層のレジスト17の形成までが、同
一のチャンバーで行うことができて簡便である。なお、
本発明は、上記実施例に限定されず種々の変形が可能で
ある。その変形例としては、例えば次のようなものがあ
る。本実施例では、ゲート電極のパターンの形成する方
法を示したが、ゲート電極のように電極あるいは配線パ
ターンだけでなく、コンタクホールを開口する場合にも
使用することができる。
As described above, this embodiment has the following advantages. When the upper layer pattern after electron beam drawing was observed with a length-measuring SEM, the gate electrode 21 was observed in the 0.5 μmL / S region.
The amount of connection shift at the joint due to the scanning of the silicon substrate 11 during the irradiation of the electron beam of the pattern was 0.02 μm.
On the other hand, when the silicon oxide film was used as the intermediate layer in the same process, the pattern of the gate electrode was not connected and the deviation amount was 1.1 μm. This is caused by the problem of resolution deterioration due to forward scattering of electrons by placing a conductive polymer layer on the upper layer of the prior art and charge-up at the time of drawing by placing a silicon oxide film as an insulator in the intermediate layer. This is because the problem of misalignment of the drawing position was solved by the adoption of the tin oxide film. Further, since the organic solvent is insoluble in the tin oxide film, mixing did not occur at the time of coating the upper layer, and the developing characteristics did not change. Furthermore, since the intermediate layer of the conventionally used three-layer resist is only replaced with tin oxide, the number of steps does not increase. Further, this intermediate layer can be formed by a simple method such as spin coating and UV curing, and the process from the lower layer 14 to the formation of the resist 17 of the upper layer can be performed in the same chamber, which is simple. In addition,
The present invention is not limited to the above embodiment, and various modifications can be made. The following are examples of such modifications. In this embodiment, the method of forming the pattern of the gate electrode has been described, but it can be used not only for the electrode or wiring pattern like the gate electrode, but also for opening contact holes.

【0011】[0011]

【発明の効果】以上詳細に説明したように、第1及び第
2の発明によれば、導電性のある酸化スズガラス層を中
間層としたので、電子線リソグラフィによるチャージア
ップ、電子の散乱を防止することができ、正確で高密度
なパターンを形成することができる。
As described in detail above, according to the first and second inventions, the conductive tin oxide glass layer is used as the intermediate layer, so that charge-up and electron scattering due to electron beam lithography are prevented. It is possible to form an accurate and high-density pattern.

【図面の簡単な説明】[Brief description of drawings]

【図1】本発明の実施例のパターン形成方法を示す工程
図である。
FIG. 1 is a process chart showing a pattern forming method according to an embodiment of the present invention.

【図2】従来の3層レジスト層を示す図である。FIG. 2 is a diagram showing a conventional three-layer resist layer.

【図3】従来の4層レジスト層を示す図である。FIG. 3 is a diagram showing a conventional four-layer resist layer.

【符号の説明】[Explanation of symbols]

11 シリコン基板 12 ゲート酸化膜 13 ポリシンコン膜 14 下層 15 樹脂層 16 酸化スズガラス層 17 レジスト 18 レジストパターン 19 中間層パターン 20 下層パターン 21 ゲート電極 11 Silicon Substrate 12 Gate Oxide Film 13 Polycincon Film 14 Lower Layer 15 Resin Layer 16 Tin Oxide Glass Layer 17 Resist 18 Resist Pattern 19 Intermediate Layer Pattern 20 Lower Layer Pattern 21 Gate Electrode

フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 FI 技術表示箇所 H01L 21/312 D H01L 21/30 561 Continuation of the front page (51) Int.Cl. 6 Identification code Office reference number FI Technical display location H01L 21/312 D H01L 21/30 561

Claims (2)

【特許請求の範囲】[Claims] 【請求項1】 加工用基板上に下層膜を形成する工程
と、 前記下層膜上に塗布して、樹脂層を形成する工程と、 前記樹脂層を硬化して、酸化スズガラス層を形成する工
程と、 前記酸化スズガラス層上に上層レジスト膜を形成する工
程と、 電子線リソグラフィにより、前記上層レジスト膜をパタ
ーニングして、レジストパターンを形成する工程と、 前記レジストパターンをマスクとして、前記酸化スズガ
ラス層をパターングして、中間層パターンを形成する工
程と、 前記レジストパターン及び中間層パターンをマスクとし
て、前記下層レジストをパターニングして、下層レジス
トパターンを形成する工程とを、 順に施すことを特徴とするパターン形成方法。
1. A step of forming an underlayer film on a processing substrate, a step of applying on the underlayer film to form a resin layer, and a step of curing the resin layer to form a tin oxide glass layer. A step of forming an upper layer resist film on the tin oxide glass layer, a step of patterning the upper layer resist film by electron beam lithography to form a resist pattern, and the tin oxide glass layer using the resist pattern as a mask. And forming an intermediate layer pattern, and using the resist pattern and the intermediate layer pattern as a mask, patterning the lower layer resist to form a lower layer resist pattern. Pattern formation method.
【請求項2】 前記樹脂層は、 ポリスタノキサンを含むことを特徴とする請求項1記載
のパターン形成方法。
2. The pattern forming method according to claim 1, wherein the resin layer contains polystannoxane.
JP1147595A 1995-01-27 1995-01-27 Pattern formation Withdrawn JPH08203877A (en)

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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005243681A (en) * 2004-02-24 2005-09-08 Tokyo Electron Ltd Film modifying method, film modifying apparatus and control method of amount of slimming
WO2008075599A1 (en) * 2006-12-18 2008-06-26 Tokyo Electron Limited Electron lithography method
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