JPH08162935A - Semiconductor device and semiconductor circuit - Google Patents
Semiconductor device and semiconductor circuitInfo
- Publication number
- JPH08162935A JPH08162935A JP33120794A JP33120794A JPH08162935A JP H08162935 A JPH08162935 A JP H08162935A JP 33120794 A JP33120794 A JP 33120794A JP 33120794 A JP33120794 A JP 33120794A JP H08162935 A JPH08162935 A JP H08162935A
- Authority
- JP
- Japan
- Prior art keywords
- source
- current
- terminal
- gate
- fet
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Electronic Switches (AREA)
Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は，電界効果トランジスタ
を単独、又は複数並列接続してなる半導体装置及び半導
体回路に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device and a semiconductor circuit in which field effect transistors are connected individually or in parallel.
【０００２】[0002]
【従来の技術】電界効果トランジスタ（以下ＦＥＴとい
う。）は比較的簡単な駆動回路で大きな電力を高周波で
スイッチングできるなどの理由から、負荷への電力を制
御する電力制御素子として用いられることが多い。単一
のＦＥＴチップでは所要の電力を扱えない場合には、図
４に示すように、例えば３つのＦＥＴチップ１〜３を単
一の基板上に搭載して並列接続してなるＦＥＴモジュー
ル１で負荷２への電力の制御を行う。このような一般的
なＦＥＴモジュール１は、主電流端子となるドレイン端
子Ｄとソース端子Ｓ，制御信号端子となるゲート端子Ｇ
とソース信号端子ＳG を有する。また、寄生振動を防止
するためにＦＥＴモジュール１の各ＦＥＴチップ１〜３
のゲート端子Ｇとゲート電極（図示せず）間それぞれに
直列に抵抗ＲG1、ＲG2、ＲG3を備えている。各ＦＥＴチ
ップのドレインは一緒にドレイン端子Ｄに接続され、ま
たソースは一緒にソース端子Ｓに接続される。実際のＦ
ＥＴモジュールでは、図示していないが、各ＦＥＴチッ
プのソース領域はソース電極パターン又はボンディング
ワイヤなどを通して一緒にソース端子Ｓに接続されてい
るので、比較的高い周波数では各ソース電流路に無視で
きない程度の浮遊インダクタンスＬ1 ，Ｌ2 ，Ｌ3 を有
すると共に、ソース電極間にもＬ4 ，Ｌ5 を有してい
る。ドレイン及びゲートについても同様であり、それぞ
れ浮遊インダクタンスを有するが、図示するのを省略し
ている。2. Description of the Related Art A field effect transistor (hereinafter referred to as FET) is often used as a power control element for controlling power to a load because it can switch a large power at a high frequency with a relatively simple driving circuit. . When a single FET chip cannot handle the required electric power, as shown in FIG. 4, for example, an FET module 1 in which three FET chips 1 to 3 are mounted on a single substrate and connected in parallel is used. The electric power to the load 2 is controlled. Such a general FET module 1 has a drain terminal D and a source terminal S which are main current terminals, and a gate terminal G which is a control signal terminal.
And source signal terminal S G. Further, in order to prevent parasitic vibration, each FET chip 1 to 3 of the FET module 1 is
The resistors R G1 , R G2 , and R G3 are provided in series between the gate terminal G and the gate electrode (not shown). The drains of each FET chip are connected together to the drain terminal D, and the sources are connected together to the source terminal S. Actual F
In the ET module, although not shown, the source region of each FET chip is connected to the source terminal S together through a source electrode pattern or a bonding wire, so that it cannot be ignored in each source current path at a relatively high frequency. In addition to having the stray inductances L 1 , L 2 , and L 3 , the source electrodes also have L 4 and L 5 . The same applies to the drain and the gate, each of which has a stray inductance, but is not shown.
【０００３】一般的に図４に示すような比較的大きな電
力を扱う電力制御回路では、制御パルス発生回路３から
の制御パルス信号で駆動される駆動回路４はＦＥＴモジ
ュール１のゲート端子Ｇとソース信号端子ＳG 間に至近
距離で接続されるのに対し、ソース端子Ｓが接続される
外部主電流配線Ｘは大きな電流を扱う関係で回路配置上
長くならざるを得ず、信号配線に比べて大きな浮遊イン
ダクタンスＬ6 をもつ上に、ゲート電流に比べてはるか
に大きなソース電流が流れることになる。このような回
路では、駆動回路４からの駆動信号によりＦＥＴモジュ
ール１がターンオンするとき、定常状態に至るまでドレ
イン電流ＩD はＦＥＴモジュール１及び回路のインダク
タンスによって直線的に増大する。このときゲート電流
ＩG は各ＦＥＴチップのゲートーソース間に形成される
キャパシタンスを充電する期間だけ流れる。そしてこの
直線的に増大するドレイン電流ＩD はソース電流ＩS と
なってソース端子Ｓから流れるのであるが、前記外部主
電流配線Ｘの浮遊インダクタンスＬ6 によって、そのイ
ンダクタンス値と増大するソース電流ＩS の時間変化分
（di/dt)とを乗じた電圧降下ＶL が生じる。この電圧降
下ＶL はゲート電流ＩG と信号路のインダクタンスとの
積に相当する電圧降下に比べて十分に大きく、かつ並列
に存在するので、それらの電圧降下が等しくなる程度ま
で、ソース電流からソース分流電流ＩSGが分流してソー
ス信号端子ＳG に流れる。したがって、ＦＥＴモジュー
ル１の信号路を流れる電流は、そのスイッチング時に本
来の駆動電流に加えてソース電流から分流したソース分
流電流ＩSGも流れることになる。しかしこのソース分流
電流ＩSGは、ソース電流がほぼ一定の定常状態に至る
と、浮遊インダクタンスＬ6 による電圧降下がほぼゼロ
になるので、やはりほぼゼロになる。特に単体のＦＥＴ
を並列接続した半導体回路では配線による浮遊インダク
タンスの影響が大きくなるため、このようなソース分流
電流ＩSGの増大が観察される。なお、５は主直流電源装
置、６は駆動用直流電源装置を示す。Generally, in a power control circuit that handles a relatively large amount of power as shown in FIG. 4, a drive circuit 4 driven by a control pulse signal from a control pulse generation circuit 3 has a gate terminal G and a source of an FET module 1. The external main current wiring X to which the source terminal S is connected is inevitably long in terms of circuit layout because it is connected to the signal terminals S G at a short distance, and therefore has to be long compared to the signal wiring. In addition to having a large stray inductance L 6 , a source current much larger than the gate current flows. In such a circuit, when the FET module 1 is turned on by the drive signal from the drive circuit 4, the drain current I D linearly increases due to the inductance of the FET module 1 and the circuit until a steady state is reached. At this time, the gate current I G flows only during a period of charging the capacitance formed between the gate and the source of each FET chip. The linearly increasing drain current I D becomes the source current I S and flows from the source terminal S. However, due to the stray inductance L 6 of the external main current wiring X, its inductance value and the increasing source current I A voltage drop VL is generated by multiplying the time change of S (di / dt). This voltage drop V L is sufficiently larger than the voltage drop corresponding to the product of the gate current I G and the inductance of the signal path, and since they exist in parallel, the voltage drop from the source current to the extent that they are equal. The source shunt current I SG is shunted and flows to the source signal terminal S G. Therefore, the current flowing through the signal path of the FET module 1 also flows through the source shunt current I SG shunted from the source current in addition to the original drive current at the time of switching. However, the source shunt current I SG also becomes almost zero when the source current reaches a substantially constant steady state because the voltage drop due to the stray inductance L 6 becomes almost zero. Especially a single FET
In the semiconductor circuit in which the two are connected in parallel, the influence of the stray inductance due to the wiring becomes large, and thus such an increase in the source shunt current I SG is observed. Reference numeral 5 indicates a main DC power supply device, and 6 indicates a driving DC power supply device.
【０００４】また、前述でも簡単に触れたが、並列接続
されたＦＥＴ１のソースとＦＥＴ２のソース間には浮遊
インダクタンスＬ4 が存在し、並列接続されたＦＥＴ２
のソースとＦＥＴ３のソース間には浮遊インダクタンス
Ｌ5 が存在する。特にそれぞれ単体のＦＥＴ１〜ＦＥＴ
３が並列接続される場合には、それらソース端子間を接
続する配線それぞれの浮遊インダクタンスＬ4 、Ｌ5 が
大きくなり、スイッチング時にこれら浮遊インダクタン
スＬ4 、Ｌ5 をソース電流が流れるためにその電圧降下
が増大し、この電圧降下が後述のような影響を与える。Further, as briefly mentioned above, there is a stray inductance L 4 between the sources of the FET1 and the FET2 connected in parallel, and the FET2 connected in parallel.
There is a stray inductance L 5 between the source of the FET and the source of the FET 3 . In particular, each FET1-FET
When 3 is connected in parallel, the stray inductances L 4 and L 5 of the wirings connecting the source terminals become large, and the source current flows through these stray inductances L 4 and L 5 during switching, so that the voltage The drop increases, and this voltage drop has an effect as described later.
【０００５】[0005]
【発明が解決しようとする課題】先ず、このような図４
に示す従来の半導体装置又は半導体回路では，ＦＥＴモ
ジュール１のスイッチング時には外部主電流配線Ｘの浮
遊インダクタンスＬ6 による電圧降下のために、ＦＥＴ
モジュール１の信号路には本来の駆動電流に加えてソー
ス電流から分流した電流も流れることになるので、信号
路のボンディングワイヤなどが加熱されて断線したり、
電力損失が大きくなるなどの第１の課題を有する。First of all, as shown in FIG.
In the conventional semiconductor device or semiconductor circuit shown in FIG. 1, when the FET module 1 is switched, the FET due to the voltage drop due to the stray inductance L 6 of the external main current wiring X
In addition to the original drive current, the current that is shunted from the source current also flows in the signal path of the module 1, so that the bonding wire or the like in the signal path is heated and disconnected.
There is a first problem such as a large power loss.
【０００６】また、配線の浮遊インダクタンスＬ4 、Ｌ
5 にはＦＥＴ２、ＦＥＴ３のゲート電流が流れると同時
に、ゲート電流よりも十分に大きなソース電流も流れる
ために、ソース電流と浮遊インダクタンスＬ4 、Ｌ5 に
起因する電圧降下の影響を受けることになる。つまり、
ＦＥＴ１のソースとＦＥＴ２のソースとの間には浮遊イ
ンダクタンスＬ4 とＦＥＴ１のソース電流の時間変化分
との積にほぼ等しい電圧降下が存在し、またＦＥＴ２の
ソースとＦＥＴ３のソースとの間には、浮遊インダクタ
ンスＬ5 とＦＥＴ１、ＦＥＴ２双方のソース電流の時間
変化分との積にほぼ等しい図示極性の電圧降下が存在す
ることになる。この結果、各ＦＥＴの特性及び浮遊イン
ダクタンスＬ1 〜Ｌ3 がほぼ同じであるとすると、ＦＥ
Ｔ１の実質的なゲート・ソース信号間電圧ＶGSが最も高
くなるので、ターンオンが最も遅れが小さく、次にＦＥ
Ｔ２で、ＦＥＴ３の実質的なゲート・ソース信号間電圧
ＶGSが最も低くなるので、ターンオンの遅れは最も大き
くなり、早くターンオンしたＦＥＴ１が最も大きな電流
を分担し、ＦＥＴ３の分担電流が最小になるという第２
の課題があった。このような問題点はＦＥＴの並列接続
個数が多くなればなるほど助長される。Further, the stray inductances L 4 and L of the wiring
At the same time that the gate currents of FET2 and FET3 flow through 5 , a source current that is sufficiently larger than the gate current also flows, so that it is affected by the voltage drop caused by the source current and the stray inductances L 4 and L 5. . That is,
Between the FET1 source and FET2 source of present substantially equal voltage drop to the product of the time variation of the source current of the stray inductance L 4 and FET1, also between the FET2 source and FET3 source of , The stray inductance L 5 and the time variation of the source currents of both FET1 and FET2 are approximately equal to the product of the voltage drop of the illustrated polarity. As a result, assuming that the characteristics of each FET and the stray inductances L 1 to L 3 are almost the same, FE
Since the substantial gate-source signal voltage V GS of T1 is the highest, turn-on has the smallest delay, and then FE
At T2, the effective gate-source signal voltage V GS of the FET3 becomes the lowest, so that the delay of turn-on becomes the largest, the FET1 which turned on earlier shares the largest current, and the sharing current of the FET3 becomes the smallest. Second
There was a problem. Such a problem is promoted as the number of FETs connected in parallel increases.
【０００７】したがって、本発明では，従来の半導体装
置及び半導体回路の欠点を除去し、信頼性の高い半導体
装置及び半導体回路素子をを提供することを主目的とし
ている。Therefore, the main object of the present invention is to provide a highly reliable semiconductor device and semiconductor circuit element by eliminating the defects of the conventional semiconductor device and semiconductor circuit.
【０００８】[0008]
【課題を解決するための手段】このような問題点を解決
するため、第１の発明では、主電流端子となるドレイン
端子とソース端子、制御信号端子となるゲート端子とソ
ース信号端子とを有する電界効果トランジスタを含む半
導体装置において、そのソース電極と前記ソース信号端
子との間に直列に抵抗手段を備えたことを特徴とする半
導体装置を提供するものである。In order to solve such a problem, the first invention has a drain terminal and a source terminal which are main current terminals, and a gate terminal and a source signal terminal which are control signal terminals. A semiconductor device including a field effect transistor, wherein a resistance means is provided in series between the source electrode and the source signal terminal.
【０００９】このような問題点を解決するため、第２の
発明では、電界効果トランジスタと、ゲート端子とソー
ス信号端子に駆動信号を与える駆動回路とを備えた半導
体回路において、前記ソース信号端子と前記駆動回路と
の間に抵抗手段を接続したことを特徴とする半導体回路
を提供するものである。In order to solve such a problem, in the second invention, a semiconductor circuit including a field effect transistor and a drive circuit for supplying a drive signal to a gate terminal and a source signal terminal is provided with the source signal terminal. The present invention provides a semiconductor circuit characterized in that a resistance means is connected to the drive circuit.
【００１０】[0010]
【実施例】図１により本発明に係る半導体装置及び半導
体回路の一実施例について説明を行う。図１において、
図４に示した記号と同一の記号は相当する部材を示すも
のとする。この半導体装置及び半導体回路ではＦＥＴチ
ップ１〜３の各ソース端子とソース信号端子ＳG との間
に抵抗ＲS1，ＲS2，ＲS3をそれぞれ備えたことを特徴と
している。抵抗ＲS1，ＲS2，及びＲS3は、前記第１の問
題点と第２の問題点の双方を解決するための手段であ
り、ＦＥＴチップがターンオン時に流れるソース電流Ｉ
S の増大分と浮遊インダクタンスＬ6 との積に等しい電
圧ＶL によって、ソース電流から分流してソース信号端
子に流れるソース分流電流ＩSGを制限するばかりでな
く、ソース電流による各ゲート電圧への影響を除去する
ことを可能にしている。DESCRIPTION OF THE PREFERRED EMBODIMENTS An embodiment of a semiconductor device and a semiconductor circuit according to the present invention will be described with reference to FIG. In FIG.
The same symbols as those shown in FIG. 4 indicate corresponding members. This semiconductor device and semiconductor circuit are characterized in that resistors R S1 , R S2 , and R S3 are provided between the source terminals of the FET chips 1 to 3 and the source signal terminal S G , respectively. The resistors R S1 , R S2 , and R S3 are means for solving both the first problem and the second problem, and the source current I flowing when the FET chip turns on.
The voltage V L equal to the product of the increase in S and the stray inductance L 6 not only limits the source shunt current I SG that is shunted from the source current and flows to the source signal terminal, but also reduces the source current to each gate voltage. It is possible to remove the influence.
【００１１】抵抗ＲS1，ＲS2，及びＲS3は、浮遊インダ
クタンスＬ6 を有する外部主電流配線Ｘに対していずれ
も並列に配置されており、各ソース電流が分流してソー
ス信号端子ＳG に流れるのを制限する。それぞれのゲー
ト電流ＩG はドレイン電流又はソース電流に比べて十分
に小さいので、これら抵抗ＲS1，ＲS2，及びＲS3をそれ
ぞれの信号路に接続してもそれらのゲート電流ＩG によ
る電圧降下は小さく、その電圧降下の影響はほぼ無視で
きる。また、ＦＥＴチップ１のゲート電流ＩGは浮遊イ
ンダクタンスＬ1 と抵抗ＲS1を通してソース信号端子Ｓ
G に流れ、ＦＥＴチップ２のゲート電流ＩG は浮遊イン
ダクタンスＬ2 と抵抗ＲS2を通してソース信号端子ＳG
に流れ、またＦＥＴチップ３のゲート電流ＩG は浮遊イ
ンダクタンスＬ3 と抵抗ＲS3を通してソース信号端子Ｓ
G に流れる。このようにＦＥＴチップ２、ＦＥＴチップ
３それぞれのゲート電流ＩG は浮遊インダクタンス
Ｌ4 、Ｌ5 を通して流れることがないから、ゲート・ソ
ース信号間電圧ＶGSがソース電流と浮遊インダクタンス
Ｌ4 、Ｌ5 とに起因する電圧降下に実質的に影響されな
いのは明らかである。なお、抵抗ＲS1，ＲS2，及びＲS3
それぞれと直列に微小な浮遊インダクタンスが存在する
が、ゲート電流ＩG が小さいため影響を無視できるの
で、図示するのを省略している。この技術は個別のＦＥ
Ｔを導体で並列接続する場合にも全く同様に適用でき
る。The resistors R S1 , R S2 , and R S3 are all arranged in parallel with the external main current wiring X having the stray inductance L 6 , and each source current is shunted to the source signal terminal S G. Restrict the flow to. Since each gate current I G is sufficiently smaller than the drain current or the source current, even if these resistors R S1 , R S2 , and R S3 are connected to the respective signal paths, the voltage drop due to their gate current I G. Is small, and the effect of the voltage drop is almost negligible. Further, the gate current I G of the FET chip 1 passes through the stray inductance L 1 and the resistor R S1 and is the source signal terminal S.
Flows to G, the source signal terminal S G through the gate current I G of the FET chip 2 stray inductance L 2 and a resistor R S2
And the gate current I G of the FET chip 3 flows through the stray inductance L 3 and the resistor R S3 to the source signal terminal S.
It flows to G. As described above, since the gate current I G of each of the FET chip 2 and the FET chip 3 does not flow through the stray inductances L 4 and L 5 , the gate-source signal voltage V GS is the source current and the stray inductances L 4 and L 5. It is clear that the voltage drop due to and is substantially unaffected. The resistors R S1 , R S2 , and R S3
Although there is a minute stray inductance in series with each of them, the influence is negligible because the gate current I G is small, so the illustration is omitted. This technology is individual FE
The same can be applied to the case where Ts are connected in parallel by conductors.
【００１２】このような半導体装置の具体的な構造の一
実施例について図２により説明する。同図はこの半導体
構造の一部分を示しているだけであるが、この図におい
て、図１に示した記号と同一の記号は相当する部材を示
すものとする。放熱板となる金属板７の上にはセラミッ
ク板８が張りつけられており、その上にはＦＥＴチップ
９Ａ，９Ｂなどがハンダ付けされている。図示していな
いが、一般的な構造として、セラミック基板８にはそれ
ぞれのＦＥＴチップのソース電極パッドとゲート電極パ
ッドが形成されており、各ＦＥＴチップのソース電極と
ゲート電極がそれぞれのボンディングワイヤでソース電
極パッドとゲート電極パッドに接続されている。Ｌ字形
の接続導体１０、１１は、そのようなソース電極パッド
とゲート電極パッドにそのＬ字形の低辺がハンダ付けさ
れている。An example of a specific structure of such a semiconductor device will be described with reference to FIG. Although this figure only shows a part of this semiconductor structure, in this figure, the same symbols as those shown in FIG. 1 indicate the corresponding members. A ceramic plate 8 is attached on a metal plate 7 serving as a heat dissipation plate, and FET chips 9A, 9B and the like are soldered on the ceramic plate 8. Although not shown, as a general structure, the source electrode pad and the gate electrode pad of each FET chip are formed on the ceramic substrate 8, and the source electrode and the gate electrode of each FET chip are formed by respective bonding wires. It is connected to the source electrode pad and the gate electrode pad. The L-shaped connecting conductors 10 and 11 are soldered to the source electrode pad and the gate electrode pad at their lower sides.
【００１３】Ｌ字形の接続導体１０、１１に支持される
電気絶縁性基板１２の一方の面には、ソース信号用導電
パターン１３及びゲート用導電パターン１４が形成され
ている。ソース信号用導電パターン１３の一端にはソー
ス信号用引出し端子１５を起立させ、これにハンダ付け
されるソース信号用端子部１３Ａが形成されている。ゲ
ート用導電パターン１４の一端にはゲート用引出し端子
（図示せず）を起立させ、これにハンダ付けされる共通
ゲート用端子部１４Ａが形成されている。また、電気絶
縁性基板１２の一方の面には、Ｌ字形の接続導体１０、
１１の頂部にそれぞれ接続されるソース用端子部１６、
個々のゲート用端子部１７が形成されている。Ｌ字形の
接続導体１０、１１の頂部は幅が狭くなっており、それ
ら頂部はそれぞれ個々のソース用端子部１６、個々のゲ
ート用端子部１７の中央部に形成された貫通孔１６Ａ，
１７Ａに挿入され、ハンダ付けされる。ソース信号用導
電パターン１３の導電パターン部１３Ｂと各ＦＥＴチッ
プのソース用端子部１６との間に抵抗器１８が接続され
る。また、ゲート用導電パターン１４の導電パターン部
１４Ｂと個々のゲート用端子部１７との間に抵抗器１９
が接続される。ここで、ＦＥＴチップ９Ａが図１に示し
たＦＥＴ１であるとすると、抵抗器１８は抵抗ＲS1に相
当し、抵抗器１９はゲート用抵抗ＲG1に相当する。同様
な構造が繰り返して形成される。A source signal conductive pattern 13 and a gate conductive pattern 14 are formed on one surface of an electrically insulating substrate 12 supported by the L-shaped connecting conductors 10 and 11. A source signal lead-out terminal 15 is erected at one end of the source signal conductive pattern 13 and a source signal terminal portion 13A to be soldered thereto is formed. A common gate terminal portion 14A is formed on one end of the gate conductive pattern 14 so that a gate lead terminal (not shown) is erected and soldered thereto. Further, on one surface of the electrically insulating substrate 12, the L-shaped connecting conductor 10,
Source terminal portions 16, which are respectively connected to the tops of 11,
Individual gate terminal portions 17 are formed. The width of the L-shaped connecting conductors 10 and 11 is narrow at the tops, and the tops of the connecting conductors 10 and 11 have through-holes 16A formed in the central portions of the source terminal portions 16 and the gate terminal portions 17, respectively.
It is inserted into 17A and soldered. A resistor 18 is connected between the conductive pattern portion 13B of the source signal conductive pattern 13 and the source terminal portion 16 of each FET chip. Further, a resistor 19 is provided between the conductive pattern portion 14B of the gate conductive pattern 14 and each gate terminal portion 17.
Is connected. If the FET chip 9A is the FET 1 shown in FIG. 1, the resistor 18 corresponds to the resistor R S1 and the resistor 19 corresponds to the gate resistor R G1 . Similar structures are repeatedly formed.
【００１４】なお、この実施例において、一般的な構造
としてセラミック基板８にはそれぞれのＦＥＴチップの
ソース電極パッドとゲート電極パッドが形成されている
ので、これら各ソース電極パッドとゲート電極パッド上
に所定の抵抗値をもつ抵抗チップの一方の面をハンダ付
けし、これら抵抗チップの他方の面それぞれを各ボンデ
ィングワイヤでソース電極とゲート電極にボンディング
しても良い。In this embodiment, since the source electrode pad and the gate electrode pad of each FET chip are formed on the ceramic substrate 8 as a general structure, the source electrode pad and the gate electrode pad are formed on these source electrode pad and gate electrode pad, respectively. It is also possible to solder one surface of a resistance chip having a predetermined resistance value and bond the other surface of each of these resistance chips to the source electrode and the gate electrode with respective bonding wires.
【００１５】次に図３により本発明に係る半導体回路の
一実施例について説明すると、ＦＥＴモジュール１のソ
ース信号端子ＳG と駆動回路４の出力端子との間に電流
制限用の抵抗ＲS を接続している。各ＦＥＴチップ１〜
３に対して共通に抵抗ＲS を接続しているので、前述の
原因で流れるソース分流電流ＩSGを制限制限することは
できるが、ＦＥＴモジュール１において浮遊インダクタ
ンスＬ4 、Ｌ5 をゲート電流とソース電流の双方が流れ
るために、前記第２の課題については解決できない。し
かし、単一の抵抗ＲS を接続するだけで良いという簡便
さは大きな効果である。なお、この実施例でも抵抗ＲS
をＦＥＴモジュール１内に接続しても勿論よい。An embodiment of the semiconductor circuit according to the present invention will be described below with reference to FIG. 3. A current limiting resistor R S is provided between the source signal terminal S G of the FET module 1 and the output terminal of the drive circuit 4. Connected. Each FET chip 1
Since the resistor R S is connected in common with respect to 3, the source shunt current I SG that flows due to the above-mentioned cause can be limited, but in the FET module 1, the stray inductances L 4 and L 5 are used as the gate current. The second problem cannot be solved because both of the source currents flow. However, the simplicity of connecting a single resistor R S is a great advantage. In this embodiment also, the resistance R S
Of course may be connected in the FET module 1.
【００１６】以上の実施例ではＦＥＴチップ又はＦＥＴ
を並列接続した場合について述べたが、前記第１の課題
を解決するためならば、単一のＦＥＴチップ又はＦＥＴ
の場合にも必要に応じて同様に適用できる。また、以上
の実施例ではＦＥＴチップ又はＦＥＴを３個並列接続し
た場合について述べたが、任意でよいことは勿論であ
る。In the above embodiments, the FET chip or the FET
In the above, the case of connecting in parallel is described, but in order to solve the first problem, a single FET chip or FET
In the case of, the same can be applied as required. Further, in the above embodiments, the case where three FET chips or FETs are connected in parallel has been described, but it goes without saying that they may be arbitrary.
【００１７】[0017]
【発明の効果】以上述べたように本発明によれば、ソー
ス信号路に抵抗手段を備えたので、ソース電流の一部分
が分流してソース信号路に流れるのを大幅に制限でき、
したがって、信号路のボンディングワイヤなどが加熱さ
れて断線したり、電力損失が大きくなるなどの問題を解
決することができる。As described above, according to the present invention, since the resistance means is provided in the source signal path, it is possible to greatly restrict the flow of a part of the source current into the source signal path.
Therefore, it is possible to solve the problem that the bonding wire or the like in the signal path is heated and broken, and the power loss increases.
【００１８】また、並列接続したＦＥＴチップ又はＦＥ
Ｔのそれぞれのソース信号路に抵抗手段を備えることに
より、ソース電流と浮遊インダクタンスに起因する電圧
降下の影響を除去することにより、それら電圧降下の影
響で並列接続したＦＥＴチップ又はＦＥＴのターンオン
が不揃いになるのを防止することができる。Also, FET chips or FEs connected in parallel
By providing a resistance means in each source signal path of T, the influence of the voltage drop caused by the source current and the stray inductance is eliminated, and the turn-on of the FET chips or FETs connected in parallel is uneven due to the influence of the voltage drop. Can be prevented.
【図１】本発明の一実施例を説明するための図面であ
る。FIG. 1 is a drawing for explaining an embodiment of the present invention.
【図２】本発明の他の一実施例を説明するための図面で
ある。FIG. 2 is a view for explaining another embodiment of the present invention.
【図３】本発明にかかる他の一実施例を説明するための
図面である。FIG. 3 is a view for explaining another embodiment according to the present invention.
【図４】従来例を説明するための図面である。FIG. 4 is a drawing for explaining a conventional example.
１・・・ＦＥＴモジュール ２・・・負荷 ３・・・制御パルス発生回路 ４・・・駆動回路 ５・・・主直流電源装置 ６・・・駆動用直
流電源装置 ７・・・金属板 ８・・・セラミッ
ク基板 ９・・・ＦＥＴチップ １０、１１・・・接
続導体 １２・・・電気絶縁基板 １３・・・ソース
信号用導電パターン １４・・・ゲート用導電パターン １５・・・ソース
信号用引出し端子 １６・・・ソース用端子部 １７・・・ゲート
用端子部 １８、１９・・・抵抗器 Ｌ・・・浮遊インダクタンス Ｒ・・・抵抗1 ... FET module 2 ... Load 3 ... Control pulse generating circuit 4 ... Driving circuit 5 ... Main DC power supply device 6 ... Driving DC power supply device 7 ... Metal plate 8. ..Ceramic substrate 9 ... FET chip 10, 11 ... Connection conductor 12 ... Electrically insulating substrate 13 ... Source signal conductive pattern 14 ... Gate conductive pattern 15 ... Source signal drawer Terminal 16 ... Source terminal 17 ... Gate terminal 18, 19 ... Resistor L ... Stray inductance R ... Resistance
───────────────────────────────────────────────────── フロントページの続き (72)発明者 岩上 準 東京都豊島区高田１丁目18番１号 オリジ ン電気株式会社内 ─────────────────────────────────────────────────── ─── Continuation of the front page (72) Inventor Jun Iwagami 1-18-1 Takada, Toshima-ku, Tokyo Inside Origin Electric Co., Ltd.
Claims (2)
端子、制御信号端子となるゲート端子とソース信号端子
とを有する電界効果トランジスタを含む半導体装置にお
いて、そのソース電極と前記ソース信号端子との間に直
列に抵抗手段を備えたことを特徴とする半導体装置。1. A semiconductor device including a field effect transistor having a drain terminal and a source terminal which are main current terminals, and a gate terminal and a source signal terminal which are control signal terminals, wherein a source electrode and the source signal terminal are provided. A semiconductor device comprising a resistance means in series with the semiconductor device.
ソース信号端子に駆動信号を与える駆動回路とを備えた
半導体回路において、前記ソース信号端子と前記駆動回
路との間に抵抗手段を接続したことを特徴とする半導体
回路。2. A semiconductor circuit comprising a field effect transistor and a drive circuit for applying a drive signal to a gate terminal and a source signal terminal, wherein a resistance means is connected between the source signal terminal and the drive circuit. Characteristic semiconductor circuit.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33120794A JP3233539B2 (en) | 1994-12-08 | 1994-12-08 | Semiconductor device and semiconductor circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33120794A JP3233539B2 (en) | 1994-12-08 | 1994-12-08 | Semiconductor device and semiconductor circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08162935A true JPH08162935A (en) | 1996-06-21 |
| JP3233539B2 JP3233539B2 (en) | 2001-11-26 |
Family
ID=18241100
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33120794A Expired - Lifetime JP3233539B2 (en) | 1994-12-08 | 1994-12-08 | Semiconductor device and semiconductor circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3233539B2 (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000040948A (en) * | 1998-07-23 | 2000-02-08 | Toshiba Corp | Power transforming device |
| JP2004096191A (en) * | 2002-08-29 | 2004-03-25 | Mitsubishi Electric Corp | Semiconductor switching element and semiconductor switching apparatus |
| WO2018043039A1 (en) * | 2016-08-31 | 2018-03-08 | パナソニックＩｐマネジメント株式会社 | Switching circuit |
-
1994
- 1994-12-08 JP JP33120794A patent/JP3233539B2/en not_active Expired - Lifetime
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000040948A (en) * | 1998-07-23 | 2000-02-08 | Toshiba Corp | Power transforming device |
| JP2004096191A (en) * | 2002-08-29 | 2004-03-25 | Mitsubishi Electric Corp | Semiconductor switching element and semiconductor switching apparatus |
| WO2018043039A1 (en) * | 2016-08-31 | 2018-03-08 | パナソニックＩｐマネジメント株式会社 | Switching circuit |
| US10205449B2 (en) | 2016-08-31 | 2019-02-12 | Panasonic Intellectual Property Management Co., Ltd. | Switching circuit |
| JPWO2018043039A1 (en) * | 2016-08-31 | 2019-06-24 | パナソニックＩｐマネジメント株式会社 | Switching circuit |
| US10483966B2 (en) | 2016-08-31 | 2019-11-19 | Panasonic Intellectual Property Management Co., Ltd. | Switching circuit |
| JP2021078349A (en) * | 2016-08-31 | 2021-05-20 | パナソニックＩｐマネジメント株式会社 | Switching circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3233539B2 (en) | 2001-11-26 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US8487407B2 (en) | Low impedance gate control method and apparatus | |
| JP4067967B2 (en) | Integrated field effect transistor and driver | |
| US6897492B2 (en) | Power device with bi-directional level shift circuit | |
| US7579682B2 (en) | Power semiconductor module | |
| US7385278B2 (en) | Strobe light control circuit and IGBT device | |
| EP0435258A2 (en) | Multi-level selecting circuit | |
| US6759692B1 (en) | Gate driver with level shift circuit | |
| US10483966B2 (en) | Switching circuit | |
| US6638808B1 (en) | Method of manufacturing gate driver with level shift circuit | |
| EP3105791B1 (en) | Semiconductor module with two auxiliary emitter conductor paths | |
| US5057721A (en) | Level shift circuit for controlling a driving circuit | |
| JP4092246B2 (en) | Power switch device | |
| US6266258B1 (en) | Power substrate element topology | |
| EP1028465A2 (en) | Semiconductor module | |
| US5159515A (en) | Protection circuit for power FETs in a half-bridge circuit | |
| US6822399B2 (en) | Half-bridge circuit | |
| JP2006529066A (en) | Electronic circuit | |
| JP3233539B2 (en) | Semiconductor device and semiconductor circuit | |
| JPH11239032A (en) | H-bridge power amplifier for motor | |
| US4723081A (en) | CMOS integrated circuit protected from latch-up phenomenon | |
| JP2922733B2 (en) | Hybrid integrated circuit device | |
| US5642253A (en) | Multi-channel ignition coil driver module | |
| US4321485A (en) | High-frequency transistor switch | |
| JP2020162354A (en) | Manufacturing method for semiconductor module | |
| JPH06101636B2 (en) | Semiconductor device |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20010910 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313115 |
|
| R371 | Transfer withdrawn |
Free format text: JAPANESE INTERMEDIATE CODE: R371 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313115 |
|
| R371 | Transfer withdrawn |
Free format text: JAPANESE INTERMEDIATE CODE: R371 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313115 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080921 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090921 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090921 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100921 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100921 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110921 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120921 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130921 Year of fee payment: 12 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| EXPY | Cancellation because of completion of term |