JPH08162536A - 回路設定変更方法 - Google Patents
回路設定変更方法Info
- Publication number
- JPH08162536A JPH08162536A JP6300690A JP30069094A JPH08162536A JP H08162536 A JPH08162536 A JP H08162536A JP 6300690 A JP6300690 A JP 6300690A JP 30069094 A JP30069094 A JP 30069094A JP H08162536 A JPH08162536 A JP H08162536A
- Authority
- JP
- Japan
- Prior art keywords
- data
- setting
- circuit
- supplied
- serial data
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Landscapes
- Design And Manufacture Of Integrated Circuits (AREA)
- Microcomputers (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】 ＩＣパッケージのピン数の増加やシリアル通
信のビット数の増加を防ぐことのできる回路設定変更方
法の提供を目的とする。 【構成】 回路パターンの設定変更に用いる設定変更デ
ータをシリアルデータＳＩの所定の位置に配置してこの
シリアルデータ入力端子６４から供給し、供給されるシ
リアルデータＳＩからデコード回路１のデコード処理に
よって設定変更データをパラレルデータにして取り出
し、このパラレルデータに応じて被調整箇所の例えばデ
ビエーション回路２、キャリア回路３に印加する高電圧
により回路パターンの設定変更を行って、エンファシス
回路４を介して供給される信号の最終出力である輝度信
号出力Y RF OUTを所定レベルに調整する。
信のビット数の増加を防ぐことのできる回路設定変更方
法の提供を目的とする。 【構成】 回路パターンの設定変更に用いる設定変更デ
ータをシリアルデータＳＩの所定の位置に配置してこの
シリアルデータ入力端子６４から供給し、供給されるシ
リアルデータＳＩからデコード回路１のデコード処理に
よって設定変更データをパラレルデータにして取り出
し、このパラレルデータに応じて被調整箇所の例えばデ
ビエーション回路２、キャリア回路３に印加する高電圧
により回路パターンの設定変更を行って、エンファシス
回路４を介して供給される信号の最終出力である輝度信
号出力Y RF OUTを所定レベルに調整する。
Description
【０００１】
【産業上の利用分野】本発明は、外部から供給されるシ
リアルデータに応じて例えば回路設定変更を要するＬＳ
Ｉ等に用いて好適な回路設定変更方法に関する。
リアルデータに応じて例えば回路設定変更を要するＬＳ
Ｉ等に用いて好適な回路設定変更方法に関する。
【０００２】
【従来の技術】現在、例えば複数の機能が一つのＩＣに
まとめられているＬＳＩには、通常のシリアルコントロ
ールビットと回路設定変更用のシリアルコントロールビ
ットとをそれぞれ別々に有するＩＣとして市販されてい
るものがある。
まとめられているＬＳＩには、通常のシリアルコントロ
ールビットと回路設定変更用のシリアルコントロールビ
ットとをそれぞれ別々に有するＩＣとして市販されてい
るものがある。
【０００３】
【発明が解決しようとする課題】ところで、上述したよ
うに２つのシリアルコントロール用にそれぞれＬＳＩの
ＩＣ端子（ピン）を設けると、ＩＣパッケージは、信号
の入出力に用いるピン数が増加してしまったり、あるい
はシリアル通信に伴うビット数が増加してしまうことに
なる。
うに２つのシリアルコントロール用にそれぞれＬＳＩの
ＩＣ端子（ピン）を設けると、ＩＣパッケージは、信号
の入出力に用いるピン数が増加してしまったり、あるい
はシリアル通信に伴うビット数が増加してしまうことに
なる。
【０００４】そこで、本発明は、上述したような実情に
鑑みてなされたものであり、ＩＣパッケージのピン数の
増加やシリアル通信のビット数の増加を防ぐことのでき
る回路設定変更方法を提供することを目的とする。
鑑みてなされたものであり、ＩＣパッケージのピン数の
増加やシリアル通信のビット数の増加を防ぐことのでき
る回路設定変更方法を提供することを目的とする。
【０００５】
【課題を解決するための手段】本発明に係る回路設定変
更方法は、上述した課題を解決するため、外部から供給
されるシリアルデータにより内蔵する回路パターンの設
定変更が行われる回路設定変更方法において、回路パタ
ーンの設定変更に用いる設定変更データをシリアルデー
タの所定の位置に配置してこのシリアルデータの入力端
子から供給し、供給されるシリアルデータからデコード
処理によって設定変更データをパラレルデータにして取
り出し、このパラレルデータに応じて被調整箇所に印加
する高電圧により回路パターンの設定変更が行われるこ
とを特徴としている。
更方法は、上述した課題を解決するため、外部から供給
されるシリアルデータにより内蔵する回路パターンの設
定変更が行われる回路設定変更方法において、回路パタ
ーンの設定変更に用いる設定変更データをシリアルデー
タの所定の位置に配置してこのシリアルデータの入力端
子から供給し、供給されるシリアルデータからデコード
処理によって設定変更データをパラレルデータにして取
り出し、このパラレルデータに応じて被調整箇所に印加
する高電圧により回路パターンの設定変更が行われるこ
とを特徴としている。
【０００６】ここで、回路パターンの設定変更は、外部
から供給されるイネーブル信号によりデコード処理が開
始されると同時に上記高電圧の印加の開始によって行わ
れる。また、シリアルデータの所定の位置には、回路パ
ターンの設定変更時に設定変更データが書き込まれ、こ
の回路パターンの設定変更後に制御データが書き込まれ
ている。
から供給されるイネーブル信号によりデコード処理が開
始されると同時に上記高電圧の印加の開始によって行わ
れる。また、シリアルデータの所定の位置には、回路パ
ターンの設定変更時に設定変更データが書き込まれ、こ
の回路パターンの設定変更後に制御データが書き込まれ
ている。
【０００７】
【作用】本発明に係る回路設定変更方法は、入力ピンを
兼用して例えば出荷前に行われる回路パターンの設定変
更時に供給されるシリアルデータの所定の位置に設定変
更データとして配してデコード処理によりパラレルデー
タにし、このパラレルデータに応じた被調整箇所に高電
圧を印加することにより、出力信号の設定条件に一致す
るように被調整箇所の対応するビットの回路パターンを
ショートさせて出力を調整している。
兼用して例えば出荷前に行われる回路パターンの設定変
更時に供給されるシリアルデータの所定の位置に設定変
更データとして配してデコード処理によりパラレルデー
タにし、このパラレルデータに応じた被調整箇所に高電
圧を印加することにより、出力信号の設定条件に一致す
るように被調整箇所の対応するビットの回路パターンを
ショートさせて出力を調整している。
【０００８】回路パターンの設定変更は、外部から供給
されるイネーブル信号によりデコード処理が開始される
と同時に高電圧の印加を行うことにより、この回路パタ
ーンの設定変更処理と通常のシリアルデータの供給によ
る処理とを区別している。
されるイネーブル信号によりデコード処理が開始される
と同時に高電圧の印加を行うことにより、この回路パタ
ーンの設定変更処理と通常のシリアルデータの供給によ
る処理とを区別している。
【０００９】また、シリアルデータの所定の位置には、
回路パターンの設定変更時に設定変更データが書き込ま
れ、この回路パターンの設定変更後に制御データが書き
込まれることにより、データの配置位置の共用を図って
シリアル通信におけるビット数を抑えている。
回路パターンの設定変更時に設定変更データが書き込ま
れ、この回路パターンの設定変更後に制御データが書き
込まれることにより、データの配置位置の共用を図って
シリアル通信におけるビット数を抑えている。
【００１０】
【実施例】以下、本発明に係る回路設定変更方法の一実
施例について、図面を参照しながら説明する。ここで、
この回路設定変更方法は、映像信号処理用ＬＳＩ等にお
ける出荷前に行われる出力信号の条件設定を行い、この
設定を固定化するために条件を保持するように回路パタ
ーンの設定変更する処理、すなわちいわゆるザッピング
に適用した際の一例を説明する。
施例について、図面を参照しながら説明する。ここで、
この回路設定変更方法は、映像信号処理用ＬＳＩ等にお
ける出荷前に行われる出力信号の条件設定を行い、この
設定を固定化するために条件を保持するように回路パタ
ーンの設定変更する処理、すなわちいわゆるザッピング
に適用した際の一例を説明する。
【００１１】この映像信号処理用ＬＳＩ（以下、ＬＳＩ
という）は、例えば図１に示すように、６４ピンの端子
を有している。このＬＳＩには、各種の映像信号が周辺
回路から供給されている。また、信号処理結果である出
力信号が映像規格に基づいた適切な信号として出力され
るようにテストや調整用にそれぞれ各種クランプ信号や
調整信号が供給されている。このように入力映像信号に
信号処理を施すためにＬＳＩの端子は約８０％が入力ピ
ンになっている。従って、信号処理をさらに高機能化し
ようとすると入力ピンがより一層増加することになる。
という）は、例えば図１に示すように、６４ピンの端子
を有している。このＬＳＩには、各種の映像信号が周辺
回路から供給されている。また、信号処理結果である出
力信号が映像規格に基づいた適切な信号として出力され
るようにテストや調整用にそれぞれ各種クランプ信号や
調整信号が供給されている。このように入力映像信号に
信号処理を施すためにＬＳＩの端子は約８０％が入力ピ
ンになっている。従って、信号処理をさらに高機能化し
ようとすると入力ピンがより一層増加することになる。
【００１２】このＬＳＩは、製造後に適切な信号を出力
させるため、内蔵する各ブロックの回路調整をして出荷
されるようになっている。この調整後にＬＳＩは、設定
が変更されることを防止するため、例えば調整に必要な
ラインのアルミをＬＳＩ外部から印加する高電圧でオー
プン状態にあるライン同士をショートさせて抵抗ラダー
をつないで出力電圧を変化させる処理を行っている。こ
のような処理がいわゆるザッピングと呼ばれる処理であ
る。
させるため、内蔵する各ブロックの回路調整をして出荷
されるようになっている。この調整後にＬＳＩは、設定
が変更されることを防止するため、例えば調整に必要な
ラインのアルミをＬＳＩ外部から印加する高電圧でオー
プン状態にあるライン同士をショートさせて抵抗ラダー
をつないで出力電圧を変化させる処理を行っている。こ
のような処理がいわゆるザッピングと呼ばれる処理であ
る。
【００１３】また、例えば内部回路の動作をチェックす
るため、一般にＬＳＩには、シリアルデータがシリアル
コントロールピンを介して供給されていた。従来、この
ようなＬＳＩには、シリアルデータ、設定変更データ及
びザッピング用の高電圧供給用のピンが設けられてい
た。
るため、一般にＬＳＩには、シリアルデータがシリアル
コントロールピンを介して供給されていた。従来、この
ようなＬＳＩには、シリアルデータ、設定変更データ及
びザッピング用の高電圧供給用のピンが設けられてい
た。
【００１４】ところで、高機能な信号処理を行う必要性
から、ＬＳＩの入力ピンは、各種信号の割り当てを最適
化しなければならない。
から、ＬＳＩの入力ピンは、各種信号の割り当てを最適
化しなければならない。
【００１５】そこで、このＬＳＩは、本発明の回路設定
変更方法を適用してシリアルデータ、設定変更データを
供給する入力ピン、例えば６４番ピンを共用させている
（図１のシリアルデータＳＩの端子を参照）。これによ
り、少なくとも入力端子１つを省略することになる。従
って、ＬＳＩは、高電圧を供給するザッピング用高電圧
供給端子として４６番ピンの１ピンだけを追加するだけ
で回路設定変更を行うことになる。
変更方法を適用してシリアルデータ、設定変更データを
供給する入力ピン、例えば６４番ピンを共用させている
（図１のシリアルデータＳＩの端子を参照）。これによ
り、少なくとも入力端子１つを省略することになる。従
って、ＬＳＩは、高電圧を供給するザッピング用高電圧
供給端子として４６番ピンの１ピンだけを追加するだけ
で回路設定変更を行うことになる。
【００１６】この回路設定変更に際して、ＬＳＩには、
上記シリアルデータＳＩの他に、イネーブル信号入力端
子６２番ピンからイネーブル信号ＸＣＳとクロック信号
入力端子６３番ピンからクロックＸＳＣＫとがそれぞれ
供給されている。これら３つの信号が内蔵するデコーダ
回路１に供給される。デコーダ回路１には、後述するよ
うに、シリアルデータ入力端子６４番ピンから供給され
るシリアルデータＳＩをパラレルデータにして各部に出
力する。
上記シリアルデータＳＩの他に、イネーブル信号入力端
子６２番ピンからイネーブル信号ＸＣＳとクロック信号
入力端子６３番ピンからクロックＸＳＣＫとがそれぞれ
供給されている。これら３つの信号が内蔵するデコーダ
回路１に供給される。デコーダ回路１には、後述するよ
うに、シリアルデータ入力端子６４番ピンから供給され
るシリアルデータＳＩをパラレルデータにして各部に出
力する。
【００１７】このシリアルデータは、例えば３２ビット
を１ブロックとするシリアルブロックデータである。こ
のシリアルデータは、例えば表１に示す、
を１ブロックとするシリアルブロックデータである。こ
のシリアルデータは、例えば表１に示す、
【００１８】
【表１】
【００１９】といったシリアル通信内容を行うためのビ
ットデータとして設定されている。
ットデータとして設定されている。
【００２０】回路パターンの設定変更時において、この
シリアルデータには、３２ビットの所定の位置として例
えば１６ビット目、２５ビット目、２６ビット目にそれ
ぞれデビエーションに関するビット信号Zap_Dev_1, Zap
_Dev_2, Zap_Dev_3 を配し、２０〜２３ビット目までの
４ビットにそれぞれキャリアの調整に関するビット信号
Zap_FMf0_1, Zap_FMf0_2, Zap_FMf0_3, Zap_FMf0_4を配
している。これらの７ビットには、通常のＬＳＩ使用時
には、それぞれ各ビット C MASK OFF, DOC OFF, DEMOD,
NCLP1, NCLP2, NCL2, NCL1 という名称が割り当てられ
ている。
シリアルデータには、３２ビットの所定の位置として例
えば１６ビット目、２５ビット目、２６ビット目にそれ
ぞれデビエーションに関するビット信号Zap_Dev_1, Zap
_Dev_2, Zap_Dev_3 を配し、２０〜２３ビット目までの
４ビットにそれぞれキャリアの調整に関するビット信号
Zap_FMf0_1, Zap_FMf0_2, Zap_FMf0_3, Zap_FMf0_4を配
している。これらの７ビットには、通常のＬＳＩ使用時
には、それぞれ各ビット C MASK OFF, DOC OFF, DEMOD,
NCLP1, NCLP2, NCL2, NCL1 という名称が割り当てられ
ている。
【００２１】このように、回路パターンの設定変更時に
用いる例えば７ビットを通常使用時のシリアルデータに
割り付けることにより、回路パターンの設定変更用に７
ビット追加してシリアル通信ビット数の総数を３９ビッ
トにすることなく、使用時の異なることを考慮すること
によって所定の位置であるビットを共用化している。こ
の回路設定変更方法によれば、回路パターンの設定変更
時に必要とされる７ビットの増加分を抑えることができ
る。
用いる例えば７ビットを通常使用時のシリアルデータに
割り付けることにより、回路パターンの設定変更用に７
ビット追加してシリアル通信ビット数の総数を３９ビッ
トにすることなく、使用時の異なることを考慮すること
によって所定の位置であるビットを共用化している。こ
の回路設定変更方法によれば、回路パターンの設定変更
時に必要とされる７ビットの増加分を抑えることができ
る。
【００２２】次に、デコーダ回路１は、供給される設定
変更データに応じたデコード処理を行ってデビエーショ
ン回路（ＤＥＶ）２とキャリア回路（ＣＡＲ）３とにそ
れぞれ３ビットと４ビットのパラレルデータを出力す
る。
変更データに応じたデコード処理を行ってデビエーショ
ン回路（ＤＥＶ）２とキャリア回路（ＣＡＲ）３とにそ
れぞれ３ビットと４ビットのパラレルデータを出力す
る。
【００２３】上記デコーダ回路１にイネーブル信号ＸＣ
Ｓがオン状態の信号として供給されると同時にこのＬＳ
Ｉには、外部からザッピング用高電圧供給端子４６番ピ
ンを介して図示しないが高電圧が印加される。印加され
た高電圧が、被調整箇所のオープン状態にあるライン同
士をビットデータに応じてショートさせる。これにより
ショートさせることでＬＳＩは回路パターンが設定変更
される。この回路パターンの設定変更は、デビエーショ
ン回路２やキャリア回路３での処理に用いられる電圧を
例えば回路変更による抵抗ラダーを介した出力電圧の変
化として得るために行われる。
Ｓがオン状態の信号として供給されると同時にこのＬＳ
Ｉには、外部からザッピング用高電圧供給端子４６番ピ
ンを介して図示しないが高電圧が印加される。印加され
た高電圧が、被調整箇所のオープン状態にあるライン同
士をビットデータに応じてショートさせる。これにより
ショートさせることでＬＳＩは回路パターンが設定変更
される。この回路パターンの設定変更は、デビエーショ
ン回路２やキャリア回路３での処理に用いられる電圧を
例えば回路変更による抵抗ラダーを介した出力電圧の変
化として得るために行われる。
【００２４】このＬＳＩには、出荷前の出力信号の調整
を行うために例えばエンファシス信号入力端子である１
３番ピンからエンファシス信号がエンファシス回路４に
供給されている。このエンファシス回路４は、エンファ
シスこのＬＳＩの出荷時にこれらデビエーション回路４
は、供給されるエンファシス信号に応じた信号処理とし
て信号レベルの正規化を行う。また、キャリア回路３も
キャリア信号に対する信号レベルの正規化を行ってい
る。
を行うために例えばエンファシス信号入力端子である１
３番ピンからエンファシス信号がエンファシス回路４に
供給されている。このエンファシス回路４は、エンファ
シスこのＬＳＩの出荷時にこれらデビエーション回路４
は、供給されるエンファシス信号に応じた信号処理とし
て信号レベルの正規化を行う。また、キャリア回路３も
キャリア信号に対する信号レベルの正規化を行ってい
る。
【００２５】デビエーション回路（ＤＥＶ）２とキャリ
ア回路（ＣＡＲ）３は、供給されたデータに応じて正規
化された電圧がそれぞれ変調部（ＭＯＤ）５に送られ
る。変調部５は、変調信号を輝度信号出力端子４１番ピ
ンから輝度信号のＲＦ信号出力（Y RF OUT）として外部
に出力する。
ア回路（ＣＡＲ）３は、供給されたデータに応じて正規
化された電圧がそれぞれ変調部（ＭＯＤ）５に送られ
る。変調部５は、変調信号を輝度信号出力端子４１番ピ
ンから輝度信号のＲＦ信号出力（Y RF OUT）として外部
に出力する。
【００２６】調整者は、この処理が不可逆な処理のため
誤りのないように、例えばコンピュータ等のコントロー
ラによりこの輝度信号出力端子４１番ピンからの出力信
号が所定の範囲内にあるか調べて、この範囲から外れて
いる場合、この範囲内に収まる方向に供給されるシリア
ルデータのビット値の設定変更を行って出力信号を調整
する。
誤りのないように、例えばコンピュータ等のコントロー
ラによりこの輝度信号出力端子４１番ピンからの出力信
号が所定の範囲内にあるか調べて、この範囲から外れて
いる場合、この範囲内に収まる方向に供給されるシリア
ルデータのビット値の設定変更を行って出力信号を調整
する。
【００２７】デビエーション回路２とキャリア回路３で
は、供給される所定位置であるビットデータのオン／オ
フ状態に応じて回路パターンの設定変更し、最終的に正
規化された信号レベルが常に出力するよう調整完了の状
態を固定させている。
は、供給される所定位置であるビットデータのオン／オ
フ状態に応じて回路パターンの設定変更し、最終的に正
規化された信号レベルが常に出力するよう調整完了の状
態を固定させている。
【００２８】この回路設定変更後、出荷されたＬＳＩ
は、通常のシリアルデータに基づいたチェックを表１に
示す３２ビットのデータで行う。
は、通常のシリアルデータに基づいたチェックを表１に
示す３２ビットのデータで行う。
【００２９】このように入力端子ピンを共用し、さらに
シリアルデータの所定の位置のデータが有する意味合い
を使用時によってそれぞれ異ならせることにより、条件
を満足する回路に設定変更しながら、この処理に必要と
される入力端子の増加及びシリアル通信のビット数も抑
えることができる。
シリアルデータの所定の位置のデータが有する意味合い
を使用時によってそれぞれ異ならせることにより、条件
を満足する回路に設定変更しながら、この処理に必要と
される入力端子の増加及びシリアル通信のビット数も抑
えることができる。
【００３０】また、シリアルデータ端子から供給するデ
ータでは例えば出荷後の通常のＬＳＩに対して行われる
各種チェックテストも同じシリアルデータの入力端子を
介して問題なく行うことができる。
ータでは例えば出荷後の通常のＬＳＩに対して行われる
各種チェックテストも同じシリアルデータの入力端子を
介して問題なく行うことができる。
【００３１】以上のように構成することにより、例えば
ＬＳＩにおけるシリアルデータの入力端子（ピン）を共
用し、回路設定データもシリアルデータの所定の位置の
ビットと共用することによってピン数の削減及びシリア
ル通信のビット数を抑えることにより、ＬＳＩの機能向
上の一つとして回路設定変更を行う場合において従来の
方法に比べて１つのピンの多機能化を図ることができ
る。これにより、従来の方法で足りない例えば数ピンを
補うため、上位の規格パッケージを用いてピン数を対応
させながら、余った空き端子を無駄にして大きな空間を
占めることも避けることができるので、非常に空間使用
効率とＬＳＩの機能の両方を高めることができる。
ＬＳＩにおけるシリアルデータの入力端子（ピン）を共
用し、回路設定データもシリアルデータの所定の位置の
ビットと共用することによってピン数の削減及びシリア
ル通信のビット数を抑えることにより、ＬＳＩの機能向
上の一つとして回路設定変更を行う場合において従来の
方法に比べて１つのピンの多機能化を図ることができ
る。これにより、従来の方法で足りない例えば数ピンを
補うため、上位の規格パッケージを用いてピン数を対応
させながら、余った空き端子を無駄にして大きな空間を
占めることも避けることができるので、非常に空間使用
効率とＬＳＩの機能の両方を高めることができる。
【００３２】
【発明の効果】本発明に係る回路設定変更方法によれ
ば、例えばＬＳＩにおけるシリアルデータの入力端子
（ピン）を共用し、回路設定データもシリアルデータの
所定の位置のビットと共用することによってピン数の削
減及びシリアル通信のビット数を抑えることにより、Ｌ
ＳＩの機能向上の一つとして回路設定変更を行う場合に
おいて従来の方法に比べて１つのピンの多機能化を図る
ことができる。これにより、従来の方法で足りない例え
ば数ピンを補うため、上位の規格パッケージを用いてピ
ン数を対応させながら、余った空き端子を無駄にして大
きな空間を占めることも避けることができるので、非常
に空間使用効率とＬＳＩの機能の両方を高めることがで
きる。
ば、例えばＬＳＩにおけるシリアルデータの入力端子
（ピン）を共用し、回路設定データもシリアルデータの
所定の位置のビットと共用することによってピン数の削
減及びシリアル通信のビット数を抑えることにより、Ｌ
ＳＩの機能向上の一つとして回路設定変更を行う場合に
おいて従来の方法に比べて１つのピンの多機能化を図る
ことができる。これにより、従来の方法で足りない例え
ば数ピンを補うため、上位の規格パッケージを用いてピ
ン数を対応させながら、余った空き端子を無駄にして大
きな空間を占めることも避けることができるので、非常
に空間使用効率とＬＳＩの機能の両方を高めることがで
きる。
【図１】本発明に係る回路設定変更方法を適用したＬＳ
Ｉのピン配置を示すピン配置図である。
Ｉのピン配置を示すピン配置図である。
１ デコーダ回路 ２ デビエーション回路 ３ キャリア回路 ４ エンファシス回路 ５ 変調部 １３ エンファシス信号入力端子（EMPH IN） ４６ ザッピング用高電圧供給端子（ZAPPING） ４１ 輝度信号出力端子（Y RF OUT） ６２ イネーブル信号入力端子（XCS） ６３ クロック信号入力端子（XSCK） ６４ シリアルデータ入力端子（SI）
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/04 21/822
Claims (3)
- 【請求項１】 外部から供給されるシリアルデータによ
り内蔵する回路パターンの設定変更が行われる回路設定
変更方法において、 上記回路パターンの設定変更に用いる設定変更データを
上記シリアルデータの所定の位置に配置してこのシリア
ルデータの入力端子から供給し、供給されるシリアルデ
ータからデコード処理によって上記設定変更データをパ
ラレルデータにして取り出し、このパラレルデータに応
じて被調整箇所に印加する高電圧により回路パターンの
設定変更が行われることを特徴とする回路設定変更方
法。 - 【請求項２】 上記回路パターンの設定変更は、外部か
ら供給されるイネーブル信号によりデコード処理が開始
されると同時に上記高電圧の印加を行うことを特徴とす
る請求項１記載の回路設定変更方法。 - 【請求項３】 上記シリアルデータの所定の位置には、
回路パターンの設定変更時に設定変更データが書き込ま
れ、この回路パターンの設定変更後に制御データが書き
込まれることを特徴とする請求項１記載の回路設定変更
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6300690A JPH08162536A (ja) | 1994-12-05 | 1994-12-05 | 回路設定変更方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6300690A JPH08162536A (ja) | 1994-12-05 | 1994-12-05 | 回路設定変更方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08162536A true JPH08162536A (ja) | 1996-06-21 |
Family
ID=17887910
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6300690A Withdrawn JPH08162536A (ja) | 1994-12-05 | 1994-12-05 | 回路設定変更方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08162536A (ja) |
-
1994
- 1994-12-05 JP JP6300690A patent/JPH08162536A/ja not_active Withdrawn
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US8315122B2 (en) | Multi-chip package semiconductor memory device providing active termination control | |
| US7278038B2 (en) | Operational voltage control circuit and method | |
| US6629172B1 (en) | Multi-chip addressing for the I2C bus | |
| US7317289B2 (en) | Method and apparatus for controlling driving current of illumination source in a display system | |
| JP2004516576A (ja) | 高速ｉ２ｃバス通信のために選択ｉｃを切り離すｉ２ｃバス制御 | |
| US20080270654A1 (en) | Bus System for Selectively Controlling a Plurality of Identical Slave Circuits Connected to the Bus and Method Therefore | |
| EP0693729B1 (en) | Multi-protocol data bus system | |
| US5852406A (en) | Multi-protocol data bus system | |
| US6516381B1 (en) | Supplying voltage to a memory module | |
| US6119240A (en) | Low power data processing system for interfacing with an external device and method therefor | |
| US7843213B1 (en) | Signal termination scheme for high speed memory modules | |
| US20080086582A1 (en) | Bus width configuration circuit, display device, and method configuring bus width | |
| KR100787054B1 (ko) | Ｉ2ｃ 통신을 이용한 공통 어드레스를 가지는 부품의 제어장치 | |
| JPH05134973A (ja) | データ転送装置 | |
| US5812802A (en) | Bus system with a reduced number of lines | |
| JPH08162536A (ja) | 回路設定変更方法 | |
| JP2004510228A (ja) | Ｉ２ｃ環境に於いてプログラミング可能なアドレスを有する集積回路 | |
| CN112150980B (zh) | 同步调整屏幕设定的方法及多屏幕系统 | |
| JP2006210992A (ja) | 携帯端末 | |
| US7966432B2 (en) | Data processing device adaptable to variable external memory size and endianess | |
| JP2014186500A (ja) | Ｉ２ｃバス通信用デバイス、ｉ２ｃバス通信システム、及びｉ２ｃバス通信方法 | |
| US20040180628A1 (en) | Communication module and transceiver integrated circuit | |
| US20210297283A1 (en) | Master slave communication system capable of reducing manufacturing cost, electronic device, control method for master slave communication system, and control method for electronic device | |
| TWI834418B (zh) | 電子紙裝置控制系統及電子紙裝置控制方法 | |
| JP2002229695A (ja) | 集積回路を含む装置及びそれによる処理方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20020205 |