JPH08153039A

JPH08153039A - 半導体メモリ装置、及び、それを用いた情報処理装置

Info

Publication number: JPH08153039A
Application number: JP6296215A
Authority: JP
Inventors: Takashi Hotta; 多加志堀田; Hideo Sawamoto; 英雄澤本; Noboru Akiyama; 秋山　　登; Takashi Akioka; 隆志秋岡; Shigeya Tanaka; 成弥田中
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1994-11-30
Filing date: 1994-11-30
Publication date: 1996-06-11
Anticipated expiration: 2017-04-22
Also published as: US6032229A; JP3277730B2

Abstract

(57)【要約】【目的】本発明の目的は、プロセッサと半導体メモリ装
置のスループットを高め、性能の高い情報処理装置を提
供することにある。【構成】データを一時的に保持するバッファを有するメ
モリと、前記メモリにデータを書き込むかどうかを決定
する前に、前記バッファにデータを転送し、書き込み決
定後前記メモリへの書き込みを行うよう上記メモリを制
御するメモリインタフェース部を有するプロセッサとを
有し、データのやり取りを読みだしと書き込みでそろえ
ることにより、半導体メモリ装置への書き込みと読みだ
しとをパイプライン化する。【効果】メモリからの読みだしとメモリへの書き込みで
データ転送のタイミングを同じに出来るため、読みだし
処理と書き込み処理をパイプライン的に処理することが
出来、スループットを高めることが出来る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体メモリ装置、及
び、これを用いた情報処理装置に係り、特にデータの読
みだし，書き込みのパイプライン処理を可能にする半導
体メモリ装置及び情報処理装置に関する。

【０００２】

【従来の技術】従来のプロセッサでは、メモリアクセス
の高速化のため、オンチップキャッシュメモリの他に、
プロセッサチップの外にデータ用、及び、タグ用同期式
SRAMを用いて２次キャッシュをつけることがしばしば行
われる。同期式ＳＲＡＭとはパイプライン化のためにレ
ジスタを内蔵したＳＲＡＭである。従来方式の同期式Ｓ
ＲＡＭとして株式会社日立製作所半導体事業部発行、株
式会社日立マイコンシステム技術ドキュメントセンタ編
集の日立ＩＣメモリデータブックの８９９頁から９０９
頁に記載されているものがある。図３６から図３９はこ
の従来例を説明する図である。図３６は同期式ＳＲＡＭ
のピン配置図、図３７はそのピン機能を説明する図、図
３８は同期式ＳＲＡＭの全体ブロック図、図３９はその
書き込み時の動作タイミングを説明する図である。図３
６，図３７に示すように、プロセッサから、メモリへデ
ータの書き込みを指示する信号はＷＥ（Write Enable）
信号のみである。図３８に示す同期式ＳＲＡＭは、アド
レス部と、データ部にレジスタを持っている。図３９に
示すように同期式ＳＲＡＭへの書き込み実行時には、ア
ドレスと、データが同時に送り出され、更に同じタイミ
ングでＷＥ信号をlow にされる。

【０００３】一般に、２次キャッシュの制御方式には２
次キャッシュと主メモリの両方に書き込みを行うライト
スルー方式と、２次キャッシュにのみ書きそのラインが
新しいラインに上書きされる直前にライン単位で主メモ
リに書きもどすストアイン方式がある。

【０００４】ストアイン方式では、そのラインに書き込
みが有ったことを示すDirty ビットを持っている。スト
アイン方式は制御が複雑になるが、主メモリへの書き込
み頻度が減り、性能は一般に向上することが知られてい
る。これらの技術は、John LHennessy and David Patte
rson著のComputer ArchitectureのQuantitative Approa
ch, Morgan Knafmann Publishers, Inc.の４１２頁から
４１４頁に記載されている。

【０００５】

【発明が解決しようとする課題】２次キャッシュに対し
ては読みだし処理と書き込み処理の２つがある。読みだ
し処理ではデータ用ＲＡＭとタグ用ＲＡＭを同時に読み
だす。しかし、書き込み処理では先ずタグを読みだして
ヒット判定を行ってからしかデータをデータ用ＲＡＭに
書き込めない。このため、従来方式のメモリを用いたシ
ステムでは、読みだし処理と書き込み処理ではデータ転
送のタイミングが異なるため、１サイクルピッチでパイ
プライン処理しスループットを高めることが困難であっ
た。また出来たとしても、書き込み処理がネックとな
り、著しくマシンサイクルが低下してしまい、結果とし
てスループットが低下するという問題点が有った。

【０００６】本発明の第１の目的は、プロセッサと半導
体メモリ装置のスループットを高め、全体として性能の
高い情報処理装置を提供することである。

【０００７】本発明の第２の目的は、スループットの高
い半導体メモリ装置を提供することである。

【０００８】本発明の第３の目的は、スループットの高
いシステムに好適な様々な半導体メモリ装置を安価に提
供することである。

【０００９】

【課題を解決するための手段】本発明の情報処理装置に
よれば、データを一時的に保持するバッファを有するメ
モリと、メモリにデータを書き込むかどうかを決定する
前に、前記バッファにデータを転送し、書き込み決定後
前記メモリへの書き込みを行うよう上記メモリを制御す
るメモリインタフェース部を有するプロセッサとを有す
る。

【００１０】メモリインタフェース部はクロック信号に
従い、書き込むべきデータのアドレスと、データ転送信
号とを前記メモリに送り出し、データ転送信号を送り出
した後データを前記メモリに送り出すよう制御するコン
トローラを有する。

【００１１】コントローラは書き込むべきデータのアド
レスと、データ転送信号とを同一タイミングで前記メモ
リに送り出す手段を有することが望ましい。

【００１２】更に、コントローラはバッファに一時的に
保持されるデータを前記メモリに書き込むかどうかを決
定するデータ書込決定手段を有することが望ましい。

【００１３】本発明のメモリ装置によれば、メモリ主部
と、このメモリ主部へのデータの書き込みを制御するコ
ントローラと、データを一次保持する一時バッファとを
有し、コントローラは前記メモリ主部へ書き込むべきデ
ータのアドレスと、データ転送信号とを受けた後、転送
されるデータをバッファに保持し、保持されたデータを
メモリ主部に書き込むかどうかを指示する書き込み指示
信号に基づきメモリ主部に前記データを書き込むようメ
モリ主部を制御する。

【００１４】コントローラは、前記一時バッファに保持
したデータを前記書き込み指示信号に従って、前記書き
込みバッファに登録する手段を有することが望ましい。

【００１５】更に、本発明の実施態様によれば、メモリ
装置は複数の書き込みバッファを有し、コントローラ
が、前記書き込みバッファに保持したデータを前記書き
込み指示信号に従って、前記複数の書き込みバッファに
順次格納するように前記複数の書き込みバッファを制御
する手段を有する。

【００１６】また、コントローラは複数の書き込みバッ
ファのなかからどれを前記メモリ主部に書き込むかを制
御する手段を有することが望ましい。更に、複数の書き
込みバッファの内容を出力するパスを有することが望ま
しい。

【００１７】

【作用】前記プロセッサはデータ用メモリ装置にデータ
とデータ転送信号を送り出した後に、タグ用メモリの内
容に応じて書き込み信号を送り出すことができ、読みだ
しと書き込みでデータ転送のタイミングを同じに出来る
ため、読みだし処理と書き込み処理をパイプライン的に
処理することが出来、スループットを高めることが可能
となる。

【００１８】また、ストアイン方式をとったとき、前記
プロセッサはデータ用メモリ装置にデータとデータ転送
信号を送り出した後に、タグ用メモリの内容に応じて書
き込み信号とDirty ビットを送り出すことができ、読み
だしと書き込みでデータ転送のタイミングを同じに出来
るため、読みだし処理と書き込み処理をパイプライン的
に処理することが出来、スループットを高めることが出
来る。

【００１９】更に、前記半導体メモリ装置はデータ転送
信号とデータを受け取った後に、タグ用メモリの内容に
応じて書き込み信号を受け取ることができ、読みだしと
書き込みでデータ転送のタイミングを同じに出来るた
め、読みだし処理と書き込み処理をパイプライン的に処
理することが出来、スループットを高めることが出来
る。

【００２０】また、前記半導体メモリ装置は同一のメモ
リ装置の制御端子をhigh、または、low にすることによ
り、データ用メモリ装置にも、タグ用メモリ装置にもな
るので、スループットの高いシステムに好適な様々な半
導体メモリ装置を安価に提供すること出来る。

【００２１】

【実施例】図１と図２を用いて本発明に第１の実施例を
説明する。図１は本発明の第１の実施例である情報処理
装置の全体図を示す。１００−１〜４は２次キャッシュ
のデータを格納する半導体により作られた同期式高速Ｓ
ＲＡＭ（Static Random Access Memory ）である。同期
式メモリとはパイプライン用のレジスタを含むメモリで
あり、その構成例については後で詳しく説明する。１０
１は２次キャッシュのタグ及びエントリが有効であるこ
とを示すＶビットを格納する同期式高速ＳＲＡＭであ
る。１０２は１チッププロセッサ、１０３はプロセッサ
主部、104は２次キャッシュインタフェース、１０５は
１次キャッシュ、１０６はストアバッファである。ま
た、１０７は主メモリ、１０８はＩ／Ｏである。プロセ
ッサ１０２は、プロセッサ主部１０３と２次キャッシュ
インタフェース１０４からなる。プロセッサ主部１０３
は１次キャッシュ１０５とストアバッファ１０６を含
む。プロセッサ１０２は、主メモリインタフェース１１
６を介して主メモリ107を、また、Ｉ／Ｏインタフェー
ス１１７を介してＩ／Ｏ１０８を制御する。さらに、プ
ロセッサ１０２はラインアドレス１１２をデータ用RAM1
00−１〜４，タグ用RAM101に送り出す。また、プロセッ
サは、データバス１１３−１〜４を介してデータ用RAM1
00−１〜４を、タグバス１１５を介してタグ用RAM101を
読み書きする。更に、プロセッサ１０２は、データ転送
信号１１０と書き込み信号１０９をデータ用RAM100−１
〜４へ、タグ転送信号３０９をタグ用RAM101に送り出
す。

【００２２】RAM100−１はデータバス１１３−１，ライ
ンアドレス１１２，データ転送信号１０９，書き込み信
号１０９に接続されている。データバス１１３−１は、
プロセッサ１０２からRAM100−１へのデータの送出、RA
M100−１からプロセッサ１０２へのデータの送出の両者
に使われる。これを区別する信号がデータ転送信号１０
９で、プロセッサ１０２からRAM100−１へデータを送り
出すときに‘１’にされる。書き込み信号が‘１’の時
には、データバス１１３−１を通して送ったデータがRA
M100−１のラインアドレス１１２で示された番地に書か
れる。書き込み信号が‘０’の時には、RAM100−１から
ラインアドレス１１２で示された番地が読みだされ、デ
ータバス１１３−１を通してプロセッサ１０２に送られ
る。他のRAMについても制御は同様である。

【００２３】本情報処理装置は、オンチップの小容量１
次キャッシュと高速ＳＲＡＭで構成したオフチップ２次
キャッシュよりなる２階層方式のキャッシュメモリを有
する。キャッシュ内のエントリの呼び名についてはいろ
いろあるが、本明細書では２次キャッシュのエントリを
ライン、１次キャッシュのエントリをブロックと呼ぶこ
とにする。第１の実施例では２次キャッシュのラインサ
イズは１６Ｂ，１次キャッシュ１０５のブロックサイズ
を１６Ｂとする。また、データ用ＲＡＭは４Ｂ幅、容量
１Ｍｂであるとする。即ち、プロセッサ１０２のデータ
バス１１３−１〜４は１６Ｂ幅であり、２次キャッシュ
の総容量は０.５ＭＢである。また、簡単のためにスト
ア命令では１６Ｂ幅のデータのみを書くものとする。ま
た、２次キャッシュはダイレクトマップ方式である。即
ち、バイト表現の３２ビットのアドレスを最下位より、
ライン内アドレス部，ＲＡＭ検索用ラインアドレス部，
タグ部に分けると、それぞれ、４，１５，１３ビットと
なる。このため、タグ用ＲＡＭは１ビットの有効信号Ｖ
ビットを含め１４ビット有れば良い。このダイレクトマ
ップ方式については前述の文献に記載されている。後に
述べるように、ブロックサイズ，ラインサイズ，ストア
データ幅を変えることは可能である。本実施例では、２
次キャッシュ，１次キャッシュ共にストアスルー方式で
あるとする。また、ストア命令でキャッシュミスした時
にはキャッシュの更新はしないものとする。

【００２４】プロセッサ主部１０３が２次キャッシュイ
ンタフェース１０４を用いてキャッシュを制御する様子
を詳しく説明する。ロード命令実行時には先ず１次キャ
ッシュ１０５を検索し、該当するデータを含むブロック
が有れば１次キャッシュ105からデータを読みだす。な
ければ、２次キャッシュインタフェース１０４を通して
データ用RAM100−１〜４とタグ用RAM101を読みだし、タ
グ用ＲＡＭを調べヒットすれば該当するブロックを１次
キャッシュ１０５へ転送する。この動作を以後ＢＴ(Blo
ck Transfer)と略す。２次キャッシュにも無いときに
は、主メモリ107より該当するデータを含むラインを読
みだし、２次キャッシュインタフェース１０４を通して
データ用RAM100−１〜４に書き、タグ用RAM101にタグを
登録する。この主メモリから２次キャッシュへの転送動
作を以後ＬＴ（Line Transfer ）と略す。特に、２次キ
ャッシュインタフェース１０４によるデータ用RAM100へ
の書き込みをＬＴＷと略す。プロセッサ主部１０３は、
ＬＴ後２次キャッシュインタフェース１０４を通してＢ
Ｔを行う。

【００２５】ストア命令実行時には、１次キャッシュが
ヒットすれば１次キャッシュに書く。更にストアバッフ
ァ１０６を通して２次キャッシュインタフェース１０４
を起動し、２次キャッシュにも書く。即ち、２次キャッ
シュインタフェース１０４は、タグ用RAM101を調べ、ス
トアバッファ１０６につまれたデータを含むラインが２
次キャッシュに有れば前記データをデータ用RAM100−１
〜４に書く。以後この動作をＷ(Write）と略す。プロセ
ッサ主部１０３は、以上に述べた１次，２次キャッシュ
への書き込みと並行して、主メモリ１０７にもデータを
書く。１次，２次キャッシュがミスしたときには主メモ
リ１０７のみに書き、ＢＴ，ＬＴは行わない。

【００２６】以上の動作を２次キャッシュインタフェー
ス１０４に着目してまとめると、２次キャッシュインタ
フェース１０４は、データ用RAM100−１〜４とタグ用RA
M101を読みだすＢＴ処理，データ用RAM100−１〜４とタ
グ用RAM101に書き込むＬＴＷ処理，タグ用RAM101を読み
だし、ヒットすればデータ用RAM100−１〜４にデータを
書き込むＷ処理の３つを行う。３つの動作の頻度は情報
処理装置上で流すプログラムに依存するが、ロード命令
の頻度，ストア命令の頻度，１次キャッシュのアクセス
あたりのミス率，２次キャッシュのアクセス当たりのミ
ス率を、それぞれ、３０％，１０％，２０％，１０％と
仮定すると、１命令あたり、ＢＴ処理が０.０６（０.３
×０.２）回、ＬＴＷ処理が０.００６（０.３×０.２×
０.１)、Ｗ処理が０.１回である。Ｗ処理の頻度が高
く、Ｗ処理の高速化が重要である。２次キャッシュイン
タフェース１０４は、図２に示すようにＡＤＲ，ＲＡ
Ｍ，ＤＡＴ，ＨＩＴ，ＷＲＴの５段構成のパイプライン
でデータ用RAM100−１〜４とタグ用RAM101を制御する。
ＡＤＲステージはプロセッサ１０２からデータ用RAM100
−１〜４とタグ用RAM101にラインアドレス１１２，デー
タ転送信号１１０とタグ転送信号３０９を送り出すステ
ージである。ＲＡＭステージはＲＡＭの読み書きを行う
ステージである。ＤＡＴステージはプロセッサとＲＡＭ
間のデータ転送を行うステージである。ＨＩＴステージ
は、２次キャッシュインタフェース１０４がキャッシュ
のヒット判定を行いデータ用RAM100−１〜４に書き込み
信号１０９を送り出すステージである。最後にＷＲＴス
テージは、データ用RAM100−１〜４とタグ用RAM101にデ
ータを書き込むステージである。Ｗ処理ではプロセッサ
１０２は、ＤＡＴステージで書き込む可能性のあるデー
タをプロセッサ１０２からデータ用RAM100−１〜４へ転
送しておき、ＨＩＴステージで本当に書き込むかどうか
を書き込み信号１０９を通じて知らせる。

【００２７】データ用RAM100−１〜４は、後に詳しく構
成例を述べるようにメモリ主部と３段のＷＲＴバッファ
よりなる。前述のＷＲＴステージでの書き込みはメモリ
主部に対しては行われずにＷＲＴバッファの中の１つに
対して行われる。これは、ＬＴＷ，ＢＴ，Ｗの３つの処
理を図２で説明したように１サイクルピッチで行おうと
するとＲＡＭをつかえるステージはＲＡＭステージのみ
で書き込みもこのステージで行わなくてはならないが、
ＲＡＭステージでは２次キャッシュインタフェース１０
４によるタグのチェックがすんでおらず、本当に書き込
むかどうかわからないためである。Ｗ処理のＲＡＭステ
ージでは前記３段のＷＲＴバッファの中に有効なデータ
が有ったときにその中で最も古いものをメモリ主部に書
き込む。図２に示すようにＷ処理が連続したときに、１
番目のＷ処理の確定した書き込みをＲＡＭステージで実
行出来るのは、４番目のＷ処理である。この様子を図２
中に書き込みバイパスと書いた点線の矢印で示した。こ
のため、１から３番目のＷ処理分の３つのＷＲＴバッフ
ァが必要である。処理４以降がＢＴ処理が続いたときに
は１から３番目のＷ処理による書き込みデータは３つの
ＷＲＴバッファに保持され続け、次のＷ処理がきたとき
にはじめて１番目のＷ処理による書き込みデータがメモ
リ主部に書き込まれる。一方、図２に読みだしバイパス
と記した実線の矢印で示したように、５番目の処理がＢ
Ｔ処理であり、かつ、ＷＲＴバッファに保持するデータ
のアドレスと一致したときにはＷＲＴバッファの内容を
読みだし、プロセッサ１０２に転送する。但し、４番目
のＷ処理で書いた内容を５番目のＢＴ処理で読みだして
プロセッサに転送することは出来ない。これは５番目の
ＢＴ処理のＤＡＴステージでは４番目のＷ処理の書き込
みが確定していないためである。誤動作を避けるため、
Ｗ処理の直後の同一アドレスへのＢＴ処理は行わないよ
うにプロセッサ側で制御する。この具体的制御について
は、後に図１０から図１３を用いて述べる。

【００２８】次に本発明の第２の実施例を図３から図２
３を用いて説明する。第２の実施例の構成は第１の実施
例の構成とほぼ同じである。同じ部品には、同じ番号が
振ってある。異なる点は、２次キャッシュのＷ処理であ
る。すなわち、第２の実施例ではストア命令実行時２次
キャッシュがヒットしたときには、２次キャッシュには
データを書くが主メモリ１０７には書かない。このよう
な方式はストアイン方式と呼ばれる。主メモリと食い違
ったデータを保持していることを示すために、データ用
RAM100−４に１ビットのＤ（Dirty ）ビットを持ってい
る。ＬＴＷ処理でＤビットが立っているラインに主メモ
リ１０７から転送してきた新しいラインを書く時には、
先ず、Ｄビットが立っているラインを主メモリ１０７に
書きもどしてから、新しいラインを書く。以下ストアイ
ン方式の第２の実施例の各部品の構成例を説明するが、
第２の実施例の前記Ｄビットの処理を省けば、容易に第
１の実施例の部品の構成例を得ることが出来る。

【００２９】図３は本発明の第２の実施例の全体図であ
る。図１と同じ部品には、同じ番号が振ってあり、説明
を省略する。プロセッサ主部１０３はＬＴＷ，ＢＴ，Ｗ
処理の３つの処理を、それぞれ、要求信号３１３−１〜
３により２次キャッシュインタフェース１０４に伝え
る。ＬＴＷ処理では、以下の動作を行う。即ち、プロセ
ッサ主部１０３はラインアドレス，タグ，データを、そ
れぞれ、信号３２２，３２３，３０９−１〜４をもちい
て２次キャッシュインタフェース１０４に伝える。ＢＴ
処理では、以下の動作を行う。即ち、プロセッサ主部１
０３はラインアドレスを信号３２２をもちいて２次キャ
ッシュインタフェース１０４に伝え、２次キャッシュイ
ンタフェース１０４より読みだしたデータを信号３１０
−１〜４を通して受け、また、２次キャッシュがヒット
したかどうかをしめすヒット信号３１４−１と、ミスし
た場合追い出すラインのＤビットの内容を示す信号３１
４−２を受ける。Ｗ処理では、以下の動作を行う。即
ち、プロセッサ主部１０３はラインアドレス，タグ，デ
ータを、それぞれ、信号３２２，３２３，３０９−１〜
４をもちいて２次キャッシュインタフェース１０４に伝
える。２次キャッシュインタフェース１０４はバス３０
８を介してデータ用RAM100−４にＤビットを書いたり読
んだりする。プロセッサ主部１０３から何も要求が無い
ときには、２次キャッシュインタフェース１０４は、な
にもしなくてよい。実際には、本実施例では簡単のため
ＢＴ処理を行う。ＢＴ処理は書き込み動作を伴わないの
で過剰に行っても論理上差し支えない。プロセッサ主部
１０３は、自分が要求していないＢＴ処理については応
答を無視すれば性能上も問題ない。このアイドル時のＢ
Ｔ処理を真のＢＴ処理と区別してＩＤＬＥ処理と呼ぶこ
とにする。ＩＤＬＥ処理で、ラインアドレスの転送や、
ＲＡＭのアクセスを抑止すれば、低消費電力化の効果が
ある。

【００３０】上述の処理は、図２を用いて説明した第１
の実施例のパイプラインと同じパイプラインで処理され
る。その際のプロセッサ１０２とデータ用RAM100−１〜
４，タグ用RAM101間のインタフェースを図４から図６を
用いて説明する。

【００３１】図４はＬＴＷ処理のインタフェースを説明
するタイミングチャートである。

【００３２】ＡＤＲステージで、プロセッサ１０２は、
ラインアドレス１１２を送り出す。同時に、データ転送
信号１１０をhighにしてプロセッサ１０２からデータ用
ＲＡＭ１００−１〜４へＤＡＴステージでデータを、Ｈ
ＩＴステージでＤビットを転送することを、データ用Ｒ
ＡＭ１００−１〜４にしらせる。同様に、タグ転送信号
３０９をhighにしてＤＡＴステージでプロセッサ１０２
からタグ用RAM101へタグを転送することを、タグ用RAM1
01にしらせる。ＤＡＴステージではプロセッサ１０２が
データバス１１３，タグバス１１５を駆動し、このライ
ンを有効にするためにＶビットをhighにする。ＨＩＴス
テージでプロセッサ１０２は書き込み信号１０９をhigh
にして、ＤＡＴステージで送り出したデータ、及び、タ
グの書き込みをデータ用RAM100−１〜４，タグ用RAM101
に指示すると共に、Ｄビット用バス３０８をlowにして
ＤＡＴステージで送り出したデータに対応するＤビット
を０にすることをデータ用RAM100−４に伝える。

【００３３】図５はＢＴ、および、ＩＤＬＥ処理のイン
タフェースを説明するタイミングチャートである。ＡＤ
Ｒステージで、プロセッサ１０２は、ラインアドレス１
１２を送り出す。同時に、データ転送信号１１０をlow
にしてデータ用RAM100−１〜４からＤＡＴステージでデ
ータを、ＨＩＴステージでＤビットを受け取ることを、
データ用RAM100−１〜４にしらせる。同様に、タグ転送
信号３０９をlow にしてＤＡＴステージでタグ用RAM101
からデータを受け取ることを、タグ用RAM101にしらせ
る。ＤＡＴステージではデータ用RAM100−１〜４がデー
タをバス１１３に、タグ用RAM101がタグバス及びＶビッ
トをバス１１５にのせる。ＨＩＴステージでプロセッサ
１０２は書き込み信号１０９をlow にして、書き込みを
行わないことをデータ用RAM100−１〜４，タグ用RAM101
に指示する。ＨＩＴステージでは、さらに、タグ用RAM1
01はＤビット用バス３０８にＤＡＴステージで送り出し
たデータに対応するＤビットをのせる。

【００３４】図６はＷ処理のインタフェースを説明する
タイミングチャートである。ＡＤＲステージで、プロセ
ッサ１０２は、ラインアドレス１１２を送り出す。同時
に、データ転送信号１１０をhighにしてデータ用RAM100
−１〜４へ、ＤＡＴステージでデータを、ＨＩＴステー
ジでＤビットをデータ用RAM100−１〜４へ転送すること
を、データ用RAM100−１〜４にしらせる。同様に、タグ
転送信号３０９をｌｏｗにしてＤＡＴステージでタグ用
ＲＡＭ１０１からデータを受け取ることを、タグ用RAM1
01にしらせる。ＤＡＴステージでは、プロセッサ１０２
がデータをバス113に、タグ用RAM101がタグバス及びＶ
ビットをバス１１５にのせる。プロセッサ１０２はＤＡ
Ｔステージで受け取ったタグを調べヒットしていればＨ
ＩＴステージで書き込み信号１０９をhighにして、ＤＡ
Ｔステージで送り出したデータを書き込むことをデータ
用RAM100−１〜４にしらせ、Ｄビット用バス３０８をhi
ghにしてＤＡＴステージで転送したデータに対応するＤ
ビットを１にすることをデータ用RAM100−１にしらせ
る。ヒットしていなければ、ＨＩＴステージで書き込み
信号１０９をlow にして、ＤＡＴステージで転送したデ
ータとＨＩＴステージで転送したＤビットを書き込まな
いことをデータ用RAM100−１〜４にしらせる。

【００３５】ＢＴ処理ではＢＴペナルティを短縮するた
めに出来るだけ早くデータを転送したいが、Ｗ処理では
ヒットチェックをしてからでないとデータを書き込めな
い。本実施例では以上説明したように、データ転送信号
１１０と書き込み信号１０９の２つを持ち、ＢＴ処理で
データをプロセッサ１０２に転送するＤＡＴステージ
で、Ｗ処理ではキャッシュがヒットするかどうかにかか
わらずデータを転送しておき、後でタグの結果に従い書
き込み信号１０９を用いて本当に書くかどうかを指示す
るにより、Ｗ処理とＢＴ処理をパイプライン処理出来る
という効果がある。

【００３６】また、図２を用いて説明した第１の実施例
のデータ用RAM100−１〜４とタグ用RAM101における３段
のＷＲＴバッファを用いた書き込み制御，バイパス制御
は、第２の実施例でも同様である。但し、データ用RAM1
00−４は、ＷＲＴバッファ内にラインアドレス，データ
と共にＤビットを保持し、Ｗ処理のＲＡＭステージでデ
ータと共にＤビットをメモリ主部に書き込む。Ｄビット
をタグ用RAM101に保持すると、Ｗ処理において、タグ用
RAM101内でメモリ主部の読みだしと書き込みの２種類の
アクセスが必要となり、１サイクルピッチでＷ処理を行
うことが出来ない。データ用RAM100−４はＤビットを合
わせもっても、Ｗ処理でメモリ主部に対して書き込みの
みを行えば良いので、１サイクルピッチでのＷ処理のパ
イプラインが可能である。以上まとめると、Ｄビットを
タグ用RAM101ではなく、データ用RAM100−４に保持しＷ
ＲＴバッファを利用することにより、Ｗ処理が１サイク
ルピッチでパイプライン可能になるという効果がある。

【００３７】図３にもどって、２次キャッシュインタフ
ェース１０４の構成例を説明する。２次キャッシュイン
タフェース１０４は、２次キャッシュインタフェースコ
ントローラ３０４，レジスタ３００，３０１−１〜４，
３０２−１〜４，３０５、双方向スイッチ３０３−１〜
４，３０６，３０７よりなる。図３から図２２におい
て、箱の縁に線を引いた印でレジスタを表わしている。
レジスタは全て、クロックの立上りでデータを取り込む
エッジ型である。クロック信号は簡単のため省略してあ
る。実際には１相のクロックがプロセッサ１０２，デー
タ用RAM100−１〜４，タグ用RAM101のなかのレジスタに
分配されている。

【００３８】レジスタ３００はプロセッサ主部１０３が
バス３２２を通してデータ用RAM100−１〜４とタグ用RA
M101へ送り出すアドレスを保持するＡＤＲステージのレ
ジスタである。レジスタ３０１−１〜４はプロセッサ主
部１０３がバス１１３−１〜４を通してデータ用RAM100
−１〜４へ送り出すデータを保持するＤＡＴステージの
レジスタである。レジスタ３０２−１〜４はプロセッサ
主部１０３がバス113−１〜４を通してデータ用RAM100
−１〜４から受け取るデータを保持するＨＩＴステージ
のレジスタである。レジスタ３０５はプロセッサ主部１
０３がバス115を通してタグ用RAM101へ送り出すアドレ
スを保持するＤＡＴステージのレジスタである。双方向
スイッチ３０３−１〜４，３０６，３０７はそれぞれデ
ータバス１１３−１〜４，Ｄビットバス３０８，タグバ
ス１１５のためのスイッチである。

【００３９】２次キャッシュインタフェースコントロー
ラ３０４は、プロセッサ主部１０３からＬＴＷ要求信号
３１３−１，ＢＴ要求信号３１３−２，Ｗ要求信号３１
３−３を、レジスタ３０５からタグ３１５を、双方向ス
イッチ３０７からタグ及びＶビット入力３１７を、双方
向スイッチ３０６からＤビット入力３１９を受けて、双
方向スイッチ３０３−１〜４，３０６，３０７にそれぞ
れデータ入力指示信号３２４，Ｄビット入力指示信号３
２０，タグ入力指示信号３２１を、データ用RAM100−１
〜４とタグ用RAM101に書き込み信号１０９を、データ用
RAM100−１〜４にデータ転送信号１１０を、タグ用RAM1
01にタグ転送信号３０９を、双方向スイッチ３０６にＤ
ビット出力３１８を、双方向スイッチ３０７にＶビット
出力３１６を送り出し、図４から図６を用いて説明した
処理を行い、プロセッサ主部１０３へＤビット３１４−
２とヒット信号３１４−１を返す。

【００４０】図７に双方向スイッチ３０３の構成例を示
す。１１０２はインバータ、1100と１１０１はトライス
テートバッファである。

【００４１】２次キャッシュインタフェースコントロー
ラ３０４の構成例を図８に示す。

【００４２】１２００から１２２１はレジスタ、１２２
２から１２２４はＯＲゲート、1225，１２２６，１２２
８はＡＮＤゲート、１２２７はコンパレータ、１２２９
はインバータである。ＢＴ要求信号３１３−２が１にな
ったとき、データ入力指示信号３２４とＤビット入力指
示信号３２０を１にする。ＢＴ要求信号３１３−２また
はＷ要求信号３１３−３が１になったとき、タグ入力指
示信号３２１を１にする。ＬＴＷ要求信号３１３−１ま
たはＷ要求信号３１３−３が１になったとき、データ転
送信号１１０を１にする。ＬＴＷ要求信号３１３−１が
１になったとき、タグ転送信号３０９とＶビット出力３
１６を１にする。タグ３１５とタグ入力３１７−１が一
致しＶビット入力３１７−２が１の時ヒット信号３１４
−１を１にする。ヒット信号３１４−１が１かつＷ要求
信号３１３−３が１、または、ＬＴＷ要求信号３１３−
１が１のとき、書き込み信号１０９を１にする。ヒット
信号３１４−１が１、かつ、Ｗ要求信号３１３−３が
１、かつ、ＬＴＷ要求信号３１３−１が０のとき、Ｄビ
ット出力３１８を１にする。

【００４３】図３に示したプロセッサ主部１０３の構成
例を図９に示す。プロセッサ主部１０３は命令制御部７
００，１次キャッシュ１０５，ストアバッファ１０６，
メモリバスコントローラ７０１，２次キャッシュコント
ローラ７０２よりなる。命令制御部７００はインタフェ
ース７１２を通じて１次キャッシュ１０５を読み書き
し、インタフェース７１３を通じてストアバッファ１０
６を用いて２次キャッシュへの書き込みを行い、インタ
フェース７０７を通じてメモリバスコントローラ７０１
を用いて主メモリへの読み書きを行う。１次キャッシュ
１０５は命令制御部７００よりデータの読みだし要求を
受けたがキャッシュ内に対応するデータが無いときに
は、信号７０６に欲しいデータのアドレスをだし、イン
タフェース７１１を通じて２次キャッシュコントローラ
７０２にＢＴ処理要求をだす。ストアバッファ１０６は
バッファの中に２次キャッシュへの書き込み要求が溜っ
ているときには、アドレスを信号７０７，データを信号
７０８にだしインタフェース７０５を通じて２次キャッ
シュコントローラ７０２にＷ処理要求をだす。メモリバ
スコントローラ７０１はインタフェース１１６を通じて
図３の主メモリ１０７より、ＬＴ中のデータの到着を報
告されると、信号７０９にアドレス，信号710にデータ
をだしインタフェース７０４を通じて２次キャッシュコ
ントローラ702にＬＴＷ処理要求をだす。

【００４４】２次キャッシュコントローラ７０２は、Ｌ
ＴＷ，ＢＴ，Ｗ３つの処理要求の中から１つを選択す
る。ＬＴＷ処理をするときにはメモリバスコントローラ
７０１からのアドレス信号７０９をアドレス３２２，３
２３に、データ信号７１０を出力データ３０９−１〜４
にだし、ＬＴＷ要求信号３１３−１を１にする。ＢＴ処
理をするときには１次キャッシュ１０５からのアドレス
信号７０６をアドレス３２２，３２３にだし、ＢＴ要求
信号３１３−２を１にする。Ｗ処理をするときにはスト
アバッファ１０６からのアドレス信号７０７をアドレス
３２２，３２３に、データ信号７０８を出力データ３０
９−１〜４にだし、Ｗ要求信号３１３−３を１にする。
このとき、図２を用いて説明したようにＬＴＷ処理で書
き込んだものと同一ラインアドレスのタグを前記ＬＴＷ
処理のすぐ次のサイクルで発行されたＢＴ処理またはＷ
処理により読みだすことは出来ない。また、Ｗ、また
は、ＬＴＷ処理で書き込んだものと同一ラインアドレス
のデータを前記Ｗ処理のすぐ次のサイクルで発行された
ＢＴ処理により読みだすことは出来ない。

【００４５】図１０，図１１を用いて、２次キャッシュ
コントローラ７０２の第１の構成例について説明する。
本構成例では、ＢＴ処理で図３の２次キャッシュインタ
フェース１０４より信号３１４−１を通してヒット信号
が１であることをしらされると、２次キャッシュコント
ローラ７０２は図９のインタフェース７１１を通して１
次キャッシュに入力データ３１０−１〜４を取り込むこ
とを指示する。一方、ＢＴ処理で図３の２次キャッシュ
インタフェース１０４より信号３１４−１を通してヒッ
ト信号が０あることをしらされると、インタフェース７
０４を通してメモリコントローラ７０１にＬＴ要求をだ
す。さらに、２次キャッシュインタフェース１０４より
信号３１４−２を通してＤビットが１あることをしらさ
れたときには、入力データ３１０−１〜４を主メモリに
転送するようにメモリコントローラ７０１に指示する。
さらに、ＬＴ中のデータが到着しＬＴＷ処理を発行する
までは、同一ラインアドレスへのＷ処理は行わない。

【００４６】図１１は２次キャッシュコントローラ７０
２の第１の構成例の制御アルゴリズムを示す図である。
ＬＴＷ処理要求があるときにはＬＴＷ処理を行う。ＬＴ
Ｗ処理要求が無く、ＢＴ処理要求あるときには、前サイ
クルが同一ラインへのＬＴＷまたはＷ処理の場合はＩＤ
ＬＥ処理を、そうでないときにはＢＴ処理を行う。

【００４７】ＬＴＷとＢＴ処理要求が無く、Ｗ処理要求
あるときには、前サイクルが同一ラインへのＬＴＷ処
理、または、主メモリからＬＴ中のラインと同じライン
へのＷ処理であるときは、ＩＤＬＥ処理を、そうでない
ときにはＷ処理を行う。

【００４８】図１０は２次キャッシュコントローラ７０
２の第１の構成例のブロック図である。２３００は図１
１で説明した制御を行う制御部、２３０１，２３０３−
１〜ｎはレジスタ、２３０２，２３０４−１〜ｎはコン
パレータである。レジスタ２３０１は前サイクルの処理
のラインアドレスを保持する。レジスタ２３０３−１〜
ｎは主メモリからＬＴ中のラインのアドレスを保持す
る。

【００４９】図１２，図１３を用いて、２次キャッシュ
コントローラ７０２の第２の構成例について説明する。
本構成例では、ＢＴ処理で図３の２次キャッシュインタ
フェース１０４より信号３１４−１を通してヒット信号
が１であることをしらされると、２次キャッシュコント
ローラ７０２は図９のインタフェース７１１を通して１
次キャッシュ１０５に入力データ３１０−１〜４を取り
込むことを指示する。一方、ＢＴ処理で図３の２次キャ
ッシュインタフェース１０４より信号３１４−１を通し
てヒット信号が０あることをしらされると、インタフェ
ース７０４を通してメモリコントローラ７０１にＬＴ要
求をだす。さらに、２次キャッシュインタフェース１０
４より信号３１４−２を通してＤビットが１あることを
しらされたときには、この情報を保持しておき、ＬＴＷ
処理の直前に、再度、２次キャッシュインタフェース１
０４にこのラインの読みだし要求をだし、入力データ31
0−１〜４を主メモリに転送するようにメモリコントロ
ーラ７０１に指示する。この再読みだし処理は、２次キ
ャッシュインタフェース１０４からみればＢＴ処理と同
じであるが、特に区別してＣＯ（Copy Out）処理と呼ぶ
こととする。第２の構成例では第１の構成例と比較する
と、ＬＴＷ処理の直前にＣＯ処理が必要となるが、ＬＴ
中のデータが到着しＬＴＷ処理を発行するまで同一ライ
ンアドレスへのＷ処理を待たせなくても良いという利点
がある。

【００５０】図１３は２次キャッシュコントローラ７０
２の第２の構成例の制御アルゴリズムを示す図である。
ＣＯ処理の直後はＬＴＷ処理を行う。ＬＴＷ処理要求が
あるときは、前サイクルで同一ラインへのＬＴＷまたは
Ｗ処理が発行されているときには、ＩＤＬＥ処理を、そ
うでないときにはＣＯ処理を行う。ＬＴＷ処理要求が無
く、ＢＴ処理要求あるときには、前サイクルが同一ライ
ンへのＬＴＷまたはＷ処理の場合はＩＤＬＥ処理を、そ
うでないときにはＢＴ処理を行う。ＬＴＷとＢＴ処理要
求が無く、Ｗ処理要求あるときには、前サイクルが同一
ラインへのＬＴＷ処理であるときは、ＩＤＬＥ処理を、
そうでないときにはＷ処理を行う。図１２は２次キャッ
シュコントローラ７０２の第１の構成例のブロック図で
ある。２３１０は図１３で説明した制御を行う制御部、
２３０１，２３０３−１〜ｎはレジスタ、２３０２，２
３０４−１〜ｎはコンパレータである。レジスタ２３０
１は前サイクルの処理のラインアドレスを保持する。レ
ジスタ２３０３−１〜ｎは主メモリからＬＴ中のライン
で、かつ、キャッシュから追い出されるラインのＤビッ
トが１であるラインのアドレスを保持する。

【００５１】図１４は図３の２次キャッシュインタフェ
ース１０４が各処理をパイプライン処理する様子を示し
た図である。３，４，９番目のＷ処理はヒット、４番目
のＷ処理と６番目のＢＴ処理は同一ラインへのものと仮
定している。各処理が１サイクルピッチで処理される様
子がわかる。

【００５２】図１５は図３のデータ用RAM100の構成例を
示す図である。１３１２はメモリ主部、１３１３はＲＡ
Ｍコントローラ、１３１１は２入力セレクタ、１３００
〜１３０９，１８０１〜１８０５はレジスタ、１３１４
〜１３２０，１８０６，１３４７〜１３４９はトライス
テートバッファである。１３００，１３０１，１３０２
はそれぞれ、ＲＡＭ，ＤＡＴ，ＨＩＴステージのライン
アドレスを保持するレジスタである。１３０３，１３０
７，１８０１はそれぞれ、第１ＷＲＴバッファのアドレ
ス部，データ部，Ｄビットである。同様に、１３０４，
１３０８，１８０２はそれぞれ、第２ＷＲＴバッファの
アドレス部，データ部，Ｄビット、１３０５，１３０
９，１８０３はそれぞれ、第３ＷＲＴバッファのアドレ
ス部，データ部，Ｄビットである。トライステートバッ
ファ１３１８，１３１９，１３２０は、それぞれ、第１
ＷＲＴバッファ，第２ＷＲＴバッファ，第３ＷＲＴバッ
ファのデータ部及びＤビットをメモリ主部１３１２に書
く時にあける書き込みバイパスである。この書き込みに
対応してアドレスを選択するのがトライステートバッフ
ァ１３４７〜１３４９である。１３１４はメモリ主部１
３１２を読みだすときに動作させるトライステートバッ
ファである。トライステートバッファ１３１５，１３１
６，１３１７は、メモリ主部１３１２の代わりにそれぞ
れ、第１ＷＲＴバッファ，第２ＷＲＴバッファ，第３Ｗ
ＲＴバッファのデータ部及びＤビットを読みだすときに
あける読みだしバイパスである。１３４６は読みだした
データをバス１１３に送り出すための、また、１８０６
は読みだしたＤビットをバス３０８に送り出すためのト
ライステートバッファである。１３１０はメモリ主部１
３１２から読みだしたデータを保持するＤＡＴステージ
のレジスタであり、１３０６はバス１１３を通して送ら
れてきたデータを保持するＨＩＴステージのレジスタで
ある。１８０４，１８０５は図４から図６を用いて説明
したようにＤビットの出力をデータより１サイクル遅ら
せるためのレジスタである。同様に、Ｄビットの入力が
データより１サイクル遅れるためＤビット３０８は、デ
ータ１１３のようにＨＩＴステージのレジスタで受けず
に、直接第１ＷＲＴバッファ１８０１で受ける。

【００５３】次にＲＡＭコントローラ１３１３の制御に
ついて説明する。ＲＡＭコントローラ１３１３は、第１
ＷＲＴバッファ１３０３，１３０７，１８０１に第１Ｗ
ＲＴバッファセット信号１３３１を、第２ＷＲＴバッフ
ァ１３０４，１３０８，1802に第２ＷＲＴバッファセッ
ト信号１３３２を、第３ＷＲＴバッファ１３０５，１３
０９，１８０３に第３ＷＲＴバッファセット信号１３３
３を送り出す。セット信号が‘１’になると、バッファ
に入力データが書き込まれる。さらに、データ転送信号
１１０，書き込み信号１０９，ＲＡＭステージのアドレ
スレジスタ１３００の出力１３２１，ＨＩＴステージの
アドレスレジスタ１３０２の出力１３２２，第１ＷＲＴ
バッファアドレス部１３０３の出力１３２３，第２ＷＲ
Ｔバッファアドレス部１３０４の出力１３２４，第３Ｗ
ＲＴバッファアドレス部１３０５の出力１３２５をみ
て、書き込みバイパスであるトライステートバッファ１
３１８，１３４７へ第１ＷＲＴバッファ選択信号１３３
４を、書き込みバイパスであるトライステートバッファ
１３１９，１３４８へ第２ＷＲＴバッファ選択信号１３
３５を、書き込みバイパスであるトライステートバッフ
ァ１３２０，１３４９へ第３ＷＲＴバッファ選択信号１
３３６を、読みだしバイパスであるトライステートバッ
ファ１３１５〜７へ第１〜３ＷＲＴバッファ選択信号１
３２７〜１３２９を、トライステートバッファ１３１４
にＲＡＭ出力選択信号１３２６を、トライステートバッ
ファ１３４６に出力バッファイネーブル信号１３３０
を、メモリ主部１３１２にＲＡＭ書き込み信号１３４３
を、アドレスセレクタ1311にアドレス選択信号１３４４
を出力する。

【００５４】ＲＡＭコントローラ１３１３は、データ転
送信号１１０が１になった処理のＲＡＭステージで３つ
のＷＲＴバッファの中に１つでも有効なエントリが有れ
ば一番古いＷＲＴバッファに対応するバッファ選択信号
を立てて、ＲＡＭ書き込み信号１３４３を立てることに
より、その内容をメモリ主部１３１２に書き込む。この
様子を説明したのが図１６である。Ｗ，Ｗ，Ｗ，ＢＴ，
ＢＴ，ＢＴ，Ｗ，Ｗと処理が続いた場合の例である。１
番目のＷ処理のＷＲＴステージ（５サイクル目）で、第
１ＷＲＴバッファにデータが書く。２番目のＷ処理のＷ
ＲＴステージ（６サイクル目）で第１ＷＲＴバッファの
内容を第２ＷＲＴバッファに移し、第１ＷＲＴバッファ
に２番目のＷ処理のデータを書く。３番目のＷ処理のＷ
ＲＴステージ（７サイクル目）で第２ＷＲＴバッファの
内容を第３ＷＲＴバッファに、第１ＷＲＴバッファの内
容を第２ＷＲＴバッファにそれぞれ移し、第１ＷＲＴバ
ッファに３番目のＷ処理のデータを書く。引き続くＢＴ
処理ではＲＡＭステージでＲＡＭに読みだしが行われる
（５〜７サイクル目）。７番目のＷ処理のＲＡＭステー
ジ（８サイクル目）では、最も古い第３ＷＲＴバッファ
のデータがＲＡＭに書き込まれる。

【００５５】図１５にもどり、また、ＲＡＭコントロー
ラ１３１３は、ＢＴ処理時３つのＷＲＴバッファの中に
同一アドレスへのエントリが有れば、その中で１番最近
書き込まれたエントリの内容を該当するＷＲＴバッファ
選択信号を立てることにより、データバス１１３に送り
出す。１つも同一アドレスへのエントリが無いときに
は、メモリ主部１３１２の内容を、ＲＡＭ出力選択信号
１３２６を立てて、データバス１１３に送り出す。

【００５６】次にＲＡＭコントローラ１３１３の構成例
を図１７に示す。１５００は書き込みバイパスコントロ
ーラ、１５０１は読みだしバイパスコントローラ、１５
０２〜７はレジスタ、１５０８、１５０９はＡＮＤゲー
ト、１５１０，１５１１はＯＲゲート、１５２２はイン
バータである。レジスタ１５０２〜１５０４は、それぞ
れ、データ転送信号１１０を保持するＲＡＭ，ＤＡＴ，
ＨＩＴステージのレジスタである。ＡＮＤゲート１５０
８の出力１５１４はデータ転送信号１１０が１になり、
かつ、その処理に対する書き込み信号１０９も１になっ
たことを示す書き込み確定信号である。レジスタ１５０
５〜１５０７は、それぞれ、第１〜３ＷＲＴバッファの
有効信号を保持するレジスタである。書き込みバイパス
コントローラ１５００は、第１〜３ＷＲＴバッファ有効
信号１５１６〜１５１８，ＲＡＭ書き込み信号１３４
３，書き込み確定信号１５１４を入力として受け、第１
〜３ＷＲＴバッファセット信号１３３１〜１３３３，第
１〜３ＷＲＴバッファ選択信号１３３４〜１３３６を出
力する。読みだしバイパスコントローラ1501は、ＲＡＭ
ステージアドレス１３２１，ＨＩＴステージアドレス１
３２２，第１〜３ＷＲＴバッファアドレス部よりの信号
１３２３〜１３２５，第１〜３ＷＲＴバッファの有効信
号１５１６〜１５１８，第１〜３ＷＲＴバッファセット
信号1331〜１３３３，書き込み確定信号１５１４，ＲＡ
Ｍステージのデータ転送信号1512を入力として受け、第
１〜３ＷＲＴバッファ選択信号１３２７〜１３２９を出
力する。第１〜３ＷＲＴバッファ選択信号１３２７〜１
３２９が全て０の時には、ＲＡＭ出力選択信号１３２６
を１にする。データ転送信号１１０が１になったときに
は、その処理のＤＡＴステージで出力バッファイネーブ
ル信号１３３０を１にする。ＲＡＭステージのデータ転
送信号が１、かつ、第１〜３ＷＲＴバッファの有効信号
１５１６〜８のどれかが１の時にはＲＡＭ書き込み信号
１３４３とアドレス選択信号１３４４を１にする。

【００５７】図１８を用いて１５００は書き込みバイパ
スコントローラ１５００の制御について説明する。第１
〜３ＷＲＴバッファ選択信号１３３４〜１３３６は、第
１〜３ＷＲＴバッファの有効信号１５１６〜１５１８を
みて最も古いＷＲＴバッファに対応するものを１にす
る。第３ＷＲＴバッファ，第２ＷＲＴバッファ，第1WRT
バッファの順に古い。第１〜３ＷＲＴバッファセット信
号１３３１〜１３３３は第１〜３ＷＲＴバッファの有効
信号１５１６〜１５１８，ＲＡＭ書き込み信号１３４
３，書き込み確定信号１５１４をみて、ＲＡＭ書き込み
信号１３４３が１になったときには最も古いＷＲＴバッ
ファの有効信号を０にし、書き込み確定信号１５１４が
１になったときには第１ＷＲＴバッファセット信号１３
３１を１にするように制御している。

【００５８】図１９は読みだしバイパスコントローラ１
５０１の構成例である。１７００〜１７０３はコンパレ
ータ、１７０４〜１７０６は２入力セレクタ、１７０７
〜１７０９はレジスタ、１７１０〜１７１３はＡＮＤゲ
ート、１７１４はインバータである。

【００５９】図２０はタグ用ＲＡＭ１０１の構成例であ
る。図１５のデータ用RAM101の構成例との違いは図１５
のＤビット用ハード１８００が無いことである。その他
は同じで、同じ部品には同じ番号が振ってある。

【００６０】図２１はデータ用ＲＡＭ１００の第２の構
成例、図２２はタグ用RAM101の第２の構成例である。両
図で１８００はＤビット用ハード、１９００はそれ以外
の部分である。信号３０８はデータ用であることを示す
信号であり、データ用RAM100を作るときは１にし、タグ
用RAM101を作るときには０とする。

【００６１】Ｄビット用ハード１８００の構成例を図２
３に示す。１８０１〜１８０６はレジスタ、１８０７〜
１８０９は２入力セレクタ、１８１０はトライステート
バッファである。信号３０８が１の時にはレジスタ１８
０４，１８０５が活き、レジスタ１８０６が殺される。
図２１から図２３で示したＲＡＭの第２の構成例によれ
ば１種類のＲＡＭでデータ用ＲＡＭもタグ用ＲＡＭも実
現出来るという利点がある。

【００６２】図２４は本発明の第３の実施例の２次キャ
ッシュのビット配置を説明する図である。第２の実施例
ではＷ処理の扱うデータ幅を１６Ｂのみとしたが、これ
を４Ｂ幅とすることは容易である。図２４に示すように
４ＢごとにＤビットを設ければ良い。このとき、ＢＴ処
理では４つのＤビットのうち１つでも１のものが有れ
ば、ＣＯ処理を行えば良い。

【００６３】また、ラインサイズを１６Ｂより大きくす
ることも容易である。例えば、64Ｂのラインを２次キャ
ッシュに書く時には、４回パイプライン的に連続する１
６Ｂに対してのＬＴＷ処理を行えば良い。

【００６４】図２５は本発明の第４の実施例を説明する
図である。２次キャッシュへの処理としては、第２の実
施例で説明したＷ，ＬＴＷ，ＢＴ処理の他にパージ処理
がある。これは、タグを調べて、ヒットしていればその
ラインを無効化する処理である。この処理を他の処理と
混合してパイプライン処理するためには、データ用ＲＡ
ＭにＲ（Remove）ビットを設ければよい。このビットが
１の時には、Ｖビットが１であってもこのラインが無効
であることを示す。パージ処理ではＷ処理と同様にタグ
を読みだし、Ｖビットの変わりにＲビットを書き込む。

【００６５】図２６は図１５メモリ主部１３１２の構成
例である。２６００はアドレスでコーダ、２６０１はワ
ードドライバ、２６０２は書き込みドライバ、２６０３
はメモリセルアレイ、２６０４はセンス回路である。

【００６６】図２７は図２６のメモリセル２６０３の第
１の構成例である。２７００〜2702，２７０５はＮＭＯ
Ｓ、２７０３と２７０４は抵抗素子である。２７０６と
2707はデータ線、２７０８はワード線である。

【００６７】図２８は図２６のメモリセル２６０３の第
２の構成例である。２７００〜2702，２７０５はＮＭＯ
Ｓ、２７０３と２７０４はＰＭＯＳである。２７０６と
2707はデータ線、２７０８はワード線である。

【００６８】図２９は図１のRAM100を形成した半導体の
断面図である。Ｓｉ基板にBiCMOSプロセスを用いて製造
している。メモリセル部は、高抵抗Poli−Ｓｉ層を導入
している。また、少数キャリア注入による誤動作を避け
るため、メモリセル下部にはＮＩＳＯ層を埋め込んでい
る。この工夫により、プロセッサ内に作られるメモリセ
ルと同等の信頼性を保ちながら、セル面積を数分の１に
することが可能である。一方、本発明のレジスタ等は、
図２９に、バイポーラ，ＣＭＯＳと記したところに示し
たような作り方で作られたバイポーラ、及び、ＣＭＯＳ
を用いて作る。図３０は図１のRAM100を形成した半導体
をパッケージ実装した様子をし召す図である。３０００
はモールド、３００１は金線、３００２はペレット、３
００４は配線、３００５はパッド、３００６は基板、３
００７はビアホール、３００８ははんだボール、３００
９は皮膜である。

【００６９】図３１は図１のRAM100を形成した半導体を
パッケージ実装したものを８個プリント板に実装し、モ
デュールとしたものである。表裏に４個ずつ実装してい
る。図３２は図２０メモリ主部１３１２の構成例であ
る。２６００はアドレスデコーダ、２６０１はワードド
ライバ、２６０２は書き込みドライバ、２６０３はメモ
リセルアレイ、２６０４はセンス回路である。３２０１
はＶビット用メモリセル列、３２００はＶビット用書き
込みドライバ、３２０２はＶビット用センス回路であ
る。書き込みドライバ３２００は通常の特定アドレスへ
の書き込みと共に、Ｖビット用メモリセル列３２０１の
なかの全てのメモリセルを同時に０にする機能を有す
る。

【００７０】図３３は図３２のＶビット用メモリセル列
のなかのメモリセル３２０１の第１の構成例である。３
３０３〜３３０８はＮＭＯＳ、３３０９と３３１０は抵
抗素子である。３３１２と３３１３はデータ線、３３１
５はワード線である。3311はＶbitのリセット線であ
る。Ｖbitのリセット線３３１１はＶビット用の全ての
セルに接続されており、これを書き込みドライバ３２０
０によりhighにすることにより全てのラインのＶビット
を同時に０にし無効化することが可能である。この機能
は、システムリセット時のキャッシュの初期化や、プロ
セス切り替え時のキャッシュの無効化処理の高速化に効
果がある。

【００７１】図３４は本発明の第５の実施例を説明する
図である。図１で説明した第１の実施例と同じ部品には
同じ番号が振ってあり、説明を省略する。１０２はマス
タプロセッサ、３４０１はスレーブプロセッサ、３４０
０はクロック発振器である。この実施例では信頼性向上
のため、プロセッサが２重化されている。スレーブプロ
セッサ３４０１はマスタプロセッサ１０２と同じ動作を
同期して行う。ただし、スレーブプロセッサ３４０１は
マスタプロセッサ１０２が出力する信号を、同様に出力
する代わりに入力し、自分の中の信号と比較し不一致で
あればマスタプロセッサ１０２にしらせる。クロック発
振器３４００は、マスタプロセッサ102,スレーブプロセ
ッサ３４０１，RAM100−１〜４にクロックを供給する。
クロック発振器３４００は図１の第１の実施例では省略
され記載されていない。この構成では書き込み時に、デ
ータはマスタプロセッサ１０２からRAM100−１〜４だけ
でなく、スレーブプロセッサ３４０１にも転送される。

【００７２】図３５は本発明の第６の実施例を説明する
図である。図３４で説明した第５の実施例と同じ部品に
は同じ番号が振ってあり、説明を省略する。本実施例で
は高性能化のために、２次キャッシュ，主メモリ，Ｉ／
Ｏを共有する４個のプロセッサ１０２−１〜４がある。
このようなマルチプロセッサ厚生では、複数のプロセッ
サから同時にＲＡＭをアクセスする要求がでたとき、調
停回路により、優先順位を決め順次アクセスを行う。こ
のような構成でも本発明は有効である。

【００７３】

【発明の効果】本発明によればキャッシュ用ＲＡＭのス
ループットを高め、それを用いた情報処理装置の性能を
高めることが出来る。

【図面の簡単な説明】

【図１】本発明の第１の実施例の全体図。

【図２】本発明の第１の実施例の動作を説明する図。

【図３】本発明の第２の実施例の全体図。

【図４】ＬＴＷ処理のタイミングチャート。

【図５】ＢＴ処理のタイミングチャート。

【図６】Ｗ処理のタイミングチャート。

【図７】図２の双方向スイッチ３０３の構成例を説明す
る図。

【図８】図２の２次キャッシュインタフェースコントロ
ーラ３０４の構成例を説明する図。

【図９】図２のプロセッサ主部１０３の構成例を説明す
る図。

【図１０】図９の２次キャッシュコントローラの第１の
構成例を説明する図。

【図１１】図９の２次キャッシュコントローラの第１の
構成例の動作を説明する図。

【図１２】図９の２次キャッシュコントローラの第２の
構成例を説明する図。

【図１３】図９の２次キャッシュコントローラの第２の
構成例の動作を説明する図。

【図１４】パイプライン処理の様子を説明する図。

【図１５】図３のデータ用RAM100の第１の構成例を説明
する図。

【図１６】図３のデータ用RAM100の動作を説明する図。

【図１７】図１５のＲＡＭコントローラ１２１３の構成
例を説明する図。

【図１８】図１７の書き込みバイパスコントローラ１５
００の動作を説明する図。

【図１９】図１７の読みだしバイパスコントローラ１５
０１の構成例を説明する図。

【図２０】図３のタグ用RAM101の第１の構成例を説明す
る図。

【図２１】図３のデータ用RAM100の第２の構成例を説明
する図。

【図２２】図３のタグ用RAM101の第２の構成例を説明す
る図。

【図２３】図２１のＤビット用ハード１８００の構成例
を説明する図。

【図２４】本発明の第３の実施例の２次キャッシュのビ
ット配置を説明する図。

【図２５】本発明の第４の実施例の２次キャッシュのビ
ット配置を説明する図。

【図２６】図１５のメモリ主部１３１２の構成例を説明
する図。

【図２７】図２６のメモリセルアレイ２６０３の第１の
構成例を説明する図。

【図２８】図２６のメモリセルアレイ２６０３の第２の
構成例を説明する図。

【図２９】図１のRAM100と１０１の断面図を説明する
図。

【図３０】図１のRAM100と１０１のパッケージ実装の構
成例を説明する図。

【図３１】図１のRAM100と１０１のモデュール実装の構
成例を説明する図。

【図３２】図２０のメモリ主部１３１２の構成例を説明
する図。

【図３３】図３２のメモリセル列３２０１の第１の構成
例を説明する図。

【図３４】本発明の第５の実施例の全体図。

【図３５】本発明の第６の実施例の全体図。

【図３６】従来例のＲＡＭのピン配置図。

【図３７】従来例のＲＡＭのピンを説明する図。

【図３８】従来例のＲＡＭの全体ブロック図。

【図３９】従来例のＲＡＭの動作タイミングを説明する
図。

【符号の説明】

１００−１〜４…データ用ＲＡＭ、１０１−１〜４…タ
グ用ＲＡＭ、１０２…プロセッサ、１０３…プロセッサ
主部、１０４…２次キャッシュインタフェース、１０５
…１次キャッシュ、１０６…ストアバッファ、１０７…
主メモリ、109…書き込み信号、１１０…データ転送信
号、１１２…ラインアドレス、３０９…タグ転送信号、
１１３１〜４…データ。

───────────────────────────────────────────────────── フロントページの続き (72)発明者秋岡隆志茨城県日立市大みか町七丁目１番１号株式会社日立製作所日立研究所内 (72)発明者田中成弥茨城県日立市大みか町七丁目１番１号株式会社日立製作所日立研究所内

Claims

【特許請求の範囲】

【請求項１】データを一時的に保持するバッファを有す
るメモリと、前記メモリにデータを書き込むかどうかを決定する前
に、前記バッファにデータを転送し、書き込み決定後前
記メモリへの書き込みを行うよう上記メモリを制御する
メモリインタフェース部を有するプロセッサと、を有す
ることを特徴とする情報処理装置。
【請求項２】請求項１において、前記メモリインタフェ
ース部はクロック信号に従い、書き込むべきデータのア
ドレスと、データ転送信号とを前記メモリに送り出し、
データ転送信号を送り出した後データを前記メモリに送
り出すよう制御するコントローラを有することを特徴と
する情報処理装置。
【請求項３】請求項２において、前記コントローラは前
記書き込むべきデータのアドレスと、前記データ転送信
号とを同一タイミングで前記メモリに送り出す手段を有
することを特徴とする情報処理装置。
【請求項４】請求項２において、前記コントローラは前
記バッファに一時的に保持されるデータを前記メモリに
書き込むかどうかを決定するデータ書込決定手段を有す
ることを特徴とする情報処理装置。
【請求項５】請求項２において、前記メモリインタフェ
ース部は書き込むべきデータのアドレスと、データ転送
信号と、及び、そのデータとを前記メモリに送り出すた
めのそれぞれの端子を有することを特徴とする情報処理
装置。
【請求項６】請求項４において、前記データ書込決定手
段は前記バッファに一時的に保持されるデータを前記メ
モリに書き込むかどうかの決定結果を指示する書込信号
を前記メモリに送り出す手段を有することを特徴とする
情報処理装置。
【請求項７】請求項６において、前記メモリはメモリ主
部を有し、前記書込信号により、前記バッファに一時的
に保持されるデータが前記メモリ主部に書き込まれるこ
とを特徴とする情報処理装置。
【請求項８】請求項６において、前記メモリは複数の書
き込みバッファを有し、前記バッファに一時的に保持さ
れるデータが、前記書込信号に従って前記書き込みバッ
ファに登録されることを特徴とする情報処理装置。
【請求項９】請求項４において、前記メモリは複数の書
き込みバッファを有し、前記バッファに一時的に保持さ
れるデータが、前記コントローラに従って、順次格納さ
れることを特徴とする情報処理装置。
【請求項１０】データを記憶する主メモリと、データを一時的に保持する複数個のバッファを有し、前
記主メモリに記憶されるデータの一部を記憶するデータ
用メモリと、前記データ用メモリに格納されたデータの存在を示すタ
グを記憶するタグ用メモリと、前記データ用メモリにデータを書き込むかどうかを決定
する前に、前記バッファにデータを転送し、前記タグ用
メモリの内容に応じて前記データ用メモリにデータを書
き込むかどうかを決定し、決定後前記データ用メモリへ
の書き込みを行うよう前記データ用メモリと前記タグ用
メモリを制御するメモリインタフェース部を有するプロ
セッサと、を有することを特徴とする情報処理装置。
【請求項１１】請求項１０において、前記メモリインタ
フェース部はクロック信号に従い、書き込むべきデータ
のアドレスとデータ転送信号とを前記データ用メモリ
に、前記アドレスとタグ転送信号とを前記タグ用メモリ
に送り出し、データ転送信号を送り出した後前記データ
を前記データ用メモリに送り出すよう制御するコントロ
ーラを有することを特徴とする情報処理装置。
【請求項１２】請求項１１において、前記コントローラ
は前記書き込むべきデータのアドレスと、前記データ転
送信号と、タグ転送信号とを同一タイミングで前記デー
タ用メモリに送り出す手段を有することを特徴とする情
報処理装置。
【請求項１３】請求項１１において、前記コントローラ
は前記バッファに一時的に保持されるデータを前記メモ
リに書き込むかどうかを決定するデータ書込決定手段を
有することを特徴とする情報処理装置。
【請求項１４】請求項１３において、前記データ書込決
定手段は前記バッファに一時的に保持されるデータを前
記メモリに書き込むかどうかの決定結果を指示する書込
信号を前記メモリに送り出す手段を有することを特徴と
する情報処理装置。
【請求項１５】請求項１３において、前記複数のバッフ
ァは複数の書き込みバッファを有し、前記データ書込決
定手段からのデータ書き込み信号により一時的に保持さ
れたデータが前記所定の書き込みバッファに登録される
ことを特徴とする情報処理装置。
【請求項１６】請求項１０において、前記データ用メモ
リは前記主メモリと異なるデータを保持していることを
示すダーティビットエリアを有していることを特徴とす
る情報処理装置。
【請求項１７】請求項１６において、前記メモリインタ
フェース部はクロック信号に従い、書き込むべきデータ
のアドレスとデータ転送信号とを前記データ用メモリ
に、前記アドレスとタグ転送信号とを前記タグ用メモリ
に送り出し、データ転送信号を送り出した後、前記デー
タと、前記タグ用メモリの内容に応じた書き込み信号と
ダーティビット信号を前記データ用メモリに送り出すコ
ントローラを有することを特徴とした情報処理装置。
【請求項１８】請求項１１において、前記メモリインタ
フェース部は書き込むべきデータのアドレスと、データ
転送信号と、及び、そのデータとを前記メモリに送り出
すためのそれぞれの端子、及び、前記タグ転送信号送り
出すための端子を有することを特徴とする情報処理装
置。
【請求項１９】メモリ主部と、このメモリ主部へのデー
タの書き込みを制御するコントローラと、データを一次
保持する一時バッファとを有し、前記コントローラは前記メモリ主部へ書き込むべきデー
タのアドレスと、データ転送信号とを受けた後、転送さ
れるデータを前記バッファに保持し、保持されたデータ
を前記メモリ主部に書き込むかどうかを指示する書き込
み指示信号に基づき前記メモリ主部に前記データを書き
込むよう前記メモリ主部を制御することを特徴とするメ
モリ装置。
【請求項２０】請求項１９において、更に書き込みバッ
ファを有し、前記コントローラは、前記一時バッファに
保持したデータを前記書き込み指示信号に従って、前記
書き込みバッファに登録する手段を有することを特徴と
するメモリ装置。
【請求項２１】請求項１９において、更に複数の書き込
みバッファを有し、前記コントローラは、前記書き込み
バッファに保持したデータを前記書き込み指示信号に従
って、前記複数の書き込みバッファに順次格納するよう
に前記複数の書き込みバッファを制御する手段を有する
ことを特徴とするメモリ装置。
【請求項２２】請求項２１において、前記コントローラ
は、前記複数の書き込みバッファのなかからどれを前記
メモリ主部に書き込むかを制御する手段を有することを
特徴とするメモリ装置。
【請求項２３】請求項２２において、前記複数の書き込
みバッファの内容を出力するパスを有することを特徴と
するメモリ装置。
【請求項２４】請求項２３において、前記コントローラ
は、前記複数の書き込みバッファの出力と前記メモリ主
部の出力のなかからどれを出力するかを制御する手段を
有することを特徴とするメモリ装置。