JPH08139272A - 半導体集積回路および半導体集積回路の構成方法 - Google Patents
半導体集積回路および半導体集積回路の構成方法Info
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- JPH08139272A JPH08139272A JP27537794A JP27537794A JPH08139272A JP H08139272 A JPH08139272 A JP H08139272A JP 27537794 A JP27537794 A JP 27537794A JP 27537794 A JP27537794 A JP 27537794A JP H08139272 A JPH08139272 A JP H08139272A
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Abstract
(57)【要約】
【構成】 信号を受ける受信側のＥＣＬ−ＬＳＩチップ
上の入力端子の近傍に２つの抵抗を形成しておいて、送
信側のＬＳＩがＥＣＬ−ＬＳＩの場合には上記抵抗が入
力端子と電源電圧端子間に並列に挿入されるように接続
し、送信側のＬＳＩがＣＭＯＳ−ＬＳＩの場合には上記
抵抗が電源電圧端子（ＶCC−ＶTT）間に直列に挿入され
るように接続した。 【効果】 外付け抵抗が不要となり、プリント基板上等
に構成されるシステムの実装密度が向上されるようにな
るとともに、終端抵抗が外付け部品で構成される場合に
比べて送信側のＬＳＩに対する負荷が小さくなり、信号
伝達遅延時間を短縮させることができる。また、送信側
のＬＳＩが異なるタイプであっても受信側のＥＣＬ−Ｌ
ＳＩに接続可能となる。さらに、終端抵抗の冷却のため
に新たな技術を必要としない。
上の入力端子の近傍に２つの抵抗を形成しておいて、送
信側のＬＳＩがＥＣＬ−ＬＳＩの場合には上記抵抗が入
力端子と電源電圧端子間に並列に挿入されるように接続
し、送信側のＬＳＩがＣＭＯＳ−ＬＳＩの場合には上記
抵抗が電源電圧端子（ＶCC−ＶTT）間に直列に挿入され
るように接続した。 【効果】 外付け抵抗が不要となり、プリント基板上等
に構成されるシステムの実装密度が向上されるようにな
るとともに、終端抵抗が外付け部品で構成される場合に
比べて送信側のＬＳＩに対する負荷が小さくなり、信号
伝達遅延時間を短縮させることができる。また、送信側
のＬＳＩが異なるタイプであっても受信側のＥＣＬ−Ｌ
ＳＩに接続可能となる。さらに、終端抵抗の冷却のため
に新たな技術を必要としない。
Description
【０００１】
【産業上の利用分野】本発明は、ＬＳＩ（大規模半導体
集積回路）間の信号伝送技術さらにはＥＣＬ（エミッタ
・カップルド・ロジック）レベルのような低振幅の信号
の伝達に適したＬＳＩの構成に適用して有効な技術に関
し、例えばＥＣＬ−ＬＳＩとＣＭＯＳ−ＬＳＩの両方の
ＬＳＩから信号を受けるＥＣＬ−ＬＳＩに利用して有効
な技術に関する。
集積回路）間の信号伝送技術さらにはＥＣＬ（エミッタ
・カップルド・ロジック）レベルのような低振幅の信号
の伝達に適したＬＳＩの構成に適用して有効な技術に関
し、例えばＥＣＬ−ＬＳＩとＣＭＯＳ−ＬＳＩの両方の
ＬＳＩから信号を受けるＥＣＬ−ＬＳＩに利用して有効
な技術に関する。
【０００２】
【従来の技術】従来、ＥＣＬ−ＬＳＩ間で信号を伝送す
る方式として、図９に示すように、送信側のＬＳＩでは
出力回路としてＥＣＬ回路を用いてその出力段のエミッ
タフォロワ・トランジスタＱｏのエミッタ端子を直接出
力ピンＯＵＴに接続したオープンエミッタ形式とすると
ともに、受信側のＬＳＩでは入力回路にＥＣＬ回路を用
い入力ピンＩＮと終端電圧ＶTT間に終端抵抗Ｒｔを外付
けして、振幅約０．９Ｖ（ハイレベルが−０．８Ｖで、
ロウレベルが−１．７Ｖ）の信号として送信するように
した方式が提案されている。
る方式として、図９に示すように、送信側のＬＳＩでは
出力回路としてＥＣＬ回路を用いてその出力段のエミッ
タフォロワ・トランジスタＱｏのエミッタ端子を直接出
力ピンＯＵＴに接続したオープンエミッタ形式とすると
ともに、受信側のＬＳＩでは入力回路にＥＣＬ回路を用
い入力ピンＩＮと終端電圧ＶTT間に終端抵抗Ｒｔを外付
けして、振幅約０．９Ｖ（ハイレベルが−０．８Ｖで、
ロウレベルが−１．７Ｖ）の信号として送信するように
した方式が提案されている。
【０００３】終端抵抗を外付け方式とする理由として
は、ＬＳＩの開発、設計とそれが搭載されるシステムの
基板設計を独立に行なえることと、終端抵抗に流れる電
流の切り換えに伴う電源雑音によるＬＳＩ内回路への悪
影響を少なくできること等が挙げられる。また、従来の
ＬＳＩはまだ集積度が低く入出力ピン数も少なかったた
め、ファンアウト数を多くして少ないピン数のＬＳＩを
使いこなす設計をしていた。ファンアウト数が複数にな
る場合、図１０に示すように、１本の伝送ラインｌを伝
送先の複数のＬＳＩに対して航路のように次々と接続し
て行き、最終のＬＳＩの近傍でインピーダンス整合終端
する。即ち、各伝送ラインの終端抵抗位置はＬＳＩの基
板上配置位置および伝送ラインパターンが決定された後
に決まることになる。
は、ＬＳＩの開発、設計とそれが搭載されるシステムの
基板設計を独立に行なえることと、終端抵抗に流れる電
流の切り換えに伴う電源雑音によるＬＳＩ内回路への悪
影響を少なくできること等が挙げられる。また、従来の
ＬＳＩはまだ集積度が低く入出力ピン数も少なかったた
め、ファンアウト数を多くして少ないピン数のＬＳＩを
使いこなす設計をしていた。ファンアウト数が複数にな
る場合、図１０に示すように、１本の伝送ラインｌを伝
送先の複数のＬＳＩに対して航路のように次々と接続し
て行き、最終のＬＳＩの近傍でインピーダンス整合終端
する。即ち、各伝送ラインの終端抵抗位置はＬＳＩの基
板上配置位置および伝送ラインパターンが決定された後
に決まることになる。
【０００４】
【発明が解決しようとする課題】しかしながら、上記終
端抵抗外付け方式にあっては、基本的には１つの伝送ラ
インごとに１個の終端抵抗を必要とするため、多数の抵
抗素子を部品としてプリント基板上に実装しなければな
らず、基板の実装密度が低下するとともに接続点数も増
加しこれに伴なってシステムの信頼性が低下したりコス
トアップにつながる等の問題点がある。
端抵抗外付け方式にあっては、基本的には１つの伝送ラ
インごとに１個の終端抵抗を必要とするため、多数の抵
抗素子を部品としてプリント基板上に実装しなければな
らず、基板の実装密度が低下するとともに接続点数も増
加しこれに伴なってシステムの信頼性が低下したりコス
トアップにつながる等の問題点がある。
【０００５】また、部品点数が増加すると、これを搭載
する基板のサイズも大きくしなければならないため、伝
送ラインが長くなって出力回路から見た負荷が増加し、
信号の伝送遅延時間が増大するという問題点がある。さ
らに、終端抵抗外付け方式の場合には、各終端抵抗に電
圧を与える電源ラインを基板上に設けなくてはならない
とともに、受信側のＬＳＩの入力ピンでの信号の反射を
減らす設計が難しく反射ノイズが増加するという問題点
もある。
する基板のサイズも大きくしなければならないため、伝
送ラインが長くなって出力回路から見た負荷が増加し、
信号の伝送遅延時間が増大するという問題点がある。さ
らに、終端抵抗外付け方式の場合には、各終端抵抗に電
圧を与える電源ラインを基板上に設けなくてはならない
とともに、受信側のＬＳＩの入力ピンでの信号の反射を
減らす設計が難しく反射ノイズが増加するという問題点
もある。
【０００６】一方、上記実装密度の低下という問題を解
決するため、終端抵抗を外付け部品とする代わりに、Ｌ
ＳＩのパッケージ内にチップとは別個に形成された薄膜
抵抗の形で実装する方式も提案されている。しかしなが
ら、このような実装方式によると、ＬＳＩパッケージ全
体としての消費電力が増加するため、パッケージの温度
上昇を抑えてＬＳＩの信頼性を高めるには、パッケージ
の冷却を強力に行なう必要がある。しかるに、上記の場
合、ＬＳＩチップの冷却と薄膜抵抗部の冷却を別々考え
なくてはならないので、冷却のために特別に工夫された
構造が必要とされるという新たな問題が発生することが
明らかになった。
決するため、終端抵抗を外付け部品とする代わりに、Ｌ
ＳＩのパッケージ内にチップとは別個に形成された薄膜
抵抗の形で実装する方式も提案されている。しかしなが
ら、このような実装方式によると、ＬＳＩパッケージ全
体としての消費電力が増加するため、パッケージの温度
上昇を抑えてＬＳＩの信頼性を高めるには、パッケージ
の冷却を強力に行なう必要がある。しかるに、上記の場
合、ＬＳＩチップの冷却と薄膜抵抗部の冷却を別々考え
なくてはならないので、冷却のために特別に工夫された
構造が必要とされるという新たな問題が発生することが
明らかになった。
【０００７】この発明の目的は、システムの実装密度を
向上させ得るような信号伝送方式を実現可能にするＬＳ
Ｉを提供することにある。
向上させ得るような信号伝送方式を実現可能にするＬＳ
Ｉを提供することにある。
【０００８】この発明の他の目的は、伝送遅延時間の小
さな信号伝送を可能にする信号伝送方式を実現可能にす
るＬＳＩを提供することにある。
さな信号伝送を可能にする信号伝送方式を実現可能にす
るＬＳＩを提供することにある。
【０００９】この発明のさらに他の目的は、パッケージ
の冷却のために特別に工夫された構造を必要としないＬ
ＳＩを提供することにある。
の冷却のために特別に工夫された構造を必要としないＬ
ＳＩを提供することにある。
【００１０】この発明の他の目的は、信号を送信する側
のＬＳＩが異なるタイプである場合にも適用可能なＬＳ
Ｉを提供することにある。
のＬＳＩが異なるタイプである場合にも適用可能なＬＳ
Ｉを提供することにある。
【００１１】この発明の前記ならびにそのほかの目的と
新規な特徴については、本明細書の記述および添附図面
から明らかになるであろう。
新規な特徴については、本明細書の記述および添附図面
から明らかになるであろう。
【００１２】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を説明すれば、下記のと
おりである。
発明のうち代表的なものの概要を説明すれば、下記のと
おりである。
【００１３】すなわち、信号を受ける受信側のＥＣＬ−
ＬＳＩチップ上の入力端子の近傍に２つの抵抗を形成し
ておいて、送信側のＬＳＩがＥＣＬ−ＬＳＩの場合には
上記抵抗が入力端子と電源電圧端子間に並列に挿入され
るように接続し、送信側のＬＳＩがＣＭＯＳ−ＬＳＩの
場合には上記抵抗が第１と第２の電源電圧端子（ＶCC−
ＶTT）間に直列に挿入されるように接続するものであ
る。
ＬＳＩチップ上の入力端子の近傍に２つの抵抗を形成し
ておいて、送信側のＬＳＩがＥＣＬ−ＬＳＩの場合には
上記抵抗が入力端子と電源電圧端子間に並列に挿入され
るように接続し、送信側のＬＳＩがＣＭＯＳ−ＬＳＩの
場合には上記抵抗が第１と第２の電源電圧端子（ＶCC−
ＶTT）間に直列に挿入されるように接続するものであ
る。
【００１４】また、上記２つの抵抗は、それらが並列接
続された場合にはその合成抵抗が伝送ラインの特性イン
ピーダンスと整合し、直列接続されたときには電源電圧
をその抵抗比で分割したときに所定の信号振幅が得られ
るようにそれぞれの抵抗値を決定するのがよい。さら
に、上記抵抗の接続形態の切り換えは、マスタスライス
方式の配線形成により実現するのが望ましい。
続された場合にはその合成抵抗が伝送ラインの特性イン
ピーダンスと整合し、直列接続されたときには電源電圧
をその抵抗比で分割したときに所定の信号振幅が得られ
るようにそれぞれの抵抗値を決定するのがよい。さら
に、上記抵抗の接続形態の切り換えは、マスタスライス
方式の配線形成により実現するのが望ましい。
【００１５】一方、信号を送信する側のＬＳＩは、それ
がＥＣＬ−ＬＳＩである場合にはＥＣＬ回路で構成され
た出力回路の出力エミッタフォロワ・トランジスタのエ
ミッタ端子を直接出力端子に接続したオープンエミッタ
形式とし、送信側ＬＳＩがＣＭＯＳ−ＬＳＩである場合
には出力ＭＯＳＦＥＴのドレイン端子を直接出力端子に
接続したオープンドレイン形式とするのが望ましい。
がＥＣＬ−ＬＳＩである場合にはＥＣＬ回路で構成され
た出力回路の出力エミッタフォロワ・トランジスタのエ
ミッタ端子を直接出力端子に接続したオープンエミッタ
形式とし、送信側ＬＳＩがＣＭＯＳ−ＬＳＩである場合
には出力ＭＯＳＦＥＴのドレイン端子を直接出力端子に
接続したオープンドレイン形式とするのが望ましい。
【００１６】
【作用】上記した手段によれば、終端抵抗が受信側のＬ
ＳＩチップ内に形成されているため、外付け抵抗が不要
となり、プリント基板上等に複数のＬＳＩによって構成
されるシステムの実装密度が向上されるようになる。
ＳＩチップ内に形成されているため、外付け抵抗が不要
となり、プリント基板上等に複数のＬＳＩによって構成
されるシステムの実装密度が向上されるようになる。
【００１７】また、終端抵抗が外付け部品で構成される
場合に比べて送信側のＬＳＩに対する負荷が小さくな
り、信号伝達遅延時間を短縮して信号伝達速度を向上さ
せることができる。
場合に比べて送信側のＬＳＩに対する負荷が小さくな
り、信号伝達遅延時間を短縮して信号伝達速度を向上さ
せることができる。
【００１８】さらに、終端抵抗が受信側のＬＳＩチップ
内に形成されているため、終端抵抗で発生する熱の冷却
は内部回路で発生する熱の冷却技術の延長線上で考える
ことができパッケージの冷却のために特別に工夫された
新たな構造を必要としない。
内に形成されているため、終端抵抗で発生する熱の冷却
は内部回路で発生する熱の冷却技術の延長線上で考える
ことができパッケージの冷却のために特別に工夫された
新たな構造を必要としない。
【００１９】また、受信側のＬＳＩは送信側のＬＳＩの
タイプに応じて終端抵抗として入力端子の近傍に用意さ
れた２つの抵抗の接続を変えるだけで対応することがで
きるため、汎用性および柔軟性が向上する。
タイプに応じて終端抵抗として入力端子の近傍に用意さ
れた２つの抵抗の接続を変えるだけで対応することがで
きるため、汎用性および柔軟性が向上する。
【００２０】
【実施例】以下、本発明の好適な実施例を図面に基づい
て説明する。
て説明する。
【００２１】図１には、本発明を適用する場合の信号受
信側のＬＳＩ（例えばマスタスライス方式のバイポーラ
論理ＬＳＩ）の入力回路の一実施例が示されている。な
お、特に制限されないが、この実施例の受信側ＬＳＩの
内部回路は、周知のＥＣＬ回路もしくはそれを変形した
回路を主体として構成される。
信側のＬＳＩ（例えばマスタスライス方式のバイポーラ
論理ＬＳＩ）の入力回路の一実施例が示されている。な
お、特に制限されないが、この実施例の受信側ＬＳＩの
内部回路は、周知のＥＣＬ回路もしくはそれを変形した
回路を主体として構成される。
【００２２】図１に示されているように、この実施例の
入力回路は基本的には、ＥＣＬ回路であり、ベース端子
が入力端子（入力ピン）ＩＮに接続されるべき入力トラ
ンジスタＱ１と、入力信号に対して論理しきい値となる
参照電圧ＶBB（例えば−１．２Ｖ）がベース端子に印加
されエミッタ端子が上記トランジスタＱ１のエミッタ端
子に共通接続されたトランジスタＱ２と、これらのトラ
ンジスタＱ１，Ｑ２の共通エミッタ端子と電源電圧端子
ＶEE（例えば−４Ｖ）との間に接続された定電流用トラ
ンジスタＱ３およびそのエミッタ抵抗Ｒ３と、上記トラ
ンジスタＱ１，Ｑ２のコレクタ端子と電源電圧端子ＶCC
（例えば−０Ｖ）との間に接続されたコレクタ抵抗Ｒｃ
１，Ｒｃ２と、参照側トランジスタＱ２のコレクタ電圧
を受けて動作するエミッタフォロワ型トランジスタＱ４
およびそのエミッタ抵抗Ｒ４とから構成されている。
入力回路は基本的には、ＥＣＬ回路であり、ベース端子
が入力端子（入力ピン）ＩＮに接続されるべき入力トラ
ンジスタＱ１と、入力信号に対して論理しきい値となる
参照電圧ＶBB（例えば−１．２Ｖ）がベース端子に印加
されエミッタ端子が上記トランジスタＱ１のエミッタ端
子に共通接続されたトランジスタＱ２と、これらのトラ
ンジスタＱ１，Ｑ２の共通エミッタ端子と電源電圧端子
ＶEE（例えば−４Ｖ）との間に接続された定電流用トラ
ンジスタＱ３およびそのエミッタ抵抗Ｒ３と、上記トラ
ンジスタＱ１，Ｑ２のコレクタ端子と電源電圧端子ＶCC
（例えば−０Ｖ）との間に接続されたコレクタ抵抗Ｒｃ
１，Ｒｃ２と、参照側トランジスタＱ２のコレクタ電圧
を受けて動作するエミッタフォロワ型トランジスタＱ４
およびそのエミッタ抵抗Ｒ４とから構成されている。
【００２３】また、上記入力端子ＩＮの近傍には、マス
タスライス方式の配線形成で入力端子ＩＮと電源電圧端
子ＶCCまたはＶTT（例えば−２Ｖ）との間に接続される
終端用の抵抗Ｒ１，Ｒ２が設けられている。図１のよう
な入力回路がＬＳＩチップ上に複数個設けられている。
タスライス方式の配線形成で入力端子ＩＮと電源電圧端
子ＶCCまたはＶTT（例えば−２Ｖ）との間に接続される
終端用の抵抗Ｒ１，Ｒ２が設けられている。図１のよう
な入力回路がＬＳＩチップ上に複数個設けられている。
【００２４】上記終端用抵抗Ｒ１，Ｒ２は、信号を送信
する側のＬＳＩがＥＣＬ−ＬＳＩである場合には、図２
に示すように、入力端子ＩＮと電源電圧端子ＶTTとの間
に並列形態で接続される。一方、信号を送信する側のＬ
ＳＩがＣＭＯＳ−ＬＳＩである場合には、抵抗Ｒ１，Ｒ
２は、図３に示すように電源電圧端子ＶCCと電源電圧端
子ＶTTとの間に直列形態で接続され、それらの中間接続
ノードｎ０が入力端子ＩＮおよび入力トランジスタＱ１
のベース端子に接続される。システムが複数の異種のＬ
ＳＩによって構成される場合には、それぞれの入力回路
を送信側のＬＳＩの種類に応じて図２または図３に示す
ような接続を行なうようにしてもよい。
する側のＬＳＩがＥＣＬ−ＬＳＩである場合には、図２
に示すように、入力端子ＩＮと電源電圧端子ＶTTとの間
に並列形態で接続される。一方、信号を送信する側のＬ
ＳＩがＣＭＯＳ−ＬＳＩである場合には、抵抗Ｒ１，Ｒ
２は、図３に示すように電源電圧端子ＶCCと電源電圧端
子ＶTTとの間に直列形態で接続され、それらの中間接続
ノードｎ０が入力端子ＩＮおよび入力トランジスタＱ１
のベース端子に接続される。システムが複数の異種のＬ
ＳＩによって構成される場合には、それぞれの入力回路
を送信側のＬＳＩの種類に応じて図２または図３に示す
ような接続を行なうようにしてもよい。
【００２５】ところで、本発明のように、終端抵抗とな
る上記抵抗Ｒ１，Ｒ２をＬＳＩチップ上に形成した場
合、例え電源ラインを内部回路用と別個にしたとして
も、電源ノイズによる影響を完全になくすことはできな
い。そこで、本実施例では、電源ラインをＬＳＩチップ
上に網状ないしはメッシュ状に形成することで電源配線
のインピーダンスを下げて電源ノイズの量を抑えるよう
に構成した。また、電源ラインを入力回路用と内部回路
用とで分離して設けるようにしてもよいし、電源ライン
を分離する代わりに、これらを一体化して２倍の線幅を
持つ電源ラインとすることによっても電源配線のインピ
ーダンスを下げるようにしてもよい。
る上記抵抗Ｒ１，Ｒ２をＬＳＩチップ上に形成した場
合、例え電源ラインを内部回路用と別個にしたとして
も、電源ノイズによる影響を完全になくすことはできな
い。そこで、本実施例では、電源ラインをＬＳＩチップ
上に網状ないしはメッシュ状に形成することで電源配線
のインピーダンスを下げて電源ノイズの量を抑えるよう
に構成した。また、電源ラインを入力回路用と内部回路
用とで分離して設けるようにしてもよいし、電源ライン
を分離する代わりに、これらを一体化して２倍の線幅を
持つ電源ラインとすることによっても電源配線のインピ
ーダンスを下げるようにしてもよい。
【００２６】一方、信号を送信する側のＬＳＩは、それ
がＥＣＬ−ＬＳＩである場合には、ＥＣＬ回路で構成さ
れた出力回路のエミッタフォロワ型出力トランジスタＱ
ｏのエミッタ端子を直接出力端子（出力ピン）ＯＵＴに
接続したオープンエミッタ形式とされる。また、送信側
ＬＳＩがＣＭＯＳ−ＬＳＩである場合には出力ＭＯＳＦ
ＥＴ Ｑｏ’のドレイン端子を直接出力端子ＯＵＴに接
続したオープンドレイン形式とされる。
がＥＣＬ−ＬＳＩである場合には、ＥＣＬ回路で構成さ
れた出力回路のエミッタフォロワ型出力トランジスタＱ
ｏのエミッタ端子を直接出力端子（出力ピン）ＯＵＴに
接続したオープンエミッタ形式とされる。また、送信側
ＬＳＩがＣＭＯＳ−ＬＳＩである場合には出力ＭＯＳＦ
ＥＴ Ｑｏ’のドレイン端子を直接出力端子ＯＵＴに接
続したオープンドレイン形式とされる。
【００２７】上記の場合、ＥＣＬ−ＬＳＩの出力トラン
ジスタＱｏのコレクタ端子が接続される電源電圧端子
は、内部ＥＣＬ回路の電源電圧と同じＶCC（例えば接地
電位）でよく、ＣＭＯＳ−ＬＳＩの出力ＭＯＳＦＥＴ
Ｑｏ’のソース端子が接続される電源電圧端子は、内部
ＣＭＯＳ回路の電源電圧と同じＶTT（例えば−２Ｖ）で
よい。ただし、出力トランジスタの電源電圧は、内部回
路に電源電圧を供給する電源ラインとは別個に形成され
たラインから供給するようにしてもよいし、これらを一
体化して２倍の線幅を持つ電源ラインとすることによっ
ても電源配線のインピーダンスを下げるようにしてもよ
い。
ジスタＱｏのコレクタ端子が接続される電源電圧端子
は、内部ＥＣＬ回路の電源電圧と同じＶCC（例えば接地
電位）でよく、ＣＭＯＳ−ＬＳＩの出力ＭＯＳＦＥＴ
Ｑｏ’のソース端子が接続される電源電圧端子は、内部
ＣＭＯＳ回路の電源電圧と同じＶTT（例えば−２Ｖ）で
よい。ただし、出力トランジスタの電源電圧は、内部回
路に電源電圧を供給する電源ラインとは別個に形成され
たラインから供給するようにしてもよいし、これらを一
体化して２倍の線幅を持つ電源ラインとすることによっ
ても電源配線のインピーダンスを下げるようにしてもよ
い。
【００２８】なお、図３には示されていないが、ＥＣＬ
−ＬＳＩから出力される上記のようなＥＣＬレベルの信
号をＣＭＯＳ−ＬＳＩで受けるようにしたい場合には、
ＣＭＯＳ−ＬＳＩ内に上記と同じような終端用抵抗Ｒ
１，Ｒ２とＣＭＯＳ回路で構成された疑似ＥＣＬ回路を
設けておくようにすればよい。
−ＬＳＩから出力される上記のようなＥＣＬレベルの信
号をＣＭＯＳ−ＬＳＩで受けるようにしたい場合には、
ＣＭＯＳ−ＬＳＩ内に上記と同じような終端用抵抗Ｒ
１，Ｒ２とＣＭＯＳ回路で構成された疑似ＥＣＬ回路を
設けておくようにすればよい。
【００２９】次に、図１の実施例における終端用抵抗Ｒ
１，Ｒ２の具体例について説明する。この実施例では、
上記終端用抵抗Ｒ１，Ｒ２は、特に制限されないが、ポ
リシリコンまたは拡散層により形成され、その抵抗値は
次のようにしてそれぞれ決定される。
１，Ｒ２の具体例について説明する。この実施例では、
上記終端用抵抗Ｒ１，Ｒ２は、特に制限されないが、ポ
リシリコンまたは拡散層により形成され、その抵抗値は
次のようにしてそれぞれ決定される。
【００３０】上記抵抗Ｒ１，Ｒ２が図２に示すように並
列に接続された場合、その合成抵抗Ｒ’（＝Ｒ1・Ｒ2／
(Ｒ1＋Ｒ2)）が送信側のＬＳＩの出力回路から見た終端
抵抗となる。従って、送信側のＬＳＩの出力ピンＯＵＴ
と受信側のＬＳＩの入力ピンＩＮとの間が、特性インピ
ーダンスＺ0の伝送ラインで結合されているとすると、
上記合成抵抗Ｒ’がＺ0と等しくなるようにＲ１，Ｒ２
の抵抗値を決定すればよい。
列に接続された場合、その合成抵抗Ｒ’（＝Ｒ1・Ｒ2／
(Ｒ1＋Ｒ2)）が送信側のＬＳＩの出力回路から見た終端
抵抗となる。従って、送信側のＬＳＩの出力ピンＯＵＴ
と受信側のＬＳＩの入力ピンＩＮとの間が、特性インピ
ーダンスＺ0の伝送ラインで結合されているとすると、
上記合成抵抗Ｒ’がＺ0と等しくなるようにＲ１，Ｒ２
の抵抗値を決定すればよい。
【００３１】また、上記抵抗Ｒ１，Ｒ２が図３に示すよ
うに直列に接続された場合には、送信側のＬＳＩの出力
ＭＯＳＦＥＴ Ｑｏ’がオフされると、入力信号の直流
電圧レベルはハイレベルとなり、その時の電圧値ＶiH
は、次式で表わされる。
うに直列に接続された場合には、送信側のＬＳＩの出力
ＭＯＳＦＥＴ Ｑｏ’がオフされると、入力信号の直流
電圧レベルはハイレベルとなり、その時の電圧値ＶiH
は、次式で表わされる。
【００３２】
【数１】
【００３３】一方、出力ＭＯＳＦＥＴ Ｑｏ’がオンさ
れると、入力信号の直流電圧レベルはロウレベルとな
り、Ｑｏ’のオン抵抗をＲONと記すと、その時の電圧値
ＶiLは、次式で表わされる。
れると、入力信号の直流電圧レベルはロウレベルとな
り、Ｑｏ’のオン抵抗をＲONと記すと、その時の電圧値
ＶiLは、次式で表わされる。
【００３４】
【数２】
【００３５】従って、上式を用いてＶiHが−０．８Ｖ、
ＶiLが−１．７Ｖとなるように抵抗Ｒ１，Ｒ２の抵抗値
を決定すれば良い。具体的には、伝送ラインの特性イン
ピーダンスＺ0を５０Ω〜５６Ωと仮定した場合、Ｒ１
の抵抗値Ｒ1は８３Ω〜１１２Ω、Ｒ２の抵抗値Ｒ2は１
１２Ω〜１２５Ωとすればよい。
ＶiLが−１．７Ｖとなるように抵抗Ｒ１，Ｒ２の抵抗値
を決定すれば良い。具体的には、伝送ラインの特性イン
ピーダンスＺ0を５０Ω〜５６Ωと仮定した場合、Ｒ１
の抵抗値Ｒ1は８３Ω〜１１２Ω、Ｒ２の抵抗値Ｒ2は１
１２Ω〜１２５Ωとすればよい。
【００３６】なお、図３のように電源電圧端子間に直列
接続された抵抗Ｒ１，Ｒ２は、交流的には並列接続とみ
なされる（合成抵抗Ｒ’＝Ｒ1・Ｒ2／(Ｒ1＋Ｒ2)）の
で、終端抵抗Ｒ’＝Ｚ0となり、終端抵抗と伝送ライン
の特性インピーダンスとの整合がとれていることが分か
る。
接続された抵抗Ｒ１，Ｒ２は、交流的には並列接続とみ
なされる（合成抵抗Ｒ’＝Ｒ1・Ｒ2／(Ｒ1＋Ｒ2)）の
で、終端抵抗Ｒ’＝Ｚ0となり、終端抵抗と伝送ライン
の特性インピーダンスとの整合がとれていることが分か
る。
【００３７】さらに、本実施例においては、受信側ＥＣ
Ｌ−ＬＳＩの入力回路の参照用トランジスタＱ２のベー
ス端子に印加される参照電圧ＶBBを形成する回路が、図
１に示すように、上記終端用抵抗Ｒ１，Ｒ２と同一の素
子により形成された抵抗Ｒ１１，Ｒ１２が電源電圧端子
ＶCCと電源電圧端子ＶTTとの間に直列形態に接続されて
なる抵抗分圧回路で構成されている。
Ｌ−ＬＳＩの入力回路の参照用トランジスタＱ２のベー
ス端子に印加される参照電圧ＶBBを形成する回路が、図
１に示すように、上記終端用抵抗Ｒ１，Ｒ２と同一の素
子により形成された抵抗Ｒ１１，Ｒ１２が電源電圧端子
ＶCCと電源電圧端子ＶTTとの間に直列形態に接続されて
なる抵抗分圧回路で構成されている。
【００３８】これによって、信号の送信側のＬＳＩがＣ
ＭＯＳ−ＬＳＩであるときの入力信号レベルの電源電圧
依存性を相殺することができる。すなわち、この場合の
入力信号レベルＶiH，ＶiLは電源電圧依存性を有し、電
源電圧ＶTTの変動に応じて図８に示すように変化する
が、このとき参照電圧ＶBBを形成する抵抗分圧回路を構
成する抵抗Ｒ１１，Ｒ１２が終端用抵抗Ｒ１，Ｒ２と同
一の素子により構成されているため、抵抗Ｒ１１，Ｒ１
２の抵抗分割により形成される参照電圧ＶBBも、ＶiH，
ＶiLと同じような電源電圧依存性を示し、これによって
入力信号レベルに対する論理しきい値は相対的にほぼ一
定とみなせるようになる。
ＭＯＳ−ＬＳＩであるときの入力信号レベルの電源電圧
依存性を相殺することができる。すなわち、この場合の
入力信号レベルＶiH，ＶiLは電源電圧依存性を有し、電
源電圧ＶTTの変動に応じて図８に示すように変化する
が、このとき参照電圧ＶBBを形成する抵抗分圧回路を構
成する抵抗Ｒ１１，Ｒ１２が終端用抵抗Ｒ１，Ｒ２と同
一の素子により構成されているため、抵抗Ｒ１１，Ｒ１
２の抵抗分割により形成される参照電圧ＶBBも、ＶiH，
ＶiLと同じような電源電圧依存性を示し、これによって
入力信号レベルに対する論理しきい値は相対的にほぼ一
定とみなせるようになる。
【００３９】なお、上記抵抗Ｒ１１，Ｒ１２の具体的な
抵抗値としては、例えばそれぞれ４．２ｋΩと２．１ｋ
Ωのような値が選ばれる。このような大きな抵抗値を持
つようにされることにより、常時電流が流れる抵抗分圧
回路の消費電力を低く抑えることができる。また、この
ように入力回路部に用意された抵抗Ｒ１１，Ｒ１２を使
用して参照電圧発生回路を構成するのは、図３のように
ＣＭＯＳ−ＬＳＩからの信号を受信する入力回路のみで
ある。
抵抗値としては、例えばそれぞれ４．２ｋΩと２．１ｋ
Ωのような値が選ばれる。このような大きな抵抗値を持
つようにされることにより、常時電流が流れる抵抗分圧
回路の消費電力を低く抑えることができる。また、この
ように入力回路部に用意された抵抗Ｒ１１，Ｒ１２を使
用して参照電圧発生回路を構成するのは、図３のように
ＣＭＯＳ−ＬＳＩからの信号を受信する入力回路のみで
ある。
【００４０】これは、図２のようにＥＣＬ−ＬＳＩから
の信号を受ける入力回路部では終端抵抗Ｒ１，Ｒ２が並
列接続とされているのでＲ１１，Ｒ１２による抵抗分圧
回路では入力信号レベルの電源電圧依存性を相殺できな
いからである。従って、図２に示すようなＥＣＬ−ＬＳ
Ｉからの信号を受ける入力回路部には、別途に設計され
た電源電圧依存性を有する公知の参照電圧発生回路（図
示省略）からの電圧が供給されるように構成される。
の信号を受ける入力回路部では終端抵抗Ｒ１，Ｒ２が並
列接続とされているのでＲ１１，Ｒ１２による抵抗分圧
回路では入力信号レベルの電源電圧依存性を相殺できな
いからである。従って、図２に示すようなＥＣＬ−ＬＳ
Ｉからの信号を受ける入力回路部には、別途に設計され
た電源電圧依存性を有する公知の参照電圧発生回路（図
示省略）からの電圧が供給されるように構成される。
【００４１】以上説明したように、上記実施例は、信号
を受ける受信側のＥＣＬ−ＬＳＩチップ上の入力端子の
近傍に２つの抵抗を形成しておいて、送信側のＬＳＩが
ＥＣＬ−ＬＳＩの場合には上記抵抗が入力端子と電源電
圧端子間に並列に挿入されるように接続し、送信側のＬ
ＳＩがＣＭＯＳ−ＬＳＩの場合には上記抵抗が第１と第
２の電源電圧端子間に直列に挿入されるように接続した
ので、終端抵抗が受信側のＬＳＩチップ内に形成され
て、外付け抵抗が不要となり、プリント基板上等に構成
されるシステムの実装密度が向上されるようになるとと
もに、終端抵抗が外付け部品で構成される場合に比べて
送信側のＬＳＩに対する負荷が小さくなり、信号伝達遅
延時間を短縮して信号伝達速度を向上させることができ
るという効果がある。
を受ける受信側のＥＣＬ−ＬＳＩチップ上の入力端子の
近傍に２つの抵抗を形成しておいて、送信側のＬＳＩが
ＥＣＬ−ＬＳＩの場合には上記抵抗が入力端子と電源電
圧端子間に並列に挿入されるように接続し、送信側のＬ
ＳＩがＣＭＯＳ−ＬＳＩの場合には上記抵抗が第１と第
２の電源電圧端子間に直列に挿入されるように接続した
ので、終端抵抗が受信側のＬＳＩチップ内に形成され
て、外付け抵抗が不要となり、プリント基板上等に構成
されるシステムの実装密度が向上されるようになるとと
もに、終端抵抗が外付け部品で構成される場合に比べて
送信側のＬＳＩに対する負荷が小さくなり、信号伝達遅
延時間を短縮して信号伝達速度を向上させることができ
るという効果がある。
【００４２】しかも、終端抵抗が受信側のＬＳＩチップ
内に形成されているため、終端抵抗で発生する熱の冷却
は内部回路で発生する熱の冷却技術の延長線上で考える
ことができパッケージの冷却のために特別に工夫された
新たな構造を必要としないという効果がある。
内に形成されているため、終端抵抗で発生する熱の冷却
は内部回路で発生する熱の冷却技術の延長線上で考える
ことができパッケージの冷却のために特別に工夫された
新たな構造を必要としないという効果がある。
【００４３】また、受信側のＬＳＩは送信側のＬＳＩの
タイプに応じて、終端抵抗として入力端子の近傍に用意
された２つの抵抗の接続を変えるだけで対応することが
できるため、汎用性および柔軟性が向上するという効果
がある。
タイプに応じて、終端抵抗として入力端子の近傍に用意
された２つの抵抗の接続を変えるだけで対応することが
できるため、汎用性および柔軟性が向上するという効果
がある。
【００４４】以上本発明者によってなされた発明を実施
例に基づき具体的に説明したが、本発明は上記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。例えば上記
実施例では、信号受信側のＬＳＩの入力回路が基本的な
ＥＣＬ回路で構成されているものについて説明したが、
上記入力回路がＥＣＬシリーズゲートような基本ＥＣＬ
回路を変形した回路である場合にも適用できるものであ
る。また、電源電圧も上記実施例では、ＶCCを接地電位
（０Ｖ）としＶTTを−２Ｖとしているが、これに限定さ
れるものでなく、ＶCCの代わりに＋２Ｖあるいは＋１．
２Ｖの電源電圧を使用しＶTTの代わりに接地電位を用い
ることも可能である。
例に基づき具体的に説明したが、本発明は上記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。例えば上記
実施例では、信号受信側のＬＳＩの入力回路が基本的な
ＥＣＬ回路で構成されているものについて説明したが、
上記入力回路がＥＣＬシリーズゲートような基本ＥＣＬ
回路を変形した回路である場合にも適用できるものであ
る。また、電源電圧も上記実施例では、ＶCCを接地電位
（０Ｖ）としＶTTを−２Ｖとしているが、これに限定さ
れるものでなく、ＶCCの代わりに＋２Ｖあるいは＋１．
２Ｖの電源電圧を使用しＶTTの代わりに接地電位を用い
ることも可能である。
【００４５】また、上記実施例では、信号送信側のＬＳ
ＩがＥＣＬ−ＬＳＩである場合には受信側の終端容抵抗
Ｒ１，Ｒ２を並列形態とし、送信側ＬＳＩがＣＭＯＳ−
ＬＳＩである場合には受信側の終端容抵抗Ｒ１，Ｒ２を
直列形態とすると説明したが、図４や図５のように、受
信側の終端容抵抗Ｒ１，Ｒ２のうち一方のみを接続した
り、あるいは送信側ＣＭＯＳ−ＬＳＩの出力回路がオー
プンソース形式である場合には、受信側の終端容抵抗Ｒ
１，Ｒ２を図６や図７に示すように接続して信号を受け
られるように構成することも可能である。
ＩがＥＣＬ−ＬＳＩである場合には受信側の終端容抵抗
Ｒ１，Ｒ２を並列形態とし、送信側ＬＳＩがＣＭＯＳ−
ＬＳＩである場合には受信側の終端容抵抗Ｒ１，Ｒ２を
直列形態とすると説明したが、図４や図５のように、受
信側の終端容抵抗Ｒ１，Ｒ２のうち一方のみを接続した
り、あるいは送信側ＣＭＯＳ−ＬＳＩの出力回路がオー
プンソース形式である場合には、受信側の終端容抵抗Ｒ
１，Ｒ２を図６や図７に示すように接続して信号を受け
られるように構成することも可能である。
【００４６】なお、本明細書で使用しているＬＳＩなる
用語は、一般にＬＳＩよりも集積度小さい集積回路に対
して使用されているＩＣやＬＳＩよりも規模の大きな集
積回路に対して使用されているＶＬＳＩをも含むことは
言うまでもない。
用語は、一般にＬＳＩよりも集積度小さい集積回路に対
して使用されているＩＣやＬＳＩよりも規模の大きな集
積回路に対して使用されているＶＬＳＩをも含むことは
言うまでもない。
【００４７】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるＥＣＬ
−ＬＳＩ間もしくはＣＭＯＳ−ＬＳＩとＥＣＬ−ＬＳＩ
間における信号伝送について説明したが、本発明はそれ
に限定されるものでなく、ＬＳＩ間の信号伝送一般に利
用することができる。
なされた発明をその背景となった利用分野であるＥＣＬ
−ＬＳＩ間もしくはＣＭＯＳ−ＬＳＩとＥＣＬ−ＬＳＩ
間における信号伝送について説明したが、本発明はそれ
に限定されるものでなく、ＬＳＩ間の信号伝送一般に利
用することができる。
【００４８】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
のとおりである。
的なものによって得られる効果を簡単に説明すれば下記
のとおりである。
【００４９】すなわち、外付け抵抗が不要となり、プリ
ント基板上等に構成されるシステムの実装密度が向上さ
れるとともに、終端抵抗が外付け部品で構成される場合
に比べて送信側のＬＳＩに対する負荷が小さくなり、信
号伝達遅延時間を短縮して信号伝達速度を向上させるこ
とができる。
ント基板上等に構成されるシステムの実装密度が向上さ
れるとともに、終端抵抗が外付け部品で構成される場合
に比べて送信側のＬＳＩに対する負荷が小さくなり、信
号伝達遅延時間を短縮して信号伝達速度を向上させるこ
とができる。
【００５０】また、受信側のＬＳＩは送信側のＬＳＩの
タイプに応じて終端抵抗として入力端子の近傍に用意さ
れた２つの抵抗の接続を変えるだけで対応することがで
きるため、汎用性および柔軟性が向上する。
タイプに応じて終端抵抗として入力端子の近傍に用意さ
れた２つの抵抗の接続を変えるだけで対応することがで
きるため、汎用性および柔軟性が向上する。
【図１】本発明を適用したＬＳＩの入力回路の一実施例
を示す回路図、
を示す回路図、
【図２】信号を送信する側のＬＳＩがＥＣＬ−ＬＳＩで
ある場合の送信側のＬＳＩの出力回路例および終端用抵
抗の接続の仕方を示す回路図、
ある場合の送信側のＬＳＩの出力回路例および終端用抵
抗の接続の仕方を示す回路図、
【図３】信号を送信する側のＬＳＩがＣＭＯＳ−ＬＳＩ
である場合の送信側のＬＳＩの出力回路例および終端用
抵抗の接続の仕方を示す回路図、
である場合の送信側のＬＳＩの出力回路例および終端用
抵抗の接続の仕方を示す回路図、
【図４】図１の実施例の入力回路を使用した場合の他の
信号送信方式の例を示す説明図、
信号送信方式の例を示す説明図、
【図５】図１の実施例の入力回路を使用した場合の他の
信号送信方式の例を示す説明図、
信号送信方式の例を示す説明図、
【図６】図１の実施例の入力回路を使用した場合の他の
信号送信方式の例を示す説明図、
信号送信方式の例を示す説明図、
【図７】図１の実施例の入力回路を使用した場合の他の
信号送信方式の例を示す説明図、
信号送信方式の例を示す説明図、
【図８】信号を送信する側のＬＳＩがＣＭＯＳ−ＬＳＩ
である場合の入力信号レベルの電源電圧依存性を示すグ
ラフ、
である場合の入力信号レベルの電源電圧依存性を示すグ
ラフ、
【図９】従来のＬＳＩ間の信号送信方式の例を示す説明
図、
図、
【図１０】従来のＬＳＩを使用したシステム（基板）の
構成例を示す説明図である。
構成例を示す説明図である。
ＩＮ 入力端子 Ｒ１，Ｒ２ 終端用抵抗 Ｑ１ 入力トランジスタ ＯＵＴ 出力端子 Ｑｏ 出力トランジスタ
Claims (6)
- 【請求項１】 入力端子の近傍に複数個の終端用抵抗を
設けておき、信号を送信する側の半導体集積回路の出力
回路形式に応じて上記終端用抵抗を任意の端子間に選択
的に接続可能に構成したことを特徴とする半導体集積回
路。 - 【請求項２】 請求項１の半導体集積回路を構成するに
あたり、信号送信側の半導体集積回路がＥＣＬ型半導体
集積回路の場合には上記終端用抵抗が入力端子と電源電
圧端子間に並列に挿入されるように接続し、送信側の半
導体集積回路がＣＭＯＳ型半導体集積回路の場合には上
記終端用抵抗が第１と第２の電源電圧端子間に直列に挿
入されるように接続することを特徴とする半導体集積回
路の構成方法。 - 【請求項３】 信号を送信する側の半導体集積回路がＥ
ＣＬ回路を主体として構成されたＥＣＬ型半導体集積回
路であり、その出力回路は出力トランジスタのエミッタ
端子が直接出力端子に接続されたオープンエミッタ形式
とされていることを特徴とする請求項２に記載の半導体
集積回路の構成方法。 - 【請求項４】 信号を送信する側の半導体集積回路がＣ
ＭＯＳ回路を主体として構成されたＣＭＯＳ型半導体集
積回路であり、その出力回路の出力トランジスタのドレ
イン端子が直接出力端子に接続されたオープンドレイン
形式とされていることを特徴とする請求項２に記載の半
導体集積回路の構成方法。 - 【請求項５】 上記複数個の終端用抵抗は、それらが並
列接続された場合にはその合成抵抗が伝送ラインの特性
インピーダンスと整合し、直列接続された場合には電源
電圧をその抵抗比で分割したときに所定の信号振幅が得
られるようにそれぞれの抵抗値が決定されていることを
特徴とする請求項２に記載の半導体集積回路の構成方
法。 - 【請求項６】 上記終端用抵抗の抵抗値は、８３Ω〜１
１２Ωまたは１１２Ω〜１２５Ωの範囲にあることを特
徴とする請求項５に記載の半導体集積回路の構成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27537794A JPH08139272A (ja) | 1994-11-09 | 1994-11-09 | 半導体集積回路および半導体集積回路の構成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27537794A JPH08139272A (ja) | 1994-11-09 | 1994-11-09 | 半導体集積回路および半導体集積回路の構成方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08139272A true JPH08139272A (ja) | 1996-05-31 |
Family
ID=17554642
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27537794A Pending JPH08139272A (ja) | 1994-11-09 | 1994-11-09 | 半導体集積回路および半導体集積回路の構成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08139272A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004342897A (ja) * | 2003-05-16 | 2004-12-02 | Renesas Technology Corp | 半導体装置 |
-
1994
- 1994-11-09 JP JP27537794A patent/JPH08139272A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004342897A (ja) * | 2003-05-16 | 2004-12-02 | Renesas Technology Corp | 半導体装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Effective date: 20040224 Free format text: JAPANESE INTERMEDIATE CODE: A02 |