JPH08137819A - Connection controller - Google Patents

Connection controller

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JPH08137819A
JPH08137819A JP6271052A JP27105294A JPH08137819A JP H08137819 A JPH08137819 A JP H08137819A JP 6271052 A JP6271052 A JP 6271052A JP 27105294 A JP27105294 A JP 27105294A JP H08137819 A JPH08137819 A JP H08137819A
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JP
Japan
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connection
switch
control device
signal line
connection control
Prior art date
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Pending
Application number
JP6271052A
Other languages
Japanese (ja)
Inventor
Osamu Ebara
修 江原
Harumichi Ono
治通 小野
Satoru Kayukawa
悟 粥川
Norikazu Shimizu
伯一 清水
Masashi Suenaga
雅士 末永
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Ltd
Hitachi Information and Control Systems Inc
Original Assignee
Hitachi Ltd
Hitachi Information and Control Systems Inc
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Publication date
Application filed by Hitachi Ltd, Hitachi Information and Control Systems Inc filed Critical Hitachi Ltd
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Abstract

PURPOSE: To provide a mechanism which has a connection part between processors simplified and is given flexibility for the performance improvement of a parallel arithmetic mechanism. CONSTITUTION: A connection switching switch part 120 internally has switch elements 1210-1284 which optionally provide styles of connections between a looped signal line and plural processor elements 101-107, and desired parallel pipeline processing structure is obtained. A switch element control part 150 controls the connection states of the switch elements 1210-1284 through the signal line 144. Connection alteration contents are sent through a signal line 160 and connection alteration timing is transmitted through a signal line 170. An integrated circuit is reduced in the number of input/output pins and made compact by giving a two-way function to the connection switching switch part 120, and switches are formed in simple structure to reduce element delay by the switch elements, improve a data transfer speed, and further optionally change the connection states between processors.

Description

【発明の詳細な説明】Detailed Description of the Invention

【0001】[0001]

【産業上の利用分野】本発明は、同一インターフェース
を持つ複数のプロセッサ同士を接続する並列処理による
演算機構に関し、特に、単純で高速かつ柔軟性のあるプ
ロセッサ間のリンケージに使用する接続制御装置に関す
る。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an arithmetic mechanism for parallel processing which connects a plurality of processors having the same interface, and more particularly to a connection control device used for linkage between processors which is simple, fast and flexible. .

【0002】[0002]

【従来の技術】複数のプロセッサを用いて並列演算機構
を構成し、高速処理性を実現する方法は、従来から各種
提案されている。並列演算機構を実現する場合、プロセ
ッサ間のデータ伝送速度を向上させることが性能向上に
不可欠であり、また、プロセッサ間のデータ伝送路の構
造の柔軟性が演算装置の汎用性を確保するために不可欠
である。
2. Description of the Related Art Various methods have been proposed in the past for constructing a parallel operation mechanism using a plurality of processors to achieve high-speed processing. In order to realize a parallel arithmetic mechanism, it is essential to improve the data transmission speed between the processors in order to improve the performance, and the flexibility of the structure of the data transmission line between the processors ensures the versatility of the arithmetic unit. It is essential.

【0003】例えば、特開平05−108586号公報
では、スイッチを多段接続することにより複数プロセッ
サを接続する方法を採用しているが、単方向でかつ複雑
な制御を必要とするので、プロセッサ間の接続構造を単
純化し、データ伝送速度を向上させ、かつ柔軟性を持た
せることが求められている。
For example, Japanese Laid-Open Patent Publication No. 05-108586 adopts a method of connecting a plurality of processors by connecting switches in multiple stages. However, since unidirectional and complicated control is required, interprocessor processing is performed. It is required to simplify the connection structure, improve the data transmission rate, and provide flexibility.

【0004】[0004]

【発明が解決しようとする課題】本発明の目的は、並列
演算機構の性能向上のため、プロセッサ間のデータ伝送
速度を向上させると同時に、演算装置の汎用性を確保す
るためにプロセッサ間のデータ伝送路に柔軟性を付与す
る接続制御装置を提供することである。
SUMMARY OF THE INVENTION It is an object of the present invention to improve the performance of a parallel operation mechanism so as to improve the data transmission speed between the processors and at the same time to ensure the versatility of the operation device. An object of the present invention is to provide a connection control device that gives flexibility to a transmission path.

【0005】[0005]

【課題を解決するための手段】上記目的達成のために、
本発明は複数のプロセッサ間の接続部分に任意に接続を
切り替えられるスイッチ部を挿入し、並列演算機構の構
造を自由に変更可能とするとともに、スイッチ部を単純
化して、パラレル伝送を可能とすることによりデータ伝
送速度を向上した。
[Means for Solving the Problems] To achieve the above object,
According to the present invention, a switch unit capable of arbitrarily switching the connection is inserted in a connecting portion between a plurality of processors to freely change the structure of the parallel operation mechanism and simplify the switch unit to enable parallel transmission. This has improved the data transmission speed.

【0006】即ち、本発明では少なくとも1つのインタ
ーフェースポートを有する複数のプロセッサエレメント
と、複数の信号伝送用ループ信号線と、前記複数のプロ
セッサエレメントのインターフェースポートと前記複数
の信号伝送用ループ信号線との間にそれぞれ設けられ、
両者の間を接続、未接続状態にするための双方向スイッ
チと、前記双方向スイッチの開閉を制御するスイッチ制
御装置とを備え、前記双方向スイッチは、信号を前記イ
ンターフェースポートから前記信号伝送用ループ信号
線、信号伝送用ループ信号線からインターフェースポー
ト、あるいは前記インターフェースポートをバイパスす
るように接続状態を制御され、前記複数のプロセッサエ
レメントの内任意のプロセッサエレメント同志を接続可
能とする。
That is, according to the present invention, a plurality of processor elements having at least one interface port, a plurality of signal transmission loop signal lines, an interface port of the plurality of processor elements and a plurality of signal transmission loop signal lines. Between each,
A bidirectional switch for connecting and disconnecting the two and a switch control device for controlling opening and closing of the bidirectional switch are provided, and the bidirectional switch is for transmitting a signal from the interface port to the signal. The connection state is controlled so as to bypass the interface port or the interface port from the loop signal line or the signal transmission loop signal line, and any processor element among the plurality of processor elements can be connected.

【0007】[0007]

【作用】本発明によれば、接続する複数プロセッサ間に
単純構造の接続交換用スイッチ部を挿入し、その接続状
態を任意に変更できるようにして、この並列演算機構を
構成するプロセッサの接続を処理内容に適応して効率の
よい構造に設定し、汎用性のある演算を実施することが
できる。
According to the present invention, a connection exchange switch section having a simple structure is inserted between a plurality of processors to be connected, and the connection state can be arbitrarily changed to connect the processors forming the parallel operation mechanism. It is possible to set an efficient structure in accordance with the processing content and to carry out a versatile operation.

【0008】また、スイッチ部をコンパクト化すること
により、プリント基板上の実装効率を向上させることが
できる。
Further, by making the switch section compact, the mounting efficiency on the printed circuit board can be improved.

【0009】[0009]

【実施例】本発明は、並列かつパイプライン処理が可能
な処理対象に最も適した構造の並列あるいはパイプライ
ンあるいはその双方の組み合わせによる処理(以下、並
列・パイプライン処理と略称する)機構を提供し、高速
演算を行うものである。このため、並列演算機構として
の処理能力が高いだけでなく、対象に対応して任意に並
列・パイプラインの処理構造を変更できるものである。
BEST MODE FOR CARRYING OUT THE INVENTION The present invention provides a processing mechanism (hereinafter, abbreviated as parallel / pipeline processing) by parallel or pipeline or a combination of both having a structure most suitable for a processing target capable of parallel and pipeline processing. However, high-speed calculation is performed. Therefore, not only is the processing capacity as a parallel operation mechanism high, but the processing structure of the parallel pipeline can be arbitrarily changed according to the target.

【0010】以下、本発明の1実施例を図1を用いて説
明する。図1は、本発明になる並列演算機構の構成要素
である7個のプロセッサエレメント101、102、1
03、104、105、106、107がスイッチ部1
20に接続されている例を示すものである。
An embodiment of the present invention will be described below with reference to FIG. FIG. 1 shows seven processor elements 101, 102, 1 which are constituent elements of a parallel operation mechanism according to the present invention.
03, 104, 105, 106 and 107 are switch units 1
20 shows an example connected to 20.

【0011】並列・パイプライン処理を担当するプロセ
ッサエレメント101〜107は、市販されているDS
P(Digital Signal Processor)等であり、接続交換ス
イッチ部120は、これらの複数のプロセッサエレメン
ト101〜107の内、任意のエレメント間の接続状態
を実現し、所望の並列・パイプライン処理構造を構成す
る。
The processor elements 101 to 107 in charge of parallel / pipeline processing are commercially available DSs.
The connection exchange switch unit 120 is a P (Digital Signal Processor) or the like, and realizes a connection state between any of the plurality of processor elements 101 to 107 to configure a desired parallel / pipeline processing structure. To do.

【0012】プロセッサエレメント101〜107の入
出力ポートに接続する信号線131、132、133、
134、135、136、137およびプロセッサエレ
メントと同一のインターフェースをもつ他の装置(図示
しない)に接続する信号線138は、接続交換スイッチ
部120内に設けた複数のループ信号線1200、12
02、1204に対して、信号線144を介してスイッ
チ素子制御部150から制御されるスイッチ素子121
0〜1284によって、接続状態になるか未接続状態に
なるかが選択される。
Signal lines 131, 132, 133 connected to the input / output ports of the processor elements 101-107,
The signal line 138 connected to 134, 135, 136, 137 and another device (not shown) having the same interface as the processor element is a plurality of loop signal lines 1200, 12 provided in the connection exchange switch unit 120.
02 and 1204, the switch element 121 controlled by the switch element control unit 150 via the signal line 144.
0 to 1284 selects whether to be in the connected state or the unconnected state.

【0013】スイッチ素子制御部150は、外部信号1
60を介して接続状態を与えられ、スイッチ接続変更信
号170に同期して、スイッチ素子1210〜1284
の接続を変更する。各々のスイッチ素子1210〜12
84は、信号線144により開閉する3つのスイッチを
もっている。
The switch element controller 150 controls the external signal 1
The connection state is given through 60, and the switch elements 1210 to 1284 are synchronized with the switch connection change signal 170.
Change the connection of. Each switch element 1210-12
84 has three switches that are opened and closed by the signal line 144.

【0014】なお、ループ信号線の本数X(自然数)
は、次式を満足するように設定することが望ましい。そ
れにより、総てのプロセッサエレメント同志が任意に接
続される。
The number of loop signal lines X (natural number)
Is preferably set to satisfy the following equation. Thereby, all the processor elements are arbitrarily connected.

【0015】[0015]

【数2】 [Equation 2]

【0016】図2は、スイッチ素子1210〜1284
の詳細な構成図である。図2では図1に示したスイッチ
素子1210のみ示しているが、その他のスイッチ素子
も同じように構成されている。
FIG. 2 shows switching elements 1210 to 1284.
3 is a detailed configuration diagram of FIG. Although only the switch element 1210 shown in FIG. 1 is shown in FIG. 2, the other switch elements are similarly configured.

【0017】スイッチ素子1210は、それぞれ3つの
双方向開閉素子1310、1312、1314から構成
されており、さらに個々の双方向開閉素子は逆並列関係
に接続されたアンドゲート201、202、203、2
04、205、206を備え、それぞれのゲートの1端
子は信号線1200に接続される。
The switch element 1210 is composed of three bidirectional switching elements 1310, 1312, 1314, and the individual bidirectional switching elements are AND gates 201, 202, 203, 2 connected in an antiparallel relationship.
04, 205 and 206, one terminal of each gate is connected to the signal line 1200.

【0018】内部のゲート素子201、203、205
は、信号301、303、305が”H”レベル(逆
を”L”レベルとする)の時に図の左から右へ導通状態
になり、”L”レベルの時に不導通状態になるアンドゲ
ート(AND)素子である。ゲート素子202、20
4、206は、信号302,304、306が”H”レ
ベル(逆を”L”レベルとする)の時に図の右から左へ
導通状態になり、”L”レベルの時に不導通状態になる
アンドゲート(AND)素子である。他のスイッチ素子
1212〜1284内の双方向開閉素子も同様に構成さ
れている。
Internal gate elements 201, 203, 205
Is an AND gate which becomes conductive when the signals 301, 303 and 305 are at “H” level (the opposite is “L” level), and becomes non-conductive at “L” level. AND) element. Gate element 202, 20
4, 206 are conductive from right to left in the figure when the signals 302, 304 and 306 are "H" level (the opposite is "L" level), and are non-conductive when "L" level. It is an AND gate (AND) element. The bidirectional switching elements in the other switch elements 1212 to 1284 are also configured similarly.

【0019】図の左側を”L”、右側を”R”、上側
を”プロセッサエレメントPE”とすると、信号線〜
の状態により図2の下の表のような方向性を持った接
続構成を実現できる。例えば、RからLへのスルー状態
にためには、信号線を”H”レベルとし、他の信号線
〜を”L”レベルとすることにより実現できる。
Assuming that the left side of the figure is "L", the right side is "R", and the upper side is "processor element PE", the signal lines ~
Depending on the state, the connection configuration having the directivity as shown in the lower table of FIG. 2 can be realized. For example, in order to make a through state from R to L, it can be realized by setting the signal line to "H" level and the other signal lines to "L" level.

【0020】プロセッサエレメントPEからRへの出力
は、信号線を”H”レベルとし、他の信号線、、
〜を”L”レベルとすることにより実現できる。全
ての信号線を”L”レベルにすると、プロセッサエレメ
ント(PE)101とループ信号線1200との接続は
無くなり、ループ信号線1200を遮断することにな
る。
The output from the processor element PE to R sets the signal line to the "H" level, and the other signal lines,
It can be realized by setting the "-" to "L" level. When all the signal lines are set to the “L” level, the connection between the processor element (PE) 101 and the loop signal line 1200 is lost and the loop signal line 1200 is cut off.

【0021】図3は、スイッチ素子を制御するスイッチ
素子制御部150の詳細な構成図である。外部信号16
0から図下のFF出力状態表に従いセットされた情報
を、一度フリップフロップ310にセットし、スイッチ
接続変更信号1170によりフリップフロップ320に
セットし、その出力信号をアンドゲート素子330〜3
35とノットゲート素子340の組み合わせで、設定さ
れた4状態からスイッチ素子1210〜1284の各素
子を設定する6状態を作り、図2の信号線〜に対応
した情報を出力している。
FIG. 3 is a detailed block diagram of the switch element controller 150 for controlling the switch element. External signal 16
The information set according to the FF output state table from 0 to 0 is once set in the flip-flop 310 and set in the flip-flop 320 by the switch connection change signal 1170, and the output signal is set to the AND gate elements 330 to 3.
With the combination of 35 and the knot gate element 340, 6 states for setting each element of the switch elements 1210 to 1284 are created from the set 4 states, and the information corresponding to the signal lines 1 to 4 in FIG. 2 is output.

【0022】ここで、フリップフロップ310の情報が
不変であれば、スイッチ接続信号170がセットされて
もスイッチ素子1210〜1284の状態は、変わらな
い。すなわち、スイッチ素子の接続を変更したいところ
のフリップフロップ310のみ変更し、スイッチ接続変
更信号1170を発することにより、一斉に接続変更が
可能となる。
Here, if the information of the flip-flop 310 is unchanged, the states of the switch elements 1210-1284 do not change even if the switch connection signal 170 is set. That is, the connection can be changed all at once by changing only the flip-flop 310 where the connection of the switch elements is desired to be changed and issuing the switch connection change signal 1170.

【0023】図4は、6つの入出力ポートを持った7個
のプロセッサエレメントで構成された場合の接続例を示
したものである。矢印がデータの流れを示し、他装置か
らの入力と他装置への出力もある。
FIG. 4 shows an example of connection when the processor element is composed of 7 processor elements having 6 input / output ports. Arrows indicate the flow of data, and there are inputs from other devices and outputs to other devices.

【0024】図5は、スイッチ接続切換動作のフローチ
ャートである。プロセッサエレメント間でのデータ転送
中に外部信号を伝送する接続線160を介して変更する
接続状態をフリップフロップ310へセット後、プロセ
ッサエレメント間でのデータ転送の終了を待って、スイ
ッチ接続変更信号を伝送する接続線170に信号が発生
すると、フリップフロップ310の状態はフリップフロ
ップ320へセットされ、次いでスイッチ素子接続変更
信号を伝送する接続線144を介してプロセッサエレメ
ント接続交換スイッチ部のスイッチ素子をセットするこ
とにより、スイッチの接続を変更する。変更後は新しい
接続でのデータ転送を行う。
FIG. 5 is a flow chart of the switch connection switching operation. After the connection state for changing via the connection line 160 for transmitting the external signal during the data transfer between the processor elements is set in the flip-flop 310, the switch connection change signal is sent after the completion of the data transfer between the processor elements. When a signal is generated on the transmission connection line 170, the state of the flip-flop 310 is set to the flip-flop 320, and then the switch element of the processor element connection exchange switch unit is set via the connection line 144 that transmits the switch element connection change signal. To change the connection of the switch. After the change, transfer the data with the new connection.

【0025】[0025]

【発明の効果】本発明によれば、接続交換スイッチ部を
双方向可能とすることにより、集積回路での入出力ピン
数を少なくしてコンパクト化でき、また、スイッチを単
純構造とすることで、スイッチ素子による素子遅れを少
なくし、データ転送速度を向上させ、かつプロセッサ間
の接続状態を任意に変更でき、広汎な用途の処理内容に
適応して効率のよい演算を実施することができる並列演
算機構を提供できる。
According to the present invention, by making the connection exchange switch part bidirectional, the number of input / output pins in the integrated circuit can be reduced and the device can be made compact, and the switch can have a simple structure. , Parallel that can reduce the element delay due to the switch element, improve the data transfer rate, change the connection state between processors arbitrarily, and adapt the processing contents of a wide range of applications to perform efficient computation A computing mechanism can be provided.

【図面の簡単な説明】[Brief description of drawings]

【図1】本発明の一実施例の構成図である。FIG. 1 is a configuration diagram of an embodiment of the present invention.

【図2】本発明の一実施例のプロセッサエレメント(P
E)接続交換スイッチ部のスイッチ素子の構成図であ
る。
FIG. 2 shows a processor element (P of one embodiment of the present invention.
E) It is a block diagram of the switch element of a connection exchange switch part.

【図3】本発明の一実施例のプロセッサエレメント(P
E)接続交換スイッチ部のスイッチ素子制御部の構成図
である。
FIG. 3 shows a processor element (P
E) It is a block diagram of the switch element control part of a connection exchange switch part.

【図4】本発明の一実施例のプロセッサエレメント(P
E)の接続機能図である。
FIG. 4 is a processor element (P of one embodiment of the present invention;
It is a connection function diagram of E).

【図5】本発明の一実施例のスイッチ接続切換動作のフ
ローチャートである。
FIG. 5 is a flowchart of a switch connection switching operation according to an embodiment of the present invention.

【符号の説明】[Explanation of symbols]

101〜107…プロセッサエレメント、120…接続
交換スイッチ部、1200〜1204…ループ信号線、
144…スイッチ素子接続変更信号線、150…スイッ
チ素子制御部、160…外部信号、170…スイッチ接
続変更信号、130…プロセッサエレメント(PE)、
131〜137…入出力ポート信号線、138…外部イ
ンタフェース信号線、1310〜1314…PE接続交
換スイッチ部スイッチ素子、310〜320…スイッチ
制御部フリップフロップ。
101 to 107 ... Processor element, 120 ... Connection exchange switch section, 1200 to 1204 ... Loop signal line,
144 ... Switch element connection change signal line, 150 ... Switch element control unit, 160 ... External signal, 170 ... Switch connection change signal, 130 ... Processor element (PE),
131-137 ... Input / output port signal lines, 138 ... External interface signal lines, 1310-1314 ... PE connection exchange switch section switch elements, 310-320 ... Switch control section flip-flops.

───────────────────────────────────────────────────── フロントページの続き (72)発明者 粥川 悟 茨城県日立市大みか町五丁目2番1号 株 式会社日立情報制御システム内 (72)発明者 清水 伯一 茨城県日立市大みか町五丁目2番1号 株 式会社日立情報制御システム内 (72)発明者 末永 雅士 茨城県日立市大みか町五丁目2番1号 株 式会社日立製作所大みか工場内 ─────────────────────────────────────────────────── ─── Continuation of the front page (72) Inventor Satoru Agawagawa 5-2-1, Omika-cho, Hitachi-shi, Ibaraki Hitachi Information Control System Co., Ltd. (72) Inventor Kiichi Shimizu 5-chome, Omika-cho, Hitachi-shi, Ibaraki 2-1 In Hitachi Information Control System Co., Ltd. (72) Inventor Masashi Suenaga 5-2-1, Omika-cho, Hitachi-shi, Ibaraki Hitachi Co., Ltd. Omika Plant

Claims (5)

【特許請求の範囲】[Claims] 【請求項1】 少なくとも1つのインターフェースポー
トを有する複数のプロセッサエレメントと、複数の信号
伝送用ループ信号線と、前記複数のプロセッサエレメン
トのインターフェースポートおよび外部用インターフェ
ースポートと前記複数の信号伝送用ループ信号線との間
にそれぞれ設けられ、両者の間を接続、未接続状態にす
るための双方向スイッチと、前記双方向スイッチの開閉
を制御するスイッチ制御装置とを備え、前記双方向スイ
ッチは、信号を前記インターフェースポートから前記信
号伝送用ループ信号線、信号伝送用ループ信号線からイ
ンターフェースポート、あるいは前記インターフェース
ポートをバイパスするように接続状態を制御され、前記
複数のプロセッサエレメントの内任意のプロセッサエレ
メント同志を接続可能とすることを特徴とする接続制御
装置。
1. A plurality of processor elements having at least one interface port, a plurality of signal transmission loop signal lines, an interface port and an external interface port of the plurality of processor elements, and the plurality of signal transmission loop signals. And a switch control device for controlling the opening and closing of the bidirectional switch, the bidirectional switch being provided between the line and the line and connecting and disconnecting the two, respectively. A connection state is controlled so as to bypass the signal transmission loop signal line from the interface port, the interface port from the signal transmission loop signal line, or the interface port, and any processor element among the plurality of processor elements Can be connected A connection control device characterized by being capable.
【請求項2】 請求項1に記載した接続制御装置におい
て、前記信号伝送用ループ信号線の本数X(Xは自然
数)は、前記プロセッサエレメントのインターフェース
ポートおよび外部用インターフェースポートの数をNと
したとき 【数1】 を満足するように選択されることを特徴とする接続制御
装置。
2. The connection control device according to claim 1, wherein the number X of the signal transmission loop signal lines (X is a natural number) is N, which is the number of interface ports of the processor element and external interface ports. When [Equation 1] The connection control device is selected so as to satisfy the above.
【請求項3】 請求項1に記載した接続制御装置におい
て、前記インターフェースポートと信号伝送用ループ信
号線との接続を決めるスイッチをアンドゲートの組合わ
せにより構成し、その入力側からその出力側及びその接
続制御部を同一の集積回路上に構成したことを特徴とす
る接続制御装置。
3. The connection control device according to claim 1, wherein a switch that determines the connection between the interface port and the signal transmission loop signal line is configured by a combination of AND gates, and the input side to the output side A connection control device in which the connection control unit is configured on the same integrated circuit.
【請求項4】 請求項1に記載した接続制御装置におい
て、前記スイッチ部を外部信号に同期して、前記インタ
ーフェースポート間の接続を任意の部分のみ変更できる
構造を有することを特徴とする接続制御装置。
4. The connection control device according to claim 1, wherein the connection between the interface ports can be changed by synchronizing the switch unit with an external signal. apparatus.
【請求項5】 請求項2に記載した接続制御装置におい
て、前記インターフェースポートをパラレル伝送路に
し、スイッチ部の集積回路の外部端子を少なくさせ、前
記インターフェースポート間のデータ伝送速度を向上さ
せたことを特徴とする接続制御装置。
5. The connection control device according to claim 2, wherein the interface port is a parallel transmission path, the number of external terminals of the integrated circuit of the switch unit is reduced, and the data transmission speed between the interface ports is improved. A connection control device characterized by.
JP6271052A 1994-11-04 1994-11-04 Connection controller Pending JPH08137819A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP6271052A JPH08137819A (en) 1994-11-04 1994-11-04 Connection controller

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP6271052A JPH08137819A (en) 1994-11-04 1994-11-04 Connection controller

Publications (1)

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JPH08137819A true JPH08137819A (en) 1996-05-31

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ID=17494740

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