JPH0813028B2 - Data communication device - Google Patents
Data communication deviceInfo
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- JPH0813028B2 JPH0813028B2 JP61132492A JP13249286A JPH0813028B2 JP H0813028 B2 JPH0813028 B2 JP H0813028B2 JP 61132492 A JP61132492 A JP 61132492A JP 13249286 A JP13249286 A JP 13249286A JP H0813028 B2 JPH0813028 B2 JP H0813028B2
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- transmitter
- sync pulse
- data
- synchronization
- transmitters
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- Detection And Prevention Of Errors In Transmission (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、現用と予備との二重構成のデータ通信装置
に利用する。特に、現用の送信装置と予備の送信装置と
の間の同期合わせに関する。本発明は移動無線通信装置
の基地局送信装置に利用するに適する。DETAILED DESCRIPTION OF THE INVENTION [Industrial field of use] The present invention is used for a data communication device having a dual configuration of a working and a standby. In particular, it relates to synchronization between a working transmitter and a spare transmitter. INDUSTRIAL APPLICABILITY The present invention is suitable for use in a base station transmitter of a mobile radio communication device.
本発明は、現用および予備の二つの送信装置を備えた
データ通信装置において、 これらの二つの送信装置を同期パルス共通線で接続
し、現用の送信装置がこの同期パルス共通線に同期信号
を送出し双方をこれに同期させることにより、 現用の送信装置と予備の送信装置との動作を常に同期
させるものである。The present invention relates to a data communication device having two transmitters, an active transmitter and a spare transmitter, and these two transmitters are connected by a synchronous pulse common line, and the active transmitter transmits a synchronous signal to the synchronous pulse common line. However, by synchronizing both of them with each other, the operation of the active transmitter and the backup transmitter is always synchronized.
現用の送信装置と予備の送信装置を備えたデータ通信
装置では、現用と予備とを切り替えたときに、出力する
データの同期がずれないように、常に予備の送信装置の
同期を現用の送信装置に一致させる必要がある。In a data communication device equipped with an active transmission device and a backup transmission device, the synchronization of the backup transmission device is always synchronized so that the output data is not out of synchronization when the active and standby data are switched. Must match.
従来のデータ通信装置では、現用の送信装置および予
備の送信装置とは別に上位装置を設け、この上位装置に
より二つの送信装置の出力タイミングを同期させてい
た。In the conventional data communication device, a host device is provided separately from the active transmitter and the spare transmitter, and the output timings of the two transmitters are synchronized by this host device.
しかし、従来の同期方法では、上位装置が必要なだけ
でなく、それぞれの送信装置に上位装置との同期回路が
必要であり経済的でない。しかも、上記装置に故障が生
じた場合等には、現用および予備の双方の送信装置が障
害となる危険性が高い欠点があった。However, the conventional synchronization method is not economical because not only the host device is required, but also each transmitter requires a synchronization circuit with the host device. In addition, there is a high risk that both the working transmitter and the spare transmitter will be obstructed when a failure occurs in the above device.
本発明は、以上の問題点を解決し、簡単かつ安価な回
路構成で、しかも上位装置を必要とせずに、現用および
予備の送信装置の同期を一致させることのできるデータ
通信装置を提供することを目的とする。The present invention solves the above problems, and provides a data communication device which has a simple and inexpensive circuit configuration and which can synchronize the synchronization of the working and standby transmitting devices without requiring a host device. With the goal.
本発明のデータ伝送装置は、二つの送信装置と、これ
らの二つの送信装置の一方を現用に設定し他方を予備に
設定する手段と、二つの送信装置にそれぞれがデータの
出力タイミングを同期させるための共通の同期パルスを
供給する同期パルス共通線とを備えたデータ通信装置に
おいて、二つの送信装置の現用に設定された側から同期
パルス共通線にその現用に設定された送信装置の同期パ
ルスを供給する手段を備えたことを特徴とする。The data transmission apparatus of the present invention includes two transmitters, a means for setting one of these two transmitters as an active side and a second for the spare side, and two transmitters respectively synchronizing data output timings. In a data communication device provided with a sync pulse common line for supplying a common sync pulse for, a sync pulse of the transmitter set to the sync pulse common line from the working set side of the two transmitters. Is provided.
本発明のデータ通信装置は、二つの送信装置を同期パ
ルス共通線で接続し、この共通線上の同期パルスに同期
させて双方の送信装置を動作させる。したがって、二つ
の送信装置の同期が一致する。同期パルスは現用の送信
装置から供給される。The data communication apparatus of the present invention connects two transmitters with a sync pulse common line, and operates both transmitters in synchronization with the sync pulse on this common line. Therefore, the two transmitters are in sync. The sync pulse is supplied from the current transmitter.
予備の送信装置は、内部的には出力データの作成およ
び同期パルスの発生を行うが、現用に切り替えられるま
でこれらを出力することはない。予備の送信装置が現用
に切り替えられたときには、それまでの同期を維持して
データの出力および同期パルスの発生を行うことができ
る。The spare transmitter internally creates output data and generates sync pulses, but does not output them until switched to the current one. When the spare transmitter is switched to the active mode, it is possible to output the data and generate the sync pulse while maintaining the synchronization up to that point.
第1図は本発明実施例データ通信装置のブロック構成
図である。ここで、第二の送信装置2の構成は第一の送
信装置1と同様なので省略した。FIG. 1 is a block diagram of a data communication device according to an embodiment of the present invention. Here, the configuration of the second transmitting device 2 is the same as that of the first transmitting device 1, and thus is omitted.
外部からの選択信号は、状態線l1を介して第一の送信
装置1に供給され、状態線l1およびインバータ3を介し
て第二の送信装置2に供給される。クロック発振回路4
はどちらかの送信装置に設けられ、クロック線l2を介し
て送信装置1、2にクロック信号CLK1を供給する。The selection signal from the outside is supplied to the first transmission device 1 via the state line 11 and is supplied to the second transmission device 2 via the state line 11 and the inverter 3. Clock oscillator circuit 4
Is provided in one of the transmitters and supplies the clock signal CLK1 to the transmitters 1 and 2 via the clock line l2.
送信装置1は、分周回路11、制御部12、並列直列シフ
トレジスタ13、同期パルス発生回路14およびNANDゲート
回路15、16を含む。送信装置2も同様である。The transmitter 1 includes a frequency divider circuit 11, a control unit 12, a parallel serial shift register 13, a synchronization pulse generation circuit 14, and NAND gate circuits 15 and 16. The transmitting device 2 is also the same.
クロック線l2は分周回路11、制御部12および並列直列
シフトレジスタ13に接続される。状態線l1は、第一の送
信装置1の場合には直接に、第二の送信装置2の場合に
はインバータ3を介して、NANDゲート回路15、16のそれ
ぞれ第一の入力に接続される。The clock line 12 is connected to the frequency dividing circuit 11, the control unit 12, and the parallel / serial shift register 13. The state line l1 is connected directly to the first inputs of the NAND gate circuits 15 and 16 respectively in the case of the first transmitter 1 and via the inverter 3 in the case of the second transmitter 2. .
分周回路11は制御部12および同期パルス発生回路14に
接続される。制御部12は同期パルス発生回路14および並
列直列シフトレジスタ13に接続される。同期パルス発生
回路14はNANDゲート回路15の第二の入力に接続される。
NANDゲート回路15の出力は、同期パルス共通線l3および
制御部12に接続される。並列直列シフトレジスタ13の出
力はNANDゲート回路16の第二の入力に接続される。NAND
ゲート回路16の出力は出力データ線l4に接続される。The frequency dividing circuit 11 is connected to the control unit 12 and the synchronization pulse generating circuit 14. The control unit 12 is connected to the synchronization pulse generation circuit 14 and the parallel / serial shift register 13. The synchronization pulse generation circuit 14 is connected to the second input of the NAND gate circuit 15.
The output of the NAND gate circuit 15 is connected to the sync pulse common line 13 and the control unit 12. The output of the parallel-series shift register 13 is connected to the second input of the NAND gate circuit 16. NAND
The output of the gate circuit 16 is connected to the output data line l4.
二つの送信装置1、2のNANDゲート回路15の出力は、
同期パルス共通線l3を介して相互に接続される。また、
NANDゲート回路16の出力は、出力データl4を介して相互
に接続される。The output of the NAND gate circuit 15 of the two transmitters 1 and 2 is
They are connected to each other via a sync pulse common line l3. Also,
The outputs of the NAND gate circuit 16 are connected to each other via the output data l4.
同期パルス共通線l3には、プルアップ抵抗5を介して
+5Vの電圧が供給される。出力データ線l4には、プルア
ップ抵抗6を介して+5Vの電圧が供給される。A voltage of + 5V is supplied to the sync pulse common line 13 via the pull-up resistor 5. A voltage of + 5V is supplied to the output data line 14 via the pull-up resistor 6.
状態線l1の選択信号が「1」のときには第一の送信装
置1が現用となり、選択信号が「0」のときには第二の
送信装置2が現用となる。以下では、第一の送信装置1
が現用の場合を例に説明する。When the selection signal of the status line l1 is "1", the first transmission device 1 is in use, and when the selection signal is "0", the second transmission device 2 is in use. In the following, the first transmitter 1
Will be described as an example.
クロック発振回路4は、現用および予備の双方の送信
装置1、2に対して、共通のクロック信号CLK1を供給す
る。分周回路11はこのクロック信号CLK1を8分周したク
ロック信号CLK2を出力し、このクロック信号CLK2の立下
りで制御部12に割込みを発生する。このクロック信号CL
K2の1周期で、送信装置1が8ビット(1バイト)のデ
ータを出力する。The clock oscillating circuit 4 supplies a common clock signal CLK1 to both the active and standby transmitters 1 and 2. The frequency dividing circuit 11 outputs a clock signal CLK2 obtained by dividing the clock signal CLK1 by 8, and generates an interrupt to the control unit 12 at the falling edge of the clock signal CLK2. This clock signal CL
In one cycle of K2, the transmitter 1 outputs 8-bit (1 byte) data.
制御部12は、分周回路11から割込みを受けたときに、
同期パルスを発生させるタイミングか否かを判定し、そ
のタイミングであると判定したときには、同期パルス発
生回路14の同期パルスを有効にする。また、同期パルス
共通線l3が有効のときには、同期情報を並列直列シフト
レジスタ13に蓄積する。したがって、同期パルス共通線
l3が有効になった後のクロック信号CLK2の周期に、同期
情報を出力データとして送信する。When the control unit 12 receives an interrupt from the frequency dividing circuit 11,
It is determined whether or not it is a timing to generate a synchronization pulse, and when it is determined that timing, the synchronization pulse of the synchronization pulse generation circuit 14 is validated. When the sync pulse common line l3 is valid, the sync information is stored in the parallel / serial shift register 13. Therefore, the sync pulse common line
The synchronization information is transmitted as output data in the cycle of the clock signal CLK2 after l3 becomes valid.
予備の送信装置2も同様の動作を実行し、同期パルス
共通線l3が有効のときには、送信装置1と同じタイミン
グで並列直列シフトレジスタにデータを蓄積する。The spare transmitter 2 also performs the same operation, and when the sync pulse common line 13 is valid, it stores data in the parallel-serial shift register at the same timing as the transmitter 1.
同期パルス発生回路14は、制御部12の制御により、ク
ロック信号CLK2の立下りで同期パルスを発生させる。並
列直列シフトレジスタ13は、制御部12から1バイト単位
で蓄積された並列データをシリアルデータに変換する。The synchronization pulse generation circuit 14 generates a synchronization pulse at the falling edge of the clock signal CLK2 under the control of the control unit 12. The parallel / serial shift register 13 converts the parallel data accumulated in 1-byte units from the control unit 12 into serial data.
NANDゲート回路15はオープンコレクタ回路であり、こ
の送信装置1が現用のときに、同期パルス発生回路14の
出力を同期パルス共通線l3に出力する。予備の送信装置
2も同様に同期パルスを発生するが、同期パルス共通線
l3への出力はNANDゲート回路により禁止される。したが
って、現用の送信装置1の同期パルスが同期パルス共通
線l3上で(反転した状態で)有効になる。The NAND gate circuit 15 is an open collector circuit, and outputs the output of the sync pulse generation circuit 14 to the sync pulse common line 13 when the transmitter 1 is in use. The spare transmitter 2 similarly generates a sync pulse, but the sync pulse common line
The output to l3 is prohibited by the NAND gate circuit. Therefore, the sync pulse of the active transmitter 1 is valid (in the inverted state) on the sync pulse common line l3.
NANDゲート回路16はオープンコレクタ回路であり、送
信装置1が現用のときに、並列直列シフトレジスタ13の
出力を出力データ線l4に出力する。予備の送信装置2で
も同様に、並列直列シフトレジスタ13がデータを出力す
るが、出力データ線l4への出力はNANDゲート回路により
禁止される。The NAND gate circuit 16 is an open collector circuit and outputs the output of the parallel / serial shift register 13 to the output data line l4 when the transmitter 1 is in use. Similarly, in the spare transmitter 2, the parallel / serial shift register 13 outputs data, but the output to the output data line 14 is prohibited by the NAND gate circuit.
第2図は本実施例のタイムチャートを示す。 FIG. 2 shows a time chart of this embodiment.
クロック信号CLK1は二つの送信装置1、2に共通であ
り、この例ではその周波数が2.4kHzであるとする。この
クロック信号CLK1を8分周した300Hzのクロック信号CLK
2は、その立下りで制御部12にバイト割込みを発生す
る。The clock signal CLK1 is common to the two transmitters 1 and 2, and its frequency is 2.4 kHz in this example. This clock signal CLK1 is divided by 8 to generate a 300 Hz clock signal CLK.
2 generates a byte interrupt to the control unit 12 at the fall.
制御部12では、バイト割込み信号を「1」とし、制御
部12内の中央処理装置に割込みを要求する。中央処理装
置は、この割込みを受け付けると、割込み受付け信号を
出力してバイト割込み信号を「0」にリセットし、デー
タD0〜D7を並列直列シフトレジスタ13に蓄積する。さら
に中央処理装置は、割込みの回数から同期パルスの出力
タイミングを判定し、同期パルス発生回路14に同期セッ
ト信号を出力する。The control unit 12 sets the byte interrupt signal to "1" and requests the central processing unit in the control unit 12 for an interrupt. The central processing unit receives an interrupt, and outputs an interrupt acknowledge signal to reset the byte interrupt signal to "0", stores the data D 0 to D 7 in parallel serial shift register 13. Further, the central processing unit determines the output timing of the sync pulse from the number of interrupts, and outputs the sync set signal to the sync pulse generation circuit 14.
同期パルス発生回路14は、クロック信号CLK2の次の立
下りに同期パルスを出力し、この送信装置1が現用のと
きに同期パルス共通線l3を有効にする。予備の送信装置
2は同期パルス共通線l3を有効にすることはできない。The sync pulse generation circuit 14 outputs a sync pulse at the next falling edge of the clock signal CLK2 and enables the sync pulse common line 13 when the transmitter 1 is in use. The spare transmitter 2 cannot activate the sync pulse common line l3.
制御部12の中央処理装置は、割込みの受け付けごと
に、同期パルス共通線l3が有効であるか否かを判定す
る。これが有効のときには、同期情報を並列直列シフト
レジスタ13に蓄積する。予備の送信装置でも同様に同期
パルス共通線l3を監視し、有効のときには同期情報を並
列直列シフトレジスタ13に蓄積する。The central processing unit of the control unit 12 determines whether or not the synchronization pulse common line 13 is valid each time an interrupt is accepted. When this is valid, the synchronization information is stored in the parallel / serial shift register 13. Similarly, the spare transmitter also monitors the sync pulse common line 13 and stores the sync information in the parallel / serial shift register 13 when it is valid.
現用側の並列直列シフトレジスタ13に蓄積された1バ
イトのデータは、クロック信号CLK2の次の周期に出力デ
ータ線l4に出力される。予備側のデータは出力されない
が、常に現用側と同期している。したがって、現用の送
信装置と予備の送信装置とで切り替えを行う場合にも出
力データの同期が一致し、切り替えによる障害は発生し
ない。The 1-byte data accumulated in the active parallel-serial shift register 13 is output to the output data line 14 in the next cycle of the clock signal CLK2. Data on the spare side is not output, but it is always synchronized with the working side. Therefore, even when switching is performed between the active transmission device and the backup transmission device, the synchronization of the output data coincides with each other, and the switching failure does not occur.
以上説明したように、本発明のデータ通信装置では、
予備の送信装置は外部にデータおよび同期パルスを出力
することはないが、内部的には常に現用の送信装置に同
期して動作している。したがって、現用と予備との切り
替え時に同期がずれることがない。また、予備の送信装
置を取り外して再び取り付けた場合や、瞬断等により予
備の送信装置の同期がずれても、同期パルス共通線の同
期パルスが有効になったときに現用側に同期させること
ができる。As described above, in the data communication device of the present invention,
The spare transmitter does not output data and sync pulse to the outside, but internally it always operates in synchronization with the active transmitter. Therefore, the synchronization does not deviate at the time of switching between the active and standby. In addition, even if the backup transmitter is removed and reattached, or if the backup transmitter is out of synchronization due to a momentary interruption, etc., it should be synchronized with the active side when the sync pulse on the sync pulse common line becomes valid. You can
本発明のデータ通信装置は上位装置を必要としないの
で、簡単な回路構成で二つの送信装置の同期を一致させ
ることができ、データ送信の信頼性を高める効果があ
る。Since the data communication device of the present invention does not require a host device, it is possible to match the synchronization of the two transmission devices with a simple circuit configuration, which has the effect of improving the reliability of data transmission.
第1図は本発明実施例データ通信装置のブロック構成
図。 第2図は動作タイムチャート。 1、2……送信装置、3……インバータ、4……クロッ
ク発振回路、5、6……プルアップ抵抗、11……分周回
路、12……制御部、13……並列直列シフトレジスタ、14
……同期パルス発生回路、15、16……NANDゲート回路、
l1……状態線、l2……クロック線、l3……同期パルス共
通線、l4……出力データ線。FIG. 1 is a block diagram of a data communication device according to an embodiment of the present invention. FIG. 2 is an operation time chart. 1, 2 ... Transmitting device, 3 ... Inverter, 4 ... Clock oscillation circuit, 5, 6 ... Pull-up resistor, 11 ... Dividing circuit, 12 ... Control unit, 13 ... Parallel series shift register, 14
...... Synchronous pulse generation circuit, 15, 16 …… NAND gate circuit,
l1 ... Status line, l2 ... Clock line, l3 ... Sync pulse common line, l4 ... Output data line.
フロントページの続き (72)発明者 伊藤 健二 神奈川県横須賀市武1丁目2356番地 日本 電信電話株式会社通信網第二研究所内 審査官 矢頭 尚之 (56)参考文献 特開 昭60−204138(JP,A) 特開 昭55−102952(JP,A)Front page continuation (72) Inventor Kenji Ito 1-2356 Takeshi, Yokosuka City, Kanagawa Pref. Naoyuki Yagami (56) ) JP-A-55-102952 (JP, A)
Claims (1)
備に設定する手段と、 上記二つの送信装置にそれぞれがデータの出力タイミン
グを同期させるための共通の同期パルスを供給する同期
パルス共通線と を備えたデータ通信装置において、 上記二つの送信装置の現用に設定された側から上記同期
パルス共通線にその現用に設定された送信装置の同期パ
ルスを供給する手段を備えた ことを特徴とするデータ通信装置。1. Two transmitters, a means for setting one of these two transmitters as an active side and the other as a spare, and two transmitters for synchronizing the output timing of data respectively. In a data communication device having a sync pulse common line for supplying a common sync pulse, the sync pulse of the transmitter set to the sync pulse common line from the working set side of the two transmitters. A data communication device comprising means for supplying the data.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61132492A JPH0813028B2 (en) | 1986-06-06 | 1986-06-06 | Data communication device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61132492A JPH0813028B2 (en) | 1986-06-06 | 1986-06-06 | Data communication device |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS62289024A JPS62289024A (en) | 1987-12-15 |
JPH0813028B2 true JPH0813028B2 (en) | 1996-02-07 |
Family
ID=15082638
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP61132492A Expired - Lifetime JPH0813028B2 (en) | 1986-06-06 | 1986-06-06 | Data communication device |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0813028B2 (en) |
Family Cites Families (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS55102952A (en) * | 1978-12-28 | 1980-08-06 | Fujitsu Ltd | Mutual synchronization system |
-
1986
- 1986-06-06 JP JP61132492A patent/JPH0813028B2/en not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JPS62289024A (en) | 1987-12-15 |
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