JPH08129568A - 統計法 - Google Patents
統計法Info
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- JPH08129568A JPH08129568A JP7252296A JP25229695A JPH08129568A JP H08129568 A JPH08129568 A JP H08129568A JP 7252296 A JP7252296 A JP 7252296A JP 25229695 A JP25229695 A JP 25229695A JP H08129568 A JPH08129568 A JP H08129568A
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- data
- arrival time
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- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/3183—Generation of test inputs, e.g. test vectors, patterns or sequences
- G01R31/318342—Generation of test inputs, e.g. test vectors, patterns or sequences by preliminary fault modelling, e.g. analysis, simulation
- G01R31/318357—Simulation
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- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/31727—Clock circuits aspects, e.g. test clock circuit details, timing aspects for signal generation, circuits for testing clocks
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- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F30/00—Computer-aided design [CAD]
- G06F30/30—Circuit design
- G06F30/32—Circuit design at the digital level
- G06F30/33—Design verification, e.g. functional simulation or model checking
- G06F30/3308—Design verification, e.g. functional simulation or model checking using simulation
- G06F30/3312—Timing analysis
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- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- General Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Evolutionary Computation (AREA)
- Geometry (AREA)
- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】
【課題】 複数の導通パスにより相互接続される複数の
回路素子を含む電子回路を伝播する個別の信号の、到達
時刻間のタイミング差を分析する統計法を提供する。 【解決の手段】 網は複数の導通パスにより相互接続さ
れる複数の回路素子を含む。本方法は、最初にクリティ
カルなデータ及びクロック回路パスが発散する一連の共
通ポイント（以降では"ＣＣＰＰＳポイント"として参照
される）を識別するステップを含む。次にデータ到達時
刻が網内の少なくとも１つのデータ・エンドポイントに
伝播され、それらが通過する共通ポイントが存在する場
合には、それらのデータ到達時刻に共通ポイントがタグ
付けされる。伝播の間、同一の共通ポイントがタグ付け
されるデータ到達時刻が併合され、特定のエンドポイン
トに達する各データ到達時刻には、異なる共通ポイント
がタグ付けされる。伝播される到達時刻は１つの数では
なく、到達時刻の統計的分散または範囲である。
回路素子を含む電子回路を伝播する個別の信号の、到達
時刻間のタイミング差を分析する統計法を提供する。 【解決の手段】 網は複数の導通パスにより相互接続さ
れる複数の回路素子を含む。本方法は、最初にクリティ
カルなデータ及びクロック回路パスが発散する一連の共
通ポイント（以降では"ＣＣＰＰＳポイント"として参照
される）を識別するステップを含む。次にデータ到達時
刻が網内の少なくとも１つのデータ・エンドポイントに
伝播され、それらが通過する共通ポイントが存在する場
合には、それらのデータ到達時刻に共通ポイントがタグ
付けされる。伝播の間、同一の共通ポイントがタグ付け
されるデータ到達時刻が併合され、特定のエンドポイン
トに達する各データ到達時刻には、異なる共通ポイント
がタグ付けされる。伝播される到達時刻は１つの数では
なく、到達時刻の統計的分散または範囲である。
Description
【０００１】
【発明の属する技術分野】本発明は一般に論理回路の統
計的タイミング分析の分野に関し、特に、回路をハード
ウェアにより物理的に実現する以前に、こうした回路に
おける論理網のタイミング特性を分析する効率的な方法
に関する。
計的タイミング分析の分野に関し、特に、回路をハード
ウェアにより物理的に実現する以前に、こうした回路に
おける論理網のタイミング特性を分析する効率的な方法
に関する。
【０００２】
【従来の技術】コンピュータ・システムにおいて、様々
な機能を達成するために論理網が使用される。これらの
論理網は、通常、例えばＶＬＳＩ（超大規模集積回路）
などのハードウェア形態により実現される。ＶＬＳＩ技
術は、単一の集積回路チップ内に数十万個ものトランジ
スタを提供する電子回路の製造を可能にした。論理素子
は１個または複数のこれらのトランジスタを用いて構成
され、集積回路上の論理網がこうした論理素子により構
成される。各集積回路チップは数千個の論理網を含みう
る。
な機能を達成するために論理網が使用される。これらの
論理網は、通常、例えばＶＬＳＩ（超大規模集積回路）
などのハードウェア形態により実現される。ＶＬＳＩ技
術は、単一の集積回路チップ内に数十万個ものトランジ
スタを提供する電子回路の製造を可能にした。論理素子
は１個または複数のこれらのトランジスタを用いて構成
され、集積回路上の論理網がこうした論理素子により構
成される。各集積回路チップは数千個の論理網を含みう
る。
【０００３】論理網内の論理素子（またはゲート）は、
導通パスにより相互接続される。信号がこれらの導通パ
スに沿って関連論理ゲートを通過し、論理網を伝播す
る。所与の信号が特定の論理網を伝播するために要する
時間は、測定可能なパラメータであり、これは信号が通
過する論理ゲート及び導通パスの両方に関連付けられる
固有の遅延により部分的に決定される。導通パスの長さ
もまた、この遅延を決定する要因である。
導通パスにより相互接続される。信号がこれらの導通パ
スに沿って関連論理ゲートを通過し、論理網を伝播す
る。所与の信号が特定の論理網を伝播するために要する
時間は、測定可能なパラメータであり、これは信号が通
過する論理ゲート及び導通パスの両方に関連付けられる
固有の遅延により部分的に決定される。導通パスの長さ
もまた、この遅延を決定する要因である。
【０００４】信号が非常に多数の集積回路チップにより
実現される同一タイプの論理網を通過する総遅延時間
は、ガウス分布または正規分布として近似されうる。図
１はこうした分布を示す。横軸は、多数の集積回路によ
り実現される特定のタイプの論理網に対応して測定され
る総遅延を示し、縦軸は集積回路の数を示す。
実現される同一タイプの論理網を通過する総遅延時間
は、ガウス分布または正規分布として近似されうる。図
１はこうした分布を示す。横軸は、多数の集積回路によ
り実現される特定のタイプの論理網に対応して測定され
る総遅延を示し、縦軸は集積回路の数を示す。
【０００５】総遅延時間は、論理網が実現される集積回
路チップにおける物理的な相違に部分的に依存して集積
回路間で異なる。これらの相違は、チップが晒される環
境条件の変動（例えば温度、電源電圧など）の他に、例
えばチップを構成するために使用される生の材料の物理
的な変動や、生産プロセスにおける僅かな変化により生
じる。これら両者は、多くの生産バッチ（production b
atch）に渡って変化しうる。図１の曲線に従う速度変化
の全範囲は、何日にも及ぶ多くのバッチ及び生の材料に
よる生産ラインの累積生産に当てはまるので、共通のシ
リコン基板上に生成される単一のダイ上の２つの論理網
の実現が、曲線の極限における遅延を示すことは極めて
稀である。最速の応答時間を示すチップでは、比較的低
速な網であっても、曲線の左半分近辺（ｔ１の左側）の
速度を示す。最遅振舞いを示すチップでは、こうしたチ
ップ上の網における遭遇時間の大部分は、曲線の右半分
近辺（ｔ２の右側）に配置される。
路チップにおける物理的な相違に部分的に依存して集積
回路間で異なる。これらの相違は、チップが晒される環
境条件の変動（例えば温度、電源電圧など）の他に、例
えばチップを構成するために使用される生の材料の物理
的な変動や、生産プロセスにおける僅かな変化により生
じる。これら両者は、多くの生産バッチ（production b
atch）に渡って変化しうる。図１の曲線に従う速度変化
の全範囲は、何日にも及ぶ多くのバッチ及び生の材料に
よる生産ラインの累積生産に当てはまるので、共通のシ
リコン基板上に生成される単一のダイ上の２つの論理網
の実現が、曲線の極限における遅延を示すことは極めて
稀である。最速の応答時間を示すチップでは、比較的低
速な網であっても、曲線の左半分近辺（ｔ１の左側）の
速度を示す。最遅振舞いを示すチップでは、こうしたチ
ップ上の網における遭遇時間の大部分は、曲線の右半分
近辺（ｔ２の右側）に配置される。
【０００６】論理網を伝播する信号のタイプには、クロ
ック信号とデータ信号が含まれる。クロックとデータの
両方の信号を使用する論理網は、適正に動作するため
に、しばしばこれらの信号の密接な同期を必要とする。
データまたはクロック信号は、特定の論理ゲートに相手
よりも先または後の正確な時刻に到達するように設計さ
れる。例えばクロック信号またはデータ信号が網内の特
定の論理ゲートにおいて期待されるときに、そのクロッ
ク信号またはデータ信号が相手よりも早過ぎたり遅過ぎ
たりして到達すると網はハング・アップしたり、不正な
出力結果を提供したりする。
ック信号とデータ信号が含まれる。クロックとデータの
両方の信号を使用する論理網は、適正に動作するため
に、しばしばこれらの信号の密接な同期を必要とする。
データまたはクロック信号は、特定の論理ゲートに相手
よりも先または後の正確な時刻に到達するように設計さ
れる。例えばクロック信号またはデータ信号が網内の特
定の論理ゲートにおいて期待されるときに、そのクロッ
ク信号またはデータ信号が相手よりも早過ぎたり遅過ぎ
たりして到達すると網はハング・アップしたり、不正な
出力結果を提供したりする。
【０００７】従って集積回路メーカは、特定の集積回路
が検査に合格し、その集積回路内の論理網が適正に動作
することを保証するために、適合しなければならない遅
延許容を開発した。タイミング分析は、好適には論理網
の実際の物理レイアウト以前に、提案される網設計にお
いて実施される。提案される網設計は網の正しいタイミ
ング動作を阻止しうる未知のパラメータを決定するため
に分析される。
が検査に合格し、その集積回路内の論理網が適正に動作
することを保証するために、適合しなければならない遅
延許容を開発した。タイミング分析は、好適には論理網
の実際の物理レイアウト以前に、提案される網設計にお
いて実施される。提案される網設計は網の正しいタイミ
ング動作を阻止しうる未知のパラメータを決定するため
に分析される。
【０００８】コンピュータにおける論理網の設計がより
複雑化し、これらの網の動作速度が向上するにつれ、こ
れらの網内の論理素子のタイミング・シーケンスの同期
が必然的に厳しくなる。従ってこれらの論理網の製造前
のタイミング分析が、益々厳密に実施されなければなら
ず、続く回路の再設計がより効率的にならなければなら
ない。所定の性能目標が設計により満足されているかを
判断し、こうした性能目標を満足しない網の再設計にお
いて、有用な情報を提供するために、複雑且つ高速デジ
タル網設計のタイミング分析が必要とされる。
複雑化し、これらの網の動作速度が向上するにつれ、こ
れらの網内の論理素子のタイミング・シーケンスの同期
が必然的に厳しくなる。従ってこれらの論理網の製造前
のタイミング分析が、益々厳密に実施されなければなら
ず、続く回路の再設計がより効率的にならなければなら
ない。所定の性能目標が設計により満足されているかを
判断し、こうした性能目標を満足しない網の再設計にお
いて、有用な情報を提供するために、複雑且つ高速デジ
タル網設計のタイミング分析が必要とされる。
【０００９】製造要因及び環境要因は、異なる集積回路
チップにおいて実現される論理網の遅延に影響し、これ
らの要因はある程度の相関を示すので、統計的タイミン
グ分析がこれらの網における潜在的なタイミング問題を
識別するために有用となる。特定の設計の性能を検証す
る確実な方法は、最初にテスト・ポイントに到達しなけ
ればならない特定の信号の可能な最遅到達時刻を最後に
到達しなければならない特定の信号の可能な最早到達時
刻と比較することである。例えば図２、すなわち論理網
を伝播する多数のデータ及びクロック信号の到達時刻の
統計分布に示されるように、性能パラメータはデータ信
号がクロック信号よりも先に到達することを要求する。
しかしながら、時間間隔ｉｎｔpの間に分布上、幾つか
のクロック信号が幾つかのデータ信号よりも先に到達
し、確立された性能パラメータを侵すことになる。従っ
て、時間間隔ｉｎｔpにおけるタイミング特性を示す網
を排除することにより、分析対象の回路設計の性能を保
証することができる。
チップにおいて実現される論理網の遅延に影響し、これ
らの要因はある程度の相関を示すので、統計的タイミン
グ分析がこれらの網における潜在的なタイミング問題を
識別するために有用となる。特定の設計の性能を検証す
る確実な方法は、最初にテスト・ポイントに到達しなけ
ればならない特定の信号の可能な最遅到達時刻を最後に
到達しなければならない特定の信号の可能な最早到達時
刻と比較することである。例えば図２、すなわち論理網
を伝播する多数のデータ及びクロック信号の到達時刻の
統計分布に示されるように、性能パラメータはデータ信
号がクロック信号よりも先に到達することを要求する。
しかしながら、時間間隔ｉｎｔpの間に分布上、幾つか
のクロック信号が幾つかのデータ信号よりも先に到達
し、確立された性能パラメータを侵すことになる。従っ
て、時間間隔ｉｎｔpにおけるタイミング特性を示す網
を排除することにより、分析対象の回路設計の性能を保
証することができる。
【００１０】しかしながら、論理網設計の性能を分析す
るこうした方法は、余りにも悲観的である。なぜなら上
述のように、一般に同一の集積回路内の網は類似の条件
下で製造され、類似の環境変数に従うので、それらの遅
延は、通常、相関付けられるからである。しかしなが
ら、この相関の度合いが全てではない。従って、単にデ
ータ信号の可能な最早到達時刻を、クロック信号の可能
な最早到達時刻と比較したり（ｉｎｔ01）、データ信号
及びクロック信号の可能な最遅到達時刻を比較すること
により（ｉｎｔ02）、特定の設計の性能を検証すること
は余りにも楽観的である。
るこうした方法は、余りにも悲観的である。なぜなら上
述のように、一般に同一の集積回路内の網は類似の条件
下で製造され、類似の環境変数に従うので、それらの遅
延は、通常、相関付けられるからである。しかしなが
ら、この相関の度合いが全てではない。従って、単にデ
ータ信号の可能な最早到達時刻を、クロック信号の可能
な最早到達時刻と比較したり（ｉｎｔ01）、データ信号
及びクロック信号の可能な最遅到達時刻を比較すること
により（ｉｎｔ02）、特定の設計の性能を検証すること
は余りにも楽観的である。
【００１１】論理網のタイミング情報を分析し、このタ
イミング情報の相関を認識する統計的方法は既知であ
る。こうした方法の例が、いわゆるモンテカルロ法（Mo
nte Carlo method：米国特許第４９２４４３０号参
照）、またはＥＴＥ（early timingestimator）法であ
る。モンテカルロ法では、非常に多くの別々のタイミン
グ分析が実施され、そこでは対応するクロック信号及び
データ信号が、特定の論理網に沿って伝播される。各分
析において全ての網に対応する遅延が、網の期待遅延分
布及びこれらの遅延の間の期待相関にもとづきランダム
に選択される。クロック信号とデータ信号の到達時刻の
差（スラック（slack））が計算され、最悪の場合の差
が決定される。問題を示す分析が存在しないと網設計は
モンテカルロ・テストを合格する。問題が存在しない確
信レベルに達するまでに、数百回または数千回の別々の
分析が必要となるので、モンテカルロ法はコンピュータ
時間及び記憶の両面において高価である。
イミング情報の相関を認識する統計的方法は既知であ
る。こうした方法の例が、いわゆるモンテカルロ法（Mo
nte Carlo method：米国特許第４９２４４３０号参
照）、またはＥＴＥ（early timingestimator）法であ
る。モンテカルロ法では、非常に多くの別々のタイミン
グ分析が実施され、そこでは対応するクロック信号及び
データ信号が、特定の論理網に沿って伝播される。各分
析において全ての網に対応する遅延が、網の期待遅延分
布及びこれらの遅延の間の期待相関にもとづきランダム
に選択される。クロック信号とデータ信号の到達時刻の
差（スラック（slack））が計算され、最悪の場合の差
が決定される。問題を示す分析が存在しないと網設計は
モンテカルロ・テストを合格する。問題が存在しない確
信レベルに達するまでに、数百回または数千回の別々の
分析が必要となるので、モンテカルロ法はコンピュータ
時間及び記憶の両面において高価である。
【００１２】米国特許第４９２４４３０号で開示される
方法は、全てのチップに渡り遭遇する絶対最小遅延及び
最大遅延と、別のチップが絶対最大遅延を提供すること
を保証するあるチップの相対最小遅延と、別のチップが
絶対最小遅延を提供することを保証するあるチップの相
対最大遅延の値を決定することにより、全ての集積回路
に対応して、クロックとデータ間のスラックを計算す
る。これらの４つの値は複数のテスト・ポイントにおい
て、４つの到達時刻を生成するために伝播され、絶対最
大遅延と相対最小遅延との比較、及び絶対最小遅延と相
対最大遅延との比較が行われる。
方法は、全てのチップに渡り遭遇する絶対最小遅延及び
最大遅延と、別のチップが絶対最大遅延を提供すること
を保証するあるチップの相対最小遅延と、別のチップが
絶対最小遅延を提供することを保証するあるチップの相
対最大遅延の値を決定することにより、全ての集積回路
に対応して、クロックとデータ間のスラックを計算す
る。これらの４つの値は複数のテスト・ポイントにおい
て、４つの到達時刻を生成するために伝播され、絶対最
大遅延と相対最小遅延との比較、及び絶対最小遅延と相
対最大遅延との比較が行われる。
【００１３】ＥＴＥ法は、クロックとデータ信号間の個
々のスラック時間を計算する代わりに、非常に多数のデ
ータ信号及びクロック信号の到達時刻の統計分布を用い
て、単一の遅延値ではなく、遅延時刻及び到達時刻の分
布を計算し、伝播する。分布は公称到達時刻、到達時刻
の標準偏差（σ）の合計、及び到達時刻の分散（σ2）
の合計を識別するために使用される。分散は度数分布平
均からの偏差の平方の平均であり、標準偏差は分散の平
方根である。これらの統計分布要素の値が網を通じて伝
播される。正規分布（有用な近似である）を想定する
と、これらの値は個々の遅延に対応して抽出される相関
係数と結合され、テスト・ポイントにおいて、テスト・
ポイント・スラックの分布を生成する。スラック分布が
余りに高いスラック確率を生じると、テストは失敗に終
わる。
々のスラック時間を計算する代わりに、非常に多数のデ
ータ信号及びクロック信号の到達時刻の統計分布を用い
て、単一の遅延値ではなく、遅延時刻及び到達時刻の分
布を計算し、伝播する。分布は公称到達時刻、到達時刻
の標準偏差（σ）の合計、及び到達時刻の分散（σ2）
の合計を識別するために使用される。分散は度数分布平
均からの偏差の平方の平均であり、標準偏差は分散の平
方根である。これらの統計分布要素の値が網を通じて伝
播される。正規分布（有用な近似である）を想定する
と、これらの値は個々の遅延に対応して抽出される相関
係数と結合され、テスト・ポイントにおいて、テスト・
ポイント・スラックの分布を生成する。スラック分布が
余りに高いスラック確率を生じると、テストは失敗に終
わる。
【００１４】しかしながら、それぞれの非モンテカルロ
統計法は余りに悲観的である。なぜなら、これらはクロ
ック及びデータ信号が伝播される網パス（network pat
h）の共通部分を無視するからである。信号到達時刻
は、通常、ラッチにおいて比較され、データ信号及びク
ロック信号は、しばしば、ラッチへの共通のパス・セグ
メントを共有する。集積回路が大規模化し、クロック分
布系が長くなると共通部分が増大する。モンテカルロ分
析以外では信号が共通パスを共有する場合、上述の統計
的タイミング分析法は余りに悲観的である。なぜなら、
これらの方法は、パス全体が同一の許容相関関係におい
て独立に変化することを想定するが、実際には信号がオ
ーバラップするこれらのセグメントの遅延は、事実上同
一の遅延であるために、完全に相関するからである。
統計法は余りに悲観的である。なぜなら、これらはクロ
ック及びデータ信号が伝播される網パス（network pat
h）の共通部分を無視するからである。信号到達時刻
は、通常、ラッチにおいて比較され、データ信号及びク
ロック信号は、しばしば、ラッチへの共通のパス・セグ
メントを共有する。集積回路が大規模化し、クロック分
布系が長くなると共通部分が増大する。モンテカルロ分
析以外では信号が共通パスを共有する場合、上述の統計
的タイミング分析法は余りに悲観的である。なぜなら、
これらの方法は、パス全体が同一の許容相関関係におい
て独立に変化することを想定するが、実際には信号がオ
ーバラップするこれらのセグメントの遅延は、事実上同
一の遅延であるために、完全に相関するからである。
【００１５】
【発明が解決しようとする課題】従って、本発明の目的
は、論理網におけるタイミング同期の偏差を分析するよ
り正確な方法を提供することである。更に本発明の別の
目的は、分析信号が通過する共通パスを認識しない非モ
ンテカルロ統計分析法の欠点を除去すると同時に、コン
ピュータ記憶及びラン・タイムを節約するこうした分析
方法を提供することである。
は、論理網におけるタイミング同期の偏差を分析するよ
り正確な方法を提供することである。更に本発明の別の
目的は、分析信号が通過する共通パスを認識しない非モ
ンテカルロ統計分析法の欠点を除去すると同時に、コン
ピュータ記憶及びラン・タイムを節約するこうした分析
方法を提供することである。
【００１６】
【課題を解決するための手段】論理網を伝播する個別の
信号の到達時刻間のタイミング差を分析する方法が提供
される。網は複数の導通パスにより相互接続される複数
の回路素子を含む。本方法は、最初にクリティカルなデ
ータ及びクロック回路パスが発散する一連の共通ポイン
ト（以降では"ＣＣＰＰＳポイント"として参照される）
を識別するステップを含む。次にデータ到達時刻が網内
の少なくとも１つのデータ・エンドポイントに伝播さ
れ、それらが通過する共通ポイントが存在する場合に
は、それらのデータ到達時刻に共通ポイントがタグ付け
される。伝播の間、同一の共通ポイントがタグ付けされ
るデータ到達時刻が併合され、特定のエンドポイントに
達する各データ到達時刻には、異なる共通ポイントがタ
グ付けされる。伝播される到達時刻は１つの数ではな
く、到達時刻の統計的分散または範囲である。
信号の到達時刻間のタイミング差を分析する方法が提供
される。網は複数の導通パスにより相互接続される複数
の回路素子を含む。本方法は、最初にクリティカルなデ
ータ及びクロック回路パスが発散する一連の共通ポイン
ト（以降では"ＣＣＰＰＳポイント"として参照される）
を識別するステップを含む。次にデータ到達時刻が網内
の少なくとも１つのデータ・エンドポイントに伝播さ
れ、それらが通過する共通ポイントが存在する場合に
は、それらのデータ到達時刻に共通ポイントがタグ付け
される。伝播の間、同一の共通ポイントがタグ付けされ
るデータ到達時刻が併合され、特定のエンドポイントに
達する各データ到達時刻には、異なる共通ポイントがタ
グ付けされる。伝播される到達時刻は１つの数ではな
く、到達時刻の統計的分散または範囲である。
【００１７】同様にクロック到達時刻が、次に網内の少
なくとも１つのクロック・エンドポイントに伝播され、
それらが通過する共通ポイントが存在すれば、クロック
到達時刻に共通ポイントがタグ付けされる。伝播の間、
同一の共通ポイントがタグ付けされるクロック到達時刻
が併合され、特定のエンドポイントに達する各クロック
到達時刻には、異なる共通ポイントがタグ付けされる。
伝播される到達時刻は１つの数ではなく、到達時刻の統
計的分散または範囲である。
なくとも１つのクロック・エンドポイントに伝播され、
それらが通過する共通ポイントが存在すれば、クロック
到達時刻に共通ポイントがタグ付けされる。伝播の間、
同一の共通ポイントがタグ付けされるクロック到達時刻
が併合され、特定のエンドポイントに達する各クロック
到達時刻には、異なる共通ポイントがタグ付けされる。
伝播される到達時刻は１つの数ではなく、到達時刻の統
計的分散または範囲である。
【００１８】各クロック・エンドポイントは、対応する
データ・エンドポイントと同一視され、複数のデータ／
クロック・エンドポイント対（テスト）を構成する。各
エンドポイント対における各データ／クロック到達時刻
対によるスラックが計算される。最悪のスラックを有す
るデータ／クロック到達時刻対が識別される。
データ・エンドポイントと同一視され、複数のデータ／
クロック・エンドポイント対（テスト）を構成する。各
エンドポイント対における各データ／クロック到達時刻
対によるスラックが計算される。最悪のスラックを有す
るデータ／クロック到達時刻対が識別される。
【００１９】クロック及びデータ・パスが最悪のスラッ
クを生成する共通ポイントが、これらの到達時刻に関連
付けられる共通ポイント・タグから決定される。共通ポ
イントからデータ及びクロック・エンドポイントまでの
伝播時間が、最悪スラックを有するデータ／クロック到
達時刻対に対応して再計算され、この再計算値が、この
データ／クロック到達時刻対に対応する修正スラックと
なる。この修正スラックが調査され、これが２番目に最
悪のスラックを有するデータ／クロック到達時刻対のス
ラックよりも良好かどうかが判断される。良好でない場
合、このエンドポイント対（テスト）に対応する最悪ス
ラックが、識別されたことになる。
クを生成する共通ポイントが、これらの到達時刻に関連
付けられる共通ポイント・タグから決定される。共通ポ
イントからデータ及びクロック・エンドポイントまでの
伝播時間が、最悪スラックを有するデータ／クロック到
達時刻対に対応して再計算され、この再計算値が、この
データ／クロック到達時刻対に対応する修正スラックと
なる。この修正スラックが調査され、これが２番目に最
悪のスラックを有するデータ／クロック到達時刻対のス
ラックよりも良好かどうかが判断される。良好でない場
合、このエンドポイント対（テスト）に対応する最悪ス
ラックが、識別されたことになる。
【００２０】しかしながら、修正スラックが２番目に最
悪のスラックを有するデータ／クロック到達時刻対のス
ラックよりも良好な場合には、この２番目に最悪のスラ
ックが新たな最悪スラックとなる。このようにして、上
述されたプロシージャが繰返される。このプロセスは、
共通ポイントからエンドポイントまでの修正スラック
が、次に最悪のスラックを有するデータ／クロック到達
時刻対のスラックよりも悪くなるまで継続される。そし
てこの時点で、エンドポイント対（テスト）に対応する
最悪スラックが識別されたことになる。
悪のスラックを有するデータ／クロック到達時刻対のス
ラックよりも良好な場合には、この２番目に最悪のスラ
ックが新たな最悪スラックとなる。このようにして、上
述されたプロシージャが繰返される。このプロセスは、
共通ポイントからエンドポイントまでの修正スラック
が、次に最悪のスラックを有するデータ／クロック到達
時刻対のスラックよりも悪くなるまで継続される。そし
てこの時点で、エンドポイント対（テスト）に対応する
最悪スラックが識別されたことになる。
【００２１】
【発明の実施の形態】本発明は、例えば図３に示される
ような論理網１０のタイミング特性を分析する方法を提
供する。論理網１０は複数の論理素子１２及びラッチ１
４を含み、これらはパス・セグメント１６から成る導通
パスにより相互接続される。入力信号、特にクロック信
号及びデータ信号が入力１８に供給され、論理素子を通
じて、それぞれラッチ１４のクロック入力２０及びデー
タ入力２２に伝播される。図３に示されるように、論理
素子Ｌ１乃至Ｌ３を含む網の一部は、クロック信号及び
データ信号の両方に共通である。論理素子Ｌ３の出力２
４において、クロック及びデータ・パスが発散し、クロ
ック信号は論理素子Ｌ４を通じて、ラッチ１４のクロッ
ク入力２０に伝播され、データ信号は、論理素子Ｌ５及
びＬ６を通じて、ラッチ１４のデータ入力２２に伝播さ
れる。
ような論理網１０のタイミング特性を分析する方法を提
供する。論理網１０は複数の論理素子１２及びラッチ１
４を含み、これらはパス・セグメント１６から成る導通
パスにより相互接続される。入力信号、特にクロック信
号及びデータ信号が入力１８に供給され、論理素子を通
じて、それぞれラッチ１４のクロック入力２０及びデー
タ入力２２に伝播される。図３に示されるように、論理
素子Ｌ１乃至Ｌ３を含む網の一部は、クロック信号及び
データ信号の両方に共通である。論理素子Ｌ３の出力２
４において、クロック及びデータ・パスが発散し、クロ
ック信号は論理素子Ｌ４を通じて、ラッチ１４のクロッ
ク入力２０に伝播され、データ信号は、論理素子Ｌ５及
びＬ６を通じて、ラッチ１４のデータ入力２２に伝播さ
れる。
【００２２】本発明は論理網分析方法を提供し、それに
より、図３の網を通じて伝播されるクロック信号及びデ
ータ信号の同期が分析される。本方法は、データ信号及
びクロック信号の両方が伝播される網の共通部分により
発生しうるタイミング偏差を、これらの差を排除するこ
とにより考慮する。本方法は、例えばEinsTimerTMなど
の適切なタイミング分析ツールにおいて、アルゴリズム
として実現されうる。この特定のタイミング分析ツール
は、ブロック指向の統計的タイミング分析を実行し、Ｉ
ＢＭ ＲＸ／６０００以降の製品設計において使用され
た電子設計自動システムの一部である。
より、図３の網を通じて伝播されるクロック信号及びデ
ータ信号の同期が分析される。本方法は、データ信号及
びクロック信号の両方が伝播される網の共通部分により
発生しうるタイミング偏差を、これらの差を排除するこ
とにより考慮する。本方法は、例えばEinsTimerTMなど
の適切なタイミング分析ツールにおいて、アルゴリズム
として実現されうる。この特定のタイミング分析ツール
は、ブロック指向の統計的タイミング分析を実行し、Ｉ
ＢＭ ＲＸ／６０００以降の製品設計において使用され
た電子設計自動システムの一部である。
【００２３】特に本方法は、論理網を伝播するクロック
信号とデータ信号とのスラックを計算することにより、
タイミング分析を実行する。スラックは一般に、網内の
あるポイントにおける信号の実際の到達時刻と、その信
号が到達しなければならない時刻（要求時刻）との差の
測定である。テスト・ポイントにおけるスラックは、網
を通じて実際の到達時刻を伝播し、次に要求時刻を網を
通じて逆方向に伝播することにより、網内の任意のポイ
ントにおけるスラックに一般化される。テスト・ポイン
トにおけるスラックは、網の設計者にとって使用可能な
時間に関する余裕量である。
信号とデータ信号とのスラックを計算することにより、
タイミング分析を実行する。スラックは一般に、網内の
あるポイントにおける信号の実際の到達時刻と、その信
号が到達しなければならない時刻（要求時刻）との差の
測定である。テスト・ポイントにおけるスラックは、網
を通じて実際の到達時刻を伝播し、次に要求時刻を網を
通じて逆方向に伝播することにより、網内の任意のポイ
ントにおけるスラックに一般化される。テスト・ポイン
トにおけるスラックは、網の設計者にとって使用可能な
時間に関する余裕量である。
【００２４】本方法は、論理網の早期（early）または
遅延（late）モード分析のいずれかを実行するために使
用される。早期モード分析では、テスト・ポイントにお
けるデータ信号がクロック信号の後に到達することが要
求される。遅延モード分析では、テスト・ポイントにお
けるデータ信号がクロック信号より先に到達することが
要求される（図２参照）。従って遅延モード分析では、
データ・パスに沿って伝播される要求時刻は、データ信
号の実際の到達時刻の上限、またはデータ信号が到達し
うる最遅時刻である。クロック・パスに沿って伝播され
る要求時刻は、クロック信号の実際の到達時刻の下限、
またはクロック信号が到達しうる最早時刻である。従っ
て、クロック・パス及びデータ・パスの両方に存在する
網内のポイントは、到達時刻に関するデータの上限（最
遅）とクロックの下限（最早）の２つの要求時刻を伝播
される。これらのデータ上限及びクロック下限と、実際
のデータ到達時刻及びクロック到達時刻との差が、それ
ぞれデータ・スラック及びクロック・スラックとして参
照される。これらのスラックの符号については、負のス
ラックは確立されたタイミング要求を満たさないことを
示す。遅延モード分析においては、クロック信号がクロ
ック下限に先行して早期に到達すると、クロック・スラ
ックは負となり、またデータ信号がデータ上限よりも遅
れて到達すると、データ・スラックは負となる。統計的
タイミング分析では、到達時刻及び要求時刻は１つの数
ではなく、値の分布または範囲である。これらの値が加
算及び比較され、既知の方法によりスラックを計算する
ために使用される。本説明において参照される到達時刻
及び要求時刻は、値のこうした分布または範囲をさすも
のである。
遅延（late）モード分析のいずれかを実行するために使
用される。早期モード分析では、テスト・ポイントにお
けるデータ信号がクロック信号の後に到達することが要
求される。遅延モード分析では、テスト・ポイントにお
けるデータ信号がクロック信号より先に到達することが
要求される（図２参照）。従って遅延モード分析では、
データ・パスに沿って伝播される要求時刻は、データ信
号の実際の到達時刻の上限、またはデータ信号が到達し
うる最遅時刻である。クロック・パスに沿って伝播され
る要求時刻は、クロック信号の実際の到達時刻の下限、
またはクロック信号が到達しうる最早時刻である。従っ
て、クロック・パス及びデータ・パスの両方に存在する
網内のポイントは、到達時刻に関するデータの上限（最
遅）とクロックの下限（最早）の２つの要求時刻を伝播
される。これらのデータ上限及びクロック下限と、実際
のデータ到達時刻及びクロック到達時刻との差が、それ
ぞれデータ・スラック及びクロック・スラックとして参
照される。これらのスラックの符号については、負のス
ラックは確立されたタイミング要求を満たさないことを
示す。遅延モード分析においては、クロック信号がクロ
ック下限に先行して早期に到達すると、クロック・スラ
ックは負となり、またデータ信号がデータ上限よりも遅
れて到達すると、データ・スラックは負となる。統計的
タイミング分析では、到達時刻及び要求時刻は１つの数
ではなく、値の分布または範囲である。これらの値が加
算及び比較され、既知の方法によりスラックを計算する
ために使用される。本説明において参照される到達時刻
及び要求時刻は、値のこうした分布または範囲をさすも
のである。
【００２５】本方法は、論理網を伝播されるクロック信
号とデータ信号との間の最小スラックを計算する一連の
ステップ（図４及び図５参照）を含む。最初に、クリテ
ィカルなクロック／データ・パス対に対応する発散ポイ
ントである網内のテスト・ポイントが識別される。共通
パスを通過するクロック信号及びデータ信号により生じ
るタイミング偏差は、もし網テストがこれらの共通パス
の偏差によってのみ失敗するならば、設計者にとって問
題となる。従って、問題となる網の共通部分は網内の次
のポイント、すなわち、（ｉ）クロック・スラックとデ
ータ・スラックの両方が負であるポイント、及び（ｉ
ｉ）負のクロック・スラックまたは負のデータ・スラッ
クのいずれか一方だけを有する網内の他のポイントに供
給するポイント、に至る共通部分である。これらのポイ
ントは、クリティカル共通パス・ポイント・セット（Ｃ
ＣＰＰＳ）として参照される。負のクロック・スラック
及び負のデータ・スラックの両方を有する共通パス・ポ
イント、並びに負のクロック・スラック及びデータ・ス
ラックを有する他のポイントにだけ供給する共通パス・
ポイントを識別する必要はない。
号とデータ信号との間の最小スラックを計算する一連の
ステップ（図４及び図５参照）を含む。最初に、クリテ
ィカルなクロック／データ・パス対に対応する発散ポイ
ントである網内のテスト・ポイントが識別される。共通
パスを通過するクロック信号及びデータ信号により生じ
るタイミング偏差は、もし網テストがこれらの共通パス
の偏差によってのみ失敗するならば、設計者にとって問
題となる。従って、問題となる網の共通部分は網内の次
のポイント、すなわち、（ｉ）クロック・スラックとデ
ータ・スラックの両方が負であるポイント、及び（ｉ
ｉ）負のクロック・スラックまたは負のデータ・スラッ
クのいずれか一方だけを有する網内の他のポイントに供
給するポイント、に至る共通部分である。これらのポイ
ントは、クリティカル共通パス・ポイント・セット（Ｃ
ＣＰＰＳ）として参照される。負のクロック・スラック
及び負のデータ・スラックの両方を有する共通パス・ポ
イント、並びに負のクロック・スラック及びデータ・ス
ラックを有する他のポイントにだけ供給する共通パス・
ポイントを識別する必要はない。
【００２６】以降で詳述されるように、各クロック及び
データ到達時刻は、それらを算出するために通過した網
内のＣＣＰＰＳポイントを識別するために、タグ付けさ
れる。タグはいずれのＣＣＰＰＳポイントも通過しない
信号に対しても、"null"タグが提供され、これはＣＣＰ
ＰＳポイントのセットの要素と見なされる。
データ到達時刻は、それらを算出するために通過した網
内のＣＣＰＰＳポイントを識別するために、タグ付けさ
れる。タグはいずれのＣＣＰＰＳポイントも通過しない
信号に対しても、"null"タグが提供され、これはＣＣＰ
ＰＳポイントのセットの要素と見なされる。
【００２７】ＣＣＰＰＳは、上述のように識別される網
の共通クロック／データ部分を定義する全ポイント・セ
ットよりも小さなサブセットであり、網の共通クロック
／データ部分を定義するポイントに対して、初期統計的
タイミング分析を実行して、負のクロック・スラックと
データ・スラックの両方を有するポイントを判断するこ
とにより識別される。場合に応じて、設計者は網トポロ
ジまたは特定の設計スタイルにより、負のクロック・ス
ラック及び負のデータ・スラックが発生しうる箇所を知
ることができる。こうした場合では、これらの識別潜在
ポイントがＣＣＰＰＳ内に配置され、初期統計的タイミ
ング分析の必要を排除する。
の共通クロック／データ部分を定義する全ポイント・セ
ットよりも小さなサブセットであり、網の共通クロック
／データ部分を定義するポイントに対して、初期統計的
タイミング分析を実行して、負のクロック・スラックと
データ・スラックの両方を有するポイントを判断するこ
とにより識別される。場合に応じて、設計者は網トポロ
ジまたは特定の設計スタイルにより、負のクロック・ス
ラック及び負のデータ・スラックが発生しうる箇所を知
ることができる。こうした場合では、これらの識別潜在
ポイントがＣＣＰＰＳ内に配置され、初期統計的タイミ
ング分析の必要を排除する。
【００２８】ＣＣＰＰＳが識別されると、クロック及び
データ到達時刻が従来通り、入力からＣＣＰＰＳを介し
て、網内の様々なテスト・ポイントに伝播される。図６
はノード回路図を示し、ポイントＡ及びＢはテストされ
る網への入力であり、ポイントＣはＣＣＰＰＳ内のポイ
ントであり、ポイントＥ−Ｆ及びＩ−Ｊはテスト・ポイ
ント対である。複数のパスを有するテスト・ポイント
（例えばテスト・ポイントＩ）では、クロック及びデー
タ到達時刻がそのポイントに至る各可能なパスに沿って
伝播される。このようにして、クロック信号及びデータ
信号に対応する到達時刻が、各テスト・ポイントにおい
て識別される。
データ到達時刻が従来通り、入力からＣＣＰＰＳを介し
て、網内の様々なテスト・ポイントに伝播される。図６
はノード回路図を示し、ポイントＡ及びＢはテストされ
る網への入力であり、ポイントＣはＣＣＰＰＳ内のポイ
ントであり、ポイントＥ−Ｆ及びＩ−Ｊはテスト・ポイ
ント対である。複数のパスを有するテスト・ポイント
（例えばテスト・ポイントＩ）では、クロック及びデー
タ到達時刻がそのポイントに至る各可能なパスに沿って
伝播される。このようにして、クロック信号及びデータ
信号に対応する到達時刻が、各テスト・ポイントにおい
て識別される。
【００２９】到達時刻Ａi（ｉは１乃至、到達時刻をテ
スト・ポイントに伝播するＣＣＰＰＳポイントの数であ
り、適宜ヌル要素も含まれる）がテスト・ポイントにお
いて計算されると、到達時刻が遅延モード分析において
は、Ａi+1≦Ａiのように、また早期モード分析において
は、Ａi+1≧Ａiのように整列される。ここでＰiをテス
ト・ポイントにおける到達時刻Ａiにおける最大可能悲
観度（pessimism）、すなわちＰiは、ＡIとタグ付けさ
れるＣＣＰＰＳ要素における遅延到来時刻と早期到来時
刻との差である。従って、あるポイントにおける最も楽
観的な調整到達時刻は、遅延モード到達時刻に対応して
Ａi−Ｐiであり、早期モード到達時刻に対応してＡi＋
Ｐiである。従って任意のＡiに対して、その楽観的調整
到達時刻が未調整のＡiよりも悪い他のＡjが存在すると
Ａiが考慮から除外され、伝播されない。上述のような
到達時刻の整列により、任意の遅延モード到達時刻Ａi
に対して、Ａiがmax(j<i)（Ａj−Ｐj）以下であるか、
任意の早期モード到達時刻Ａi に対して、Ａiがmin(j<i)
（Ａj＋Ｐj）以上であると、全てのＡk（ｋ≧ｉ）が除
外され、伝播されなければならない到達時刻の数が低減
される。
スト・ポイントに伝播するＣＣＰＰＳポイントの数であ
り、適宜ヌル要素も含まれる）がテスト・ポイントにお
いて計算されると、到達時刻が遅延モード分析において
は、Ａi+1≦Ａiのように、また早期モード分析において
は、Ａi+1≧Ａiのように整列される。ここでＰiをテス
ト・ポイントにおける到達時刻Ａiにおける最大可能悲
観度（pessimism）、すなわちＰiは、ＡIとタグ付けさ
れるＣＣＰＰＳ要素における遅延到来時刻と早期到来時
刻との差である。従って、あるポイントにおける最も楽
観的な調整到達時刻は、遅延モード到達時刻に対応して
Ａi−Ｐiであり、早期モード到達時刻に対応してＡi＋
Ｐiである。従って任意のＡiに対して、その楽観的調整
到達時刻が未調整のＡiよりも悪い他のＡjが存在すると
Ａiが考慮から除外され、伝播されない。上述のような
到達時刻の整列により、任意の遅延モード到達時刻Ａi
に対して、Ａiがmax(j<i)（Ａj−Ｐj）以下であるか、
任意の早期モード到達時刻Ａi に対して、Ａiがmin(j<i)
（Ａj＋Ｐj）以上であると、全てのＡk（ｋ≧ｉ）が除
外され、伝播されなければならない到達時刻の数が低減
される。
【００３０】複数のＣＣＰＰＳ要素からのパスを有する
テスト・ポイントでは、そのポイントへのパスを有する
ＣＣＰＰＳ要素の数と同じ数のタグ付きクロック到達時
刻またはデータ到達時刻が存在しうる。従って、テスト
・ポイントにおいて、複数のタグ付きクロック到達時刻
及びデータ到達時刻が、それらの到達時刻順に整列され
る。
テスト・ポイントでは、そのポイントへのパスを有する
ＣＣＰＰＳ要素の数と同じ数のタグ付きクロック到達時
刻またはデータ到達時刻が存在しうる。従って、テスト
・ポイントにおいて、複数のタグ付きクロック到達時刻
及びデータ到達時刻が、それらの到達時刻順に整列され
る。
【００３１】クロック及びデータ対が同一のＣＣＰＰＳ
要素によりタグ付けされる場合、それぞれのパス内の最
右端の共通ポイントが、そのＣＣＰＰＳ要素に相当す
る。場合に応じて、クロック及びデータ到達時刻が識別
ＣＣＰＰＳポイントを通過しないかもしれない。これら
の場合、到達時刻にはＣＣＰＰＳのヌル要素がタグ付け
され、クロックまたはデータ到達時刻がＣＣＰＰＳ要素
から抽出されないことを示す。ヌルのＣＣＰＰＳ要素を
タグ付けされたクロックまたはデータ到達時刻は、到達
時刻がＣＣＰＰＳポイントを通過しないパスに沿って伝
播されたことを示す。図６に示されるように、ＣＣＰＰ
ＳポイントＤを通過する到達時刻は、ヌル要素がタグ付
けされる。なぜならデータ信号だけが、ポイントＤが存
在するパスに沿って伝播されるからである。
要素によりタグ付けされる場合、それぞれのパス内の最
右端の共通ポイントが、そのＣＣＰＰＳ要素に相当す
る。場合に応じて、クロック及びデータ到達時刻が識別
ＣＣＰＰＳポイントを通過しないかもしれない。これら
の場合、到達時刻にはＣＣＰＰＳのヌル要素がタグ付け
され、クロックまたはデータ到達時刻がＣＣＰＰＳ要素
から抽出されないことを示す。ヌルのＣＣＰＰＳ要素を
タグ付けされたクロックまたはデータ到達時刻は、到達
時刻がＣＣＰＰＳポイントを通過しないパスに沿って伝
播されたことを示す。図６に示されるように、ＣＣＰＰ
ＳポイントＤを通過する到達時刻は、ヌル要素がタグ付
けされる。なぜならデータ信号だけが、ポイントＤが存
在するパスに沿って伝播されるからである。
【００３２】データ及びクロック到達時刻が伝播される
と、ＣＣＰＰＳタグ及び到達時刻の整列にもとづき、テ
スト・ポイントにおけるデータ／クロック・スラック計
算が実行される。テストにおけるスラックは、網内の特
定のテスト・ポイントにおける、クロック信号の実際の
到達時刻とデータ信号の実際の到達時刻との時間差とし
て定義される。
と、ＣＣＰＰＳタグ及び到達時刻の整列にもとづき、テ
スト・ポイントにおけるデータ／クロック・スラック計
算が実行される。テストにおけるスラックは、網内の特
定のテスト・ポイントにおける、クロック信号の実際の
到達時刻とデータ信号の実際の到達時刻との時間差とし
て定義される。
【００３３】これらのテスト・ポイントにおける正規の
スラック計算では、スラック計算に用いる正しい相関係
数を決定するために、データとクロックの到達時刻の統
計的な差を取る。米国特許第４９２４４３０号によるス
ラック計算方法では、相対最小到達時刻をスラックと比
較する以前に、相対最小到達時刻に、テスト・ポイント
における絶対最大到達時刻と相対最小到達時刻との差が
最初に加算され、相対最小到達時刻が調整される。同様
に相対最大到達時刻は、テスト・ポイントにおける相対
最大到達時刻と絶対最小到達時刻との差を差し引いて調
整される。ＥＴＥ法では、スラック計算は正規の到達時
刻、遅延σ（標準偏差）の合計、及び遅延σの平方（分
散）の合計を伝播することにより達成される。共通ポイ
ントからのσ合計及びσ2合計が次にテスト・ポイント
において、スラック計算に先立ち、クロック及びデータ
の両方のσ合計及びσ2合計からそれぞれ差し引かれ
る。
スラック計算では、スラック計算に用いる正しい相関係
数を決定するために、データとクロックの到達時刻の統
計的な差を取る。米国特許第４９２４４３０号によるス
ラック計算方法では、相対最小到達時刻をスラックと比
較する以前に、相対最小到達時刻に、テスト・ポイント
における絶対最大到達時刻と相対最小到達時刻との差が
最初に加算され、相対最小到達時刻が調整される。同様
に相対最大到達時刻は、テスト・ポイントにおける相対
最大到達時刻と絶対最小到達時刻との差を差し引いて調
整される。ＥＴＥ法では、スラック計算は正規の到達時
刻、遅延σ（標準偏差）の合計、及び遅延σの平方（分
散）の合計を伝播することにより達成される。共通ポイ
ントからのσ合計及びσ2合計が次にテスト・ポイント
において、スラック計算に先立ち、クロック及びデータ
の両方のσ合計及びσ2合計からそれぞれ差し引かれ
る。
【００３４】本発明では、クロック・パスとデータ・パ
スの共通部分間に完全な相関が存在するという認識によ
り、共通パス偏差がテスト・ポイントにおいて計算され
る最悪統計スラックから除去される。テスト・ポイント
における各タグ付きクロック到達時刻及びデータ到達時
刻は、ＣＣＰＰＳ要素を通過するパスに沿う信号の到達
時刻を表すので、そのテスト・ポイントにおけるスラッ
クは、最悪クロック／データ到達時刻対のスラックを示
す。クロック到達時刻及びデータ到達時刻の整列分布
が、各テスト・ポイントにおける最悪スラックを決定す
るために使用される。例えば遅延モード分析では、クロ
ック／データ対に対応する最悪スラックは、最早クロッ
ク到達時刻と最遅データ到達時刻との差である。逆に早
期モード分析では、クロック／データ対に対応する最悪
スラックは、最遅クロック到達時刻と最早データ到達時
刻との差である。クロック及びデータ到達時刻の分布の
残りの要素も整列されるので、２番目に最悪のデータ／
クロック・スラック、３番目に最悪のデータ／クロック
・スラックなども、残りのクロック／データ到達時刻対
に対応して決定されうる。
スの共通部分間に完全な相関が存在するという認識によ
り、共通パス偏差がテスト・ポイントにおいて計算され
る最悪統計スラックから除去される。テスト・ポイント
における各タグ付きクロック到達時刻及びデータ到達時
刻は、ＣＣＰＰＳ要素を通過するパスに沿う信号の到達
時刻を表すので、そのテスト・ポイントにおけるスラッ
クは、最悪クロック／データ到達時刻対のスラックを示
す。クロック到達時刻及びデータ到達時刻の整列分布
が、各テスト・ポイントにおける最悪スラックを決定す
るために使用される。例えば遅延モード分析では、クロ
ック／データ対に対応する最悪スラックは、最早クロッ
ク到達時刻と最遅データ到達時刻との差である。逆に早
期モード分析では、クロック／データ対に対応する最悪
スラックは、最遅クロック到達時刻と最早データ到達時
刻との差である。クロック及びデータ到達時刻の分布の
残りの要素も整列されるので、２番目に最悪のデータ／
クロック・スラック、３番目に最悪のデータ／クロック
・スラックなども、残りのクロック／データ到達時刻対
に対応して決定されうる。
【００３５】計算される統計スラックから除去される共
通パス偏差を識別するために、スラックが計算されてい
るクロック／データ到達時刻対に対応して、ＣＣＰＰＳ
タグが比較される。対内のクロック及びデータ到達時刻
が同一のＣＣＰＰＳタグを有すると、これはパスが発散
するポイント（すなわち最右端の共通ポイント）に相当
するので、最初に計算された最悪スラックに寄与する悲
観度が、その共通ポイントの除去されうる全到達時間偏
差である。（回路の共通部分に帰する悲観度は、クロッ
ク／データ信号対に対応して以前に計算されたスラック
に加算される。）クロックまたはデータ到達時刻の一方
がタグ付けされていないか、ＣＣＰＰＳのヌル要素がタ
グ付けされている場合、回路の共通部分は存在せず、最
初に計算された最悪スラックから悲観度は除去されな
い。（タグ無しの到達時刻、またはＣＣＰＰＳのヌル要
素がタグ付けされた到達時刻の悲観度は０である。）し
かしながら、クロック及びデータが異なるＣＣＰＰＳ要
素を有する場合には、クロック・パス及びデータ・パス
の共通部分、並びにパスが発散するポイントを決定する
ために、クロック到達時刻及びデータ到達時刻の両方が
タグを用いて逆トレースされなければならない。
通パス偏差を識別するために、スラックが計算されてい
るクロック／データ到達時刻対に対応して、ＣＣＰＰＳ
タグが比較される。対内のクロック及びデータ到達時刻
が同一のＣＣＰＰＳタグを有すると、これはパスが発散
するポイント（すなわち最右端の共通ポイント）に相当
するので、最初に計算された最悪スラックに寄与する悲
観度が、その共通ポイントの除去されうる全到達時間偏
差である。（回路の共通部分に帰する悲観度は、クロッ
ク／データ信号対に対応して以前に計算されたスラック
に加算される。）クロックまたはデータ到達時刻の一方
がタグ付けされていないか、ＣＣＰＰＳのヌル要素がタ
グ付けされている場合、回路の共通部分は存在せず、最
初に計算された最悪スラックから悲観度は除去されな
い。（タグ無しの到達時刻、またはＣＣＰＰＳのヌル要
素がタグ付けされた到達時刻の悲観度は０である。）し
かしながら、クロック及びデータが異なるＣＣＰＰＳ要
素を有する場合には、クロック・パス及びデータ・パス
の共通部分、並びにパスが発散するポイントを決定する
ために、クロック到達時刻及びデータ到達時刻の両方が
タグを用いて逆トレースされなければならない。
【００３６】ＣＣＰＰＳ要素は、失格テスト・ポイント
（すなわち負のクロック・スラック及びデータ・スラッ
クを有する）に至るクロック・パス及びデータ・パスの
両方に存在しうる最右端のポイントであるので、逆トレ
ースにより、到達時間にタグ付けされたＣＣＰＰＳ要素
から、可能な共通パス・ポイントを見い出すことは可能
である。
（すなわち負のクロック・スラック及びデータ・スラッ
クを有する）に至るクロック・パス及びデータ・パスの
両方に存在しうる最右端のポイントであるので、逆トレ
ースにより、到達時間にタグ付けされたＣＣＰＰＳ要素
から、可能な共通パス・ポイントを見い出すことは可能
である。
【００３７】多くのパスが同一のＣＣＰＰＳ要素に導か
れうる。しかしながら、ほとんどのＣＣＰＰＳポイント
は、集積回路上のクロック生成及び配布網内に存在す
る。また集積回路は、通常、網内の各ポイントに至る単
一の所定のパスが、そのポイントにおける信号の到達時
刻を制御するように設計される。従って、パス・ポイン
トは一般にツリー（図６参照）を形成し、そこでは各ポ
イントは一般に、１つの前任ＣＣＰＰＳポイントだけを
有する。逆トレース・プロセスは従って、データ到達時
刻及びクロック到達時刻の両方に対応する最右端の共通
ポイントを見い出すように、ツリー内の単一のパスに沿
って逆トレースすることを可能にする。
れうる。しかしながら、ほとんどのＣＣＰＰＳポイント
は、集積回路上のクロック生成及び配布網内に存在す
る。また集積回路は、通常、網内の各ポイントに至る単
一の所定のパスが、そのポイントにおける信号の到達時
刻を制御するように設計される。従って、パス・ポイン
トは一般にツリー（図６参照）を形成し、そこでは各ポ
イントは一般に、１つの前任ＣＣＰＰＳポイントだけを
有する。逆トレース・プロセスは従って、データ到達時
刻及びクロック到達時刻の両方に対応する最右端の共通
ポイントを見い出すように、ツリー内の単一のパスに沿
って逆トレースすることを可能にする。
【００３８】多くの場合、この逆トレース・プロセス
は、比較されるクロック到達時刻及びデータ到達時刻に
対応するパスが共通部分を共有しないと判断する。これ
らの場合をより迅速に識別するために、各ＣＣＰＰＳ要
素を悲観度が除去されうるパス内の最左端のポイントに
関連付けることができる。共通パスを共有する任意の２
つのポイントは、同一の最左端ポイントを有する。従っ
て、クロック及びデータ到達時刻にタグ付けされるＣＣ
ＰＰＳ要素に関連付けられる最左端ポイントが一致しな
い場合、共通パス部分が存在しないことを即時知ること
ができ、逆トレース・プロシージャは必要とされない。
この場合、最初に計算された最悪スラックから悲観度は
除去されない。
は、比較されるクロック到達時刻及びデータ到達時刻に
対応するパスが共通部分を共有しないと判断する。これ
らの場合をより迅速に識別するために、各ＣＣＰＰＳ要
素を悲観度が除去されうるパス内の最左端のポイントに
関連付けることができる。共通パスを共有する任意の２
つのポイントは、同一の最左端ポイントを有する。従っ
て、クロック及びデータ到達時刻にタグ付けされるＣＣ
ＰＰＳ要素に関連付けられる最左端ポイントが一致しな
い場合、共通パス部分が存在しないことを即時知ること
ができ、逆トレース・プロシージャは必要とされない。
この場合、最初に計算された最悪スラックから悲観度は
除去されない。
【００３９】最悪のスラックに対応するデータ／クロッ
ク対の最右端共通ポイントは、上述のように、その対に
付加されるタグを用いて、パスを逆トレースすることに
より見い出される。最悪スラックが次に、その最右端共
通ポイントまたは発散ポイントにおける偏差を除外して
再計算される。この最悪スラックの再計算は、スラック
を改善するために正方向にスラックを調整するので、再
計算される最悪スラックが、最初に計算された２番目に
最悪のスラックよりも良好である（負の程度が小さい）
ことは可能である。そうであるならば、最初に計算され
た２番目に最悪のスラックが、各パスから発散ポイント
における偏差を除外して再計算され、新たな２番目に最
悪のスラック値が生成される。再計算された２番目に最
悪のスラックは、最初に計算された３番目に最悪のスラ
ックと比較される。このプロセスは、次に最悪のスラッ
クが正であるか（この場合テストは合格と見なされ
る）、再計算後のスラックが最初に計算された次に最悪
のスラックよりも良好でなくなるまで繰返される。（再
計算以前に）再計算後のスラックが次に最悪のスラック
よりも良好でなくなると、それ以上のスラックの再計算
は無意味となる。なぜなら、再計算がスラックの改善に
つながらないからである。共通パス偏差の除外はスラッ
ク値を改善するだけであるので、このプロセスは常にテ
スト・ポイントにおける最悪のスラックを提供する。こ
のように、クロック信号及びデータ信号が通過するパス
の共通部分により生じるスラック偏差を除去しながら、
分析対象の回路パスに対応する最悪スラックが識別され
る。この情報にもとづき、回路設計者は、所定の性能目
標が設計により満足されるかどうかを判断する。満足さ
れない場合、回路は再設計され、再度テストされる。こ
のプロセスは、受諾可能な設計が識別されるまで繰返さ
れ、その後、回路が既知の実現方法により、ハードウェ
ア形態として実現される。
ク対の最右端共通ポイントは、上述のように、その対に
付加されるタグを用いて、パスを逆トレースすることに
より見い出される。最悪スラックが次に、その最右端共
通ポイントまたは発散ポイントにおける偏差を除外して
再計算される。この最悪スラックの再計算は、スラック
を改善するために正方向にスラックを調整するので、再
計算される最悪スラックが、最初に計算された２番目に
最悪のスラックよりも良好である（負の程度が小さい）
ことは可能である。そうであるならば、最初に計算され
た２番目に最悪のスラックが、各パスから発散ポイント
における偏差を除外して再計算され、新たな２番目に最
悪のスラック値が生成される。再計算された２番目に最
悪のスラックは、最初に計算された３番目に最悪のスラ
ックと比較される。このプロセスは、次に最悪のスラッ
クが正であるか（この場合テストは合格と見なされ
る）、再計算後のスラックが最初に計算された次に最悪
のスラックよりも良好でなくなるまで繰返される。（再
計算以前に）再計算後のスラックが次に最悪のスラック
よりも良好でなくなると、それ以上のスラックの再計算
は無意味となる。なぜなら、再計算がスラックの改善に
つながらないからである。共通パス偏差の除外はスラッ
ク値を改善するだけであるので、このプロセスは常にテ
スト・ポイントにおける最悪のスラックを提供する。こ
のように、クロック信号及びデータ信号が通過するパス
の共通部分により生じるスラック偏差を除去しながら、
分析対象の回路パスに対応する最悪スラックが識別され
る。この情報にもとづき、回路設計者は、所定の性能目
標が設計により満足されるかどうかを判断する。満足さ
れない場合、回路は再設計され、再度テストされる。こ
のプロセスは、受諾可能な設計が識別されるまで繰返さ
れ、その後、回路が既知の実現方法により、ハードウェ
ア形態として実現される。
【００４０】共通パスを除外せずに最悪スラックを計算
する理由は、共通ポイントを見い出すプロセスが幾分高
価なことによる。到達時刻を選択的に順序化することに
より、全てのクロック／データ対に対応するスラックを
計算すること無く、最悪スラックを生じるクロック／デ
ータ対を識別することが可能となる。前記いずれのケー
スにも当てはまらない場合には、単に全ての到達時刻対
に対応する共通ポイントを見い出し、各対に対応するス
ラックを共通パス偏差を除外して計算し、最悪の結果を
使用すればよい。
する理由は、共通ポイントを見い出すプロセスが幾分高
価なことによる。到達時刻を選択的に順序化することに
より、全てのクロック／データ対に対応するスラックを
計算すること無く、最悪スラックを生じるクロック／デ
ータ対を識別することが可能となる。前記いずれのケー
スにも当てはまらない場合には、単に全ての到達時刻対
に対応する共通ポイントを見い出し、各対に対応するス
ラックを共通パス偏差を除外して計算し、最悪の結果を
使用すればよい。
【００４１】本方法の任意選択ステップとして、要求到
達時刻をテスト・ポイントから逆方向に伝播し、テスト
・ポイントに加えて、網内の他のポイントにおけるスラ
ックを見い出す。このステップは、単に網がテスト・ポ
イントにおいて合格するか失格するかを判断するだけの
ためには必要ないが、分析の間に見い出される任意の問
題に寄与する網内の他の内部ポイントを識別するための
支援となる。本方法は、基本的には、要求時刻をテスト
・ポイントから逆方向に伝播し、任意のポイントにおけ
るスラックを、そのポイントにおける要求到達時刻と実
際の到達時刻との差として計算することにより、網内の
内部ポイントにおけるスラックを計算する通常の方法と
同じである。しかしながら、本方法の場合には、複数の
異なるタグ付き到達時刻がテスト・ポイントに向けて順
方向に伝播され、その結果、複数の異なるタグ付き要求
時刻が、網を通じて逆方向に伝播される。データ到達時
刻のタグが、クロック要求時刻に乗せて逆方向に伝播さ
れ、クロック到達時刻のタグが、データ要求時刻に乗せ
て逆方向に伝播される。２つの異なるタグ付き値に対応
する共通パス偏差が次に見い出され、予備の除外ステッ
プを含めて、上述のように除外される。更に、要求時刻
が逆方向に伝播されるとき、あるポイントにおける任意
の到達時刻タグの最左端ポイントと同一でない最左端ポ
イントを有する要求時刻が、タグを解除される。換言す
ると、そのポイントにおいてタグを有さない他の要求時
刻と併合される。
達時刻をテスト・ポイントから逆方向に伝播し、テスト
・ポイントに加えて、網内の他のポイントにおけるスラ
ックを見い出す。このステップは、単に網がテスト・ポ
イントにおいて合格するか失格するかを判断するだけの
ためには必要ないが、分析の間に見い出される任意の問
題に寄与する網内の他の内部ポイントを識別するための
支援となる。本方法は、基本的には、要求時刻をテスト
・ポイントから逆方向に伝播し、任意のポイントにおけ
るスラックを、そのポイントにおける要求到達時刻と実
際の到達時刻との差として計算することにより、網内の
内部ポイントにおけるスラックを計算する通常の方法と
同じである。しかしながら、本方法の場合には、複数の
異なるタグ付き到達時刻がテスト・ポイントに向けて順
方向に伝播され、その結果、複数の異なるタグ付き要求
時刻が、網を通じて逆方向に伝播される。データ到達時
刻のタグが、クロック要求時刻に乗せて逆方向に伝播さ
れ、クロック到達時刻のタグが、データ要求時刻に乗せ
て逆方向に伝播される。２つの異なるタグ付き値に対応
する共通パス偏差が次に見い出され、予備の除外ステッ
プを含めて、上述のように除外される。更に、要求時刻
が逆方向に伝播されるとき、あるポイントにおける任意
の到達時刻タグの最左端ポイントと同一でない最左端ポ
イントを有する要求時刻が、タグを解除される。換言す
ると、そのポイントにおいてタグを有さない他の要求時
刻と併合される。
【００４２】本発明の方法は、更に、網内の所与のポイ
ントに伝播される到達時刻及びＣＣＰＰＳを決定する別
の手段を提供する。上述のように、ＣＣＰＰＳポイント
は初期統計分析を実施することにより識別される。この
分析にもとづき、特定のテスト・ポイントにおける最悪
スラックが、そのポイントにおいて最悪スラックを生じ
る到達時刻を逆トレースすることにより決定される。こ
の最悪スラックに寄与するクロック及びデータ到達時刻
は、（ｉ）予め定義されたＣＣＰＰＳポイントの１つに
達するまで、或いは（ｉｉ）ＣＣＰＰＳポイントをタグ
付けされる１つ以上の到達時刻を有する別のポイントに
達するまで逆トレースされる。タグ付き到達時刻は、適
切なＣＣＰＰＳポイントにより識別され、次にこれらの
ポイントからトレース・パスに沿って、順方向に伝播さ
れる。最遅／最早側のパスからのタグ無し到達時刻につ
いても、順方向に伝播される。
ントに伝播される到達時刻及びＣＣＰＰＳを決定する別
の手段を提供する。上述のように、ＣＣＰＰＳポイント
は初期統計分析を実施することにより識別される。この
分析にもとづき、特定のテスト・ポイントにおける最悪
スラックが、そのポイントにおいて最悪スラックを生じ
る到達時刻を逆トレースすることにより決定される。こ
の最悪スラックに寄与するクロック及びデータ到達時刻
は、（ｉ）予め定義されたＣＣＰＰＳポイントの１つに
達するまで、或いは（ｉｉ）ＣＣＰＰＳポイントをタグ
付けされる１つ以上の到達時刻を有する別のポイントに
達するまで逆トレースされる。タグ付き到達時刻は、適
切なＣＣＰＰＳポイントにより識別され、次にこれらの
ポイントからトレース・パスに沿って、順方向に伝播さ
れる。最遅／最早側のパスからのタグ無し到達時刻につ
いても、順方向に伝播される。
【００４３】新たなスラックが、上述のように、これら
のタグ付き時刻を用いて、共通パス悲観度を除去するこ
とにより、再計算される。再計算後の新たなスラック
が、次に最悪の新たな計算スラックよりも依然として悪
い場合、もはや再計算は実行されない。それ以外では、
最初に計算された最悪スラックが、再度、クロック到達
時刻とデータ到達時刻との比較による場合、それらの少
なくとも一方がタグを解除され、このスラックに寄与す
るクロック・パス及びデータ・パスが新たなタグ解除パ
スに沿って逆トレースされ、最悪スラックが実際に、共
にタグ付き到達時刻を有するクロック到達時刻及びデー
タ到達時刻の比較によるまで、これらの２つのステップ
が繰返される。こうした方法は、逆トレース・パスに沿
うタグ付き到達時刻を記憶することにより、同一のサブ
パスを繰返しトレースする問題を回避し、こうしたタグ
付き時刻を有するポイントに遭遇した時点で、トレース
を中止することを可能にする。
のタグ付き時刻を用いて、共通パス悲観度を除去するこ
とにより、再計算される。再計算後の新たなスラック
が、次に最悪の新たな計算スラックよりも依然として悪
い場合、もはや再計算は実行されない。それ以外では、
最初に計算された最悪スラックが、再度、クロック到達
時刻とデータ到達時刻との比較による場合、それらの少
なくとも一方がタグを解除され、このスラックに寄与す
るクロック・パス及びデータ・パスが新たなタグ解除パ
スに沿って逆トレースされ、最悪スラックが実際に、共
にタグ付き到達時刻を有するクロック到達時刻及びデー
タ到達時刻の比較によるまで、これらの２つのステップ
が繰返される。こうした方法は、逆トレース・パスに沿
うタグ付き到達時刻を記憶することにより、同一のサブ
パスを繰返しトレースする問題を回避し、こうしたタグ
付き時刻を有するポイントに遭遇した時点で、トレース
を中止することを可能にする。
【００４４】従って、論理網のタイミング特性を分析す
る好適な方法が提供され、スラックが、クロック及びデ
ータ信号により共有される共通網パスの偏差を除外する
ことにより計算される。以上、本発明は特定の実施例に
関連して述べられてきたが、当業者には、本発明の趣旨
から逸脱すること無しに、様々な変更及び他の構成が可
能であることが理解されよう。
る好適な方法が提供され、スラックが、クロック及びデ
ータ信号により共有される共通網パスの偏差を除外する
ことにより計算される。以上、本発明は特定の実施例に
関連して述べられてきたが、当業者には、本発明の趣旨
から逸脱すること無しに、様々な変更及び他の構成が可
能であることが理解されよう。
【００４５】まとめとして、本発明の構成に関して以下
の事項を開示する。
の事項を開示する。
【００４６】（１）複数の導通パスにより相互接続され
る複数の回路素子を含む電子回路を通じて伝播される個
別の信号の到達時間のタイミング差を分析する統計法で
あって、 ｉ）データ到達時刻がデータ・エンドポイントに伝播さ
れる第１のデータ・パスにおける少なくとも１つの第１
の開始ポイントを識別するステップと、 ｉｉ）前記データ・エンドポイントに至る第２のデータ
・パスと、前記データ・エンドポイントとエンドポイン
ト対を構成するクロック・エンドポイントに至るクロッ
ク・パスとに対応する少なくとも１つの第２の開始ポイ
ントを識別するステップと、 ｉｉｉ）前記第２のデータ・パス及び前記クロック・パ
スが発散する少なくとも１つの共通ポイントを識別する
ステップと、 ｉｖ）複数のデータ到達時刻を、前記少なくとも１つの
第１の開始ポイントから前記第１のデータ・パスに沿っ
て、及び前記少なくとも１つの第２の開始ポイントから
前記第２のデータ・パスに沿って、前記データ・エンド
ポイントに伝播し、前記第２のデータ・パスに沿って伝
播される前記データ到達時刻に、前記少なくとも１つの
共通ポイントの１つをタグ付けするステップと、 ｖ）複数のクロック到達時刻を、前記少なくとも１つの
第２の開始ポイントから前記クロック・パスに沿って前
記クロック・エンドポイントに伝播し、前記クロック到
達時刻に前記少なくとも１つの共通ポイントの１つをタ
グ付けするステップであって、前記複数のデータ到達時
刻及びクロック到達時刻が、前記エンドポイント対にお
いて、複数のクロック／データ到達時刻対を構成し、 ｖｉ）前記複数の各クロック／データ到達時刻対に対応
する前記エンドポイント対におけるスラックを判断し、
最悪の前記スラックを生成する最悪の前記クロック／デ
ータ到達時刻対を識別するステップと、 ｖｉｉ）前記最悪クロック／データ到達時刻対における
前記データ到達時刻が、同一の前記共通ポイントをタグ
付けされている場合、前記少なくとも１つの第２の開始
ポイントと前記同一の共通ポイントとの間の、前記第２
のデータ・パスと前記クロック・パスとの共有部分にお
ける前記データ到達時刻及び前記クロック到達時刻の伝
播により生じる前記スラックを除去することにより、前
記最悪クロック／データ到達時刻対に対応する前記エン
ドポイント対における前記スラックを再計算するステッ
プと、を含む、方法。 （２）ｖｉｉｉ）前記再計算結果のスラックが、次に最
悪の前記クロック／データ到達時間対による前記スラッ
クよりも良好かどうかを判断するステップと、 ｉｘ）ステップｖｉｉｉ）で良好と判断される場合、前
記次に最悪のクロック／データ到達時間対の前記データ
到達時間が、前記同一の共通ポイントをタグ付けされて
いれば、前記少なくとも１つの第２の開始ポイントと前
記同一の共通ポイントとの間の、前記第２のデータ・パ
スと前記クロック・パスとの共有部分における前記デー
タ到達時刻及び前記クロック到達時刻の伝播により生じ
る前記スラックを除去することにより、前記次に最悪の
クロック／データ到達時間対に対応する前記スラックを
再計算するステップと、を含む、前記（１）記載の方
法。 （３）前記再計算結果のスラックが、前記次に最悪のク
ロック／データ到達時間対による前記スラックよりも悪
くなるまで、ステップｖｉｉｉ）及びｉｘ）を繰返すス
テップを含む、前記（２）記載の方法。 （４）ｘ）最終の前記再計算結果のスラックが所定の性
能目標に適合するかどうかを判断するステップと、 ｘｉ（ａ））前記性能目標が満足されない場合、前記回
路を再設計するステップと、 ｘｉ（ｂ））前記性能目標が満足される場合、前記回路
をハードウェア形態より実現するステップと、を含む、
前記（３）記載の方法。 （５）前記スラックが負でない数であれば、前記回路が
前記所定の性能目標に適合すると判断する、前記（４）
記載の方法。 （６）前記複数のデータ到達時刻及びクロック到達時刻
が、それぞれ、前記データ到達時刻及びクロック到達時
刻の統計分布を含む、前記（１）記載の方法。 （７）前記エンドポイント対における前記複数のクロッ
ク／データ到達時刻対が、最初に前記データ到達時刻及
び前記クロック到達時刻を到達時刻順に整列することに
より形成される、前記（１）記載の方法。
る複数の回路素子を含む電子回路を通じて伝播される個
別の信号の到達時間のタイミング差を分析する統計法で
あって、 ｉ）データ到達時刻がデータ・エンドポイントに伝播さ
れる第１のデータ・パスにおける少なくとも１つの第１
の開始ポイントを識別するステップと、 ｉｉ）前記データ・エンドポイントに至る第２のデータ
・パスと、前記データ・エンドポイントとエンドポイン
ト対を構成するクロック・エンドポイントに至るクロッ
ク・パスとに対応する少なくとも１つの第２の開始ポイ
ントを識別するステップと、 ｉｉｉ）前記第２のデータ・パス及び前記クロック・パ
スが発散する少なくとも１つの共通ポイントを識別する
ステップと、 ｉｖ）複数のデータ到達時刻を、前記少なくとも１つの
第１の開始ポイントから前記第１のデータ・パスに沿っ
て、及び前記少なくとも１つの第２の開始ポイントから
前記第２のデータ・パスに沿って、前記データ・エンド
ポイントに伝播し、前記第２のデータ・パスに沿って伝
播される前記データ到達時刻に、前記少なくとも１つの
共通ポイントの１つをタグ付けするステップと、 ｖ）複数のクロック到達時刻を、前記少なくとも１つの
第２の開始ポイントから前記クロック・パスに沿って前
記クロック・エンドポイントに伝播し、前記クロック到
達時刻に前記少なくとも１つの共通ポイントの１つをタ
グ付けするステップであって、前記複数のデータ到達時
刻及びクロック到達時刻が、前記エンドポイント対にお
いて、複数のクロック／データ到達時刻対を構成し、 ｖｉ）前記複数の各クロック／データ到達時刻対に対応
する前記エンドポイント対におけるスラックを判断し、
最悪の前記スラックを生成する最悪の前記クロック／デ
ータ到達時刻対を識別するステップと、 ｖｉｉ）前記最悪クロック／データ到達時刻対における
前記データ到達時刻が、同一の前記共通ポイントをタグ
付けされている場合、前記少なくとも１つの第２の開始
ポイントと前記同一の共通ポイントとの間の、前記第２
のデータ・パスと前記クロック・パスとの共有部分にお
ける前記データ到達時刻及び前記クロック到達時刻の伝
播により生じる前記スラックを除去することにより、前
記最悪クロック／データ到達時刻対に対応する前記エン
ドポイント対における前記スラックを再計算するステッ
プと、を含む、方法。 （２）ｖｉｉｉ）前記再計算結果のスラックが、次に最
悪の前記クロック／データ到達時間対による前記スラッ
クよりも良好かどうかを判断するステップと、 ｉｘ）ステップｖｉｉｉ）で良好と判断される場合、前
記次に最悪のクロック／データ到達時間対の前記データ
到達時間が、前記同一の共通ポイントをタグ付けされて
いれば、前記少なくとも１つの第２の開始ポイントと前
記同一の共通ポイントとの間の、前記第２のデータ・パ
スと前記クロック・パスとの共有部分における前記デー
タ到達時刻及び前記クロック到達時刻の伝播により生じ
る前記スラックを除去することにより、前記次に最悪の
クロック／データ到達時間対に対応する前記スラックを
再計算するステップと、を含む、前記（１）記載の方
法。 （３）前記再計算結果のスラックが、前記次に最悪のク
ロック／データ到達時間対による前記スラックよりも悪
くなるまで、ステップｖｉｉｉ）及びｉｘ）を繰返すス
テップを含む、前記（２）記載の方法。 （４）ｘ）最終の前記再計算結果のスラックが所定の性
能目標に適合するかどうかを判断するステップと、 ｘｉ（ａ））前記性能目標が満足されない場合、前記回
路を再設計するステップと、 ｘｉ（ｂ））前記性能目標が満足される場合、前記回路
をハードウェア形態より実現するステップと、を含む、
前記（３）記載の方法。 （５）前記スラックが負でない数であれば、前記回路が
前記所定の性能目標に適合すると判断する、前記（４）
記載の方法。 （６）前記複数のデータ到達時刻及びクロック到達時刻
が、それぞれ、前記データ到達時刻及びクロック到達時
刻の統計分布を含む、前記（１）記載の方法。 （７）前記エンドポイント対における前記複数のクロッ
ク／データ到達時刻対が、最初に前記データ到達時刻及
び前記クロック到達時刻を到達時刻順に整列することに
より形成される、前記（１）記載の方法。
【００４７】
【発明の効果】以上説明したように、本発明によれば、
論理網におけるタイミング同期の偏差を分析するより正
確な方法を提供することができる。更に本発明によれ
ば、分析信号が通過する共通パスを認識しない非モンテ
カルロ統計分析法の欠点を除去すると同時に、コンピュ
ータ記憶及びラン・タイムを節約するこうした分析方法
を提供することができる。
論理網におけるタイミング同期の偏差を分析するより正
確な方法を提供することができる。更に本発明によれ
ば、分析信号が通過する共通パスを認識しない非モンテ
カルロ統計分析法の欠点を除去すると同時に、コンピュ
ータ記憶及びラン・タイムを節約するこうした分析方法
を提供することができる。
【図１】信号が非常に多数の集積回路チップにより実現
される論理網を通過するための総遅延時間の正規分布を
示す図である。
される論理網を通過するための総遅延時間の正規分布を
示す図である。
【図２】論理網を伝播する非常に多数のデータ及びクロ
ック信号の到達時刻の統計分布を示す図である。
ック信号の到達時刻の統計分布を示す図である。
【図３】本発明によりテストされる論理網の回路図であ
る。
る。
【図４】本発明の網分析方法の流れ図である。
【図５】本発明の網分析方法の流れ図である。
【図６】本発明により網が分析されるテスト・ポイント
を示す別の論理網の図である。
を示す別の論理網の図である。
１０ 論理網 １２ 論理素子 １６ パス・セグメント １８ 入力 ２０ クロック入力 ２２ データ入力 ２４ 論理素子出力
フロントページの続き (72)発明者 ジャネット・ピィ・アルバレズ アメリカ合衆国05403、バーモント州サウ ス・バーリントン、セントラル・アベニュ ー 52 (72)発明者 クリシナ・ピィ・ベルクハル アメリカ合衆国12590、ニューヨーク州ワ ッピンガーズ・フォールズ、サレイ・レー ン 23ディ
Claims (7)
- 【請求項１】複数の導通パスにより相互接続される複数
の回路素子を含む電子回路を通じて伝播される個別の信
号の到達時間のタイミング差を分析する統計法であっ
て、 ｉ）データ到達時刻がデータ・エンドポイントに伝播さ
れる第１のデータ・パスにおける少なくとも１つの第１
の開始ポイントを識別するステップと、 ｉｉ）前記データ・エンドポイントに至る第２のデータ
・パスと、前記データ・エンドポイントとエンドポイン
ト対を構成するクロック・エンドポイントに至るクロッ
ク・パスとに対応する少なくとも１つの第２の開始ポイ
ントを識別するステップと、 ｉｉｉ）前記第２のデータ・パス及び前記クロック・パ
スが発散する少なくとも１つの共通ポイントを識別する
ステップと、 ｉｖ）複数のデータ到達時刻を、前記少なくとも１つの
第１の開始ポイントから前記第１のデータ・パスに沿っ
て、及び前記少なくとも１つの第２の開始ポイントから
前記第２のデータ・パスに沿って、前記データ・エンド
ポイントに伝播し、前記第２のデータ・パスに沿って伝
播される前記データ到達時刻に、前記少なくとも１つの
共通ポイントの１つをタグ付けするステップと、 ｖ）複数のクロック到達時刻を、前記少なくとも１つの
第２の開始ポイントから前記クロック・パスに沿って前
記クロック・エンドポイントに伝播し、前記クロック到
達時刻に前記少なくとも１つの共通ポイントの１つをタ
グ付けするステップであって、前記複数のデータ到達時
刻及びクロック到達時刻が、前記エンドポイント対にお
いて、複数のクロック／データ到達時刻対を構成し、 ｖｉ）前記複数の各クロック／データ到達時刻対に対応
する前記エンドポイント対におけるスラックを判断し、
最悪の前記スラックを生成する最悪の前記クロック／デ
ータ到達時刻対を識別するステップと、 ｖｉｉ）前記最悪クロック／データ到達時刻対における
前記データ到達時刻が、同一の前記共通ポイントをタグ
付けされている場合、前記少なくとも１つの第２の開始
ポイントと前記同一の共通ポイントとの間の、前記第２
のデータ・パスと前記クロック・パスとの共有部分にお
ける前記データ到達時刻及び前記クロック到達時刻の伝
播により生じる前記スラックを除去することにより、前
記最悪クロック／データ到達時刻対に対応する前記エン
ドポイント対における前記スラックを再計算するステッ
プと、を含む、方法。 - 【請求項２】ｖｉｉｉ）前記再計算結果のスラックが、
次に最悪の前記クロック／データ到達時間対による前記
スラックよりも良好かどうかを判断するステップと、 ｉｘ）ステップｖｉｉｉ）で良好と判断される場合、前
記次に最悪のクロック／データ到達時間対の前記データ
到達時間が、前記同一の共通ポイントをタグ付けされて
いれば、前記少なくとも１つの第２の開始ポイントと前
記同一の共通ポイントとの間の、前記第２のデータ・パ
スと前記クロック・パスとの共有部分における前記デー
タ到達時刻及び前記クロック到達時刻の伝播により生じ
る前記スラックを除去することにより、前記次に最悪の
クロック／データ到達時間対に対応する前記スラックを
再計算するステップと、 を含む、請求項１記載の方法。 - 【請求項３】前記再計算結果のスラックが、前記次に最
悪のクロック／データ到達時間対による前記スラックよ
りも悪くなるまで、ステップｖｉｉｉ）及びｉｘ）を繰
返すステップを含む、請求項２記載の方法。 - 【請求項４】ｘ）最終の前記再計算結果のスラックが所
定の性能目標に適合するかどうかを判断するステップ
と、 ｘｉ（ａ））前記性能目標が満足されない場合、前記回
路を再設計するステップと、 ｘｉ（ｂ））前記性能目標が満足される場合、前記回路
をハードウェア形態より実現するステップと、 を含む、請求項３記載の方法。 - 【請求項５】前記スラックが負でない数であれば、前記
回路が前記所定の性能目標に適合すると判断する、請求
項４記載の方法。 - 【請求項６】前記複数のデータ到達時刻及びクロック到
達時刻が、それぞれ、前記データ到達時刻及びクロック
到達時刻の統計分布を含む、請求項１記載の方法。 - 【請求項７】前記エンドポイント対における前記複数の
クロック／データ到達時刻対が、最初に前記データ到達
時刻及び前記クロック到達時刻を到達時刻順に整列する
ことにより形成される、請求項１記載の方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US316519 | 1994-09-30 | ||
| US08/316,519 US5636372A (en) | 1994-09-30 | 1994-09-30 | Network timing analysis method which eliminates timing variations between signals traversing a common circuit path |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08129568A true JPH08129568A (ja) | 1996-05-21 |
Family
ID=23229391
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7252296A Pending JPH08129568A (ja) | 1994-09-30 | 1995-09-29 | 統計法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5636372A (ja) |
| JP (1) | JPH08129568A (ja) |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
Effective date: 20040728 Free format text: JAPANESE INTERMEDIATE CODE: A131 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20041021 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20050309 |