JPH08116345A - Frame detection circuit - Google Patents
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- JPH08116345A JPH08116345A JP6251694A JP25169494A JPH08116345A JP H08116345 A JPH08116345 A JP H08116345A JP 6251694 A JP6251694 A JP 6251694A JP 25169494 A JP25169494 A JP 25169494A JP H08116345 A JPH08116345 A JP H08116345A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、受信機フレーム検出回
路の改良に関するものである。FIELD OF THE INVENTION The present invention relates to improvements in receiver frame detection circuits.
【０００２】[0002]
【従来の技術】近年、周波数利用効率を向上させ、かつ
高速なデータ伝送を実現する高能率ディジタル変調方式
として多値ＱＡＭが採用されている。一方、多値ＱＡＭ
において、パイロットシンボルを定期的に伝送して送信
フレームのタイミングを検出する方法が、例えば“通信
総合研究所季報，第３７巻，第１号，ｐｐ．９９−１０
７”に示されている。2. Description of the Related Art In recent years, multi-valued QAM has been adopted as a highly efficient digital modulation system for improving frequency utilization efficiency and realizing high-speed data transmission. On the other hand, multi-level QAM
In the method of detecting the timing of a transmission frame by periodically transmitting a pilot symbol, for example, "Communications Research Institute Quarterly Report, Vol. 37, No. 1, pp. 99-10.
7 ".
【０００３】従来の技術を図２を用いて説明する。図２
は多値ＱＡＭ受信機フレーム検出回路の従来例を示すブ
ロック図であり、１６ＱＡＭを例として説明する。１６
ＱＡＭは、図７に示すように、４ビットのディジタルデ
ータに対応した１６個のシンボルによって、搬送波を変
調し伝送するディジタル変調方式である。また、復調し
たシンボル列におけるフレームの基準を定めるために、
振幅が最大となる既知のパイロットシンボル（例えば、
図７のＡ点）を図５に示すフレーム構成の一例（ｎ−１
データシンボル毎に１パイロットシンボルを挿入）に従
って伝送する。A conventional technique will be described with reference to FIG. Figure 2
FIG. 4 is a block diagram showing a conventional example of a multilevel QAM receiver frame detection circuit, and 16 QAM will be described as an example. 16
As shown in FIG. 7, QAM is a digital modulation method in which a carrier wave is modulated and transmitted by 16 symbols corresponding to 4-bit digital data. Also, in order to determine the frame reference in the demodulated symbol sequence,
Known pilot symbols with maximum amplitude (for example,
An example of the frame configuration shown in FIG. 5 (point A in FIG. 7) (n-1)
(1 pilot symbol is inserted for each data symbol).
【０００４】図２に示す従来のフレーム検出回路におい
て、受信部にて復調されたシンボルの二乗振幅値（Ｉ2
＋Ｑ2）がデータ入力端１に入力されると、フレーム周
期ｎで一巡するスイッチ４に与えられる。このスイッチ
４の各出力は、ｎ個の記憶回路６にそれぞれ接続されて
おり、記憶回路６はその記憶内容と入力データとの平均
化を行い、演算結果を比較器７に与えるとともに、記憶
内容を更新する。一方、クロック信号入力端２より入力
される、再生されたシンボルタイミングに同期したクロ
ックはタイミング回路３に接続されており、当該タイミ
ング回路３の出力は、スイッチ４、記憶回路６及び比較
器７に与えられ、スイッチの切替え、平均化を行う記憶
回路の切替え及び、データ比較を行うタイミングを定め
る信号となる。よって、各々の記憶回路６にはフレーム
内の同一位置のデータが累積的に平均化される（同期加
算方式）。In the conventional frame detection circuit shown in FIG. 2, the square amplitude value (I 2
When + Q 2 ) is inputted to the data input terminal 1, it is given to the switch 4 which makes one cycle in the frame period n. Each output of the switch 4 is connected to each of n memory circuits 6, and the memory circuit 6 averages the memory contents and the input data, gives an operation result to the comparator 7, and stores the memory contents. To update. On the other hand, the clock input from the clock signal input terminal 2 and synchronized with the reproduced symbol timing is connected to the timing circuit 3, and the output of the timing circuit 3 is supplied to the switch 4, the memory circuit 6 and the comparator 7. It is a signal that is given and determines the timing of switch switching, memory circuit switching for averaging, and data comparison. Therefore, the data at the same position in the frame is cumulatively averaged in each storage circuit 6 (synchronous addition method).
【０００５】上記記憶回路６の基本動作は、図４に示す
ように、入力データとメモリ８の内容に忘却係数α（０
＜α＜１）を乗算器９で乗じた値とを加算器１０で加算
し、この加算結果をメモリ８に格納する。ここで、忘却
係数αは、平均化するデータ数を決定し、フレーム検出
能力を決定するパラメータであり、αが大きいほど多く
のデータを平均化してフレームタイミングを検出するこ
とを意味している。ここで、パイロットシンボルの二乗
振幅値は１８であるから、記憶回路６の入力がパイロッ
トシンボルのときのメモリ８の内容ＭP は、定常状態で
次の（１）式の値に収束する。As shown in FIG. 4, the basic operation of the memory circuit 6 is based on the forgetting factor α (0
The value obtained by multiplying <α <1) by the multiplier 9 is added by the adder 10, and the addition result is stored in the memory 8. Here, the forgetting factor α is a parameter that determines the number of data to be averaged and determines the frame detection capability, and means that the larger α is, the more data is averaged and the frame timing is detected. Here, since the square amplitude value of the pilot symbol is 18, the content M P of the memory 8 when the input of the memory circuit 6 is the pilot symbol converges to the value of the following expression (1) in a steady state.
【０００６】 ＭP ＝１８×（１＋α＋α2＋α3＋・・・）＝１８／（１−α）‥‥（１） 一方、データシンボルは、図７の１６個のデータシンボ
ルを等しい確率でとるため、データシンボルに関する二
乗振幅値の期待値ＥD は、次の（２）式に示す値とな
り、記憶回路６の入力がデータシンボルのときのメモリ
８の内容ＭD は、下記の（３）式の値に収束する。M P = 18 × (1 + α + α 2 + α 3 + ...) = 18 / (1-α) (1) On the other hand, 16 data symbols in FIG. 7 are taken with equal probability as data symbols. Therefore, the expected value E D of the squared amplitude value regarding the data symbol becomes the value shown in the following equation (2), and the content M D of the memory 8 when the input of the memory circuit 6 is the data symbol is the following (3). Converge to the value of the expression.
【０００７】 ＥD ＝（２×４＋１０×８＋１８×４）／１６＝１０‥‥（２） ＭD ＝１０×（１＋α＋α2＋α3＋・・・）＝１０／（１−α）‥‥（３） したがって、ＭP ＞ＭD の関係が成立するので、前記比
較器７において全ての記憶回路の記憶内容の大小を比較
し、記憶内容が最大となる記憶回路におけるデータ入力
タイミングをフレームタイミングとして検出し、該フレ
ームタイミングに関する検出信号を出力する。E D = (2 × 4 + 10 × 8 + 18 × 4) / 16 = 10 (2) M D = 10 × (1 + α + α 2 + α 3 + ...) = 10 / (1-α) 3) Therefore, since the relation of M P > M D is established, the comparator 7 compares the magnitudes of the stored contents of all the storage circuits, and the data input timing in the storage circuit having the maximum stored content is set as the frame timing. It is detected and a detection signal regarding the frame timing is output.
【０００８】[0008]
【発明が解決しようとする課題】前述の従来技術におい
て、周波数利用率の向上を図るため、図６に示す信号伝
送フォーマットの一例のように、信号の開始位置を定め
るパイロットシンボルを含むスロット（ｎシンボル）を
通信単位として、フレーム周期（Ｎスロット）毎に同一
位置にある非連続なスロットをアクセスして、ディジタ
ル信号伝送を行うＴＤＭＡ方式のデータ伝送システムに
おいては、非割当タイムスロットに未利用スロットがあ
る場合、そのタイムスロット時の復調信号は零となる。
更に、受信機の低消費電力化のために非割当タイムスロ
ットにおける復調処理を停止する場合、非割当タイムス
ロットにおける復調信号は零となる。従って、復調した
シンボル列のフレームタイミングを検出するために、従
来通り同期加算を行い、フレームタイミングの検出を実
行すると、上記非割当タイムスロットでは零との平均化
が行われるため記憶回路の記憶内容（平均値）が低下す
る。ここで、全ての非割当タイムスロットにおけるフレ
ーム検出回路の入力を零とすると、パイロットシンボル
が入力する記憶回路６の記憶内容ＭP'は、割当タイムス
ロット時において、次の（４）の値となる。In the above-mentioned prior art, in order to improve the frequency utilization rate, as in an example of the signal transmission format shown in FIG. 6, a slot (n including a pilot symbol that determines the start position of a signal is used. In the TDMA data transmission system that performs digital signal transmission by accessing non-contiguous slots located at the same position in each frame period (N slots) by using (symbol) as a communication unit, unused slots are used as non-allocation time slots. , The demodulated signal at that time slot becomes zero.
Further, when the demodulation process in the non-allocation time slot is stopped to reduce the power consumption of the receiver, the demodulated signal in the non-allocation time slot becomes zero. Therefore, in order to detect the frame timing of the demodulated symbol sequence, when synchronous addition is performed as in the conventional case and the frame timing is detected, averaging with zero is performed in the non-allocation time slot. (Average value) decreases. Here, assuming that the input of the frame detection circuit in all non-allocated time slots is zero, the stored content M P ′ of the memory circuit 6 to which the pilot symbol is input is the value of the following (4) at the time of the allocated time slot. Become.
【０００９】 ＭP'＝１８×（１＋αＮ＋α2 Ｎ＋・・）＝１８／（１−αＮ）‥‥（４） この（４）式は、前記（１）式と比べて、記憶回路６の
記憶内容が（１−α）／（１−αＮ）倍に低下すること
を示している。これは、割当タイムスロット時におい
て、従来に比べて等価的に忘却係数が、αからαＮへα
Ｎ−１倍に低下したことを意味しており、誤同期が発生
し符号誤り率特性が劣化する要因となる。また、周波数
利用率を向上するためＴＤＭＡ多重数Ｎを増加させる
と、割当タイムスロット時の実質的な忘却係数の値は更
に減少してしまう。本発明は上記の状況に鑑み、ＴＤＭ
Ａ方式でディジタル信号伝送する場合においても、記憶
回路の忘却係数の低下による誤同期の増加を回避し、従
来と同等な忘却係数を維持してフレーム検出することが
可能なフレーム検出回路を提供することを目的とする。M P '= 18 × (1 + αN + α 2 N + ··) = 18 / (1−αN) (4) This equation (4) is stored in the storage circuit 6 as compared with the equation (1). It shows that the content is reduced by (1-α) / (1-αN) times. This is because the forgetting coefficient is equivalent to αN from αN to αN in the allocated time slot as compared with the conventional case.
This means a decrease of N−1 times, which is a cause of erroneous synchronization and deterioration of the code error rate characteristic. Further, if the TDMA multiplex number N is increased in order to improve the frequency utilization rate, the value of the substantial forgetting factor at the time slot of allocation is further reduced. The present invention has been made in view of the above circumstances.
Provided is a frame detection circuit capable of detecting a frame while maintaining the forgetting coefficient equivalent to the conventional one, while avoiding an increase in erroneous synchronization due to a decrease in the forgetting coefficient of the memory circuit even when transmitting a digital signal by the A system. The purpose is to
【００１０】[0010]
【課題を解決するための手段】本発明は、上記の目的を
達成するために、図１に示すようにフレーム検出回路の
入力から零入力を検出する検出器１１と、当該検出した
情報によって、零入力時は前記記憶回路６の記憶内容を
保持する制御情報を出力する制御回路１２とを前記スイ
ッチ４と並列に設けて記憶回路６を制御する構成として
いる。In order to achieve the above object, the present invention uses a detector 11 for detecting a zero input from the input of a frame detection circuit as shown in FIG. At the time of zero input, a control circuit 12 for outputting control information for holding the stored contents of the storage circuit 6 is provided in parallel with the switch 4 to control the storage circuit 6.
【００１１】[0011]
【作用】本発明では、上記の如くフレーム検出回路の入
力が零では記憶回路６の記憶内容を保持するため、パイ
ロットシンボルが入力する記憶回路６の記憶内容ＭP''
は、次の（５）式に示すように前記（１）式に示すＭP
と等しくなる。According to the present invention, as described above, the stored content of the storage circuit 6 is held when the input of the frame detection circuit is zero, so that the stored content M P ″ of the storage circuit 6 to which the pilot symbol is input.
Is the M P shown in the above equation (1) as shown in the following equation (5).
Becomes equal to
【００１２】 ＭP'' ＝１８×（１＋α＋α2＋α3＋・・）＝１８／（１−α）‥‥（５） したがって、フレーム検出回路の入力データに零が含ま
れる場合であっても、それが記憶回路６の記憶内容に与
える影響は無効となり、零以外の入力によって従来と同
等の忘却係数でフレームタイミングの検出を行うことが
可能となる。M P ″ = 18 × (1 + α + α 2 + α 3 + ...) = 18 / (1−α) (5) Therefore, even when the input data of the frame detection circuit includes zero. , Its effect on the stored contents of the storage circuit 6 is nullified, and it becomes possible to detect the frame timing with a forgetting factor equivalent to the conventional one by inputting a value other than zero.
【００１３】[0013]
【実施例】本発明の一実施例を図３を用いて説明する。
図３は本発明の一実施例を示すブロック図である。本実
施例では、検出したフレーム検出回路の入力情報により
忘却係数を切り換えることによって記憶回路６の記憶内
容の保持を行っている。EXAMPLE One example of the present invention will be described with reference to FIG.
FIG. 3 is a block diagram showing an embodiment of the present invention. In this embodiment, the memory content of the memory circuit 6 is held by switching the forgetting factor according to the detected input information of the frame detection circuit.
【００１４】以下、この動作について説明する。復調シ
ンボルの二乗振幅値がデータ入力端１から入力すると、
スイッチ４による記憶回路６に入力され、記憶回路６の
内容と平均化される。記憶回路６は比較器７に接続され
ており、この比較器７は全記憶回路の記憶内容の大小を
比較し、最大値を有する記憶回路へのデータ入力タイミ
ングに関する情報を出力する。また、入力データに同期
したクロックを入力とするタイミング回路３の出力信号
は、スイッチ４、記憶回路６、比較器７及び検出器１１
に与えられ、スイッチの切り換え、平均化する記憶回路
の切り替え、データ比較及び、データ検出を行うタイミ
ングを定める信号となる。This operation will be described below. When the square amplitude value of the demodulated symbol is input from the data input terminal 1,
It is input to the memory circuit 6 by the switch 4 and averaged with the contents of the memory circuit 6. The memory circuit 6 is connected to a comparator 7. The comparator 7 compares the stored contents of all the memory circuits with each other and outputs information regarding the data input timing to the memory circuit having the maximum value. Further, the output signal of the timing circuit 3 which receives the clock synchronized with the input data is the switch 4, the memory circuit 6, the comparator 7 and the detector 11.
And is a signal that determines the timing for performing switch switching, averaging storage circuit switching, data comparison, and data detection.
【００１５】一方、上記入力データは、検出器１１へも
供給され、入力データが零か否かを識別し、零入力を検
出する。制御回路１２は検出した情報をもとに、フレー
ム検出回路の入力が零以外の時は記憶回路６の忘却係数
を“α”に設定し、入力が零の時は記憶回路６の忘却係
数を“１”に設定するように記憶回路６を制御する。本
実施例では、上記の如くフレーム検出回路の入力が零の
ときに記憶回路６の忘却係数を“１”に切り換えるよう
に制御することにより、フレーム検出回路の入力が零で
あっても、記憶回路６の記憶内容との平均値は平均前と
等しくなるため、記憶回路６の記憶内容が保持できる。On the other hand, the input data is also supplied to the detector 11, which discriminates whether the input data is zero or not, and detects the zero input. Based on the detected information, the control circuit 12 sets the forgetting factor of the memory circuit 6 to “α” when the input of the frame detecting circuit is other than zero, and sets the forgetting factor of the memory circuit 6 when the input is zero. The memory circuit 6 is controlled so as to be set to "1". In this embodiment, as described above, when the input of the frame detection circuit is zero, the forgetting coefficient of the memory circuit 6 is controlled to be switched to "1", so that the memory of the input of the frame detection circuit is zero. Since the average value with the stored content of the circuit 6 is equal to that before the averaging, the stored content of the storage circuit 6 can be held.
【００１６】[0016]
【発明の効果】以上述べたように、本発明の方法によれ
ば、パイロットシンボルを含むデータ列をＴＤＭＡ方式
で伝送するデータ伝送システムの受信機における同期加
算方式を用いたフレーム検出回路において、フレーム検
出回路の入力に零が含まれる場合でも、それが記憶回路
６の記憶内容に影響を与えて忘却係数を低下させること
なく、従来と同等の忘却係数を維持してフレーム検出を
行うことが可能となる。As described above, according to the method of the present invention, in the frame detection circuit using the synchronous addition method in the receiver of the data transmission system for transmitting the data string containing the pilot symbols by the TDMA method, Even when the input of the detection circuit includes zero, it does not affect the stored content of the storage circuit 6 and lowers the forgetting coefficient, and it is possible to perform the frame detection while maintaining the forgetting coefficient equivalent to the conventional one. Becomes
【図１】本発明の全体構成を示すブロック図。FIG. 1 is a block diagram showing the overall configuration of the present invention.
【図２】従来技術の全体構成を示すブロック図。FIG. 2 is a block diagram showing an overall configuration of a conventional technique.
【図３】本発明の一実施例を示すブロック図。FIG. 3 is a block diagram showing an embodiment of the present invention.
【図４】記憶回路の動作原理を示すブロック図。FIG. 4 is a block diagram showing an operation principle of a memory circuit.
【図５】フレーム構成の一例を示す図。FIG. 5 is a diagram showing an example of a frame structure.
【図６】ＴＤＭＡフレーム構成の一例を示す図。FIG. 6 is a diagram showing an example of a TDMA frame structure.
【図７】パイロットシンボルを有する１６ＱＡＭの信号
空間配置の一例を示す図。FIG. 7 is a diagram showing an example of a 16QAM signal space arrangement having pilot symbols.
１…データ入力端 ２…クロック信号入力
端 ３…タイミング回路 ４…スイッチ ５…フレーム検出信号出力端 ６…記憶回路 ７…比較器 ８…メモリ ９…乗算器 １０…加算器 １１…検出器 １２…制御回路1 ... Data input end 2 ... Clock signal input end 3 ... Timing circuit 4 ... Switch 5 ... Frame detection signal output end 6 ... Storage circuit 7 ... Comparator 8 ... Memory 9 ... Multiplier 10 ... Adder 11 ... Detector 12 ... Control circuit
Claims (3)
シンボル列の間に配置され、所定のシンボル数から成る
フレーム単位にデータを伝送するデータ伝送システムで
あって、周期的に割り当てられた非連続なタイムスロッ
トでデータ伝送を行うＴＤＭＡ方式のデータ伝送システ
ムにおける受信機のフレーム検出回路において、 上記所定のシンボル数と等しい数の記憶回路を用いてフ
レームタイミングを検出する検出手段と、フレーム検出
回路の入力データを識別する識別手段と、入力データを
識別した結果零入力を検出したとき、前記記憶回路の記
憶内容を保持する保持手段を有することを特徴とするフ
レーム検出回路。1. A data transmission system in which reference pilot symbols are arranged between data symbol strings and which transmits data in frame units of a predetermined number of symbols, wherein non-contiguous times are assigned periodically. In a frame detection circuit of a receiver in a TDMA data transmission system that performs data transmission in slots, a detection means for detecting frame timing by using a number of storage circuits equal to the predetermined number of symbols, and input data of the frame detection circuit. And a holding means for holding the stored content of the storage circuit when a zero input is detected as a result of identifying the input data.
て、 上記識別手段は、フレーム検出回路の入力データが零で
あるか否かを識別する手段であることを特徴とするフレ
ーム検出回路。2. The frame detection circuit according to claim 1, wherein the identification means is means for identifying whether or not the input data of the frame detection circuit is zero.
て、 上記記憶回路に記憶される情報は、タイムスロット内の
同一位置の復調データを平均化した情報であることを特
徴とするフレーム検出回路。3. The frame detection circuit according to claim 1, wherein the information stored in the storage circuit is information obtained by averaging demodulated data at the same position in a time slot.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6251694A JPH08116345A (en) | 1994-10-18 | 1994-10-18 | Frame detection circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6251694A JPH08116345A (en) | 1994-10-18 | 1994-10-18 | Frame detection circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08116345A true JPH08116345A (en) | 1996-05-07 |
Family
ID=17226626
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6251694A Pending JPH08116345A (en) | 1994-10-18 | 1994-10-18 | Frame detection circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08116345A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009296655A (en) * | 1999-07-28 | 2009-12-17 | Panasonic Corp | Transmitting method and device |
-
1994
- 1994-10-18 JP JP6251694A patent/JPH08116345A/en active Pending
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