JPH08115230A - プロセッサの制御方法及びプログラム監視装置 - Google Patents
プロセッサの制御方法及びプログラム監視装置Info
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- JPH08115230A JPH08115230A JP6252408A JP25240894A JPH08115230A JP H08115230 A JPH08115230 A JP H08115230A JP 6252408 A JP6252408 A JP 6252408A JP 25240894 A JP25240894 A JP 25240894A JP H08115230 A JPH08115230 A JP H08115230A
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Abstract
(57)【要約】
【目的】 本発明はプログラム制御での種々の信号処理
を行うプロセッサの制御方法に関し、装置の小型化を図
ってプログラムの暴走監視を行うことを目的とする。 【構成】 初期化後に所定のパラメータで巡回符号の演
算を行って第１の演算結果を格納し（Ｓ１，Ｓ２）、本
体プログラム実行時に同じパラメータで巡回符号の演算
を行って第２の演算結果を格納する（Ｓ３〜Ｓ５）。そ
して、第１及び第２の演算結果を読み出して比較し、不
一致のときにプログラム暴走と判断すると共に、一致す
るときにプログラム正常と判断する（Ｓ６）構成とす
る。
を行うプロセッサの制御方法に関し、装置の小型化を図
ってプログラムの暴走監視を行うことを目的とする。 【構成】 初期化後に所定のパラメータで巡回符号の演
算を行って第１の演算結果を格納し（Ｓ１，Ｓ２）、本
体プログラム実行時に同じパラメータで巡回符号の演算
を行って第２の演算結果を格納する（Ｓ３〜Ｓ５）。そ
して、第１及び第２の演算結果を読み出して比較し、不
一致のときにプログラム暴走と判断すると共に、一致す
るときにプログラム正常と判断する（Ｓ６）構成とす
る。
Description
【０００１】
【産業上の利用分野】本発明は、プログラム制御での種
々の信号処理を行うプロセッサの制御方法に関する。近
年、信号伝送装置にプログラム制御可能なデジタル信号
プロセッサ（ＤＳＰ）を搭載して、例えば音声、画像の
符号化、エコーキャンセラ等の種々な信号処理を行わせ
ている。この場合、電源の瞬断によるプログラムのデッ
ドロック等のプログラム暴走を監視する必要がある。
々の信号処理を行うプロセッサの制御方法に関する。近
年、信号伝送装置にプログラム制御可能なデジタル信号
プロセッサ（ＤＳＰ）を搭載して、例えば音声、画像の
符号化、エコーキャンセラ等の種々な信号処理を行わせ
ている。この場合、電源の瞬断によるプログラムのデッ
ドロック等のプログラム暴走を監視する必要がある。
【０００２】
【従来の技術】図１４に、従来のプログラムの暴走監視
の説明図を示す。図１４（Ａ）において、ＤＳＰ１１の
プログラムの暴走監視を監視回路１２が行う、ＤＳＰ１
１には処理単位である例えばフレーム信号ＦＲＭが入力
されると共に、リセット信号ＲＳＴが入力される。ＤＳ
Ｐ１１は交番信号ＳＴを監視回路１２に送出する。
の説明図を示す。図１４（Ａ）において、ＤＳＰ１１の
プログラムの暴走監視を監視回路１２が行う、ＤＳＰ１
１には処理単位である例えばフレーム信号ＦＲＭが入力
されると共に、リセット信号ＲＳＴが入力される。ＤＳ
Ｐ１１は交番信号ＳＴを監視回路１２に送出する。
【０００３】監視回路１２は、タイマを備えており、交
番信号ＳＴに基づいてプログラムが暴走しているか否か
を検出し、暴走していれば監視リセット信号ＲＳＴ２
（立下り信号）を送出する。また、初期状態でＤＳＰ１
１をリセットさせる初期リセット信号ＲＳＴ１（立下り
信号）が入来し、該監視リセット信号ＲＳＴ２と共にア
ンドゲート回路１３に入力される。アンドゲート回路１
３の出力（立下り）がリセット信号ＲＳＴとしてＤＳＰ
１１に入力される。
番信号ＳＴに基づいてプログラムが暴走しているか否か
を検出し、暴走していれば監視リセット信号ＲＳＴ２
（立下り信号）を送出する。また、初期状態でＤＳＰ１
１をリセットさせる初期リセット信号ＲＳＴ１（立下り
信号）が入来し、該監視リセット信号ＲＳＴ２と共にア
ンドゲート回路１３に入力される。アンドゲート回路１
３の出力（立下り）がリセット信号ＲＳＴとしてＤＳＰ
１１に入力される。
【０００４】そこで、図１４（Ｂ）のタイミングチャー
トでその動作を説明すると、まず初期リセット信号ＲＳ
Ｔ１でＤＳＰ１１はリセット状態となり、その後フレー
ム信号ＦＲＭが入力されると交番信号ＳＴを監視回路１
２に出力する。監視回路１２では、交番信号ＳＴの立上
り時より時間を計測し、所定時間（フレーム信号ＦＲＭ
の一周期）経過しても交番信号ＳＴが立下らず、すなわ
ちフレーム毎に“０”，“１”の交番信号を受け取れな
い場合にプログラムの暴走と判断して監視リセット信号
ＲＳＴ２をＤＳＰ１１に出力してリセットさせるもので
ある。すなわち、ＤＳＰ１１のリセットには本来の初期
リセットとプログラムが暴走したときの監視リセットの
２種類存在する。
トでその動作を説明すると、まず初期リセット信号ＲＳ
Ｔ１でＤＳＰ１１はリセット状態となり、その後フレー
ム信号ＦＲＭが入力されると交番信号ＳＴを監視回路１
２に出力する。監視回路１２では、交番信号ＳＴの立上
り時より時間を計測し、所定時間（フレーム信号ＦＲＭ
の一周期）経過しても交番信号ＳＴが立下らず、すなわ
ちフレーム毎に“０”，“１”の交番信号を受け取れな
い場合にプログラムの暴走と判断して監視リセット信号
ＲＳＴ２をＤＳＰ１１に出力してリセットさせるもので
ある。すなわち、ＤＳＰ１１のリセットには本来の初期
リセットとプログラムが暴走したときの監視リセットの
２種類存在する。
【０００５】
【発明が解決しようとする課題】しかし、上述の方式で
プログラムの暴走監視を行うことは、本来の信号処理を
行うＤＳＰ１１以外に監視回路１２を付加する必要があ
り、携帯端末装置のように小型化が要求されるものにつ
いては装置が大型化するという問題がある。そこで、本
発明は上記課題に鑑みなされたもので、装置の小型化を
図りつつプログラムの暴走監視を行うデジタル信号プロ
セッサの制御方法を提供することを目的とする。
プログラムの暴走監視を行うことは、本来の信号処理を
行うＤＳＰ１１以外に監視回路１２を付加する必要があ
り、携帯端末装置のように小型化が要求されるものにつ
いては装置が大型化するという問題がある。そこで、本
発明は上記課題に鑑みなされたもので、装置の小型化を
図りつつプログラムの暴走監視を行うデジタル信号プロ
セッサの制御方法を提供することを目的とする。
【０００６】
【課題を解決するための手段】図１に、本発明の原理説
明図を示す。図１において、請求項１では、プログラム
制御により入来する信号のデータの所定の処理を行うプ
ロセッサの制御方法において、まず、所定のパラメータ
により巡回符号の演算を行う（ステップ（Ｓ）１）。
明図を示す。図１において、請求項１では、プログラム
制御により入来する信号のデータの所定の処理を行うプ
ロセッサの制御方法において、まず、所定のパラメータ
により巡回符号の演算を行う（ステップ（Ｓ）１）。
【０００７】該演算による第１の演算結果を格納する
（Ｓ２）。所定のプログラム実行の際（Ｓ３）に、前記
パラメータにより巡回符号の演算を行う（Ｓ４）。該演
算による第２の演算結果を格納する（Ｓ５）。そして、
格納した第１の演算結果と第２の演算結果とを比較し、
不一致でプログラム暴走と判断し、一致でプログラム正
常と判断する（Ｓ６）。
（Ｓ２）。所定のプログラム実行の際（Ｓ３）に、前記
パラメータにより巡回符号の演算を行う（Ｓ４）。該演
算による第２の演算結果を格納する（Ｓ５）。そして、
格納した第１の演算結果と第２の演算結果とを比較し、
不一致でプログラム暴走と判断し、一致でプログラム正
常と判断する（Ｓ６）。
【０００８】請求項２では、請求項１記載のパラメータ
は、予め設定され、又は前記データより抽出される。請
求項３では、請求項１又は２記載のプログラムが所定数
のモジュールで構成され、該モジュール内で前記パラメ
ータによる巡回符号の演算を行って前記第２の演算結果
を得る。
は、予め設定され、又は前記データより抽出される。請
求項３では、請求項１又は２記載のプログラムが所定数
のモジュールで構成され、該モジュール内で前記パラメ
ータによる巡回符号の演算を行って前記第２の演算結果
を得る。
【０００９】請求項４では、請求項１又は２記載のプロ
グラム制御でデジタルフィルタを実行させる場合に、フ
ィルタリング時に使用されるデータ及び係数の少なくと
も一方を前記パラメータとして前記巡回符号の演算を行
って前記第１及び第２の演算結果を得る。請求項５で
は、請求項１又は２記載のプログラム制御で前記データ
をフレーム処理する場合に、過去数フレームの選択され
たフレーム数を前記パラメータとして前記巡回符号の演
算を行って前記第１及び第２の演算結果を得る。
グラム制御でデジタルフィルタを実行させる場合に、フ
ィルタリング時に使用されるデータ及び係数の少なくと
も一方を前記パラメータとして前記巡回符号の演算を行
って前記第１及び第２の演算結果を得る。請求項５で
は、請求項１又は２記載のプログラム制御で前記データ
をフレーム処理する場合に、過去数フレームの選択され
たフレーム数を前記パラメータとして前記巡回符号の演
算を行って前記第１及び第２の演算結果を得る。
【００１０】請求項６では、請求項１又は２記載のプロ
グラム制御で前記データをフレーム処理する場合に、所
定のフレームを分割し、該分割した部分ごとに前記パラ
メータにより前記巡回符号の演算を行って前記第１及び
第２の演算結果を得る。請求項７では、プログラム制御
により入来する信号のデータの所定の処理を行うプロセ
ッサのプログラム監視装置において、予め設定され又は
前記データより抽出されたパラメータにより巡回符号の
演算を行うものであって、少なくとも所定処理の初期時
と所定プログラム実行時に該パラメータに基づいて演算
を行い、第１及び第２の演算結果を得る巡回符号演算手
段と、該第１及び第２の演算結果を格納する格納手段
と、該格納手段より該第１及び第２の演算結果を読み出
して比較を行い、不一致でプログラム暴走と判断し、一
致でプログラム正常と判断する比較手段と、を有して構
成する。
グラム制御で前記データをフレーム処理する場合に、所
定のフレームを分割し、該分割した部分ごとに前記パラ
メータにより前記巡回符号の演算を行って前記第１及び
第２の演算結果を得る。請求項７では、プログラム制御
により入来する信号のデータの所定の処理を行うプロセ
ッサのプログラム監視装置において、予め設定され又は
前記データより抽出されたパラメータにより巡回符号の
演算を行うものであって、少なくとも所定処理の初期時
と所定プログラム実行時に該パラメータに基づいて演算
を行い、第１及び第２の演算結果を得る巡回符号演算手
段と、該第１及び第２の演算結果を格納する格納手段
と、該格納手段より該第１及び第２の演算結果を読み出
して比較を行い、不一致でプログラム暴走と判断し、一
致でプログラム正常と判断する比較手段と、を有して構
成する。
【００１１】請求項８では、請求項７記載の巡回符号演
算手段は、所定数の遅延回路及び論理回路の閉ループ回
路より構成される。請求項９では、請求項７又は８記載
の巡回符号演算手段は、前記パラメータを記憶するメモ
リ部を備える。
算手段は、所定数の遅延回路及び論理回路の閉ループ回
路より構成される。請求項９では、請求項７又は８記載
の巡回符号演算手段は、前記パラメータを記憶するメモ
リ部を備える。
【００１２】
【作用】上述のように請求項１，２，７の発明では、所
定のパラメータで巡回符号の演算を行うに際してプログ
ラム実行前後に行って第１と第２の演算結果を得て格納
し、当該第１と第２の演算結果を比較して不一致でプロ
グラム暴走と判断し、一致でプログラム正常と判断す
る。これにより、外部回路を用いることなく小型化を図
ってプログラム暴走を監視することが可能となる。
定のパラメータで巡回符号の演算を行うに際してプログ
ラム実行前後に行って第１と第２の演算結果を得て格納
し、当該第１と第２の演算結果を比較して不一致でプロ
グラム暴走と判断し、一致でプログラム正常と判断す
る。これにより、外部回路を用いることなく小型化を図
ってプログラム暴走を監視することが可能となる。
【００１３】請求項３又は６の発明では、巡回符号の演
算をプログラムを構成するモジュール内、又はフレーム
分割した部分ごとに行う。これにより、プログラム暴走
の時間を短縮させることが可能となる。請求項４又は５
の発明では、巡回符号の演算を行うパラメータとして、
デジタルフィルタのデータ及び係数、又はフレーム処理
時のフレーム数を用いる。これにより、フィルタリング
又はフレーム処理においても小規模構成でプログラム暴
走を監視することが可能となる。
算をプログラムを構成するモジュール内、又はフレーム
分割した部分ごとに行う。これにより、プログラム暴走
の時間を短縮させることが可能となる。請求項４又は５
の発明では、巡回符号の演算を行うパラメータとして、
デジタルフィルタのデータ及び係数、又はフレーム処理
時のフレーム数を用いる。これにより、フィルタリング
又はフレーム処理においても小規模構成でプログラム暴
走を監視することが可能となる。
【００１４】請求項８の発明では、巡回符号演算手段を
所定数の遅延回路及び論理回路の閉ループ回路で構成す
る。これにより、小規模回路でプログラム暴走を監視す
ることが可能となる。請求項９の発明では、巡回符号演
算手段がパラメータを記憶させる所定数メモリ部を備え
る。これにより、本来の処理を行うためのパフォーマン
スの低下を防止し、一のメモリ値の破壊を容易に検出可
能にプログラム暴走を監視することが可能となる。
所定数の遅延回路及び論理回路の閉ループ回路で構成す
る。これにより、小規模回路でプログラム暴走を監視す
ることが可能となる。請求項９の発明では、巡回符号演
算手段がパラメータを記憶させる所定数メモリ部を備え
る。これにより、本来の処理を行うためのパフォーマン
スの低下を防止し、一のメモリ値の破壊を容易に検出可
能にプログラム暴走を監視することが可能となる。
【００１５】
【実施例】図２に、本発明の第１実施例の構成図を示
す。図２（Ａ）はプログラム監視装置を含むプロセッサ
としてのデジタル信号プロセッサ（ＤＳＰ）２１の主要
部分の概略構成図を示したもので、プロセッサ演算部本
体２２が比較判断手段を含む演算論理ユニット（ＡＬ
Ｕ：Ａｒｉｔｈｍｅｔｉｃ ａｎｄ Ｌｏｇｉｃ Ｕｎ
ｉｔ）を含む本体ＡＬＵ部２３と、格納手段であるメモ
リ２４を備え、バス２５に接続される。
す。図２（Ａ）はプログラム監視装置を含むプロセッサ
としてのデジタル信号プロセッサ（ＤＳＰ）２１の主要
部分の概略構成図を示したもので、プロセッサ演算部本
体２２が比較判断手段を含む演算論理ユニット（ＡＬ
Ｕ：Ａｒｉｔｈｍｅｔｉｃ ａｎｄ Ｌｏｇｉｃ Ｕｎ
ｉｔ）を含む本体ＡＬＵ部２３と、格納手段であるメモ
リ２４を備え、バス２５に接続される。
【００１６】また、バス２５には巡回符号演算手段であ
るＣＲＣ（Ｃｙｃｌｅ Ｒｅｄｕｎｄａｎｃｙ Ｃｈｅ
ｃｋ）演算回路２６が接続される。ＣＲＣ演算回路２６
は、図２（Ｂ）に示されるように、入力データ（パラメ
ータ）が２入力の排他論理和回路（ＥＯＲ）３１1 を介
してレジスタで構成される遅延回路３２1 に入力され、
その出力がＥＯＲ３１2 を介して遅延回路３２2 に入力
される。遅延回路３２2 の出力はＥＯＲ３１3 を介して
遅延回路３２3 に入力される。遅延回路３２2 の出力は
ＥＯＲ３１3 を介して遅延回路３２3 に入力され、その
出力が遅延回路３２4 の出力は、それぞれＥＯＲ３１1
〜３１3 にフィードバックされて閉ループ回路が構成さ
れる。
るＣＲＣ（Ｃｙｃｌｅ Ｒｅｄｕｎｄａｎｃｙ Ｃｈｅ
ｃｋ）演算回路２６が接続される。ＣＲＣ演算回路２６
は、図２（Ｂ）に示されるように、入力データ（パラメ
ータ）が２入力の排他論理和回路（ＥＯＲ）３１1 を介
してレジスタで構成される遅延回路３２1 に入力され、
その出力がＥＯＲ３１2 を介して遅延回路３２2 に入力
される。遅延回路３２2 の出力はＥＯＲ３１3 を介して
遅延回路３２3 に入力される。遅延回路３２2 の出力は
ＥＯＲ３１3 を介して遅延回路３２3 に入力され、その
出力が遅延回路３２4 の出力は、それぞれＥＯＲ３１1
〜３１3 にフィードバックされて閉ループ回路が構成さ
れる。
【００１７】そして、各遅延回路３２1 〜３２4 よりパ
ラレルに取り出され、例えばＸ0 ，Ｘ1 ，Ｘ2 ，Ｘ4 が
演算結果Ｇ（Ｘ）＝Ｘ4 ＋Ｘ2 ＋Ｘ1 ＋Ｘ0 の生成多項
式で表わされる。この場合、生成多項式をどのように設
定するかは誤り検出率の設定で決定される。すなわち、
ＣＲＣ演算回路２６は、予め設定され、又は入来若しく
は処理データ（デジタル信号）より抽出され、パラメー
タに基づいて処理初期時点と本体プログラム実行時点で
同じパラメータを用いてＣＲＣ演算を行い、第１及び第
２の演算結果を得る。
ラレルに取り出され、例えばＸ0 ，Ｘ1 ，Ｘ2 ，Ｘ4 が
演算結果Ｇ（Ｘ）＝Ｘ4 ＋Ｘ2 ＋Ｘ1 ＋Ｘ0 の生成多項
式で表わされる。この場合、生成多項式をどのように設
定するかは誤り検出率の設定で決定される。すなわち、
ＣＲＣ演算回路２６は、予め設定され、又は入来若しく
は処理データ（デジタル信号）より抽出され、パラメー
タに基づいて処理初期時点と本体プログラム実行時点で
同じパラメータを用いてＣＲＣ演算を行い、第１及び第
２の演算結果を得る。
【００１８】メモリ２４は、本体プログラムが記録され
ると共に、上記第１及び第２の演算結果を格納する。本
体ＡＬＵ部２３は、所定の本体プログラムの実行後に当
該第１及び第２の演算結果を比較し、不一致のときには
プログラム暴走と判断し、一致するときにはプログラム
正常と判断するものである。
ると共に、上記第１及び第２の演算結果を格納する。本
体ＡＬＵ部２３は、所定の本体プログラムの実行後に当
該第１及び第２の演算結果を比較し、不一致のときには
プログラム暴走と判断し、一致するときにはプログラム
正常と判断するものである。
【００１９】ここで、図３に、第１実施例の動作フロー
チャートを示す。図３において、まず、プログラム実行
前に初期化動作としてプログラムリセット及びＣＰＣ演
算回路２６の各遅延回路３２1 〜３２4 をリセットする
（Ｓ１１）。そこで、メモリ２４に記憶されているプロ
グラム実行のためのデータよりパラメータが抽出され
（Ｓ１２）、読み出される（Ｓ１３）。このパラメータ
が巡回符号としてＣＲＣ演算回路２６に順次入力されて
演算が行われ、パラメータの入力が終了したときの各遅
延回路３２1 〜３２4 における値の総てが演算結果とな
る（Ｓ１４）。この演算結果が第１の演算結果としてメ
モリ２４に格納される（Ｓ１５）。
チャートを示す。図３において、まず、プログラム実行
前に初期化動作としてプログラムリセット及びＣＰＣ演
算回路２６の各遅延回路３２1 〜３２4 をリセットする
（Ｓ１１）。そこで、メモリ２４に記憶されているプロ
グラム実行のためのデータよりパラメータが抽出され
（Ｓ１２）、読み出される（Ｓ１３）。このパラメータ
が巡回符号としてＣＲＣ演算回路２６に順次入力されて
演算が行われ、パラメータの入力が終了したときの各遅
延回路３２1 〜３２4 における値の総てが演算結果とな
る（Ｓ１４）。この演算結果が第１の演算結果としてメ
モリ２４に格納される（Ｓ１５）。
【００２０】その後、メモリ２４に記憶されている本体
プログラムが実行され（Ｓ１６）、この際にＣＲＣ演算
回路２６において、上記の同じパラメータが読み出され
て（Ｓ１７）、同様の巡回符号の演算が行われる（Ｓ１
８）。この演算結果が第２の演算結果としてメモリ２４
に格納される（Ｓ１９）。そして、本体ＡＬＵ２３は、
メモリ２４より第１及び第２の演算結果を取り出して比
較する（Ｓ２０）。比較の結合、不一致の場合にはプロ
グラムの暴走と判断してＳ１１でリセットを行わせて以
降を繰り返し、一致するときにはプログラムが正常と判
断してＳ１２以降を繰り返す。
プログラムが実行され（Ｓ１６）、この際にＣＲＣ演算
回路２６において、上記の同じパラメータが読み出され
て（Ｓ１７）、同様の巡回符号の演算が行われる（Ｓ１
８）。この演算結果が第２の演算結果としてメモリ２４
に格納される（Ｓ１９）。そして、本体ＡＬＵ２３は、
メモリ２４より第１及び第２の演算結果を取り出して比
較する（Ｓ２０）。比較の結合、不一致の場合にはプロ
グラムの暴走と判断してＳ１１でリセットを行わせて以
降を繰り返し、一致するときにはプログラムが正常と判
断してＳ１２以降を繰り返す。
【００２１】ところで、プログラムが暴走する要因とし
て電源の瞬断や雑音によりメモリ２４に書き込まれたパ
ラメータが書き変わり、本来の動作と異なる。従って、
メモリ２４に書き込まれたパラメータが本体プログラム
を実行している最中に書き変わると本体プログラムの実
行前後でＣＲＣ演算回路２６の演算結果が異なるもので
ある。これによりプログラムの暴走を検出することがで
きるものである。
て電源の瞬断や雑音によりメモリ２４に書き込まれたパ
ラメータが書き変わり、本来の動作と異なる。従って、
メモリ２４に書き込まれたパラメータが本体プログラム
を実行している最中に書き変わると本体プログラムの実
行前後でＣＲＣ演算回路２６の演算結果が異なるもので
ある。これによりプログラムの暴走を検出することがで
きるものである。
【００２２】すなわち、外部回路を設けることなくＤＳ
Ｐ２１内に小規模なＣＲＣ演算回路２６を設けること
で、装置の大型化が防止され、小型でプログラム暴走を
監視することができる。なお、上述の本体プログラムが
複数のモジュールで構成されている場合に、各モジュー
ルごとにＣＲＣ演算回路２６で第２の演算結果を得る演
算を行わせてプログラムの暴走か否かを判断してもよ
い。これによれば、どのモジュールでプログラム暴走し
ているかを検出することができる。
Ｐ２１内に小規模なＣＲＣ演算回路２６を設けること
で、装置の大型化が防止され、小型でプログラム暴走を
監視することができる。なお、上述の本体プログラムが
複数のモジュールで構成されている場合に、各モジュー
ルごとにＣＲＣ演算回路２６で第２の演算結果を得る演
算を行わせてプログラムの暴走か否かを判断してもよ
い。これによれば、どのモジュールでプログラム暴走し
ているかを検出することができる。
【００２３】次に、図４に、第１実施例の他の実施例の
構成図を示す。図４はＣＲＣ演算回路２６を４つの単一
ユニットの演算基本部３３1 〜３３4 で構成したもので
ある。すなわち、演算基本部３３1 をＥＯＲ３１1 と遅
延回路３２1 で構成し、演算基本部３３2 をＥＯＲ３１
2 と遅延回路３２2 で構成し、演算基本部３３3 をＥＯ
Ｒ３１3 と遅延回路３２3 で構成し、演算基本部３３4
を遅延回路３２4 で構成したものである。この場合、遅
延回路３２4 の前段に一方に“１”を入力させるＥＯＲ
を設けてもよく、このようにすることで４つの演算基本
部３３1 〜３３ 4 が同じ構成とすることができる。
構成図を示す。図４はＣＲＣ演算回路２６を４つの単一
ユニットの演算基本部３３1 〜３３4 で構成したもので
ある。すなわち、演算基本部３３1 をＥＯＲ３１1 と遅
延回路３２1 で構成し、演算基本部３３2 をＥＯＲ３１
2 と遅延回路３２2 で構成し、演算基本部３３3 をＥＯ
Ｒ３１3 と遅延回路３２3 で構成し、演算基本部３３4
を遅延回路３２4 で構成したものである。この場合、遅
延回路３２4 の前段に一方に“１”を入力させるＥＯＲ
を設けてもよく、このようにすることで４つの演算基本
部３３1 〜３３ 4 が同じ構成とすることができる。
【００２４】ここで、図５に、図４の動作フローチャー
トを示す。図５において、前提として本体プログラム
が、例えば４つのモジュールＭ１〜Ｍ４で構成されてい
るものとする。まず、上述と同様に初期化が行われた後
（Ｓ２１）、ＣＲＣ演算回路２６で上述のようなパラメ
ータで第１回目の巡回符号の演算が行われ（Ｓ２２）、
その第１の演算結果がメモリ２４に格納される。
トを示す。図５において、前提として本体プログラム
が、例えば４つのモジュールＭ１〜Ｍ４で構成されてい
るものとする。まず、上述と同様に初期化が行われた後
（Ｓ２１）、ＣＲＣ演算回路２６で上述のようなパラメ
ータで第１回目の巡回符号の演算が行われ（Ｓ２２）、
その第１の演算結果がメモリ２４に格納される。
【００２５】続いて、本体プログラムの実行にあたっ
て、本体モジュールＭ１の実行時に同一パラメータでＣ
ＲＣ演算回路２６の演算基本部３３1 の演算が行われて
メモリ２４に結果が格納され（Ｓ２３）、続く本体モジ
ュールＭ２の実行時に演算基本部３３2 で演算が行われ
てメモリ２４に結果が格納される（Ｓ２４）。また、本
体モジュールＭ３の実行時に演算基本部３３3 で演算が
行われてメモリ２４に結果が格納され（Ｓ２５）、続く
本体モジュールＭ４の実行時に演算基本部３３4 で演算
が行われてメモリ２４に結果が格納される（Ｓ２６）。
て、本体モジュールＭ１の実行時に同一パラメータでＣ
ＲＣ演算回路２６の演算基本部３３1 の演算が行われて
メモリ２４に結果が格納され（Ｓ２３）、続く本体モジ
ュールＭ２の実行時に演算基本部３３2 で演算が行われ
てメモリ２４に結果が格納される（Ｓ２４）。また、本
体モジュールＭ３の実行時に演算基本部３３3 で演算が
行われてメモリ２４に結果が格納され（Ｓ２５）、続く
本体モジュールＭ４の実行時に演算基本部３３4 で演算
が行われてメモリ２４に結果が格納される（Ｓ２６）。
【００２６】従って、メモリ２４には各演算基本部３３
1 〜３３4 の結果が第２の演算結果として格納されるこ
とになる。そこで、本体ＡＬＵ２３において、メモリ２
４より第１及び第２の演算結果を取り出して比較する
（Ｓ２７）。比較の結果、上述と同様に不一致の場合に
はプログラムの暴走と判断してＳ２１でリセットを行わ
せて以降を繰り返し、一致するときにはプログラムが正
常と判断してＳ２２以降を繰り返すものである。
1 〜３３4 の結果が第２の演算結果として格納されるこ
とになる。そこで、本体ＡＬＵ２３において、メモリ２
４より第１及び第２の演算結果を取り出して比較する
（Ｓ２７）。比較の結果、上述と同様に不一致の場合に
はプログラムの暴走と判断してＳ２１でリセットを行わ
せて以降を繰り返し、一致するときにはプログラムが正
常と判断してＳ２２以降を繰り返すものである。
【００２７】このような方法によっても小型の装置でプ
ログラム暴走を監視することができるものである。な
お、本体プログラムを構成するモジュールの方が、ＣＲ
Ｃ演算回路の演算基本部の数より多くなる場合もある
が、この場合にはその差分をデータの破壊に対して敏感
なブロック（例えば後述するＣＥＬＰ系の音声符号器に
おけるＬＰＣ合成フィルタ等）を埋め込むこととしても
よい。
ログラム暴走を監視することができるものである。な
お、本体プログラムを構成するモジュールの方が、ＣＲ
Ｃ演算回路の演算基本部の数より多くなる場合もある
が、この場合にはその差分をデータの破壊に対して敏感
なブロック（例えば後述するＣＥＬＰ系の音声符号器に
おけるＬＰＣ合成フィルタ等）を埋め込むこととしても
よい。
【００２８】次に、図６に、本発明の第２実施例の構成
図を示す。本実施例はＣＲＣ演算回路の入力データ（パ
ラメータ）についてのものである。図６において、ＤＳ
Ｐ２１で例えばＣＥＬＰ（Ｃｏｄｅ−Ｅｘｃｉｔａｔｉ
ｏｎ Ｌｉｎｅａｒ Ｐｒｅｄｉｃｔｉｖｅ Ｃｏｄｉ
ｎｇ：最適な駆動音源信号系列を探索して符号化）系の
音声符号器におけるＬＰＣ（Ｌｉｎｅａｒ Ｐｒｅｄｉ
ｃｔｉｖｅ Ｃｏｄｉｎｇ：線型予測符号化）合成フィ
ルタ４１よりＣＲＣ演算回路２６に入力データを入力さ
せるようにしたものである。
図を示す。本実施例はＣＲＣ演算回路の入力データ（パ
ラメータ）についてのものである。図６において、ＤＳ
Ｐ２１で例えばＣＥＬＰ（Ｃｏｄｅ−Ｅｘｃｉｔａｔｉ
ｏｎ Ｌｉｎｅａｒ Ｐｒｅｄｉｃｔｉｖｅ Ｃｏｄｉ
ｎｇ：最適な駆動音源信号系列を探索して符号化）系の
音声符号器におけるＬＰＣ（Ｌｉｎｅａｒ Ｐｒｅｄｉ
ｃｔｉｖｅ Ｃｏｄｉｎｇ：線型予測符号化）合成フィ
ルタ４１よりＣＲＣ演算回路２６に入力データを入力さ
せるようにしたものである。
【００２９】図６に示すＬＰＣ合成フィルタ４１は、入
力データが減算器４２に入力されるもので、減算器４２
の他の入力と出力との間で、１０段の遅延素子４３1 〜
４３ 10の出力に線型予測計数α１〜α１０の重み付けを
行う乗算器４４1 〜４４10と、各乗算器４４1 〜４４10
の出力を加算していく加算器４５1 〜４５9 とが接続さ
れ、加算器４５1 の出力が減算器４２に入力される構成
である。
力データが減算器４２に入力されるもので、減算器４２
の他の入力と出力との間で、１０段の遅延素子４３1 〜
４３ 10の出力に線型予測計数α１〜α１０の重み付けを
行う乗算器４４1 〜４４10と、各乗算器４４1 〜４４10
の出力を加算していく加算器４５1 〜４５9 とが接続さ
れ、加算器４５1 の出力が減算器４２に入力される構成
である。
【００３０】各遅延素子４３1 〜４３10のタップ・デー
タをｔａｐ1 〜ｔａｐ10で表わすとすると、このタップ
・データｔａｐ1 〜ｔａｐ10が入力データとしてＣＲＣ
演算回路２６に入力させたものである。因みに、音声符
号器におけるＬＰＣ合成フィルタ４１は、音声を１０次
の全極型フィルタで近似させるもので、音声波形のデー
タ値から線型予測して乗算器４４1 〜４４10のフィルタ
計数α１〜α１０を求めるものである。
タをｔａｐ1 〜ｔａｐ10で表わすとすると、このタップ
・データｔａｐ1 〜ｔａｐ10が入力データとしてＣＲＣ
演算回路２６に入力させたものである。因みに、音声符
号器におけるＬＰＣ合成フィルタ４１は、音声を１０次
の全極型フィルタで近似させるもので、音声波形のデー
タ値から線型予測して乗算器４４1 〜４４10のフィルタ
計数α１〜α１０を求めるものである。
【００３１】すなわち、ＣＲＣ演算回路２６に、本体プ
ログラムの実行前後にタップ・データｔａｐ1 〜ｔａｐ
10を入力してその第１及び第２の演算結果でプログラム
の暴走を監視するものである。ここで、図７に、第２実
施例の他の入力順序列の説明図を示す。図７は、図６に
示すＣＲＣ演算回路２６にフィルタ係数α１〜α１０と
タップ・データｔａｐ 1 〜ｔａｐ10との両方を順次入力
データとする例を示したものである。その場合に係数と
データを１６ビットで表現し、最上位ビットＭＳＢから
最下位ビットＬＳＢの順序列で入力する。
ログラムの実行前後にタップ・データｔａｐ1 〜ｔａｐ
10を入力してその第１及び第２の演算結果でプログラム
の暴走を監視するものである。ここで、図７に、第２実
施例の他の入力順序列の説明図を示す。図７は、図６に
示すＣＲＣ演算回路２６にフィルタ係数α１〜α１０と
タップ・データｔａｐ 1 〜ｔａｐ10との両方を順次入力
データとする例を示したものである。その場合に係数と
データを１６ビットで表現し、最上位ビットＭＳＢから
最下位ビットＬＳＢの順序列で入力する。
【００３２】これによれば、当該フィルタ係数とタップ
・データとを入力データとすることで、時変であるフィ
ルタ係数が破壊されてもフィルタの安定性を図ることが
できるものである。なお、フィルタ係数及びタップ・デ
ータを高次から低次へ、またＬＳＢからＭＳＢへの順序
列でＣＲＣ演算回路２６に入力してもよい。
・データとを入力データとすることで、時変であるフィ
ルタ係数が破壊されてもフィルタの安定性を図ることが
できるものである。なお、フィルタ係数及びタップ・デ
ータを高次から低次へ、またＬＳＢからＭＳＢへの順序
列でＣＲＣ演算回路２６に入力してもよい。
【００３３】このように、ＤＳＰ２１により処理の中で
も特に音声符号器においてプログラムが暴走した場合
に、視覚上悪影響を及ぼすパラメータとして入力信号の
信号電力や振幅あるいは残差信号の振幅があるが、これ
らのパラメータをＣＲＣ演算回路２６の入力データとす
ることにより少ない入力データで演算処理量が少なくな
り、効果的なプログラム暴走を監視することができるも
のである。
も特に音声符号器においてプログラムが暴走した場合
に、視覚上悪影響を及ぼすパラメータとして入力信号の
信号電力や振幅あるいは残差信号の振幅があるが、これ
らのパラメータをＣＲＣ演算回路２６の入力データとす
ることにより少ない入力データで演算処理量が少なくな
り、効果的なプログラム暴走を監視することができるも
のである。
【００３４】次に、図８に、本発明の第３実施例の説明
図を示す。本実施例は第２実施例と同様にＣＲＣ演算回
路（２６）に入力するデータ（パラメータ）について示
したものである。すなわち、ＤＳＰ（２１）でフレーム
処理のプログラム制御を行う場合に、ＤＳＰには図８
（Ａ）に示すフレーム信号が入来する。このフレーム信
号の数（フレーム数）のうち、図８（Ｂ）に示すように
現フレーム（図８（Ａ）ではＦ４）の過去数フレームの
連続したフレーム数Ｆ４，Ｆ３，Ｆ２の４ビットの２値
データを入力データとしてＣＲＣ演算回路（２６）に入
力させるものである。
図を示す。本実施例は第２実施例と同様にＣＲＣ演算回
路（２６）に入力するデータ（パラメータ）について示
したものである。すなわち、ＤＳＰ（２１）でフレーム
処理のプログラム制御を行う場合に、ＤＳＰには図８
（Ａ）に示すフレーム信号が入来する。このフレーム信
号の数（フレーム数）のうち、図８（Ｂ）に示すように
現フレーム（図８（Ａ）ではＦ４）の過去数フレームの
連続したフレーム数Ｆ４，Ｆ３，Ｆ２の４ビットの２値
データを入力データとしてＣＲＣ演算回路（２６）に入
力させるものである。
【００３５】なお、過去数フレームを連続でなく、離散
したものを選択したフレーム数であってもよい。続い
て、図９に、第３実施例の他の実施例の説明図を示す。
図９（Ａ）〜（Ｃ）において、ＤＳＰ（２１）がフレー
ム処理する場合に入来する一のフレーム信号（図９
（Ａ））を４つのサブフレームＳＢ１〜ＳＢ４に分割し
て（図９（Ｂ））、各サブフレームＳＢ１〜ＳＢ４ごと
に処理を行うモジュールで本体プログラムが構成され
る。
したものを選択したフレーム数であってもよい。続い
て、図９に、第３実施例の他の実施例の説明図を示す。
図９（Ａ）〜（Ｃ）において、ＤＳＰ（２１）がフレー
ム処理する場合に入来する一のフレーム信号（図９
（Ａ））を４つのサブフレームＳＢ１〜ＳＢ４に分割し
て（図９（Ｂ））、各サブフレームＳＢ１〜ＳＢ４ごと
に処理を行うモジュールで本体プログラムが構成され
る。
【００３６】すなわち、ＤＳＰ（２１）における内部処
理は、図９（Ｃ）に示すように一のフレーム信号内でフ
レーム処理、サブフレーム処理ＳＢ１〜ＳＢ４の処理が
行われる。この実施例は、ＣＲＣ演算回路２６の演算を
行うタイミングの基準とするものである。
理は、図９（Ｃ）に示すように一のフレーム信号内でフ
レーム処理、サブフレーム処理ＳＢ１〜ＳＢ４の処理が
行われる。この実施例は、ＣＲＣ演算回路２６の演算を
行うタイミングの基準とするものである。
【００３７】そこで、図１０に、図９の動作フローチャ
ートを示す。図１０において、まず初期化が行われた後
（Ｓ３１）、ＣＲＣ演算回路（２６）により例えば入力
データをフィルタ係数α１〜α１０として演算が行われ
て第１の演算結果がメモリ（２４）に格納される（Ｓ３
２）。続いて、フレーム処理が行われると、その際に同
じ入力データ（フィルタ係数α１〜α１０）で演算を行
い、第２の演算結果がメモリ（２４）に格納させる（Ｓ
３３）。
ートを示す。図１０において、まず初期化が行われた後
（Ｓ３１）、ＣＲＣ演算回路（２６）により例えば入力
データをフィルタ係数α１〜α１０として演算が行われ
て第１の演算結果がメモリ（２４）に格納される（Ｓ３
２）。続いて、フレーム処理が行われると、その際に同
じ入力データ（フィルタ係数α１〜α１０）で演算を行
い、第２の演算結果がメモリ（２４）に格納させる（Ｓ
３３）。
【００３８】そして、第１及び第２の演算結果を比較し
（Ｓ３４）、不一致のときにはプログラム暴走として初
期化（Ｓ３１）を行う。また一致するときにはプログラ
ムは正常として本体プログラムによるサブフレームＳＢ
１の処理が行われ、この際にＣＲＣ演算回路（２６）に
よる演算が行われて第２の演算結果が得られ格納される
（Ｓ３５）。
（Ｓ３４）、不一致のときにはプログラム暴走として初
期化（Ｓ３１）を行う。また一致するときにはプログラ
ムは正常として本体プログラムによるサブフレームＳＢ
１の処理が行われ、この際にＣＲＣ演算回路（２６）に
よる演算が行われて第２の演算結果が得られ格納される
（Ｓ３５）。
【００３９】この第２の演算結果と上述の第１の演算結
果とを判断（Ｓ３６）し、不一致のときには初期化（Ｓ
３１）する。一致するときにはサブフレームＳＢ２の処
理が行われ、この際にＣＲＣ演算回路（２６）の演算で
第２の演算結果が得られ格納される（Ｓ３７）。同様に
第１の演算結果と当該第２の演算結果とを比較し（Ｓ３
８）、不一致のときには初期化（Ｓ３１）して一致する
ときにはサブフレームＳＢ３の処理に移行される。
果とを判断（Ｓ３６）し、不一致のときには初期化（Ｓ
３１）する。一致するときにはサブフレームＳＢ２の処
理が行われ、この際にＣＲＣ演算回路（２６）の演算で
第２の演算結果が得られ格納される（Ｓ３７）。同様に
第１の演算結果と当該第２の演算結果とを比較し（Ｓ３
８）、不一致のときには初期化（Ｓ３１）して一致する
ときにはサブフレームＳＢ３の処理に移行される。
【００４０】サブフレームＳＢ３の処理の際にもＣＲＣ
演算回路（２６）の演算が行われてサブフレームＳＢ３
における第２の演算結果が得られ、格納される（Ｓ３
９）。そして、第１及び第２の演算結果を比較し（Ｓ４
０）、不一致のときに初期化（Ｓ３１）し、一致すると
きにサブフレームＳＢ４の処理に移行する。サブフレー
ムＳＢ４の処理の際にＣＲＣ演算回路（２６）の演算が
行われてサブフレームＳＢ４における第２の演算結果が
得られ、格納される（Ｓ４１）。そして、第１及び第２
の演算結果の比較（Ｓ４２）の結果が不一致のときには
初期化（Ｓ３１）し、一致するときには、ＣＲＣ演算回
路（２６）に入力されるデータの更新が行われて第１の
演算結果を得るための処理（Ｓ３２）より繰り返される
ものである。
演算回路（２６）の演算が行われてサブフレームＳＢ３
における第２の演算結果が得られ、格納される（Ｓ３
９）。そして、第１及び第２の演算結果を比較し（Ｓ４
０）、不一致のときに初期化（Ｓ３１）し、一致すると
きにサブフレームＳＢ４の処理に移行する。サブフレー
ムＳＢ４の処理の際にＣＲＣ演算回路（２６）の演算が
行われてサブフレームＳＢ４における第２の演算結果が
得られ、格納される（Ｓ４１）。そして、第１及び第２
の演算結果の比較（Ｓ４２）の結果が不一致のときには
初期化（Ｓ３１）し、一致するときには、ＣＲＣ演算回
路（２６）に入力されるデータの更新が行われて第１の
演算結果を得るための処理（Ｓ３２）より繰り返される
ものである。
【００４１】このように、各サブフレームＳＢ１〜ＳＢ
４においても暴走監視が行われることから、プログラム
暴走時に暴走している時間を極力短縮させることができ
る。例えばプログラム暴走時に音声符号器で異音が発せ
られる場合には、その時間を短縮させることができるも
のである。次に、図１１に、本発明の第４実施例の構成
図を示す。図１１に示すＤＳＰ２１は、プロセッサ演算
部本体２２において、バス２５にＡレジスタ５１及びＢ
レジスタ５２が接続されて、Ａレジスタ５１及びＢレジ
スタ５２の出力がマルチプライ（ＭＰＹ）５３に入力さ
れる。マルチプライ５３でＡレジスタ５１とＢレジスタ
５２が乗算されてＰレジスタ５４にラッチされＡＬＵ５
５に出力される。Ｐレジスタ５４はバス２５に接続され
ている。
４においても暴走監視が行われることから、プログラム
暴走時に暴走している時間を極力短縮させることができ
る。例えばプログラム暴走時に音声符号器で異音が発せ
られる場合には、その時間を短縮させることができるも
のである。次に、図１１に、本発明の第４実施例の構成
図を示す。図１１に示すＤＳＰ２１は、プロセッサ演算
部本体２２において、バス２５にＡレジスタ５１及びＢ
レジスタ５２が接続されて、Ａレジスタ５１及びＢレジ
スタ５２の出力がマルチプライ（ＭＰＹ）５３に入力さ
れる。マルチプライ５３でＡレジスタ５１とＢレジスタ
５２が乗算されてＰレジスタ５４にラッチされＡＬＵ５
５に出力される。Ｐレジスタ５４はバス２５に接続され
ている。
【００４２】また、ＣＲＣ演算回路２６による演算結果
Ｇ（Ｘ）がバス２５を介してＣレジスタ５６にラッチさ
れ、ＡＬＵ５５に出力される。ＡＬＵ５５はＡレジスタ
５１とＣレジスタ５６からの出力に基づいて演算処理を
行う。また、バス２５には、２つのＲＡＭ（Ｒａｎｄｏ
ｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）５７，５８が接続さ
れる。このＲＡＭ５７，５８は、ＤＳＰ２１において積
和演算を効率的に行うために設けられたものである。
Ｇ（Ｘ）がバス２５を介してＣレジスタ５６にラッチさ
れ、ＡＬＵ５５に出力される。ＡＬＵ５５はＡレジスタ
５１とＣレジスタ５６からの出力に基づいて演算処理を
行う。また、バス２５には、２つのＲＡＭ（Ｒａｎｄｏ
ｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）５７，５８が接続さ
れる。このＲＡＭ５７，５８は、ＤＳＰ２１において積
和演算を効率的に行うために設けられたものである。
【００４３】このような構成が上述の本体ＡＬＵ部２３
となる。一方、ＣＲＣ演算回路２６にはメモリ部５９が
設けられ、メモリ部５９はバス２５に接続される。ま
た、各遅延回路３２1 〜３２4 の出力Ｇ（Ｘ）は、上述
のようにバス２５に接続される。そこで、図１２に、第
４実施例の動作タイミングの説明図を示す。図１２
（Ａ）はプロセッサ演算部本体２２の演算を示してお
り、図１２（Ｂ）はＣＲＣ演算回路２６の動作を示して
いる。
となる。一方、ＣＲＣ演算回路２６にはメモリ部５９が
設けられ、メモリ部５９はバス２５に接続される。ま
た、各遅延回路３２1 〜３２4 の出力Ｇ（Ｘ）は、上述
のようにバス２５に接続される。そこで、図１２に、第
４実施例の動作タイミングの説明図を示す。図１２
（Ａ）はプロセッサ演算部本体２２の演算を示してお
り、図１２（Ｂ）はＣＲＣ演算回路２６の動作を示して
いる。
【００４４】図１２（Ａ），（Ｂ）において、まず初期
化された後、メモリ部５９に入力データがＰレジスタ５
４より書き込まれる。このときのＣＲＣ演算回路２６は
アイドル状態である。そこで、プログラム本体が実行さ
れるとＣＲＣ演算回路２６で演算が行われ、第１の演算
結果がＲＡＭ５７に格納される。
化された後、メモリ部５９に入力データがＰレジスタ５
４より書き込まれる。このときのＣＲＣ演算回路２６は
アイドル状態である。そこで、プログラム本体が実行さ
れるとＣＲＣ演算回路２６で演算が行われ、第１の演算
結果がＲＡＭ５７に格納される。
【００４５】続いて、メモリ部５９に上述と同様の入力
データが書き込まれ、その後プログラム本体が実行され
る。このとき、ＣＲＣ演算回路２６で演算が行われ、プ
ログラム本体の実行が終了した後に第２の演算結果とし
てＲＡＭ５８に格納される。そして、ＲＡＭ５７，５８
より第１及び第２の演算結果が読み出され、ＡＬＵ５５
において比較される。比較結果が不一致のときにプログ
ラム暴走と判断されて初期化される。
データが書き込まれ、その後プログラム本体が実行され
る。このとき、ＣＲＣ演算回路２６で演算が行われ、プ
ログラム本体の実行が終了した後に第２の演算結果とし
てＲＡＭ５８に格納される。そして、ＲＡＭ５７，５８
より第１及び第２の演算結果が読み出され、ＡＬＵ５５
において比較される。比較結果が不一致のときにプログ
ラム暴走と判断されて初期化される。
【００４６】なお、比較結果が一致してプログラムが正
常のときには次のプログラム処理に移動して繰り返され
る。これにより、本来行われるプログラム実行を行うパ
フォーマンスを低下させずにプログラムの暴走監視を行
うことができるものである。次に、図１３に、第４実施
例の他の実施例の構成図を示す。図１３は、ＲＡＭ５
７，５８にＣＲＣ演算を行うための入力データを別々に
記憶させており、ＣＲＣ演算処理時にそれぞれのデータ
をメモリ領域５９ａ，５９ｂに分割したメモリ部５９に
入力データをそれぞれ書き込まれる構成である。この場
合、ＥＯＲ３１ 1 への入力は、メモリ領域５９ａ，５９
ｂの何れか又は両方より読み出されるもので、他の構成
及び動作は図１１及び図１２と同様である。
常のときには次のプログラム処理に移動して繰り返され
る。これにより、本来行われるプログラム実行を行うパ
フォーマンスを低下させずにプログラムの暴走監視を行
うことができるものである。次に、図１３に、第４実施
例の他の実施例の構成図を示す。図１３は、ＲＡＭ５
７，５８にＣＲＣ演算を行うための入力データを別々に
記憶させており、ＣＲＣ演算処理時にそれぞれのデータ
をメモリ領域５９ａ，５９ｂに分割したメモリ部５９に
入力データをそれぞれ書き込まれる構成である。この場
合、ＥＯＲ３１ 1 への入力は、メモリ領域５９ａ，５９
ｂの何れか又は両方より読み出されるもので、他の構成
及び動作は図１１及び図１２と同様である。
【００４７】これによれば、ＲＡＭ５７，５８に記憶さ
れている入力データのうち、何れかのデータが破壊され
た場合に、何れかであるかを容易に検出することができ
るものである。
れている入力データのうち、何れかのデータが破壊され
た場合に、何れかであるかを容易に検出することができ
るものである。
【００４８】
【発明の効果】以上のように請求項１，２，７の発明に
よれば、所定のパラメータで巡回符号の演算を行うに際
してプログラム実行前後に行って第１と第２の演算結果
を得て格納し、当該第１と第２の演算結果を比較して不
一致でプログラム暴走と判断し、一致でプログラム正常
と判断することにより、外部回路を用いることなく小型
化を図ってプログラム暴走を監視することができる。
よれば、所定のパラメータで巡回符号の演算を行うに際
してプログラム実行前後に行って第１と第２の演算結果
を得て格納し、当該第１と第２の演算結果を比較して不
一致でプログラム暴走と判断し、一致でプログラム正常
と判断することにより、外部回路を用いることなく小型
化を図ってプログラム暴走を監視することができる。
【００４９】請求項３又は６の発明によれば、巡回符号
の演算をプログラムを構成するモジュール内、又はフレ
ーム分割した部分ごとに行うことにより、プログラム暴
走の時間を短縮させることができる。請求項４又は５の
発明によれば、巡回符号の演算を行うパラメータとし
て、ディジタルフィルタのデータ及び係数、又はフレー
ム処理時のフレーム数を用いることにより、フィルタリ
ング又はフレーム処理においても小規模構成でプログラ
ム暴走を監視することができる。
の演算をプログラムを構成するモジュール内、又はフレ
ーム分割した部分ごとに行うことにより、プログラム暴
走の時間を短縮させることができる。請求項４又は５の
発明によれば、巡回符号の演算を行うパラメータとし
て、ディジタルフィルタのデータ及び係数、又はフレー
ム処理時のフレーム数を用いることにより、フィルタリ
ング又はフレーム処理においても小規模構成でプログラ
ム暴走を監視することができる。
【００５０】請求項８の発明によれば、巡回符号演算手
段を所定数の遅延回路及び論理回路の閉ループ回路で構
成することにより、小規模回路でプログラム暴走を監視
することができる。請求項９の発明によれば、巡回符号
演算手段がパラメータを記憶させる所定数メモリ部を備
えることにより、本来の処理を行うためのパフォーマン
スの低下を防止し、一のメモリ値の破壊を容易に検出可
能にプログラム暴走を監視することができる。
段を所定数の遅延回路及び論理回路の閉ループ回路で構
成することにより、小規模回路でプログラム暴走を監視
することができる。請求項９の発明によれば、巡回符号
演算手段がパラメータを記憶させる所定数メモリ部を備
えることにより、本来の処理を行うためのパフォーマン
スの低下を防止し、一のメモリ値の破壊を容易に検出可
能にプログラム暴走を監視することができる。
【図１】本発明の原理説明図である。
【図２】本発明の第１実施例の構成図である。
【図３】第１実施例の動作フローチャートである。
【図４】本発明の第１実施例の他の実施例の構成図であ
る。
る。
【図５】図４の動作フローチャートである。
【図６】本発明の第２実施例の構成図である。
【図７】第２実施例の他の入力順序列の説明図である。
【図８】本発明の第３実施例の説明図である。
【図９】第３実施例の他の実施例の説明図である。
【図１０】図９の動作フローチャートである。
【図１１】本発明の第４実施例の構成図である。
【図１２】第４実施例の動作タイミングの説明図であ
る。
る。
【図１３】第４実施例の他の実施例の構成図である。
【図１４】従来のプログラムの暴走監視の説明図であ
る。
る。
２１ ＤＳＰ ２２ プロセッサ演算部本体 ２３ 本体ＡＬＵ部 ２４ メモリ ２５ バス ２６ ＣＲＣ演算回路 ３１1 〜３１3 ＥＯＲ ３２1 〜３２4 遅延回路 ３３1 〜３３4 演算基本部 ４１ ＬＰＣ合成フィルタ ４２ 減算器 ４３1 〜４３10 遅延素子 ４４1 〜４４10 乗算器 ４５1 〜４５9 加算器 ５５ ＡＬＵ ５７，５８ ＲＡＭ ５９ メモリ部
Claims (9)
- 【請求項１】 プログラム制御により入来する信号のデ
ータの所定の処理を行うプロセッサの制御方法におい
て、 所定のパラメータにより巡回符号の演算を行う工程と、 該演算による第１の演算結果を格納する工程と、 所定のプログラム実行の際に、前記パラメータにより巡
回符号の演算を行う工程と、 該演算による第２の演算結果を格納する工程と、 格納した第１の演算結果と第２の演算結果とを比較し、
不一致でプログラム暴走と判断し、一致でプログラム正
常と判断する工程と、 を含むことを特徴とするプロセッサの制御方法。 - 【請求項２】 請求項１記載のパラメータは、予め設定
され、又は前記データより抽出されることを特徴とする
プロセッサの制御方法。 - 【請求項３】 請求項１又は２記載のプログラムが所定
数のモジュールで構成され、該モジュール内で前記パラ
メータによる巡回符号の演算を行って前記第２の演算結
果を得ることを特徴とするプロセッサの制御方法。 - 【請求項４】 請求項１又は２記載のプログラム制御で
デジタルフィルタを実行させる場合に、フィルタリング
時に使用されるデータ及び係数の少なくとも一方を前記
パラメータとして前記巡回符号の演算を行って前記第１
及び第２の演算結果を得ることを特徴とするプロセッサ
の制御方法。 - 【請求項５】 請求項１又は２記載のプログラム制御で
前記データをフレーム処理する場合に、過去数フレーム
の選択されたフレーム数を前記パラメータとして前記巡
回符号の演算を行って前記第１及び第２の演算結果を得
ることを特徴とするプロセッサの制御方法。 - 【請求項６】 請求項１又は２記載のプログラム制御で
前記データをフレーム処理する場合に、所定のフレーム
を分割し、該分割した部分ごとに前記パラメータにより
前記巡回符号の演算を行って前記第１及び第２の演算結
果を得ることを特徴とするプロセッサの制御方法。 - 【請求項７】 プログラム制御により入来する信号のデ
ータの所定の処理を行うプロセッサのプログラム監視装
置において、 予め設定され又は前記データより抽出されたパラメータ
により巡回符号の演算を行うものであって、少なくとも
所定処理の初期時と所定プログラム実行時に該パラメー
タに基づいて演算を行い、第１及び第２の演算結果を得
る巡回符号演算手段と、 該第１及び第２の演算結果を格納する格納手段と、 該格納手段より該第１及び第２の演算結果を読み出して
比較を行い、不一致でプログラム暴走と判断し、一致で
プログラム正常と判断する比較判断手段と、 を有することを特徴とするプロセッサのプログラム監視
装置。 - 【請求項８】 請求項７記載の巡回符号演算手段は、所
定数の遅延回路及び論理回路の閉ループ回路より構成さ
れることを特徴とするプロセッサのプログラム監視装
置。 - 【請求項９】 請求項７又は８記載の巡回符号演算手段
は、前記パラメータを記憶するメモリ部を備えることを
特徴とするプロセッサのプログラム監視装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6252408A JPH08115230A (ja) | 1994-10-18 | 1994-10-18 | プロセッサの制御方法及びプログラム監視装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6252408A JPH08115230A (ja) | 1994-10-18 | 1994-10-18 | プロセッサの制御方法及びプログラム監視装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08115230A true JPH08115230A (ja) | 1996-05-07 |
Family
ID=17236934
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6252408A Withdrawn JPH08115230A (ja) | 1994-10-18 | 1994-10-18 | プロセッサの制御方法及びプログラム監視装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08115230A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6282691B1 (en) | 1997-10-03 | 2001-08-28 | Nec Corporation | CRC coding system and CRC coding method |
| JP2002527820A (ja) * | 1998-10-12 | 2002-08-27 | センタ・ナショナル・デチュード・スパティアレ | 過渡エラー制約を受ける電子システムのための処理手順およびメモリアクセス監視装置 |
| JP2009093393A (ja) * | 2007-10-09 | 2009-04-30 | Nec Electronics Corp | データ処理装置及びデータ処理装置の自己診断方法 |
-
1994
- 1994-10-18 JP JP6252408A patent/JPH08115230A/ja not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6282691B1 (en) | 1997-10-03 | 2001-08-28 | Nec Corporation | CRC coding system and CRC coding method |
| JP2002527820A (ja) * | 1998-10-12 | 2002-08-27 | センタ・ナショナル・デチュード・スパティアレ | 過渡エラー制約を受ける電子システムのための処理手順およびメモリアクセス監視装置 |
| JP2009093393A (ja) * | 2007-10-09 | 2009-04-30 | Nec Electronics Corp | データ処理装置及びデータ処理装置の自己診断方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20020115 |