JPH08107143A - Forming method of multilayered wiring layer - Google Patents
Forming method of multilayered wiring layerInfo
- Publication number
- JPH08107143A JPH08107143A JP23868394A JP23868394A JPH08107143A JP H08107143 A JPH08107143 A JP H08107143A JP 23868394 A JP23868394 A JP 23868394A JP 23868394 A JP23868394 A JP 23868394A JP H08107143 A JPH08107143 A JP H08107143A
- Authority
- JP
- Japan
- Prior art keywords
- wiring layer
- insulating film
- forming
- photoresist
- wiring
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は半導体装置の製造方法に
関するもので、特に多層配線技術に関わる。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device manufacturing method, and more particularly to a multi-layer wiring technique.
【０００２】[0002]
【従来の技術】従来技術を図６から図１１を用いて説明
する。これらの図は多層配線の形成方法を工程順に示し
たもので、各々配線層の断面を表している。2. Description of the Related Art A conventional technique will be described with reference to FIGS. These drawings show a method of forming a multilayer wiring in the order of steps, each showing a cross section of a wiring layer.
【０００３】図６はシリコン酸化膜２２を形成する工程
を示している。先ず、プラズマＣＶＤ法により第１の配
線層２１上にシリコン酸化膜２２を堆積し、次にその表
面をポリッシングし平坦化する。FIG. 6 shows a step of forming the silicon oxide film 22. First, the silicon oxide film 22 is deposited on the first wiring layer 21 by the plasma CVD method, and then the surface thereof is polished and planarized.
【０００４】図７はフォトレジスト２４を形成する工程
を示している。シリコン酸化膜２２上にレジストを塗布
した後、リソグラフィー法によってフォトレジスト２４
をパターニングする。FIG. 7 shows a step of forming the photoresist 24. After applying a resist on the silicon oxide film 22, a photoresist 24 is formed by a lithography method.
Pattern.
【０００５】図８は配線溝２５を形成する工程を示して
いる。フォトレジスト２４を用いてＲＩＥ法によりシリ
コン酸化膜２２の上部を除去し配線溝２５を形成する。
その後フォトレジスト２４を除去する。FIG. 8 shows a step of forming the wiring groove 25. The upper portion of the silicon oxide film 22 is removed by the RIE method using the photoresist 24 to form the wiring groove 25.
Then, the photoresist 24 is removed.
【０００６】図９はフォトレジスト２４を形成する工程
を示している。シリコン酸化膜２２上と配線溝２５の側
壁部およびその角部に、リソグラフィー法によってフォ
トレジスト２４をパターニングする。この時、フォトレ
ジスト２４は次工程で行うシリコン酸化膜２２のエッチ
ングのために、配線溝２５の底辺部分のシリコン酸化膜
２２を露出させる必要がある。ところが実際には図に示
すように、フォトレジスト２４はシリコン酸化膜２２を
完全に被覆している。FIG. 9 shows a step of forming the photoresist 24. A photoresist 24 is patterned on the silicon oxide film 22, the side wall of the wiring groove 25, and the corners thereof by a lithography method. At this time, the photoresist 24 needs to expose the silicon oxide film 22 at the bottom of the wiring groove 25 in order to etch the silicon oxide film 22 in the next step. However, actually, as shown in the figure, the photoresist 24 completely covers the silicon oxide film 22.
【０００７】図１０はコンタクトホール２６を形成する
工程を示している。前工程で形成した図示せぬフォトレ
ジストをマスクに、ＲＩＥ法によって第１の配線層２１
の表面が露出するまでシリコン酸化膜２２をエッチング
し、コンタクトホールを開口する。FIG. 10 shows a step of forming the contact hole 26. Using the photoresist (not shown) formed in the previous step as a mask, the first wiring layer 21 is formed by the RIE method.
The silicon oxide film 22 is etched until the surface of is exposed, and a contact hole is opened.
【０００８】図１１は第２の配線層２３を形成する工程
を示している。前工程でマスクとして用いた図示せぬフ
ォトレジストを除去した後、第１の配線層２１表面およ
び配線溝２５とコンタクトホール２６の内部に第２の配
線層２３を形成する。FIG. 11 shows a step of forming the second wiring layer 23. After removing the photoresist (not shown) used as a mask in the previous step, a second wiring layer 23 is formed on the surface of the first wiring layer 21 and inside the wiring groove 25 and the contact hole 26.
【０００９】図１２は第２の配線層２３の表面を平坦化
する工程を示している。第２の配線層２３が配線溝２５
とコンタクトホール２６にのみ残存形成するようポリッ
シングする。FIG. 12 shows a step of flattening the surface of the second wiring layer 23. The second wiring layer 23 is the wiring groove 25.
Then, polishing is performed so that only the contact hole 26 remains.
【００１０】以上の工程により多層配線層を形成する。
しかし従来の製造方法では、配線溝２５内にフォトレジ
スト２４を形成するため（図９参照）、その厚さは配線
溝２５内とシリコン酸化膜２２上とで異なり、特に配線
溝２５内に形成されるフォトレジスト２５の形状を制御
するのは非常に困難である。その結果、コンタクトホー
ル２６が第１の配線層２１まで貫通せず、第１の配線層
２１と第２の配線層２３が電気的に絶縁状態となる。ま
た、従来の方法で形成した多層配線に導通試験を行う
と、１００個のコンタクトホール中５０個に未開口が確
認された。従って従来例では歩留まりは５０％と非常に
低い。A multilayer wiring layer is formed by the above steps.
However, in the conventional manufacturing method, since the photoresist 24 is formed in the wiring groove 25 (see FIG. 9), the thickness thereof is different between the wiring groove 25 and the silicon oxide film 22, and particularly in the wiring groove 25. It is very difficult to control the shape of the photoresist 25 to be removed. As a result, the contact hole 26 does not penetrate to the first wiring layer 21, and the first wiring layer 21 and the second wiring layer 23 are electrically insulated. In addition, when a continuity test was conducted on the multilayer wiring formed by the conventional method, it was confirmed that 50 of 100 contact holes were not opened. Therefore, in the conventional example, the yield is very low at 50%.
【００１１】[0011]
【発明が解決しようとする課題】上記のように従来の製
造方法では、配線溝にフォトレジストを形成した後コン
タクトホールを形成している。従来のリソグラフィー法
ではフォトレジストを配線溝の深さ方向に所定の形状で
形成するのは非常に困難で、実際には配線溝低面を覆う
ようにフォトレジストが形成されてしまう。その結果、
配線層間を電気的に導通させることが困難となり歩留ま
りも非常に低い。本発明は上記欠点を除去し、配線溝と
コンタクトホールを同時に形成でき、配線層間を電気的
に導通し、かつ歩留まりの高い多層配線の形成方法を提
供することを目的とする。As described above, in the conventional manufacturing method, the contact hole is formed after the photoresist is formed in the wiring groove. It is very difficult to form a photoresist in a predetermined shape in the depth direction of the wiring groove by the conventional lithography method, and the photoresist is actually formed so as to cover the lower surface of the wiring groove. as a result,
It becomes difficult to electrically connect the wiring layers, and the yield is very low. SUMMARY OF THE INVENTION It is an object of the present invention to eliminate the above-mentioned drawbacks and to provide a method for forming a multi-layer wiring, which can form a wiring groove and a contact hole at the same time, electrically connect the wiring layers, and have a high yield.
【００１２】[0012]
【課題を解決するための手段】上記目的を達成するため
に、本発明では、第１の配線層上に絶縁膜を形成する工
程と、前記絶縁膜上にフォトレジストパターンを形成す
るにあたり、前記絶縁膜が露出する部分に面する前記フ
ォトレジストパターンの開口部の幅を、前記絶縁膜の露
出面に近づくにつれ狭く形成する工程と、前記フォトレ
ジストパターンをマスクに前記絶縁膜をエッチングし、
前記第１の配線層を露出させ、かつ前記第１の配線層が
露出する部分に面する前記絶縁膜の開口部の幅を、前記
第１の配線層の露出面に近づくにつれ狭く形成する工程
と、前記第１の配線層の露出面上および前記絶縁膜上に
第２の配線層を形成する工程と、前記絶縁膜上面の所定
箇所が露出するよう前記第２の配線層を除去し、その際
前記第１の配線層上に第２の配線層が残存していること
を特徴とする多層配線層の形成方法を提供する。In order to achieve the above object, in the present invention, the step of forming an insulating film on the first wiring layer and the step of forming a photoresist pattern on the insulating film are A step of forming the width of the opening of the photoresist pattern facing the exposed portion of the insulating film as it approaches the exposed surface of the insulating film, and etching the insulating film using the photoresist pattern as a mask,
A step of exposing the first wiring layer, and forming a width of an opening of the insulating film facing a portion where the first wiring layer is exposed to be narrower toward an exposed surface of the first wiring layer. And a step of forming a second wiring layer on the exposed surface of the first wiring layer and on the insulating film, and removing the second wiring layer so that a predetermined portion of the upper surface of the insulating film is exposed, At this time, there is provided a method for forming a multilayer wiring layer, characterized in that the second wiring layer remains on the first wiring layer.
【００１３】[0013]
【作用】本発明は、第１の配線層上に第２の配線層を形
成するにあたり、第２の配線層を形成するための開口部
を、絶縁膜を１回だけエッチングすることにより形成さ
せるというものである。多層配線層を形成する場合、開
口部の幅は第１の配線層に近づくにつれて狭く形成しな
ければならないが、従来方法だと開口部の幅が狭くなる
時点で再度エッチングを行わなければならず、複数回の
エッチングを必要としていた。一方、本発明は必要とな
る開口部の形状に合わせたフォトレジストパターンを予
め絶縁膜上に形成し、このフォトレジストパターンを用
いて絶縁膜をエッチングし開口部を形成するので、容易
にかつ完全な開口部を形成することができる。その結
果、上記配線間を電気的に導通させ、工程数が削減でき
る多層配線層の形成方法を提供できる。According to the present invention, when forming the second wiring layer on the first wiring layer, the opening for forming the second wiring layer is formed by etching the insulating film only once. That is. When forming a multi-layered wiring layer, the width of the opening must be made narrower as it approaches the first wiring layer, but with the conventional method, etching must be performed again when the width of the opening becomes narrower. , Required multiple etchings. On the other hand, according to the present invention, a photoresist pattern matching the required shape of the opening is formed on the insulating film in advance, and the insulating film is etched using the photoresist pattern to form the opening, so that the pattern can be easily and completely formed. A large opening can be formed. As a result, it is possible to provide a method for forming a multi-layer wiring layer in which the above wirings are electrically conducted and the number of steps can be reduced.
【００１４】[0014]
【実施例】本発明の多層配線層の形成方法の実施例を、
断面図を参照して説明する。図１はシリコン酸化膜１２
を形成する工程を示している。第１の配線層１１として
厚さ０．４μｍのＡｌを選び、この上に反応ガスとして
ＴＥＯＳとＯ2 を使用したプラズマＣＶＤ法によりシリ
コン酸化膜１２を堆積させる。EXAMPLES Examples of the method for forming a multilayer wiring layer of the present invention will be described.
Description will be made with reference to cross-sectional views. FIG. 1 shows a silicon oxide film 12
It shows a process of forming. Al having a thickness of 0.4 μm is selected as the first wiring layer 11, and a silicon oxide film 12 is deposited on the Al by a plasma CVD method using TEOS and O 2 as reaction gases.
【００１５】図２はフォトレジスト１４を形成する工程
を示している。所定箇所の光の透過量が異なる図示せぬ
マスクを用いて、ＰＥＰにより第１の配線層１１の表面
が後の工程で形成するコンタクトホールの直径幅だけ露
出するようフォトレジスト１４を階段状に形成する。FIG. 2 shows a step of forming the photoresist 14. Using a mask (not shown) having a different amount of light transmission at a predetermined location, the photoresist 14 is stepwise formed by PEP so that the surface of the first wiring layer 11 is exposed by the diameter width of a contact hole formed in a later step. Form.
【００１６】図３は配線溝１５とコンタクトホール１６
を同時に形成する工程を示している。フォトレジスト１
４をマスクとしてＲＩＥ法により、シリコン酸化膜１２
を第１の配線層１１の表面がコンタクトホール１６の直
径幅だけ露出するようエッチングする。この時、シリコ
ン酸化膜１２は階段形状となる。また、フォトレジスト
１４とシリコン酸化膜１２のエッチングレートから、フ
ォトレジスト１４とシリコン酸化膜１２の最適膜厚を設
定することができる。つまりエッチングレートの大きい
方の膜厚を大きくすると良い。FIG. 3 shows a wiring groove 15 and a contact hole 16.
The process for simultaneously forming is shown. Photoresist 1
Silicon oxide film 12 by RIE using 4 as a mask
Is etched so that the surface of the first wiring layer 11 is exposed by the diameter width of the contact hole 16. At this time, the silicon oxide film 12 has a stepped shape. Further, the optimum film thickness of the photoresist 14 and the silicon oxide film 12 can be set based on the etching rates of the photoresist 14 and the silicon oxide film 12. That is, it is advisable to increase the film thickness of the one with the higher etching rate.
【００１７】図４は第２の配線層１３を形成する工程を
示している。フォトレジスト１４を除去した後、第１の
配線層１１表面および配線溝１５とコンタクトホール１
６の内部に導電膜である第２の配線層１３を形成する。FIG. 4 shows a step of forming the second wiring layer 13. After removing the photoresist 14, the surface of the first wiring layer 11 and the wiring groove 15 and the contact hole 1
A second wiring layer 13, which is a conductive film, is formed inside 6.
【００１８】図５は第２の配線層１３の表面を平坦化す
る工程を示している。第２の配線層１３が配線溝１５と
コンタクトホール１６にのみ残存形成するようポリッシ
ングする。FIG. 5 shows a step of flattening the surface of the second wiring layer 13. Polishing is performed so that the second wiring layer 13 remains and is formed only in the wiring groove 15 and the contact hole 16.
【００１９】以上の工程により多層配線層を形成する
が、上記した第１の配線層および第２の配線層にはＡ
ｌ、Ｗ、Ｃｕの他、導電性の材料であれば何でもよい。
また、本発明により形成した多層配線に導通試験を行う
と、１００個のコンタクトホール中９５個に未開口が確
認された。従って歩留まりは９５％と非常に高い。A multi-layered wiring layer is formed by the above steps. A is formed on the first wiring layer and the second wiring layer described above.
In addition to l, W, and Cu, any conductive material may be used.
In addition, when a continuity test was conducted on the multilayer wiring formed according to the present invention, it was confirmed that 95 out of 100 contact holes were unopened. Therefore, the yield is as high as 95%.
【００２０】[0020]
【発明の効果】本発明を用いると、配線溝とコンタクト
ホールを同時に形成することができ、効果的な多層配線
の形成方法を提供することができる。According to the present invention, a wiring groove and a contact hole can be formed at the same time, and an effective method for forming a multilayer wiring can be provided.
【図１】本発明の実施例を示したシリコン酸化膜を形成
する工程断面図。FIG. 1 is a process sectional view of forming a silicon oxide film showing an embodiment of the present invention.
【図２】本発明の実施例を示したフォトレジストを形成
する工程断面図。FIG. 2 is a sectional view of a step of forming a photoresist showing an example of the present invention.
【図３】本発明の実施例を示した配線溝とコンタクトホ
ールを形成する工程断面図。FIG. 3 is a process cross-sectional view of forming a wiring groove and a contact hole according to an embodiment of the present invention.
【図４】本発明の実施例を示した第２の配線層を形成す
る工程断面図。FIG. 4 is a process sectional view of forming a second wiring layer showing an embodiment of the present invention.
【図５】本発明の実施例を示した第２の配線層表面を平
坦化する工程断面図。FIG. 5 is a sectional view of a step of flattening the surface of the second wiring layer showing the embodiment of the present invention.
【図６】従来例を示したシリコン酸化膜を形成する工程
断面図。FIG. 6 is a process sectional view of forming a silicon oxide film showing a conventional example.
【図７】従来例を示したフォトレジストを形成する工程
断面図。FIG. 7 is a process sectional view of forming a photoresist showing a conventional example.
【図８】従来例を示した配線溝を形成する工程断面図。FIG. 8 is a process sectional view of forming a wiring groove showing a conventional example.
【図９】従来例を示したフォトレジストを形成する工程
断面図。FIG. 9 is a process sectional view of forming a photoresist showing a conventional example.
【図１０】従来例を示したコンタクトホールを形成する
工程断面図。FIG. 10 is a process sectional view of forming a contact hole showing a conventional example.
【図１１】従来例を示した第２の配線層を形成する工程
断面図。FIG. 11 is a process cross-sectional view of forming a second wiring layer showing a conventional example.
【図１２】従来例を示した第２の配線層を平坦化する工
程断面図。FIG. 12 is a process sectional view showing a conventional example in which the second wiring layer is planarized.
１１、２１ 第１の配線層 １２、２２ シリコン酸化膜 １３、２３ 第２の配線層 １４、２４ フォトレジスト １５、２５ 配線溝 １６、２６ コンタクトホール 11, 21 First wiring layer 12, 22 Silicon oxide film 13, 23 Second wiring layer 14, 24 Photoresist 15, 25 Wiring groove 16, 26 Contact hole
Claims (3)
と、 前記絶縁膜上にフォトレジストパターンを形成するにあ
たり、前記絶縁膜が露出する部分に面する前記フォトレ
ジストパターンの開口部の幅を、前記絶縁膜の露出面に
近づくにつれ狭く形成する工程と、 前記フォトレジストパターンをマスクに前記絶縁膜をエ
ッチングし、前記第１の配線層を露出させ、かつ前記第
１の配線層が露出する部分に面する前記絶縁膜の開口部
の幅を、前記第１の配線層の露出面に近づくにつれ狭く
形成する工程と、 前記第１の配線層の露出面上および
前記絶縁膜上に第２の配線層を形成する工程と、 前記絶縁膜上面の所定箇所が露出するよう前記第２の配
線層を除去し、その際前記第１の配線層上に第２の配線
層が残存していることを特徴とする多層配線層の形成方
法。1. A step of forming an insulating film on a first wiring layer, and an opening of the photoresist pattern facing a portion where the insulating film is exposed in forming a photoresist pattern on the insulating film. The width of the insulating film is narrowed toward the exposed surface of the insulating film, and the insulating film is etched by using the photoresist pattern as a mask to expose the first wiring layer and the first wiring layer. Forming a width of the opening of the insulating film facing the exposed portion of the first wiring layer as it approaches the exposed surface of the first wiring layer, and the exposed surface of the first wiring layer and the insulating film. A step of forming a second wiring layer on the first wiring layer, and removing the second wiring layer so that a predetermined portion of the upper surface of the insulating film is exposed, while leaving the second wiring layer on the first wiring layer. Multilayer characterized by Method of forming a line layer.
及び前記絶縁膜の開口端部が階段形状となるように形成
することを特徴とする請求項１記載の多層配線層の形成
方法。2. The method for forming a multilayer wiring layer according to claim 1, wherein the opening end of the photoresist pattern and the opening end of the insulating film are formed in a stepped shape.
溝を有する開口部を介して接続する多層配線層の製造方
法において、 前記第１の配線層上に絶縁膜を形成する工程と、 前記絶縁膜上にフォトレジストを形成する工程と、 遮光領域と透明領域と、この透明領域よりも光の透過量
が少ない半透明領域とを備えたフォトマスクを用い、前
記透明領域が前記開口部に、前記半透明領域が前記第２
の配線層が形成される前記配線溝にあたるように、転写
により前記フォトレジストにパターニングする工程と、 前記絶縁膜と前記フォトレジストとを異方性エッチング
法で同時に加工する工程と、 前記開口部内部と前記絶縁膜上に前記第２の配線層を形
成する工程と、 前記第２の配線層を加工し前記開口部と前記配線溝にの
み前記第２の配線層を残す工程とを具備することを特徴
とする多層配線層の形成方法。3. A method for manufacturing a multilayer wiring layer, which comprises connecting a first wiring layer and a second wiring layer through an opening having a wiring groove, wherein an insulating film is formed on the first wiring layer. And a step of forming a photoresist on the insulating film, a light-shielding region, a transparent region, and a photomask having a semi-transparent region having a smaller amount of light transmission than the transparent region, and the transparent region Is in the opening, and the semitransparent region is the second
Patterning the photoresist by transfer so as to correspond to the wiring groove in which the wiring layer is formed; a step of simultaneously processing the insulating film and the photoresist by an anisotropic etching method; And a step of forming the second wiring layer on the insulating film, and a step of processing the second wiring layer to leave the second wiring layer only in the opening and the wiring groove. A method for forming a multilayer wiring layer, comprising:
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23868394A JPH08107143A (en) | 1994-10-03 | 1994-10-03 | Forming method of multilayered wiring layer |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23868394A JPH08107143A (en) | 1994-10-03 | 1994-10-03 | Forming method of multilayered wiring layer |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08107143A true JPH08107143A (en) | 1996-04-23 |
Family
ID=17033758
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23868394A Pending JPH08107143A (en) | 1994-10-03 | 1994-10-03 | Forming method of multilayered wiring layer |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08107143A (en) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH1064996A (en) * | 1996-07-13 | 1998-03-06 | Lg Semicon Co Ltd | Method for forming self-aligned metallic wire of semiconductor device |
| JPH10209161A (en) * | 1997-01-22 | 1998-08-07 | Lsi Logic Corp | Simplified hole connection method |
| JP2001057378A (en) * | 1999-06-28 | 2001-02-27 | Advantest Corp | Manufacture for contact structure |
| JP2005510064A (en) * | 2001-11-12 | 2005-04-14 | サムスン エレクトロニクス カンパニー リミテッド | Contact portion of semiconductor element and manufacturing method thereof, thin film transistor array substrate for liquid crystal display device including the same, and manufacturing method thereof |
| US7737445B2 (en) | 2001-11-12 | 2010-06-15 | Samsung Electronics Co., Ltd. | Contact portion of semiconductor device, and thin film transistor array panel for display device including the contact portion |
-
1994
- 1994-10-03 JP JP23868394A patent/JPH08107143A/en active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH1064996A (en) * | 1996-07-13 | 1998-03-06 | Lg Semicon Co Ltd | Method for forming self-aligned metallic wire of semiconductor device |
| DE19723062C2 (en) * | 1996-07-13 | 2003-04-30 | Lg Semicon Co Ltd | Method of forming self-aligned metal wiring for a semiconductor device |
| JPH10209161A (en) * | 1997-01-22 | 1998-08-07 | Lsi Logic Corp | Simplified hole connection method |
| JP2001057378A (en) * | 1999-06-28 | 2001-02-27 | Advantest Corp | Manufacture for contact structure |
| JP4678918B2 (en) * | 1999-06-28 | 2011-04-27 | 株式会社アドバンテスト | Contact card manufacturing method for probe card |
| JP2005510064A (en) * | 2001-11-12 | 2005-04-14 | サムスン エレクトロニクス カンパニー リミテッド | Contact portion of semiconductor element and manufacturing method thereof, thin film transistor array substrate for liquid crystal display device including the same, and manufacturing method thereof |
| US7737445B2 (en) | 2001-11-12 | 2010-06-15 | Samsung Electronics Co., Ltd. | Contact portion of semiconductor device, and thin film transistor array panel for display device including the contact portion |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6627557B2 (en) | Semiconductor device and method for manufacturing the same | |
| JPH09129733A (en) | Self-conformity metallurgy | |
| US6495452B1 (en) | Method to reduce capacitance for copper interconnect structures | |
| US6100158A (en) | Method of manufacturing an alignment mark with an etched back dielectric layer and a transparent dielectric layer and a device region on a higher plane with a wiring layer and an isolation region | |
| US5966632A (en) | Method of forming borderless metal to contact structure | |
| JPH08107143A (en) | Forming method of multilayered wiring layer | |
| US6017815A (en) | Method of fabricating a border-less via | |
| KR100532407B1 (en) | Method for fabricating a semiconductor device comprising lines of damascene structure | |
| KR0124638B1 (en) | Manufacturing method of multilayer lining for semiconductor device | |
| JPH08306780A (en) | Fabrication of semiconductor device | |
| KR100435262B1 (en) | Semiconductor device with multilayer metal line structure and manufacturing method thereof using spacers | |
| US6271118B1 (en) | Method of applying partial reverse mask | |
| KR100265991B1 (en) | Manufacture of semiconductor device | |
| KR100439477B1 (en) | Fabricating method of Tungsten plug in semiconductor device | |
| KR100379530B1 (en) | method for forming dual damascene of semiconductor device | |
| KR100279047B1 (en) | A fabricating method of contact hole of semiconductor device | |
| KR950000850B1 (en) | Fabricating method of semiconductor device | |
| KR100364808B1 (en) | Method for fabricating for semiconductor device using the dual damascene process | |
| KR100372817B1 (en) | method of contacting metal lines of semiconductor device | |
| JPH1027845A (en) | Manufacture of semiconductor device | |
| JPH0936222A (en) | Semiconductor device and its manufacture | |
| JPH065714A (en) | Multilayer interconnection structure and its manufacture | |
| JPH05206283A (en) | Manufacturing method of semiconductor device | |
| JPH07297278A (en) | Wiring and its manufacturing method | |
| JPH0846033A (en) | Formation of multilayer wiring layer |