JPH0810551B2 - Semiconductor device - Google Patents
Semiconductor deviceInfo
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- JPH0810551B2 JPH0810551B2 JP61286610A JP28661086A JPH0810551B2 JP H0810551 B2 JPH0810551 B2 JP H0810551B2 JP 61286610 A JP61286610 A JP 61286610A JP 28661086 A JP28661086 A JP 28661086A JP H0810551 B2 JPH0810551 B2 JP H0810551B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体装置に係り、特に過渡の電流の抑制あ
るいはパルス電圧の振幅の抑制に好適な回路に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device, and more particularly to a circuit suitable for suppressing a transient current or suppressing a pulse voltage amplitude.
従来、大きな負荷容量を高速に充放電する場合、その
過渡電流が過大になることが問題視されていた。たとえ
ばダイナミック型のメモリセルを用いダイナミック型ラ
ンダムアクセスメモリ（以下DRAM）に於いて、多数のデ
ータ線を一度に充放電する際の過大な過渡電流が問題と
なっており、このために1986年，固体素子コンファラン
スダイジェスト,pp.307〜310,図１に示されるような電
圧リミッタ回路方式が提案されている。Conventionally, when charging and discharging a large load capacity at high speed, it has been considered a problem that the transient current becomes excessive. For example, in a dynamic random access memory (DRAM) using a dynamic memory cell, an excessive transient current when charging / discharging a large number of data lines at once is a problem. A solid-state device conference digest, pp.307-310, a voltage limiter circuit system as shown in FIG. 1 has been proposed.
しかしこの方式は外部電源電圧をチップ内で降下させ
た内部電源電圧を用いてデータ線を充電しているため、
電源電圧を実効的に下げたことによる低電流化を実現し
ているのみで充電は野放し状態であった。However, this method charges the data line using the internal power supply voltage that drops the external power supply voltage in the chip,
Only by realizing a low current by effectively lowering the power supply voltage, charging was in an open state.
また製造ばらつきによるMOSトランジスタのゲート長
あるいはしきい値電圧のばらつきなどによるトランジス
タの負荷駆動能力の変動に対応して変る充電過渡電流も
積極的に制御していないために、低電流化にも限度があ
った。In addition, the charging transient current, which changes in response to changes in the load driving capacity of the transistor due to variations in the gate length or threshold voltage of MOS transistors due to manufacturing variations, is not actively controlled, so there is a limit to lowering the current. was there.
本発明の目的は、負荷容量の充放電を、予め定められ
た任意の定電流で行い、製造ばらつきなどに依存しない
低過渡電流化を実現する半導体装置を提供することにあ
る。また電圧リミッタ回路方式と組み合せることによっ
て低過渡電流で低消費電力の半導体装置を提供すること
にある。An object of the present invention is to provide a semiconductor device that realizes a low transient current that does not depend on manufacturing variations, etc. by performing charge / discharge of a load capacity with a predetermined constant current. Another object of the present invention is to provide a semiconductor device with low transient current and low power consumption by combining with a voltage limiter circuit system.
上記目的は、第１のMOSトランジスタと、そのドレイ
ンとゲートとが接続された第２のMOSトランジスタと、
該第２のMOSトランジスタのソース・ドレイン経路に直
列に接続された電流源と、上記第１のMOSトランジスタ
のソース・ドレイン経路を介して流れる出力電流が入力
される内部回路と、上記出力電流が流れる上記内部回路
のノードの電圧と基準電圧との大小関係を比較する比較
器と、該比較器の出力及びパルス信号によって上記第２
のMOSトランジスタ及び上記電流源によってそれらの接
続点に形成される電位を上記第１のMOSトランジスタの
ゲートに伝達するか否かを制御する制御手段とをチップ
上に具備し、上記パルス信号によって上記制御手段を制
御することにより上記電位を上記第１のMOSトランジス
タのゲートに接続して上記内部回路への上記出力電流の
供給を開始せしめ、上記内部回路の上記ノードの電圧が
上記基準電圧に達した時に、上記比較器の上記出力は上
記制御手段を制御することにより、上記電位を上記第１
のMOSトランジスタのゲートに伝達することを中止して
上記出力電流を停止せしめることを特徴とする半導体装
置によって達成される。The above object is to provide a first MOS transistor, a second MOS transistor whose drain and gate are connected,
A current source connected in series to the source / drain path of the second MOS transistor, an internal circuit to which the output current flowing through the source / drain path of the first MOS transistor is input, and the output current A comparator for comparing the magnitude relationship between the voltage of the node of the internal circuit that flows and a reference voltage, and the second comparator based on the output of the comparator and the pulse signal.
Control means for controlling whether or not the potential formed at the connection point by the MOS transistor and the current source is transmitted to the gate of the first MOS transistor on the chip, By controlling the control means, the potential is connected to the gate of the first MOS transistor to start the supply of the output current to the internal circuit, and the voltage of the node of the internal circuit reaches the reference voltage. Then, the output of the comparator controls the control means to change the potential to the first level.
It is achieved by a semiconductor device characterized in that transmission to the gate of the MOS transistor is stopped to stop the output current.
第２のMOSトランジスタと電流源とで形成されるそれ
らの接続点の電位が第１のMOSトランジスタのゲートに
伝達されることにより、第１のMOSトランジスタのソー
ス・ドレイン経路に流れる電流が一定値となり、ピーク
電流が低減されるとともに可能な限りの急速充電が行わ
れる。第１及び第２のMOSトランジスタと電流源だけで
は出力電流を一定値に維持するだけであり、このままで
は、出力電圧が上昇して内部回路の素子破壊がおきるお
それがあるので、比較器と制御手段により出力電圧が一
定値以下に制限される。By transmitting the potential of the connection point formed by the second MOS transistor and the current source to the gate of the first MOS transistor, the current flowing through the source / drain path of the first MOS transistor has a constant value. Therefore, the peak current is reduced and the quick charge is performed as much as possible. The first and second MOS transistors and the current source only maintain the output current at a constant value. If this is left as it is, the output voltage may rise and the internal circuit may be destroyed. The output voltage is limited to a certain value or less by the means.
以下、本発明の回路の一実施例を第１図により、その
動作タイミングを第２図により説明する。An embodiment of the circuit of the present invention will be described below with reference to FIG. 1 and its operation timing with reference to FIG.
DRAMではデータ対線のいずれかをメモリセル（１ヶの
MOSTと１ヶのキャパシタで構成されるメモリセルなどの
例がある）の読み出し情報に応じて、pMOSTで形成され
たよく知られたセンスアンプで充電することが行われ
る。この場合、最新のメガビットDRAMでは、1024対のデ
ータ線を同時に高速に充電する必要がある。このデータ
線の合計の容量は500〜1000pFにも達するので、過電流
が問題となる。この充電はpMOSTで形成されたセンスア
ンプでもあるフリップフロップの共通線clに接続された
駆動回路DRVで行われる。本実施例では、この駆動回路
がカレントミラー回路と比較器で構成されていることに
特徴がある。カレントミラー回路は、トランジスタQ1,Q
2から成る一種のインバータによって制御される。Q2が
オン,Q1がオフの場合はQ3と定電流源（i/n）と出力駆動
トランジスタQDとの間でカレントミラー回路が形成さ
れ、Q2がオフでQ1がオンの場合は、QDはオフとなる。ミ
ラー回路内の電流源をi/n、MOSTのゲート幅をw/n、QDの
ゲート幅をｗとすれば、QDのオン電流は定電源ｉとな
る。製造プロセスのばらつきによってｗあるいはゲート
長やトランジスタのしきい値電圧が変化してもi/nを一
定にしておけばQDの駆動定電流は一定となる。ここで定
電流源をi/n,w/nとしているのは、消費電流を小さく、
かつ占有面積を小さくするためであり、ｎは大きい方が
よい。In DRAM, one of the data pair lines is used as a memory cell (one
There is an example of a memory cell including a MOST and one capacitor), and charging is performed by a well-known sense amplifier formed by pMOST. In this case, the latest megabit DRAM requires high speed charging of 1024 pairs of data lines at the same time. Since the total capacitance of this data line reaches 500 to 1000 pF, overcurrent becomes a problem. This charging is performed by the drive circuit DRV connected to the common line cl of the flip-flop which is also the sense amplifier formed by pMOST. The present embodiment is characterized in that this drive circuit is composed of a current mirror circuit and a comparator. The current mirror circuit includes transistors Q 1 and Q
It is controlled by a kind of inverter consisting of two . When Q 2 is on and Q 1 is off, a current mirror circuit is formed between Q 3 and the constant current source (i / n) and output drive transistor Q D, and Q 2 is off and Q 1 is on. If QD is off. If the current source in the mirror circuit is i / n, the gate width of the MOST is w / n, and the gate width of Q D is w, the ON current of Q D is the constant power supply i. Even if w or the gate length or the threshold voltage of the transistor changes due to variations in the manufacturing process, the constant driving current of Q D becomes constant if i / n is kept constant. The constant current source is set to i / n, w / n here because the current consumption is small,
In addition, the occupied area is reduced, and the larger n is, the better.
比較器は、予め定められた内部電源VCL（たとえば4
V）と出力電圧VOを比較するものである。VCL＞VOでは比
較器の出力は高電圧となり、逆にVCL＜VOの場合は低電
圧となる。尚、VCLはチップ内でVCC（外部印加電源電
圧）から発生させてもよい。The comparator has a predetermined internal power supply V CL (eg 4
V) and the output voltage V O. The output of the comparator becomes a high voltage when V CL > V O , and becomes a low voltage when V CL <V O. V CL may be generated from V CC (externally applied power supply voltage) in the chip.
以上の準備のもとに動作を説明する。 The operation will be described based on the above preparations.
通常のDRAMでは、プリチャージ期間中はデータ対線は
VCLのほぼ半分の値に設定される、いわゆるハーフプリ
チャージ方式なので、、プリチャージ期間は、共通駆動
線clあるいは全データ対線はVCL/2にプリチャージされ
ている。この状態で、選択されたワード線にパルスが印
加されると各データ対線には微小な差動の読み出し信号
が現われる。この様子を第２図においてDO,Ｏ対称で
代表的に示している。その後、nMOSTとpMOSTで形成され
るセンスアンプで、低電圧側は0Vに放電され、高電圧側
はVCLまで充電される。放電は各nMOSTの共通駆動線cl′
に低電圧のパルスを印加することにより行われる。ここ
ではpMOSTの共通駆動線clに印加されたパルスによって
充電される例のみを以下に述べる。clは入力パルスφを
印加することによって駆動される。入力パルスφがオン
（高電圧が入力）となると、制御回路ANDの出力電圧は
高電圧となり、QDのゲート電圧VGは定電流源の出力電圧
VSとなり、QDは負荷を一定電流ｉで駆動する。この結
果、負荷の電圧VOはVCL/2から一定の速度で上昇する
が、VCLを越えると比較器が作動し制御回路ANDの出力は
低電圧となりQ1がオンし、Q2はオフし、QDはオフとな
り、VOはほぼVCLにクランプされてしまう。これによっ
て各データ対線の一方のデータ線はVCL/2からほぼVCLに
充電される。In normal DRAM, the data line is
Since it is a so-called half precharge method that is set to almost half the value of V CL , the common drive line cl or all data pair lines are precharged to V CL / 2 during the precharge period. When a pulse is applied to the selected word line in this state, a minute differential read signal appears on each data pair line. This state is representatively shown in FIG. 2 with D O , O symmetry. After that, in the sense amplifier formed by nMOST and pMOST, the low voltage side is discharged to 0V and the high voltage side is charged to V CL . Discharge is common drive line cl ′ of each nMOST
By applying a low voltage pulse to the. Here, only an example of charging by the pulse applied to the common drive line cl of the pMOST will be described below. cl is driven by applying an input pulse φ. When the input pulse φ is turned on (high voltage is input), the output voltage of the control circuit AND becomes high voltage, and the gate voltage V G of Q D becomes the output voltage of the constant current source.
It becomes V S , and Q D drives the load with a constant current i. As a result, the load voltage V O rises at a constant rate from V CL / 2, but when it exceeds V CL , the comparator operates and the output of the control circuit AND becomes a low voltage, turning on Q 1 and turning on Q 2. Turns off, Q D turns off, and V O is clamped to almost V CL . This charges one of the data pair lines from V CL / 2 to approximately V CL .
以上の実施例は比較器を用いた電圧リミッタとの組合
せによる定電流化の例である。しかし電圧リミッタを用
いない場合（比較器の出力ループのない場合）にも、入
力パルスφによってミラー回路の制御は可能であるから
定電流化は可能である。また定電流源としては、周知の
バイポーラトランジスタを用いた回路などが好適であ
る。また比較器の応答時間を、放出VOの応答時間よりも
速くするほどVOはVCLに限りなく近づけられるので、場
合によっては高速に適したバイポーラトランジスタなど
で比較器を構成することもできる。また、nMOSTで構成
されたセンスアンプの共通駆動線cl′の駆動に本発明の
考え方を適用することもできる。これによって充電波形
と放電波形を任意に制御できる。たとえば両波形を完全
に相補的にすればデータ線から他の導体（Si基板，ワー
ド線など）に結合する雑音も完全に相殺でき、動作マー
ジンの広いメモリも設計できる。The above embodiment is an example of constant current by combining with a voltage limiter using a comparator. However, even when the voltage limiter is not used (when there is no output loop of the comparator), the mirror circuit can be controlled by the input pulse φ, so that the constant current can be obtained. A circuit using a well-known bipolar transistor is suitable as the constant current source. The response time of the comparator, V O The faster than the response time of the release V O is because it is close as possible to V CL, it is also possible to configure the comparator in such a bipolar transistor suitable for high speed in some cases . Further, the idea of the present invention can be applied to the driving of the common drive line cl ′ of the sense amplifier composed of nMOST. With this, the charge waveform and the discharge waveform can be arbitrarily controlled. For example, if both waveforms are completely complementary, the noise that couples from the data line to other conductors (Si substrate, word line, etc.) can be completely canceled, and a memory with a wide operating margin can be designed.
さらに本考案はDRAMのデータ線充電回路への応用に限
定されるわけではなく、過渡電流が特に問題となる。多
ビット構成（複数のデータ出力が１ヶのチップから出力
される構成）のすべてのメモリのデータ出力部、あるい
はマイクロコンピュータなどのアドレス出力部に適用す
れば過渡電流対策に効果的である。Further, the present invention is not limited to the application to the data line charging circuit of DRAM, and the transient current is a particular problem. When applied to the data output section of all memories having a multi-bit configuration (configuration in which a plurality of data outputs are output from one chip) or the address output section of a microcomputer or the like, it is effective as a countermeasure against transient current.
以上、本発明によれば、パルス信号により開始される
供給電流が一定値以下に制限されるため、半導体装置の
ピーク電流が低減されるとともに、可能な限り一定値を
維持して電流供給がされるので急速に負荷を充電でき、
さらに比較器及び制御手段が内部回路に印加される電圧
を基準電圧以下にすることにより内部回路内の素子の破
壊が阻止される。As described above, according to the present invention, since the supply current started by the pulse signal is limited to a certain value or less, the peak current of the semiconductor device is reduced, and the current is supplied while maintaining the constant value as much as possible. Can charge the load rapidly,
Further, by making the voltage applied to the internal circuit lower than the reference voltage by the comparator and the control means, the breakdown of the elements in the internal circuit is prevented.
第１図は本発明をDRAMチップに実施した回路図、第２図
は本発明の動作タイミングを示す図。 DRV:定電流，定電圧駆動回路 VCL:比較電圧FIG. 1 is a circuit diagram in which the present invention is applied to a DRAM chip, and FIG. 2 is a diagram showing operation timing of the present invention. DRV: Constant current, constant voltage drive circuit V CL : Comparison voltage
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/04 (72)発明者 川尻 良樹 東京都国分寺市東恋ヶ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 渡部 隆夫 東京都国分寺市東恋ヶ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 河原 尊之 東京都国分寺市東恋ヶ窪１丁目280番地 株式会社日立製作所中央研究所内 (56)参考文献 特開 昭60−95620（ＪＰ，Ａ)─────────────────────────────────────────────────── ─── Continuation of front page (51) Int.Cl. 6 Identification number Internal reference number FI Technical indication location H01L 27/04 (72) Inventor Yoshiki Kawajiri 1-280, Higashi Koigakubo, Kokubunji City, Tokyo Hitachi Central Inside the research institute (72) Takao Watanabe 1-280 Higashi Koigakubo, Kokubunji, Tokyo Inside Hitachi Central Research Laboratory (72) Inventor Takayuki Kawahara 1-280 Higashi Koigakubo, Kokubunji, Tokyo Inside Hitachi Central Research Laboratory (56) ) References JP-A-60-95620 (JP, A)
Claims (7)
とゲートとが接続された第２のMOSトランジスタと、該
第２のMOSトランジスタのソース・ドレイン経路に直列
に接続された電流源と、上記第１のMOSトランジスタの
ソース・ドレイン経路を介して流れる出力電流が入力さ
れる内部回路と、上記出力電流が流れる上記内部回路の
ノードの電圧と基準電圧との大小関係を比較する比較器
と、該比較器の出力及びパルス信号によって上記第２の
MOSトランジスタ及び上記電流源によってそれらの接続
点に形成される電位を上記第１のMOSトランジスタのゲ
ートに伝達するか否かを制御する制御手段とをチップ上
に具備し、 上記パルス信号によって上記制御手段を制御することに
より上記電位を上記第１のMOSトランジスタのゲートに
接続して上記内部回路への上記出力電流の供給を開始せ
しめ、上記内部回路の上記ノードの電圧が上記基準電圧
に達した時に、上記比較器の上記出力は上記制御手段を
制御することにより、上記電位を上記第１のMOSトラン
ジスタのゲートに伝達することを中止して上記出力電流
を停止せしめることを特徴とする半導体装置。1. A first MOS transistor, a second MOS transistor having a drain and a gate connected to each other, a current source connected in series to a source / drain path of the second MOS transistor, and An internal circuit to which an output current flowing through the source / drain path of the first MOS transistor is input, and a comparator for comparing the magnitude relation between the voltage of the node of the internal circuit through which the output current flows and a reference voltage, According to the output of the comparator and the pulse signal, the second
Control means for controlling whether or not the potential formed at the connection point between the MOS transistor and the current source is transmitted to the gate of the first MOS transistor is provided on the chip, and the control is performed by the pulse signal. Controlling the means to connect the potential to the gate of the first MOS transistor to start the supply of the output current to the internal circuit, and the voltage of the node of the internal circuit reaches the reference voltage. At times, the output of the comparator controls the control means to stop the transfer of the potential to the gate of the first MOS transistor to stop the output current. .
において、 上記第１のMOSトランジスタと上記第２のMOSトランジス
タはカレントミラー回路を構成し、 上記第１と第２のMOSトランジスタのソースは、電源電
圧に接続され、 上記第１のMOSトランジスタのドレインは、上記内部回
路と接続され、 上記第２のMOSトランジスタのドレインとゲートは、上
記電流源と接続され、 上記第１のMOSトランジスタのゲートと上記第２のMOSト
ランジスタのゲートは、第１のスイッチ手段を介して接
続され、 上記第１のスイッチ手段は、上記パルス信号によって制
御されることを特徴とする半導体装置。2. The semiconductor device according to claim 1, wherein the first MOS transistor and the second MOS transistor form a current mirror circuit, and the first and second MOS transistors have the same structure. A source is connected to a power supply voltage, a drain of the first MOS transistor is connected to the internal circuit, a drain and a gate of the second MOS transistor are connected to the current source, and the first MOS is connected. A semiconductor device characterized in that the gate of the transistor and the gate of the second MOS transistor are connected via a first switch means, and the first switch means is controlled by the pulse signal.
において、 上記第１のMOSトランジスタのゲート幅は、上記第２のM
OSトランジスタのゲート幅より大きいことを特徴とする
半導体装置。3. The semiconductor device according to claim 2, wherein the gate width of the first MOS transistor is equal to that of the second M transistor.
A semiconductor device characterized by being larger than the gate width of the OS transistor.
において、 上記第１のMOSトランジスタ及び上記第２のMOSトランジ
スタはＰチャネルMOSトランジスタであることを特徴と
する半導体装置。4. The semiconductor device according to claim 3, wherein the first MOS transistor and the second MOS transistor are P-channel MOS transistors.
導体装置において、 上記内部回路は半導体メモリであることを特徴とする半
導体装置。5. The semiconductor device according to any one of claims 1 to 4, wherein the internal circuit is a semiconductor memory.
において、 上記半導体メモリはダイナミックランダムアクセスメモ
リであり、上記出力電流はは該ダイナミックランダムア
クセスメモリのセンスアンプ駆動線に流れることを特徴
とする半導体装置。6. The semiconductor device according to claim 5, wherein the semiconductor memory is a dynamic random access memory, and the output current flows through a sense amplifier drive line of the dynamic random access memory. Semiconductor device.
に記載の半導体装置において、 上記内部回路は上記チップのデータ出力部を含むことを
特徴とする半導体装置7. The semiconductor device according to any one of claims 1 to 6, wherein the internal circuit includes a data output section of the chip.
Priority Applications (7)
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|---|---|---|---|
| JP61286610A JPH0810551B2 (en) | 1986-12-03 | 1986-12-03 | Semiconductor device |
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| US09/506,438 US6363029B1 (en) | 1985-07-22 | 2000-02-18 | Semiconductor device incorporating internal power supply for compensating for deviation in operating condition and fabrication process conditions |
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Publications (2)
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| JPS63140486A JPS63140486A (en) | 1988-06-13 |
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|---|---|---|---|---|
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|---|---|---|---|---|
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1986
- 1986-12-03 JP JP61286610A patent/JPH0810551B2/en not_active Expired - Fee Related
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| LAPS | Cancellation because of no payment of annual fees |