JPH0795197A - データ構造に含まれる情報の分析のための方法および装置 - Google Patents

データ構造に含まれる情報の分析のための方法および装置

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JPH0795197A
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Abstract

(57)【要約】 【目的】 データ構造の経路選択や発送に必要となる情
報を高速で供給可能にするデータ構造に含まれる情報の
分析のための方法および装置を提供する。 【構成】 データ構造の発信のため、または前記データ
構造の重要なフィールドの分析が行われるようなインテ
リジェント外部システムによる処理のために必要な情報
を外部システムへ供給し、その分析を行う方法におい
て、２次元行列ＴＲＩＥ（ｉ，ｊ）による変換テーブル
を利用し、その変換テーブルの各々の行は、２k 個のセ
ルを持つレジスタから構成され、このｋはアドレス付け
されたセグメントの長さであり、その変換テーブルのサ
ーチは、入力される情報のクロックサイクルで上記デー
タ構造を完全に受信し終わる前に開始される。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は、経路選択や発送にお
けるデータ構造またはフォーマットの分析のための変換
型である方法および装置に関するものである。
【０００２】
【従来の技術】電子交換における変換機能は、ダイヤル
交換で与えられる通話の発送および課金に必要な情報を
提供するためのものである。それは、補足的なサービス
へアクセスするためのダイヤル計画（dialling plan）
を利用するのと同様に、地域、国内および国際的なダイ
ヤル計画の概念を考慮に入れる。そして、本質的には分
析プログラムにより解釈されるテーブルによってもたら
されるその変換機能は、その結果として、電子交換にお
いて、標準ダイヤル計画に属す数の変換と同じだけの可
能性を増大させることができる能力と柔軟性を持つ。
【０００３】以下に示す変換問題は、電話交換において
よく知られている。発信加入者の番号はなんだろうか？
呼び出しが発生するジャンクタとして知られる。発信加
入者の識別は？着信加入者の番号の機能として、どの回
線群において、呼び出しが発信されたか？選ばれた回線
群の信号の種類は？発信加入者番号／着信加入者番号の
機能としての課金の種類は？知られている発信加入者番
号は、どのジャンクタにおいて呼び出しが与えられるか
？
【０００４】これらの問題は、”La commutation elect
ronique”by Grinsec（collectionscientifique et tec
hnique des telecommunications,vol2,pages 128-142）
に詳細に述べられている。その対応する操作は複雑であ
り、電話ダイヤル速度を除いては、多くの変形を用いて
リアルタイムに行う。そのアルゴリズムは例えばビラミ
ッド型の構造分析テーブルを用いたもので、非常に高速
であるとともに、以下で述べるものに近いものである。
【０００５】接続（連結）モードにおける装置間の通信
では、同様な種類の問題が発生する。ＴＲＡＮＳＰＡＣ
ネットワークの交換機は、仮想回線（virtual circui
t）の電話交換機のものと同一の機構を有する。そし
て、同じ回線の全ての情報パケットは、同様に発信され
る。仮想回線の寿命の平均は、電話通信のものに対して
非常に長い。
【０００６】非接続モードにおける装置間の通信は、ロ
ーカルコンピュータネットワークによって本来保証され
ており、ここで、そのネットワークは、単純に分割され
たメディアであり、その端末またはネットワークへの付
属装置内に分布する知能である。その装置間の接続（分
割されたメディアの占有的使用）は、数バイトから数千
バイトの間の長さの交換されるデータユニットの存続期
間のみ確立される。また、部分的に網形状である大きな
ネットワーク（地域または国家）におけるようなサービ
スの提供は、非常に減縮されたタイムスケールの場合を
除き、ネットワークの各々のノードにおいて変換機構を
必要とする。より悪い場合においては、変換操作は、２
つのデータユニットの受信を分離する最小時間よりも長
く持続する必要はない。例えば、イーサネット（Ethern
et）ネットワークは、１秒間に約１５０００フレームを
伝送し、ＦＤＤＩ（Fiber Distributed Digital Interf
ace）ネットワークでは、５０００００まで伝送する。
これらの問題は、”Reseaux,architectures,protocole
s,applications”by Andrew Tanenbaum（InterEdition
s,1990）においてより詳細に述べられている。
【０００７】非接続のサービスを提供するネットワーク
の各々のノードにおいては、表１に要約されたものと同
じ機能である単純化された種類があり、また、それは電
話交換機の変換機能からの類推により現れる。
【表１】
【０００８】物理的な観点から（例えば、ＡＴＭ（Asyn
chronous Transfer Mode））、セルに入力する各々のと
って、疑似回線識別器（ＶＣ，ＶＰ）の機能として決定
することは疑問である。１またはそれ以上の疑似回線へ
スイッチすることができるのかどうか、そのために意図
されたシグナリングまたは管理情報を含むもことから、
それがＡＴＭ交換の制御のために意図されたものである
のかどうか、そして、仮想回線が非接続サービスをサポ
ートするのかどうか、それはＭＡＣ（Medium Access Co
ntrol）レベルまたは物理アクセス層へ回される。
【０００９】ＭＡＣレベルにおいて、ヘッディングまた
はヘッダー内の発信先アドレスの機能ゆえに、推定する
ことが可能である。ＭＡＣフレームが疑似回線（ＭＡＣ
フレーム交換）の出力において経路選択されるのかどう
か、ブリッジの制御を目的としているかどうか、また
は、データコネクション層ＬＬＣ（Logical Link Contr
ol）でヘッダーが処理された後にそのネットワークレベ
ルにおいて処理が実行されるのかどうかが推定される。
【００１０】ＬＬＣレベルの処理は、そのフレームがネ
ットワークレベルを伴うもの（例えば、ＩＰ（Internet
Protocol））を含むか、または、ルータの制御のため
のものかどうかを識別することを可能にする。ネットワ
ークレベルにおいては、ヘディングに含まれる発信先ア
ドレスの機能により、仮想回線の出力においてフレーム
が新たなＭＡＣの発信先アドレスに経路選択できるのか
どうか、またはそれがルータの制御のためのものである
のかかを識別することができる。
【００１１】物理レベル上では、各々の交換されるデー
タ単位には、その発信元アドレスＳＡと発信先アドレス
ＤＡが伴う。発信先の分析は、発信を提供するだけであ
り、通話課金や、例えば、利用者の閉じたグループを得
るため制限には、発信元／発信先の１組の部分の情報の
分析が必要である。発送はネットワークの各々のノード
において実施され、通話課金はただ１つのノードにおい
て行われ、そして、閉じた利用者グループの識別は発信
元および発信先ノードの全てまたは一部において行われ
る。
【００１２】ＳＡおよびＤＡアドレスの全てまたは一部
の分析は、リアルタイムで実行されなければならない。
変換テーブルの更新は、ネットワークにおいて、ソース
ルーティングやスパニング木のようなダイナミックな経
路選択プロトコルが実現された場合には、減縮された時
間の強制を有し、ネットワーク（例えば、閉じた利用者
グループ）の管理により、非常に遅いクロックサイクル
（分）または更新フレーム交換サイクル（秒）で実行さ
れる。
【００１３】分析されるアドレス長は、可変にでき、一
般的な長さは以下の通りである。ＦＤＤＩ、イーサネッ
ト、トークンリングまたはトークンバスネットワークの
ＭＡＣアドレスにおいては、１６または４８ビット、イ
ンターネットプロトコル（ＩＰ）においては、４８ビッ
ト、６０ビット（ＣＣＩＴＴ Ｅ．１６４勧告）、ＸＴ
Ｐプロトコルにおいては、８０ビット、ＩＳＯ（国際標
準化機構）のＮＳＡＰ（Network Service Access Poin
t）アドレスにおいては、１６０ビットまで。後者の場
合には、アドレスはその長さの先頭に設けられる。
【００１４】分析の深さは可変であり、例えば、公共に
管理されたモードにおいては、ＭＡＣ８０２ｘアドレス
が完成されており、ＩＰ−ＤｏＤ（Internet Protocol
Department of Defense）アドレスの一部は、階層構造
（ネットワーク、そのネットワークのサブネットワー
ク、そのサブネットワークのホストマシーン）を持つこ
とができる。
【００１５】全ての場合において、変換機能は、アドレ
ス空間における減少された数の能動的（アクティブ）ア
ドレスから、データユニットの発送に必要な莫大な情報
を供給しなければならない。例えば、ＦＤＤＩブリッジ
は可能なアドレス空間２48が与えられたとき、数千のア
ドレスを認識できなければならない。
【００１６】非接続サービスのおよぶ範囲内では、デー
タ単位の発送の外側で、同一の機能がある、例えば、通
話課金のために「発信元アドレスとリンクされたカウン
タは、１組の発信元アドレス／発信先アドレスにおける
内部領域による総体によって、または様々なトラヒック
の観測のために、進められる」与えられたアドレスから
ある観測対象の機械へ、フレームをコピー出力するとと
もに、発送する。
【００１７】ＤＬＣＩ 接続モードのデータサービスは、同レベル内で変換機能
を必要とし、例えば、ＡＴＭの基盤施設によるものは除
き、フレーム交換サービスを提供するネットワークのノ
ードのＤＬＣＩ（Data Link Connexion Indenfifier）
出力ポートへ入るＤＬＣＩ、または、ＶＣ、ＶＰ、上記
サービスを提供するネットワークのノードの出力へ入る
ＤＬＣＩである。
【００１８】変換テーブルにおいて実施される基本的な
操作は、サーチと更新である。そのサーチは、入力され
るフレームのクロックサイクルとできるだけ同じ速さで
実行されなければならない。それは、変換テーブルの管
理方法を決定するサーチ機能の最適化である。テーブル
の構成およびサーチ方法は、多数存在する。
【００１９】表作成 そのテーブルは、アドレス空間のアドレスと同数の入力
を含む。各々の入力においては、アドレスに関する情報
（ルーティングパラメータなどを含む）を記憶する必要
がある。そのサーチは、その更新と同じくらい簡単かつ
非常に高速なものである。能動的なアドレスの数と、ア
ドレス空間のアドレスの数との比が小さすぎない場合に
おいてのみ、この解決が適用される。
【００２０】順次サーチ 能動的なアドレスおよび関連する情報は、テーブルにお
いて、能動的なアドレスと同数の入力の数だけ累算され
る。そのサーチは、そのテーブルをスキャンすることに
より実行される。これは、最も小規模な構造であり、そ
の更新とサーチは、単純なものである。その唯一の欠点
は、過大なサーチ時間であり、試行の回数は、よくない
場合に、入力の数と同じになる。
【００２１】二分法によるサーチ（２値サーチ） この方法は、能動的なアドレス間に順序が存在する場合
に限り用いられる。そのサーチは、テーブルの半分に記
憶された能動的なアドレスとの比較により、そのアドレ
スが半分に分割されたテーブルの一方に属すのか、ある
いは他方に属すのかを決定することにより行われる。こ
の方法は、得られた半分のテーブルにおいて、一致が発
生するまで繰り返される。比較の回数は、最大Ｌｏｇ2
Ｍであり、ここで、Ｍは能動的なアドレスの数である。
更新は、テーブル全体を並びかえが必要になるため複雑
である。
【００２２】ハッシュ（HASH）コーディングによるサー
チ（計算されたアクセス） 能動的なアドレスのテーブルにおける入力は、サーチさ
れるアドレスにおける適切なアクセス機能の計算により
検査される。得られた入力を基準として、そのアドレス
が同じアクセス機能を有する能動的なアドレスのグルー
プに与えられたものであるかどうかを確認する順次サー
チがある。そのアクセス機能は、テーブルの全ての入力
へ等確率でアクセスを行うことで、その方法が効果的と
なる。各々のサーチのにおける比較の平均回数は、およ
そ１となるであろう。
【００２３】連想（ASSOCIATIVE）メモリ（または、Ｃ
ＡＭ（CONTENT ADDRESSABLE MEMORY）） 全ての能動的
なアドレスにおいて、捜し求めるアドレスとの比較は並
列に実行される。ハードウェアによる実施が発生する。
比較器は、アドレスを含む各々の能動的なレジスタと関
係づけられている。探すアドレスが存在するかどうかの
確認に要する時間は、１０ｎｓである。関連する情報へ
のアクセスは、能動的なアドレスレジスタの拡張によっ
て可能である。補足のレジスタは、比較からアドレスフ
ィールドを除外するためにマスクを有することができ
る。そのマスクは全体的であり、サーチとして従来知ら
れている分析の種類または深さである。現在利用可能な
回路は、７０ｎｓのアクセス時間で、４８ビットアドレ
スのものを２５６個記憶することができ、また、１６ビ
ットの関連する情報へのアクセスにおいて２７０ｎｓア
クセス時間で、４８ビットアドレスのものを１０２４個
記憶するとが可能である。
【００２４】実施 現存する機器は、一般にベクトル化を用いない順次処理
を利用している。それらの処理装置の計算能力のかなり
の部分は、実行されるタスクの決定に向けられ、別の部
分は受信するフレームの大部分における同一のタスクへ
向けられる。例えば、その存在を識別するためと、関連
する情報あるいは実行されるタスクを推測するための両
方または一方のためのアドレステーブルまたは識別子の
参照、チェックサムの計算（ＦＣＳ（check sum），Ｃ
ＲＣ（Cyclic Redundancy Code））、様々なフィールド
における操作などである。
【００２５】発明の対象は、全てのダイナミックまたは
パラメータ化される情報を同一メモリ内に記憶するこ
と、発信元による経路選択処理、いくつかのプロトコル
レベルの同一装置における処理、同一レベルの異なるプ
ロトコルの処理等を可能にする分析処理である。また、
それは、高速なデータ発信ため、または実行される補足
的な処理における情報要素の提供のために必要な情報を
瞬時に供給できる高速変換タイプの装置に関する。
【００２６】
【発明の記述】この発明は、データ構造の発信のため、
または前記データ構造の重要なフィールド、特に発信元
および発信先アドレスの分析が行われるようなインテリ
ジェント外部システムによる処理のために必要な情報を
外部システムへ供給するための前記データ構造に含まれ
る情報の全てまたは一部の分析のための方法において、
２次元行列ＴＲＩＥ（ｉ，ｊ）における連続する間接的
（indirections）な方法による変換テーブルの原理を利
用し、前記変換テーブルの各々の行は２k 個のセルを持
つレジスタから構成され、このｋはアドレス付けされた
セグメントの長さであり、ここで、前記変換テーブルの
サーチは、入力される情報のクロックサイクルでデータ
構造セグメントにより、前記データ構造を完全に受信し
終わる前にサーチを開始するように行われ、セルの中味
は、数データセグメントと等しい時間の後に、続くセグ
メントにアドレス付けでき、または、サーチが失敗した
かどうかを表示でき、または、インテリジェント外部シ
ステムのための操作情報または特に発信のための値を、
能動的（active）なデータ構造の中味と関連して提供で
き、ここで、その情報は、関連するオートマトンへ供給
され、そして、プロトコルのチェック情報およびプロト
コルのアドレス指示情報は、そこで共に処理されること
を特徴とするデータ構造に含まれる情報の分析のための
方法である。
【００２７】この方法によれば、複数の連続する分析を
実行することができ、その同じテーブルは、例えば、異
なるゲートレジスタでのサーチの開始のように、異なる
経路を利用した複数のサーチタイプに利用することが可
能である。
【００２８】フィールドまたはセグメントの境部におい
て検査されるその部分の副部分の制限無しに、およびサ
ーチ処理の中断なしに、データ構造の全てのリンクされ
た部分またはリンクされていない部分をサーチから外す
ことができることが知られている。
【００２９】この発明に関する方法において、経路選択
情報を含むデータ構造は、発信元により発信される。特
にＩＳＯ標準１００３８ Ａｄｄ ２の発信元により経路
選択されるフレームは、経路指示子列と同様に、多数の
フィールドにより構成され、経路選択タイプを示すＲＴ
フィールド、および経路選択情報フィールドのバイト長
を示すＬＴＨフィールドが含まれる。ＲＴおよびＬＴＨ
フィールドの分析は、次に示す情報を供給するＴＲＩＥ
メモリの検診により得られる。エンドシステムがそれら
自身の経路選択メモリを作成することを可能にするＡＲ
ＥまたはＳＴＥ型のフレームのための機能、ＬＴＨフィ
ールドが不正確な値を持つ場合のエラー、フレームがＳ
ＲＦ型である場合のセグメントの前計算の持続期間であ
る。発信情報は、フレームに伴わなければならない経路
（パス）を記述する経路選定子ゾーンの分析により得ら
れ、そのパスは、たどるリンク（ＬＡＮ識別子；ＬＡＮ
ｉｄ）および通過するノード（ブリッジ識別子；ＢＮ）
の連続により記述される経路を記述する。
【００３０】発信は、ＲＤフィールドにおける特別な並
び（ＬＡＮＩＤ．，ＢＮ，ＬＡＮｉｄ）の認識により確
立され、認識は次に示す方法で行われる。最初のＬＡＮ
識別子が認識されるまでに、ブリッジ識別子が無視さ
れ、サーチが再開され、ＬＡＮ識別子が認識されるとす
ぐ、発信は、ブリッジ識別子およびそれに続くＬＡＮ識
別子の分析の後に得られ、ＴＲＩＥメモリの適応プログ
ラミングにより得られる上記”まで”の状態で、ＬＡＮ
ｉｄのセグメントの１つの分析の間の失敗すると、ダミ
ーレジスタを指し、そのダミーレジスタは、続くダミー
レジスタか、または最後にサーチの再開のためのゲート
レジスタかのどちらか一方を指す。
【００３１】フレームの方向に依存する発信は、手順が
認識された時に記憶される中間結果の間接、および前部
に記憶された方向ビットによる指標により、分析の終わ
りにおいて得られる。
【００３２】その発明は、以下のことを可能にする。 リアルタイム処理、 存在するローカルネットワークの最高の速度（２００Mb
it/s） 標準的な技術を使って、または複数の高速ローカルネッ
トワークに送信するように拡大された処理時間による遅
延で、フィルタリング、経路選択、安全、カウント、な
どとリンクするデータ要素を検査することを可能にする
情報、フレーム（チェックサム、異なるフィールドの制
限、など）において実行される処理タイプの識別のため
に基本的な明かな要素の識別と同様に、ハイドンタイム
で実行される。
【００３３】それゆえに、それは第１に、受信したフレ
ームの多少詳細な理解力を導く。このように、より正確
な判定（現実の処理装置による処理の前に）は、そのフ
レームを必要とされる処理機能へ向けることが可能にな
る。そして、その機能を分割することは可能ではある
が、より少なくかつ前者への罰則がないことによる時間
的観点から、その実現性は微妙である。
【００３４】また、この発明は、データ構造の発信のた
めまたは、インテリジェント外部システムによる処理の
ために必要な情報を外部システムへ供給するためのデー
タ構造に含まれる情報の装置に関連し、前記外部システ
ムは、オートマトン、ＲＡＭメモリ、ＲＡＭの読み出し
および書き込みを可能にするリード／ライト制御部、Ｒ
ＡＭ−オートマトン間の調停に関係するとともに、任意
にオートマトンをパラメータで表し（化する）、中間結
果に一致するオートマトンの異なる出力、ゲートレジス
タへ、ディレクションへおよびセグメントへ、リード／
ライト制御部のアドレス出力は、データ経路を介してＲ
ＡＭに接続され、他のオートマトン出力は、結果部と接
続され、その部の一部はＲＡＭの読み出しを行い、一部
はオートマトンであり、分析タイプ，エラー、存在する
値、存在する機能、および存在する結果と一致する信号
を出力し、リード／ライト制御部およびオートマトンの
データアクセスは、前記ＲＡＭに接続される。この発明
は、また、チェックサム識別部からなる。
【００３５】ＩＰ−ＤＯＤプロトコルに適用される第１
の変形においては、上記チェックサム検証部は、分析さ
れるバイトを８個の第１の入力に受信する加算器と、そ
の８個の出力が接続される第１のレジスタ（Ａ）と第２
のレジスタ（Ｂ）と、それら第１のレジスタおよび第２
のレジスタ出力が２つの入力０および１へ各々接続され
るマルチプレクサと、そのマルチプレクサの出力が前記
加算器の第２の入力に接続され、クロックφにより前記
加算器のキャリー（桁上がり）出力を入力する第３のレ
ジスタとからなり、前記第１のレジスタは、クロックφ
Ａで受信し、前記第２のレジスタおよびマルチプレクサ
は、クロックφＢで受信する。
【００３６】ＩＳＯ−ＣＬＮＰプロトコルに適用される
第２の変形においては、上記チェックサム検証部は、第
１の入力に処理されるバイトを受信する第１の加算器
と、この加算器の出力を入力する第１のレジスタ（Ｃ
０）と、そレジスタＣ０の出力は、その第１の加算器の
第２の入力に接続され、さらに第１の入力に入力する第
２の加算器と、第２の加算器の出力を入力するととも
に、その出力が前記第２の加算器の第２の入力に接続さ
れる第２のレジスタ（Ｃ１）と、第１の加算器出力のキ
ャリー出力を入力するとともに、出力を第１および第２
の加算器のキャリー入力に接続される第３のレジスタ
と、第２の加算器のキャリー出力を入力するとともに、
出力を同加算器の第２のキャリー入力に接続される第４
のレジスタとからなり、前記第４のレジスタは、同じク
ロックφで取り込みを行う。
【００３７】この装置は、データ構造交換器へまたはＦ
ＤＤＩインターフェースを有する経路選択ブリッジへの
応用として用いられる。
【００３８】この発明に係る装置は、以下の複数の部分
からなる。実行されるタスクを分配する一部、作業ベク
トル化に例えることができる処理により最小化される各
部分、アドレステーブルの検診、ＦＣＳおよびＣＲＣ計
算などのような最も頻繁に発生するタスクの性能。
【００３９】このように、全処理時間は大幅に短縮され
るとともに、後のタスクのために必要となる能力が減少
し、後の各々は、先の解決よりもより弱く結合される。
【００４０】採用と望ましい性能特性の妥協のハードウ
ェア／ソフトウェアの機能として、その装置において一
定のタスクを処理されることができる。
【００４１】実現可能な技術の範囲内で、この発明に関
する装置は、、超高速ローカルネットワーク（ＦＤＤ
Ｉ，ＡＴＭ・・・）または高速である（ＳＤＨ；Synchr
onous Digital Hierarchy ，ＡＴＭ）をもつＷＡＮネッ
トワーク（Wide Area Network）の場合に含まれる、に
伝送される全ての情報を、能力の観点から処理すること
が可能である パケット交換器（そして、特にブリッジ、ルーター、ブ
リッジ／ルーター、または、ルーター交換器）の経済的
な構成へ適用可能である。
【００４２】この装置は多数の利点を有する。それは、
パケット交換器場合において（特に、ブリッジ、ルータ
ー、ブリッジ／ルーターの場合において）電話学または
コンピュータ科学において用いられるサーチ手法を使用
し、同時または非同時の要求の操作モード（非接続モー
ド、接続モード、その他モード）に係わらず、そして、
使用されるプロトコルに係わらず、上記フィールドへの
応用において珍しい事である。
【００４３】それは、クリティカルなそれぞれの分析機
能の大部分と、データフロー（リアルタイムを含む）に
関して、同期または非同期の手法におけるフィルタリン
グ、ルーチング、安全、を共に同じ装置において、集め
ることを可能にする。
【００４４】それは、後に実行される処理操作のベクト
ル化を可能にする。
【００４５】それは、データフローの受信の間に、ハイ
ドンタイムで、任意にそれらを定義することにより実行
される、後のタスクの前処理をすることができる。
【００４６】それは、他の記憶および転送型のものより
も、より経済的かつ高性能な装置を提供することが可能
になる。
【００４７】
【実施例】満足したアドレス可能なメモリを除いて、上
述した管理または制御方法は、アドレスをおよそ１００
ｎｓでサーチすることを目的とする場合には適用できな
い。１９５０年代の終わりに、R.de la Briandais また
は E.Fredkinにより提供されたＴＲＩＥメモリは、興味
ある回答をもたらす。この種のメモリは、文献”trie M
emory”by E.Fredkin（Communications of the ACM,vo
l.3,no.9,September1960）と、経路選択テーブルのＶＬ
ＳＩによる実施である”TRIES and CAMS ”by Tong-Bi
Pei and Charles Zukowsky（10th annual joint confer
ence of theIEEE Computer and Communication Socient
ies Bal Harbour,FL,USA,April 1991）に述べられてい
る。このＴＲＩメモリの利点は、高速、アクセスタイム
が一定、アドレスセグメントサーチ、異なるアドレス長
の処理の可能性と、比較的容易な更新の点である。
【００４８】アドレスセグメントサーチは、アドレスを
完全に受信し終わる前に、処理を開始することを可能に
する。ＴＲＩメモリの唯一の欠点は、メモリ空間におけ
る比較が無効である点である（ただし、比較回数が１に
非常に近い場合には、ハッシュコーディングのそれと比
較可能である）。
【００４９】ＣＡＭとＴＲＩＥ間のシリコン表面の評価
により、前者の優位が明らかになるが、ＣＡＭメモリは
ＲＡＭ上で実行される全ての働きから、または同じ生産
量から、利益を得られない。さらに、ＴＲＩＥメモリ
は、可変長のアドレス処理によく適応でき、一般的にラ
ンダムパターンの認識に適用できる。
【００５０】そのサーチは、図１に示すような２次元行
列ＴＲＩＥ（ｉ，ｊ）において、連続して間接的に実行
される。この行列の各々の行は、２K個のセルのレジス
タ（E.Fredkinによる専門用語による）で構成し、ここ
でＫは検査されるアドレスセグメントの長さである。
【００５１】セルの内味（記憶値）は、続くレジスタの
アドレスを指す、または、サーチが失敗した場合に最初
のレジスタまたはゲートレジスタを指し示すことにより
表示することが可能である。Ｋビットであるセグメント
Ａ1の各々においては、そのＴＲＩＥ（Ａ1，ｐ）セルの
内容は、続くレジスタｐ’のアドレスを供給する。最後
の読み出しは、それが”０”でない場合に、能動的なア
ドレスに関する情報を提供する。
【００５２】分析の深さは、可変にできるとともに、セ
ルの内容が結果が得られたことを示す補足的なビットを
含む場合には実際のテーブルにおいて示される。
【００５３】同テーブルは、ただたんに異なるゲートレ
ジスタによってサーチを開始することにより、いくつか
のサーチタイプを利用することができる。そのメモリと
サーチ処理は、テーブルの更新手続きと同様に、異なる
プロトコルおよびアドレスの種類においても同一であ
る。
【００５４】図１に示すＴＲＩＥメモリには、以下に示
すアドレスおよび関連する情報が蓄えられる。
【００５５】 ４０ ９６ Ｔｅｌ（電話） ６５ ３１ Ｆａｘ（ファクス） ６５ １７ Ｆａｘ（ファクス） ３９ ４６ ９７ ７７ ｘｘｘ（別のもの）
【００５６】完全なセグメント（またはセグメントの領
域）は、サーチの対象外とすることができる。図２
（ａ）は、そのメモリの内容を例示した図であり、−１
ｘ−ｘ１−ｘｘ−１０のパターンを認識する２ビットセ
グメントの例である。
【００５７】そのサーチは、開始または、例えば図２
（ｂ）に示す−１１−０１−のような特別な値の認識の
後の再開のみが可能である。
【００５８】図３（ａ），３（ｂ）および３（ｃ）は、
そのメモリの行列を示した図であり、図３（ａ）は、Ｍ
＜２Kのより悪い場合、図３（ｂ）は、Ｍ＞２Kのより悪
い場合、図３（ｃ）は、公的に管理されたＭＡＣアドレ
スの場合をそれぞれ示す。
【００５９】共通の高位のフィールドは、たった１度記
憶される。より悪い場合には、記憶したアドレスが、高
位（図３（ａ）参照）なものを共通に持たない場合であ
る。Ｍは記憶されるアドレスの総数であり、Ｎはアドレ
ス長、Ｋはアドレスセグメント長である。
【００６０】アドレスは、Ｎ／Ｋのレジスタを占める。
その最初（ゲートレジスタ）は、全てのアドレスに対し
て共通である。より悪い場合においては、レジスタの総
数Ｒは、Ｒ＝１＋Ｍ・（Ｎ／Ｋ−１）である。１レジス
タあたりのセル数Ｃは、Ｃ＝２Kである。セルの内容
は、全てのレジスタにアドレスできなけばならない。そ
れゆえに、ワード長は、Ｂ≧Ｌｏｇ2Ｒで示される整数
Ｂである。
【００６１】例えば、４８ビットの８０２．ｘで１００
００個のアドレスを記憶するには、この悪い場合におい
ては、以下のメモリを必要とする。
【００６２】 １ビットセグメントにおいては、９４０・１０3ワード
（１ワードは１９ビット） ２ビットセグメントにおいては、９２０・１０3ワード
（１ワードは１８ビット） ４ビットセグメントにおいては、１．７６・１０3ワー
ド（１ワードは１７ビット） ８ビットセグメントにおいては、１２．８・１０3ワー
ド（１ワードは１６ビット）
【００６３】Ｐは、２PK≦Ｍ＜２(P+1)Kのような整数で
あり、
【数１】
【００６４】より悪い場合には、Ｍが２K，２2Kなどよ
りも高い場合に、０〜ＰのレベルのレジスタはＭよりも
小さな値となる（図３（ｂ）参照）。ゆえに、より悪い
場合の悲観の少ない値は次式のように表される。
【数２】 または、
【数３】
【００６５】この少ない近似した前提によれば、１００
００のＭＡＣアドレスの記憶に必要なメモリ容量は以下
に示すような値へ削減される。
【００６６】 １ビットセグメントにおいては、０．３４８・１０6ワ
ード ２ビットセグメントにおいては、０．７２５・１０6ワ
ード ４ビットセグメントにおいては、１．５・１０6ワード ８ビットセグメントにおいては、１０．３・１０6ワー
ド
【００６７】記憶できるアドレスの数は、非常に多くな
る。例えば、公共に管理された４８ビットの８０２．ｘ
におけるアドレスは、その２４ビットの高位ビットのな
かに、アドレスおよび製品種別（ＩＢＭ，ＤＥＣ，Ｈ
Ｐ，・・・）の識別子を有する。与えられた時間におけ
る全ての能動的なアドレス内の異なった識別子の数は、
削減され、必要となるメモリ容量はさらに削減される。
図２（ｃ）は、最も都合の悪い前提におけるこの場合を
示す図であり、ここでＭ個の記憶されるアドレスが、高
位アドレス領域のＮ１ビットのＭ１個の異なる識別子間
に均等に分布される。ここで、Ｐ1およびＰ2は、以下に
示すような整数である。
【数４】
【数５】
【００６８】必要となるレジスタの数は、次式となる。
【数６】
【００６９】識別子の数が２０に制限されるような場合
には、１００００個のＭＡＣアドレスの記憶は、４ビッ
トセグメント幅において０．５５１・１０6ワードに削
減される。
【００７０】このように、必要なメモリの速度および特
性は、また、処理されるアドレスセグメントの幅の選択
において、ＴＲＩＥメモリの読み出しサイクルの時間で
あるＴｃｙおよび到着する分析対象のアドレスのビット
速度Ｄに影響される。
【００７１】図４は変換時間を示した図であり、図４
（ａ）は分析されるアドレス、図４（ｂ）はアドレスセ
グメントよりも長いメモリサイクルの場合、図４（ｃ）
はアドレスセグメントよりも短いメモリサイクルの場合
をそれぞれ示す。
【００７２】変換は最大Ｎ／Ｋサイクルを必要とする。
その変換は、図４に示すように、最初のセグメントを受
信した後に開始でき、最後のセグメントを受信した後の
１サイクルで終了できる。このため、分析時間Ｔａｎ
は、次式となる。Ｔａｎ＝Ｋ／Ｄ＋ｍａｘ［（Ｎ／Ｋ−
１）Ｔｃｙ，（Ｎ−Ｋ）／Ｄ］＋Ｔｃｙ
【００７３】分析対象のアドレスの最後のビットが届く
間のアクセス時間とその結果は、次式のように推定され
る。 Ｔａｃ＝Ｔｃｙ ； Ｔｃｙ
≦Ｎ／Ｋ／Ｄの場合 Ｔａｃ＝（Ｎ／Ｋ）・Ｔｃｙ−（Ｎ−Ｋ）Ｄ； Ｔｃｙ
＞Ｎ／Ｋ／Ｄの場合
【００７４】第２のケース（図４（ｃ）参照）は、速度
と単純化の点では最も好ましいものである。これは、中
間のセグメントを記憶する必要がなく、速度をかえる必
要がない。このような状態においては、高速スタティッ
クＲＡＭメモリ（アクセス時間２０〜３０ｎｓ）の存在
する性能特性で、４０ｎｓのサイクル時間と４ビットア
ドレスセグメントが、１００Ｍｂｉｔ／ｓの処理におい
て、よい妥協を示す。
【００７５】ＦＤＤＩ経路選択ブリッジへの応用が考慮
される。ワイヤードロジックで構成されるＴＲＩＥ型の
メモリの使用は、ネットワークレベルまたはＭＡＣレベ
ルのフレームの発送に必要な情報が瞬時に計算可能とな
り、フレームが直接発送ができない場合に、経路選択ブ
リッジのプロセッサの処理操作を容易にする。
【００７６】ＩＳＯ ９３１３標準によるＦＤＤＩ ＭＡ
Ｃレベルは、次に示す理由のためにより一例として選択
された。速度が高く（１００Ｍｂｉｔ／ｓ）、ソフトウ
ェアによる実施を困難にし、ＭＡＣレベル（ブリッジ）
またはネットワークレベル（ルータ）において実行され
る処理操作は、既知である。
【００７７】問題が明らかに解決されているような、実
行される操作の記述および方法は、より一般的な範囲を
有し、以下に示すような他の応用が予見される。ＡＴＭ
交換機におけるＶＰ／ＶＣ識別子の変換、フレーム中継
交換機におけるＤＬＣＩコネクション識別子の変換、Ｍ
ＡＣレベルのプロトコル（CLNAP,(CCITT 1.364),IEE,80
2.6,・・・）ネットワークレベルまたは同等の伝送レベル
のプロトコル、通話課金またはトラフィックの監視な
ど。
【００７８】ＦＤＤＩ ＭＡＣヘディング図５（ａ）
は、ＦＤＤＩフレームの最初の部分を示した図である。
その分析は、１組の記号ＪＫで形成される開始デリミタ
ＳＤ（Start Delimiter）において開始される。フレー
ム制御（ＦＣ）のフォーマットＦＦのビットは、空、ト
ークン、ＬＬＣまたはＭＡＣレベルのＳＭＴフレームを
示す。ＬＬＣ（ＦＦ＝”０１”）のフレームだけが経路
選択される。
【００７９】ビットＬは、発信元および発信先アドレス
の長さを示すビットであり、”０”の場合は１６ビッ
ト、”１”の場合は４８ビットである。別のゲートレジ
スタは、その値の機能として選択される。これら３つの
フィールドの分析は、続けて行われる。
【００８０】識別されたＭＡＣアドレスは、マッチ信号
によって、ＦＤＤＩリングにおいてＭＡＣレベルを制御
している装置類へ知らせられ、一致するフレームが回収
される。変換部は、大容量のアドレス可能なメモリとし
てそこへ現れる。それは、発信元および発信先アドレス
に「禁止」の設定がなされているフレームの発送を防ぐ
ことができる。
【００８１】確かなＭＡＣ発信先アドレスは、明かな意
味を持ち、ブリッジプロセッサによる処理の代わりに、
フレームの経路選択の意味はない。
【００８２】図５（ｂ）は、機能的ＭＡＣアドレスを示
す図である。これらのアドレスの表は、文献「”Assign
ed numbers”by J.Reynolds and J.Postel（RFC 1060,M
arch1990）」より与えられる。参考に、よく知られたＭ
ＡＣアドレスを以下に示す。アドレス -09-00-2B-00-00-03 「エンドシステムハロー」におい
て、-09-00-2B-00-00-04 「中間システムハロー」にお
いて、-01-80-C2-00-00-00 全てのブリッジを網羅する
木の設定および更新
【００８３】ルーチングブリッジのプロセッサの処理を
含むこれらのアドレスは、フレームに含まれる情報が直
接アドレス発送されるため、または、より複雑な処理が
そのブリッジの発送の前に必要であるためのどちらかの
理由によるものであり、後に、機能的アドレスとして述
べる。
【００８４】発信先アドレスの分析後にブリッジによる
アドレスの識別は、例えばＩＰ−ＤｏＤまたはＩＳＯ−
ＣＬＮＰ（Connectionless Network Protokol）フレー
ムを含むことができる情報フィールドの分析へ導く。情
報の発信またはルーチングブリッジのプロセッサにより
実行される特別な処理の表示は、情報フィールドのヘデ
ィング（ＬＬＣ，それにＳＮＡＰ，ＩＳＯ ＣＬＮＰ，
ＴＰ・・・）の連続した分析の後にだけ提供される。
【００８５】図５（ｃ）は、発信元による発信先アドレ
スおよびルート表示子の分析を示した図である。発信元
アドレスの最初のビット（ＲＩＩ）が”１”のとき、発
信先アドレスに続く情報ゾーンにおいて、発信元（発信
元経路選択）による経路選択へ最初の経路選択情報（Ｒ
Ｉ）フィールドが与えられる。このため、発信する情報
は、経路選択情報の分析の後に与えられるだけであり、
これは直ちに発信元のＭＡＣアドレスへ続く。
【００８６】トランスペアレントブリッジまたはスパニ
ング木による経路選択 図５（ｄ）は、トランスペアレントブリッジを示す図で
ある。上述した２つの場合が共に出くわさなかった場
合、ＭＡＣ発信先アドレスに関する情報により発信がな
される。発信先アドレスの最初の２ビットはアドレスの
種別を示し、個々またはグループ（Ｉ／Ｇ）、ローカル
な管理またはグローバルな管理（Ｕ／Ｌ）を示す。それ
らは、ＴＲＩＥメモリによって分析される。発送は、そ
のアドレスが見つからなかった場合に、スパニング木に
おいて行われる。
【００８７】送信元による経路選択 図５（ｅ）は、送信元により経路選択されたフレームを
示した図である。図６（ａ）は、経路選択情報フィール
ドを示した図である。この図の経路選択情報フィールド
は、フィールドＲＴ，ＬＴＨ，ＤおよびＬＦと、連続し
た経路選定子で構成される。
【００８８】ＲＴは、経路選択の種別を示す。明確な経
路選択されたフレームタイプ（ＳＲＦ、ＲＴ＝０ｘｘ）
のフレームのみが、経路選定子ゾーンにおいて示される
発信を行う。別のタイプ（ＡＲＥ（All Route Explore
r）とＳＴＥ（Spanning TreeExplorer））は、エンドシ
ステムによって、それら自身の経路選択テーブルを作成
するに利用される。
【００８９】ＬＴＨは情報経路選択フィールドのバイト
長を示す（例えば、経路選定子ゾーンの長さ＋２）。Ｄ
はフレームの方向を示すビットであり、オリジンからエ
ンドへの場合はＤ＝０、逆の方向の場合にはＤ＝１であ
り、例えば、実行する経路選択計算をもたないエンドの
応答のために、上記ビットを反転させる。
【００９０】発信元ＭＡＣアドレスにおけるＲｉフィー
ルドの分析は連結され、これは、異なる分析タイプのた
めに、オートマトンをリンクするによって識別されるイ
ベントの１つである。
【００９１】ＲＴおよびＬＴＨフィールドの分析は、次
に示す情報を与えるＴＲＩＥメモリの診断によって得ら
れる。ＡＲＥまたはＳＴＥタイプのフレームの機能、Ｌ
ＴＨフィールドが不正確な値であるエラー、フレームが
ＳＲＦタイプのものである場合の半バイトの前計算され
た期間。
【００９２】ＲＩフィールドの分析に伴う、ゲートレジ
スタおよび他のレジスタの内容は、ＴＲＩＥメモリを初
期化により確定される。情報の発送は、経路選定子ゾー
ンの分析により得られ、ＳＲＦタイプのフレームに伴わ
れるフィールドに示される。
【００９３】図６（ｂ）は、経路選定子の一例を示した
図である。その経路は、連続して接続されたテイクン
（ＬＡＮ識別子ＬＡＮｉｄ）および通過したノード（ブ
リッジ識別子ＢＮ）により表される。そのブリッジ番号
の意味は、それをフレーム化するＬＡＮ識別子（Loacal
Area NetworkまたはＲＬＥ）の組に依存することがで
きる。最後のブリッジ識別子は、”０”に固定され、バ
イトの境界にあるルート識別子ゾーンを整列させるため
にある。
【００９４】図７は、発信元の経路選択においてフレー
ムが発信されるネットワークを例示した図である。この
ように、フレームはブリッジｉを介してローカルネット
ワークＬＡＮ１およびＬＡＮ２の間で交換され、フィー
ルドＲＤは、交換の方向に依存せず、明確なＬＡＮ識別
子が１度だけ現れることができ、（Ａ，＃２，Ｂ）に現
れるフレームだけがブリッジｉにより経路選択され、Ｄ
＝”０”のとき、ブリッジｉはそのポートｃにおいてフ
レーム（Ａ，＃２，Ｂ）を発信し、Ｄ＝”１”のとき、
ブリッジｉはそのポートａにおいてフレーム（Ａ，＃
２，Ｂ）を発信する。
【００９５】発信は、フィールドＲＤ内の明確な手順
（ＬＡＮｉｄ，ＢＮ，ＬＡＮｉｄ）の識別により確率さ
れ、例えば、上記の例においては、ブリッジｉによる手
順（Ｅ，１，Ｆ）である。識別は次に示す方法で行わ
れ、最初のＬＡＮ識別子が識別されるまで、ブリッジ識
別子を無視することとサーチを再開することが必要であ
り、ＬＡＮ識別子が識別されるとすぐに、続くブリッジ
識別子およびＬＡＮ識別子の分析の後、発信が得られ
る。
【００９６】ＴＲＩＥメモリの適応プログラミングによ
り、「まで」の状態が得られる。ＬＡＮｉｄのセグメン
トの１つの分析の間の失敗は、続くダミーレジスタに向
かう、または、最後に（続くブリッジ識別子と同時に読
み込む）サーチを再開するためにゲートレジスタへ向か
う、のどちらか一方を示すダミーレジスタを指す。この
ダミーレジスタへのポインタは、明確なタイプのもので
ある。図８は、送信元による経路選択の場合の順次サー
チの間のメモリに網羅されたパス（経路）を示す図であ
る。ダミーレジスタの内容および位置は、メモリの初期
化段階で確立される。図８において、記号Ｅは、ポイン
タの状態を示すものである。
【００９７】その発信は、フレームの方向に依存し、手
順が識別されたときの記憶された中間結果における間接
および前もって記憶された方向ビットによる間接によ
る、分析の終わりに得られる。
【００９８】同様な経路をたどるＬＡＮｉｄ，ＢＮ，Ｌ
ＡＮｉｄの順序における同じＬＡＮ識別子は、経路選定
子の手順において１度より多く起こってはならない。も
し、この場合にフレームが除かれないとすると、ブリッ
ジはネットワークにおいてループとなるとともに重複す
る。この発明に関する方法は、同一の識別子の複数の発
生を識別することを可能にはしないが、通過する経路に
おけるブリッジへ接続される２つ以上のＬＡＮ識別子の
発生の識別は可能になる。この状態は、先の状態を含
み、そして最適でない経路を明らかにすることが可能で
ある。このような場合は、それが送信元に通知されない
とき、ＬＡＮからブリッジへの付加によりネットワーク
が形状を替えた場合に発生する。
【００９９】それを行うために、経路選定子の手順が完
全に実施され、図８の（*）で示される端の通過の数が
カウントされる。この数が２以上である場合、その経路
はループとなり、最適なものではない。
【０１００】ＬＡＮｉｄ、ＢＮの手順の識別の後に、発
信が行われない場合に、ブリッジは、失敗状態であるこ
とがわかる。このような場合は、送信元にそれが通知さ
れないとき、ＬＡＮを退くことによりネットワークが形
状を変えた場合に発生する。
【０１０１】経路選択ブリッジへ向けられたＭＡＣフレ
ーム 実行される処理は、それらのヘディングの一部のＩＰ−
ＤｏＤまたはＩＳＯ−ＣＬＰフレームの場合において、
分析がＬＬＣフィールドに代わるまでわからない。この
長さおよび深さが可変長である分析は、変換部において
実行されるネットワークレベルプロトコルにおける情報
を得ることができ、経路選択ブリッジのプロセッサによ
り実行されるプロトコルまたは情報は、データリンクレ
ベルにおいてＴＥＳＴおよびＸＩＤフレームを交換す
る。
【０１０２】図９（ａ）は、経路選択ブリッジのプロセ
ッサにより処理される未知のＬＬＣを示す図である。図
９（ｂ）は、経路選択ブリッジのプロセッサにより処理
されるＡＰＲフレームの識別を示す図である。図９
（ｃ）は、ＩＰ−ＤｏＤフレームの識別を示す図であ
る。図９（ｄ）は、ＩＳＯ−ＣＬＮＰフレームの識別を
示す図である。
【０１０３】ＴＲＩＥメモリの診断は、以下に示す連続
したバイトの識別された機能として提供される。未知の
値の指示、経路選択ブリッジのプロセッサにより実行さ
れる処理の指示、例えば、ＬＬＣ副層（図９（ａ）参
照）またはＬＬＣの制御のために拡張される情報を意味
するＴＥＳＴおよびＸＩＤフレームの識別の後、続く情
報がＡＲＰタイプのものあることを意味するＳＮＡＰ＝
AA-AA-03-00-00-00-08-06を識別の後、ＩＰ−ＤｏＤ、
ＩＳＯ−ＣＬＰのような明確なネットワークレベルのプ
ロトコルにおいて、後に実行されるプロトコルの指示、
単にプロトコルタイプを識別することで同じであること
が検知された場合に、ネットワークアドレスのセグメン
トで表される長さ。
【０１０４】ＩＰ−ＤｏＤプロトコルは、AA-AA-03-00-
00-00-80-00-45（図９（ｃ）参照）の条件で識別され
る。その最初の８バイトはＬＬＣおよびＳＮＡＰを含
み、その後部はネットワークレベルに属し、バージョン
（４）およびＩＰ ＩＨＬヘディングの長さ（２０バイ
ト）を示す。その長さに関する５よりも高い値は、その
ヘディングが経路選択ブリッジのプロセッサによっての
み処理できるオプションを含むことを意味する。
【０１０５】ＩＳＯ−ＣＬＮＰプロトコルは、FE-FE-03
-81の条件で識別される。最初の３バイトはＬＬＣを含
み、最後はネットワークレベルに属し、例えば、ネット
ワーク層プロトコル識別子ＮＬＰＩＤに属する（図９
（ｄ）参照）。
【０１０６】これらの手順は、ＴＲＩＥメモリに載せら
れており、それらの長さは可変長で、例えばＬＬＣ，Ｓ
ＮＡＰ、またはＬＬＣ，ＮＬＰＩＤに続くＩＰ−ＤｏＤ
のようないくつかの経路における同じネットワークレベ
ルプロトコルを、同一にすることと、同等に考えられ
る。
【０１０７】ＩＰ−ＤｏＤプロトコル 図１０は、ＤｏＤヘディングを示す図である。処理され
るバージョンはバージョン４のオプションなしである。
寿命を越えたフレームの識別は、接続される（ＴＴＬ
（Test of the to Live Time field）＝０）。発信元あ
るいは発信先のアドレスが禁止を示すフレームの発信を
防ぐことができる。
【０１０８】明確なアドレスの識別は、ＭＡＣアドレス
の方法と同様に、フレームに含まれる情報が直接それに
宛てられているため、または、より複雑な処理操作がフ
レームの発信に先だって必要とされるため、のどちらか
一方の理由により、経路選択ブリッジプロセッサによる
処理を与えることができる。
【０１０９】ＩＳＯ−ＣＬＮＰプロトコル 図１１は、ＩＳＯ−ＣＬＮＰヘディングを示す図であ
る。実行される処理操作は、発信先および発信元アドレ
スの前部に設定された２つのフィールドＬ（ＤＡ）およ
びＬ（ＳＡ）により示されるランダムな長さを持つアド
レスの識別を除いては、前述した場合と似ている。
【０１１０】異なった分析タイプとのリンク 図１２および１３は、オートマトンの状態図を示した図
であり、以下の異なるブロックに分割される。初期化ブ
ロック１００、ＭＡＣレベル分析ブロック１０１、発信
元経路選択なしのＭＡＣ分析ブロック１０２、発信元経
路選択の分析ブロック１０３、相互接続装置としてアド
レスされているブリッジ、発信元経路選択の分析ブロッ
ク１０４、ＬＬＣ分析ブロック１０５、ターミナル装置
としてアドレスされているブリッジ、ブロック１０６、
部分的にのみ処理可能なプロトコルのための入り口点、
ブロック１０７ プロトコルＸ、例えばＸＮＳ，ＩＰＸ
（「？」は、いくつかある補足のプロトコルのような他
のプロトコルを参照する）、ＩＰ−ＤｏＤ分析ブロック
１０８、ＩＰ ＩＳＯまたはＣＬＮＰ分析ブロック１０
９。
【０１１１】ブロック１０１、１０２により表される層
は、１またはそれ以上の他の層に置き換えることがで
き、または、それ自身がいくつかの層に分類されること
が指摘される。
【０１１２】「Ｄｅｂｔ」は、タイムアウトのオーバー
フローであり、サーチ時間を制限するため、あるいは入
力されるフレームの明確なフィールドを識別する目的
で、送り出される。その値は、発信元またはＩＳＯ−Ｃ
ＬＮＰのアドレス長により示される経路選択におけるＬ
ＴＨ長のように、受信される情報から予測されかあるい
は接続される。
【０１１３】「エラー」は、分析が実行される全ての場
合を中断するものであり、以下の結果により発生する。
無効の記号が現れた時の、物理レベルにおける不十分な
操作、フィールドの不正確な値（例えば、ＩＳＯ−ＣＬ
ＮＰヘディングにおけるアドレス長）、禁止されている
と識別されたアドレス（ＭＡＣアドレスを除く）、ＴＲ
ＩＥメモリの診断における論理的誤りの検出（タイムア
ウトの終わりの前に結果が見つからない）、ハッチング
により図示されるＴＲＩＥメモリとの交換、分析のタイ
プおよび結果が、非操作状態に戻る間に、交換機または
ルーチィングブリッジのプロセッサに示される。
【０１１４】図１２および１３において使われている略
字を以下に示す。 ／ ： 否定 ＆ ： 論理積 ＲＩ ： 発信元による経路選択指示子
の提供 ＳＲ ： 発信元の経路選択 ＯＫ ： 認定されたまたは見つからな
かった発信元アドレス Ｒｅｃｈ．： ＴＲＩＥメモリにおけるサー
チの初期化 Ａｃｈ． ： 識別された発信 Ａｄｄｒ．ｆｃｎｔ： 識別された機能的アドレス ？ ： 他のネットワークプロトコル
への可能な拡張 （*） ： 発信元の経路選択に用いられ
る２つのゲートレジスタ その分析のタイプおよび実行される操作は、以下の通り
である。
【０１１５】*ＭＡＣ分析 発信元および発信先アドレス長１６ビット（ゲートレジ
スタ１個）または４８ビット（ゲートレジスタ２個）
は、発信、値または機能的アドレス、値、に変換され
る。発信先アドレスが識別されていない場合、発信値
は、デフォルトでスパニング木と一致するように与えら
れる。
【０１１６】そのブリッジへアドレス付けされたフレー
ムは、発信元により経路選択されていない場合、または
全経路探索子（ＡＲＥ）またはスパニング木探索子（Ｓ
ＴＥ）のタイプによらないものである場合に、ＬＬＣお
よび任意に続くフィールドの変換を引き起こす。
【０１１７】以下に示すエラーが検出される。分析中に
おいての不確かな記号の出現、メモリの論理的誤り、禁
制された発信元アドレス、禁制された発信先アドレス、
【０１１８】*発信元経路選択 経路選択型のフィールド分析は、発信元ＭＡＣアドレス
でも、禁止されておりブリッジへのアドレス付けがなさ
れていない発信先ＭＡＣアドレスでもないフレームのに
おいて、以下に示す情報を提供することが可能となる。
【０１１９】フレームがＡＲＥもしくはＳＴＥ型である
場合の経路選択ブリッジプロセッサにより処理される機
能、または、フレームがＳＲＦタイプであり、かつブリ
ッジへのアドレス付けがなされていない場合に、経路選
定子手順のＴＲＩＥメモリ（ゲートレジスタ２個）によ
る変換の後の発信。
【０１２０】次に示すエラーが検出される。ＳＲＦ型の
フレームにおいて発信が存在しない、ループしたまたは
重複したＬＡＮ識別子、分析中の不確かな記号の出現Ｌ
ＴＨフィールドの不正確な値（ＳＲＦフレームにおいて
は６未満の奇数、ＡＲＥ／ＳＴＥフレームにおいては２
未満の奇数）。
【０１２１】*ＬＬＣ分析 ブリッジにアドレス付けされ、その発信元アドレスが禁
止され、なおかつＡＲＥまたはＳＴＥ型でないフレーム
のＬＬＣ（および続くフィールドの任意の部分）のＴＲ
ＩＥメモリ（ゲートレジスタ３個）による変換は、以下
に示す情報の提供を可能にする。
【０１２２】ＬＬＣおよびネットワーク層のヘディング
の部分がネットワークレベルのプロトコルの識別を可能
にする場合に実行される続く分析、または、明かなＬＬ
Ｃ、またはＬＬＣおよびそれに続く情報部の識別の後
に、経路選択ブリッジのプロセッサにより処理される機
能。
【０１２３】次に示すエラーが検出される。分析中の不
確かな記号の出現、メモリの論理的誤り、ＬＬＣフィー
ルドまたはそれに続く情報の未知の値。
【０１２４】ＴＲＩＥメモリにおけるＬＬＣの変換に続
いて、他のネットワークプロトコルの接続は可能であ
る。
【０１２５】*ＩＰ−ＤｏＤ分析 変換されたヘディングは、オプションなしのバージョン
４のものである（ＩＨＬ＝５）。ヘディング長は、厳密
に言えば５ワード（１ワードは３２ビット）未満である
場合に前述の分析（ＬＬＣ）の間に検出したエラーに一
致し、５を越える値である場合には、経路選択ブリッジ
プロセッサによる処理を要求する。
【０１２６】３２ビット長の発信元および発信先アドレ
ス（ゲートレジスタ４個）は、発信、値または機能的ア
ドレス、値、に変換される。
【０１２７】次に示すエラーが検出される。分析中の不
確かな記号の出現、メモリの論理的誤り、未知の発信先
アドレス、発信元アドレスの禁止、発信先アドレスの禁
止、寿命を越えたフレーム、不正確なチェックサム。
【０１２８】*ＩＳＯ−ＣＬＮＰ分析 変換されるヘディングは、そのネットワーク層プロトコ
ルがアクティブ（ＮＬＰＩＤ＝８１）のものである。経
路選択ブリッジのプロセッサにより実行される処理は、
この場合、前述した分析（ＬＬＣ）の間に決定される。
【０１２９】発信元および発信先アドレス（ゲートレジ
スタ４個）は、発信、値または機能的アドレス、値、に
変換される。
【０１３０】ＩＳＯのアドレスのヘディングは、ＡＦＩ
（Authority and Format Indicator）フィールドであ
る。このフィールドは、ＴＲＩＥメモリによってアドレ
スの残りのように分析される。続くＡＦＩの変換に至る
全ての中間のレジスタは、補足のゲートレジスタのグル
ープとして見ることができ、または、４８ビットのＭＡ
ＣまたはＩＰ−ＤｏＤアドレスの場合には既に存在して
いる。
【０１３１】次に示すエラーが検出される。分析中の不
確かな記号の出現、メモリの論理的誤り、未知の発信先
アドレス、発信元アドレスの禁止、発信先アドレスの禁
止、寿命を越えたフレーム（その長さは厳密には２バイ
ト未満、または厳密には３２バイトを越える）、厳密に
は１６未満であるヘディング長。
【０１３２】ＴＲＩＥメモリの内容の符号化 ＴＲＩＥメモリは、特に変換子の接続された部分による
場合を除いて、経路選択分析のプロセッサにより書き込
まれ、読み出される。そのアドレスの読み出しは、入力
されるフレームのセグメント（索引付けされる）また
は、レジスタ内のセルにアドレスする前部（例えば、発
信元により経路選択されるフレームの方向ビット）に記
憶される値、の連続、処理サイクルの間にセルに読み出
される、または、アドレスされているレジスタのゲート
レジスタ値におけるサーチの初期化、または、前もって
記憶されている中間の結果、の連続により得られる。
【０１３３】情報の目的のために、次に示すゲートレジ
スタが連結される。１は、１６ビットのＭＡＣアドレ
ス、２は、４８ビットのＭＡＣアドレス、３は、発信元
経路選択のＲＴおよびＬＴＨフィールド、４は、発信元
経路選択のための経路識別子手順５は、ＬＬＣ ６は、ＩＰ−ＤｏＤアドレス ７は、ＩＳＯアドレス
【０１３４】図１４は、６個の高位符号化の提供された
場合のＴＲＩＥメモリの中味のフォーマットを示す図で
ある。
【０１３５】読み出しは、各々のサイクルにおいて次に
示す情報を供給しなければならない。サーチは続くセグ
メントにたいして続けて行われ、セルの中味は１８ビッ
トのレジスタ値であり、続くレジスタはダミー用のレジ
スタ（拡張）であり、得られた結果、その結果はポイン
タ（発信元の経路選択における中間結果）、サーチが失
敗、その結果は、それが発信先または発信元アドレスで
あるかどうかの機能としての２つの公認の属性で発信さ
れ、その結果は、経路選択ブリッジのプロセッサにより
処理される機能であり（機能的アドレスの識別）、その
結果は中間アドレスであり、その値は実行される次の処
理操作を示す（例えば、ＩＰ−ＤｏＤまたはＩＳＯ−Ｃ
ＬＮＰ）、セグメント表現の中間結果に関連するタイム
アウト。その中味は、常に低位に位置し、高位において
そのタイプが示される。
【０１３６】図１４は、ワードのフォーマットを示した
図であり、図１５は、発信のための結果の長さの最大化
および実行される操作のタイプを知るために処理される
ビットの最小化を許すタイプ指定ビットにおける木構造
を示す図である。
【０１３７】図１５に示す木の配置は、その図示された
ものに限定されるものではない。２０ビットのワード長
で、アドレスできる容量は２18個のレジスタであり、そ
れゆえ、メモリ容量は、４８ビットのＭＡＣアドレスの
２３０００個以上の記憶を許し４Ｍに至る。明らかに、
別の値も可能である。
【０１３８】チェックサムの検証 ネットワークレベルのヘディング（ＩＰ−ＤｏＤまたは
ＩＳＯ ＣＬＮＰ）は、エラーの検出のためにチェック
サムフィールドを有している。その検証のための処理
は、ブリッジプロセッサにおいて考慮されるべき時間の
合計を要する。それは、接続されることができる単純な
処理である。
【０１３９】図１６は、チェックサムの計算を示した図
であり、図１６（ａ）は、ＦＣＳ ＩＰ−ＤｏＤの場合
の計算、図１６（ｂ）は、ＦＣＳ ＩＳＯ ＣＬＮＰの場
合の計算を示し、図１６（ｃ）は、そのタイミングを示
す図である。
【０１４０】図１６（ａ）において、加算器は分析され
るバイトである８個の第１の入力を受信する。その８個
の出力は、それぞれの出力がマルチプレクサの２つの入
力０および１へ接続される第１のレジスタＡと第２のレ
ジスタＢへ接続される。そのマルチプレクサの出力は、
上記加算器の第２の入力に接続される。その加算器出力
のキャリー（桁上がり）はクロックφによりそのキャリ
ーを入力する第３のレジスタへ入力される。第１のレジ
スタは、クロックφＡで受信し、第２のレジスタおよび
マルチプレクサは、クロックφＢで受信する。そのマル
チプレクサは、φＢ＝０のとき入力０の信号を出力し、
φＢ＝１のとき入力１の信号を出力するものである。
【０１４１】図１６（ｂ）において、処理される第１の
加算器は第１の入力バイトを受信する。この加算器の出
力は、第１のレジスタＣ０に入力され、そのレジスタＣ
０の出力は、その第１の加算器の第２の入力に接続さ
れ、さらに第２の加算器の第１の入力に供給される。第
２の加算器の出力は、第２のレジスタＣ１に入力され、
そのレジスタＣ１の出力は、第２の加算器の第２の入力
に接続される。
【０１４２】第１の加算器出力のキャリー出力は、第３
のレジスタを介して、第１および第２の加算器のキャリ
ー入力に接続される。第２の加算器のキャリー出力は、
第４のレジスタを介して、同加算器の第２キャリー入力
に接続される。以上の第１〜第４のレジスタは、同じク
ロックφで取り込みを行う。
【０１４３】*ＩＰ−ＤｏＤチェックサム チェックサムフィールドは、ヘディングの全ての１６ビ
ット（１ワード）の（２16−１）の剰余の和の結果のビ
ットの反転により得られる。
【０１４４】チェックは、ヘディング（チェックサムを
含む）の１６ビット（１ワード）を各々（２16−１）の
剰余の和をとることにより行われる。この加算の結果
は、エラーがない場合に、１６進の「ＦＦＦＦ」とな
る。
【０１４５】加算は、それらの位（ヘディングの高位バ
イトまたは低位バイト）もしくは（ヘディングの高位ビ
ットまたは低位ビット）を考慮すことなく、バイトに関
して行うことができる。次に述べる累算器レジスタへキ
ャリーを伝搬することが単に必要である。
【０１４６】図１６（ａ）は、その累算器の構造を示す
図である。φはバイトクロックであり、φＡおよびφＢ
は、各々チェックサムの半分を記憶する２つの８ビット
レジスタのシフトされたクロックである。各々のレジス
タの中味は、同じ時間に新しいバイトとして受信したも
のであり、加算器入力に二者択一で提供される。そのキ
ャリーは再び加算器へ戻り、第１の１６ビットの半ワー
ド、例えば、低位から高位への通常のキャリー、第２の
１６ビットの半ワード、例えば、（２16−１）の剰余の
和を実行するために、高位から続くワードの低位へのキ
ャリーである。
【０１４７】*ＩＳＯ−ＣＬＮＰチェックサム そのチェックサムフィールドは、同様に１６ビットであ
るが、その計算および検証方法が異なり、２つのバイト
Ｃ０，Ｃ１は、（２8−１）の剰余の計算による各々の
ヘディングバイトにおいて計算される（ＩＳＯ ＣＬＮ
Ｐヘディングは１６ビットワードの整数番号を形成する
必要はない）。検証は次に示すように行われる。第１の
バイトＣ０は、ヘディングの全Ｏｉバイトの（２8−
１）の剰余の和である。 Ｃ０＝Ｃ０＋Ｏｉ 第２のバイトＣ１は、Ｃ１＝Ｃ１＋Ｃ０の各々のＯｉバ
イトにおける全Ｃ０バイトの（２8−１）の剰余の和で
ある。 Ｃ１＝Ｃ１＋Ｃ０ 検証の終わりに、Ｃ０およびＣ１は（２8−１）の剰余
の値が”０”とならなければならない。
【０１４８】図１６（ｂ）は、２つの累算器の構造を示
す図である。それらのキャリーは、（２8−１）の剰余
の和を計算するために高位から低位へ循環される。その
Ｃ０，Ｃ１レジスタは、同じクロックφで、各々の新た
なバイトへ更新される。累算器Ｃ１の加算器は、２つの
キャリー入力を有し、一方はＣ０レジスタのオーバーフ
ローの場合であり、他方はそれ自身のオーバーフローの
場合である。
【０１４９】この発明に関する変換器のハードウェア構
造 図１７は、次に示す要素から構成される変換器のハード
ウェア構造を示す図である。オートマトン２００、ＲＡ
Ｍ２０１、リード／ライト制御部２０２、ＲＡＭ−オー
トマトン間の調停に関係するとともに、任意にオートマ
トンをパラメータ化し、ＲＡＭの読み出しおよび書き込
みを可能にする。
【０１５０】中間結果、ゲートレジスタ、方向へおよび
セグメントへに対応するオートマトンの出力は、リード
／ライト制御部のアドレス出力と同様に、この図に複数
のマルチプレクサで表されるデータ経路２０３を介して
ＲＡＭに接続される。
【０１５１】他のオートマトン出力は、結果部２０４と
接続され、その結果部２０４の一部はＲＡＭの読み出し
係わり、一部はオートマトンと係わり、値、分析タイ
プ，エラー、存在する値、存在する機能、および存在す
る結果と対応する信号を出力する。リード／ライト制御
部２０２およびオートマトンのデータアクセスは、ＲＡ
Ｍに接続される。
【０１５２】ＦＤＤＩの物理レベルを処理するシステム
の残りとのインターフェースは、以下のものである。対
応するクロック（２５ＭＨｚにおける記号、１２．５Ｍ
Ｈｚにおけるバイト）と同様な、構成要素からの入力信
号ＲＣＤＡＴ（９．．．０）、リング（裸）からそれを
引き上げることができるような、ＭＡＣレベルのアドレ
スの識別をするＭＡＣレベルの処理を行う構成要素へ示
されるマッチ信号、 分析結果の形式 １６ビットの発送または機能、３ビットの実施される分
析タイプ、９ビット（１種類のエラーに対し１ビット）
のエラー指示、発信指示、機能指示、ＴＲＩＥメモリの
更新のためのアクセス、
【０１５３】図１４および１７において、ＴＲＩＥデー
タおよびアドレスは、２０ビットで実施されるが、異な
るビット数でも明らかに実施できる。
【０１５４】都合のよい構造においては、変換器は２つ
の部分からなる。その第１の構成要素は、間接−指標サ
イクルを実行し、メモリおよびアドレスマルチプレクサ
を寄せ集める。そのマルチプレクサは、レジスタとアド
レスバス上における増幅機能の両方を有する。このバス
はインピーダンス整合されたもので、メモリおよびマル
チプレクサはバス長を減少させるために基板の両表面に
配置された小型の箱内に設置される。一方、他の全ての
構成要素は、プログラマブル論理回路内に実現すること
ができる。
【０１５５】ＴＲＩＥメモリの更新ソフトウェアは、異
なる物理ポートに対応するいくつかの変換器を制御する
ことができ、Ｃ言語において約２０００行の量となる。
その１０％は、加算、アドレスの移動またはその調停の
修正などの基本的な操作のためのものである。
【０１５６】パケット交換型の中間装置に適用するため
の一般的な構造においては、その中間接続装置は、３つ
の部分（交換装置への整合、中継、および、問題のＬＡ
Ｎ，ＭＡＮまたはＷＡＮのインターフェースへの適応）
からなる異なるアクセス部間の情報交換を許す装置を中
心に構成される。
【０１５７】制御部には、完成された装置を使用するこ
とが可能である。それはまた、過大な時間的強制（装置
およびその使用に関して）を持たないようなシステムに
より定義されるフレームのタスク処理を処理する。例え
ば、数秒から数ダースまたは数百秒の時間定数を持つ経
路決定またはテーブル交換フレームが、ここに適用でき
る。
【０１５８】この発明に関する装置は、ＬＡＮインター
フェース（ＬＡＮ中継器またはＬＡＮ適応機能）に可能
な限り近く配置することができる。それは、ＭＡＣ（Ｆ
ＤＤＩのマッチ信号の場合）を制御する装置と対等な相
互作用を持つことができる。ＷＡＮの場合、それは、イ
ンターフェースにおいて、または、データバンク型を利
用する場合のいくつかのインターフェースにより分担さ
れる方法が利用可能である。
【０１５９】２つのモードの内の１つにおいては、それ
は、いくつかのインターフェース間で分担される。その
後者の数は、望ましい特性の制限を考慮することにより
決定される（トランスペアレント、最適解の前提となる
遅延など）。
【図面の簡単な説明】
【図１】 本発明によるＲＩＥメモリを示す図であ
る。
【図２】 図２（ａ）および（ｂ）は、上記メモリの
内容を例示した図である。
【図３】 図３（ａ）〜（ｃ）は、メモリの配列を示
す図である。
【図４】 図４（ａ）〜（ｃ）は、変換時間を示す図
である。
【図５】 図５（ａ）〜（ｅ）は、異なるＦＤＤＩフ
レームアドレスフィールドを示す図である。
【図６】 図６（ａ），（ｂ）は、異なるＦＤＤＩフ
レームアドレスフィールドを示す図である。
【図７】 ネットワークの一例を示す図である。
【図８】 発信元による経路選択のサーチの説明図で
ある。
【図９】 図９（ａ）〜（ｄ）は、ＭＡＣフレームア
ドレスフィールドを示す図である。
【図１０】 ＩＰ−ＤＯＤヘディングを示す図である。
【図１１】 ＩＳＯ−ＣＬＮＰヘディングを示す図であ
る。
【図１２】 分析オートマトンを示す図（１）である。
【図１３】 分析オートマトンを示す図（２）である。
【図１４】 ＴＲＩＥメモリの内容のフォーマットを示
す図（１）である。
【図１５】 ＴＲＩＥメモリの内容のフォーマットを示
す図（２）である。
【図１６】 図１６（ａ）〜（ｃ）は、チェックサムの
計算を示す説明図である。
【図１７】 本発明による変換器を示す図である。

Claims (16)

    【特許請求の範囲】
  1. 【請求項１】 データ構造の発信のため、または前記デ
    ータ構造の重要なフィールド、特に発信元および発信先
    アドレスの分析が行われるようなインテリジェント外部
    システムによる処理のために必要な情報を外部システム
    へ供給するための前記データ構造に含まれる情報の全て
    または一部の分析のための方法において、 ２次元行列ＴＲＩＥ（ｉ，ｊ）における連続する間接的
    （indirections）な方法による変換テーブルの原理を利
    用し、 前記変換テーブルの各々の行は２k 個のセルを持つレジ
    スタから構成され、このｋはアドレス付けされたセグメ
    ントの長さであり、 ここで、前記変換テーブルのサーチは、入力される情報
    のクロックサイクルでデータ構造セグメントにより、前
    記データ構造を完全に受信し終わる前にサーチを開始す
    るように行われ、 セルの中味は、数データセグメントと等しい時間の後
    に、続くセグメントにアドレス付けでき、 または、サーチが失敗したかどうかを表示でき、 または、インテリジェント外部システムのための操作情
    報または特に発信のための値を、能動的（active）なデ
    ータ構造の中味と関連して提供でき、 ここで、その情報は、関連するオートマトンへ供給さ
    れ、そして、プロトコルのチェック情報およびプロトコ
    ルのアドレス指示情報は、そこで共に処理されることを
    特徴とするデータ構造に含まれる情報の分析のための方
    法。
  2. 【請求項２】 複数の連続する分析が実行され、その同
    じテーブルは例えば異なるゲートレジスタでのサーチの
    開始によって、異なる経路を利用する複数のサーチタイ
    プに利用することができることを特徴とする請求項１記
    載のデータ構造に含まれる情報の分析のための方法。
  3. 【請求項３】 フィールド、またはセグメントの境部に
    おいて検査される部分の副部分の一列の制限無しに、お
    よびサーチ処理の中断なしに、データ構造のいかなる補
    助的または非補助的な部分をサーチから外すことができ
    ることを特徴とする請求項１記載のデータ構造に含まれ
    る情報の分析のための方法。
  4. 【請求項４】 前記データ構造は、発信元経路選択によ
    り発信されることを特徴とする請求項１、２、または３
    記載のデータ構造に含まれる情報の分析のための方法。
  5. 【請求項５】 前記発信元経路選択されたフレームは、 経路選択タイプを示すＲＴフィールドと、経路選択情報
    フィールドのバイト長を示すＬＴＨフィールドと、経路
    指定子の列とを含む複数のフィールドから構成される経
    路選択情報フィールドからなり、 エンドシステムによって、それら自身の経路選択テーブ
    ルを作成するために、使用されるＡＲＥまたはＳＴＥタ
    イプのフレームのための機能を供給するＴＲＩＥメモリ
    の検診によりＲＴおよびＬＴＨフィールドの分析が得ら
    れ、 ＬＴＨフィールドが不正確な値を持つ場合にはエラー
    が、 フレームがＳＲＦタイプである場合には、セグメントに
    前計算を行う持続期間が得られることを特徴とする請求
    項４記載のデータ構造に含まれる情報の分析のための方
    法。
  6. 【請求項６】 発信情報は、経路選定子ゾーンの分析に
    より得られ、前記経路選定子ゾーンは、フレームがたど
    らなければならない経路であり、たどるリンク（ＬＡＮ
    識別子；ＬＡＮｉｄ）および通過するノード（ブリッジ
    識別子；ＢＮ）の連続により記述されることを特徴とす
    る請求項５記載のデータ構造に含まれる情報の分析のた
    めの方法。
  7. 【請求項７】 発信は、ＲＤフィールドにおける特別な
    列（ＬＡＮＩＤ．，ＢＮ，ＬＡＮｉｄ）の識別により確
    立され、 識別は、最初のＬＡＮ識別子が識別されるまで、ブリッ
    ジ識別子が無視され、サーチが再開されように実行さ
    れ、 発信は、ＬＡＮ識別子が識別されるとすぐ、ブリッジ識
    別子およびそれに続くＬＡＮ識別子の分析の後に得ら
    れ、 ＴＲＩＥメモリの適応プログラミングにより前記”ま
    で”の状態が得られ、 ＬＡＮｉｄのセグメントの１つの分析の間の失敗は、ダ
    ミーレジスタを指し、そのダミーレジスタは続くダミー
    レジスタまたは最後にサーチの再開を行うのためのゲー
    トレジスタのどちらか一方を指すことを特徴とする請求
    項６記載のデータ構造に含まれる情報の分析のための方
    法。
  8. 【請求項８】 発信は、フレームの方向に依存し、列が
    識別された時に記憶された中間結果によって、および前
    部に記憶された方向ビットによる指標によって、分析の
    終わりにおいて得られることを特徴とする請求項７記載
    のデータ構造に含まれる情報の分析のための方法。
  9. 【請求項９】 経路選定子列の後半に１度以上現れるＬ
    ＡＮｉｄ，ＢＮ，ＬＡＮｉｄ列内の同一のＬＡＮ識別子
    が検出されることを特徴とする請求項７記載のデータ構
    造に含まれる情報の分析のための方法。
  10. 【請求項１０】 データ構造の発信のためまたは、イン
    テリジェント外部システムによる処理のために必要な情
    報を外部システムへ供給するためのデータ構造に含まれ
    る情報の分析のための装置は、 オートマトンと、 ＲＡＭメモリと、 ＲＡＭの読み出しおよび書き込みを可能にするリード／
    ライト制御部とを有し、 前記リード／ライト制御部は、ＲＡＭ−オートマトン間
    の調停に関係するとともに、任意にオートマトンをパラ
    メータ化（parametrize）し、 オートマトンの別の出力は、中間結果、ゲートレジス
    タ、方向およびセグメントに対応し、 リード／ライト制御部のアドレス出力は、データ経路を
    介してＲＡＭに接続され、 他のオートマトン出力は、結果部と接続され、その結果
    部の一部はＲＡＭの読み出しを行い、一部はオートマト
    ンと接続され、値、分析タイプ、可能なエラー、存在す
    る値、存在する機能、および存在する結果と対応する信
    号を出力し、 リード／ライト制御部およびオートマトンのデータアク
    セスは、前記ＲＡＭに接続されることを特徴とするデー
    タ構造に含まれる情報の分析のための装置。
  11. 【請求項１１】 異なるチェックサムタイプを検証する
    チェックサム検証部部を有することを特徴とする請求項
    １０記載のデータ構造に含まれる情報の分析のための装
    置。
  12. 【請求項１２】 前記チェックサム検証部は、 分析されるバイトを８個の第１の入力を受信する加算器
    と、 その加算器の８個の出力が接続される第１のレジスタお
    よび第２のレジスタと、 それら第１のレジスタおよび第２のレジスタ出力が２つ
    の入力０および１へ各々接続されるマルチプレクサと、 そのマルチプレクサの出力が前記加算器の第２の入力に
    接続され、 クロックφにより前記加算器のキャリー出力を入力する
    第３のレジスタとからなり、 前記第１のレジスタはクロックφＡで受信し、前記第２
    のレジスタおよびマルチプレクサはクロックφＢで受信
    することを特徴とする請求項１１記載のデータ構造に含
    まれる情報の分析のための装置。
  13. 【請求項１３】 前記チェックサム検証部は、 第１の入力に処理されるバイトを受信する第１の加算器
    と、 その第１の加算器の出力を入力する第１のレジスタ（Ｃ
    ０）と、 そのレジスタＣ０の出力は、前記第１の加算器の第２の
    入力に接続され、 そのレジスタＣ０の出力を第１の入力に入力する第２の
    加算器と、 その第２の加算器の出力を入力する第２のレジスタ（Ｃ
    １）と、 その第２のレジスタ（Ｃ１）出力は、前記第２の加算器
    の第２の入力に接続され、 第３のレジスタと、 前記第１の加算器のキャリー出力は、前記第３のレジス
    タを介して前記第１および第２の加算器の第１のキャリ
    ー入力に接続され、 第４のレジスタと、 前記第２の加算器のキャリー出力は、前記第４のレジス
    タを介して、前記第２の加算器の第２のキャリー入力に
    接続され、 前記第４のレジスタは、同じクロックφで受信を行うこ
    とを特徴とする請求項１１記載のデータ構造に含まれる
    情報の分析のための装置。
  14. 【請求項１４】 データ構造交換器へまたはＦＤＤＩイ
    ンターフェースを有する経路選択ブリッジへの応用とし
    て用いられることを特徴とする請求項１０記載のデータ
    構造に含まれる情報の分析のための装置。
  15. 【請求項１５】 アドレスフィルタリングを行う安全装
    置への応用として用いられることを特徴とする請求項１
    ０記載のデータ構造に含まれる情報の分析のための装
    置。
  16. 【請求項１６】 瞬時に分析される情報に基づいてトラ
    フィックの測定、カウントおよび観測を行う装置への応
    用として用いられることを特徴とする請求項１０記載の
    データ構造に含まれる情報の分析のための装置。
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