JPH0794611A - Electrically erasable and programmable memory device having self-aligned tunnel dielectric region, and manufacture thereof - Google Patents
Electrically erasable and programmable memory device having self-aligned tunnel dielectric region, and manufacture thereofInfo
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、フローティングゲート
自己整合する薄いトンネル誘電体領域を有する電気的に
消去可能、かつ、電気的にプログラム可能のメモリーデ
バイス及びその製法に関する。FIELD OF THE INVENTION The present invention relates to electrically erasable and electrically programmable memory devices having thin tunnel dielectric regions that are self-aligned with floating gates and methods of making the same.
【０００２】[0002]
【従来の技術】米国特許第４，１１５，９１４号明細書
（１９７８年９月２６日Ｈａｒａｒｉに対し発行）；米
国特許第４，２０３，１５８号明細書（１９８０年５月
１３日Ｆｒｏｈｍａｎ−Ｂｅｎｔｃｈ Ｋｏｗｓｋｙ等
に対し発行）に開示されるような電気的に消去可能、か
つ、電気的にプログラム可能の両方の能力を有する不揮
発性メモリーセルの発明以来、電気的消去及び電気的プ
ログラミングのため薄いトンネル誘電体を使用するＥＥ
ＰＲＯＭの工業的大量生産は次第に現実のものとなって
きた。このＥＥＰＲＯＭはチャネル上のフローティング
ゲート及びドレイン上のトンネル誘電体領域ならびにフ
ローティングゲートの上に積層した制御ゲートを有する
メモリーデバイスと直列に選択デバイスを備える。2. Description of the Related Art U.S. Pat. No. 4,115,914 (issued to Harari on Sep. 26, 1978); U.S. Pat. No. 4,203,158 (Frohman-Bentch May 13, 1980). Since the invention of a non-volatile memory cell having both electrically erasable and electrically programmable capabilities, as disclosed in Kowsky et al.), A thin tunnel for electrical erasing and programming. EE using a dielectric
Industrial mass production of PROMs has become a reality. The EEPROM comprises a select device in series with a memory device having a floating gate on the channel and a tunnel dielectric region on the drain, and a control gate stacked on the floating gate.
【０００３】メモリーデバイスのプログラミングはメモ
リーデバイスのドレインと制御ゲートにわたって適当な
電圧を印加してトンネル誘電体を介してフローティング
ゲートからドレインへ電荷キャリヤをトンネルさせるこ
とによって達成される。メモリーデバイスの消去はメモ
リーデバイスの制御ゲートとドレインにわたって適当な
電圧を印加してトンネル誘電体を介してドレインからフ
ローティングゲートへ電荷キャリヤをトンネルさせるこ
とによって達成される。Programming of the memory device is accomplished by applying a suitable voltage across the drain and control gate of the memory device to tunnel charge carriers from the floating gate to the drain through the tunnel dielectric. Erasing a memory device is accomplished by applying a suitable voltage across the control gate and drain of the memory device to tunnel charge carriers from the drain to the floating gate through a tunnel dielectric.
【０００４】[0004]
【発明が解決しようとする問題点】メモリーデバイスの
ドレイン上のトンネル誘電体領域は通常光食刻技術によ
って決定される。トンネル誘電体領域を収容するため必
要な領域は光食刻法の寸法的制限及び整合許容差のため
通常大きい。面積的要求のほかに、トンネル誘電体領域
はそれだけでも重要な効果を示す。トンネル誘電体領域
が小さければ小さいほどメモリーデバイスのプログラミ
ング及び消去に必要な高電圧は低い。更に、トンネル誘
電体領域が大きいほど欠陥密度が高く、歩留まりは低
い。The tunnel dielectric region on the drain of a memory device is usually defined by photolithography techniques. The area required to accommodate the tunnel dielectric area is usually large due to photolithography dimensional limitations and alignment tolerances. In addition to the area requirement, the tunnel dielectric region alone has significant effects. The smaller the tunnel dielectric area, the lower the high voltage required to program and erase the memory device. Furthermore, the larger the tunnel dielectric area, the higher the defect density and the lower the yield.
【０００５】[0005]
【問題点を解決するための手段】それゆえ、本発明の主
目的は、改善されたＥＥＰＲＯＭを得ることである。提
案による改善された埋込みドレインと埋込みソースの間
のチャネルの上に配置され、かつ、２００Ａ〜１０００
Ａのゲート酸化物によってチャネルから絶縁されたフロ
ーティングゲート、フローティングゲートと電気的に短
絡し、かつ、４０Ａ〜１２０Ａのトンネル誘電体によっ
て埋込みドレインと絶縁してその上に配置された付加的
フローティングゲート及びフローティングゲートの上に
それから絶縁して配置された制御ゲートを有するメモリ
ーデバイスと直列に選択デバイスを備える。ＥＥＰＲＯ
Ｍ中のメモリーデバイスの提案による改善は、トンネル
誘電体領域が非常に小さく、かつ、フローティングゲー
トに対し、自己整合していることである。SUMMARY OF THE INVENTION The main object of the present invention is therefore to obtain an improved EEPROM. Located on the channel between the proposed improved buried drain and buried source, and 200A-1000
A floating gate electrically isolated from the channel by the gate oxide of A, an additional floating gate electrically short-circuited to the floating gate and insulated from the buried drain by a tunnel dielectric of 40A-120A, and A select device is provided in series with the memory device having a control gate disposed above and insulated from the floating gate. EEPRO
The proposed improvement of the memory device in M is that the tunnel dielectric area is very small and self-aligned to the floating gate.
【０００６】本発明のもう１つの目的は、本発明の２つ
の有利な実施による電気的消去及び電気的プログラム可
能なメモリー蓄積デバイスの製法を得ることである。Another object of the invention is to obtain a method of making an electrically erasable and electrically programmable memory storage device according to two advantageous implementations of the invention.
【０００７】本発明のこれら及び他の目的は、半導体基
板上にＥＥＰＲＯＭメモリーデバイスを製造する方法に
よって達成される。この方法は、第１ポリシリコン層を
フローティングゲートの形にエッチし、トンネル誘電体
形成の間フローティングゲート側壁の酸化を防止するた
め、フローティングゲートの側壁をチッ化物によってシ
ールする工程を含む。チッ化物は異方性エッチングの性
質を使用してフローティングゲート側壁の領域以外の全
ての領域から除去する。埋込みソースドレイン領域を形
成する不純物注入の後、酸化物をトンネル誘電体領域か
ら除去し、トンネル誘電体を形成する。These and other objects of the invention are achieved by a method of manufacturing an EEPROM memory device on a semiconductor substrate. The method includes the steps of etching a first polysilicon layer in the shape of a floating gate and sealing the sidewalls of the floating gate with nitride to prevent oxidation of the floating gate sidewalls during tunnel dielectric formation. The nitride is removed from all areas except the area of the floating gate sidewalls using the nature of anisotropic etching. After implanting the impurities to form the buried source / drain regions, the oxide is removed from the tunnel dielectric region to form the tunnel dielectric.
【０００８】次に、フローティングゲート側壁のシール
チッ化物を熱リン酸中で除去し、付加的ポリシリコン層
を析出させ、ドープする。異方ポリシリコンエッチング
の性質をフローティングゲート側壁のみを除く全ての付
加的ポリシリコン除去のために使用する。側壁の付加的
ポリシリコンを有する始めのフローティングゲートは新
しいフローティングゲートになる。The floating gate sidewall seal nitride is then removed in hot phosphoric acid to deposit and dope an additional polysilicon layer. The anisotropic polysilicon etch properties are used for all additional polysilicon removal except the floating gate sidewalls only. The initial floating gate with the additional polysilicon on the sidewalls becomes the new floating gate.
【０００９】次に、付加的ポリシリコンのエッジ及び露
出したトンネル誘電体領域をシールするため酸化物を成
長させる。付加的ポリシリコンの下の小さいトンネル誘
電体領域は始めのフローティングゲートに自己整合した
新しいトンネル誘電体になる。小さい自己整合したトン
ネル誘電体領域を形成するこの方法は、ＥＥＰＲＯＭの
非自己整合及び自己整合製法の２つの有利な実施に使用
される。Next, an oxide is grown to seal the edges of the additional polysilicon and the exposed tunnel dielectric regions. The small tunnel dielectric region below the additional polysilicon becomes a new tunnel dielectric self-aligned to the original floating gate. This method of forming a small self-aligned tunnel dielectric region is used in two advantageous implementations of non-self-aligned and self-aligned fabrication methods for EEPROMs.
【００１０】[0010]
【実施例】本発明の方法は、図１に示す第１の有利な実
施例で説明するような非自己整合ＥＥＰＲＯＭ及び図２
４に示す第２の有利な実施例で説明するような自己整合
ＥＥＰＲＯＭを製造するために使用される。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENT The method of the present invention comprises a non-self-aligned EEPROM as described in the first preferred embodiment of FIG.
It is used to manufacture a self-aligned EEPROM as described in the second preferred embodiment shown in FIG.
【００１１】図１，図２，図３は１組の鏡像非自己整合
ＥＥＰＲＯＭの有利な第１実施例を示す。選択デバイス
１及びメモリーデバイス２からなるＥＥＰＲＯＭは単結
晶シリコンのようなＰ型基板９上に形成される。メモリ
ーデバイス２はチャネル領域の上に配置され、かつ、ゲ
ート酸化物２１によってチャネル領域から分離されたフ
ローティングゲート３０、フローティングゲート３０に
電気的に短絡し、埋込みドレインの上に配置され、か
つ、トンネル誘電体２２によって埋込みドレインから分
離された付加的フローティングゲート３１、フローティ
ングゲート３０及び付加的フローティングゲート３１の
上に配置され、かつ、これらのフローティングゲートか
らゲート間誘電体４０及び４１によって分離された制御
ゲート５０、ならびにＥＥＰＲＯＭの埋込みソース及び
埋込みドレインとして役立つ埋込みｎ＋接合１０を含
む。FIGS. 1, 2 and 3 show a first preferred embodiment of a set of mirror image non-self-aligning EEPROMs. The EEPROM including the selection device 1 and the memory device 2 is formed on a P-type substrate 9 such as single crystal silicon. The memory device 2 is disposed above the channel region and is electrically shorted to the floating gate 30 separated from the channel region by the gate oxide 21, the floating gate 30, is disposed above the buried drain, and is a tunnel. An additional floating gate 31, separated from the buried drain by a dielectric 22, a floating gate 30, and a control disposed on and above the additional floating gate 31, and separated from these floating gates by inter-gate dielectrics 40 and 41. It includes a gate 50 and a buried n + junction 10 that serves as a buried source and drain of the EEPROM.
【００１２】埋込みソース及び埋込みドレインは付加的
フローティングゲート３１及び制御ゲート５０の下に配
置され、制御ゲート５０とはゲート間誘電体４１及び酸
化物層２３によって分離される。浅い接合１１は周辺ト
ランジスタのソースドレインを形成する。金属配線８０
はコクタクト７０を介して同じ行のＥＥＰＲＯＭの全て
の選択デバイスのドレインへ接合される。ドープしたＣ
ＶＤ酸化膜６０が鋭いエッジを平滑にするため、金属配
線の下にある。厚いフィールド酸化物２０は異なるデバ
イス間の分離に役立つ。The buried source and the drain are located below the additional floating gate 31 and the control gate 50 and are separated from the control gate 50 by an intergate dielectric 41 and an oxide layer 23. The shallow junction 11 forms the source / drain of the peripheral transistor. Metal wiring 80
Is connected through the contact 70 to the drains of all select devices of the EEPROM in the same row. Doped C
The VD oxide film 60 underlies the metal lines to smooth the sharp edges. Thick field oxide 20 aids in isolation between different devices.
【００１３】埋込みドレインを接地しながら制御ゲート
５０に適当な電圧を印加すると、電子は埋込みドレイン
からトンネル誘電体２２を介してフローティングゲート
３０及び付加的フローティングゲート３１へトンネルす
る。これに反し、制御ゲート５０を接地しながら埋込み
ドレインに適当な電圧を印化すると、電子は付加的フロ
ーティングゲート３１からトンネル誘電体２２を介して
埋込みドレインへトンネルする。ＥＥＰＲＯＭのメモリ
ーデバイス２のフローティングゲート３０及び付加的フ
ローティングゲート３１に過剰電子があると、ＥＥＰＲ
ＯＭのメモリーデバイス２を介して電流を導くため、制
御ゲート５０に必要な正電圧は高くなる。When a suitable voltage is applied to the control gate 50 while grounding the buried drain, electrons tunnel from the buried drain through the tunnel dielectric 22 to the floating gate 30 and the additional floating gate 31. On the contrary, when the control gate 50 is grounded and the buried drain is impressed with an appropriate voltage, electrons tunnel from the additional floating gate 31 through the tunnel dielectric 22 to the buried drain. Excess electrons in the floating gate 30 and the additional floating gate 31 of the memory device 2 of the EEPROM cause EEPR
Since the current is conducted through the memory device 2 of the OM, the positive voltage required for the control gate 50 is high.
【００１４】これに反してＥＥＰＲＯＭのメモリーデバ
イス２のフローティングゲート３０及び付加的フローテ
ィングゲート３１に電子が不足していれば、ＥＥＰＲＯ
Ｍのメモリーデバイス２を介して電流を導くため、制御
ゲート５０に必要な正電圧は小さくなる。それゆえ、制
御ゲート５０に与えられた電圧でＥＥＰＲＯＭのメモリ
ーデバイス２を介して導かれる電流があるかないかはＥ
ＥＰＲＯＭのメモリーデバイス２に１又は０が蓄積され
ているかどうかを表す。On the other hand, if the floating gate 30 and the additional floating gate 31 of the EEPROM memory device 2 are deficient in electrons, then EEPRO
Since the current is conducted through the M memory devices 2, the positive voltage required for the control gate 50 is small. Therefore, whether or not there is a current conducted through the memory device 2 of the EEPROM at the voltage applied to the control gate 50 is E
Indicates whether 1 or 0 is stored in the memory device 2 of the EPROM.
【００１５】図１乃至図３はＥＥＰＲＯＭのメモリーア
レイへの接続し方をも示す。拡散線２２５は２つの隣接
する列におけるＥＥＰＲＯＭの共通ソース線であり、制
御ゲート５０は同じ列の全てのＥＥＰＲＯＭのための共
通の制御ゲート線９０であり、共通の制御ゲート線９０
は同じ全ての選択デバイスのゲートであり、金属ビット
線８０はコンタクト７０を介して同じ行のＥＥＰＲＯＭ
の全ての選択デバイスのドレインを結合する。メモリー
アレイの全てのＥＥＰＲＯＭは図１に示すように鏡像と
して配置することができる。1 to 3 also show how to connect an EEPROM to a memory array. Diffusion line 225 is the common source line for the EEPROMs in two adjacent columns, control gate 50 is the common control gate line 90 for all EEPROMs in the same column, and common control gate line 90.
Are the gates of all the same select devices, the metal bit line 80 is through contact 70 and the EEPROM of the same row.
Combine the drains of all selected devices in. All EEPROMs in the memory array can be arranged as a mirror image, as shown in FIG.
【００１６】図１乃至図３に示す１組のＥＥＰＲＯＭを
含むメモリーアレイの製造をここで詳述する。説明の便
宜上ｎ−チャネルＥＥＰＲＯＭアレイを例として使用す
る。Ｐ型単結晶シリコンを出発基板として使用する。ｎ
−チャネルＥＥＰＲＯＭの常用製法のようにＣＶＤチッ
化物薄膜をＰ型基板上に成長した始めの酸化物上に蒸着
させる。次に、活性領域のホトレジストパターンをチッ
化膜の上に形成し、ホトレジストパターンの外側のチッ
化物を腐食除去する。Fabrication of the memory array containing the set of EEPROMs shown in FIGS. 1-3 will now be described in detail. For convenience of explanation, an n-channel EEPROM array is used as an example. P-type single crystal silicon is used as a starting substrate. n
A CVD nitride thin film is deposited on the starting oxide grown on the P-type substrate as in the conventional manufacturing of channel EEPROMs. Next, a photoresist pattern in the active region is formed on the nitride film, and the nitride outside the photoresist pattern is removed by corrosion.
【００１７】次に、Ｐ型不純物ホウ素をホトレジストパ
ターンの外側の領域へ注入して活性領域の外側の基板の
ドーピングを高める。これは寄生フィールドデバイスの
しきい値電圧を上昇して活性領域間の分離を良好にする
ため実施される。ホトレジストパターンをホウ素注入後
に剥離し、厚いフィールド酸化物２０を活性領域の外側
に成長させる。フィールド酸化の間、活性領域２５及び
２２５はなおチッ化物パターンによって保護され、酸化
物は発生しない。フィールド酸化物２０が成長した後、
活性領域２５及び２２５内のチッ化物の下の始めの酸化
物を剥離し、活性領域内のみ基板を露出させる。Next, P-type impurity boron is implanted into the region outside the photoresist pattern to enhance the doping of the substrate outside the active region. This is done to raise the threshold voltage of the parasitic field device to improve isolation between the active regions. The photoresist pattern is stripped after the boron implant and a thick field oxide 20 is grown outside the active area. During field oxidation, active regions 25 and 225 are still protected by the nitride pattern and no oxide is generated. After the field oxide 20 has grown,
The starting oxide under the nitride in active regions 25 and 225 is stripped, exposing the substrate only in the active regions.
【００１８】次に、２００Ａ〜１０００Ａの高品質ゲー
ト酸化物２１を活性領域２５及び２２５に成長させ、ホ
トレジストパターンを形成して３Ｅ１１〜３Ｅ１２／ｃ
ｍ2ドーズのホウ素注入のためのＥＥＰＲＯＭ領域を露
出する。ホトレジストパターンを剥離した後、ポリシリ
コンの第１層３０及び９０を析出させ、ドープする。Next, 200A to 1000A of high quality gate oxide 21 is grown on the active regions 25 and 225 to form a photoresist pattern to form 3E11 to 3E12 / c.
Exposing the EEPROM area for the m 2 dose boron implant. After stripping the photoresist pattern, first layers 30 and 90 of polysilicon are deposited and doped.
【００１９】次に、酸化物層３９及び９９をポリシリコ
ンの第１層３０及び９０の上に成長させる。酸化物３９
を有するフローティングゲート３０及び酸化物９９を有
する選択デバイスのゲート９０を保留するように、ホト
レジストパターンを形成し、ホトレジストパターンの外
側領域からポリシリコンを除去する。ホトレジストパタ
ーンを剥離した後のＡ−Ａ線断面及びＢ−Ｂ線断面は図
４及び図５に示される。Next, oxide layers 39 and 99 are grown on the first layers of polysilicon 30 and 90. Oxide 39
A photoresist pattern is formed so as to retain the floating gate 30 with the oxide and the gate 90 of the select device with the oxide 99, and polysilicon is removed from the outer regions of the photoresist pattern. A section taken along the line AA and a section taken along the line BB after removing the photoresist pattern are shown in FIGS. 4 and 5.
【００２０】次に、図６及び図７に示すようにシールチ
ッ化膜４９を析出させ酸化する。図８及び図９に示すよ
うにフローティングゲート３０及び選択デバイスのゲー
ト９０の側壁のシールチッ化物４８を除く全てのチッ化
物を除去するため異方性エッチングを使用する。次に、
図１０及び図１１に示すように、ホレジストパターン２
６を形成して５Ｅ１３〜５Ｅ１５／ｃｍ2ドーズの埋込
みｎ＋注入層１０のためのＥＥＰＲＯＭ領域を露出す
る。Next, as shown in FIGS. 6 and 7, a seal nitride film 49 is deposited and oxidized. An anisotropic etch is used to remove all but the sealing nitride 48 on the sidewalls of the floating gate 30 and the gate 90 of the select device, as shown in FIGS. next,
As shown in FIGS. 10 and 11, the photoresist pattern 2
6 to expose the EEPROM region for the buried n + implant layer 10 at a dose of 5E13-5E15 / cm 2 dose.
【００２１】ホレジストパターンを剥離した後、図１２
及び図１３に示すように、新たなホレジストパターン２
９を形成してＥＥＰＲＯＭのメモリーデバイスのドレイ
ンのトンネル誘電体領域を露出する。酸化物を腐食除去
して基板２７を露出させる。次に、ホレジストパターン
を剥離し、図１４図１５に示すようにトンネル誘電体２
８を形成する。フローティングゲート３０及び選択デバ
イスのゲート９０の側壁のシールチッ化物はあとから熱
リン酸で除去する。After stripping the photoresist pattern, FIG.
And a new photoresist pattern 2 as shown in FIG.
9 is formed to expose the tunnel dielectric region of the drain of the EEPROM memory device. The oxide is removed by corrosion to expose the substrate 27. Next, the photoresist pattern is peeled off, and as shown in FIG. 14 and FIG.
8 is formed. The seal nitride on the sidewalls of the floating gate 30 and the gate 90 of the selected device is later removed with hot phosphoric acid.
【００２２】図１６及び図１７に示すように、付加的ポ
リシリコン層３８を析出させ、ドープする。図１８及び
図１９に示すように、付加的フローティングゲート３１
を形成するためのフローティングゲート３０の側壁の付
加的ポリシリコン３１及び選択ゲート側壁の付加的ポリ
シリコン９１を除く全ての付加的ポリシリコンを除去す
るための異方性ポリシリコンエッチングを使用する。付
加的フローティングゲート３１の下のトンネル誘電体領
域２２は新しい小さいトンネル誘電体領域になる。フロ
ーティングゲート３０上の酸化物層３９及び選択ゲート
上の酸化物層９９を次に除去し、高品質酸化物層４０を
フローティングゲート３０上に成長させ、同時に酸化物
２３を露出したトンネル誘電体領域に成長させる。An additional polysilicon layer 38 is deposited and doped, as shown in FIGS. As shown in FIGS. 18 and 19, an additional floating gate 31
Anisotropic polysilicon etching is used to remove all the additional polysilicon except the additional polysilicon 31 on the sidewalls of the floating gate 30 and the additional polysilicon 91 on the select gate sidewalls to form the. The tunnel dielectric region 22 below the additional floating gate 31 becomes a new small tunnel dielectric region. The oxide layer 39 on the floating gate 30 and the oxide layer 99 on the select gate are then removed and a high quality oxide layer 40 is grown on the floating gate 30 while at the same time exposing the oxide 23 to the tunnel dielectric region. Grow to.
【００２３】図２０及び図２１に示すように、高品質チ
ッ化膜４１を析出させ、後に酸化する。次に、ホトレジ
ストパターンを形成し、チッ化物４１及び酸化物２３除
去の間ＥＥＰＲＯＭ領域及び第１ポリシリコンゲート領
域を保護する。第２シリコンデバイスのための高品質ゲ
ート酸化物を成長させ、第２ポリシリコンデバイスのし
きい値を調節するため、不純物注入を実施する。As shown in FIGS. 20 and 21, a high quality nitride film 41 is deposited and then oxidized. Next, a photoresist pattern is formed to protect the EEPROM area and the first polysilicon gate area during the nitride 41 and oxide 23 removal. A high quality gate oxide is grown for the second silicon device and an impurity implant is performed to adjust the threshold of the second polysilicon device.
【００２４】次に、ポリシリコンの第２層を析出させ、
ドープする。ホレジストパターンを使用して制御ゲート
５０及び第２ポリシリコンゲートパターンをパターニン
グする。レジスト除去後の制御ゲート形成は、図２２及
び図２３に示される。残りの製法工程は、常用ｎ−チャ
ネルＥＥＰＲＯＭのそれと同様である。第２ポリシリコ
ンパターン形成後、浅いソースドレイン接合１１を注入
し、ドープしたＣＶＤ酸化膜を析出させ、コンタクトを
開放し、金属膜を析出させ、パターニングする。Next, a second layer of polysilicon is deposited,
Dope. The photoresist pattern is used to pattern the control gate 50 and the second polysilicon gate pattern. Control gate formation after resist removal is shown in FIGS. The rest of the manufacturing process is similar to that of a conventional n-channel EEPROM. After the formation of the second polysilicon pattern, a shallow source / drain junction 11 is implanted, a doped CVD oxide film is deposited, contacts are opened, a metal film is deposited and patterned.
【００２５】図２４，図２５及び図２６は１組の鏡像自
己整合ＥＥＰＲＯＭに関する第２の有利な実施例を示
す。選択デバイス１及びメモリーデバイス２からなるＥ
ＥＰＲＯＭは単結晶シリコン等のＰ型基板９の上に構成
される。メモリーデバイス２はチィネル領域の上に配置
され、かつ、ゲート酸化物２１によってチャネル領域か
ら分離されたフローティングゲート３０、電気的にフロ
ーティングゲート３０に短絡し、埋込みドレインの上に
配置され、かつ、トンネル誘電体２２によって埋込みド
レインから分離された付加的フローティングゲート３
１、フローティングゲート３０の上に配置され、かつ、
ゲート間誘電体４０及び４１によってフローティングゲ
ート３０から分離された制御ゲート５０及びＥＥＰＲＯ
Ｍの埋込みソース及び埋込みドレインとして役立つ埋込
みｎ＋接合１０を含む。24, 25 and 26 show a second advantageous embodiment for a set of mirror image self-aligning EEPROMs. E consisting of selection device 1 and memory device 2
The EPROM is constructed on a P-type substrate 9 such as single crystal silicon. The memory device 2 is located above the channel region and is electrically shorted to the floating gate 30, which is separated from the channel region by the gate oxide 21, is located above the buried drain and is a tunnel. An additional floating gate 3 separated from the buried drain by a dielectric 22
1. Located on the floating gate 30 and
Control gate 50 and EEPRO separated from floating gate 30 by inter-gate dielectrics 40 and 41.
It includes a buried n + junction 10 which serves as a buried source and drain for M.
【００２６】埋込みソース及び埋込みドレインは付加的
フローティングゲート３１の下に配置される。付加的フ
ローティングゲート３１は制御ゲート５０の側壁に配置
され、制御ゲート５０から絶縁される。浅い接合１１は
周辺トランジスタのソースドレインを形成する。金属配
線８０はコンタクト７０を介して同じ行のＥＥＰＲＯＭ
の全ての選択デバイスのドレインに結合される。ドープ
したＣＶＤ酸化膜６０が鋭いエッジを平滑化するため金
属配線の下にある。厚いフィールド酸化物２０は異なる
デバイス間の分離体として役立つ。The buried source and the buried drain are located below the additional floating gate 31. The additional floating gate 31 is located on the sidewall of the control gate 50 and isolated from the control gate 50. The shallow junction 11 forms the source / drain of the peripheral transistor. The metal wiring 80 is the EEPROM of the same row via the contact 70.
Are coupled to the drains of all select devices of the. A doped CVD oxide film 60 underlies the metal lines to smooth sharp edges. Thick field oxide 20 serves as a separator between different devices.
【００２７】埋込みドレインを接地しながら、制御ゲー
ト５０に適当な電圧を印加すると、電子はトンネル誘電
体２２を介して埋込みドレインから付加的フローティン
グゲート３１へトンネルする。これに反し、制御ゲート
５０を接地しながら埋込みドレインに適当な電圧を印加
すると、電子はトンネル誘電体２２を介して付加的フロ
ーティングゲート３１から埋込みドレインへトンネルす
る。When the appropriate voltage is applied to the control gate 50 while grounding the buried drain, the electrons tunnel through the tunnel dielectric 22 from the buried drain to the additional floating gate 31. On the other hand, when the control gate 50 is grounded and an appropriate voltage is applied to the buried drain, the electrons tunnel through the tunnel dielectric 22 from the additional floating gate 31 to the buried drain.
【００２８】ＥＥＰＲＯＭのメモリーデバイス２のフロ
ーティングゲート３０及び付加的フローティングゲート
３１に過剰電子があると、ＥＥＰＲＯＭのメモリーデバ
イス２を介して電流を導くために制御ゲート５０に必要
な正電圧は高くなる。これに反し、ＥＥＰＲＯＭのメモ
リーデバイス２のフローティングゲート３０及び付加的
フローティングゲート３１の電子が不足であれば、ＥＥ
ＰＲＯＭのメモリーデバイス２を介して電流を導くため
に制御ゲート５０に必要な正電圧は小さくなる。それゆ
え、制御ゲート５０に与えられた電圧でＥＥＰＲＯＭの
メモリーデバイス２を介して流れる電流があるかないか
により１又は０がＥＥＰＲＯＭのメモリーデバイス２に
蓄積されるかどうかを示すことができる。The presence of excess electrons in the floating gate 30 and the additional floating gate 31 of the EEPROM memory device 2 increases the positive voltage required on the control gate 50 to conduct the current through the EEPROM memory device 2. On the contrary, if the floating gate 30 and the additional floating gate 31 of the memory device 2 of the EEPROM are insufficient in electrons, the EE
The positive voltage required on the control gate 50 to conduct the current through the memory device 2 of the PROM is reduced. Therefore, it is possible to indicate whether a 1 or a 0 is stored in the EEPROM memory device 2 depending on whether or not there is a current flowing through the EEPROM memory device 2 at the voltage applied to the control gate 50.
【００２９】図２４は更にＥＥＰＲＯＭをメモリーアレ
イへ接続する状況をも示す。拡散線２２５は２つの隣接
する列のＥＥＰＲＯＭの共通ソース線であり、制御ゲー
ト５０は同じ列の全てのＥＥＰＲＯＭのための共通の制
御ゲート線であり、ゲート９０は同じ列の全ての選択デ
バイスの共通ゲートであり、金属ビット線８０はコンタ
クト７０を介して同じ行の全ての選択デバイスのドレイ
ンを結合する。全てのＥＥＰＲＯＭは図２４に示すよう
に、相互に鏡像として配置される。FIG. 24 also shows the situation where the EEPROM is connected to the memory array. Diffusion line 225 is the common source line for two adjacent columns of EEPROM, control gate 50 is the common control gate line for all EEPROMs in the same column, and gate 90 is for all select devices in the same column. A common gate, metal bit line 80 couples via contacts 70 the drains of all selected devices in the same row. All EEPROMs are arranged as mirror images of each other, as shown in FIG.
【００３０】図２４，２５及び２６に示すＥＥＰＲＯＭ
の１組を含むメモリーアレイの製造法をここに詳述す
る。説明の便宜上ｎ−チャネルＥＥＰＲＯＭアレイを例
として使用する。Ｐ型単結晶シリコンを出発基板として
使用する。ｎ−チャネルＥＥＰＲＯＭの常用製法の場合
と同様にＣＶＤチッ化物薄膜をＰ型基板に成長した始め
の酸化物上に析出させる。EEPROM shown in FIGS. 24, 25 and 26
A method of manufacturing a memory array including one set of For convenience of explanation, an n-channel EEPROM array is used as an example. P-type single crystal silicon is used as a starting substrate. A CVD nitride thin film is deposited on the starting oxide grown on the P-type substrate as in the conventional n-channel EEPROM fabrication process.
【００３１】次に、活性領域のホトレジストパターンを
チッ化膜の上に形成し、ホトレジストパターンの外側の
チッ化物を腐食除去する。次に、Ｐ型不純物ホウ素をホ
トレジストパターンの外側の領域へ注入して活性領域の
外側の基板ドーピングを高める。これは、活性領域間の
分離を良好にするように寄生フィールドデバイスのしき
い値電圧を上昇するため実施される。ホウ素注入後ホト
レジストパターンを剥離し、厚いフィールド酸化物２０
を活性領域の外側に成長させる。フィールド酸化の間、
活性領域２５及び２２５は未だチッ化物パターンによっ
て保護され、酸化物の成長はない。フィールド酸化物２
０が成長した後、活性領域２５及び２２５のチッ化物及
びチッ化物の下の始めの酸化物を剥離して活性領域のみ
基板を露出させる。Next, a photoresist pattern in the active region is formed on the nitride film, and the nitride outside the photoresist pattern is removed by corrosion. Next, P-type impurity boron is implanted into regions outside the photoresist pattern to enhance substrate doping outside the active regions. This is done to raise the threshold voltage of the parasitic field device so as to improve the isolation between the active regions. After implantation of boron, the photoresist pattern is stripped to remove the thick field oxide 20.
Are grown outside the active region. During field oxidation
The active regions 25 and 225 are still protected by the nitride pattern and there is no oxide growth. Field oxide 2
After the 0 has grown, the nitride and the starting oxide under the nitride in the active regions 25 and 225 are stripped to expose only the active region substrate.
【００３２】次に、２００Ａ〜１０００Ａの高品質ゲー
ト酸化物２１を活性領域２５及び２２５に成長させ、ホ
トレジストパターンを形成して３Ｅ１１〜３Ｅ１２／ｃ
ｍ2ドーズのホウ素注入のためのＥＥＰＲＯＭ領域を露
出させる。ホトレジストパターンを剥離した後、ポリシ
リコン３５の第１層を析出させ、ドープする。次に、ホ
トレジストパターンを使用して第１ポリシリコンをパタ
ーニングする。ホトレジストパターンを剥離した後、高
品質酸化物４０及び４５を第１ポリシリコン上に成長さ
せ、次に、高品質チッ化膜４１及び４６を析出させ、酸
化する。Next, a 200A to 1000A high quality gate oxide 21 is grown on the active regions 25 and 225 to form a photoresist pattern to form 3E11 to 3E12 / c.
Expose the EEPROM area for the m 2 dose boron implant. After stripping the photoresist pattern, a first layer of polysilicon 35 is deposited and doped. Next, the first polysilicon is patterned using the photoresist pattern. After stripping the photoresist pattern, high quality oxides 40 and 45 are grown on the first polysilicon, then high quality nitride films 41 and 46 are deposited and oxidized.
【００３３】次に、第２シリコンデバイス領域からチッ
化物４６及び酸化物を除去する間、ＥＥＰＲＯＭ領域及
び第１ポリシリコン領域を保護するためホトレジスタパ
ターンを形成する。第２ポリシリコンデバイスのための
高品質ゲート酸化物を成長させ、第２ポリシリコンデバ
イスのしきい値を調節するための不純物注入を実施す
る。次に、ポリシリコンの第２層を析出させ、ドープす
る。ホトレジストパターンを使用して制御ゲート５０及
び第２ポリシリコンゲートのパターンをパターニングす
る。ホトレジストを剥離した後、図２７及び２８に示す
ように、酸化物層５１を第２ポリシリコン制御ゲート５
０及び他の第２ポリシリコンの上に成長させる。Next, a photoresist pattern is formed to protect the EEPROM area and the first polysilicon area while removing the nitride 46 and oxide from the second silicon device area. Growing a high quality gate oxide for the second polysilicon device and performing an impurity implant to adjust the threshold of the second polysilicon device. Next, a second layer of polysilicon is deposited and doped. The pattern of the control gate 50 and the second polysilicon gate is patterned using the photoresist pattern. After stripping the photoresist, an oxide layer 51 is applied to the second polysilicon control gate 5 as shown in FIGS.
0 and other second polysilicon.
【００３４】次に、第２ポリシリコン制御ゲートの外側
のチッ化膜４６を腐食除去する。ＥＥＰＲＯＭのみを露
出するためホトレジストパターン５６を使用し、図２９
及び図３０に示すように、第２ポリシリコン制御ゲート
の外側の第１ポリシリコンを腐食除去する。ホトレジス
トパターンを剥離した後、図３１及び図３２に示すよう
に、シールチッ化膜５９を析出させ、酸化する。フロー
ティングゲート３０の側壁のシールチッ化物５８を除く
全てのチッ化物を除去するため、異方性エッチングを使
用する。Next, the nitride film 46 outside the second polysilicon control gate is removed by corrosion. A photoresist pattern 56 is used to expose only the EEPROM, and FIG.
And etch away the first polysilicon outside the second polysilicon control gate, as shown in FIG. After removing the photoresist pattern, as shown in FIGS. 31 and 32, a seal nitride film 59 is deposited and oxidized. Anisotropic etching is used to remove all but the seal nitride 58 on the sidewalls of the floating gate 30.
【００３５】次に、ホトレジストパターンを形成して５
Ｅ１３〜５Ｅ１５／ｃｍ2ドーズの埋込みｎ＋注入層１
０のためのＥＥＰＲＯＭ領域を露出する。ホトレジスト
パターンを剥離した後、図３３及び図３４に示すように
ＥＥＰＲＯＭのドレインのトンネル誘電体領域を露出す
るため、新たなホトレジストパターン６９を形成し、基
板６８を露出するように酸化物を腐食除去する。ホトレ
ジストパターンを再び剥離し、次に、トンネル誘電体２
８を形成する。Next, a photoresist pattern is formed and 5
E13-5E15 / cm 2 dose of buried n + implant layer 1
Expose the EEPROM area for zero. After stripping the photoresist pattern, a new photoresist pattern 69 is formed to expose the tunnel dielectric region of the drain of the EEPROM as shown in FIGS. 33 and 34, and the oxide is corroded and removed to expose the substrate 68. To do. Strip the photoresist pattern again, then tunnel dielectric 2
8 is formed.
【００３６】次に、フローティングゲート３０の側壁の
シールチッ化物を熱リン酸で除去する。付加的ポリシリ
コン層を析出させ、ドープする。付加的フローティング
ゲート３１を形成するためのフローティングゲート３０
の側壁の付加的ポリシリコン３１を除いて全ての付加的
ポリシリコン膜を除去するための異方性ポリシリコンエ
ッチングを使用する。付加的フローティングゲート３１
のしたのトンネル誘電体領域２２は新しい小さいトンネ
ル誘電体領域になる。Next, the seal nitride on the side wall of the floating gate 30 is removed with hot phosphoric acid. An additional polysilicon layer is deposited and doped. Floating gate 30 for forming additional floating gate 31
An anisotropic polysilicon etch is used to remove all the additional polysilicon film except the additional polysilicon 31 on the sidewalls of. Additional floating gate 31
The existing tunnel dielectric region 22 becomes a new small tunnel dielectric region.
【００３７】図３５及び図３６に示すように、ホトレジ
ストパターン６７を使用して全ての他のポリシリコンパ
ターンの側壁から付加的ポリシリコンを除去する間、Ｅ
ＥＰＲＯＭを保護する。ホトレジストパターンを剥離し
た後、浅いソースドレイン接合１１を注入し、図３７及
び図３８に示すＥＥＰＲＯＭが形成される。その他の製
法工程は常用ｎ−チャネルＥＥＰＲＯＭのそれと同様で
ある。酸化物を付加的ポリシリコン及び露出したトンネ
ル誘電体領域に成長させ、ドープしたＣＶＤ酸化膜を析
出させ、コンタクトを開き、金属膜を析出させ、パター
ニングする。While removing the additional polysilicon from the sidewalls of all other polysilicon patterns using photoresist pattern 67, as shown in FIGS.
Protect EPROM. After removing the photoresist pattern, a shallow source / drain junction 11 is implanted to form the EEPROM shown in FIGS. 37 and 38. The other manufacturing steps are similar to those of the conventional n-channel EEPROM. Oxide is grown on the additional polysilicon and exposed tunnel dielectric regions, doped CVD oxide is deposited, contacts are opened, a metal film is deposited and patterned.
【００３８】本発明は２つの有利な実施例の形で説明し
た。ここに開示される有利な実施例の種々の改善は当業
者によれば、この開示を参照して本発明の範囲及び思想
から逸脱することなく実施することができる。さらに、
このような改善は前記請求項の範囲内であると考えられ
る。本発明の新規な特徴は、前記請求項に示される。本
発明自体及び他の特徴は、その利点と共に図面に関連し
て読まれる前記の詳細な説明により容易に理解すること
ができる。The invention has been described in the form of two advantageous embodiments. Various modifications of the advantageous embodiments disclosed herein may be practiced by those skilled in the art with reference to this disclosure without departing from the scope and spirit of the invention. further,
Such improvements are considered to be within the scope of the claims. The novel features of the invention are set forth in the appended claims. The invention itself as well as other features, together with its advantages, can be readily understood by the foregoing detailed description read in connection with the drawings.
【００３９】[0039]
【発明の効果】上記の如き本発明によれば、トンネル誘
電体領域は極めて小さく形成できる。メモリーデバイス
のプログラミング及び消去に必要な高電力は、トンネル
誘電体領域が小さければ小さいだけ低くできるため、面
積的要求を充分満たすと共に、必要高電力を低くするこ
とができる。更に、トンネル誘電体領域が小さいことに
より、欠陥密度は低く、製造、歩留まりが高い他に、フ
ローティングゲートに体して自己整合している等、問題
点を解決し、電気的にプログラム及び消去のできるＥＥ
ＰＲＯＭデバイスの工業的大量生産を可能にするもので
ある。According to the present invention as described above, the tunnel dielectric region can be formed extremely small. The high power required for programming and erasing the memory device can be reduced by the smaller tunnel dielectric region, which is sufficient to meet the area requirements and lower the high power required. Furthermore, since the tunnel dielectric region is small, the defect density is low, the manufacturing and the yield are high, and the self-alignment is achieved by forming the floating gate. EE that can
It enables industrial mass production of PROM devices.
図１ 本発明の第１実施例により構成される非自己整合
ＥＥＰＲＯＭメモリーセルの１組の平面図。 図２ 図１のＡ−Ａ線断面図。 図３ 図１のＢ−Ｂ線断面図。 図４ 本発明の第１実施例によるフロントエンド処理工
程間の第１ポリシリコンフローティングゲート形成を示
す図１のＡ−Ａ線対応断面図。 図５ 同上の図１のＢ−Ｂ線対応断面図。 図６ 本発明の第１実施例による第１ポリシリコンフロ
ーティングゲート形成後のシールトッ化物析出を示す図
１のＡ−Ａ線対応断面図。 図７ 同上の図１のＢ−Ｂ線対応断面図。 図８ 本発明の第１実施例による第１ポリシリコンフロ
ーティングゲート側壁のシールチッ化物形成を示す図１
のＡ−Ａ線対応断面図。 図９ 同上の図１のＢ−Ｂ線対応断面図。 図１０ 本発明の第１実施例によるＥＥＰＲＯＭの埋込
みソース及び埋込みドレインを形成するための不純物注
入を示す図１のＡ−Ａ線対応断面図。 図１１ 同上の図１のＢ−Ｂ線対応断面図。 図１２ 本発明の第１実施例によるトンネル誘電体領域
からの酸化物除去を示す図１のＡ−Ａ線対応断面図。 図１３ 同上の図１のＢ−Ｂ線対応断面図。 図１４ 本発明の第１実施例によるトンネル誘電体形成
を示す図１のＡ−Ａ線対応断面図。 図１５ 同上の図１のＢ−Ｂ線対応断面図。 図１６ 本発明の第１実施例による第１ポリシリコンフ
ローティングゲート側壁からシールチッ化物を除去した
後の付加的ポリシリコン析出を示す図１のＡ−Ａ線対応
断面図。 図１７ 同上の図１のＢ−Ｂ線対応断面図。 図１８ 本発明の第１実施例により新しいフローティン
グゲートを形成するための第１ポリシリコンフローティ
ングゲートの側壁の付加的ポリシリコン形成を示す図１
のＡ−Ａ線対応断面図。 図１９ 同上の図１のＢ−Ｂ線対応断面図。 図２０ 本発明第１実施例によるゲート間誘電体の形成
を示す図１のＡ−Ａ線対応断面図。 図２１ 同上の図１のＢ−Ｂ線対応断面図。 図２２ 本発明第１実施例による第２ポリシリコン制御
形成を示す図１のＡ−Ａ線対応断面図。 図２３ 同上の図１のＢ−Ｂ線対応断面図。 図２４ 本発明の第２実施例により構成した１組の自己
整合ＥＥＰＲＯＭメモリーセルの平面図。 図２５ 図２４のＡ−Ａ線対応断面図。 図２６ 図２４のＢ−Ｂ線対応断面図。 図２７ 本発明の第２実施例によるフロントエンド処理
工程の間の第２ポリシリコン制御ゲート形成した後の酸
化を示す図２４のＡ−Ａ線対応断面図。 図２８ 同上の図２４のＢ−Ｂ線対応断面図。 図２９ 本発明の第２実施例による第１ポリシリコンデ
バイスを保護するホトレジストパターンを有する第１ポ
リシコンエッチングを示す図２４のＡ−Ａ線対応断面
図。 図３０ 同上の図２４のＢ−Ｂ線対応断面図。 図３１ 本発明の第２実施例による第１ポリシリコンフ
ローティングゲート形成後のシールチッ化物析出を示す
図２４のＡ−Ａ線対応断面図。 図３２ 同上の図２４のＢ−Ｂ線対応断面図。 図３３ 本発明の第２実施例によるトンネル誘電体領域
からの酸化物除去を示す図２４のＡ−Ａ線対応断面図。 図３４ 同上の図２４のＢ−Ｂ線対応断面図。 図３５ 本発明の第２実施例により全ての他のポリシリ
コンパターンの側壁の全ての付加的ポリシリコンを除去
する間、第１ポリシリコンヌローティングゲート側壁の
付加的ポリシリコンからなる新しいフローティングゲー
トを保護するホトレジストを示す図２４のＡ−Ａ線対応
断面図。 図３６ 同上の図２４のＢ−Ｂ線対応断面図。 図３７ 本発明の第１実施例による第１ポリシリコンフ
ローティングゲート側壁の付加的ポリシリコンからなる
新しいフローティングケートを示す図２４のＡ−Ａ線対
応断面図。 図３８ 同上の図２４のＢ−Ｂ線対応断面図。1 is a set of plan views of a non-self-aligned EEPROM memory cell constructed according to a first embodiment of the present invention. 2 is a sectional view taken along the line AA of FIG. 3 is a cross-sectional view taken along the line BB of FIG. 4 is a cross-sectional view taken along the line AA of FIG. 1 showing the formation of the first polysilicon floating gate during the front end processing process according to the first embodiment of the present invention. 5 is a sectional view corresponding to the line BB of FIG. 1 above. 6 is a sectional view corresponding to the line AA of FIG. 1 showing the deposition of the seal todide after the formation of the first polysilicon floating gate according to the first embodiment of the present invention. 7 is a sectional view corresponding to the line BB of FIG. 1 above. FIG. 8 shows the formation of the seal nitride on the sidewall of the first polysilicon floating gate according to the first embodiment of the present invention.
The sectional view corresponding to the AA line. 9 is a sectional view corresponding to the line BB of FIG. 1 above. FIG. 10 is a cross-sectional view taken along the line AA of FIG. 1 showing impurity implantation for forming a buried source and a buried drain of the EEPROM according to the first embodiment of the present invention. 11 is a sectional view corresponding to the line BB of FIG. 1 above. 12 is a cross-sectional view taken along the line AA of FIG. 1 showing oxide removal from the tunnel dielectric region according to the first embodiment of the present invention. 13 is a sectional view corresponding to the line BB of FIG. 1 above. 14 is a cross-sectional view taken along the line AA of FIG. 1 showing the tunnel dielectric formation according to the first embodiment of the present invention. 15 is a sectional view corresponding to the line BB of FIG. 1 above. 16 is a cross-sectional view taken along the line AA of FIG. 1 showing additional polysilicon deposition after removing the seal nitride from the first polysilicon floating gate sidewall according to the first embodiment of the present invention. 17 is a sectional view corresponding to the line BB of FIG. 1 above. 18 shows the additional polysilicon formation on the sidewalls of the first polysilicon floating gate to form a new floating gate according to the first embodiment of the present invention.
The sectional view corresponding to the AA line. 19 is a sectional view corresponding to the line BB of FIG. 1 above. 20 is a cross-sectional view taken along the line AA of FIG. 1 showing the formation of an inter-gate dielectric according to the first embodiment of the present invention. 21 is a sectional view corresponding to the line BB of FIG. 1 above. 22 is a sectional view taken along the line AA of FIG. 1 showing the second polysilicon control formation according to the first embodiment of the present invention. 23 is a sectional view corresponding to the line BB of FIG. 1 above. 24 is a plan view of a set of self-aligned EEPROM memory cells constructed according to a second embodiment of the present invention. 25 is a cross-sectional view taken along the line AA of FIG. 26 is a cross-sectional view taken along the line BB of FIG. FIG. 27 is a cross-sectional view taken along the line AA of FIG. 24 showing oxidation after forming the second polysilicon control gate during the front end processing process according to the second embodiment of the present invention. 28 is a sectional view corresponding to the line BB of FIG. 24 above. 29 is a cross-sectional view taken along the line AA of FIG. 24 showing the first polysilicon etching having a photoresist pattern for protecting the first polysilicon device according to the second embodiment of the present invention. 30 is a cross-sectional view taken along line BB of FIG. 24 above. FIG. 31 is a cross-sectional view taken along the line AA of FIG. 24, showing seal nitride deposition after forming the first polysilicon floating gate according to the second embodiment of the present invention. 32 is a cross-sectional view taken along line BB of FIG. 24 above. 33 is a cross-sectional view taken along the line AA of FIG. 24 showing oxide removal from the tunnel dielectric region according to the second embodiment of the present invention. 34 is a sectional view corresponding to the line BB of FIG. FIG. 35. A new floating gate of additional polysilicon on the sidewalls of the first polysilicon nluting gate while removing all additional polysilicon on the sidewalls of all other polysilicon patterns according to the second embodiment of the present invention. FIG. 25 is a sectional view corresponding to the line AA of FIG. 36 is a cross-sectional view corresponding to the line BB of FIG. 24 above. FIG. 37 is a cross-sectional view taken along the line AA of FIG. 24 showing a new floating gate made of additional polysilicon on the sidewalls of the first polysilicon floating gate according to the first embodiment of the present invention. 38 is a cross-sectional view corresponding to the line BB in FIG. 24 above.
１ 選択デバイス ２ メモリーデバイス ９ 基板 １０ ｎ＋接合 ２１ ゲート酸化物 ２２ トンネル誘電体 ３０ フローティングゲート ３１ 付加的フローティングゲート ５０ 制御ゲート 1 Selective Device 2 Memory Device 9 Substrate 10 n + Junction 21 Gate Oxide 22 Tunnel Dielectric 30 Floating Gate 31 Additional Floating Gate 50 Control Gate
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/115 ─────────────────────────────────────────────────── ─── Continuation of the front page (51) Int.Cl. 6 Identification code Office reference number FI technical display location H01L 27/115
Claims (12)
己整合した小さいトンネル誘電体領域を形成する方法に
おいて、半導体領域上の第１誘電体層上に第１の導電性
フローティングゲートを形成し、このフローティングゲ
ート上に第２誘電体膜を析出させ、この第２誘電体膜の
異方性エッチングによって第１フローティングゲートの
側壁にシール用第２誘電体膜を形成し、前記半導体領域
へ不純物を導入して埋込み、ドーピング領域を形成し、
この埋込みドーピング領域上にトンネル誘電体を形成
し、第１フローティングゲートの側壁からシール用第２
誘電体膜を除去し、第１フローティングゲートと同じ材
料の付加的導電性膜を前記トンネル誘電体及びフローテ
ィングゲートの上に析出させ、この付加的導電性膜の異
方性エッチングによって第１フローティングゲートの側
壁に、この第１フローティングと電気的に短絡する付加
的フローティング導電性ゲートを形成することを特徴と
する電気的にフロートする導電性ゲートに自己整合した
小さいトンネル誘電体領域を形成する方法。1. A method of forming a small tunnel dielectric region self-aligned with an electrically floating conductive gate, the method comprising forming a first conductive floating gate on a first dielectric layer over a semiconductor region, A second dielectric film is deposited on the floating gate, a second dielectric film for sealing is formed on the sidewall of the first floating gate by anisotropic etching of the second dielectric film, and impurities are added to the semiconductor region. Introducing and burying, forming a doping region,
A tunnel dielectric is formed on the buried doping region, and a second sealing layer is formed from a sidewall of the first floating gate.
The dielectric film is removed, and an additional conductive film of the same material as the first floating gate is deposited on the tunnel dielectric and the floating gate, and the first floating gate is anisotropically etched by the additional conductive film. A method of forming a small tunnel dielectric region self-aligned with an electrically floating conductive gate, which comprises forming an additional floating conductive gate on the sidewalls of the first floating gate that electrically shorts to the first floating.
したポリシリコン膜である請求項１記載の方法。2. The method of claim 1, wherein the first conductive and additional conductive films are doped polysilicon films.
求項１記載の方法。3. The method of claim 1, wherein the second dielectric film is a silicon nitride film.
第１型導電性のチャネル領域を有する半導体材料の基板
からなり、その表面に形成され、このチャネル領域が前
記第１と第２の領域の間に電流を通しうる半導体内領域
を有し、フローティングゲートを形成する第１レベルの
パターニングした導電性材料を有し、このフローティン
グゲートが略前記第１と第２の領域の間のチャネル領域
の上に拡がり、第１層の誘電体材料により半導体基板か
ら電気的に絶縁され、第２層の誘電体材料によりフロー
ティングゲートに重なる制御ゲートを形成する第２レベ
ルのパターニングした導電性材料から電気的に絶縁され
ている、電気的に書替えしうる不揮発性、フローティン
グゲートタイプメモリーデバイスにおいて、半導体基板
の前記第１及び第２領域の１つの表面に仕切られたトン
ネル領域を有し、このトンネル領域が１面を前記フロー
ティングゲートの側壁の長さの一部の底辺によって仕切
られ、第１層の誘電体材料より薄い第３層の誘電体材料
で蔽われ、更に、前記フローティングゲートの側壁の長
さの前記部分に沿って配置された導電性材料の傾斜部を
有する側面のシーム状付加部を有し、この配置された導
電性材料の傾斜部を有する側面のシーム状付加部の底辺
が前記トンネル領域を蔽う第３層の誘電体材料の表面と
接し、前記シーム状付加部がローティングゲートを構成
する前記パターニングした第１レベルの導電性材料にフ
ローティングゲートの全周に沿って電気的に結合されて
いることを特徴とする電気的に書替しうる不揮発性、フ
ローティングゲートタイプメモリーデバイス。4. A substrate of semiconductor material having a channel region of first conductivity type between first and second regions of second conductivity type, the substrate being formed on a surface thereof, the channel region being formed on the substrate. A first level patterned conductive material forming a floating gate having an in-semiconductor region between which current can pass between the first and second regions, the floating gate substantially including the first and second regions; A second level patterning that extends over the channel region between the regions and is electrically isolated from the semiconductor substrate by the first layer dielectric material and forms a control gate overlying the floating gate by the second layer dielectric material. Electrically rewritable, non-volatile, floating gate type memory device electrically isolated from a conductive material, said first and second semiconductor substrate A third region thinner than the dielectric material of the first layer, the tunnel region being partitioned on one surface of the region, the tunnel region being partitioned on one side by the base of a part of the length of the sidewall of the floating gate; This layer is covered with a layer of dielectric material, and further has a side seam-like addition having a slope of conductive material arranged along said portion of the length of the sidewalls of said floating gate. The bottom of the seam-shaped addition portion on the side surface having the inclined portion of the conductive material is in contact with the surface of the dielectric material of the third layer that covers the tunnel region, and the seam-shaped addition portion forms the rotating gate. An electrically rewritable non-volatile, floating gate type memory device characterized in that it is electrically coupled to a one level conductive material along the entire circumference of the floating gate. Chair.
オングストロームである請求項４記載のデバイス。5. The thickness of the dielectric material of the third layer is 40 to 50.
The device of claim 4 which is Angstrom.
第１レベルの導電性材料が両方共ドープした多結晶シリ
コンからなる請求項４記載のデバイス。6. The device of claim 4, wherein the seam-like addendum and the patterned first level conductive material are both co-doped polycrystalline silicon.
載のデバイス。7. The device of claim 4, wherein the second type conductivity is n-type.
材料が酸化物層である請求項４記載のデバイス。8. The device of claim 4, wherein the first layer dielectric material and the third layer dielectric material are oxide layers.
晶シリコンがｎ型にドープされている請求項６記載のデ
バイス。9. The device of claim 6, wherein the second type conductivity is n-type and the polycrystalline silicon is n-type doped.
１０００オングストロームである請求項５記載のデバイ
ス。10. The first layer of dielectric material has a thickness of 200 to
The device of claim 5 which is 1000 Angstroms.
及び第２領域の１つから第１導電性の第２チャネル領域
によって離された第２型導電性の第３領域を有し、前記
第２チャネルに重なり、かつ、このチャネルからゲート
絶縁体によって離されたアクセスゲート電極を備えてい
る請求項４記載のデバイス。11. The first device having a tunnel region on a surface thereof.
And a third region of the second type conductivity separated from one of the second regions by a second channel region of the first conductivity, overlapping the second channel and from the channel by a gate insulator. The device of claim 4 comprising spaced access gate electrodes.
替しうる不揮発性、フローティン不揮発性、フローティ
ングゲートタイプメモリーデバイスを多数有するメモリ
ーアレイにおいて、デバイスがマトリックスの行及び列
に配置され、各行に沿って拡がるワード線を有し、１つ
の行内の各メモリーデバイスのアクセスゲート電極が対
応する行のワード線に結合され、かつ、各列に沿って拡
がるビット線を有し、１つの列の各メモリーデバイスの
第３領域が対応するビット線に結合されていることを特
徴とするメモリーアレイ。12. A memory array having a large number of electrically rewritable non-volatile, floating non-volatile, floating gate type memory devices according to claim 11, wherein the devices are arranged in rows and columns of a matrix, each row being An access gate electrode of each memory device in one row is coupled to the word line of the corresponding row and has a bit line extending along each column. A memory array, wherein a third region of each memory device is coupled to a corresponding bit line.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3068878A JP2727136B2 (en) | 1991-03-08 | 1991-03-08 | Electrically erasable and electrically programmable memory device having self-aligned tunnel dielectric region and method of making same |
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| Publication Number | Publication Date |
|---|---|
| JPH0794611A true JPH0794611A (en) | 1995-04-07 |
| JP2727136B2 JP2727136B2 (en) | 1998-03-11 |
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ID=13386363
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| JP3068878A Expired - Fee Related JP2727136B2 (en) | 1991-03-08 | 1991-03-08 | Electrically erasable and electrically programmable memory device having self-aligned tunnel dielectric region and method of making same |
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| Country | Link |
|---|---|
| JP (1) | JP2727136B2 (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012079839A (en) * | 2010-09-30 | 2012-04-19 | Seiko Instruments Inc | Semiconductor nonvolatile memory device |
| CN111540741A (en) * | 2020-05-13 | 2020-08-14 | 复旦大学 | Semi-floating gate memory based on floating gate and control gate connecting channel and preparation method thereof |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01211979A (en) * | 1988-02-19 | 1989-08-25 | Toshiba Corp | Nonvoltaile semiconductor memory |
| JPH02372A (en) * | 1987-07-08 | 1990-01-05 | Hitachi Ltd | Semiconductor device |
-
1991
- 1991-03-08 JP JP3068878A patent/JP2727136B2/en not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| JP2012079839A (en) * | 2010-09-30 | 2012-04-19 | Seiko Instruments Inc | Semiconductor nonvolatile memory device |
| CN111540741A (en) * | 2020-05-13 | 2020-08-14 | 复旦大学 | Semi-floating gate memory based on floating gate and control gate connecting channel and preparation method thereof |
| CN111540741B (en) * | 2020-05-13 | 2022-10-11 | 复旦大学 | Semi-floating gate memory based on floating gate and control gate connecting channel and preparation method thereof |
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| Publication number | Publication date |
|---|---|
| JP2727136B2 (en) | 1998-03-11 |
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