JPH0794594A

JPH0794594A - 半導体装置

Info

Publication number: JPH0794594A
Application number: JP5261586A
Authority: JP
Inventors: Takayuki Nibuya; 貴行丹生谷; Toshiyuki Nagata; 寿幸永田
Original assignee: Texas Instruments Japan Ltd
Current assignee: Texas Instruments Japan Ltd
Priority date: 1993-09-24
Filing date: 1993-09-24
Publication date: 1995-04-07

Abstract

(57)【要約】（修正有）【構成】共通のソース領域43ａ、43ｂに隣接して、こ
の共通のソース領域とツェナーダイオードＺＤ₁、ＺＤ
₂を形成する逆導電型の半導体領域71a₁、71b₁が形成さ
れ、このツェナーダイオードが前記共通のソース領域と
電源Ｖssとの間に接続されるように構成した櫛形のマル
チゲート型の大型ＭＯＳトランジスタ。【効果】駆動時の実効的なしきい値の上昇を抑制し、
駆動電流を増大させることができ、特に大容量の負荷を
駆動する例えば櫛形のマルチゲート型大型ＭＯＳトラン
ジスタに好適な構造を提供できる。また、駆動電流を増
大させないで駆動するデバイスでは、レイアウトを縮小
でき、その微細化にも有利となる。また、半導体領域71
a₁、71b₁をソース領域の電源と半導体基板との間に接続
し、半導体基板の電位を固定するのに用いることによっ
て、デバイスの集積度を向上させ、その微細化を図るこ
とができる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は半導体装置に関し、特
に、ソース領域と、ドレイン領域と、これら両領域間に
ゲート絶縁膜を介して設けられたゲート電極とからなる
絶縁ゲート型電界効果半導体素子を複数個有し、例えば
大容量の負荷の駆動用として好適なマルチゲート型の大
型ＭＯＳＦＥＴ（Ｍetal Ｏxide Ｓemiconductor Ｆ
ield Ｅffect Ｔransistor)に関するものである。

【０００２】

【従来の技術】従来一般に、例えば図19に示すように、
Ｐ^-型シリコン基板47の一主面に、ＬＯＣＯＳ（Ｌocal
Ｏxidation of Ｓilicon）によるフィールド酸化膜40
で素子領域を形成し、この素子領域にＮチャネルＭＯＳ
ＦＥＴ42を設けた素子が知られている。

【０００３】このＭＯＳトランジスタ42によれば、ゲー
ト酸化膜49上に設けたポリシリコン等のゲート電極41の
両側に（但し、50はナイトライド等のサイドウォー
ル）、Ｎ⁺⁺型ソース領域43とＮ⁺⁺型ドレイン領域44を拡
散法によってそれぞれ選択的に形成していて、ゲート電
極41に入力電圧Ｖinを印加してチャネルを導通させ、ド
レイン領域44から出力電圧Ｖout を取り出すようにして
いる。

【０００４】この場合、ソース領域43は電源Ｖss（例え
ば接地電位）に接続するが、基板電位を０Ｖにして使用
するロジック等のデバイスにおいては、ソース領域43と
は別に基板47にＰ⁺⁺型半導体領域51を拡散法によって選
択的に形成し、この半導体領域51をＶssに接続し、基板
電極として使用している。

【０００５】特に、大容量の負荷を駆動するのに使用す
る櫛型のマルチゲート型の大型ＮチャネルＭＯＳトラン
ジスタにおいて、図20〜図22に示すように、スペース効
率の点から、基板電極用のＰ⁺⁺型半導体領域51から独立
してソース領域用のモート52（拡散領域）を構成し、か
つ、ゲート電極41Ａと41Ｂ、41Ｃと41Ｄはそれぞれソー
ス領域43ａ、43ｂを共用する構成をとらざるをえない。

【０００６】そして、これらのソース領域と対向してド
レイン領域44ａ、44ｂ、44ｃを形成し、また、各ソース
領域53ａ及び53ｂ、各ドレイン領域44ａ、44ｂ及び44ｃ
は、○印で示すコンタクト（ホール）53ａ、53ｂ、53
ｃ、53ｄ、53ｅを介して一点鎖線で示すタングステン等
の金属電極54、55に共通に接続し、それぞれＶss、Ｖou
t として取り出している。基板（ウェル領域）47は、Ｐ
⁺⁺型半導体領域51からコンタクトホール53ｆを介してＶ
ssに接続している。図22は、このマルチゲートのトラン
ジスタを等価的に示すものであるが、図中のＲ_SUBは拡
散領域を含めたバルク抵抗（10ｋΩ程度）を表す。

【０００７】

【発明に至る経過】他方、デバイスの高集積化が進むに
伴い、シート抵抗の低減及びデバイスの微細化に有利な
シリサイゼーションが使用されるようになり、これを用
いて、基板電極用モートをＭＯＳトランジスタのソース
電極用モートに隣接させる構造が考えられる。

【０００８】即ち、図23及び図24に示すように、ソース
領域43に隣接してＰ⁺⁺型半導体領域51を形成し、これら
両領域の各表面上にまたがってシリサイド層56を形成
し、これによって両領域を短絡した状態でＶss用の電極
を被着している。このシリサイゼーションは、露出した
シリコン表面にチタン等の金属をスパッタリングで付着
し、熱処理を行うものであり、上記のソース領域上のみ
ならず、ドレイン領域及びポリシリコンゲート電極上に
もシリサイド層57及び58が同時に成長し、これらのシリ
サイド層を介してＶout を取り出し、Ｖinを印加する。

【０００９】なお、図24中のＲ_S、Ｒ_Dは、ソース領域
43又はドレイン領域44の拡散抵抗、Ｒ_NS1、Ｒ_NS2はソ
ース領域43又はドレイン領域44とシリサイド層56又は57
の接触抵抗（30〜１ｋΩ）であり、また、Ｒ_PSは半導体
領域51とシリサイド層56の接触抵抗（10Ω程度）、Ｒｚ
はソース領域43と半導体領域51の接合による抵抗（後記
のツェナーダイオードの抵抗）(100Ω程度）である。

【００１０】そして、特にソース領域43において、シリ
サイド層56を介して両領域43及び51をＶssに接続した構
造は、図19に示した如くそれら両領域を独立して形成す
る場合に比べ、電気的に顕著な差をもたらし、下記の表
１に示すように、ＭＯＳトランジスタのしきい値電圧で
約 0.2Ｖ及び電流駆動能力で約15％の差をもたらすこと
が判明した。これは、ソース領域43にＰ⁺⁺型領域51が隣
接している図23の構造では、それら両領域にいわゆるツ
ェナーダイオードが形成されるからであると考えられ
る。

【００１１】＊Ｐ⁺⁺／Ｎ⁺⁺ツェナーダイオードを有する場合（図23） **ツェナーダイオードを有しない場合（但し、Ｐ⁺⁺／Ｐ
^-／Ｎ⁺⁺ダイオード有り）（図19）

【００１２】こうした現象は本発明者によって次のよう
に解明された。まず、基板電極（Ｐ⁺⁺型領域51）をＭＯ
Ｓトランジスタのソース電極用モート（ソース領域43）
に隣接して設置する図23の構造の場合、例えばＰ型基板
47において、基板電極用モートは高濃度のＰ⁺⁺型シリコ
ン51（不純物ドープ量は１×10²⁰個／cm³)により形成さ
れるのに対して、ＭＯＳトランジスタのソース用モート
はＮ⁺⁺型シリコン43（不純物ドープ量は１×10²¹個／cm
³)により形成されるが、この二種類のシリコンが隣接し
て接合すると、いわゆるツェナーダイオードＺＤが形成
される（図25参照）。なお、図25に示す不純物濃度プロ
ファイルは、二次元プロセスシミュレータ：ＴＳＵＰＲ
ＥＭ４（ＴＭＡ社製）によって求め、また、シリサイド
の仕事関数は通常のＴｉＳｉ₂の仕事関数値を二次元デ
バイスシミュレータ：ＭＥＤＩＣＩ（ＴＭＡ社製）上で
設定した（以下、同様）。

【００１３】このツェナーダイオードは 0.1μｍ程度の
大きさのものでも、図26に示すように、 0.1Ｖの逆バイ
アスにおいてトンネリングによって１mA以上の電流を流
す性質がある。これに対して、基板電極用モート51をＭ
ＯＳトランジスタのソース電極用モート43と別々に設置
する図19の場合には、図27に示すように、通常のＮ型シ
リコンと低濃度のＰ型シリコンの接合となり、図28に示
すように、通常の逆バイアス状態では電流は流れない。
このような電圧−電流特性の差はＭＯＳトランジスタの
動作に大きな影響を与え、上記した表１に示す如く電流
駆動能力の差となって現れるものと考えられるのであ
る。

【００１４】ところが、上記の如き自己整合型シリサイ
ドプロセスにより表面が金属被膜化（シリサイド化）さ
れたソース及びドレイン領域をもつＭＯＳトランジスタ
の問題点として、シリサイドと高濃度に不純物がドーピ
ングされたシリコン（即ち、上記の領域43等）とのショ
ットキー障壁によって、十分なオーミック特性、十分な
低抵抗が得られないことである。

【００１５】そして、このようなオーミック特性の評価
が困難であるため、上記の問題点に気付かずにデバイス
を作製してしまう可能性がある。この結果、シリサイゼ
ーションにおいて、シリサイドとシリコンの界面で十分
なオーミック特性が得られなかった場合や、十分な低コ
ンタクト抵抗がとれなかった場合に、基板電極用モート
をＭＯＳトランジスタのソース電極用モートに隣接して
設置しなかった図19のＭＯＳトランジスタにおいては、
ソース側の領域がショットキー接合するシリサイドに対
して浮き上がってしまう現象を生ずる。この現象を以下
に説明する。

【００１６】まず、図29のようにＭＯＳトランジスタを
複数個設け、ソース領域43を共用して動作させる際、図
29（Ｂ）に示すように、一方のトランジスタＭＯＳ−Ｂ
をオフ状態にして他方のトランジスタＭＯＳ−Ａを動作
させると、チャネル電流（ドレイン電流）がソース領域
43ａに流入してから同領域内にかなり広がっていること
が分かる。なお、図29〜図31のデータは、二次元デバイ
スシミュレータ：ＭＥＤＩＣＩ（ＴＭＡ社製）で測定し
た。

【００１７】即ち、ＭＯＳ−ＡがオンであってＭＯＳ−
Ｂがオフのときには、ソース領域43ａに形成される等電
位レベル層60、61、62、63（これら等電位レベル層間で
は 0.1Ｖ程度の電位差がある：以下の層間でも同様。）
のうち、ＭＯＳ−Ａのオンにより流入した電流でチャネ
ル端付近において層63（更には層64）のように電位の上
昇が生じると共に、オフしているＭＯＳ−Ｂのチャネル
端においても層65のように 0.2Ｖ程度の電位の上昇が見
られる（図30、図31参照）。換言すれば、極く通常のシ
ョットキー障壁を仮定しただけでも、シリサイド層56下
のシリコン領域43ａの電位がＶssより浮き上がっている
ことが分かる。

【００１８】そして、この状態で図29（Ｃ）のようにＭ
ＯＳ−ＡをオンさせたままＭＯＳ−Ｂをオンさせ、駆動
電流をそれ以前のＭＯＳ−Ａの駆動電流と比較してみる
と、15％位の劣化が見られる。この原因は、ＭＯＳ−Ｂ
のソース電位がＭＯＳ−Ａがオンしたために浮き上がり
（図31参照）、図29（Ｂ）に示すように、ＭＯＳ−Ｂ側
のチャネル端付近の電位が、ＭＯＳ−Ｂのチャネル電流
により層63のように更に浮き上がること（結果的には約
0.2Ｖ上昇：実効的なしきい値が約 0.2Ｖ上昇したこと
と等価）によるものと考えられる。

【００１９】これを図32、図33で説明すると、ＡはＭＯ
Ｓ−Ａのみがオンのとき、ＢはＭＯＳ−Ａ及びＭＯＳ−
Ｂ共にオンのときを示すが、上記したようにソース領域
の電位の浮き上がりによって実質的にソースの電位が上
昇したに等しくなり、図32に示すように、ＭＯＳがオン
したときの駆動電流は両ＭＯＳにおいて一定であること
から、ＭＯＳ−Ｂのしきい値電圧がＶ_th1→Ｖ_th2へと
実効的に高くなったことに等しくなる。また、ソース側
領域の電位的浮き上がりはＭＯＳの駆動電流が大きけれ
ば大きいほど顕著になるため、図33に示すように、最大
駆動電流を著しく劣化させること（即ち、同じＶ_thで比
較したときに駆動電流がＡよりもＢがかなり減少するこ
と）になる。そして、駆動電流を大きくするためにデバ
イスの面積を大きくとることは、その微細化にとって不
利となる。

【００２０】

【発明が解決しようとする課題】本発明の目的は、ソー
ス領域の電位の浮き上がりを減少させ、実効的なしきい
値の上昇を抑制して、駆動電流を向上させた半導体装置
を提供することにある。

【００２１】本発明の他の目的は、上記に加えて、デバ
イスの微細化及び製造プロセスの余裕度の向上が可能な
半導体装置を提供することにある。

【００２２】

【課題を解決するための手段】即ち、本発明は、ソース
領域と、ドレイン領域と、これら両領域間にゲート絶縁
膜を介して設けられたゲート電極とからなる絶縁ゲート
型電界効果半導体素子を複数個有し、これらの絶縁ゲー
ト型電界効果半導体素子に共通にソース領域が設けら
れ、この共通のソース領域に隣接してこの共通のソース
領域とは逆導電型の半導体領域が形成されており、前記
共通のソース領域と前記半導体領域との間にツェナーダ
イオードが形成され、このツェナーダイオードが前記共
通のソース領域と電源との間に接続されるように構成し
た半導体装置に係るものである。

【００２３】本発明の半導体装置によれば、前記共通の
ソース領域に隣接して、この共通のソース領域と前記ツ
ェナーダイオードを形成する前記逆導電型の半導体領域
が形成され、このツェナーダイオードが前記共通のソー
ス領域と電源（例えばＶss）との間に接続されるように
構成しているので、駆動時に上述したトンネリング効果
によって前記ツェナーダイオードを介しチャネル電流が
電源へ流れることになり、これによってチャネル電流に
よる前記共通のソース領域の電位上昇を抑え、電位の浮
き上がりを減少させることができる。この結果、駆動時
の実効的なしきい値の上昇を抑制し、駆動電流を増大さ
せることができ、特に大容量の負荷を駆動する例えば櫛
形のマルチゲート型大型ＭＯＳトランジスタに好適な構
造を提供できる。また、駆動電流を増大させないで駆動
するデバイスでは、レイアウトを縮小でき、その微細化
にも有利となる。

【００２４】また、前記共通のソース領域に隣接して前
記逆導電型の半導体領域を形成し、この半導体領域を前
記共通のソース領域の電源と半導体基体との間に接続
し、半導体基板の電位（例えばＶss）を固定するのに用
いることによって、デバイスの集積度を向上させ、その
微細化を図ることができる。

【００２５】本発明の半導体装置においては、前記共通
のソース領域内に、或いはこの共通のソース領域と少な
くとも一部分がオーバーラップして前記逆導電型の半導
体領域が形成されてよい。

【００２６】また、電源コンタクトを設ける構造とし
て、前記共通のソース領域と前記逆導電型の半導体領域
との各表面にまたがってシリサイド層が形成され、この
シリサイド層に電源コンタクトが設けられてよいし、或
いは、前記共通のソース領域と前記逆導電型の半導体領
域とに別々の電源コンタクトが設けられてもよく、更に
は、前記共通のソース領域と前記逆導電型の半導体領域
とに共通の電源コンタクトが設けられてもよい。

【００２７】前記シリサイド層（例えばＴｉＳｉ₂)を形
成する場合、上述したようにシリサイドとシリコンとの
界面で十分なオーミック特性や低コンタクト抵抗をとれ
ないときでも、前記共通のソース領域に隣接して前記逆
導電型の半導体領域を形成し、前記ツェナーダイオード
を介して電源に接続しているため、前記共通のソース領
域の電位の浮き上がりを効果的に防止でき、前記シリサ
イド層によるショットキー障壁による問題を解消するこ
とができる。

【００２８】従って、前記シリサイド層を形成すること
によるデバイスの微細化を図れると同時に、上記ショッ
トキー障壁（即ち、ソースに対する電源接点抵抗）を抑
えるために必要とされる制約されたデバイス作製条件は
不要となり若しくは緩和されることになり、製造プロセ
スに余裕をもたせることができる。

【００２９】本発明の半導体装置は、実際には、半導体
基板の一主面側に形成されたウェル領域に前記複数の絶
縁ゲート型電界効果半導体素子が設けられ、前記ウェル
領域の深さが１μｍ以上でありかつその不純物濃度が５
×10¹⁶〜１×10¹⁸個／cm³であるように構成されること
が望ましい。この構成によって、上記した本発明による
作用効果を十二分に発揮する構造を提供することができ
る。

【００３０】

【実施例】以下、本発明の実施例を説明する。ここで
は、本発明を櫛形のマルチゲート型の大型ＭＯＳトラン
ジスタに適用した例を主として説明する。

【００３１】実施例１図１〜図３は、本発明の第１の実施例を示すものであ
る。

【００３２】図１及び図２に示す本実施例のトランジス
タ構造によれば、図20及び図21に示した従来構造と比べ
てレイアウトにおいて共通する部分が存在し、その共通
部分には同じ符号を付して説明を省略することがある
が、根本的に異なる構成は、ゲート電極41Ａ−41Ｂ間、
41Ｃ−41Ｄ間にそれぞれ設けた共通のＮ⁺⁺型ソース領域
43ａ、43ｂ内にＰ⁺⁺型半導体領域71a₁及び71a₂、71b₁及
び71b₂がリン等の不純物イオン打込み又は拡散によって
それぞれ島状に形成され、これらの半導体領域とソース
領域との間にツェナーダイオードＺＤ₁、ＺＤ₂が形成
され、かつ、両領域の各表面上にまたがって設けたＴｉ
Ｓｉ₂等のシリサイド層76ａ、76ｂを介して電源Ｖssに
接続されていることである。なお、各シリコン層の表面
にも、上記と同様のシリサイド層77ａ、77ｂ、77ｃ、58
Ａ、58Ｂ、58Ｃ、58Ｄがそれぞれ設けられている。

【００３３】そして、Ｐ⁺⁺型半導体領域71a₁と71a₂、71
b₁と71b₂はそれぞれ、シリコン基板47に導通していると
同時に、シリサイド層76ａ、76ｂによって互いに接続さ
れた状態でタングステン等による電源コンタクト53ａ、
53ｂ（図中、小円形で示す。）によって電源Ｖssに接続
されているので、基板電位をＶssに固定する基板電極と
しても機能することになる。

【００３４】上記のように、本実施例において上記のツ
ェナーダイオードＺＤ₁、ＺＤ₂を設けたことにより、
トランジスタの駆動時に、既述した如きソース電位の浮
き上がり、及びこれによるトランジスタの実効的なしき
い値の上昇を抑えることができ、駆動電流を大きく向上
させることが可能となる。この理由を図３について説明
する（但し、一方のツェナーダイオードＺＤ₁について
説明するが、他方のツェナーダイオードＺＤ₂も同様で
ある）。

【００３５】即ち、ゲート電極41ＡにＶinを印加してト
ランジスタをオンさせると、チャネル電流120 がドレイ
ン領域44ａからソース領域43ａへ流入し、ソース電位を
上昇させる。この結果、ソース領域43ａ−Ｐ⁺⁺型半導体
領域71a₁間が逆バイアス状態となり、既述したトンネリ
ング効果によって、ツェナーダイオードＺＤ₁を介しソ
ース領域43ａから半導体領域71a₁へ電流120 が流入し、
更にシリサイド層76ａから電源コンタクト53ａ→Ｖssへ
と流れる。

【００３６】この際、ツェナーダイオードＺＤ₁の抵抗
及び半導体領域71a₁−シリサイド層76ａ間の抵抗は、図
24で述べたようにソース領域43ａ−シリサイド層76ａ間
の抵抗（ショットキー障壁及びコンタクト抵抗）に比べ
てずっと小さいために、電流120 は主としてツェナーダ
イオードＺＤ₁を通して電源側へ流れることになる。こ
のダイオード電流は、既述したように１ｍＡ以上にもな
るが、これは、トランジスタの駆動電流が数 100μＡ
（１ｍＡ未満）であることから上記のチャネル電流を十
分に吸収する。

【００３７】こうした現象は、他方のトランジスタ（ゲ
ート電極41Ｂ側）がオンし、ドレイン領域44ｂからも上
記のソース領域43ａへチャネル電流が流入する場合にも
同様に生じる。この結果、２つのトランジスタがオンし
ても、ソース領域43ａの電位が必要以上に上昇すること
がもはやなくなり、図32及び図33で既述した如きトラン
ジスタのしきい値の上昇を抑制でき、駆動電流を15％程
度又はそれ以上（上記の表１参照）も増加させることが
可能となるのである。或いは、駆動電流を同等とする場
合、15％程度又はそれ以上小さいレイアウトで回路を設
計できることになり、デバイスの微細化にも有利であ
る。

【００３８】従って、上記のシリサイド層76ａにショッ
トキー障壁で十分なオーミック性や低コンタクト抵抗が
とれなくても、上記のツェナーダイオードＺＤ₁が存在
しない場合に比べてソース領域−電源間の抵抗がツェナ
ーダイオードＺＤ₁によってみかけ上で大幅に低減した
のと等価となる。このため、ショットキー障壁による製
造プロセスの制約を受けることなく、その余裕度が向上
すると共に、シリサイド層76ａによって領域43ａと71a₁
とを隣接させてトランジスタの集積度の向上（デバイス
の微細化）を実現することができる。

【００３９】以上に述べた現象及び作用効果は、本実施
例によるマルチゲート型トランジスタの各トランジスタ
部において同様に生じ得ることが理解されよう。

【００４０】実施例２図４〜図６は、本発明の第２の実施例を示すものであ
る。

【００４１】この例では、上記の第１の実施例とは異な
って、シリサイド層を設けないで電源コンタクトをとっ
ている。即ち、図４及び図５ではＶss用の配線54をソー
ス領域43ａ、43ｂと半導体領域71a₁及び71a₂、71b₁及び
71b₂とで共通に示しているが、実際には、図６のよう
に、Ｖssコンタクトは別々にとっている。

【００４２】即ち、例えば一方のトランジスタ（ゲート
電極41Ａ側）について示すと、ソース領域43ａにはコン
タクト53a₁が、Ｐ⁺⁺型半導体領域71a₁にはコンタクト53
a₂がそれぞれ接続されている。これらは別の箇所で接続
され、共通の配線54に導かれることができる。

【００４３】このように構成しても、上記の第１の実施
例で述べたと同様の作用効果が得られると共に、シリサ
イド層を設けないことによってそのショットキー障壁に
よる問題を考慮する必要なく高集積化を実現できる。

【００４４】実施例３図７〜図９は、本発明の第３の実施例を示すものであ
る。

【００４５】この例の場合、上記の第２の実施例におい
て電源コンタクトを別々にとっているのに対し、電源コ
ンタクト53ａ、53ｂ、53ｃ、53ｄ、53ｅのコンタクトエ
リアを細長くして、特にソース領域43ａ、43ｂと半導体
領域71a₁及び71a₂、71b₁及び71b₂と共通に電源コンタク
トをとっている。

【００４６】この例によっても、上記した第１の実施例
及び第２の実施例で述べたと同様の作用効果が得られる
と共に、上記の共通の電源コンタクトによってコンタク
トを形成し易くなる。

【００４７】実施例４図10は、本発明の第４の実施例を示すものである。

【００４８】この例は、上記した第１の実施例と比べ
て、Ｐ⁺⁺型半導体領域71a₁、71a₂、71b₁、71b₂をソース
領域43ａ、43ｂ内に設けず、これらのソース領域の両端
部を延設してこの延設部43a₁及び43a₂、43b₁及び43b
₂に、オーバーラップするようにして設けている。そし
て、シリサイド層76ａ、76ｂ及び電源配線54も、上記延
設部分に対応して延設させている。

【００４９】この例では、上記した第１の実施例で述べ
たと同様の作用効果が得られると共に、半導体領域71
a₁、71a₂、71b₁、71b₂をソース領域内（即ち、ゲート電
極間）にではなく、その延設部分に設けているので、余
裕を以て設けることができる。即ち、各半導体領域を狭
いゲート電極間に設けていないので、半導体領域がゲー
ト電極に接触してこの部分でツェナーダイオードを形成
し難くなることがなく、ゲート電極に接触してもダイオ
ードの接合長がそれ程減少することはない。

【００５０】実施例５図11は、本発明の第５の実施例を示すものである。

【００５１】この例では、上記の第４の実施例におい
て、電源コンタクト53ａ、53ｂをとる側でソース領域の
延設部分43a₁、43b₁を更に大きくし、ゲート電極の存在
しない位置にまで形成し、ここで一層拡大した大きさに
し、かつ、これに対応して半導体領域71a₁、71b₁やシリ
サイド層76ａ、76ｂ、電源配線54を形成している。

【００５２】従って、この例では、上記した第１の実施
例で述べたと同様の作用効果が得られると共に、上記の
半導体領域を一層余裕を以て設けることができ、ゲート
電極に制約を受けることなく（ゲート電極に接触するこ
となしに）設けることができる。

【００５３】実施例６図12及び図13は、本発明の第６の実施例を示すものであ
る。

【００５４】上記の第１〜第５の実施例ではいずれもＮ
チャネルＭＯＳトランジスタについて説明したが、本例
は、Ｐ^-型シリコン基板86の一主面に設けたＮ^-型ウェ
ル領域87にＰチャネルの櫛形の大型ＭＯＳトランジスタ
を設けたものである。

【００５５】即ち、このＰチャネルＭＯＳトランジスタ
のレイアウト自体は、図１に示した第１の実施例のもの
とほぼ同じであり、各領域の導電型を逆タイプに変更し
ているので、上記の第１の実施例に対応する部分につい
ては符号を＋40して示してある。従って、本例では、各
部分の説明は特に必要がある場合以外は行わないことと
する。

【００５６】但し、ＰチャネルＭＯＳトランジスタであ
ることから、共通のソース領域83ａ、83ｂは、Ｎ⁺⁺型半
導体領域 111a₁、 111b₁との間のツエナーダイオードＺ
Ｄ₃、ＺＤ₄を介し電源Ｖddに接続される。従って、上
記の第１の実施例で述べたダイオード電流は本例では逆
向きに流れることになるが、ツェナーダイオードを設け
ない場合に比べ、トランジスタ駆動時にソース領域の電
位は電源Ｖdd側へツェナーダイオードを介して吸収され
るため、ソース領域の電位上昇（負電位が大きくなるこ
と）はやはり抑えることができる。こうして、本例で
も、上記の第１の実施例で述べたと同様の作用効果が得
られる。

【００５７】なお、図34及び図35に、本出願人が既に出
願した特開昭64−77157 号による発明（以下、先願発明
と称する。）の一実施例を示すが、これはＰ⁺型ソース
領域３内に逆導電型のＮ⁺型半導体領域30を設け、シリ
サイド層31を介して電源に接続している点で、本発明と
一見似ているように見える。しかし、先願発明は、以下
に述べる理由により本発明とは著しく相違するものであ
る。

【００５８】まず、先願発明を説明すると、Ｐ型シリコ
ン基板６の一主面に形成したＮ型ウェル領域７に設けら
れるＰチャネルＭＯＳＦＥＴ２ａ、２ｂに共通のＰ⁺型
ソース領域３内に、Ｎ⁺型半導体領域30が島状に複数個
（この例では４個）形成されており、しかもこれらの領
域30は夫々下側のＮ型ウェル領域７に接している。両領
域30と３はシリサイド層31によって互いに接合させる
か、或いは図示省略したコンタクトによって電源電圧
（Ｖ_DD）に固定される。

【００５９】なお、図34には、ソース電極32、ドレイン
電極33を仮想線で示したが、コンタクトについては図示
省略している。また、図中の１、１ａはゲート電極、２
ｃ、２ｄはＮチャネルＭＯＳＦＥＴ、４、５はＰ⁺型ド
レイン領域、８はＮ⁺型ガードリング、９、18はゲート
酸化膜、10、11、12は空乏層、15はＮ⁺型ソース領域、
16、17はＮ⁺型ドレイン領域、22はＣＭＯＳデバイスを
それぞれ表す。

【００６０】以上の構成によって、Ｎ⁺型領域30がソー
ス領域３の直下でＮ型ウェル領域７と接しているため、
ＰチャネルＭＯＳＦＥＴ２ａ、２ｂが動作したときに生
成されるホットエレクトロンｅを矢印のようにＮ⁺型領
域30中へ吸収させることが可能となる。即ち、Ｎ⁺型領
域30によりエレクトロンに対するバリアはなくなり、こ
こへエレクトロンが容易に入り、電源側へ吸収されるの
である。

【００６１】この結果、ソース領域直下にホットエレク
トロンが集中することによる局所的電位低下を防止する
ことができ、ソース領域３−ウェル領域７−基板６間に
おける縦型ＰＮＰ寄生バイポーラトランジスタが順バイ
アス化によってオンしないようにすることができ、従っ
て、Ｐ型基板６へのホール注入が生じず、このホール注
入がトリガとなってＮ⁺型ドレイン領域17−基板６−ウ
ェル領域７−Ｐ⁺型ドレイン領域４に存在するＮＰＮＰ
サイリスタ構造がオンすることがなく、ラッチアップの
生じ難いラッチアップ耐性の高いＣＭＯＳデバイスを実
現することができる。

【００６２】但し、こうした効果は、Ｎ型ウェル領域７
の不純物濃度が10¹⁷個／cm³以下と薄く、かつその厚み
が２μｍ以下と薄い場合に（即ち、空乏層が延び易い）
に顕著である。

【００６３】しかしながら、上記した先願発明の場合、
大型ＭＯＳにおいてホットキャリア誘導型の基板電流の
抑制には効果的であるが、上述した本発明による第６の
実施例（他の実施例でも同様である。）のように、ＭＯ
Ｓトランジスタのしきい値に対する効果をはじめ駆動電
流に対する効果や、Ｐ型基板（またはＮ型基板）に設け
た深いＮ型ウェル領域または深いＰ型ウェル領域につい
ては何ら考慮されていない。

【００６４】これに対し、本発明による場合は、先願発
明のようにホットキャリアの吸収によるラッチアップ防
止の上でウェル領域を浅くし、上下の空乏層（図35中の
10、12）が接触し合うことが前提となるという制約は全
くない。即ち、本発明による場合、ウェル領域の深さは
１μｍ以上（上下の空乏層は接触し合わないことを前提
とする。）とし、また、ウェル領域の不純物濃度は５×
10¹⁶〜１×10¹⁸個/cm³とするときに好適である。先願発
明のようにウェル領域に制約されることなく、上述した
ソース電位の浮き上がり防止のためにツェナーダイオー
ドを組み込んで駆動電流を向上させることが本発明の顕
著な特徴である。即ち、本発明はＰ^-基板上のＰ^-ウェ
ル内のＭＯＳあるいはＮ^-基板上のＮ^-ウェル内のＭＯ
Ｓにおいても適用可能である。これに対して、先願発明
はＰ^-基板上のＮ^-ウェル内ＭＯＳあるいはＮ^-基板上
のＰ^-ウェル内ＭＯＳに限って適用可能である。

【００６５】実施例７図14及び図15は、本発明の第７の実施例を示すものであ
る。

【００６６】この例も、ＰチャネルＭＯＳトランジスタ
についてのものであり、図４及び図５に示した第２の実
施例とトランジスタのレイアウトは同じであって各部分
の符号を＋40して示してある。この例でも、上記した第
２の実施例及び第６の実施例で述べたと同様の作用効果
を得ることができる。

【００６７】実施例８図16及び図17は、本発明の第８の実施例を示すものであ
る。

【００６８】この例も、ＰチャネルＭＯＳトランジスタ
についてのものであり、図７及び図８に示した第３の実
施例とトランジスタのレイアウトは同じであって各部分
の符号を＋40して示してある。この例でも、上記した第
３の実施例及び第６の実施例で述べたと同様の作用効果
を得ることができる。

【００６９】以上、本発明の各実施例を説明したが、こ
れらの実施例は本発明の技術的思想に基いて更に変形が
可能である。

【００７０】例えば、上述したツェナーダイオードを形
成する各半導体領域のサイズやレイアウト、更にはＭＯ
Ｓトランジスタの構成や各部の材質、作製プロセスとそ
の条件等は種々変更してよい。

【００７１】また、上述した例はいずれも、ソース領域
と基板コンタクト用の領域を隣接させた構造について述
べたが、この隣接構造と図18の如き独立させた構造とを
混在させてもよいし、或いはすべて独立させた構造とし
てもよい。この場合は、ソース領域に上述したツェナー
ダイオードを接続するのに、図18に示すように、ソース
領域43ａによって逆導電型の半導体領域71a₁の全周囲を
囲むようにすればよい。

【００７２】なお、本発明はＣＭＯＳデバイスにも適用
してよいし、その他の種々のデバイスに広く応用可能で
あり、駆動対象も様々であってよい。

【００７３】

【発明の作用効果】本発明は上述した如く、共通のソー
ス領域に隣接して、この共通のソース領域とツェナーダ
イオードを形成する逆導電型の半導体領域が形成され、
このツェナーダイオードが前記共通のソース領域と電源
との間に接続されるように構成しているので、駆動時に
上述したトンネリング効果によって前記ツェナーダイオ
ードを介しチャネル電流が電源へ流れることになり、こ
れによってチャネル電流による前記共通のソース領域の
電位上昇を抑え、電位の浮き上がりを減少させることが
できる。この結果、駆動時の実効的なしきい値の上昇を
抑制し、駆動電流を増大させることができ、特に大容量
の負荷を駆動する例えば櫛形のマルチゲート型大型ＭＯ
Ｓトランジスタに好適な構造を提供できる。また、駆動
電流を増大させないで駆動するデバイスでは、レイアウ
トを縮小でき、その微細化にも有利となる。

【００７４】また、前記共通のソース領域に隣接して前
記逆導電型の半導体領域を形成し、この半導体領域を前
記共通のソース領域の電源と半導体基板との間に接続
し、半導体基板の電位を固定するのに用いることによっ
て、デバイスの集積度を向上させ、その微細化を図るこ
とができる。

【００７５】また、前記共通のソース領域と前記半導体
領域にまたがってシリサイド層を形成する場合には、デ
バイス微細化を図れると同時に、シリサイド層によるシ
ョットキー障壁（即ち、ソースに対する電源接点抵抗）
を抑えるために必要とされる制約されたデバイス作製条
件は不要となり若しくは緩和されることになり、製造プ
ロセスに余裕をもたせることができる。

【図面の簡単な説明】

【図１】本発明の第１の実施例による櫛形のマルチゲー
ト型ＮチャネルＭＯＳトランジスタの概略平面図であ
る。

【図２】図１のII−II線断面図である。

【図３】同ＭＯＳトランジスタにおけるツェナーダイオ
ードを介しての電流経路を説明する一部分の拡大概略断
面図である。

【図４】本発明の第２の実施例による櫛形のマルチゲー
ト型ＮチャネルＭＯＳトランジスタの概略平面図であ
る。

【図５】図４のＶ−Ｖ線断面図である。

【図６】同ＭＯＳトランジスタにおけるツェナーダイオ
ードを介しての電流経路を説明する一部分の拡大概略断
面図である。

【図７】本発明の第３の実施例による櫛形のマルチゲー
ト型ＮチャネルＭＯＳトランジスタの概略平面図であ
る。

【図８】図７のVIII−VIII線断面図である。

【図９】同ＭＯＳトランジスタにおけるツェナーダイオ
ードを介しての電流経路を説明する一部分の拡大概略断
面図である。

【図10】本発明の第４の実施例による櫛形のマルチゲー
ト型ＮチャネルＭＯＳトランジスタの概略平面図であ
る。

【図11】本発明の第５の実施例による櫛形のマルチゲー
ト型ＮチャネルＭＯＳトランジスタの概略平面図であ
る。

【図12】本発明の第６の実施例による櫛形のマルチゲー
ト型ＰチャネルＭＯＳトランジスタの概略平面図であ
る。

【図13】図12のXIII−XIII線断面図である。

【図14】本発明の第７の実施例による櫛形のマルチゲー
ト型ＰチャネルＭＯＳトランジスタの概略平面図であ
る。

【図15】図14のXV−XV線断面図である。

【図16】本発明の第８の実施例による櫛形のマルチゲー
ト型ＰチャネルＭＯＳトランジスタの概略平面図であ
る。

【図17】図16のXVII−XVII線断面図である。

【図18】本発明の変形例による図３と同様の概略断面図
である。

【図19】従来のＭＯＳトランジスタの概略断面図であ
る。

【図20】従来の櫛形のマルチゲート型ＮチャネルＭＯＳ
トランジスタの概略平面図である。

【図21】図20の XXI−XXI 線断面図である。

【図22】同ＭＯＳトランジスタの等価回路図である。

【図23】シリサイド層を用いたＭＯＳトランジスタの概
略断面図である。

【図24】同ＭＯＳトランジスタの等価回路図である。

【図25】同ＭＯＳトランジスタのツェナーダイオード部
分の不純物濃度プロファイル図である。

【図26】同ＭＯＳトランジスタのツェナーダイオード部
分のポテンシャルとダイオード電流を示すグラフであ
る。

【図27】ツェナーダイオードを有しないＭＯＳトランジ
スタのダイオード部分の不純物濃度プロファイル図であ
る。

【図28】同ＭＯＳトランジスタのダイオード部分のポテ
ンシャルとダイオード電流を示すグラフである。

【図29】ＭＯＳトランジスタのソース電位の浮き上がり
現象を説明するためのポテンシャル分布付きの概略断面
図である。

【図30】複数のＭＯＳトランジスタのオフ時の電位分布
図である。

【図31】同複数のＭＯＳトランジスタの一方がオンした
ときの電位分布図である。

【図32】同複数のＭＯＳトランジスタの駆動電流をｌｏ
ｇスケールで示すグラフである。

【図33】同複数のＭＯＳトランジスタの駆動電流をリニ
アスケールで示すグラフである。

【図34】先願発明によるＣＭＯＳデバイスの要部平面図
である。

【図35】ＮチャネルＭＯＳＦＥＴも含めたＣＭＯＳの図
34のXXXV−XXXV線に対応する概略断面図である。

【符号の説明】

41、41Ａ、41Ｂ、41Ｃ、41Ｄ・・・ゲート電極 43、43ａ、43ｂ、83ａ、83ｂ・・・ソース領域 43、44ａ、44ｂ、44ｃ、84ａ、84ｂ、84ｃ・・・ドレイ
ン領域 47、86・・・シリコン基板 52・・・モート 53ａ、53a₁、53a₂、53ｂ、53b₁、53b₂、53ｃ、53ｄ、53
ｅ、93ａ、93a₁、93a₂、93ｂ、93b₁、93b₂、93ｃ、93
ｄ、93ｅ・・・コンタクト 54、55、94、95・・・電源配線 56、57、58Ａ、58Ｂ、58Ｃ、58Ｄ、76ａ、76ｂ、77ａ、
77ｂ・・・シリサイド層 71a₁、71a₂、71b₁、71b₂、 111a₁、 111a₂、 111b₁、 1
11b₂・・・Ｐ⁺⁺型半導体領域 87・・・ウェル領域 120 ・・・チャネル電流ＺＤ、ＺＤ₁、ＺＤ₂、ＺＤ₃、ＺＤ₄・・・ツェナー
ダイオードＶin・・・入力Ｖout ・・・出力Ｖss、Ｖdd・・・電源

Claims

【特許請求の範囲】

【請求項１】ソース領域と、ドレイン領域と、これら
両領域間にゲート絶縁膜を介して設けられたゲート電極
とからなる絶縁ゲート型電界効果半導体素子を複数個有
し、これらの絶縁ゲート型電界効果半導体素子に共通に
ソース領域が設けられ、この共通のソース領域に隣接し
てこの共通のソース領域とは逆導電型の半導体領域が形
成されており、前記共通のソース領域と前記半導体領域
との間にツェナーダイオードが形成され、このツェナー
ダイオードが前記共通のソース領域と電源との間に接続
されるように構成した半導体装置。
【請求項２】共通のソース領域とは逆導電型の半導体
領域が前記共通のソース領域の電源と半導体基板との間
に接続されている、請求項１に記載した半導体装置。
【請求項３】共通のソース領域内に、或いはこの共通
のソース領域と少なくとも一部分がオーバーラップして
逆導電型の半導体領域が形成されている、請求項１又は
２に記載した半導体装置。
【請求項４】共通のソース領域と、当該ソース領域と
逆導電型の半導体領域との各表面にまたがってシリサイ
ド層が形成され、このシリサイド層に電源コンタクトが
設けられている、請求項１〜３のいずれか１項に記載し
た半導体装置。
【請求項５】共通のソース領域と、当該ソース領域と
逆導電型の半導体領域とに別々の電源コンタクトが設け
られている、請求項１〜３のいずれか１項に記載した半
導体装置。
【請求項６】共通のソース領域と、当該ソース領域と
逆導電型の半導体領域とに共通の電源コンタクトが設け
られている、請求項１〜３のいずれか１項に記載した半
導体装置。
【請求項７】半導体基体の一主面側に形成されたウェ
ル領域に複数の絶縁ゲート型電界効果半導体素子が設け
られ、前記ウェル領域の深さが１μｍ以上でありかつそ
の不純物濃度が５×10¹⁶〜１×10¹⁸個／cm³である、請
求項１〜６のいずれか１項に記載した半導体装置。