JPH0786395A - Manufacture of semiconductor device - Google Patents

Manufacture of semiconductor device

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JPH0786395A
JPH0786395A JP22446993A JP22446993A JPH0786395A JP H0786395 A JPH0786395 A JP H0786395A JP 22446993 A JP22446993 A JP 22446993A JP 22446993 A JP22446993 A JP 22446993A JP H0786395 A JPH0786395 A JP H0786395A
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JP
Japan
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film
wiring layer
tungsten
substrate
lower wiring
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JP22446993A
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Inventor
Tsutomu Hosoda
勉 細田
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Fujitsu Ltd
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Fujitsu Ltd
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Publication date
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Abstract

PURPOSE:To provide a work surface treating method through which a work or the like can be prevented from being charged up with static electricity and damaged, and a surface layer can be removed from the work. CONSTITUTION:The surface of a tungsten film 13, a tungsten-containing film, a molybdenum film, or a molybdenum-containing film formed on a silicon oxide film 12 provided onto the surface of a substrate 11 is treated in an nitrogen trifluoride-containing atmosphere keeping the substrate 11 and the silicon oxide film 12 heated, and a surface layer is removed.

Description

【発明の詳細な説明】Detailed Description of the Invention

【0001】[0001]

【産業上の利用分野】本発明は、半導体装置の製造方法
に関し、更に詳しく言えば、下部配線層等の表面の自然
酸化膜等を除去するための表面処理を含む半導体装置の
製造方法に関する。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a semiconductor device, and more particularly to a method of manufacturing a semiconductor device including a surface treatment for removing a native oxide film on the surface of a lower wiring layer or the like.

【0002】[0002]

【従来の技術】近年、半導体装置の高集積化に伴い、多
層配線化,配線層の微細化が要望されている。配線層の
微細化を実現するため、Al膜のマイグレーションに対
する対策としてAl膜上にタングステン膜等を形成する
場合がある。そして、下部配線層と上部配線層との良好
なコンタクトを得るため、上部配線層を形成する前に、
下部配線層表面に自然に形成される金属酸化物や表面の
変質層を除去して下部配線層の清浄な表面を表出する表
面処理を行っている。
2. Description of the Related Art In recent years, with the high integration of semiconductor devices, there has been a demand for multi-layer wiring and miniaturization of wiring layers. In order to realize the miniaturization of the wiring layer, a tungsten film or the like may be formed on the Al film as a measure against migration of the Al film. Then, in order to obtain good contact between the lower wiring layer and the upper wiring layer, before forming the upper wiring layer,
A surface treatment is performed to remove a metal oxide that naturally forms on the surface of the lower wiring layer and an altered layer on the surface to expose a clean surface of the lower wiring layer.

【0003】従来、このような表面処理としてアルゴン
イオン等プラズマガスによるドライエッチングが行われ
ている。MOSトランジスタのゲート電極4上のビアホ
ール6に適用される場合、図3(a)に示すように、ア
ルゴンイオンの照射によってビアホール6の底部のゲー
ト電極4の表層を除去した後、図3(b)に示すよう
に、ゲート電極4と接続して上部配線層7が形成され
る。これにより、ビアホール6の底部にゲート電極4の
清浄な表面が現れるので、ゲート電極4と上部配線層7
との間で良好なオーミックコンタクトが得られる。
Conventionally, dry etching using a plasma gas such as argon ions has been performed as such surface treatment. When applied to the via hole 6 on the gate electrode 4 of the MOS transistor, as shown in FIG. 3A, after the surface layer of the gate electrode 4 at the bottom of the via hole 6 is removed by irradiation with argon ions, the structure shown in FIG. ), The upper wiring layer 7 is formed in connection with the gate electrode 4. As a result, a clean surface of the gate electrode 4 appears at the bottom of the via hole 6, so that the gate electrode 4 and the upper wiring layer 7 are formed.
A good ohmic contact can be obtained with.

【0004】[0004]

【発明が解決しようとする課題】しかし、上記従来例の
表面処理では、アルゴンイオンによりゲート電極4が帯
電してシリコン基板1との間に高電界がかかる。このた
め、ゲート絶縁膜3が静電破壊を起こすという問題があ
る。また、アルゴンイオンに曝される絶縁膜5b,5c
やゲート電極4等にアルゴンイオンの衝撃によりダメー
ジが生じるという問題もある。
However, in the surface treatment of the above-mentioned conventional example, the gate electrode 4 is charged by the argon ions and a high electric field is applied between the gate electrode 4 and the silicon substrate 1. Therefore, there is a problem that the gate insulating film 3 causes electrostatic breakdown. Also, the insulating films 5b and 5c exposed to argon ions
There is also a problem that the gate electrode 4 and the like are damaged by the impact of argon ions.

【0005】本発明は、係る従来例の課題に鑑みて創作
されたものであり、被処理体等のチャージアップを防止
し、かつ被処理体等へのダメージの導入を防止しつつ、
被処理体等の表層を除去することができる表面処理を含
む半導体装置の製造方法を提供することを目的とする。
The present invention has been made in view of the problems of the conventional example, and prevents charge-up of the object to be processed and prevents damage to the object to be processed.
An object of the present invention is to provide a method for manufacturing a semiconductor device including a surface treatment capable of removing a surface layer of an object to be processed or the like.

【0006】[0006]

【課題を解決するための手段】上記課題は、第1に、基
板上に形成されたタングステン膜或いはタングステン含
有膜,又はモリブデン膜或いはモリブデン含有膜の表面
を、三フッ化窒素を含むガス中で、かつ前記基板を加熱
した状態で処理し、表層を除去することを特徴とする半
導体装置の製造方法によって達成され、第2に、基板上
にタングステン膜或いはタングステン含有膜,又はモリ
ブデン膜或いはモリブデン含有膜からなる下部配線層を
形成する工程と、前記下部配線層を被覆して層間絶縁膜
を形成する工程と、前記下部配線層上の層間絶縁膜に開
口部を形成する工程と、前記開口部の底部の下部配線層
の表面を三フッ化窒素を含むガス中で、かつ前記基板を
加熱した状態で処理し、表層を除去する工程と、前記開
口部の底部の下部配線層と接続して上部配線層を形成す
る工程とを有する半導体装置の製造方法によって達成さ
れ、第3に、前記表層はタングステン膜或いはタングス
テン含有膜の酸化物,又はモリブデン膜或いはモリブデ
ン含有膜の酸化物であることを特徴とする第1又は第2
の発明に記載の半導体装置の製造方法によって達成さ
れ、第4に、前記基板温度は200℃以上であることを
特徴とする第1乃至第3の発明のいずれかに記載の半導
体装置の製造方法によって達成される。
The above-mentioned problems are as follows. First, the surface of the tungsten film or the tungsten-containing film, or the molybdenum film or the molybdenum-containing film formed on the substrate is exposed in a gas containing nitrogen trifluoride. And a method for manufacturing a semiconductor device, which comprises treating the substrate in a heated state and removing the surface layer. Secondly, a tungsten film or a tungsten-containing film, or a molybdenum film or a molybdenum-containing film is formed on the substrate. A step of forming a lower wiring layer formed of a film, a step of forming an interlayer insulating film by covering the lower wiring layer, a step of forming an opening in the interlayer insulating film on the lower wiring layer, and the opening A step of treating the surface of the lower wiring layer at the bottom of the substrate in a gas containing nitrogen trifluoride and heating the substrate to remove the surface layer; And a step of forming an upper wiring layer by connecting to a line layer. Thirdly, the surface layer is formed of a tungsten film or an oxide of a tungsten-containing film, or a molybdenum film or a molybdenum-containing film. First or second characterized by being an oxide
The method for manufacturing a semiconductor device according to any one of the first to third inventions, wherein the substrate temperature is 200 ° C. or higher. Achieved by

【0007】[0007]

【作 用】本発明に係る半導体装置の製造方法において
は、基板を加熱した状態で、NF 3 ガスによりタングス
テン膜等の表面処理を行っている。例えば、タングステ
ン膜の酸化物及びタングステン膜自体のNF3 ガスに対
する反応式は次のようになる。 WO3 +2NF3−WOF4+2NOF W +2NF3−WF6 +N2 上記の反応によりタングステン膜の酸化物及びタングス
テン膜自体がNF3 ガスと反応し、ガス状のWOF4やNOF
或いはWF6 やN2が生じて表層のタングステン膜の酸化物
及びタングステン膜が除去される。これにより、上部配
線層等との間で良好なコンタクトを得るためのタングス
テン膜の清浄な表面が表出する。
[Operation] In a method of manufacturing a semiconductor device according to the present invention
Is NF with the substrate heated. 3Tangs by gas
A surface treatment such as a ten film is performed. For example, Tungsute
Oxide of tungsten film and NF of tungsten film itself3Against gas
The reaction formula to do is as follows. WO3+ 2NF3-WOFFour+ 2NOF W + 2NF3-WF6+ N2 Due to the above reaction, oxide and tungsten of the tungsten film
Ten film itself is NF3Reacts with gas, gaseous WOFFourAnd NOF
Or WF6And N2Oxide on the surface tungsten film
And the tungsten film is removed. This allows the upper
Tongue for obtaining good contact with the wire layer
The clean surface of the film is exposed.

【0008】また、エッチャントとしてプラズマガスを
用いていないので、基板等にイオン衝撃によるダメージ
が生じないし、帯電も生じない。一方、周囲のシリコン
酸化膜等はNF3 ガスにより殆どエッチングされない。
従って、この表面処理方法がシリコン酸化膜等に形成さ
れたビアホールの底部の下部配線層やゲート電極等の表
面層、例えば自然酸化膜や変質層を除去するために用い
られた場合、ゲート電極のチャージアップによるゲート
絶縁膜の破壊が防止され、或いは下部配線層等へのダメ
ージの導入が防止される。
Further, since plasma gas is not used as an etchant, the substrate or the like is not damaged by ion bombardment and is not charged. On the other hand, the surrounding silicon oxide film is hardly etched by the NF 3 gas.
Therefore, when this surface treatment method is used for removing a lower wiring layer at the bottom of a via hole formed in a silicon oxide film or the like, or a surface layer such as a gate electrode, for example, a natural oxide film or an altered layer, This prevents damage to the gate insulating film due to charge-up, or prevents damage to the lower wiring layer and the like.

【0009】なお、実験により確認されたエッチングレ
ートの基板温度依存性に基づき、実用上、基板温度は2
00℃以上が好ましい。
Based on the substrate temperature dependence of the etching rate confirmed by experiments, the substrate temperature is practically 2
It is preferably 00 ° C or higher.

【0010】[0010]

【実施例】次に、図面を参照しながら、本発明の実施例
について説明をする。 (1)本発明の実施例に係るタングステン膜のエッチン
グレートの基板温度依存性の調査実験についての説明 図1(a)は、本発明の実施例に係るタングステン膜の
エッチングレートの基板温度依存性の調査実験の結果に
ついて説明する線図、図1(b)は、調査実験に用いた
試料について説明する断面図である。
Embodiments of the present invention will now be described with reference to the drawings. (1) Description of Investigation Experiment of Substrate Temperature Dependence of Etching Rate of Tungsten Film According to Example of the Present Invention FIG. 1A shows substrate temperature dependency of etching rate of tungsten film according to an example of the present invention. 2B is a cross-sectional view for explaining the results of the investigation experiment, and FIG. 1B is a cross-sectional view for explaining the sample used in the investigation experiment.

【0011】図1(b)に示すように、シリコン基板1
1上のシリコン酸化膜12の上にタングステン膜13の
形成された実験試料をヒータ14上に載せて、圧力10
Pa以下のNF3 ガス中でシリコン基板11の温度を種
々変化させてエッチングレートを測定した。図1(a)
にその結果を示す。結果によれば、基板温度200℃で
0.5nm/分であり、基板温度の上昇に伴ってエッチングレ
ートも増大し、基板温度600℃で3nm/ 分となる。
As shown in FIG. 1B, a silicon substrate 1
An experimental sample in which a tungsten film 13 was formed on the silicon oxide film 12 on 1 was placed on the heater 14 and pressure 10
The etching rate was measured by changing the temperature of the silicon substrate 11 variously in NF 3 gas of Pa or less. Figure 1 (a)
The results are shown in. According to the results, the substrate temperature is 200 ℃
It is 0.5 nm / min, and the etching rate increases as the substrate temperature rises to 3 nm / min at a substrate temperature of 600 ° C.

【0012】実験はタングステン膜13のエッチングレ
ートを調査したものであるが、タングステン膜13の酸
化物についても同程度のエッチングレートである。そし
て、表層の変質層或いは表面に形成される自然酸化膜は
通常数十〜百nm程度の膜厚を有すると考えられる。従
って、タングステン膜13の表層を除去して清浄な表面
を表出するためには、実用上、200℃以上に基板温度
を保持して表面処理を行うことが好ましい。
In the experiment, the etching rate of the tungsten film 13 was investigated, but the oxide rate of the tungsten film 13 has a similar etching rate. The natural oxide film formed on the surface altered layer or on the surface is considered to have a film thickness of usually several tens to hundreds of nm. Therefore, in order to remove the surface layer of the tungsten film 13 and expose a clean surface, it is practically preferable to perform the surface treatment while maintaining the substrate temperature at 200 ° C. or higher.

【0013】なお、タングステン含有膜,モリブデン膜
やモリブデン含有膜についてもこのエッチングレートと
大きな違いはないので、上記の結果はこれらの膜につい
ても適用できる。また、上記実験では、基板加熱にヒー
タ14を用いているが、赤外線ランプその他の加熱手段
を用いてもよい。
The tungsten-containing film, the molybdenum film, and the molybdenum-containing film are not so different from this etching rate, and the above results can be applied to these films. Further, although the heater 14 is used for heating the substrate in the above experiment, an infrared lamp or other heating means may be used.

【0014】(2)本発明の実施例に係る上部配線層の
形成前の表面処理方法の説明 図2(a)〜(d)は、本発明の実施例に係る上部配線
層の形成前の下部配線層の表面処理方法について説明す
る断面図である。まず、図2(a)に示すように、シリ
コン基板21上に熱酸化によりシリコン酸化膜22を形
成する。続いて、シリコン酸化膜22上に、膜厚約3000
Åのタングステン膜をスパッタ法により形成した後、パ
ターニングし、下部配線層23を形成する。
(2) Description of Surface Treatment Method Before Formation of Upper Wiring Layer According to the Embodiment of the Present Invention FIGS. 2A to 2D are views before formation of the upper wiring layer according to the embodiment of the present invention. It is sectional drawing explaining the surface treatment method of a lower wiring layer. First, as shown in FIG. 2A, a silicon oxide film 22 is formed on a silicon substrate 21 by thermal oxidation. Then, a film thickness of about 3000 is formed on the silicon oxide film 22.
After the tungsten film of Å is formed by the sputtering method, it is patterned to form the lower wiring layer 23.

【0015】次に、図2(b)に示すように、下部配線
層23を被覆して、層間絶縁膜となる膜厚約4000Åのシ
リコン酸化膜24をプラズマCVD 法により形成する。続
いて、凹部を埋めて表面を平坦化するためSOGを塗布
し、SOG膜25を形成する。次いで、不図示のレジス
ト膜をマスクとしてSOG膜25及びシリコン酸化膜2
4をドライエッチングによりエッチングし、除去して下
部配線層23上にビアホール26を形成する。此の後、
ビアホール26底部の下部配線層23上にタングステン
の酸化物が自然に形成されるとする。
Next, as shown in FIG. 2B, the lower wiring layer 23 is covered and a silicon oxide film 24 having a film thickness of about 4000 Å to be an interlayer insulating film is formed by the plasma CVD method. Subsequently, SOG is applied to fill the recesses and planarize the surface, and the SOG film 25 is formed. Next, using the resist film (not shown) as a mask, the SOG film 25 and the silicon oxide film 2
4 is etched by dry etching and removed to form a via hole 26 on the lower wiring layer 23. After this,
It is assumed that tungsten oxide is naturally formed on the lower wiring layer 23 at the bottom of the via hole 26.

【0016】次いで、図2(c)に示すように、不図示
の前処理室のヒータ上にシリコン基板21を載せて室内
を減圧する。更に、シリコン基板21を不図示のヒータ
により加熱し、シリコン基板21の温度を約450℃に
保持する。室内が所定の圧力に達し、かつ所定の基板温
度に達したら、NF3 ガスを室内に導入し、圧力を1.33
Paに保持する。このとき、タングステン膜或いはタン
グステン酸化物のエッチングレートは約2nm/分であ
り、通常、数分程度でタングステン酸化物を除去でき
る。これにより、下部配線層23の表面処理が終了す
る。
Next, as shown in FIG. 2C, the silicon substrate 21 is placed on the heater of the pretreatment chamber (not shown) to reduce the pressure inside the chamber. Further, the silicon substrate 21 is heated by a heater (not shown) to maintain the temperature of the silicon substrate 21 at about 450 ° C. When the chamber reaches a predetermined pressure and the substrate temperature reaches a predetermined level, NF 3 gas is introduced into the chamber to set the pressure to 1.33.
Hold at Pa. At this time, the etching rate of the tungsten film or the tungsten oxide is about 2 nm / min, and normally, the tungsten oxide can be removed in about several minutes. This completes the surface treatment of the lower wiring layer 23.

【0017】続いて、シリコン基板21を大気に触れさ
せないで、この前処理室と接続されたCVD装置に移動
して、まずバリアメタルとなる膜厚約500Åの窒化チ
タン(TiN)膜を形成した後、上部配線層となる膜厚
約1μmのAl膜を連続的に形成する。その後、Al膜
及びTiN膜をパターニングして上部配線層27b及びバ
リアメタル層27aを形成すると、図2(d)に示すよう
に、上部配線層27b及び下部配線層23の接続が完了す
る。
Subsequently, without exposing the silicon substrate 21 to the atmosphere, the silicon substrate 21 was moved to the CVD apparatus connected to this pretreatment chamber to first form a titanium nitride (TiN) film having a film thickness of about 500 Å to be a barrier metal. After that, an Al film having a film thickness of about 1 μm to be an upper wiring layer is continuously formed. After that, when the Al film and the TiN film are patterned to form the upper wiring layer 27b and the barrier metal layer 27a, the connection between the upper wiring layer 27b and the lower wiring layer 23 is completed as shown in FIG.

【0018】以上のように、本発明の実施例によれば、
表面処理でプラズマを用いていないので、下部配線層2
3のチャージアップを防止し、かつ下部配線層23への
ダメージの導入を防止しつつ、表面処理を行うことがで
きる。なお、上記の表面処理を、特に、ビアホール底部
のゲート電極の表層の除去に用いた場合、ゲート電極の
チャージアップによるゲート絶縁膜の絶縁破壊を防止す
ることができる。
As described above, according to the embodiment of the present invention,
Since the surface treatment does not use plasma, the lower wiring layer 2
The surface treatment can be performed while preventing the charge-up of No. 3 and the introduction of damage to the lower wiring layer 23. When the surface treatment described above is used for removing the surface layer of the gate electrode at the bottom of the via hole, dielectric breakdown of the gate insulating film due to charge-up of the gate electrode can be prevented.

【0019】また、実施例では、表面処理ガスとしてN
3 ガスだけを用いているが、例えば、NF3 ガスと、
不活性ガスやその他のガスとの混合ガスを用いてもよ
い。
Further, in the embodiment, N is used as the surface treatment gas.
Although only F 3 gas is used, for example, NF 3 gas and
A mixed gas with an inert gas or another gas may be used.

【0020】[0020]

【発明の効果】以上説明したように、本発明の半導体装
置の製造方法によれば、下部配線層やゲート電極等の表
面処理にNF3 ガスを用い、プラズマを用いていないの
で、チャージアップによる下部配線層やゲート電極下地
の絶縁膜の絶縁破壊を防止することができる。また、イ
オン衝撃による下部配線層やゲート電極へのダメージの
導入を防止することができる。
As described above, according to the method of manufacturing a semiconductor device of the present invention, since NF 3 gas is used for the surface treatment of the lower wiring layer, the gate electrode, etc., and plasma is not used, charge-up is caused. It is possible to prevent dielectric breakdown of the lower wiring layer and the insulating film underlying the gate electrode. Further, it is possible to prevent the introduction of damage to the lower wiring layer and the gate electrode due to ion bombardment.

【図面の簡単な説明】[Brief description of drawings]

【図1】本発明の実施例に係る表面処理方法におけるタ
ングステン膜のエッチングレートの基板温度依存性につ
いて説明する図である。
FIG. 1 is a diagram illustrating the substrate temperature dependence of an etching rate of a tungsten film in a surface treatment method according to an example of the present invention.

【図2】本発明の実施例に係る上部配線層を形成する前
の下部配線層の表面処理方法について説明する断面図で
ある。
FIG. 2 is a cross-sectional view illustrating a method of surface-treating a lower wiring layer before forming an upper wiring layer according to an example of the present invention.

【図3】従来例の問題点を説明する断面図である。FIG. 3 is a cross-sectional view illustrating a problem of a conventional example.

【符号の説明】[Explanation of symbols]

11,21 シリコン基板、 12,22,24 シリコン酸化膜、 13 タングステン膜、 14 ヒータ、 23 下部配線層、 25 SOG膜、 26 ビアホール、 27a バリアメタル膜、 27b 上部配線層。 11, 21 Silicon substrate, 12, 22, 24 Silicon oxide film, 13 Tungsten film, 14 Heater, 23 Lower wiring layer, 25 SOG film, 26 Via hole, 27a Barrier metal film, 27b Upper wiring layer.

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 FI 技術表示箇所 H01L 21/88 M ─────────────────────────────────────────────────── ─── Continuation of the front page (51) Int.Cl. 6 Identification code Office reference number FI technical display location H01L 21/88 M

Claims (4)

【特許請求の範囲】[Claims] 【請求項1】 基板上に形成されたタングステン膜或い
はタングステン含有膜,又はモリブデン膜或いはモリブ
デン含有膜の表面を、三フッ化窒素を含むガス中で、か
つ前記基板を加熱した状態で処理し、表層を除去するこ
とを特徴とする半導体装置の製造方法。
1. A surface of a tungsten film, a tungsten-containing film, a molybdenum film, or a molybdenum-containing film formed on a substrate is treated in a gas containing nitrogen trifluoride and in a state where the substrate is heated, A method for manufacturing a semiconductor device, which comprises removing a surface layer.
【請求項2】 基板上にタングステン膜或いはタングス
テン含有膜,又はモリブデン膜或いはモリブデン含有膜
からなる下部配線層を形成する工程と、 前記下部配線層を被覆して層間絶縁膜を形成する工程
と、 前記下部配線層上の層間絶縁膜に開口部を形成する工程
と、 前記開口部の底部の下部配線層の表面を三フッ化窒素を
含むガス中で、かつ前記基板を加熱した状態で処理し、
表層を除去する工程と、 前記開口部の底部の下部配線層と接続して上部配線層を
形成する工程とを有する半導体装置の製造方法。
2. A step of forming a lower wiring layer made of a tungsten film, a tungsten-containing film, a molybdenum film, or a molybdenum-containing film on a substrate, and a step of forming an interlayer insulating film by covering the lower wiring layer, Forming an opening in the interlayer insulating film on the lower wiring layer, and treating the surface of the lower wiring layer at the bottom of the opening in a gas containing nitrogen trifluoride and while heating the substrate. ,
A method of manufacturing a semiconductor device, comprising: a step of removing a surface layer; and a step of forming an upper wiring layer by connecting to a lower wiring layer at a bottom of the opening.
【請求項3】 前記表層はタングステン膜或いはタング
ステン含有膜の酸化物,又はモリブデン膜或いはモリブ
デン含有膜の酸化物であることを特徴とする請求項1又
は請求項2記載の半導体装置の製造方法。
3. The method for manufacturing a semiconductor device according to claim 1, wherein the surface layer is an oxide of a tungsten film or a tungsten-containing film, or a molybdenum film or an oxide of a molybdenum-containing film.
【請求項4】 前記基板温度は200℃以上であること
を特徴とする請求項1乃至請求項3のいずれかに記載の
半導体装置の製造方法。
4. The method of manufacturing a semiconductor device according to claim 1, wherein the substrate temperature is 200 ° C. or higher.
JP22446993A 1993-09-09 1993-09-09 Manufacture of semiconductor device Withdrawn JPH0786395A (en)

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100441999B1 (en) * 2002-08-23 2004-07-30 삼성전자주식회사 Method for forming an electric layer and an electric pattern in semiconductor device

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KR100441999B1 (en) * 2002-08-23 2004-07-30 삼성전자주식회사 Method for forming an electric layer and an electric pattern in semiconductor device

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