JPH0784687A - 情報処理装置 - Google Patents
情報処理装置Info
- Publication number
- JPH0784687A JPH0784687A JP5231801A JP23180193A JPH0784687A JP H0784687 A JPH0784687 A JP H0784687A JP 5231801 A JP5231801 A JP 5231801A JP 23180193 A JP23180193 A JP 23180193A JP H0784687 A JPH0784687 A JP H0784687A
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- JP
- Japan
- Prior art keywords
- card
- buffer circuit
- cpu
- circuit
- memory card
- Prior art date
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- Pending
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Abstract
(57)【要約】
【目的】 バッファ回路を外部装置との間でデータ等の
授受をするときにのみ駆動し、消費電力を抑えることを
可能にした情報処理装置を提供する。 【構成】 ＣＰＵ１と、ＣＰＵ１とメモリカード９との
間に介在するバッファ回路７とを有し、バッファ回路７
を介してＣＰＵ１とメモリカード９との間でデータの授
受をする情報処理装置において、メモリカード９が装着
されていないとその状態を検出し、バッファ回路７を非
駆動状態にするカード離脱検出部１４を有する。
授受をするときにのみ駆動し、消費電力を抑えることを
可能にした情報処理装置を提供する。 【構成】 ＣＰＵ１と、ＣＰＵ１とメモリカード９との
間に介在するバッファ回路７とを有し、バッファ回路７
を介してＣＰＵ１とメモリカード９との間でデータの授
受をする情報処理装置において、メモリカード９が装着
されていないとその状態を検出し、バッファ回路７を非
駆動状態にするカード離脱検出部１４を有する。
Description
【０００１】
【産業上の利用分野】本発明は例えばＩＣカード等の外
部装置が接続されそれとの間でデータの授受を行う情報
処理装置、特に外部装置とのインタフェースに関する。
部装置が接続されそれとの間でデータの授受を行う情報
処理装置、特に外部装置とのインタフェースに関する。
【０００２】
【従来の技術】図５はＩＣカート等の外部装置との間で
データの授受の行う情報処理装置の一例を示したブロッ
ク図である。図において、ＣＰＵ１にはバス２が接続さ
れ、このバス２にはＲＡＭ３やＲＯＭ４等の記憶装置、
更に表示装置５及び入出力装置６が接続される。バス２
にはまたバッファ回路７は接続され、バッファ回路７は
メモリカードコネクタ８に接続されており、このメモリ
カードコネクタ８にメモリカード９が装着されると、Ｃ
ＰＵ１とメモリカード９との間でバッファ回路７を介し
てデータの授受がなされるように構成されている。
データの授受の行う情報処理装置の一例を示したブロッ
ク図である。図において、ＣＰＵ１にはバス２が接続さ
れ、このバス２にはＲＡＭ３やＲＯＭ４等の記憶装置、
更に表示装置５及び入出力装置６が接続される。バス２
にはまたバッファ回路７は接続され、バッファ回路７は
メモリカードコネクタ８に接続されており、このメモリ
カードコネクタ８にメモリカード９が装着されると、Ｃ
ＰＵ１とメモリカード９との間でバッファ回路７を介し
てデータの授受がなされるように構成されている。
【０００３】
【発明が解決しようとする課題】上記のような従来の情
報処理装置のバッファ回路７はメモリカード９の影響を
遮断するために、使用されている。このバッファ回路７
はメモリカード９との間でデータを授受するときは駆動
電流が流れるが、その他にＲＡＭ３やＲＯＭ４にアクセ
スするときにもその影響を受けて駆動電流が流れてしま
い、消費電力が大きくなる、という問題点があった。
報処理装置のバッファ回路７はメモリカード９の影響を
遮断するために、使用されている。このバッファ回路７
はメモリカード９との間でデータを授受するときは駆動
電流が流れるが、その他にＲＡＭ３やＲＯＭ４にアクセ
スするときにもその影響を受けて駆動電流が流れてしま
い、消費電力が大きくなる、という問題点があった。
【０００４】本発明は、このような問題点を解決するた
めになされたものであり、バッファ回路を外部装置との
間でデータ等の授受をするときにのみ駆動し、消費電力
を抑えることを可能にした情報処理装置を提供すること
を目的とする。
めになされたものであり、バッファ回路を外部装置との
間でデータ等の授受をするときにのみ駆動し、消費電力
を抑えることを可能にした情報処理装置を提供すること
を目的とする。
【０００５】
【課題を解決するための手段】本発明に係る一つの態様
による情報処理装置は、演算処理装置と、演算処理装置
と外部装置との間に介在するバッファ回路とを有し、バ
ッファ回路を介して演算処理装置と外部装置との間でデ
ータの授受をする情報処理装置において、外部装置が情
報処理装置に対して解除状態になると、その状態を検出
する検出手段と、検出手段の出力を入力し、所定時間後
にバッファ回路を非駆動状態にする遅延手段とを有す
る。本発明に係る他の態様による情報処理装置は、上記
の情報処理装置において、演算処理装置は、外部装置に
対してアクセス状態にないとき、バッファ回路を非駆動
状態にする。
による情報処理装置は、演算処理装置と、演算処理装置
と外部装置との間に介在するバッファ回路とを有し、バ
ッファ回路を介して演算処理装置と外部装置との間でデ
ータの授受をする情報処理装置において、外部装置が情
報処理装置に対して解除状態になると、その状態を検出
する検出手段と、検出手段の出力を入力し、所定時間後
にバッファ回路を非駆動状態にする遅延手段とを有す
る。本発明に係る他の態様による情報処理装置は、上記
の情報処理装置において、演算処理装置は、外部装置に
対してアクセス状態にないとき、バッファ回路を非駆動
状態にする。
【０００６】
【作用】本発明においては、外部装置が解除状態になる
とそれを検出して所定時間後にバッファ回路を非駆動状
態にする。このように非駆動状態にするのに所定時間遅
延させたことにより、演算処理装置が演算途中でその処
理が中断されることなく行なわれるようにしている。ま
た。外部装置に対してアクセス状態にないときには、バ
ッファ回路を非駆動状態にする。このようにしてバッフ
ァ回路は必要なときにのみ駆動され、それ以外のときに
は駆動されないので、バッファ回路の消費電力が低減化
が図られている。
とそれを検出して所定時間後にバッファ回路を非駆動状
態にする。このように非駆動状態にするのに所定時間遅
延させたことにより、演算処理装置が演算途中でその処
理が中断されることなく行なわれるようにしている。ま
た。外部装置に対してアクセス状態にないときには、バ
ッファ回路を非駆動状態にする。このようにしてバッフ
ァ回路は必要なときにのみ駆動され、それ以外のときに
は駆動されないので、バッファ回路の消費電力が低減化
が図られている。
【０００７】
実施例１．図１は本発明の一実施例に係る情報処理装置
の構成を示すブロック図である。ＣＰＵ１からの電圧制
御信号１１はトランジスタ１２に供給され、メモリカー
ド９に供給される電源電圧が制御される。カード離脱検
出部１４は、図示のように、アンド回路１５、カードロ
ックスイッチ１６及びアンド回路１７が含まれている。
アンド回路１５は、メモリカード９がメモリカードコネ
クタ８に装着されたとき、メモリカード９のカードテス
トピン９ａ，９ｂの接地電位を検出して出力する。他
方、カードロックスイッチ１６は、メモリカード９がメ
モリカードコネクタ８に装着されたときに閉成され、接
地電位をアンド回路１７に出力し、また、メモリカード
９を抜き取るときに開成される。アンド回路１７はアン
ド回路１５からの出力とカードロックスイッチ１６の電
位のアンド論理をとってをディレイ回路１８に出力す
る。ディレイ回路１８はアンド回路１７からの出力を入
力した後に所定時間遅延した後に、その出力をバッファ
回路７のイネーブル端子に出力し、バッファ回路７をイ
ネーブル又はディスイネーブルにする。アンド回路１７
の出力はＣＰＵ１の割り込み端子に入力し、ＣＰＵ１に
対してメモリカード９が装着されたことをＣＰＵ１に対
して知らせる。
の構成を示すブロック図である。ＣＰＵ１からの電圧制
御信号１１はトランジスタ１２に供給され、メモリカー
ド９に供給される電源電圧が制御される。カード離脱検
出部１４は、図示のように、アンド回路１５、カードロ
ックスイッチ１６及びアンド回路１７が含まれている。
アンド回路１５は、メモリカード９がメモリカードコネ
クタ８に装着されたとき、メモリカード９のカードテス
トピン９ａ，９ｂの接地電位を検出して出力する。他
方、カードロックスイッチ１６は、メモリカード９がメ
モリカードコネクタ８に装着されたときに閉成され、接
地電位をアンド回路１７に出力し、また、メモリカード
９を抜き取るときに開成される。アンド回路１７はアン
ド回路１５からの出力とカードロックスイッチ１６の電
位のアンド論理をとってをディレイ回路１８に出力す
る。ディレイ回路１８はアンド回路１７からの出力を入
力した後に所定時間遅延した後に、その出力をバッファ
回路７のイネーブル端子に出力し、バッファ回路７をイ
ネーブル又はディスイネーブルにする。アンド回路１７
の出力はＣＰＵ１の割り込み端子に入力し、ＣＰＵ１に
対してメモリカード９が装着されたことをＣＰＵ１に対
して知らせる。
【０００８】図２は図１の実施例においてメモリカード
９に対してアクセス中にそのメモリカード９を抜く場合
の動作を示したフローチャートである。メモリカード９
を抜く前にカードクロックスイッチ１６が開成され、こ
れによりカード離脱検出部１４の出力はＨレベルにな
り、その出力信号はディレイ回路１８に入力し、また、
ＣＰＵ１に割込み信号として入力する。ＣＰＵ１は割込
み信号が入力すると、カードアクセスターミネータ処理
をする。例えばセクタ単位のアクセスを終了する。他
方、デイレイ回路１８は所定時間を経過すると、出力信
号をバッファ回路７に出力しバッファ回路７をディスイ
ネーブルにする。この後、ＣＰＵ１は電圧制御信号１１
をＨレベルにしてトランジスタ１２をオフにしメモリカ
ード９に供給する電源電圧を遮断する。このようにメモ
リカード９の電源をオフにした後に、その抜き取りが可
能になる。なお、ディレイ回路１８の遅延時間Ｔｄは、
カードアクセスターミネート処理の時間＜Ｔｄ＜カード
ロックスイッチ１６を開成してからメモリカードが抜き
取られるまでの時間、に設定される。即ち、遅延時間Ｔ
ｄはカードアクセスターミネート処理の時間より大きく
設定され、ＣＰＵ１がその処理の途中でバッファ回路７
が非駆動状態にならないようにしてその演算処理が確実
になされるようにし、誤動作を生じさせないようにいて
いる。また遅延時間Ｔｄはカードロックスイッチ１６を
開成してからメモリカード９が抜き取られるまでの時間
より小さく設定され、実際にメモリカード９が抜き取ら
れるときには、バッファ回路７が既に非駆動状態になっ
ているようにしている。
９に対してアクセス中にそのメモリカード９を抜く場合
の動作を示したフローチャートである。メモリカード９
を抜く前にカードクロックスイッチ１６が開成され、こ
れによりカード離脱検出部１４の出力はＨレベルにな
り、その出力信号はディレイ回路１８に入力し、また、
ＣＰＵ１に割込み信号として入力する。ＣＰＵ１は割込
み信号が入力すると、カードアクセスターミネータ処理
をする。例えばセクタ単位のアクセスを終了する。他
方、デイレイ回路１８は所定時間を経過すると、出力信
号をバッファ回路７に出力しバッファ回路７をディスイ
ネーブルにする。この後、ＣＰＵ１は電圧制御信号１１
をＨレベルにしてトランジスタ１２をオフにしメモリカ
ード９に供給する電源電圧を遮断する。このようにメモ
リカード９の電源をオフにした後に、その抜き取りが可
能になる。なお、ディレイ回路１８の遅延時間Ｔｄは、
カードアクセスターミネート処理の時間＜Ｔｄ＜カード
ロックスイッチ１６を開成してからメモリカードが抜き
取られるまでの時間、に設定される。即ち、遅延時間Ｔ
ｄはカードアクセスターミネート処理の時間より大きく
設定され、ＣＰＵ１がその処理の途中でバッファ回路７
が非駆動状態にならないようにしてその演算処理が確実
になされるようにし、誤動作を生じさせないようにいて
いる。また遅延時間Ｔｄはカードロックスイッチ１６を
開成してからメモリカード９が抜き取られるまでの時間
より小さく設定され、実際にメモリカード９が抜き取ら
れるときには、バッファ回路７が既に非駆動状態になっ
ているようにしている。
【０００９】実施例２．図３は本発明の他の実施例に係
る情報処理装置の構成を示すブロック図である。本実施
例は図１の実施例に更にアンド回路２０が付加されてお
り、このアンド回路２０にはディレイ回路１８の出力信
号とＣＰＵ１のバッフア制御ポート２１カからの信号と
が入力し、ディレイ回路１８を介してだけではなく、Ｃ
ＰＵ１からもバッファ回路７をディスイネーブルにする
こととができるようにしてある。
る情報処理装置の構成を示すブロック図である。本実施
例は図１の実施例に更にアンド回路２０が付加されてお
り、このアンド回路２０にはディレイ回路１８の出力信
号とＣＰＵ１のバッフア制御ポート２１カからの信号と
が入力し、ディレイ回路１８を介してだけではなく、Ｃ
ＰＵ１からもバッファ回路７をディスイネーブルにする
こととができるようにしてある。
【００１０】図４は図３の実施例の動作を示したフロー
チャートである。本実施例においては、メモリカード９
にアクセスしないときにバッファ回路７をディスイネー
ブルして消費電力の低減を図っている。ＣＰＵ１はカー
ドに対してアクセス状態にあるかどうかを判断し、アク
セス状態にあるときにはバッファ制御ポート２１をＨレ
ベルにする。このバッファ制御ポート２１の信号はアン
ド回路２０を介してバッファ回路７に伝えられバッファ
回路７はイネーブルになり、ＣＰＵ１はバッファ回路７
を介してメモリカード９との間でデータの授受を行う。
他方、ＣＰＵ１がカードに対してアクセス状態にないと
判断したときはバッファ制御ポート２１をＬレベルにす
る。このバッファ制御ポート２１の信号はアンド回路２
０を介してバッファ回路７に伝えられバッファ回路７は
ディスイネーブルになる。このようにして、メモリカー
ド９に対してアクセス状態にあるときにバッファ回路７
を駆動して、そうでないときには駆動しないようにして
いる。この図３の実施例においてもメモリカード９を抜
き取るときの動作は図１の実施例と同一である（図２の
フローチャート）。
チャートである。本実施例においては、メモリカード９
にアクセスしないときにバッファ回路７をディスイネー
ブルして消費電力の低減を図っている。ＣＰＵ１はカー
ドに対してアクセス状態にあるかどうかを判断し、アク
セス状態にあるときにはバッファ制御ポート２１をＨレ
ベルにする。このバッファ制御ポート２１の信号はアン
ド回路２０を介してバッファ回路７に伝えられバッファ
回路７はイネーブルになり、ＣＰＵ１はバッファ回路７
を介してメモリカード９との間でデータの授受を行う。
他方、ＣＰＵ１がカードに対してアクセス状態にないと
判断したときはバッファ制御ポート２１をＬレベルにす
る。このバッファ制御ポート２１の信号はアンド回路２
０を介してバッファ回路７に伝えられバッファ回路７は
ディスイネーブルになる。このようにして、メモリカー
ド９に対してアクセス状態にあるときにバッファ回路７
を駆動して、そうでないときには駆動しないようにして
いる。この図３の実施例においてもメモリカード９を抜
き取るときの動作は図１の実施例と同一である（図２の
フローチャート）。
【００１１】なお、本発明の情報処理装置とは、メモリ
カード、モデムカード、ＬＡＮインターフェースボード
等の記憶装置とデータの授受を行うためにバッファ回路
を有するものであれば該当し、ワープロ、パーソナルコ
ンピュータ、ハンディターミナル等が該当する。また、
演算処理装置はＣＰＵだけでなく、ゲートアレイも該当
する。
カード、モデムカード、ＬＡＮインターフェースボード
等の記憶装置とデータの授受を行うためにバッファ回路
を有するものであれば該当し、ワープロ、パーソナルコ
ンピュータ、ハンディターミナル等が該当する。また、
演算処理装置はＣＰＵだけでなく、ゲートアレイも該当
する。
【００１２】
【発明の効果】以上のように本発明によれば、外部装置
が装着されていないとき及び／又は外部装置に対してア
クセス状態にないときにはバッファ回路を非駆動状態に
するようにしたので、バッファ回路は必要なときにのみ
駆動されそれ以外のときには駆動されず、バッファ回路
の消費電力の低減化が図られている。
が装着されていないとき及び／又は外部装置に対してア
クセス状態にないときにはバッファ回路を非駆動状態に
するようにしたので、バッファ回路は必要なときにのみ
駆動されそれ以外のときには駆動されず、バッファ回路
の消費電力の低減化が図られている。
【図１】本発明の一実施例に係る情報処理装置の構成を
示すブロック図である。
示すブロック図である。
【図２】図１の実施例においてアクセス中にメモリカー
ドを抜く場合の動作を示したフローチャートである。
ドを抜く場合の動作を示したフローチャートである。
【図３】本発明の他の実施例に係る情報処理装置の構成
を示すブロック図である。
を示すブロック図である。
【図４】図３の実施例の実施例の動作を示したフローチ
ャートである。
ャートである。
【図５】外部装置との間でデータの授受を行う情報処理
装置の一例を示したブロック図である。
装置の一例を示したブロック図である。
Claims (2)
- 【請求項１】 演算処理装置と、該演算処理装置と外部
装置との間に介在するバッファ回路とを有し、該バッフ
ァ回路を介して演算処理装置と外部装置との間でデータ
の授受をする情報処理装置において、 前記外部装置が前記情報処理装置に対して解除状態にな
ると、その状態を検出する検出手段と、該検出手段の出
力を入力し、所定時間後に前記バッファ回路を非駆動状
態にする遅延手段とを有することを特徴とする情報処理
装置。 - 【請求項２】 前記演算処理装置は、前記外部装置に対
してアクセス状態にないとき、前記バッファ回路を非駆
動状態にすることを特徴とする請求項１記載の情報処理
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5231801A JPH0784687A (ja) | 1993-09-17 | 1993-09-17 | 情報処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5231801A JPH0784687A (ja) | 1993-09-17 | 1993-09-17 | 情報処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0784687A true JPH0784687A (ja) | 1995-03-31 |
Family
ID=16929239
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5231801A Pending JPH0784687A (ja) | 1993-09-17 | 1993-09-17 | 情報処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0784687A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2750516A1 (fr) * | 1996-07-01 | 1998-01-02 | Bull Cp8 | Dispositif pour communiquer avec un support de donnees portable |
-
1993
- 1993-09-17 JP JP5231801A patent/JPH0784687A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2750516A1 (fr) * | 1996-07-01 | 1998-01-02 | Bull Cp8 | Dispositif pour communiquer avec un support de donnees portable |
| WO1998000772A1 (fr) * | 1996-07-01 | 1998-01-08 | Bull Cp8 | Dispositif pour communiquer avec un support de donnees portable |
| AU717472B2 (en) * | 1996-07-01 | 2000-03-30 | Cp8 Technologies | Device for communicating with a portable data medium |
| KR100465440B1 (ko) * | 1996-07-01 | 2005-04-06 | 뷜 쎄뻬8 | 포터블데이터매체와통신을수행하기위한장치 |
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