JPH0778819A - Manufacture of integrated circuit device - Google Patents
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- JPH0778819A JPH0778819A JP22188593A JP22188593A JPH0778819A JP H0778819 A JPH0778819 A JP H0778819A JP 22188593 A JP22188593 A JP 22188593A JP 22188593 A JP22188593 A JP 22188593A JP H0778819 A JPH0778819 A JP H0778819A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、集積回路装置の製造方
法、特に、絶縁膜の上にメッキによって導電体配線を形
成する工程に特徴を有する集積回路装置の製造方法に関
する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing an integrated circuit device, and more particularly to a method of manufacturing an integrated circuit device characterized by the step of forming a conductor wiring on an insulating film by plating.
【０００２】[0002]
【従来の技術】集積回路装置の製造工程において、導電
体配線をメッキによって形成することは既に知られてい
る。2. Description of the Related Art It is already known to form conductor wiring by plating in a manufacturing process of an integrated circuit device.
【０００３】図２は、従来のメッキによる導電体配線の
形成工程説明図であり、（Ａ），（Ｂ）は各工程を示し
ている。この図において、１１は基板、１２は下地層間
絶縁膜、１３は下地金属膜、１３1 は下地金属パター
ン、１４はエッチングマスク、１５はメッキ金属配線、
１６は層間絶縁膜である。FIG. 2 is an explanatory view of a conventional process for forming a conductor wiring by plating, and (A) and (B) show each process. In this figure, 11 is a substrate, 12 is a base interlayer insulating film, 13 is a base metal film, 13 1 is a base metal pattern, 14 is an etching mask, 15 is plated metal wiring,
Reference numeral 16 is an interlayer insulating film.
【０００４】この従来のメッキによる導電体配線の形成
方法によると、基板１１の上に形成された下地層間絶縁
膜１２の上の全面に下地金属膜１３を形成し、その上に
フォトレジストを塗布し、フォトリソグラフィー技術を
用いて、目的とする配線の形状の開口１４1 を有するエ
ッチングマスク１４を形成し、このエッチングマスクの
開口１４1 内に露出する下地金属膜１３の上にメッキ金
属配線１５をメッキによって形成し（図２（Ａ）参
照）、このエッチングマスク１４を除去し、下地金属膜
１３の不要部分を除去し、その上に層間絶縁膜１６を被
覆して１層の配線を完成する（図２（Ｂ）参照）。According to this conventional method of forming a conductor wiring by plating, a base metal film 13 is formed on the entire surface of a base interlayer insulating film 12 formed on a substrate 11, and a photoresist is applied thereon. Then, the photolithography technique is used to form an etching mask 14 having an opening 14 1 in the shape of a target wiring, and a plated metal wiring 15 is formed on the underlying metal film 13 exposed in the opening 14 1 of the etching mask. Is formed by plating (see FIG. 2 (A)), the etching mask 14 is removed, unnecessary portions of the base metal film 13 are removed, and an interlayer insulating film 16 is coated thereon to complete one-layer wiring. (See FIG. 2B).
【０００５】[0005]
【発明が解決しようとする課題】図３は、従来のメッキ
による導電体配線の形成方法による層間絶縁膜の構造の
説明図であり、（Ａ）はＣＶＤ等によって層間絶縁膜を
堆積する場合、（Ｂ）はスピンコーティングによって層
間絶縁膜を形成する場合を示している。この図におい
て、２１は基板、２２は下地層間絶縁膜、２３は下地金
属膜、２４はメッキ金属配線、２５は層間絶縁膜であ
る。FIG. 3 is an explanatory view of a structure of an interlayer insulating film by a conventional method of forming a conductor wiring by plating, and FIG. 3A shows a case where an interlayer insulating film is deposited by CVD or the like. (B) shows a case where an interlayer insulating film is formed by spin coating. In this figure, 21 is a substrate, 22 is a base interlayer insulating film, 23 is a base metal film, 24 is a plated metal wiring, and 25 is an interlayer insulating film.
【０００６】従来のメッキによる導電体配線の形成方法
において、ＣＶＤ等によって層間絶縁膜を堆積する場合
は、図３（Ａ）に示されているように、基板２１の上に
形成された下地層間絶縁膜２２の上に、下地金属膜２３
とメッキ金属配線２４からなる配線の上に層間絶縁膜２
５を堆積すると、下地金属膜２３、メッキ金属配線２４
の段差が反映して、層間絶縁膜２５の表面が平坦になら
ない。In the conventional method for forming conductor wiring by plating, when depositing an interlayer insulating film by CVD or the like, as shown in FIG. A base metal film 23 is formed on the insulating film 22.
Interlayer insulating film 2 on the wiring consisting of
5 is deposited, the base metal film 23 and the plated metal wiring 24
The surface of the interlayer insulating film 25 does not become flat due to the difference in level.
【０００７】配線の厚さと層間絶縁膜の設計上の必要値
によっては、この段差が拡大され、さらに上層の配線を
形成する際に、フォトリソグラフィー工程での焦点深度
が充分確保できなくなる可能性がある。最近では、フォ
トリソグラフィー工程に縮小投影露光装置が用いられ、
要求されるパターン寸法も微小化が進んでいるため、焦
点深度の確保はプロセス上重要な要素である。Depending on the wiring thickness and the required design value of the interlayer insulating film, this step difference may be enlarged, and when forming the wiring of the upper layer, there is a possibility that a sufficient depth of focus cannot be secured in the photolithography process. is there. Recently, reduction projection exposure equipment has been used in the photolithography process,
Securing the depth of focus is an important factor in the process because the required pattern dimensions are becoming smaller.
【０００８】上記のようにＣＶＤやＰＶＤでなく、ＳＯ
Ｇやその他ポリイミド等の液状物をスピンコートし、熱
硬化等を行って層間絶縁膜を形成する場合は、図３
（Ｂ）に示されているように、配線上の膜厚の値を設計
値に沿うように管理するのが困難である。As described above, SO is used instead of CVD or PVD.
When a liquid material such as G or other polyimide is spin-coated and heat-cured or the like to form the interlayer insulating film, FIG.
As shown in (B), it is difficult to manage the value of the film thickness on the wiring so as to follow the design value.
【０００９】さらに、層間絶縁膜をスピンコートによっ
て層間絶縁膜２５を形成する場合、基板の中心側と周辺
側とで被覆形状が対称にならず、極端な場合、層間絶縁
膜が薄い部分で上層の配線との絶縁性が不十分になる可
能性がある。また、これらの方法では、メッキ金属配線
の断面形状が、レジスト膜の溝の断面形状を直接反映
し、特に、最近使用されているレジスト膜は高解像度を
重視して樹脂の分子量調整等が行われており、耐熱性が
犠牲になる傾向があるため、工程中にレジスト膜の溝の
断面形状が鈍化し、この溝の中に形成されるメッキ金属
配線の断面形状が逆台形になるという問題があった。Further, when the interlayer insulating film 25 is formed by spin coating, the coating shape does not become symmetrical between the center side and the peripheral side of the substrate, and in an extreme case, the upper layer is formed in the thin portion of the interlayer insulating film. There is a possibility that the insulation from the wiring will be insufficient. Further, in these methods, the cross-sectional shape of the plated metal wiring directly reflects the cross-sectional shape of the groove of the resist film, and particularly in the currently used resist film, the molecular weight of the resin is adjusted with emphasis on high resolution. Since the heat resistance tends to be sacrificed, the cross-sectional shape of the groove of the resist film becomes dull during the process, and the cross-sectional shape of the plated metal wiring formed in this groove becomes an inverted trapezoid. was there.
【００１０】図４は、従来のメッキによる導電体配線の
形成方法によるメッキ金属配線の断面形状の説明図であ
る。この図において、３１は基板、３２は下地層間絶縁
膜、３３は下地金属膜、３４はレジスト膜、３４1 は
溝、３５はメッキ金属配線である。FIG. 4 is an explanatory view of a cross-sectional shape of a plated metal wiring by a conventional method of forming a conductor wiring by plating. In this figure, the substrate 31, 32 underlying interlayer insulating film, 33 is the underlying metal layer, 34 is a resist film, 34 1 groove, 35 is a plated metal wire.
【００１１】従来のメッキによる導電体配線の形成方法
においては、基板３１の上に下地層間絶縁膜３２を形成
し、この下地層間絶縁膜３２の上の全面に下地金属膜３
３を形成し、その上にレジストを塗布し、露光、現像す
ることによって、配線パターンの形状の溝３４1 を有す
るレジスト膜３４を形成する。そして、このレジスト膜
３４の溝３４1 の中に、溝３４1 の底に露出する下地金
属膜３３を電極としてメッキ金属配線３５を形成する。In the conventional method of forming the conductor wiring by plating, the base interlayer insulating film 32 is formed on the substrate 31, and the base metal film 3 is formed on the entire surface of the base interlayer insulating film 32.
3 is formed, a resist is applied thereon, exposed and developed to form a resist film 34 having a groove 34 1 in the shape of a wiring pattern. Then, in the groove 34 1 of the resist film 34, a plated metal wiring 35 is formed using the underlying metal film 33 exposed at the bottom of the groove 34 1 as an electrode.
【００１２】この場合、前述したように、レジスト膜３
４の材料として、その高解像度を重視するあまり、耐熱
性が低い樹脂を用いると、工程中の熱処理によってレジ
スト膜の溝３４1 の断面形状が鈍化することがある。し
たがって、この溝３４1 の中にメッキ金属配線３５を形
成すると、その断面も逆台形になる。In this case, as described above, the resist film 3
If a resin having low heat resistance is used as the material of No. 4 because the high resolution is emphasized, the cross-sectional shape of the groove 341 of the resist film may be blunted by heat treatment during the process. Therefore, when the plated metal wiring 35 is formed in this groove 34 1 , its cross section also becomes an inverted trapezoid.
【００１３】そして、レジスト膜３４を除去した後に、
メッキ金属配線３５からはみ出した下地金属膜３３をド
ライエッチングによって除去すると、下地金属膜３３の
蒸発した粒子が、オーバーハングしている断面形状が逆
台形であるメッキ金属配線の側面に再付着する可能性が
あり、この再付着物が後の工程で導電性異物となり歩留
りに悪影響を及ぼすおそれがある。After removing the resist film 34,
When the underlying metal film 33 protruding from the plated metal wiring 35 is removed by dry etching, the evaporated particles of the underlying metal film 33 can redeposit on the side surface of the plated metal wiring having an inverted trapezoidal cross section. There is a possibility that the redeposited substance becomes a conductive foreign substance in a later step and adversely affects the yield.
【００１４】本発明は、上記の問題を解決することを意
図したもので、レジスト膜の代わりに溝を有する層間絶
縁膜を用い、この溝の中に露出する下地導電体パターン
の上にメッキによって導電体配線を形成することによっ
て、配線の平坦性を改善し、その断面形状を矩形状にす
る手段を提供することを目的とする。The present invention is intended to solve the above-mentioned problems, and an interlayer insulating film having a groove is used instead of the resist film, and plating is performed on the underlying conductor pattern exposed in the groove. It is an object of the present invention to provide a means for improving the flatness of a wiring and forming a rectangular cross section thereof by forming a conductor wiring.
【００１５】[0015]
【課題を解決するための手段】本発明にかかる集積回路
装置の製造方法においては、絶縁膜の上に目的とする配
線の形状を有する下地導電体パターンを形成し、該下地
導電体パターンの上に該下地導電体パターンの形状の溝
を有する層間絶縁膜を形成し、該層間絶縁膜の溝内に露
出する該下地導電体パターン上に導電体配線をメッキに
よって形成する工程を採用した。In a method of manufacturing an integrated circuit device according to the present invention, a base conductor pattern having a desired wiring shape is formed on an insulating film, and the base conductor pattern is formed on the base conductor pattern. A step of forming an interlayer insulating film having a groove in the shape of the underlying conductor pattern on the substrate and forming a conductor wiring on the underlying conductor pattern exposed in the groove of the interlayer insulating film by plating is adopted.
【００１６】この場合、絶縁膜の上に形成した独立した
複数の配線の間を電気的に相互に接続した後に、層間絶
縁膜の溝内に露出する下地導電体パターン上に導電体配
線をメッキによって形成することができる。In this case, a plurality of independent wirings formed on the insulating film are electrically connected to each other, and then a conductive wiring is plated on the underlying conductive pattern exposed in the groove of the interlayer insulating film. Can be formed by.
【００１７】また、この場合、層間絶縁膜の厚さをメッ
キによって形成する導電体配線の厚さと実質的に同一に
し、該導電体配線を形成した後、該層間絶縁膜と導電体
配線の上に他の層間絶縁膜を形成してその表面を平坦化
することができる。Further, in this case, the thickness of the interlayer insulating film is made substantially the same as the thickness of the conductor wiring formed by plating, the conductor wiring is formed, and then the interlayer insulating film and the conductor wiring are formed. Another interlayer insulating film can be formed on the surface to flatten the surface.
【００１８】またこの場合、異方性ドライエッチングに
よって層間絶縁膜を加工することによって溝の側壁を垂
直にし、該溝内に形成する導電体配線の断面を矩形状に
することができる。Further, in this case, by processing the interlayer insulating film by anisotropic dry etching, the sidewall of the groove can be made vertical, and the cross section of the conductor wiring formed in the groove can be made rectangular.
【００１９】[0019]
【作用】本発明のように、基板上に形成された下地層間
絶縁膜の上に、形成しようとする回路パターンの形状の
溝を有する下地金属パターンを形成し、その上に層間絶
縁膜を形成し、この層間絶縁膜の回路パターンの上に、
異方性ドライエッチング等によって溝を形成し、この溝
の中にメッキ金属配線を形成するようにすると、前記の
従来技術のように、レジスト膜を除去した後にメッキ金
属配線からはみ出した下地金属膜をドライエッチングし
て除去する工程がないから、下地金属膜の蒸発した粒子
がメッキ金属配線の側面に再付着して後の工程で導電性
異物となって歩留りに悪影響を及ぼす可能性がない。As in the present invention, a base metal pattern having a groove having the shape of a circuit pattern to be formed is formed on a base interlayer insulating film formed on a substrate, and an interlayer insulating film is formed thereon. Then, on the circuit pattern of this interlayer insulating film,
When a groove is formed by anisotropic dry etching or the like, and a plated metal wiring is formed in this groove, the underlying metal film protruding from the plated metal wiring after removing the resist film as in the above-mentioned conventional technique. Since there is no step for dry etching to remove the base metal film, there is no possibility that the evaporated particles of the underlying metal film will re-attach to the side surface of the plated metal wiring and become a conductive foreign substance in a subsequent step to adversely affect the yield.
【００２０】また、条件を調整した異方性ドライエッチ
ングによって層間絶縁膜を加工して溝を形成すると、溝
の側壁を垂直に維持することができるため、この溝の中
に形成するメッキ金属配線の断面形状を設計通りに形成
することができる。この溝内に形成するメッキ金属配線
が抵抗素子である場合は、正確な抵抗値の抵抗素子を実
現することができる。Further, when the groove is formed by processing the interlayer insulating film by anisotropic dry etching under controlled conditions, the side wall of the groove can be kept vertical. Therefore, the plated metal wiring formed in the groove can be maintained. The cross-sectional shape of can be formed as designed. When the plated metal wiring formed in this groove is a resistance element, a resistance element having an accurate resistance value can be realized.
【００２１】そして、従来の多層配線構造を形成する方
法で問題になっていた、層間絶縁膜の表面の平坦性の劣
化、層間絶縁膜の膜厚の再現性、層間絶縁膜の膜厚のム
ラの発生等を低減することができる。Deterioration of the flatness of the surface of the interlayer insulating film, reproducibility of the film thickness of the interlayer insulating film, and unevenness of the film thickness of the interlayer insulating film, which have been problems in the conventional method of forming the multilayer wiring structure. Can be reduced.
【００２２】[0022]
【実施例】以下、本発明の実施例を説明する。図１は、
本発明の一実施例の集積回路装置の製造工程説明図てあ
り、（Ａ）〜（Ｃ）は各工程を示している。この図にお
いて、１は基板、２は下地層間絶縁膜、３は下地金属パ
ターン、４は層間絶縁膜、４1 は溝、５はレジスト膜、
５1 は開口、６はメッキ金属膜、７は上層の層間絶縁膜
である。EXAMPLES Examples of the present invention will be described below. Figure 1
3A to 3C are explanatory diagrams of the manufacturing process of the integrated circuit device according to the embodiment of the present invention, and FIGS. In this figure, 1 is a substrate, 2 an underlying interlayer insulating film, the underlying metal pattern 3, the interlayer insulating film 4, 4 1 groove, 5 resist film,
Reference numeral 5 1 is an opening, 6 is a plated metal film, and 7 is an upper interlayer insulating film.
【００２３】この工程説明図によって、本発明の一実施
例の集積回路装置の製造方法を説明する。A method of manufacturing an integrated circuit device according to an embodiment of the present invention will be described with reference to the process explanatory drawings.
【００２４】第１工程（図１（Ａ）参照） 基板１の上に、下地層間絶縁膜２を形成し、その上の全
面に、ＷＳｉ／Ｔｉ／Ａｕからなる下地金属膜を形成
し、この下地金属膜を形成しようとする配線の形状にパ
ターニングすることによって、下地金属パターン３を形
成する。なお、ＷＳｉ／Ｔｉ／ＡｕのＷＳｉはバリアと
して、ＴｉはＷＳｉとＡｕの間の接着性の改善、Ａｕは
導電性の改善を目的とする。First step (see FIG. 1A) A base interlayer insulating film 2 is formed on a substrate 1, and a base metal film made of WSi / Ti / Au is formed on the entire surface thereof. The underlying metal pattern 3 is formed by patterning the shape of the wiring to form the underlying metal film. In addition, WSi of WSi / Ti / Au is used as a barrier, Ti is for improving the adhesion between WSi and Au, and Au is for improving the conductivity.
【００２５】第２工程（図１（Ｂ）参照） 第１工程で形成した下地金属パターン３を含む下地層間
絶縁膜２の全面に、形成しようとする配線の厚さと同程
度の厚さのポリイミドである層間絶縁膜４を形成し、こ
の層間絶縁膜４の上にフォトレジストを塗布し、このフ
ォトレジスト膜を下地金属パターン３の形状の開口を有
する露光マスクを用いて露光、現像し下地金属パターン
３の形状の開口５1 を有するレジスト膜５を形成し、こ
のレジスト膜５をマスクにしてＯ2 系のガスを用い反応
性ドライエッチングを適用することによって層間絶縁膜
４の下地金属パターン３の上に、下地金属パターン３に
達する溝４1 を形成する。Second Step (Refer to FIG. 1B) Polyimide having the same thickness as the wiring to be formed over the entire surface of the underlying interlayer insulating film 2 including the underlying metal pattern 3 formed in the first step. The interlayer insulating film 4 is formed, a photoresist is applied on the interlayer insulating film 4, and the photoresist film is exposed and developed using an exposure mask having openings in the shape of the underlying metal pattern 3 to expose the underlying metal. A resist film 5 having an opening 5 1 in the shape of the pattern 3 is formed, and reactive dry etching is applied using an O 2 -based gas using the resist film 5 as a mask to form the underlying metal pattern 3 of the interlayer insulating film 4. A groove 4 1 reaching the underlying metal pattern 3 is formed thereon.
【００２６】なお、層間絶縁膜としてポリイミドを用い
ると誘電率が低いため配線間の容量を小さくすることが
でき、スピン塗布と熱硬化によって容易に層間絶縁膜を
形成することができる。また、Ｏ2 系のガスを用い反応
性ドライエッチングを適用し、エッチング条件を最適化
することによって、壁面が直立した良好な形状の溝を形
成することができる。When polyimide is used for the interlayer insulating film, the capacitance between the wirings can be reduced because the dielectric constant is low, and the interlayer insulating film can be easily formed by spin coating and thermosetting. Further, by applying reactive dry etching using an O 2 -based gas and optimizing the etching conditions, it is possible to form a groove with a good shape in which the wall surface is upright.
【００２７】第３工程（図１（Ｃ）参照） 溝４1 を有する層間絶縁膜４をマスクにして、この溝４
1 の底に露出する下地金属パターン３の最上層にあるＡ
ｕ膜の上にＡｕからなるメッキ金属膜６を形成する。層
間絶縁膜４に溝４1 を形成するために用いたレジスト膜
５を除去した後、メッキ金属膜６を覆ってポリイミドを
スピンコートし熱硬化することによって上層の層間絶縁
膜７を形成して、メッキ金属膜６からなる１層の配線を
完成する。なお、メッキ金属膜６を形成する工程でレジ
スト膜５を残しておくと、メッキ金属膜６の厚さと平坦
性にマージンを確保することができる。Third step (see FIG. 1C) This groove 4 is formed by using the interlayer insulating film 4 having the groove 4 1 as a mask.
A on the top layer of the underlying metal pattern 3 exposed at the bottom of 1
A plated metal film 6 made of Au is formed on the u film. After removing the resist film 5 used for forming the groove 4 1 in the interlayer insulating film 4, the upper layer interlayer insulating film 7 is formed by spin-coating polyimide with the plated metal film 6 and thermosetting. , A one-layer wiring made of the plated metal film 6 is completed. If the resist film 5 is left in the step of forming the plated metal film 6, a margin can be secured for the thickness and flatness of the plated metal film 6.
【００２８】この工程を繰り返すことによって、多層配
線構造を形成することができる。この方法で多層配線構
造を形成すると、配線上の実際の絶縁膜の膜厚の制御が
容易である。従来の多層配線構造を形成する方法で問題
になっていた、層間絶縁膜の表面の平坦性の劣化、層間
絶縁膜の膜厚の再現性、層間絶縁膜の膜厚のムラの発生
等を解消することができる。By repeating this process, a multi-layer wiring structure can be formed. When the multilayer wiring structure is formed by this method, it is easy to control the film thickness of the actual insulating film on the wiring. Eliminates problems such as deterioration of the surface flatness of the interlayer insulating film, reproducibility of the interlayer insulating film thickness, and unevenness of the interlayer insulating film thickness, which have been problems in the conventional method of forming a multilayer wiring structure. can do.
【００２９】なお、下地金属パターン３が独立している
場合は、それらを活性領域の外側等で電気的に接続した
状態で個々の下地金属パターン３の上にメッキ金属膜６
を形成した後に、この接続を解くことができる。When the underlying metal patterns 3 are independent, the plated metal film 6 is formed on each underlying metal pattern 3 in a state where they are electrically connected to each other outside the active region.
This connection can be broken after forming the.
【００３０】また、層間絶縁膜４の厚さを形成しようと
するメッキ金属膜６の厚さと実質的に同一にして、その
溝内にメッキ金属膜６を形成した後、この層間絶縁膜４
とメッキ金属膜６の上に他の層間絶縁膜を形成する場
合、その表面を平坦化することができる。上記の実施例
では、Ａｕ等のメッキ金属膜６を用いたが、本発明は金
属の他、広く導電体に適用できる。The thickness of the interlayer insulating film 4 is made substantially the same as that of the plated metal film 6 to be formed, and after the plated metal film 6 is formed in the groove, the interlayer insulating film 4 is formed.
When another interlayer insulating film is formed on the plated metal film 6, its surface can be flattened. Although the plated metal film 6 of Au or the like is used in the above embodiment, the present invention can be widely applied to conductors other than metal.
【００３１】[0031]
【発明の効果】以上説明したように、本発明によると、
配線層を平坦化することができ、フォトリソグラフィー
工程での焦点深度の確保等のプロセスマージンを大きく
することが可能であり、また、層間絶縁膜の膜厚を基板
上で均一にできるため、多層配線での電気的な絶縁歩留
りの向上にも大きく寄与する。さらに、配線の断面形状
を改善できることから、導電性異物の発生等を抑えるこ
とができ、この点でも歩留りの向上にも大きく寄与す
る。As described above, according to the present invention,
The wiring layer can be flattened, the process margin such as securing the depth of focus in the photolithography process can be increased, and the film thickness of the interlayer insulating film can be made uniform on the substrate. It also greatly contributes to the improvement of electrical insulation yield in wiring. Furthermore, since the cross-sectional shape of the wiring can be improved, it is possible to suppress the generation of conductive foreign matter and the like, which also greatly contributes to the improvement of the yield.
【図１】本発明の一実施例の集積回路装置の製造工程説
明図てあり、（Ａ）〜（Ｃ）は各工程を示している。FIG. 1 is an explanatory diagram of a manufacturing process of an integrated circuit device according to an embodiment of the present invention, in which (A) to (C) show each process.
【図２】従来のメッキによる導電体配線の形成工程説明
図であり、（Ａ），（Ｂ）は各工程を示している。FIG. 2 is an explanatory view of a conventional process for forming a conductor wiring by plating, and (A) and (B) show each process.
【図３】従来のメッキによる導電体配線の形成方法によ
る層間絶縁膜の構造の説明図であり、（Ａ）はＣＶＤ等
によって層間絶縁膜を堆積する場合、（Ｂ）はスピンコ
ーティングによって層間絶縁膜を形成する場合を示して
いる。FIG. 3 is an explanatory view of a structure of an interlayer insulating film by a conventional method of forming a conductor wiring by plating, where (A) is an interlayer insulating film deposited by CVD or the like, and (B) is an interlayer insulating film formed by spin coating. The case where a film is formed is shown.
【図４】従来のメッキによる導電体配線の形成方法によ
るメッキ金属配線の断面形状の説明図である。FIG. 4 is an explanatory diagram of a cross-sectional shape of a plated metal wiring by a conventional method of forming a conductor wiring by plating.
１ 基板 ２ 下地層間絶縁膜 ３ 下地金属パターン ４ 層間絶縁膜 ４1 溝 ５ レジスト膜 ５1 開口 ６ メッキ金属膜 ７ 上層の層間絶縁膜 １１ 基板 １２ 下地層間絶縁膜 １３ 下地金属膜 １３1 下地金属パターン １４ エッチングマスク １５ メッキ金属配線 １６ 層間絶縁膜 ２１ 基板 ２２ 下地層間絶縁膜 ２３ 下地金属膜 ２４ メッキ金属配線 ２５ 層間絶縁膜 ３１ 基板 ３２ 下地層間絶縁膜 ３３ 下地金属膜 ３４ レジスト膜 ３４1 溝 ３５ メッキ金属配線1 Substrate 2 Base Interlayer Insulating Film 3 Base Metal Pattern 4 Interlayer Insulating Film 4 1 Groove 5 Resist Film 5 1 Opening 6 Plating Metal Film 7 Upper Layer Interlayer Insulating Film 11 Substrate 12 Base Interlayer Insulating Film 13 Base Metal Film 13 1 Base Metal Pattern 14 Etching Mask 15 Plated Metal Wiring 16 Interlayer Insulating Film 21 Substrate 22 Base Interlayer Insulating Film 23 Base Metal Film 24 Plating Metal Wiring 25 Interlayer Insulating Film 31 Substrate 32 Base Interlayer Insulating Film 33 Base Metal Film 34 Resist Film 34 1 Groove 35 Plated Metal wiring
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０５Ｋ 3/18 Ｇ 7511−4Ｅ 3/46 Ｅ 6921−4Ｅ ─────────────────────────────────────────────────── ─── Continuation of the front page (51) Int.Cl. 6 Identification code Internal reference number FI Technical indication H05K 3/18 G 7511-4E 3/46 E 6921-4E
Claims (4)
する下地導電体パターンを形成し、該下地導電体パター
ンの上に該下地導電体パターンの形状の溝を有する層間
絶縁膜を形成し、該層間絶縁膜の溝内に露出する該下地
導電体パターン上に導電体配線をメッキによって形成す
ることを特徴とする集積回路装置の製造方法。1. An underlying conductor pattern having a desired wiring shape is formed on an insulating film, and an interlayer insulating film having a groove having the shape of the underlying conductor pattern is formed on the underlying conductor pattern. Then, a method of manufacturing an integrated circuit device is characterized in that a conductor wiring is formed on the underlying conductor pattern exposed in the groove of the interlayer insulating film by plating.
線の間を電気的に相互に接続した後に、層間絶縁膜の溝
内に露出する下地導電体パターン上に導電体配線をメッ
キによって形成することを特徴とする請求項１に記載さ
れた集積回路装置の製造方法。2. A conductor wiring is plated on the underlying conductor pattern exposed in the groove of the interlayer insulating film after electrically connecting a plurality of independent wirings formed on the insulating film. The method for manufacturing an integrated circuit device according to claim 1, wherein the integrated circuit device is formed.
する導電体配線の厚さと実質的に同一にし、該導電体配
線を形成した後、該層間絶縁膜と導電体配線の上に他の
層間絶縁膜を形成してその表面を平坦化することを特徴
とする請求項１に記載された集積回路装置の製造方法。3. The thickness of the interlayer insulating film is made substantially the same as the thickness of the conductor wiring formed by plating, and after forming the conductor wiring, another layer is formed on the interlayer insulating film and the conductor wiring. The method for manufacturing an integrated circuit device according to claim 1, wherein an interlayer insulating film is formed and the surface thereof is planarized.
縁膜を加工することによって溝の側壁を垂直にし、該溝
内に形成する導電体配線の断面を矩形状にすることを特
徴とする請求項１に記載された集積回路装置の製造方
法。4. The sidewall of the groove is made vertical by processing the interlayer insulating film by anisotropic dry etching, and the cross section of the conductor wiring formed in the groove is made rectangular. A method of manufacturing the integrated circuit device according to claim 1.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22188593A JPH0778819A (en) | 1993-09-07 | 1993-09-07 | Manufacture of integrated circuit device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22188593A JPH0778819A (en) | 1993-09-07 | 1993-09-07 | Manufacture of integrated circuit device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0778819A true JPH0778819A (en) | 1995-03-20 |
Family
ID=16773709
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22188593A Withdrawn JPH0778819A (en) | 1993-09-07 | 1993-09-07 | Manufacture of integrated circuit device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0778819A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007165634A (en) * | 2005-12-14 | 2007-06-28 | Fujitsu Ltd | Manufacturing method of wiring board |
-
1993
- 1993-09-07 JP JP22188593A patent/JPH0778819A/en not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007165634A (en) * | 2005-12-14 | 2007-06-28 | Fujitsu Ltd | Manufacturing method of wiring board |
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