JPH0775243A - 引きはずし及びプログラミング機能の可視インディケーターを備えた過電流保護装置 - Google Patents
引きはずし及びプログラミング機能の可視インディケーターを備えた過電流保護装置Info
- Publication number
- JPH0775243A JPH0775243A JP5289967A JP28996793A JPH0775243A JP H0775243 A JPH0775243 A JP H0775243A JP 5289967 A JP5289967 A JP 5289967A JP 28996793 A JP28996793 A JP 28996793A JP H0775243 A JPH0775243 A JP H0775243A
- Authority
- JP
- Japan
- Prior art keywords
- bit
- input
- register
- output
- current
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 230000006870 function Effects 0.000 title description 110
- 230000000007 visual effect Effects 0.000 title description 6
- 238000012360 testing method Methods 0.000 claims description 91
- 230000004044 response Effects 0.000 claims description 62
- 238000012544 monitoring process Methods 0.000 claims description 16
- 238000000034 method Methods 0.000 abstract description 68
- 230000000694 effects Effects 0.000 abstract description 13
- 230000001976 improved effect Effects 0.000 abstract description 3
- 230000001012 protector Effects 0.000 abstract 5
- 238000010586 diagram Methods 0.000 description 226
- 230000006854 communication Effects 0.000 description 124
- 238000004891 communication Methods 0.000 description 119
- 239000000872 buffer Substances 0.000 description 108
- 230000005540 biological transmission Effects 0.000 description 79
- 238000009826 distribution Methods 0.000 description 74
- 238000006243 chemical reaction Methods 0.000 description 70
- 230000007704 transition Effects 0.000 description 35
- 239000013078 crystal Substances 0.000 description 27
- 238000012546 transfer Methods 0.000 description 27
- 230000002457 bidirectional effect Effects 0.000 description 26
- 239000012528 membrane Substances 0.000 description 25
- 235000015429 Mirabilis expansa Nutrition 0.000 description 23
- 244000294411 Mirabilis expansa Species 0.000 description 23
- 235000013536 miso Nutrition 0.000 description 23
- 230000008569 process Effects 0.000 description 21
- 102100034104 Maestro heat-like repeat-containing protein family member 2B Human genes 0.000 description 20
- 101710091075 Maestro heat-like repeat-containing protein family member 2B Proteins 0.000 description 20
- 101100494729 Syncephalastrum racemosum SPSR gene Proteins 0.000 description 17
- 230000009977 dual effect Effects 0.000 description 17
- 238000012937 correction Methods 0.000 description 16
- 230000002093 peripheral effect Effects 0.000 description 16
- 230000009471 action Effects 0.000 description 15
- 239000007787 solid Substances 0.000 description 15
- 102100033787 CMP-sialic acid transporter Human genes 0.000 description 13
- 101000640779 Homo sapiens CMP-sialic acid transporter Proteins 0.000 description 13
- 230000008859 change Effects 0.000 description 13
- 230000003750 conditioning effect Effects 0.000 description 13
- 238000012790 confirmation Methods 0.000 description 13
- 239000013256 coordination polymer Substances 0.000 description 12
- FVJPPEWHZCSTAC-UHFFFAOYSA-N meta-O-Dealkylated flecainide Chemical compound OC1=CC=C(OCC(F)(F)F)C(C(=O)NCC2NCCCC2)=C1 FVJPPEWHZCSTAC-UHFFFAOYSA-N 0.000 description 11
- 229920006395 saturated elastomer Polymers 0.000 description 11
- 239000013598 vector Substances 0.000 description 11
- 239000003990 capacitor Substances 0.000 description 10
- 239000004020 conductor Substances 0.000 description 10
- 230000001276 controlling effect Effects 0.000 description 10
- 230000003071 parasitic effect Effects 0.000 description 10
- 238000003825 pressing Methods 0.000 description 10
- 238000005070 sampling Methods 0.000 description 10
- 230000000630 rising effect Effects 0.000 description 9
- 239000000470 constituent Substances 0.000 description 8
- 238000012423 maintenance Methods 0.000 description 7
- 230000002829 reductive effect Effects 0.000 description 7
- 238000011144 upstream manufacturing Methods 0.000 description 7
- 238000012795 verification Methods 0.000 description 7
- 230000001419 dependent effect Effects 0.000 description 6
- 238000001514 detection method Methods 0.000 description 6
- 230000001360 synchronised effect Effects 0.000 description 6
- 238000004804 winding Methods 0.000 description 6
- IYZMXHQDXZKNCY-UHFFFAOYSA-N 1-n,1-n-diphenyl-4-n,4-n-bis[4-(n-phenylanilino)phenyl]benzene-1,4-diamine Chemical compound C1=CC=CC=C1N(C=1C=CC(=CC=1)N(C=1C=CC(=CC=1)N(C=1C=CC=CC=1)C=1C=CC=CC=1)C=1C=CC(=CC=1)N(C=1C=CC=CC=1)C=1C=CC=CC=1)C1=CC=CC=C1 IYZMXHQDXZKNCY-UHFFFAOYSA-N 0.000 description 5
- 101100204393 Arabidopsis thaliana SUMO2 gene Proteins 0.000 description 5
- 101000975474 Homo sapiens Keratin, type I cytoskeletal 10 Proteins 0.000 description 5
- 101000597193 Homo sapiens Telethonin Proteins 0.000 description 5
- 102100023970 Keratin, type I cytoskeletal 10 Human genes 0.000 description 5
- 241001323319 Psen Species 0.000 description 5
- 101100311460 Schizosaccharomyces pombe (strain 972 / ATCC 24843) sum2 gene Proteins 0.000 description 5
- 102100035155 Telethonin Human genes 0.000 description 5
- 230000004397 blinking Effects 0.000 description 5
- 238000009432 framing Methods 0.000 description 5
- 102100021908 3-mercaptopyruvate sulfurtransferase Human genes 0.000 description 4
- 239000000919 ceramic Substances 0.000 description 4
- 230000003111 delayed effect Effects 0.000 description 4
- 238000005259 measurement Methods 0.000 description 4
- 230000000737 periodic effect Effects 0.000 description 4
- 230000001105 regulatory effect Effects 0.000 description 4
- 230000008439 repair process Effects 0.000 description 4
- 230000001960 triggered effect Effects 0.000 description 4
- BSFODEXXVBBYOC-UHFFFAOYSA-N 8-[4-(dimethylamino)butan-2-ylamino]quinolin-6-ol Chemical compound C1=CN=C2C(NC(CCN(C)C)C)=CC(O)=CC2=C1 BSFODEXXVBBYOC-UHFFFAOYSA-N 0.000 description 3
- 101000795655 Canis lupus familiaris Thymic stromal cotransporter homolog Proteins 0.000 description 3
- 230000006399 behavior Effects 0.000 description 3
- 230000000295 complement effect Effects 0.000 description 3
- 238000010276 construction Methods 0.000 description 3
- 239000002184 metal Substances 0.000 description 3
- 238000012545 processing Methods 0.000 description 3
- 101710128662 3-mercaptopyruvate sulfurtransferase Proteins 0.000 description 2
- 101100115215 Caenorhabditis elegans cul-2 gene Proteins 0.000 description 2
- 108010038447 Chromogranin A Proteins 0.000 description 2
- 102100031186 Chromogranin-A Human genes 0.000 description 2
- 101000753843 Homo sapiens 3-mercaptopyruvate sulfurtransferase Proteins 0.000 description 2
- 101001069810 Homo sapiens Psoriasis susceptibility 1 candidate gene 2 protein Proteins 0.000 description 2
- 102100034249 Psoriasis susceptibility 1 candidate gene 2 protein Human genes 0.000 description 2
- 238000009825 accumulation Methods 0.000 description 2
- 230000003213 activating effect Effects 0.000 description 2
- 238000004364 calculation method Methods 0.000 description 2
- 239000002131 composite material Substances 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 230000001934 delay Effects 0.000 description 2
- 230000000994 depressogenic effect Effects 0.000 description 2
- 229920005994 diacetyl cellulose Polymers 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 230000002401 inhibitory effect Effects 0.000 description 2
- 230000000977 initiatory effect Effects 0.000 description 2
- NPURPEXKKDAKIH-UHFFFAOYSA-N iodoimino(oxo)methane Chemical compound IN=C=O NPURPEXKKDAKIH-UHFFFAOYSA-N 0.000 description 2
- 230000000670 limiting effect Effects 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 238000013507 mapping Methods 0.000 description 2
- CPTIBDHUFVHUJK-NZYDNVMFSA-N mitopodozide Chemical compound C1([C@@H]2C3=CC=4OCOC=4C=C3[C@H](O)[C@@H](CO)[C@@H]2C(=O)NNCC)=CC(OC)=C(OC)C(OC)=C1 CPTIBDHUFVHUJK-NZYDNVMFSA-N 0.000 description 2
- SGZRFMMIONYDQU-UHFFFAOYSA-N n,n-bis(2-methylpropyl)-2-[octyl(phenyl)phosphoryl]acetamide Chemical compound CCCCCCCCP(=O)(CC(=O)N(CC(C)C)CC(C)C)C1=CC=CC=C1 SGZRFMMIONYDQU-UHFFFAOYSA-N 0.000 description 2
- 230000036961 partial effect Effects 0.000 description 2
- 238000010248 power generation Methods 0.000 description 2
- 238000002360 preparation method Methods 0.000 description 2
- 230000001681 protective effect Effects 0.000 description 2
- 238000011084 recovery Methods 0.000 description 2
- 230000000717 retained effect Effects 0.000 description 2
- 230000002441 reversible effect Effects 0.000 description 2
- 238000012163 sequencing technique Methods 0.000 description 2
- 238000003860 storage Methods 0.000 description 2
- 230000001052 transient effect Effects 0.000 description 2
- 238000013519 translation Methods 0.000 description 2
- 238000009966 trimming Methods 0.000 description 2
- HLYCTXRRGDDBOW-UHFFFAOYSA-N 2-methylpiperazine-1-carbodithioic acid Chemical compound CC1CNCCN1C(S)=S HLYCTXRRGDDBOW-UHFFFAOYSA-N 0.000 description 1
- IEOJHRAIYGJUBG-UHFFFAOYSA-N 3-methyl-1-(1-phenylcyclohexyl)piperidine Chemical compound C1C(C)CCCN1C1(C=2C=CC=CC=2)CCCCC1 IEOJHRAIYGJUBG-UHFFFAOYSA-N 0.000 description 1
- 241001501536 Alethe Species 0.000 description 1
- 101100339482 Colletotrichum orbiculare (strain 104-T / ATCC 96160 / CBS 514.97 / LARS 414 / MAFF 240422) HOG1 gene Proteins 0.000 description 1
- 102100023696 Histone-lysine N-methyltransferase SETDB1 Human genes 0.000 description 1
- 101710168120 Histone-lysine N-methyltransferase SETDB1 Proteins 0.000 description 1
- 241000272168 Laridae Species 0.000 description 1
- 241001634549 Microcos Species 0.000 description 1
- 108010006524 P-430 Proteins 0.000 description 1
- 241000282320 Panthera leo Species 0.000 description 1
- 101000972349 Phytolacca americana Lectin-A Proteins 0.000 description 1
- 101000764229 Rattus norvegicus Mitochondrial import receptor subunit TOM40 homolog Proteins 0.000 description 1
- 101100057245 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) ENA1 gene Proteins 0.000 description 1
- 101100057246 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) ENA2 gene Proteins 0.000 description 1
- 101150103877 Selenom gene Proteins 0.000 description 1
- 102100023647 Selenoprotein M Human genes 0.000 description 1
- 241000769223 Thenea Species 0.000 description 1
- 101100524347 Xenopus laevis req-b gene Proteins 0.000 description 1
- 230000002159 abnormal effect Effects 0.000 description 1
- 208000018404 acrocardiofacial syndrome Diseases 0.000 description 1
- 238000013459 approach Methods 0.000 description 1
- 238000003491 array Methods 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 230000007175 bidirectional communication Effects 0.000 description 1
- 230000033228 biological regulation Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000003086 colorant Substances 0.000 description 1
- 230000001010 compromised effect Effects 0.000 description 1
- 230000001143 conditioned effect Effects 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 238000013500 data storage Methods 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000000881 depressing effect Effects 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 238000003745 diagnosis Methods 0.000 description 1
- 238000007599 discharging Methods 0.000 description 1
- 238000002592 echocardiography Methods 0.000 description 1
- 229940040307 faststat Drugs 0.000 description 1
- 230000014509 gene expression Effects 0.000 description 1
- 238000012905 input function Methods 0.000 description 1
- 238000012886 linear function Methods 0.000 description 1
- PWPJGUXAGUPAHP-UHFFFAOYSA-N lufenuron Chemical compound C1=C(Cl)C(OC(F)(F)C(C(F)(F)F)F)=CC(Cl)=C1NC(=O)NC(=O)C1=C(F)C=CC=C1F PWPJGUXAGUPAHP-UHFFFAOYSA-N 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 230000001404 mediated effect Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- QHLFJSMAWAWVRU-UHFFFAOYSA-N n-(5-chloro-4-methyl-1,3-thiazol-2-yl)propanamide Chemical compound CCC(=O)NC1=NC(C)=C(Cl)S1 QHLFJSMAWAWVRU-UHFFFAOYSA-N 0.000 description 1
- 230000007935 neutral effect Effects 0.000 description 1
- 238000005192 partition Methods 0.000 description 1
- 230000002085 persistent effect Effects 0.000 description 1
- 239000010453 quartz Substances 0.000 description 1
- 238000012958 reprocessing Methods 0.000 description 1
- 230000008672 reprogramming Effects 0.000 description 1
- 230000000452 restraining effect Effects 0.000 description 1
- 238000012552 review Methods 0.000 description 1
- 238000005096 rolling process Methods 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N silicon dioxide Inorganic materials O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 239000007858 starting material Substances 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06J—HYBRID COMPUTING ARRANGEMENTS
- G06J1/00—Hybrid computing arrangements
-
- H—ELECTRICITY
- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02H—EMERGENCY PROTECTIVE CIRCUIT ARRANGEMENTS
- H02H3/00—Emergency protective circuit arrangements for automatic disconnection directly responsive to an undesired change from normal electric working condition with or without subsequent reconnection ; integrated protection
- H02H3/02—Details
- H02H3/04—Details with warning or supervision in addition to disconnection, e.g. for indicating that protective apparatus has functioned
-
- H—ELECTRICITY
- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02H—EMERGENCY PROTECTIVE CIRCUIT ARRANGEMENTS
- H02H3/00—Emergency protective circuit arrangements for automatic disconnection directly responsive to an undesired change from normal electric working condition with or without subsequent reconnection ; integrated protection
- H02H3/08—Emergency protective circuit arrangements for automatic disconnection directly responsive to an undesired change from normal electric working condition with or without subsequent reconnection ; integrated protection responsive to excess current
- H02H3/093—Emergency protective circuit arrangements for automatic disconnection directly responsive to an undesired change from normal electric working condition with or without subsequent reconnection ; integrated protection responsive to excess current with timing means
- H02H3/0935—Emergency protective circuit arrangements for automatic disconnection directly responsive to an undesired change from normal electric working condition with or without subsequent reconnection ; integrated protection responsive to excess current with timing means the timing being determined by numerical means
-
- H—ELECTRICITY
- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02H—EMERGENCY PROTECTIVE CIRCUIT ARRANGEMENTS
- H02H1/00—Details of emergency protective circuit arrangements
- H02H1/04—Arrangements for preventing response to transient abnormal conditions, e.g. to lightning or to short duration over voltage or oscillations; Damping the influence of dc component by short circuits in ac networks
- H02H1/046—Arrangements for preventing response to transient abnormal conditions, e.g. to lightning or to short duration over voltage or oscillations; Damping the influence of dc component by short circuits in ac networks upon detecting saturation of current transformers
-
- H—ELECTRICITY
- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02H—EMERGENCY PROTECTIVE CIRCUIT ARRANGEMENTS
- H02H3/00—Emergency protective circuit arrangements for automatic disconnection directly responsive to an undesired change from normal electric working condition with or without subsequent reconnection ; integrated protection
- H02H3/006—Calibration or setting of parameters
-
- H—ELECTRICITY
- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02H—EMERGENCY PROTECTIVE CIRCUIT ARRANGEMENTS
- H02H6/00—Emergency protective circuit arrangements responsive to undesired changes from normal non-electric working conditions using simulators of the apparatus being protected, e.g. using thermal images
- H02H6/005—Emergency protective circuit arrangements responsive to undesired changes from normal non-electric working conditions using simulators of the apparatus being protected, e.g. using thermal images using digital thermal images
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Computer Hardware Design (AREA)
- Mathematical Physics (AREA)
- Automation & Control Theory (AREA)
- Evolutionary Computation (AREA)
- Fuzzy Systems (AREA)
- General Physics & Mathematics (AREA)
- Software Systems (AREA)
- Emergency Protection Circuit Devices (AREA)
- Debugging And Monitoring (AREA)
Abstract
(57)【要約】
【目的】 引きはずし及びプログラミング機能の可視
インディケーターを備えた過電流保護装置を提供する。 【構成】 電流及び時間の調整可能な関数として引きは
ずし信号を出力するマイクロプロセッサ制御式過電流引
きはずしユニットを含む回路遮断装置は、フロントパネ
ル上の２色ＬＥＤにより引きはずし関数を可視表示す
る。これらのＬＥＤは赤色の時には引きはずし状態を、
また緑色の時には選択されたプログラマブル・パラメー
ターを指示するインディケーターとして働く。緑色のＬ
ＥＤは、プログラミング・モードにおいて点滅すること
により修正のために選択されたパラメーターを指示し、
またモニタリング・モードにおいて常時点灯する。
インディケーターを備えた過電流保護装置を提供する。 【構成】 電流及び時間の調整可能な関数として引きは
ずし信号を出力するマイクロプロセッサ制御式過電流引
きはずしユニットを含む回路遮断装置は、フロントパネ
ル上の２色ＬＥＤにより引きはずし関数を可視表示す
る。これらのＬＥＤは赤色の時には引きはずし状態を、
また緑色の時には選択されたプログラマブル・パラメー
ターを指示するインディケーターとして働く。緑色のＬ
ＥＤは、プログラミング・モードにおいて点滅すること
により修正のために選択されたパラメーターを指示し、
またモニタリング・モードにおいて常時点灯する。
Description
【０００１】
【産業上の利用分野】本発明は過剰な電流に起因する損
傷から導体を保護する、好ましくはメタルクラッド開閉
装置、成形ケース型回路遮断器などのための過電流引き
はずしユニットを含む回路遮断装置、さらに詳しくは回
路遮断装置を流れる電流を連続的にモニターし、選択可
能な引きはずし特性に応じて引きはずしを起動する調整
可能な引きはずし特性を有し、調整可能な引きはずし特
性をプログラミングすると共に引きはずしの原因となる
状態を可視表示するための可視素子列を含む可視インデ
ィケーターをフロントパネル上に設けたマイクロプロセ
ッサ制御式過電流引きはずしユニットに係わる。
傷から導体を保護する、好ましくはメタルクラッド開閉
装置、成形ケース型回路遮断器などのための過電流引き
はずしユニットを含む回路遮断装置、さらに詳しくは回
路遮断装置を流れる電流を連続的にモニターし、選択可
能な引きはずし特性に応じて引きはずしを起動する調整
可能な引きはずし特性を有し、調整可能な引きはずし特
性をプログラミングすると共に引きはずしの原因となる
状態を可視表示するための可視素子列を含む可視インデ
ィケーターをフロントパネル上に設けたマイクロプロセ
ッサ制御式過電流引きはずしユニットに係わる。
【０００２】
【従来の技術】配電系統に含まれる導体を過電流による
損傷から保護するための種々の過電流保護装置がすでに
公知となっている。このような過電流保護装置の多く
は、その時間／電流特性または保護曲線によって特徴づ
けられる。保護曲線は過電流による導体温度の上昇を制
限することによって損傷を防止するのに利用される。例
えば、電流の２乗とこの電流が導体に作用する時間の積
（Ｉ2ｔ）によって過電流状態における導体温度の上昇
を概算することができる。即ち、一定の温度上昇、例え
ば５５℃を定格とする電動機の場合、この種の過電流保
護装置を利用することにより電動機に含まれる導体の温
度上昇を定格温度上昇以下に制限する。
損傷から保護するための種々の過電流保護装置がすでに
公知となっている。このような過電流保護装置の多く
は、その時間／電流特性または保護曲線によって特徴づ
けられる。保護曲線は過電流による導体温度の上昇を制
限することによって損傷を防止するのに利用される。例
えば、電流の２乗とこの電流が導体に作用する時間の積
（Ｉ2ｔ）によって過電流状態における導体温度の上昇
を概算することができる。即ち、一定の温度上昇、例え
ば５５℃を定格とする電動機の場合、この種の過電流保
護装置を利用することにより電動機に含まれる導体の温
度上昇を定格温度上昇以下に制限する。
【０００３】電動機との併用に適した特性の過電流保護
装置を容易に選択できるようにするため、電動機のメー
カーから（例えば図２に示すような）電動機動作曲線が
提供されるのが普通である。この電動機動作曲線は特定
の電動機の定格温度上昇時における正規の時間／電流特
性をグラフで表わしたものである。従って、電動機を損
傷から保護すると同時に始動時に起こる不要な電動機引
きはずしを防止するため、電動機動作曲線をこの電動機
への給電に用いられている遮断器の過電流保護装置の時
間／電流特性と“協調させる”必要がある。
装置を容易に選択できるようにするため、電動機のメー
カーから（例えば図２に示すような）電動機動作曲線が
提供されるのが普通である。この電動機動作曲線は特定
の電動機の定格温度上昇時における正規の時間／電流特
性をグラフで表わしたものである。従って、電動機を損
傷から保護すると同時に始動時に起こる不要な電動機引
きはずしを防止するため、電動機動作曲線をこの電動機
への給電に用いられている遮断器の過電流保護装置の時
間／電流特性と“協調させる”必要がある。
【０００４】遮断器の不要な引きはずしを防止するた
め、遮断器の給電回路に設けられている過電流保護装置
と配電系統に使用されている種々の過電流保護装置によ
って保護される負荷とを協調させることも公知である。
即ち、配電系統に組み込まれている全ての過電流保護装
置の時間／電流特性を協調させることによって“選択
的”引きはずしを可能にする。選択的引きはずしとは配
電系統のうち過電流遮断に必要な部分だけを引きはずす
ことである。選択的引きはずしは配電系統に幾つかの利
点をもたらす。
め、遮断器の給電回路に設けられている過電流保護装置
と配電系統に使用されている種々の過電流保護装置によ
って保護される負荷とを協調させることも公知である。
即ち、配電系統に組み込まれている全ての過電流保護装
置の時間／電流特性を協調させることによって“選択
的”引きはずしを可能にする。選択的引きはずしとは配
電系統のうち過電流遮断に必要な部分だけを引きはずす
ことである。選択的引きはずしは配電系統に幾つかの利
点をもたらす。
【０００５】第１に、選択的引きはずしは配電系統の信
頼度を高める。例えば、電動機制御センター、ユニット
変電所などは種々の電気的負荷に給電するため複数の遮
断器などを含む。選択的引きはずしを利用することによ
り、電気的負荷の１つまたはその近傍に故障が発生した
場合、その負荷だけが配電系統から隔離され、電動機制
御センターなどから給電されるその他の電気的負荷はそ
の影響を受けない。従って、配電系統の信頼度は著しく
高められる。
頼度を高める。例えば、電動機制御センター、ユニット
変電所などは種々の電気的負荷に給電するため複数の遮
断器などを含む。選択的引きはずしを利用することによ
り、電気的負荷の１つまたはその近傍に故障が発生した
場合、その負荷だけが配電系統から隔離され、電動機制
御センターなどから給電されるその他の電気的負荷はそ
の影響を受けない。従って、配電系統の信頼度は著しく
高められる。
【０００６】第２に、選択的引きはずしにより過電流発
生源の位置検出及び修理に必要な保守経費が軽減され
る。具体的には、選択的な引きはずしを利用して過電流
発生源の直ぐ上流の遮断器またはその他の保護装置を引
きはずす。従って、過電流発生源の位置を比較的迅速に
検出して必要な保守時間を短縮すると共に引きはずされ
た電気的負荷の停止時間を短縮することができる。さら
にまた、この選択的引きはずしは交換を必要とするヒュ
ーズのような遮断装置の不要な引きはずしを防止して保
守経費を軽減し、配電系統の停止時間を短縮することが
できる。
生源の位置検出及び修理に必要な保守経費が軽減され
る。具体的には、選択的な引きはずしを利用して過電流
発生源の直ぐ上流の遮断器またはその他の保護装置を引
きはずす。従って、過電流発生源の位置を比較的迅速に
検出して必要な保守時間を短縮すると共に引きはずされ
た電気的負荷の停止時間を短縮することができる。さら
にまた、この選択的引きはずしは交換を必要とするヒュ
ーズのような遮断装置の不要な引きはずしを防止して保
守経費を軽減し、配電系統の停止時間を短縮することが
できる。
【０００７】選択的引きはずしはまた配電系統に組み込
まれた遮断器のサイクル寿命を最適化する。具体的に
は、配電系統に含まれる種々の成形ケース型遮断器やメ
タルクラッド開閉装置は交換または修理が必要となるま
で所定回数だけ作用可能とされている。この所定回数を
サイクル寿命と呼ぶ。配電系統内の各種遮断器の不要な
動作を回避することによって各種遮断器のサイクル寿命
が延びる。
まれた遮断器のサイクル寿命を最適化する。具体的に
は、配電系統に含まれる種々の成形ケース型遮断器やメ
タルクラッド開閉装置は交換または修理が必要となるま
で所定回数だけ作用可能とされている。この所定回数を
サイクル寿命と呼ぶ。配電系統内の各種遮断器の不要な
動作を回避することによって各種遮断器のサイクル寿命
が延びる。
【０００８】理想的には配電系統に含まれている全ての
過電流保護装置を協調させることによって保護効果を高
めると共に選択的引きはずしを可能にする。しかしなが
ら、実際には幾つかの理由から必ずしも完全な協調を得
ることはできない。その理由の１つは過電流保護装置の
固有の時間／電流特性に関連がある。例えば、配電系統
に組み込む過電流保護装置としてヒューズを使用するこ
とは公知である。この種のヒューズの時間／電流特性は
他の種々の過電流保護装置の時間／電流特性とは著しく
異なる。従って、予想される過電流の全範囲に亘ってヒ
ューズを他の過電流保護装置と正しく協調させるのは困
難である。即ち、ヒューズを使用する場合、理想的な協
調保護効果は得られない。
過電流保護装置を協調させることによって保護効果を高
めると共に選択的引きはずしを可能にする。しかしなが
ら、実際には幾つかの理由から必ずしも完全な協調を得
ることはできない。その理由の１つは過電流保護装置の
固有の時間／電流特性に関連がある。例えば、配電系統
に組み込む過電流保護装置としてヒューズを使用するこ
とは公知である。この種のヒューズの時間／電流特性は
他の種々の過電流保護装置の時間／電流特性とは著しく
異なる。従って、予想される過電流の全範囲に亘ってヒ
ューズを他の過電流保護装置と正しく協調させるのは困
難である。即ち、ヒューズを使用する場合、理想的な協
調保護効果は得られない。
【０００９】公知の過電流保護装置にはその調整範囲に
問題がある。具体的には、一部の公知装置には、配電系
統の選択性を低下させるオーバーラップを防止するため
例えば保護曲線の長遅延及び短遅延部分を調整しようと
してもその幅が比較的狭いことが知られている。調整幅
が制限されるため、協調効果も比較的制限される。
問題がある。具体的には、一部の公知装置には、配電系
統の選択性を低下させるオーバーラップを防止するため
例えば保護曲線の長遅延及び短遅延部分を調整しようと
してもその幅が比較的狭いことが知られている。調整幅
が制限されるため、協調効果も比較的制限される。
【００１０】
【発明が解決しようとする課題】本発明の目的は、短絡
のような比較的大きい過電流に対処することにある。詳
しく説明すると、回路遮断装置を流れる電流を感知する
目的で変流器（ＣＴ）を利用することは公知である。そ
の場合このＣＴの２次巻線電流が過電流装置に供給され
る。例えば短絡のような比較的大きい過電流状態におい
てはＣＴが飽和状態となることが多く、その結果２次巻
線にひずみ電流波形が現われる。従って、変流器が飽和
状態になると、この飽和変流器によって駆動される過電
流装置が短絡時のひずみ波形に正しく応答することとな
り損傷の防止に間に合わない場合がある。
のような比較的大きい過電流に対処することにある。詳
しく説明すると、回路遮断装置を流れる電流を感知する
目的で変流器（ＣＴ）を利用することは公知である。そ
の場合このＣＴの２次巻線電流が過電流装置に供給され
る。例えば短絡のような比較的大きい過電流状態におい
てはＣＴが飽和状態となることが多く、その結果２次巻
線にひずみ電流波形が現われる。従って、変流器が飽和
状態になると、この飽和変流器によって駆動される過電
流装置が短絡時のひずみ波形に正しく応答することとな
り損傷の防止に間に合わない場合がある。
【００１１】本発明の他の目的はマイクロプロセッサ制
御の過電流引きはずしユニットの応答曲線を可視表示
し、前記曲線上の選択された点に位置するＬＥＤが点灯
して引きはずしの原因となる状態を指示するフロントパ
ネルを提供することにある。文字数字式表示を利用して
調整可能な引きはずし特性をプログラムすることも公知
であるが、プログラムされるパラメーターを引きはずし
特性の可視表示と直接関連させる方式は未だ存在しな
い。
御の過電流引きはずしユニットの応答曲線を可視表示
し、前記曲線上の選択された点に位置するＬＥＤが点灯
して引きはずしの原因となる状態を指示するフロントパ
ネルを提供することにある。文字数字式表示を利用して
調整可能な引きはずし特性をプログラムすることも公知
であるが、プログラムされるパラメーターを引きはずし
特性の可視表示と直接関連させる方式は未だ存在しな
い。
【００１２】本発明の他の目的は、配電系中の他の過電
流引きはずしユニットとの正しい協調動作を可能にする
ため比較的広い調整幅を有する過電流引きはずしユニッ
トを提供すると共に、保護曲線の長遅延部分と短遅延部
分を互いにオーバーラップしないように比較的広い範囲
に亘って調整が可能な過電流装置を提供することにあ
る。
流引きはずしユニットとの正しい協調動作を可能にする
ため比較的広い調整幅を有する過電流引きはずしユニッ
トを提供すると共に、保護曲線の長遅延部分と短遅延部
分を互いにオーバーラップしないように比較的広い範囲
に亘って調整が可能な過電流装置を提供することにあ
る。
【００１３】上記目的を達成するため、本発明は、回路
遮断装置を流れる電流を感知するための電流感知手段
と、前記電流感知手段に応答して前記回路遮断装置を流
れる電流の大きさ及び時間の調整可能な所定関数として
引きはずし信号を出力する引きはずし手段とから成る過
電流引きはずしユニットを含む回路遮断装置であって、
前記調整可能な所定関数を可視表示するためのユーザー
・インターフェイス・パネルと、前記調整可能な所定関
数を選択的に調整するための入力手段と、引きはずし手
段から出力される引きはずし信号に応答する第１の状態
及び前記入力手段による前記調整可能な所定関数の調整
に応答する第２の状態を有する、前記ユーザー・インタ
ーフェイス・パネル上の前記可視表示と連携するインデ
ィケーター手段とを含むことを特徴とする回路遮断装置
を提供する。
遮断装置を流れる電流を感知するための電流感知手段
と、前記電流感知手段に応答して前記回路遮断装置を流
れる電流の大きさ及び時間の調整可能な所定関数として
引きはずし信号を出力する引きはずし手段とから成る過
電流引きはずしユニットを含む回路遮断装置であって、
前記調整可能な所定関数を可視表示するためのユーザー
・インターフェイス・パネルと、前記調整可能な所定関
数を選択的に調整するための入力手段と、引きはずし手
段から出力される引きはずし信号に応答する第１の状態
及び前記入力手段による前記調整可能な所定関数の調整
に応答する第２の状態を有する、前記ユーザー・インタ
ーフェイス・パネル上の前記可視表示と連携するインデ
ィケーター手段とを含むことを特徴とする回路遮断装置
を提供する。
【００１４】マイクロプロセッサ制御式過電流引きはず
しユニットは、回路遮断装置を流れる電流の大きさ及び
時間の調整可能な所定関数として引きはずし信号を出力
する引きはずし手段と、調整可能な所定関数を可視表示
するユーザー・インターフェイス・パネルとを含む。過
電流引きはずしユニットはオペレータが調整可能な所定
関数を選択的に調整するための入力手段と、ユーザー・
インターフェイス・パネル上の可視表示と連携し、調整
可能な所定関数の調整に応答する第１の状態を有するイ
ンディケーター手段をも含む。インディケーター手段が
光、具体的には引きはずし状態を指示するために第１の
色を、プログラミング中に第２の色をそれぞれ表示する
２色ＬＥＤであることが好ましい。過電流引きはずしユ
ニットはパラメーター値を連続点灯状態の該当ＬＥＤで
表示するモニタリング・モード及び該当ＬＥＤが点滅す
る調整モードを持つことも可能である。
しユニットは、回路遮断装置を流れる電流の大きさ及び
時間の調整可能な所定関数として引きはずし信号を出力
する引きはずし手段と、調整可能な所定関数を可視表示
するユーザー・インターフェイス・パネルとを含む。過
電流引きはずしユニットはオペレータが調整可能な所定
関数を選択的に調整するための入力手段と、ユーザー・
インターフェイス・パネル上の可視表示と連携し、調整
可能な所定関数の調整に応答する第１の状態を有するイ
ンディケーター手段をも含む。インディケーター手段が
光、具体的には引きはずし状態を指示するために第１の
色を、プログラミング中に第２の色をそれぞれ表示する
２色ＬＥＤであることが好ましい。過電流引きはずしユ
ニットはパラメーター値を連続点灯状態の該当ＬＥＤで
表示するモニタリング・モード及び該当ＬＥＤが点滅す
る調整モードを持つことも可能である。
【００１５】本発明の他の特徴として、電流及び時間の
調整可能な所定関数のパラメーターをプログラミングす
るためフロントパネルに設けたスイッチを色分けするこ
とにより、過電流引きはずしユニットのテストに使用す
るためフロントパネルに設けたテスト・ボタンと区別す
る。これによって混乱が少なくなり、所要の機能を行う
ためユーザーが迅速かつ正確に適正なスイッチを選択し
易くなる。
調整可能な所定関数のパラメーターをプログラミングす
るためフロントパネルに設けたスイッチを色分けするこ
とにより、過電流引きはずしユニットのテストに使用す
るためフロントパネルに設けたテスト・ボタンと区別す
る。これによって混乱が少なくなり、所要の機能を行う
ためユーザーが迅速かつ正確に適正なスイッチを選択し
易くなる。
【００１６】以下、添付の図面に沿って本発明を実施例
につき詳細に説明する。
につき詳細に説明する。
【００１７】
【実施例】本発明は米国特許第４，３５１，０１３号及
び第４，８２７，３６９号の明細書に開示されている、
例えば成形ケース型遮断器やメタルクラッド開閉装置の
ような遮断器用過電流引きはずし装置に係わる。このよ
うな過電流引きはずし装置はマイクロプロセッサーを核
として、膜スイッチ、発光ダイオード（ＬＥＤ）、ディ
スプレイのような種々の入／出力デバイスを含むが、こ
れらのデバイスは種々の設定値の選択を可能にしたり、
関連の遮断器の引きはずしを起動するなどの種々の機能
を提供するユーザー・インターフェースを形成する。こ
のような公知の過電流引きはずし装置でも配電系統にか
なり優れた協調性を確立できるが、本発明の過電流引き
はずし装置は配電系統に組み込まれている種々の過電流
保護装置との協調性をさらに高めることにより、比較的
優れた選択性を与え、その結果として配電系統の全体的
な信頼性を向上させることができる。
び第４，８２７，３６９号の明細書に開示されている、
例えば成形ケース型遮断器やメタルクラッド開閉装置の
ような遮断器用過電流引きはずし装置に係わる。このよ
うな過電流引きはずし装置はマイクロプロセッサーを核
として、膜スイッチ、発光ダイオード（ＬＥＤ）、ディ
スプレイのような種々の入／出力デバイスを含むが、こ
れらのデバイスは種々の設定値の選択を可能にしたり、
関連の遮断器の引きはずしを起動するなどの種々の機能
を提供するユーザー・インターフェースを形成する。こ
のような公知の過電流引きはずし装置でも配電系統にか
なり優れた協調性を確立できるが、本発明の過電流引き
はずし装置は配電系統に組み込まれている種々の過電流
保護装置との協調性をさらに高めることにより、比較的
優れた選択性を与え、その結果として配電系統の全体的
な信頼性を向上させることができる。
【００１８】即ち、本発明の一実施例では保護曲線の長
遅延部分の関数を複数の関数、例えばＦＬＡＴ，Ｉｔ，
Ｉ2ｔ及びＩ4ｔから選択できる。このように関数を選択
できるようにすると、本発明の原理を利用した過電流保
護装置を配電系統に組み込まれている他の過電流保護装
置と容易に協調させることができる。本発明の他の実施
例では過電流引きはずし装置は比較的広い長遅延及び短
遅延調整範囲を含む。長遅延及び短遅延部分のオーバー
ラップを防ぐため、本発明の引きはずし装置は選択性を
損なうオーバーラップゾーンの発生を防止する。本発明
のさらに他の実施例では、変流器が飽和状態にあるとき
従来の装置が避けられなかった瞬時引きはずしに付随す
る問題を解決する。
遅延部分の関数を複数の関数、例えばＦＬＡＴ，Ｉｔ，
Ｉ2ｔ及びＩ4ｔから選択できる。このように関数を選択
できるようにすると、本発明の原理を利用した過電流保
護装置を配電系統に組み込まれている他の過電流保護装
置と容易に協調させることができる。本発明の他の実施
例では過電流引きはずし装置は比較的広い長遅延及び短
遅延調整範囲を含む。長遅延及び短遅延部分のオーバー
ラップを防ぐため、本発明の引きはずし装置は選択性を
損なうオーバーラップゾーンの発生を防止する。本発明
のさらに他の実施例では、変流器が飽和状態にあるとき
従来の装置が避けられなかった瞬時引きはずしに付随す
る問題を解決する。
【００１９】本発明の種々の実施例を、４．１６ｋＶ放
射状配電系統を例示する図１の単線接続図に沿って以下
に説明する。この配電系統では、破線のボックスＡ２０
で示す４．１６ｋＶ中圧メタルクラッド開閉器が電源を
形成している。４．１６ｋＶ開閉器Ａ２０は４．１６ｋ
ＶバスＡ２２と、配電系統中の種々の４．１６ｋＶ電気
的負荷に給電する複数の給電遮断器Ａ２６を含む。図示
のように、４．１６ｋＶ開閉器は破線のボックスＡ３０
で示すユニット変電所に給電する給電遮断器Ａ２６及び
これと直列に接続したヒューズＡ２８を含む。ユニット
変電所Ａ３０は４８０ＶバスＡ３４を形成するための積
分４．１６ｋＶ−４８０Ｖ変流器Ａ３２を含む。変流器
Ａ３２の２次巻線は４８０Ｖ変流器の遮断器Ａ３６を介
して４８０ＶバスＡ３４と接続する。４８０ＶバスＡ３
４は例えば４８０Ｖ電動機制御センター（ＭＣＣ）のよ
うな種々の非周期的電気的負荷に給電する複数の給電遮
断器Ａ３８を含む。配電系の信頼性を高めるため、４８
０Ｖユニット変電所Ａ３０は１次電源（例えば、４．１
６ｋＶバスＡ２２または変流器Ａ３２）を利用できなく
なった場合に４８０ＶバスＡ３４への給電を可能にする
ための連けい遮断器Ａ４０を含む。図示のように、破線
のボックスＡ４４で示す４８０ＶＭＣＣへの給電には４
８０Ｖ給電遮断器Ａ４２が使用される。このＭＣＣ、Ａ
４４は４８０ＶバスＡ４５、複数の遮断器、スタータ
ー、接触器などを含み、これらによって種々の周期的電
気的負荷への給電が行われる。例えば、積分過負荷リレ
ーＡ４８を含む４８０Ｖ接触器Ａ４６が電動機Ａ５０に
給電する。公知のようにこの過負荷リレーＡ４８は、線
導体と直列に接続して例えば電源電圧のゆらぎや機械的
故障、例えば、電動機軸受の故障などに起因する過負荷
状態において電動機Ａ５０への給電を断つバイメタル素
子を含む。
射状配電系統を例示する図１の単線接続図に沿って以下
に説明する。この配電系統では、破線のボックスＡ２０
で示す４．１６ｋＶ中圧メタルクラッド開閉器が電源を
形成している。４．１６ｋＶ開閉器Ａ２０は４．１６ｋ
ＶバスＡ２２と、配電系統中の種々の４．１６ｋＶ電気
的負荷に給電する複数の給電遮断器Ａ２６を含む。図示
のように、４．１６ｋＶ開閉器は破線のボックスＡ３０
で示すユニット変電所に給電する給電遮断器Ａ２６及び
これと直列に接続したヒューズＡ２８を含む。ユニット
変電所Ａ３０は４８０ＶバスＡ３４を形成するための積
分４．１６ｋＶ−４８０Ｖ変流器Ａ３２を含む。変流器
Ａ３２の２次巻線は４８０Ｖ変流器の遮断器Ａ３６を介
して４８０ＶバスＡ３４と接続する。４８０ＶバスＡ３
４は例えば４８０Ｖ電動機制御センター（ＭＣＣ）のよ
うな種々の非周期的電気的負荷に給電する複数の給電遮
断器Ａ３８を含む。配電系の信頼性を高めるため、４８
０Ｖユニット変電所Ａ３０は１次電源（例えば、４．１
６ｋＶバスＡ２２または変流器Ａ３２）を利用できなく
なった場合に４８０ＶバスＡ３４への給電を可能にする
ための連けい遮断器Ａ４０を含む。図示のように、破線
のボックスＡ４４で示す４８０ＶＭＣＣへの給電には４
８０Ｖ給電遮断器Ａ４２が使用される。このＭＣＣ、Ａ
４４は４８０ＶバスＡ４５、複数の遮断器、スタータ
ー、接触器などを含み、これらによって種々の周期的電
気的負荷への給電が行われる。例えば、積分過負荷リレ
ーＡ４８を含む４８０Ｖ接触器Ａ４６が電動機Ａ５０に
給電する。公知のようにこの過負荷リレーＡ４８は、線
導体と直列に接続して例えば電源電圧のゆらぎや機械的
故障、例えば、電動機軸受の故障などに起因する過負荷
状態において電動機Ａ５０への給電を断つバイメタル素
子を含む。
【００２０】図示のラジアル配電系統に組み込まれた遮
断器（例えば、Ａ２６，Ａ２８，Ａ３６，Ａ４０及びＡ
４２）のそれぞれが過電流保護装置を含む。例えば、
４．１６ｋＶ給電遮断器Ａ２６は負荷側の電流をモニタ
ーする１つまたは２つ以上の変流器Ａ５２を含む。この
変流器Ａ５２を利用することにより、瞬時過電流保護装
置Ａ５４、例えば、Westinghouse社製のＣＯリレーを駆
動する。既に述べたように、ユニット変電所変流器Ａ３
２の１次巻線はヒューズＡ２８によっても保護される。
ユニット変電所Ａ３０の遮断器Ａ３６，Ａ４０及びＡ４
２は例えば米国特許第４，８２７，３６９号明細書に概
説されているようなソリッドステート引きはずし装置を
具備している。
断器（例えば、Ａ２６，Ａ２８，Ａ３６，Ａ４０及びＡ
４２）のそれぞれが過電流保護装置を含む。例えば、
４．１６ｋＶ給電遮断器Ａ２６は負荷側の電流をモニタ
ーする１つまたは２つ以上の変流器Ａ５２を含む。この
変流器Ａ５２を利用することにより、瞬時過電流保護装
置Ａ５４、例えば、Westinghouse社製のＣＯリレーを駆
動する。既に述べたように、ユニット変電所変流器Ａ３
２の１次巻線はヒューズＡ２８によっても保護される。
ユニット変電所Ａ３０の遮断器Ａ３６，Ａ４０及びＡ４
２は例えば米国特許第４，８２７，３６９号明細書に概
説されているようなソリッドステート引きはずし装置を
具備している。
【００２１】このような用途においては、選択的に過電
流を隔離すると同時に、配電系統に含まれる過電流の影
響を受けていない電気的負荷をそのまま作用させるよう
に、配電系統に含まれるすべての過電流保護装置を協調
させる必要がある。例えば、電動機Ａ５０の軸受が故障
して電動機Ａ５０のローターが膠着状態となり、定格電
流の約４乃至６倍の電流が電動機Ａ５０に流れるとす
る。この状態において、過電流保護装置は４８０ＶＭＣ
ＣバスＡ４５上の他の負荷を含む全配電系統中の他の任
意の電気的負荷に影響を及ぼすことなく電動機Ａ５０を
遮断しなければならない。過電流発生源を選択的に隔離
し、電動機Ａ５０だけを引きはずせば、４８０ＶＭＣＣ
バスＡ４５上のその他の電気的負荷にはほとんど影響が
及ばないから、配電系統の信頼度が高くなる。選択的に
隔離できなければ電動機Ａ５０の故障に伴なってＭＣＣ
の給電遮断器Ａ４２が引きはずされ、その結果、ＭＣＣ
Ａ４４全体が作用しなくなる。
流を隔離すると同時に、配電系統に含まれる過電流の影
響を受けていない電気的負荷をそのまま作用させるよう
に、配電系統に含まれるすべての過電流保護装置を協調
させる必要がある。例えば、電動機Ａ５０の軸受が故障
して電動機Ａ５０のローターが膠着状態となり、定格電
流の約４乃至６倍の電流が電動機Ａ５０に流れるとす
る。この状態において、過電流保護装置は４８０ＶＭＣ
ＣバスＡ４５上の他の負荷を含む全配電系統中の他の任
意の電気的負荷に影響を及ぼすことなく電動機Ａ５０を
遮断しなければならない。過電流発生源を選択的に隔離
し、電動機Ａ５０だけを引きはずせば、４８０ＶＭＣＣ
バスＡ４５上のその他の電気的負荷にはほとんど影響が
及ばないから、配電系統の信頼度が高くなる。選択的に
隔離できなければ電動機Ａ５０の故障に伴なってＭＣＣ
の給電遮断器Ａ４２が引きはずされ、その結果、ＭＣＣ
Ａ４４全体が作用しなくなる。
【００２２】始動時における電動機Ａ５０の引きはずし
を回避することも必要である。従って、電動機の保護に
利用される過電流保護装置（例えば、過負荷リレーＡ４
８）を正規始動状態における電動機の正規の時間／電流
特性と協調させることによって始動時における電動機の
不要な引きはずしを防止する。
を回避することも必要である。従って、電動機の保護に
利用される過電流保護装置（例えば、過負荷リレーＡ４
８）を正規始動状態における電動機の正規の時間／電流
特性と協調させることによって始動時における電動機の
不要な引きはずしを防止する。
【００２３】このような協調は通常、グラフに基づいて
行なわれる。即ち、過電流保護装置の時間／電流特性
と、電動機などのような各種装置の動作特性を対数目盛
で作図する。具体的には、配電系統に組み込まれている
すべての過電流保護装置が協調するように設定値及び時
間／電流特性を選択することによって選択性を与え、不
要な引きはずしを回避して配電系統の信頼性を高める。
行なわれる。即ち、過電流保護装置の時間／電流特性
と、電動機などのような各種装置の動作特性を対数目盛
で作図する。具体的には、配電系統に組み込まれている
すべての過電流保護装置が協調するように設定値及び時
間／電流特性を選択することによって選択性を与え、不
要な引きはずしを回避して配電系統の信頼性を高める。
【００２４】このようなグラフの一例を図２に示す。即
ち、図２は図１に示した配電系統に組み込まれている種
々の過電流保護装置の時間／電流特性を対数目盛で表わ
したグラフである。縦軸は時間（秒）、横軸は電流（ア
ンペア）をそれぞれ示す。
ち、図２は図１に示した配電系統に組み込まれている種
々の過電流保護装置の時間／電流特性を対数目盛で表わ
したグラフである。縦軸は時間（秒）、横軸は電流（ア
ンペア）をそれぞれ示す。
【００２５】図２において、曲線Ａ５６は正常動作状態
における電動機Ａ５０の時間／電流特性を示す。初めて
電動機Ａ５０に給電するとき、電動機Ａ５０はいわゆる
ローター拘束状態にある。この状態では、グラフから明
らかなようにローターが定格速度に達するまで電動機Ａ
５０には全負荷電流の約４乃至６倍の電流が流れる。図
２に示すように、このローター拘束状態は約１０秒間持
続する。電動機が定格速度に達すると、電動機Ａ５０に
引き込まれる電流は曲線Ａ５６の部分Ａ５８で示すよう
な定格全負荷電流まで降下する。
における電動機Ａ５０の時間／電流特性を示す。初めて
電動機Ａ５０に給電するとき、電動機Ａ５０はいわゆる
ローター拘束状態にある。この状態では、グラフから明
らかなようにローターが定格速度に達するまで電動機Ａ
５０には全負荷電流の約４乃至６倍の電流が流れる。図
２に示すように、このローター拘束状態は約１０秒間持
続する。電動機が定格速度に達すると、電動機Ａ５０に
引き込まれる電流は曲線Ａ５６の部分Ａ５８で示すよう
な定格全負荷電流まで降下する。
【００２６】正規始動状態では電動機Ａ５０が引きはず
されることがあってはならない。そこで、電動機Ａ５０
に給電する過電流保護装置（例えば、過負荷リレーＡ４
８）のために選択された時間／電流特性を曲線Ａ６０に
よって示す。図示のように、この時間／電流特性Ａ６０
は電動機Ａ５０が引きはずしなしに始動できるように選
択されている。しかし、機械的な故障が生じたり電源電
圧に揺らぎがあって電動機Ａ５０が限度以上の時間（例
えば、１０秒以上）に亘ってローター拘束電流を引き込
むと、過負荷リレーＡ４８が電動機Ａ５０を引きはずし
て隔離を行う。従って、ＭＣＣバスＡ４５上の他の電気
的負荷はその影響を受けない。
されることがあってはならない。そこで、電動機Ａ５０
に給電する過電流保護装置（例えば、過負荷リレーＡ４
８）のために選択された時間／電流特性を曲線Ａ６０に
よって示す。図示のように、この時間／電流特性Ａ６０
は電動機Ａ５０が引きはずしなしに始動できるように選
択されている。しかし、機械的な故障が生じたり電源電
圧に揺らぎがあって電動機Ａ５０が限度以上の時間（例
えば、１０秒以上）に亘ってローター拘束電流を引き込
むと、過負荷リレーＡ４８が電動機Ａ５０を引きはずし
て隔離を行う。従って、ＭＣＣバスＡ４５上の他の電気
的負荷はその影響を受けない。
【００２７】既に述べたように、電動機Ａ５０の保護に
使用される過負荷リレーＡ４８の時間／電流特性を配電
系統に組み込まれている他の上記過電流保護装置と協調
させる必要がある。従って、４８０Ｖ遮断器Ａ３６，Ａ
４０、Ａ４２、４．１６ｋＶ給電遮断器Ａ２６及びヒュ
ーズＡ２８（図１）と連携する過電流保護装置の時間／
電流特性を図示のように過負荷リレーＡ４８の時間／電
流特性Ａ６０と協調するように選択する。即ち、図２に
おいて曲線Ａ６２は４８０Ｖ給電遮断器Ａ４２と連携す
る過電流保護装置の時間／電流特性を示す。図示のよう
に、特性及び設定値は４８０ＶＭＣＣバスＡ４５及びこ
れに給電する導体Ａ６３を保護するように選択されてい
る。４８０Ｖ給電遮断器Ａ４２は４８０ＶＭＣＣバスＡ
４５及びバスＡ４５に給電する導体Ａ４７を保護するの
に利用され、バスＡ４５よりも下流の遮断器に故障がな
い限り、バスＡ４５よりも下流に発生する故障に対して
遮断されることはない。例えば、電動機Ａ５０の給電遮
断器に故障があれば、この故障は過負荷リレーＡ４８に
よってクリアされ、ＭＣＣ給電遮断器Ａ４２と連携する
過負荷保護装置にとって“トランスパレント”になる。
使用される過負荷リレーＡ４８の時間／電流特性を配電
系統に組み込まれている他の上記過電流保護装置と協調
させる必要がある。従って、４８０Ｖ遮断器Ａ３６，Ａ
４０、Ａ４２、４．１６ｋＶ給電遮断器Ａ２６及びヒュ
ーズＡ２８（図１）と連携する過電流保護装置の時間／
電流特性を図示のように過負荷リレーＡ４８の時間／電
流特性Ａ６０と協調するように選択する。即ち、図２に
おいて曲線Ａ６２は４８０Ｖ給電遮断器Ａ４２と連携す
る過電流保護装置の時間／電流特性を示す。図示のよう
に、特性及び設定値は４８０ＶＭＣＣバスＡ４５及びこ
れに給電する導体Ａ６３を保護するように選択されてい
る。４８０Ｖ給電遮断器Ａ４２は４８０ＶＭＣＣバスＡ
４５及びバスＡ４５に給電する導体Ａ４７を保護するの
に利用され、バスＡ４５よりも下流の遮断器に故障がな
い限り、バスＡ４５よりも下流に発生する故障に対して
遮断されることはない。例えば、電動機Ａ５０の給電遮
断器に故障があれば、この故障は過負荷リレーＡ４８に
よってクリアされ、ＭＣＣ給電遮断器Ａ４２と連携する
過負荷保護装置にとって“トランスパレント”になる。
【００２８】配電系統に含まれる種々の過電流保護装置
を協調させることのほかに、４８０ＶＭＣＣバスＡ４５
上の定格全負荷電流にも考慮を払わねばならない。そこ
で、定格負荷状態にある時ＭＣＣの給電遮断器Ａ４２が
引きはずされないように４８０Ｖ給電遮断器Ａ４０と連
携する過電流保護装置の時間／電流特性の連続的な電流
部分を選択する。ＭＣＣの給電遮断器Ａ４２と連携する
過電流保護装置の時間／電流特性を表わす曲線Ａ６２の
連続的電流部分Ａ６４を４８０ＶＭＣＣバスＡ４５の定
格全負荷電流の約１１０％となるように選択する。同様
に４８０Ｖユニット変電所バスＡ３４の定格全負荷電流
も変流器遮断器Ａ３６及び連けい遮断器Ａ４０と連携す
る過電流保護装置の時間／電流特性設定値を選択する際
に考慮しなければならない。
を協調させることのほかに、４８０ＶＭＣＣバスＡ４５
上の定格全負荷電流にも考慮を払わねばならない。そこ
で、定格負荷状態にある時ＭＣＣの給電遮断器Ａ４２が
引きはずされないように４８０Ｖ給電遮断器Ａ４０と連
携する過電流保護装置の時間／電流特性の連続的な電流
部分を選択する。ＭＣＣの給電遮断器Ａ４２と連携する
過電流保護装置の時間／電流特性を表わす曲線Ａ６２の
連続的電流部分Ａ６４を４８０ＶＭＣＣバスＡ４５の定
格全負荷電流の約１１０％となるように選択する。同様
に４８０Ｖユニット変電所バスＡ３４の定格全負荷電流
も変流器遮断器Ａ３６及び連けい遮断器Ａ４０と連携す
る過電流保護装置の時間／電流特性設定値を選択する際
に考慮しなければならない。
【００２９】変流器遮断器Ａ３６と連携する過電流保護
装置に関する設定値の選択にあたりユニット変電所変流
器Ａ３２の全負荷電流及び流入電流も考慮しなければな
らない。図２では変流器流入電流を点Ａ６８で、全負荷
電流を線分Ａ６９でそれぞれ示した。図示のように、設
定値の選択にあたり、変流器遮断器Ａ３６及び連けい遮
断器Ａ４０と連携する過電流保護装置が正常動作状態に
おけるユニット変電所の不要な引きはずしを防止すると
共に、給電遮断器Ａ４２またはこれと連携する過電流保
護装置に故障がない限り給電遮断器Ａ４２よりも下流に
故障が発生してもこれに呼応して引きはずしが行なわれ
るのを回避するように配慮する。そこで変流器遮断器Ａ
３６及び連けい遮断器Ａ４２の時間／電流特性を図２に
参照番号Ａ７０で示した。図示のように、これらの遮断
器と連携する過電流保護装置の時間／電流特性は、下流
の遮断器保護装置に対する選択性を考慮に入れて設定さ
れる。
装置に関する設定値の選択にあたりユニット変電所変流
器Ａ３２の全負荷電流及び流入電流も考慮しなければな
らない。図２では変流器流入電流を点Ａ６８で、全負荷
電流を線分Ａ６９でそれぞれ示した。図示のように、設
定値の選択にあたり、変流器遮断器Ａ３６及び連けい遮
断器Ａ４０と連携する過電流保護装置が正常動作状態に
おけるユニット変電所の不要な引きはずしを防止すると
共に、給電遮断器Ａ４２またはこれと連携する過電流保
護装置に故障がない限り給電遮断器Ａ４２よりも下流に
故障が発生してもこれに呼応して引きはずしが行なわれ
るのを回避するように配慮する。そこで変流器遮断器Ａ
３６及び連けい遮断器Ａ４２の時間／電流特性を図２に
参照番号Ａ７０で示した。図示のように、これらの遮断
器と連携する過電流保護装置の時間／電流特性は、下流
の遮断器保護装置に対する選択性を考慮に入れて設定さ
れる。
【００３０】４．１６ｋＶ給電遮断器Ａ２６と連携する
過電流保護装置Ａ５４の過電流特性を設定する際には、
タップＡ７１と接続する負荷を含むユニット変電所Ａ３
０の定格全負荷電流を考慮するだけでなく、ヒューズＡ
２８の時間／電流特性と協調させねばならない。図２か
ら明らかなように、ヒューズＡ２８は給電遮断器Ａ２６
の保護を助けると共にユニット変電所変流器Ａ３２の１
次巻線を保護する。またヒューズＡ２８よりも前に給電
遮断器Ａ２６を引きはずさなければならない。曲線Ａ７
２は給電遮断器Ａ２６と連携する過電流保護装置Ａ５４
の時間／電流特性を示す。曲線Ａ７４はヒューズＡ２８
の時間／電流特性を示す。
過電流保護装置Ａ５４の過電流特性を設定する際には、
タップＡ７１と接続する負荷を含むユニット変電所Ａ３
０の定格全負荷電流を考慮するだけでなく、ヒューズＡ
２８の時間／電流特性と協調させねばならない。図２か
ら明らかなように、ヒューズＡ２８は給電遮断器Ａ２６
の保護を助けると共にユニット変電所変流器Ａ３２の１
次巻線を保護する。またヒューズＡ２８よりも前に給電
遮断器Ａ２６を引きはずさなければならない。曲線Ａ７
２は給電遮断器Ａ２６と連携する過電流保護装置Ａ５４
の時間／電流特性を示す。曲線Ａ７４はヒューズＡ２８
の時間／電流特性を示す。
【００３１】図２の下部に示すように、ヒューズ曲線Ａ
７４と給電遮断器曲線Ａ７２の時間／電流特性は僅かな
がら互いにオーバーラップしている。従って、比較的大
きい故障については給電遮断器Ａ２６とヒューズＡ２８
との間の選択性がある程度損なわれる。曲線の上方域で
は給電遮断器Ａ２６の時間／電流曲線の長遅延部分に対
してヒューズ曲線Ａ７４の特性が著しく異なっている。
従って、種々の公知過電流引きはずし装置の時間／電流
特性を例えばヒューズなどのような遮断器と協調させる
ことは比較的困難である。
７４と給電遮断器曲線Ａ７２の時間／電流特性は僅かな
がら互いにオーバーラップしている。従って、比較的大
きい故障については給電遮断器Ａ２６とヒューズＡ２８
との間の選択性がある程度損なわれる。曲線の上方域で
は給電遮断器Ａ２６の時間／電流曲線の長遅延部分に対
してヒューズ曲線Ａ７４の特性が著しく異なっている。
従って、種々の公知過電流引きはずし装置の時間／電流
特性を例えばヒューズなどのような遮断器と協調させる
ことは比較的困難である。
【００３２】本発明の出願人に譲渡され、参考のためそ
の内容を本願明細書に引用した米国特許第４，８２７，
３６９号に開示されているような可調ソリッドステート
引きはずし装置の時間／電流特性を図３に例示する。こ
のような時間／電流特性は通常、対数目盛で示され、横
軸Ａ７６に電流（アンペア）が、縦軸Ａ７８に時間
（秒）がそれぞれ示される。
の内容を本願明細書に引用した米国特許第４，８２７，
３６９号に開示されているような可調ソリッドステート
引きはずし装置の時間／電流特性を図３に例示する。こ
のような時間／電流特性は通常、対数目盛で示され、横
軸Ａ７６に電流（アンペア）が、縦軸Ａ７８に時間
（秒）がそれぞれ示される。
【００３３】曲線Ａ８０の下端部分はいわゆる瞬時部分
であり、この瞬時部分は例えば短絡状態のように電流量
が比較的大きい状態に使用される。このような短絡状態
においては瞬時部分Ａ８０が遮断器を例えば１サイクル
または１サイクル以下で引きはずす。瞬時部分Ａ８０が
作用する際の電流の大きさは調節可能である。即ち、矢
印Ａ７７で示すように瞬時部分を横軸Ａ７６に対して調
節することができる。
であり、この瞬時部分は例えば短絡状態のように電流量
が比較的大きい状態に使用される。このような短絡状態
においては瞬時部分Ａ８０が遮断器を例えば１サイクル
または１サイクル以下で引きはずす。瞬時部分Ａ８０が
作用する際の電流の大きさは調節可能である。即ち、矢
印Ａ７７で示すように瞬時部分を横軸Ａ７６に対して調
節することができる。
【００３４】括弧で示す曲線の中央部分Ａ８２は曲線の
短遅延部分である。短遅延部分Ａ８２については反時限
特性も固定時限特性も既知である。即ち、図３には固定
時限特性Ａ８４を実線で、反時限特性Ａ８６を破線でそ
れぞれ示してある。
短遅延部分である。短遅延部分Ａ８２については反時限
特性も固定時限特性も既知である。即ち、図３には固定
時限特性Ａ８４を実線で、反時限特性Ａ８６を破線でそ
れぞれ示してある。
【００３５】短遅延部分Ａ８２は調整可能である。即
ち、短遅延部分Ａ８２が作用する際の最小電流大きさは
短遅延ピックアップ（ＳＤＰＵ）Ａ８８と呼ばれる。Ｓ
ＤＰＵは矢印Ａ９０で示すように横軸Ａ７６に対して調
整可能である。短遅延部分が作用する時点も矢印Ａ９２
で示すように縦軸Ａ７８に対して調整可能である。
ち、短遅延部分Ａ８２が作用する際の最小電流大きさは
短遅延ピックアップ（ＳＤＰＵ）Ａ８８と呼ばれる。Ｓ
ＤＰＵは矢印Ａ９０で示すように横軸Ａ７６に対して調
整可能である。短遅延部分が作用する時点も矢印Ａ９２
で示すように縦軸Ａ７８に対して調整可能である。
【００３６】ＳＤＰＵ及び時限設定値は調整可能である
が、短遅延部分Ａ８２の特性（例えば、関数）は従来固
定的であるとされて来た。このような特性は一般に逆関
数である。このような逆関数特性を設定した場合、引き
はずし時間は電流の大きさとほぼ反比例するから、比較
的大きい電流は比較的短い時間後に引きはずされ、比較
的小さい電流は比較的長い時間後に引きはずされる。
が、短遅延部分Ａ８２の特性（例えば、関数）は従来固
定的であるとされて来た。このような特性は一般に逆関
数である。このような逆関数特性を設定した場合、引き
はずし時間は電流の大きさとほぼ反比例するから、比較
的大きい電流は比較的短い時間後に引きはずされ、比較
的小さい電流は比較的長い時間後に引きはずされる。
【００３７】曲線部分Ａ９４は長遅延部分であり、この
部分Ａ９４も逆関数であって、一般にＩ２・ｔ特性を辿
る。短遅延部分Ａ８２と同様に、設定値を変えることに
よって時間／電流特性のこの部分が作用する時点と電流
の大きさを調整することができる。具体的には、長遅延
部分Ａ９４が作用する際の最小電流は長遅延ピックアッ
プ（ＬＤＰＵ）Ａ９６と呼ばれる。このＬＤＰＵは矢印
Ａ９８で示すように横軸Ａ７６に対して調整可能であ
る。長遅延部分Ａ９４が作用する時点を変えることによ
って長遅延特性を矢印Ａ１００で示すように縦軸Ａ７８
に対して上下動させることができる。
部分Ａ９４も逆関数であって、一般にＩ２・ｔ特性を辿
る。短遅延部分Ａ８２と同様に、設定値を変えることに
よって時間／電流特性のこの部分が作用する時点と電流
の大きさを調整することができる。具体的には、長遅延
部分Ａ９４が作用する際の最小電流は長遅延ピックアッ
プ（ＬＤＰＵ）Ａ９６と呼ばれる。このＬＤＰＵは矢印
Ａ９８で示すように横軸Ａ７６に対して調整可能であ
る。長遅延部分Ａ９４が作用する時点を変えることによ
って長遅延特性を矢印Ａ１００で示すように縦軸Ａ７８
に対して上下動させることができる。
【００３８】ＬＤＰＵＡ９６と時限設定値は矢印Ａ９８
及びＡ１００で示すように変化させることができるが、
例えば、Ｉ２・ｔ関数のような特性は従来調整不能とさ
れていたから、上述したようにヒューズＡ２８のような
逆関数特性との協調を困難にする要因となっていた。
及びＡ１００で示すように変化させることができるが、
例えば、Ｉ２・ｔ関数のような特性は従来調整不能とさ
れていたから、上述したようにヒューズＡ２８のような
逆関数特性との協調を困難にする要因となっていた。
【００３９】本発明の重要な特徴はソリッドステート引
きはずし装置の時間／電流曲線の長遅延部分を変更可能
なことにある。具体的には、既に述べたように、例えば
米国特許第４，８２７，３６９号に詳しく開示されてい
るようなソリッドステート引きはずし装置を含む公知の
過電流保護装置は固定的なほぼＩ2ｔ関数を辿る長遅延
特性を有する。このような特性が作用する際の電流の大
きさ及びこのような特性が作用する時点は上述のように
調整できるが特性そのもの（例えば、Ｉ2ｔ関数）は固
定的であり、調整不能である。
きはずし装置の時間／電流曲線の長遅延部分を変更可能
なことにある。具体的には、既に述べたように、例えば
米国特許第４，８２７，３６９号に詳しく開示されてい
るようなソリッドステート引きはずし装置を含む公知の
過電流保護装置は固定的なほぼＩ2ｔ関数を辿る長遅延
特性を有する。このような特性が作用する際の電流の大
きさ及びこのような特性が作用する時点は上述のように
調整できるが特性そのもの（例えば、Ｉ2ｔ関数）は固
定的であり、調整不能である。
【００４０】本発明のソリッドステート引きはずし装置
は配電系統に含まれる他の過電流保護装置との協調性、
従って選択性を高めるためソリッドステート引きはずし
装置の長遅延部分Ａ９４の特性の調整を可能にする。具
体的には図２に示すように、ヒューズ曲線Ａ７４の曲線
特性は極めて反時限的である。従って、上記種々の過電
流保護装置の特性に対してヒューズ曲線Ａ７４の特性が
異なるため、既に述べたように過電流保護装置をヒュー
ズＡ２８と協調させるのは困難である。そこで本発明で
は特性の長遅延部分Ａ９４が調整可能なソリッドステー
ト引きはずし装置を設ける。即ち、米国特許第４，８２
７，３６９号明細書に記載されているように、時間／電
流特性の長遅延部分Ａ９４が作用する時点及びその時の
電流だけでなく、この曲線部分の実際の特性をも変更で
きる。例えば、後述するように、長遅延特性Ａ９４を調
整することにより、オペレーターは複数の特性、例え
ば、固定時間（ＦＬＡＴ）特性、Ｉｔ、Ｉ2ｔ及びＩ4ｔ
から選択することができる。ただし、本発明の原理は特
定の特性や利用可能な特性の数とは無関係である。
は配電系統に含まれる他の過電流保護装置との協調性、
従って選択性を高めるためソリッドステート引きはずし
装置の長遅延部分Ａ９４の特性の調整を可能にする。具
体的には図２に示すように、ヒューズ曲線Ａ７４の曲線
特性は極めて反時限的である。従って、上記種々の過電
流保護装置の特性に対してヒューズ曲線Ａ７４の特性が
異なるため、既に述べたように過電流保護装置をヒュー
ズＡ２８と協調させるのは困難である。そこで本発明で
は特性の長遅延部分Ａ９４が調整可能なソリッドステー
ト引きはずし装置を設ける。即ち、米国特許第４，８２
７，３６９号明細書に記載されているように、時間／電
流特性の長遅延部分Ａ９４が作用する時点及びその時の
電流だけでなく、この曲線部分の実際の特性をも変更で
きる。例えば、後述するように、長遅延特性Ａ９４を調
整することにより、オペレーターは複数の特性、例え
ば、固定時間（ＦＬＡＴ）特性、Ｉｔ、Ｉ2ｔ及びＩ4ｔ
から選択することができる。ただし、本発明の原理は特
定の特性や利用可能な特性の数とは無関係である。
【００４１】本発明の調整可能な特性を図４、５及び６
にグラフで示し、ＦＬＡＴ特性の例をブラケットＡ１０
３で示した。いずれの図も対数目盛による長遅延部分の
時間／電流特性グラフであり、横軸に電流（アンペ
ア）、縦軸に時間（秒）を示している。図４は電流と時
間の積Ｉｔを表わす特性を有する長遅延部分Ａ１０２を
示す。既に述べたように、図４にはＦＬＡＴ特性Ａ１０
３をも示してある。図５は電流の２乗と時間の積Ｉ2ｔ
を表わす特性を有する長遅延部分Ａ１０４を示し、図６
は電流の４乗と時間の積Ｉ4ｔを表わす長遅延特性Ａ１
０６を示す。
にグラフで示し、ＦＬＡＴ特性の例をブラケットＡ１０
３で示した。いずれの図も対数目盛による長遅延部分の
時間／電流特性グラフであり、横軸に電流（アンペ
ア）、縦軸に時間（秒）を示している。図４は電流と時
間の積Ｉｔを表わす特性を有する長遅延部分Ａ１０２を
示す。既に述べたように、図４にはＦＬＡＴ特性Ａ１０
３をも示してある。図５は電流の２乗と時間の積Ｉ2ｔ
を表わす特性を有する長遅延部分Ａ１０４を示し、図６
は電流の４乗と時間の積Ｉ4ｔを表わす長遅延特性Ａ１
０６を示す。
【００４２】長遅延部分Ａ９２、Ａ９４及びＡ９６の特
性はいずれも時間と一定累乗の電流の積で表わされ、上
記の例では累乗数は１，２及び４である。対数目盛で表
わした場合、図４−６から明らかなように電流の累乗数
が変われば直線的関数特性の勾配が変化するだけであ
る。
性はいずれも時間と一定累乗の電流の積で表わされ、上
記の例では累乗数は１，２及び４である。対数目盛で表
わした場合、図４−６から明らかなように電流の累乗数
が変われば直線的関数特性の勾配が変化するだけであ
る。
【００４３】過電流防止装置の長遅延特性の勾配を調整
することにより、図１に示すヒューズＡ２８を含む各種
装置に対する選択性を高め、過電流保護効果を高めるこ
とができる。図２において、ヒューズ特性Ａ７４の上部
は極めて反時限的であり、従って比較的急な勾配を示し
ている。Ｉ2ｔ特性に基づく固定特性を有する公知の過
電流保護装置の場合、ヒューズＡ２８のように反時限特
性を有する装置と最適条件で協調させることは比較的困
難である。本発明のソリッドステート引きはずし装置は
引きはずし特性を調整可能にすることでこの問題を解決
する。例えば図２に示すような実施例では、４．１６ｋ
Ｖ遮断器とヒューズＡ２６を正しく協調させるようにＩ
4ｔ特性を選択することができる。
することにより、図１に示すヒューズＡ２８を含む各種
装置に対する選択性を高め、過電流保護効果を高めるこ
とができる。図２において、ヒューズ特性Ａ７４の上部
は極めて反時限的であり、従って比較的急な勾配を示し
ている。Ｉ2ｔ特性に基づく固定特性を有する公知の過
電流保護装置の場合、ヒューズＡ２８のように反時限特
性を有する装置と最適条件で協調させることは比較的困
難である。本発明のソリッドステート引きはずし装置は
引きはずし特性を調整可能にすることでこの問題を解決
する。例えば図２に示すような実施例では、４．１６ｋ
Ｖ遮断器とヒューズＡ２６を正しく協調させるようにＩ
4ｔ特性を選択することができる。
【００４４】既に述べたように、成形ケース式遮断器や
メタルクラッド開閉器などと併用されるソリッドステー
ト引きはずし装置は固定特性を有し、時間及び電流大き
さを調整できる引きはずし曲線を含む。米国特許第４，
８２７，３６９号に詳しく記載されているように、この
ような過電流引きはずし特性は瞬時部分Ａ８０、短遅延
部分Ａ８２及び長遅延部分Ａ９４を含む（図３）。時間
／電流曲線の短遅延部分Ａ８２と長遅延部分Ａ９４のオ
ーバーラップを防止するため、引きはずし装置の全調整
範囲に亘って短遅延部分Ａ８２と長遅延部分Ａ９４がオ
ーバーラップしないように両部分の調整範囲を選択す
る。しかし、これだけでは配電系統に含まれている他の
過電流保護装置との協調はむしろ制限される。
メタルクラッド開閉器などと併用されるソリッドステー
ト引きはずし装置は固定特性を有し、時間及び電流大き
さを調整できる引きはずし曲線を含む。米国特許第４，
８２７，３６９号に詳しく記載されているように、この
ような過電流引きはずし特性は瞬時部分Ａ８０、短遅延
部分Ａ８２及び長遅延部分Ａ９４を含む（図３）。時間
／電流曲線の短遅延部分Ａ８２と長遅延部分Ａ９４のオ
ーバーラップを防止するため、引きはずし装置の全調整
範囲に亘って短遅延部分Ａ８２と長遅延部分Ａ９４がオ
ーバーラップしないように両部分の調整範囲を選択す
る。しかし、これだけでは配電系統に含まれている他の
過電流保護装置との協調はむしろ制限される。
【００４５】本発明の別の特徴は、引きはずし装置の長
遅延及び短遅延部分の調整範囲を公知のソリッドステー
ト引きはずし装置よりも広く設定することにより、配電
系統内に高い協調性が得られるようにしたことである。
ところが、このように比較的広い調整範囲を設定すると
共に上述したように長遅延特性を選択可能とすると、長
短遅延特性がオーバーラップしやすくなる。図７は比較
的広い調整範囲を有する時間／電流曲線または過電流保
護装置の長遅延部分Ａ９４と短遅延部分Ａ８２を調整し
た結果オーバーラップが生じた状況を示す。
遅延及び短遅延部分の調整範囲を公知のソリッドステー
ト引きはずし装置よりも広く設定することにより、配電
系統内に高い協調性が得られるようにしたことである。
ところが、このように比較的広い調整範囲を設定すると
共に上述したように長遅延特性を選択可能とすると、長
短遅延特性がオーバーラップしやすくなる。図７は比較
的広い調整範囲を有する時間／電流曲線または過電流保
護装置の長遅延部分Ａ９４と短遅延部分Ａ８２を調整し
た結果オーバーラップが生じた状況を示す。
【００４６】図７において、大きさがＩ１の電流Ａ１０
８は引きはずし装置の短遅延部分Ａ８２を不連続にして
時点Ｔ１において遮断装置を引きはずす。ところが、比
較的小さい電流Ｉ２、即ちＡ１０９は長遅延ピックアッ
プを作用させてもっと早い時点Ｔ２で遮断器を引きはず
すから、時間／電流曲線の短遅延部分Ａ８２と長遅延部
分Ａ９４がオーバーラップし、配電系統における選択性
が損なわれる。
８は引きはずし装置の短遅延部分Ａ８２を不連続にして
時点Ｔ１において遮断装置を引きはずす。ところが、比
較的小さい電流Ｉ２、即ちＡ１０９は長遅延ピックアッ
プを作用させてもっと早い時点Ｔ２で遮断器を引きはず
すから、時間／電流曲線の短遅延部分Ａ８２と長遅延部
分Ａ９４がオーバーラップし、配電系統における選択性
が損なわれる。
【００４７】通常は短遅延部分Ａ８２のあとに長遅延部
分Ａ９４が作用することにより、遮断器が引きはずされ
ることなく比較的長時間に亘って比較的小さい電流が配
電系統中を流れるようにする。これは配電系統に起こる
バスの負荷や電圧ゆらぎなどのような過渡的な過電流状
態に起因する遮断器の引きはずしを防止するためであ
る。従って、長遅延部分Ａ９４は比較的長時間に亘って
比較的小さい電流が流れるように設定される。
分Ａ９４が作用することにより、遮断器が引きはずされ
ることなく比較的長時間に亘って比較的小さい電流が配
電系統中を流れるようにする。これは配電系統に起こる
バスの負荷や電圧ゆらぎなどのような過渡的な過電流状
態に起因する遮断器の引きはずしを防止するためであ
る。従って、長遅延部分Ａ９４は比較的長時間に亘って
比較的小さい電流が流れるように設定される。
【００４８】曲線の短遅延部分Ａ８２は長遅延部分Ａ９
４よりも前に作用するように設定されており、比較的大
きい電流に対しては長遅延部分Ａ９４よりも早く作用す
る。
４よりも前に作用するように設定されており、比較的大
きい電流に対しては長遅延部分Ａ９４よりも早く作用す
る。
【００４９】従って、長短両遅延部分Ａ９４，Ａ８２を
協調させる必要がある。既に述べたように、本発明の１
つの特徴は時間／電流曲線の短遅延部分Ａ８２と長遅延
部分Ａ９４の調整範囲を比較的広く設定することにあ
り、そのために本発明のソリッドステート引きはずし装
置は詳しくは後述するように短遅延タイマー及び長遅延
タイマーをモニターすることによって時間／電流曲線の
長遅延部分Ａ９４が短遅延部分Ａ８２よりも先に遮断器
を引きはずすのを防止する手段を含む。
協調させる必要がある。既に述べたように、本発明の１
つの特徴は時間／電流曲線の短遅延部分Ａ８２と長遅延
部分Ａ９４の調整範囲を比較的広く設定することにあ
り、そのために本発明のソリッドステート引きはずし装
置は詳しくは後述するように短遅延タイマー及び長遅延
タイマーをモニターすることによって時間／電流曲線の
長遅延部分Ａ９４が短遅延部分Ａ８２よりも先に遮断器
を引きはずすのを防止する手段を含む。
【００５０】短遅延部分Ａ８２より先に長遅延部分Ａ９
４が遮断器を引きはずすのを防ぐことでオーバーラップ
は無くなる。図８では短遅延部分を参照番号Ａ１１２
で、長遅延部分を参照番号Ａ１１４でそれぞれ示した。
長遅延部分よりも先に短遅延部分が遮断器を引きはずす
のを防止することによって図７に示す特性を図８に示す
特性に変更してオーバーラップを無くすると同時に、時
間／電流曲線の短遅延部分Ａ１１２及び長遅延部分Ａ１
１４の調整範囲を広げる。
４が遮断器を引きはずすのを防ぐことでオーバーラップ
は無くなる。図８では短遅延部分を参照番号Ａ１１２
で、長遅延部分を参照番号Ａ１１４でそれぞれ示した。
長遅延部分よりも先に短遅延部分が遮断器を引きはずす
のを防止することによって図７に示す特性を図８に示す
特性に変更してオーバーラップを無くすると同時に、時
間／電流曲線の短遅延部分Ａ１１２及び長遅延部分Ａ１
１４の調整範囲を広げる。
【００５１】先に指摘したように、時間／電流曲線の瞬
時部分Ａ８０は例えば短絡電流のような比較的大きい電
流から配電系統を保護するのに利用される。この場合、
配電系統の損傷を防ぐためには上流の遮断器をほとんど
瞬時に引きはずさねばならない。即ち、耐久能力を超え
る前に遮断器を引きはずす必要がある。耐久能力とは遮
断器が過剰な短絡電流にも拘らず損傷せずに耐え得る機
械的な力である。
時部分Ａ８０は例えば短絡電流のような比較的大きい電
流から配電系統を保護するのに利用される。この場合、
配電系統の損傷を防ぐためには上流の遮断器をほとんど
瞬時に引きはずさねばならない。即ち、耐久能力を超え
る前に遮断器を引きはずす必要がある。耐久能力とは遮
断器が過剰な短絡電流にも拘らず損傷せずに耐え得る機
械的な力である。
【００５２】遮断器を流れる線電流は図１に示した変流
器Ａ５２のような単数または複数の変流器によって感知
される。比較的大きい過電流状態、例えば短絡状態にお
いてこの変流器Ａ５２は飽和状態となる。飽和状態にお
いて変流器の２次側に現われる出力波形は図９に示すよ
うに複数の比較的急峻な、且つ狭いスパイク部分Ａ１１
６を含む。この比較的急峻な、且つ狭いスパイク部分Ａ
１１６が問題を起こしやすく、場合によってはソリッド
ステート引きはずし装置の動作タイミングが遅れて配電
系統の損傷を防止できないという結果を招くことさえあ
る。
器Ａ５２のような単数または複数の変流器によって感知
される。比較的大きい過電流状態、例えば短絡状態にお
いてこの変流器Ａ５２は飽和状態となる。飽和状態にお
いて変流器の２次側に現われる出力波形は図９に示すよ
うに複数の比較的急峻な、且つ狭いスパイク部分Ａ１１
６を含む。この比較的急峻な、且つ狭いスパイク部分Ａ
１１６が問題を起こしやすく、場合によってはソリッド
ステート引きはずし装置の動作タイミングが遅れて配電
系統の損傷を防止できないという結果を招くことさえあ
る。
【００５３】マイクロプロセッサーを利用する公知のソ
リッドステート引きはずし装置は波形の各サイクル中、
特定回数に亘って線電流をサンプリングするが、サンプ
リングのインターバルが飽和状態にある変流器の波形の
狭く、急峻なスパイク部分Ａ１１６の時間よりも長い場
合に問題が起こる。その結果、瞬間的な異常レベルの検
出が遅れて配電系統の損傷を防止できないことになる。
リッドステート引きはずし装置は波形の各サイクル中、
特定回数に亘って線電流をサンプリングするが、サンプ
リングのインターバルが飽和状態にある変流器の波形の
狭く、急峻なスパイク部分Ａ１１６の時間よりも長い場
合に問題が起こる。その結果、瞬間的な異常レベルの検
出が遅れて配電系統の損傷を防止できないことになる。
【００５４】波形の種々の部分をカバーできるように改
良したサンプリング法を採用している公知装置もある
が、変流が飽和状態となった時、このようなサンプリン
グ法は比較的複雑であり、飽和変流器の瞬時ピーク電流
をしかるべきタイミングで検出して配電系統の損傷を防
止することができなくなる。
良したサンプリング法を採用している公知装置もある
が、変流が飽和状態となった時、このようなサンプリン
グ法は比較的複雑であり、飽和変流器の瞬時ピーク電流
をしかるべきタイミングで検出して配電系統の損傷を防
止することができなくなる。
【００５５】マイクロプロセッサーを用いる配電系統で
はインターフェースの問題があるため、変流器の２次電
流をモニターするアナログ回路が使用された例はない。
即ちマイクロプロセッサーを用いる配電系統の瞬時引き
はずしレベルの範囲は公称５アンペア電流の１乃至２８
倍が普通である。瞬時引きはずしレベルは通常末端ユー
ザーによってプログラムされるから、アナログ検出回路
とのインターフェースは不可能ではなくても困難であ
る。
はインターフェースの問題があるため、変流器の２次電
流をモニターするアナログ回路が使用された例はない。
即ちマイクロプロセッサーを用いる配電系統の瞬時引き
はずしレベルの範囲は公称５アンペア電流の１乃至２８
倍が普通である。瞬時引きはずしレベルは通常末端ユー
ザーによってプログラムされるから、アナログ検出回路
とのインターフェースは不可能ではなくても困難であ
る。
【００５６】本発明の特徴の１つは瞬時相電流の最高負
ピークレベルを検出し、これを瞬時引きはずしレベル設
定値に比例する正電流と加算するのにアナログ回路を使
用することにある。マイクロプロセッサーによって設定
される正電流はパルス幅が所期の瞬時設定値に比例する
パルス幅変調出力である。次いで加算された電流をコン
パレーターにおいて比較することにより、瞬時相電流が
瞬時設定値よりも大きいか否かを判定する。もしイエス
なら、コンパレーターがマイクロプロセッサーへの割り
込み信号を出力し、これに呼応してマイクロプロセッサ
ーが電流波形をサンプリングして最終値を測定し、遮断
器への引きはずし指令を起動する。
ピークレベルを検出し、これを瞬時引きはずしレベル設
定値に比例する正電流と加算するのにアナログ回路を使
用することにある。マイクロプロセッサーによって設定
される正電流はパルス幅が所期の瞬時設定値に比例する
パルス幅変調出力である。次いで加算された電流をコン
パレーターにおいて比較することにより、瞬時相電流が
瞬時設定値よりも大きいか否かを判定する。もしイエス
なら、コンパレーターがマイクロプロセッサーへの割り
込み信号を出力し、これに呼応してマイクロプロセッサ
ーが電流波形をサンプリングして最終値を測定し、遮断
器への引きはずし指令を起動する。
【００５７】アナログ回路は、変流器Ａ５２から得られ
る最高負電流を選択するように接続された複数のＯＲダ
イオードから成る。３相系統の場合、アナログ回路は最
高ピーク負電流を選択するようにＯＲ構成に接続された
３個のダイオードを含む。次いでこの負値をマイクロプ
ロセッサーが発生させる正電流を加算する。
る最高負電流を選択するように接続された複数のＯＲダ
イオードから成る。３相系統の場合、アナログ回路は最
高ピーク負電流を選択するようにＯＲ構成に接続された
３個のダイオードを含む。次いでこの負値をマイクロプ
ロセッサーが発生させる正電流を加算する。
【００５８】変流器２次電流をモニターするのにアナロ
グ回路を利用することにより、比較的急峻なスパイク部
分Ａ１１６が正しく感知され、基準設定値と比較され
て、もし設定値以上なら遮断器への引きはずし指令が起
動される。従って、変流器２次電流波形の比較的急峻
な、且つ狭いスパイク部分Ａ１１６を見失う恐れのある
サンプリング法の難点が克服される。
グ回路を利用することにより、比較的急峻なスパイク部
分Ａ１１６が正しく感知され、基準設定値と比較され
て、もし設定値以上なら遮断器への引きはずし指令が起
動される。従って、変流器２次電流波形の比較的急峻
な、且つ狭いスパイク部分Ａ１１６を見失う恐れのある
サンプリング法の難点が克服される。
【００５９】上記ソリッドステート引きはずし装置が組
み込まれる回路を図１０−２３に示す。この回路は図３
９−１２０に示す後述のWestinghouse社製SURE CHIP PL
USマイクロコントローラーを含む。このマイクロコント
ローラーはマイクロプロセッサー、オンボードＡ／Ｄコ
ンバーター、オンボード・コンパレーター及び複数の入
／出力装置を含む。マイクロプロセッサーのためのソフ
トウエア制御を図２４−３８に示す。
み込まれる回路を図１０−２３に示す。この回路は図３
９−１２０に示す後述のWestinghouse社製SURE CHIP PL
USマイクロコントローラーを含む。このマイクロコント
ローラーはマイクロプロセッサー、オンボードＡ／Ｄコ
ンバーター、オンボード・コンパレーター及び複数の入
／出力装置を含む。マイクロプロセッサーのためのソフ
トウエア制御を図２４−３８に示す。
【００６０】図１０−２３において円で囲んだ英数字は
他図への接続を示す。例えば、“Ｐ１１”を囲む円は
“Ｐ１１０”を囲む円を有する他図との接続を意味す
る。またバスまたはポートの多重ビットに例えばＰＣ
［７．．．０］というような参照番号を付してあるが、
これはポートＣのビット０乃至７であることを意味す
る。同様に、個々のビットに例えばＰＣ［７，５，１］
のような参照番号を付してあるが、これはポートＣのビ
ット７，５及び１であることを意味する。
他図への接続を示す。例えば、“Ｐ１１”を囲む円は
“Ｐ１１０”を囲む円を有する他図との接続を意味す
る。またバスまたはポートの多重ビットに例えばＰＣ
［７．．．０］というような参照番号を付してあるが、
これはポートＣのビット０乃至７であることを意味す
る。同様に、個々のビットに例えばＰＣ［７，５，１］
のような参照番号を付してあるが、これはポートＣのビ
ット７，５及び１であることを意味する。
【００６１】電源は公知であり図１０−２３に示す各構
成部分への電源入力は本発明の範囲外である。従って、
各構成部分への電源入力は図示するにとどめてその説明
は省く。同様に図１０−２３に示す各構成部分の接地入
力も図示するにとどめる。
成部分への電源入力は本発明の範囲外である。従って、
各構成部分への電源入力は図示するにとどめてその説明
は省く。同様に図１０−２３に示す各構成部分の接地入
力も図示するにとどめる。
【００６２】図２０−２３にWestinghouse社製SURE CHI
P PLUSマイクロコンピューターを図示し、参照番号Ｄ２
０を付してある。既に述べたように、マイクロコントロ
ーラーＤ２０については図３２−１２０に沿って後述す
る。
P PLUSマイクロコンピューターを図示し、参照番号Ｄ２
０を付してある。既に述べたように、マイクロコントロ
ーラーＤ２０については図３２−１２０に沿って後述す
る。
【００６３】マイクロコントローラーＤ２０は４つの並
列８ビット入／出力ポート；ＰＡ，ＰＢ，ＰＣ及びＰＤ
を含む。ポートＰＤ［７．．．０］は８ビット多重アド
レス／データ・バスＤ２２を形成するためのポートであ
りポートＰＢ［６．．．０］は高アドレス・バスＤ２４
を形成するためのポートであり、ポートＰＣは引きはず
し、アラーム機能及びアドレス復号のためのポートであ
る。ビットＰＣ［１，０］は瞬時引きはずし及び過電流
引きはずし指令にそれぞれ利用される。ビットＰＣ
［７．．．４］はアドレスラインＩＯＡ０，ＩＯＡ１，
ＩＯＡ２及びＩＯＡ３を定義する入／出力アドレス復号
に利用される。
列８ビット入／出力ポート；ＰＡ，ＰＢ，ＰＣ及びＰＤ
を含む。ポートＰＤ［７．．．０］は８ビット多重アド
レス／データ・バスＤ２２を形成するためのポートであ
りポートＰＢ［６．．．０］は高アドレス・バスＤ２４
を形成するためのポートであり、ポートＰＣは引きはず
し、アラーム機能及びアドレス復号のためのポートであ
る。ビットＰＣ［１，０］は瞬時引きはずし及び過電流
引きはずし指令にそれぞれ利用される。ビットＰＣ
［７．．．４］はアドレスラインＩＯＡ０，ＩＯＡ１，
ＩＯＡ２及びＩＯＡ３を定義する入／出力アドレス復号
に利用される。
【００６４】ポートＤは入／出力バスＤ２６を形成す
る。詳しくは後述するように、入／出力バスＤ２６はユ
ーザー・インターフェース用に利用されるだけでなく、
後述する監視インターフェース用にも利用される。
る。詳しくは後述するように、入／出力バスＤ２６はユ
ーザー・インターフェース用に利用されるだけでなく、
後述する監視インターフェース用にも利用される。
【００６５】ソリッドステート引きはずし装置はプログ
ラム指令のための一定量の読み取り専用メモリー（ＲＯ
Ｍ）Ｄ３０、及びデータのための一定量のランダムアク
セスメモリー（ＲＡＭ）Ｄ３２をも含む。プログラム指
令用には公称３２Ｋ ＲＯＭを、データ用には公称８Ｋ
ＲＡＭを選択する。ただし、本発明の原理はＲＯＭＤ
３０及びＲＡＭ Ｄ３２の上記サイズに制限されるもの
ではない。
ラム指令のための一定量の読み取り専用メモリー（ＲＯ
Ｍ）Ｄ３０、及びデータのための一定量のランダムアク
セスメモリー（ＲＡＭ）Ｄ３２をも含む。プログラム指
令用には公称３２Ｋ ＲＯＭを、データ用には公称８Ｋ
ＲＡＭを選択する。ただし、本発明の原理はＲＯＭＤ
３０及びＲＡＭ Ｄ３２の上記サイズに制限されるもの
ではない。
【００６６】３２Ｋ ＲＯＭ Ｄ３０は１４本のドレス
ラインを必要とする。従って、低アドレス・バスＤ３４
及び高アドレス・バスＤ２４（合計１４本のアドレスラ
インを形成する）がＲＯＭ Ｄ３０のアドレス入力Ａ０
乃至Ａ１４に接続している。
ラインを必要とする。従って、低アドレス・バスＤ３４
及び高アドレス・バスＤ２４（合計１４本のアドレスラ
インを形成する）がＲＯＭ Ｄ３０のアドレス入力Ａ０
乃至Ａ１４に接続している。
【００６７】高アドレス・バスＤ２４は上述したマイク
ロコントローラーＤ２０のポートＤによって提供され、
低アドレスバスＤ３４は多重アドレス／データ・バスＤ
２２から誘導される。具体的には、多重アドレス／デー
タ・バスＡＤ［７．．．０］Ｄ２２は８ビット・アドレ
スラッチＤ３６のデータ入力ＤＩ［７．．．０］に接続
し、アドレスラッチＤ３６のデータ出力ビットＤＯ
［７．．．０］が低アドレスバスＤ３４を形成する。
ロコントローラーＤ２０のポートＤによって提供され、
低アドレスバスＤ３４は多重アドレス／データ・バスＤ
２２から誘導される。具体的には、多重アドレス／デー
タ・バスＡＤ［７．．．０］Ｄ２２は８ビット・アドレ
スラッチＤ３６のデータ入力ＤＩ［７．．．０］に接続
し、アドレスラッチＤ３６のデータ出力ビットＤＯ
［７．．．０］が低アドレスバスＤ３４を形成する。
【００６８】アドレスラッチＤ３６はマイクロコントロ
ーラーＤ２０において利用されるアドレスラッチ割込み
可能信号ＡＬＥの制御下にある。マイクロコントローラ
ーＤ２０によって多重アドレス／データ・バスＤ２２に
アドレスが送出されると、このアドレスはアドレスラッ
チ割込み可能信号ＡＬＥの制御下にアドレスラッチＤ３
６によってラッチされ、アドレスラッチ割り込み可能信
号はアドレスラッチＤ３６のラッチ割り込み可能（Ｌ
Ｅ）入力に印加される。
ーラーＤ２０において利用されるアドレスラッチ割込み
可能信号ＡＬＥの制御下にある。マイクロコントローラ
ーＤ２０によって多重アドレス／データ・バスＤ２２に
アドレスが送出されると、このアドレスはアドレスラッ
チ割込み可能信号ＡＬＥの制御下にアドレスラッチＤ３
６によってラッチされ、アドレスラッチ割り込み可能信
号はアドレスラッチＤ３６のラッチ割り込み可能（Ｌ
Ｅ）入力に印加される。
【００６９】アドレスラッチＤ３６は、抵抗器Ｄ３８を
介してチップセレクト入力（反転ＯＣ）を接地すること
によって連続的に選択される。同様に、ＲＯＭ Ｄ３０
は抵抗器Ｄ４０を介してセレクト入力、反転ＣＥを接地
することによって連続的に選択される。
介してチップセレクト入力（反転ＯＣ）を接地すること
によって連続的に選択される。同様に、ＲＯＭ Ｄ３０
は抵抗器Ｄ４０を介してセレクト入力、反転ＣＥを接地
することによって連続的に選択される。
【００７０】アドレスラッチＤ３６の出力ピンＤＯ
［７．．．０］は、低アドレスバスＡ［７．．．０］Ｄ
３４を形成する。低アドレスバスＡ［７．．．０］Ｄ３
４は高アドレスバスＡ［１４．．．８］Ｄ２４と共にＲ
ＯＭ Ｄ３０のアドレス入力Ａ［７．．．０］に接続
し、前記高アドレスバスＡ［１４．．．８］Ｄ２４はＲ
ＯＭアドレス入力Ａ［１４．．．８］に接続して、先に
述べたようにプログラム指令を含む３２キロバイトＲＯ
Ｍ Ｄ３０をアドレスする。プログラム指令については
後述する。
［７．．．０］は、低アドレスバスＡ［７．．．０］Ｄ
３４を形成する。低アドレスバスＡ［７．．．０］Ｄ３
４は高アドレスバスＡ［１４．．．８］Ｄ２４と共にＲ
ＯＭ Ｄ３０のアドレス入力Ａ［７．．．０］に接続
し、前記高アドレスバスＡ［１４．．．８］Ｄ２４はＲ
ＯＭアドレス入力Ａ［１４．．．８］に接続して、先に
述べたようにプログラム指令を含む３２キロバイトＲＯ
Ｍ Ｄ３０をアドレスする。プログラム指令については
後述する。
【００７１】マイクロコントローラーＤ２０及び、特
に、マイクロコントローラーＤ２０内のマイクロプロセ
ッサーがプログラム指令をアクセスできるようにするた
め、ＲＯＭ Ｄ３０の出力ピン０［７．．．０］を多重
アドレス／データ・バスＤ２２に接続する。ＲＯＭ Ｄ
３０の動作はマイクロコントローラーＤ２０の出力にお
いて得られるプログラムセレクト割込み可能信号（反転
ＰＳＥＮ）の制御下にある。
に、マイクロコントローラーＤ２０内のマイクロプロセ
ッサーがプログラム指令をアクセスできるようにするた
め、ＲＯＭ Ｄ３０の出力ピン０［７．．．０］を多重
アドレス／データ・バスＤ２２に接続する。ＲＯＭ Ｄ
３０の動作はマイクロコントローラーＤ２０の出力にお
いて得られるプログラムセレクト割込み可能信号（反転
ＰＳＥＮ）の制御下にある。
【００７２】８キロバイトＲＡＭ Ｄ３２が必要とする
アドレスラインは、１２本だけである。従って、ＲＡＭ
Ｄ３２の入力端子Ａ［７．．．０］に低アドレスバス
Ａ［７．．．０］Ｄ３４を接続する。高アドレスバスＤ
２４の一部（例えば、Ａ［１２．．．７］）は、ＲＡＭ
Ｄ３２のアドレス入力Ａ［１２．．．７］に接続す
る。８キロバイトＲＡＭの出力０［７．．．０］を多重
アドレス／データ・バスＤ２２に接続することにより、
マイクロコントローラーＤ２０がＲＡＭ Ｄ３０をアク
セスできるようにする。
アドレスラインは、１２本だけである。従って、ＲＡＭ
Ｄ３２の入力端子Ａ［７．．．０］に低アドレスバス
Ａ［７．．．０］Ｄ３４を接続する。高アドレスバスＤ
２４の一部（例えば、Ａ［１２．．．７］）は、ＲＡＭ
Ｄ３２のアドレス入力Ａ［１２．．．７］に接続す
る。８キロバイトＲＡＭの出力０［７．．．０］を多重
アドレス／データ・バスＤ２２に接続することにより、
マイクロコントローラーＤ２０がＲＡＭ Ｄ３０をアク
セスできるようにする。
【００７３】電流値、特に相電流や地電流のようなアナ
ログ値はマイクロコントローラーＤ２０によってデジタ
ル化され、ＲＡＭ Ｄ３２に記憶させる。ＲＡＭ Ｄ３
２の読取り及び書込み機能はマイクロコントローラーＤ
２０の制御下にある。即ち、マイクロコントローラーが
ＲＡＭ Ｄ３２の読取り可能入力（反転ＯＥ）と接続す
る読取り出力（反転Ｒ）を低状態にするとＲＡＭ Ｄ３
２が読取られる。マイクロコントローラーＤ２０はＲＡ
Ｍ Ｄ３２の書込み可能入力と接続する書込み出力（反
転Ｅ）を低状態にすることによってＲＡＭ Ｄ３２に書
き込むことができる。
ログ値はマイクロコントローラーＤ２０によってデジタ
ル化され、ＲＡＭ Ｄ３２に記憶させる。ＲＡＭ Ｄ３
２の読取り及び書込み機能はマイクロコントローラーＤ
２０の制御下にある。即ち、マイクロコントローラーが
ＲＡＭ Ｄ３２の読取り可能入力（反転ＯＥ）と接続す
る読取り出力（反転Ｒ）を低状態にするとＲＡＭ Ｄ３
２が読取られる。マイクロコントローラーＤ２０はＲＡ
Ｍ Ｄ３２の書込み可能入力と接続する書込み出力（反
転Ｅ）を低状態にすることによってＲＡＭ Ｄ３２に書
き込むことができる。
【００７４】マイクロコントローラーＤ２０において得
られる入反転出力アドレスビットＩＯＡ［３．．．０］
は複数のユーザー及び監視制御インターフェースのアド
レスを容易にする。即ち、入反転出力アドレスビットＩ
ＯＡ［３．．．０］は２つの３×８アドレスデコーダー
Ｄ４４及びＤ４６に印加される。具体的には、入／出力
アドレスビットＩＯＡ［２．．．０］はそれぞれの３×
８アドレスデコーダーＤ４４，Ｄ４６のＡ，Ｂ，Ｃ入力
に印加され、アドレスビットＩＯＡ［３］は抵抗器Ｄ４
８を介してアドレスデコーダーＤ４４，Ｄ４６のチップ
セレクト入力ＣＳ１，反転ＣＳ２に印加される。マイク
ロコントローラーから得られる反転ＰＳＥＮ信号はアド
レスデコーダーＤ４４，Ｄ４６のチップセレクト入力、
反転ＣＳ３に印加される。アドレスデコーダーＤ４４の
チップセレクト入力、反転ＣＳ２は接地され、アドレス
デコーダーＤ４６のチップセレクト入力ＣＳ１は抵抗器
Ｄ５０を介して５ボルト電源と接続する。
られる入反転出力アドレスビットＩＯＡ［３．．．０］
は複数のユーザー及び監視制御インターフェースのアド
レスを容易にする。即ち、入反転出力アドレスビットＩ
ＯＡ［３．．．０］は２つの３×８アドレスデコーダー
Ｄ４４及びＤ４６に印加される。具体的には、入／出力
アドレスビットＩＯＡ［２．．．０］はそれぞれの３×
８アドレスデコーダーＤ４４，Ｄ４６のＡ，Ｂ，Ｃ入力
に印加され、アドレスビットＩＯＡ［３］は抵抗器Ｄ４
８を介してアドレスデコーダーＤ４４，Ｄ４６のチップ
セレクト入力ＣＳ１，反転ＣＳ２に印加される。マイク
ロコントローラーから得られる反転ＰＳＥＮ信号はアド
レスデコーダーＤ４４，Ｄ４６のチップセレクト入力、
反転ＣＳ３に印加される。アドレスデコーダーＤ４４の
チップセレクト入力、反転ＣＳ２は接地され、アドレス
デコーダーＤ４６のチップセレクト入力ＣＳ１は抵抗器
Ｄ５０を介して５ボルト電源と接続する。
【００７５】従って、アドレスデコーダーＤ４４及びＤ
４６は入／出力アドレスビットＩＯＡ［３．．．０］を
復号して１２個のアドレスデコード信号を得るのに利用
される。（これらのセレクト信号のうち４個は使用され
ない。）これらのアドレスデコード信号、反転ＣＥ０乃
至反転ＣＥ１１は後述するように個々のユーザー及び監
視制御インターフェースに割当てられる。具体的には、
図１０−１１に示すように、アドレスデコード信号、反
転ＣＥ０，反転ＣＥ１，反転ＣＥ２及び反転ＣＥ３は４
つの８ビットレジスターＤ５２，Ｄ５４，Ｄ５６及びＤ
５８のクロック入力（ＣＬＫ）に印加され入／出力バス
Ｄ２６はデータ入力ピンＤＩ［７．．．０］と接続す
る。入／出力バスＤ２６におけるデータはチップ割込み
可能アドレスデコード信号、反転ＣＥ０，反転ＣＥ１，
反転ＣＥ２及び反転ＣＥ３の制御下にレジスターＤ５
２，Ｄ５４，Ｄ５６及びＤ５８に記録される。レジスタ
ーＤ５２，Ｄ５４，Ｄ５６及びＤ５８はマイクロコント
ローラーのリセット信号によってリセットされる。レジ
スターＤ５２，Ｄ５４，Ｄ５６及びＤ５８の出力ピンＤ
Ｏ［７．．．０］は限流抵抗器Ｄ６２を介して発光ダイ
オード（ＬＥＤ）Ｄ６０を駆動するのに利用される。
４６は入／出力アドレスビットＩＯＡ［３．．．０］を
復号して１２個のアドレスデコード信号を得るのに利用
される。（これらのセレクト信号のうち４個は使用され
ない。）これらのアドレスデコード信号、反転ＣＥ０乃
至反転ＣＥ１１は後述するように個々のユーザー及び監
視制御インターフェースに割当てられる。具体的には、
図１０−１１に示すように、アドレスデコード信号、反
転ＣＥ０，反転ＣＥ１，反転ＣＥ２及び反転ＣＥ３は４
つの８ビットレジスターＤ５２，Ｄ５４，Ｄ５６及びＤ
５８のクロック入力（ＣＬＫ）に印加され入／出力バス
Ｄ２６はデータ入力ピンＤＩ［７．．．０］と接続す
る。入／出力バスＤ２６におけるデータはチップ割込み
可能アドレスデコード信号、反転ＣＥ０，反転ＣＥ１，
反転ＣＥ２及び反転ＣＥ３の制御下にレジスターＤ５
２，Ｄ５４，Ｄ５６及びＤ５８に記録される。レジスタ
ーＤ５２，Ｄ５４，Ｄ５６及びＤ５８はマイクロコント
ローラーのリセット信号によってリセットされる。レジ
スターＤ５２，Ｄ５４，Ｄ５６及びＤ５８の出力ピンＤ
Ｏ［７．．．０］は限流抵抗器Ｄ６２を介して発光ダイ
オード（ＬＥＤ）Ｄ６０を駆動するのに利用される。
【００７６】抵抗器Ｄ５２，Ｄ５８はＬＥＤ Ｄ６０を
制御するだけでなく、インターロック機能をも果たす。
即ち、レジスターＤ５２及びＤ５８のピンＤＯ７におい
て得られる信号ＧＮＤ−ＺＯＮＥ−ＯＵＴ及びＰＨＡＳ
Ｅ−ＺＯＮＥ−ＯＵＴは配電系統中の上流側遮断器との
インターロックによって選択的引きはずしを行なうのに
利用される。具体的にはＧＮＤ−ＺＯＮＥ−ＯＵＴ及び
ＰＨＡＳＥ−ＺＯＮＥ−ＯＵＴ信号は地過電流オプショ
ンが選択されたか相過電流オプションが選択されたかを
指示するのに利用される。要するに、これらの信号はも
し上流側遮断器が長遅延で引きはずされるのを防ぐため
に下流側引きはずし装置においてこれらのオプションが
選択された場合、時間−電流曲線の長遅延部分において
上流側遮断器が引きはずされるのを防止するのに利用さ
れる。もしオプションが選択されなければ、上流側遮断
器は下流側引きはずし装置のために選択されない長遅延
保護を行なうことになる。
制御するだけでなく、インターロック機能をも果たす。
即ち、レジスターＤ５２及びＤ５８のピンＤＯ７におい
て得られる信号ＧＮＤ−ＺＯＮＥ−ＯＵＴ及びＰＨＡＳ
Ｅ−ＺＯＮＥ−ＯＵＴは配電系統中の上流側遮断器との
インターロックによって選択的引きはずしを行なうのに
利用される。具体的にはＧＮＤ−ＺＯＮＥ−ＯＵＴ及び
ＰＨＡＳＥ−ＺＯＮＥ−ＯＵＴ信号は地過電流オプショ
ンが選択されたか相過電流オプションが選択されたかを
指示するのに利用される。要するに、これらの信号はも
し上流側遮断器が長遅延で引きはずされるのを防ぐため
に下流側引きはずし装置においてこれらのオプションが
選択された場合、時間−電流曲線の長遅延部分において
上流側遮断器が引きはずされるのを防止するのに利用さ
れる。もしオプションが選択されなければ、上流側遮断
器は下流側引きはずし装置のために選択されない長遅延
保護を行なうことになる。
【００７７】これらの信号は入／出力バスＤ２６を介し
てレジスターＤ５２及びＤ５８に入力され、レジスター
Ｄ５２及びＤ５８のＤＯ７出力から取り出される。取り
出された信号は、２つのオプトカプラー回路Ｄ６９及び
Ｄ７１（図１１）に入力される。オプトカプラー回路Ｄ
６９及びＤ７１の出力は上流側遮断器とのインターロッ
クのためユーザー・インターフェース端子ブロックＤ６
８の端子８及び１０に入力される。
てレジスターＤ５２及びＤ５８に入力され、レジスター
Ｄ５２及びＤ５８のＤＯ７出力から取り出される。取り
出された信号は、２つのオプトカプラー回路Ｄ６９及び
Ｄ７１（図１１）に入力される。オプトカプラー回路Ｄ
６９及びＤ７１の出力は上流側遮断器とのインターロッ
クのためユーザー・インターフェース端子ブロックＤ６
８の端子８及び１０に入力される。
【００７８】同様に、下流側遮断器からの信号ＰＨＡＳ
Ｅ−ＺＯＮＥ−ＩＮ及びＧＮＤ−ＺＯＮＥ−ＩＮはユー
ザー・インターフェース端子ブロックＤ６８の端子９及
び１１に入力される。これらの信号は信号コンディショ
ニング／スイッチング回路Ｄ６９に入力され、さらにオ
プトカプラー回路Ｄ７３及びＤ７５にそれぞれ入力され
る。オプトカプラーＤ７３及びＤ７５の出力は入力デー
タバスＤ２６に入力されて下流側遮断器が長遅延引きは
ずし機能を協調させるため相過電流及び地過電流の双方
からの保護を行なうように構成されていることを配電系
統に通報する。オプトカプラーＤ７３及びＤ７５の出力
はアドレスデコード信号、反転ＣＥ６によって選択可能
な８ビットレジスターＤ１０６（図１０）に入力され、
入／出力バスＤ２６に入力される。
Ｅ−ＺＯＮＥ−ＩＮ及びＧＮＤ−ＺＯＮＥ−ＩＮはユー
ザー・インターフェース端子ブロックＤ６８の端子９及
び１１に入力される。これらの信号は信号コンディショ
ニング／スイッチング回路Ｄ６９に入力され、さらにオ
プトカプラー回路Ｄ７３及びＤ７５にそれぞれ入力され
る。オプトカプラーＤ７３及びＤ７５の出力は入力デー
タバスＤ２６に入力されて下流側遮断器が長遅延引きは
ずし機能を協調させるため相過電流及び地過電流の双方
からの保護を行なうように構成されていることを配電系
統に通報する。オプトカプラーＤ７３及びＤ７５の出力
はアドレスデコード信号、反転ＣＥ６によって選択可能
な８ビットレジスターＤ１０６（図１０）に入力され、
入／出力バスＤ２６に入力される。
【００７９】レジスターＤ５８はＰＯＮＩ回路に対する
インターフェースとしても利用される。ＰＯＮＩ回路は
Westinghouse社製のＩＮＣＯＭ通信ネットワークと併用
される直列ポートインターフェースである。ＰＯＮＩイ
ンターフェースは本願の出願人に譲渡され、参考のため
その内容が本願明細書中に引用されている米国特許第
５，００７，０１３号に記載されている。ＩＮＣＯＭ通
信ネットワークは米国特許第４，６５３，０７３号に記
載されている。
インターフェースとしても利用される。ＰＯＮＩ回路は
Westinghouse社製のＩＮＣＯＭ通信ネットワークと併用
される直列ポートインターフェースである。ＰＯＮＩイ
ンターフェースは本願の出願人に譲渡され、参考のため
その内容が本願明細書中に引用されている米国特許第
５，００７，０１３号に記載されている。ＩＮＣＯＭ通
信ネットワークは米国特許第４，６５３，０７３号に記
載されている。
【００８０】レジスターＤ５８のＤＯ５及びＤＯ６ピン
において得られるＰＯＮＩインターフェースへの入力Ｐ
ＯＮＩ−ＣＬＫ及びＰＯＮＩ−Ｒ／ＷはＰＯＮＩインタ
ーフェース端子ブロックＤ７６（図１２−１３）に入力
される。ＰＯＮＩインターフェースからの出力信号ＰＯ
ＮＩ−ＩＮＴ及びＰＯＮＩ−ＤＡＴＡはＰＯＮＩインタ
ーフェース端子ブロックＤ７６に接続され、レジスター
Ｄ１０６を介して入／出力バスＤ２６に入力される。
において得られるＰＯＮＩインターフェースへの入力Ｐ
ＯＮＩ−ＣＬＫ及びＰＯＮＩ−Ｒ／ＷはＰＯＮＩインタ
ーフェース端子ブロックＤ７６（図１２−１３）に入力
される。ＰＯＮＩインターフェースからの出力信号ＰＯ
ＮＩ−ＩＮＴ及びＰＯＮＩ−ＤＡＴＡはＰＯＮＩインタ
ーフェース端子ブロックＤ７６に接続され、レジスター
Ｄ１０６を介して入／出力バスＤ２６に入力される。
【００８１】上記ＩＮＣＯＭネットワークは遮断器が上
記´０７３号特許に記載されているような遠隔通信装置
と通信することを可能にする通信ネットワークである。
詳しくは後述するＳＵＲＥ ＣＨＩＰ ＰＬＵＳマイク
ロコントローラーＤ２０は遮断器がＩＮＣＯＭネットワ
ークと通信することを可能にする。これにより関数（例
えば、勾配）や設定値を遠隔場所から変更することがで
きる。
記´０７３号特許に記載されているような遠隔通信装置
と通信することを可能にする通信ネットワークである。
詳しくは後述するＳＵＲＥ ＣＨＩＰ ＰＬＵＳマイク
ロコントローラーＤ２０は遮断器がＩＮＣＯＭネットワ
ークと通信することを可能にする。これにより関数（例
えば、勾配）や設定値を遠隔場所から変更することがで
きる。
【００８２】ＩＮＣＯＭネットワークとのインターフェ
ースは端子ブロックＤ７７による（図１７）。即ち、Ｉ
ＮＣＯＭの送受信号ＴＸ及びＲＸを端子ブロックＤ７７
の端子１及び２に接続することにより、遮断器をＩＮＣ
ＯＭ通信ネットワークと接続する。
ースは端子ブロックＤ７７による（図１７）。即ち、Ｉ
ＮＣＯＭの送受信号ＴＸ及びＲＸを端子ブロックＤ７７
の端子１及び２に接続することにより、遮断器をＩＮＣ
ＯＭ通信ネットワークと接続する。
【００８３】ＲＸ及びＴＸ信号はいずれも破線ボックス
Ｄ７９内に示す信号コンディショニング回路によってコ
ンディショニングされる。ＲＸ及びＴＸ信号も共通ライ
ンも図１６に示すようにＳＵＲＥ ＣＨＩＰ ＰＬＵＳ
マイクロコントローラーＤ２０と接続する。
Ｄ７９内に示す信号コンディショニング回路によってコ
ンディショニングされる。ＲＸ及びＴＸ信号も共通ライ
ンも図１６に示すようにＳＵＲＥ ＣＨＩＰ ＰＬＵＳ
マイクロコントローラーＤ２０と接続する。
【００８４】ソリッドステート引きはずし装置に対して
特定位置に５ビット７セグメント表示手段（図１４−１
５）をも設ける。７セグメント表示手段は瞬時相電流や
瞬時地電流などのような種々のパラメーターを表示す
る。この表示手段は５個の７セグメント数字Ｄ８０を含
む。７セグメント表示素子のそれぞれは複数の抵抗器Ｄ
８４を介して７セグメント表示ドライバーＤ８２によっ
て駆動される。入／出力バスＤ２６は表示ドライバーＤ
８２の入力端子Ａ，Ｂ，Ｃ，Ｄと接続する。チップ及び
復号アドレスチップ可能信号、反転ＣＥ７，反転ＣＥ８
及び反転ＣＥ９は表示ドライバーＤ８２の使用可能入
力、反転ＣＥに入力される。
特定位置に５ビット７セグメント表示手段（図１４−１
５）をも設ける。７セグメント表示手段は瞬時相電流や
瞬時地電流などのような種々のパラメーターを表示す
る。この表示手段は５個の７セグメント数字Ｄ８０を含
む。７セグメント表示素子のそれぞれは複数の抵抗器Ｄ
８４を介して７セグメント表示ドライバーＤ８２によっ
て駆動される。入／出力バスＤ２６は表示ドライバーＤ
８２の入力端子Ａ，Ｂ，Ｃ，Ｄと接続する。チップ及び
復号アドレスチップ可能信号、反転ＣＥ７，反転ＣＥ８
及び反転ＣＥ９は表示ドライバーＤ８２の使用可能入
力、反転ＣＥに入力される。
【００８５】引きはずし装置は上記表示手段のほかに校
正モードにおいて利用される英数字表示手段Ｄ８６をも
含む。英数字表示手段Ｄ８６は復号アドレス入力、反転
ＣＥ１０及び反転ＣＥ１１によって選択される。即ち、
復号アドレス入力、反転ＣＥ１０及び反転ＣＥ１１を利
用することによって表示手段Ｄ８６を選択する。入／出
力バスＤ２６はレジスターＤ１０７と接続する。
正モードにおいて利用される英数字表示手段Ｄ８６をも
含む。英数字表示手段Ｄ８６は復号アドレス入力、反転
ＣＥ１０及び反転ＣＥ１１によって選択される。即ち、
復号アドレス入力、反転ＣＥ１０及び反転ＣＥ１１を利
用することによって表示手段Ｄ８６を選択する。入／出
力バスＤ２６はレジスターＤ１０７と接続する。
【００８６】ユーザーインターフェースは図１９に示す
ように表示手段に表示される設定値を観察して引きはず
し装置をテストしながら設定値を選択するための複数の
膜スイッチをも含む。これらの膜スイッチＤ８８はマイ
クロコントローラーＤ２０とのインターフェースとして
作用する複数の抵抗器Ｄ９２を介してレジスターＤ９０
（図１０）と接続する。膜スイッチＤ８８は５ボルト電
源と分圧器を形成する抵抗器Ｄ９２と共に、抵抗器Ｄ９
０に入力する電圧レベル、従って、論理レベルを変化さ
せるように作用する。レジスターＤ９０の出力はＩＯバ
スＤ２６に入力する。レジスターＤ９０はアドレスデコ
ードセレクト信号ＣＥ５によって選択される。
ように表示手段に表示される設定値を観察して引きはず
し装置をテストしながら設定値を選択するための複数の
膜スイッチをも含む。これらの膜スイッチＤ８８はマイ
クロコントローラーＤ２０とのインターフェースとして
作用する複数の抵抗器Ｄ９２を介してレジスターＤ９０
（図１０）と接続する。膜スイッチＤ８８は５ボルト電
源と分圧器を形成する抵抗器Ｄ９２と共に、抵抗器Ｄ９
０に入力する電圧レベル、従って、論理レベルを変化さ
せるように作用する。レジスターＤ９０の出力はＩＯバ
スＤ２６に入力する。レジスターＤ９０はアドレスデコ
ードセレクト信号ＣＥ５によって選択される。
【００８７】変流器比や、ディスクリミネーター・オプ
ションまたは自動リセット・オプションのような選択オ
プションをプログラムするためのユーザーインターフェ
ースレジスターＤ９４（図１０）をも設ける。このよう
なデータは連結スイッチＤ９６（図１２−１３）を介し
てユーザーによってプログラムされる。連結スイッチＤ
９６は配電系統とインターフェース接続する複数の、例
えば、１０個の単極単投スイッチを含む。スイッチＤ９
６は複数のプルアップ抵抗器Ｄ９８を介してレジスター
Ｄ９４と接続する。レジスターＤ９４の出力はＩＯバス
Ｄ２６と接続する。レジスターＤ９４はアドレスデコー
ドチップ可能信号反転ＣＥ４によって選択される。
ションまたは自動リセット・オプションのような選択オ
プションをプログラムするためのユーザーインターフェ
ースレジスターＤ９４（図１０）をも設ける。このよう
なデータは連結スイッチＤ９６（図１２−１３）を介し
てユーザーによってプログラムされる。連結スイッチＤ
９６は配電系統とインターフェース接続する複数の、例
えば、１０個の単極単投スイッチを含む。スイッチＤ９
６は複数のプルアップ抵抗器Ｄ９８を介してレジスター
Ｄ９４と接続する。レジスターＤ９４の出力はＩＯバス
Ｄ２６と接続する。レジスターＤ９４はアドレスデコー
ドチップ可能信号反転ＣＥ４によって選択される。
【００８８】また、引きはずし装置は遮断器引きはずし
コイル及び需要家の遠隔表示器とインターフェース接続
する複数のリレー接点出力をも有する。即ち、レジスタ
ーＤ５４において得られるＣＬＯＳＥＳ信号、及びマイ
クロコントローラーＤ２において得られる瞬時引きはず
し信号、過電流引きはずし信号及びアラーム信号はパワ
ートランジスターＤ１１０に入力し、このパワートラン
ジスターＤ１１０は複数のリレーＤ１１２と接続する。
各リレーＤ１１２は単極双投接点Ｄ１１４を含む。リレ
ー接点出力Ｄ１１４は需要家が使用できるように需要家
インターフェース端子ブロックＤ１１５と接続する。
コイル及び需要家の遠隔表示器とインターフェース接続
する複数のリレー接点出力をも有する。即ち、レジスタ
ーＤ５４において得られるＣＬＯＳＥＳ信号、及びマイ
クロコントローラーＤ２において得られる瞬時引きはず
し信号、過電流引きはずし信号及びアラーム信号はパワ
ートランジスターＤ１１０に入力し、このパワートラン
ジスターＤ１１０は複数のリレーＤ１１２と接続する。
各リレーＤ１１２は単極双投接点Ｄ１１４を含む。リレ
ー接点出力Ｄ１１４は需要家が使用できるように需要家
インターフェース端子ブロックＤ１１５と接続する。
【００８９】配電系統はＣＴ出力電流を適当なレベルま
で低下させるための複数の補助変流器を含む。引きはず
し装置が使用される特定の遮断器に設けた１次変流器は
端子ブロックＤ１１６（図１６）と接続し、この端子ブ
ロックＤ１１６は補助変流器Ｄ１１８と接続する。補助
変流器の２次側は端子ブロックＤ１２０と接続する。端
子ブロックＤ１２０はＣＴモジュール・インターフェー
ス端子ブロックＤ１２２（図１７）と接続する。
で低下させるための複数の補助変流器を含む。引きはず
し装置が使用される特定の遮断器に設けた１次変流器は
端子ブロックＤ１１６（図１６）と接続し、この端子ブ
ロックＤ１１６は補助変流器Ｄ１１８と接続する。補助
変流器の２次側は端子ブロックＤ１２０と接続する。端
子ブロックＤ１２０はＣＴモジュール・インターフェー
ス端子ブロックＤ１２２（図１７）と接続する。
【００９０】ＣＴの出力は複数の整流器Ｄ１２４によっ
て整流される。整流された出力はモニター回路Ｄ１２６
（図２０−２３）に入力する。即ち、整流された相電流
出力ＩＡ，ＩＢ及びＩＣがダイオードＯＲ回路Ｄ１２６
に入力する。ダイオードＯＲ回路Ｄ１２６は３個のダイ
オードを含み、これらのダイオードの陽極は共通に接続
され、陰極は整流された相電流ＩＡ，ＩＢ及びＩＣと接
続している。
て整流される。整流された出力はモニター回路Ｄ１２６
（図２０−２３）に入力する。即ち、整流された相電流
出力ＩＡ，ＩＢ及びＩＣがダイオードＯＲ回路Ｄ１２６
に入力する。ダイオードＯＲ回路Ｄ１２６は３個のダイ
オードを含み、これらのダイオードの陽極は共通に接続
され、陰極は整流された相電流ＩＡ，ＩＢ及びＩＣと接
続している。
【００９１】このように構成すれば、変流器が飽和状態
である時でも最大負相電流を容易に且つ連続的に選択す
ることができる。需要家によって選択される後述の瞬時
／過電流設定値と関連するマイクロコントローラーＤ２
０からの正電流と前記負相電流が加算される。この加算
結果がマイクロコントローラーＤ２０内のコンパレータ
ーに入力され、相電流が設定値以上ならマイクロコント
ローラーＤ２０内のマイクロプロセッサーが遮断され
る。
である時でも最大負相電流を容易に且つ連続的に選択す
ることができる。需要家によって選択される後述の瞬時
／過電流設定値と関連するマイクロコントローラーＤ２
０からの正電流と前記負相電流が加算される。この加算
結果がマイクロコントローラーＤ２０内のコンパレータ
ーに入力され、相電流が設定値以上ならマイクロコント
ローラーＤ２０内のマイクロプロセッサーが遮断され
る。
【００９２】地電流も同様に配電系統によってモニター
される。地電流ＩＧは抵抗器Ｄ１２７の両端間に電圧降
下を発生させる。この電圧が分圧回路によって形成され
る電圧より低ければダイードが導通して瞬時地電流を指
定し、この瞬時地電流がマイクロコントローラーＤ２０
に供給される。
される。地電流ＩＧは抵抗器Ｄ１２７の両端間に電圧降
下を発生させる。この電圧が分圧回路によって形成され
る電圧より低ければダイードが導通して瞬時地電流を指
定し、この瞬時地電流がマイクロコントローラーＤ２０
に供給される。
【００９３】本発明の引きはずし装置は膜スイッチＤ８
８（図１９）と連結スイッチＤ９６（図１３−１４）か
ら構成されている。連結スイッチＤ９６は過電流引きは
ずし装置と連携する遮断器に対して選択した特定の変流
器比を配電系統に指示するためのユーザーインターフェ
ースである。ＣＴ比の選択には５個のスイッチ接点が利
用される。これによって最大限３２通りのＣＴ比を配電
系統にプログラムすることができる。
８（図１９）と連結スイッチＤ９６（図１３−１４）か
ら構成されている。連結スイッチＤ９６は過電流引きは
ずし装置と連携する遮断器に対して選択した特定の変流
器比を配電系統に指示するためのユーザーインターフェ
ースである。ＣＴ比の選択には５個のスイッチ接点が利
用される。これによって最大限３２通りのＣＴ比を配電
系統にプログラムすることができる。
【００９４】同様に、地電流変流比をプログラムするの
に２個のスイッチ接点が利用される。この２個のスイッ
チ接点によって最大限４通りの比を選択することができ
る。
に２個のスイッチ接点が利用される。この２個のスイッ
チ接点によって最大限４通りの比を選択することができ
る。
【００９５】連結スイッチ接点Ｄ９６は種々のオプショ
ンにも利用される。例えば、一方の連結スイッチ接点Ｄ
９６は自動リセットオプションをプログラムするのに使
用でき、他方の連結スイッチＤ９６はＩＮＣＯＭを介し
て行う設定値のダウンローディングを可能にしたり阻止
したりするのに利用することができる。
ンにも利用される。例えば、一方の連結スイッチ接点Ｄ
９６は自動リセットオプションをプログラムするのに使
用でき、他方の連結スイッチＤ９６はＩＮＣＯＭを介し
て行う設定値のダウンローディングを可能にしたり阻止
したりするのに利用することができる。
【００９６】膜スイッチＤ８８は引きはずし装置とのユ
ーザーインターフェースとして機能する。即ち、膜スイ
ッチＡＣＴＩＶＡＴＥ ＰＲＯＧＲＡＭ ＭＯＤＥを押
下することによって引きはずし装置に設定値をプログラ
ムする。長遅延部分の勾配を含む種々の相及び地過電流
及び瞬時引きはずし関数の設定値は膜スイッチＳＥＬＥ
ＣＴを押下することによって選択することができる。Ｓ
ＥＬＥＣＴ設定値スイッチを押下することにより、長遅
延ピックアップ、短遅延ピックアップ、瞬時遅延及びス
ロープに関連する種々のＬＥＤ Ｄ６０（図１０）が順
次点灯される。特性の所要設定に近い引きはずし装置の
ＬＥＤ Ｄ６０が点灯したら、オペレーターはＬＯＷＥ
Ｒ ＲＡＩＳＥ膜スイッチによって英数字表示手段Ｄ８
６上に所期の設定値が現われるまで多数のプログラムさ
れた設定値を検索することができる。所要の設定値に達
したら膜スイッチＳＡＶＥ ＳＥＴＰＯＩＮＴＳを押
し、選択された設定値を記憶させる。エラーの場合、オ
ペレーターは膜スイッチＲＥＳＥＴを押すだけでプログ
ラミングモードから出ることができる。配電系統には記
憶された設定値の全ての検索する能力も備えている。設
定値を検索するには膜スイッチＶＩＥＷ ＳＥＴＰＯＩ
ＮＴＳを押す。
ーザーインターフェースとして機能する。即ち、膜スイ
ッチＡＣＴＩＶＡＴＥ ＰＲＯＧＲＡＭ ＭＯＤＥを押
下することによって引きはずし装置に設定値をプログラ
ムする。長遅延部分の勾配を含む種々の相及び地過電流
及び瞬時引きはずし関数の設定値は膜スイッチＳＥＬＥ
ＣＴを押下することによって選択することができる。Ｓ
ＥＬＥＣＴ設定値スイッチを押下することにより、長遅
延ピックアップ、短遅延ピックアップ、瞬時遅延及びス
ロープに関連する種々のＬＥＤ Ｄ６０（図１０）が順
次点灯される。特性の所要設定に近い引きはずし装置の
ＬＥＤ Ｄ６０が点灯したら、オペレーターはＬＯＷＥ
Ｒ ＲＡＩＳＥ膜スイッチによって英数字表示手段Ｄ８
６上に所期の設定値が現われるまで多数のプログラムさ
れた設定値を検索することができる。所要の設定値に達
したら膜スイッチＳＡＶＥ ＳＥＴＰＯＩＮＴＳを押
し、選択された設定値を記憶させる。エラーの場合、オ
ペレーターは膜スイッチＲＥＳＥＴを押すだけでプログ
ラミングモードから出ることができる。配電系統には記
憶された設定値の全ての検索する能力も備えている。設
定値を検索するには膜スイッチＶＩＥＷ ＳＥＴＰＯＩ
ＮＴＳを押す。
【００９７】配電系統はテスト能力をも有する。引きは
ずし装置をテストするためには膜スイッチＡＣＴＩＶＡ
ＴＥ ＴＥＳＴ ＭＯＤＥを押す。このスイッチを押す
と、英数字表示部Ｄ８６に語“ＴＥＳＴ”が現われる。
次いでオペレーターはＳＥＬＥＣＴ ＳＥＴＰＯＩＮＴ
Ｓスイッチを押すことによって所期のテストを選択する
ことができる。テストを選択したら、オペレーターはＲ
ＡＩＳＥ ＬＯＷＥＲスイッチを押すことによってテス
トを実行するための電流レベルを増減することができ
る。次いで膜スイッチＴＥＳＴを押すと引きはずし装置
がＬＥＤ Ｄ６０によって指示される引きはずしを開始
する。
ずし装置をテストするためには膜スイッチＡＣＴＩＶＡ
ＴＥ ＴＥＳＴ ＭＯＤＥを押す。このスイッチを押す
と、英数字表示部Ｄ８６に語“ＴＥＳＴ”が現われる。
次いでオペレーターはＳＥＬＥＣＴ ＳＥＴＰＯＩＮＴ
Ｓスイッチを押すことによって所期のテストを選択する
ことができる。テストを選択したら、オペレーターはＲ
ＡＩＳＥ ＬＯＷＥＲスイッチを押すことによってテス
トを実行するための電流レベルを増減することができ
る。次いで膜スイッチＴＥＳＴを押すと引きはずし装置
がＬＥＤ Ｄ６０によって指示される引きはずしを開始
する。
【００９８】配電系統には計測機能もあり、相電流Ｉ
Ａ、ＩＢ、ＩＣが地電流ＩＧと共に表示される。これら
の表示の間に割り込むためにはオペレーターがＳＥＬＥ
ＣＴスイッチを押す。表示部Ｄ８０に電流が表示され
る。
Ａ、ＩＢ、ＩＣが地電流ＩＧと共に表示される。これら
の表示の間に割り込むためにはオペレーターがＳＥＬＥ
ＣＴスイッチを押す。表示部Ｄ８０に電流が表示され
る。
【００９９】ユーザー・インターフェースは図１２１に
示すフロントパネルＦ２０を含む。このフロントパネル
は図３に示す保護曲線を表わす調整可能な時間／電流引
きはずし特性の可視表示Ｆ２２を含む。保護曲線Ｆ２２
と連携するのが図１１に示すＬＥＤｓ Ｄ６０である。
図示のように、各ＬＥＤと隣接する文字はこのＬＥＤが
インジケーターとして機能する曲線部分を特定する。例
えば、保護曲線Ｆ２２の中央に位置して表示ＳＨＯＲＴ
ＤＥＬＡＹ及びＳＥＴＴＩＮＧに隣接するＬＥＤ Ｄ
６０はＳＨＯＲＴ ＤＥＬＡＹピックアップを示すイン
ジケーターである。これらのＬＥＤはそれぞれ図１１に
示すレジスターＤ５２−Ｄ５８の１つによって制御され
る２色デバイスである。ＬＥＤの赤色部分は引きはずし
モードにおいて付勢され、緑色ＬＥＤはユニットがプロ
グラミングまたはモニタリングモードにあることを示
す。引きはずしモードにおいて、ＬＯＮＧ ＤＥＬＡＹ
ピックアップ電流以上になるとＬＯＮＧ ＤＥＬＡＹ
ＬＥＴＴＩＮＧ ＬＥＤのような該当のＬＥＤが点滅す
る。長遅延がタイムアウトすると、このＬＥＤが定常な
赤色光を発して引きはずしの原因となった状態を指示す
る。プログラミング・モードにおいて、種々のパラメー
ター・セッティングをモニターしているだけの時には該
当のＬＥＤがモニタリング・モードで連続的に点灯さ
れ、パラメーター・セッティングを変更できる調整モー
ドでは点滅する。フロントパネルは１秒間隔で緑色に点
滅してユニットが正しく機能していることを指示し、問
題があると赤色に点滅するＯＰＥＲＡＴＩＯＮＡＬ Ｌ
ＥＤをも含む。ＨＩＧＨ ＬＯＡＤＬＥＤは電流が長遅
延ピックアップ電流の８５％を超えると赤色に点滅し、
この状態が一定時間持続すると連続点灯となる。緑色の
ＨＩＧＨ ＬＯＡＤ ＬＥＤはモニタリング・モードに
おいて連続点灯し、高負荷時間のプログラミングでは点
滅する。ＣＯＭＭＵＮＩＣＡＴＩＯＮＳ ＴＲＩＰ Ｌ
ＥＤは引きはずしが遠隔指令されたことを指示する。
示すフロントパネルＦ２０を含む。このフロントパネル
は図３に示す保護曲線を表わす調整可能な時間／電流引
きはずし特性の可視表示Ｆ２２を含む。保護曲線Ｆ２２
と連携するのが図１１に示すＬＥＤｓ Ｄ６０である。
図示のように、各ＬＥＤと隣接する文字はこのＬＥＤが
インジケーターとして機能する曲線部分を特定する。例
えば、保護曲線Ｆ２２の中央に位置して表示ＳＨＯＲＴ
ＤＥＬＡＹ及びＳＥＴＴＩＮＧに隣接するＬＥＤ Ｄ
６０はＳＨＯＲＴ ＤＥＬＡＹピックアップを示すイン
ジケーターである。これらのＬＥＤはそれぞれ図１１に
示すレジスターＤ５２−Ｄ５８の１つによって制御され
る２色デバイスである。ＬＥＤの赤色部分は引きはずし
モードにおいて付勢され、緑色ＬＥＤはユニットがプロ
グラミングまたはモニタリングモードにあることを示
す。引きはずしモードにおいて、ＬＯＮＧ ＤＥＬＡＹ
ピックアップ電流以上になるとＬＯＮＧ ＤＥＬＡＹ
ＬＥＴＴＩＮＧ ＬＥＤのような該当のＬＥＤが点滅す
る。長遅延がタイムアウトすると、このＬＥＤが定常な
赤色光を発して引きはずしの原因となった状態を指示す
る。プログラミング・モードにおいて、種々のパラメー
ター・セッティングをモニターしているだけの時には該
当のＬＥＤがモニタリング・モードで連続的に点灯さ
れ、パラメーター・セッティングを変更できる調整モー
ドでは点滅する。フロントパネルは１秒間隔で緑色に点
滅してユニットが正しく機能していることを指示し、問
題があると赤色に点滅するＯＰＥＲＡＴＩＯＮＡＬ Ｌ
ＥＤをも含む。ＨＩＧＨ ＬＯＡＤＬＥＤは電流が長遅
延ピックアップ電流の８５％を超えると赤色に点滅し、
この状態が一定時間持続すると連続点灯となる。緑色の
ＨＩＧＨ ＬＯＡＤ ＬＥＤはモニタリング・モードに
おいて連続点灯し、高負荷時間のプログラミングでは点
滅する。ＣＯＭＭＵＮＩＣＡＴＩＯＮＳ ＴＲＩＰ Ｌ
ＥＤは引きはずしが遠隔指令されたことを指示する。
【０１００】引きはずし電流を表示する文字数字式表示
Ｄ８０（図１４）と共にフロントパネルＦ２０にはＡＭ
Ｐ ＤＥＭＡＮＤ及び相電流ＩA,ＩB,ＩC,ＩG,ＬＥＤも
配置されている。
Ｄ８０（図１４）と共にフロントパネルＦ２０にはＡＭ
Ｐ ＤＥＭＡＮＤ及び相電流ＩA,ＩB,ＩC,ＩG,ＬＥＤも
配置されている。
【０１０１】フロントパネルには図１９に示す膜スイッ
チＤ８８も配設されている。プログラム及びテスト膜ス
イッチと連携するのが文字数字式表示Ｄ８６（図１５）
である。
チＤ８８も配設されている。プログラム及びテスト膜ス
イッチと連携するのが文字数字式表示Ｄ８６（図１５）
である。
【０１０２】フロントパネルＦ２０はあいまいさのない
ユーザー・インターフェイスとして機能するように構成
されている。保護曲線の可視表示Ｆ２２はユーザーによ
るパラメーターのプログラミングを容易にする。この保
護曲線表示と連携するＬＥＤは表示Ｄ８６に表われるパ
ラメーターとこれと対応する曲線関数との関連を理解し
易くする。
ユーザー・インターフェイスとして機能するように構成
されている。保護曲線の可視表示Ｆ２２はユーザーによ
るパラメーターのプログラミングを容易にする。この保
護曲線表示と連携するＬＥＤは表示Ｄ８６に表われるパ
ラメーターとこれと対応する曲線関数との関連を理解し
易くする。
【０１０３】フロントパネルＦ２０の他の特徴として、
プログラミング・モードと連携する膜ボタン、即ち、Ｐ
ＲＯＧＲＡＭ ＭＯＤＥ ＯＮ／ＯＦＦ、ＳＥＬＥＣＴ
ＳＥＴＴＩＮＧＳ、ＡＮＤ ＳＡＶＥ ＳＥＴＴＩＮ
ＧＳはいずれも１つの色、実施例の引きはずしユニット
の場合には青色でカラーコードされ、テスト・モードと
連携する膜スイッチ、即ち、ＴＥＳＴ ＭＯＤＥ ＯＮ
／ＯＦＦ、ＳＥＬＥＣＴ ＴＥＳＴＳ、ＡＮＤ ＴＥＳ
Ｔはいずれも他の色、実施例の場合には黄色でカラーコ
ードされている。このカラー・コーディングはこれら２
つのモードにおける操作に伴なう混乱及び誤謬を少なく
する。これら両モードに共用されるスイッチ、即ち、Ｒ
ＡＩＳＥ及びＬＯＷＥＲスイッチは例えば白色のような
中性色である。
プログラミング・モードと連携する膜ボタン、即ち、Ｐ
ＲＯＧＲＡＭ ＭＯＤＥ ＯＮ／ＯＦＦ、ＳＥＬＥＣＴ
ＳＥＴＴＩＮＧＳ、ＡＮＤ ＳＡＶＥ ＳＥＴＴＩＮ
ＧＳはいずれも１つの色、実施例の引きはずしユニット
の場合には青色でカラーコードされ、テスト・モードと
連携する膜スイッチ、即ち、ＴＥＳＴ ＭＯＤＥ ＯＮ
／ＯＦＦ、ＳＥＬＥＣＴ ＴＥＳＴＳ、ＡＮＤ ＴＥＳ
Ｔはいずれも他の色、実施例の場合には黄色でカラーコ
ードされている。このカラー・コーディングはこれら２
つのモードにおける操作に伴なう混乱及び誤謬を少なく
する。これら両モードに共用されるスイッチ、即ち、Ｒ
ＡＩＳＥ及びＬＯＷＥＲスイッチは例えば白色のような
中性色である。
【０１０４】フロントパネルＦ２０は通信回線における
引きはずしユニット特定のためのユニット・アドレス挿
入にも利用できる。この転用を行うためにはＳＥＬＥＣ
ＴＴＥＳＴ及びＴＥＳＴ膜スイッチを同時に押圧して文
字数字式表示Ｄ８６に４桁を表示すればよい。第１桁は
高または低ボー・レートまたは通信を指示するＨまたは
Ｌである。実施例のシステムでは高及び低レートはそれ
ぞれ９６００及び１２００ボーである。残る３つの桁は
選択可能なユニット・アドレスである。アドレス及びボ
ー・レートはこれらの桁を循環し、ＲＡＩＳＥ及びＬＯ
ＷＥＲ押しボタンを利用することによって調整できる。
引きはずしユニット特定のためのユニット・アドレス挿
入にも利用できる。この転用を行うためにはＳＥＬＥＣ
ＴＴＥＳＴ及びＴＥＳＴ膜スイッチを同時に押圧して文
字数字式表示Ｄ８６に４桁を表示すればよい。第１桁は
高または低ボー・レートまたは通信を指示するＨまたは
Ｌである。実施例のシステムでは高及び低レートはそれ
ぞれ９６００及び１２００ボーである。残る３つの桁は
選択可能なユニット・アドレスである。アドレス及びボ
ー・レートはこれらの桁を循環し、ＲＡＩＳＥ及びＬＯ
ＷＥＲ押しボタンを利用することによって調整できる。
【０１０５】本発明の引きはずしのためのプログラム制
御ルーチンを図２４〜３８に示す。既に述べたようにプ
ログラム指令は３２Ｋ ＲＯＭ Ｄ３０に記憶されてい
る。ＲＯＭ Ｄ３０はプログラム指令のほかに、相及び
地過電流に関する種々の時間／電流特性の探索表をも含
むことができる。
御ルーチンを図２４〜３８に示す。既に述べたようにプ
ログラム指令は３２Ｋ ＲＯＭ Ｄ３０に記憶されてい
る。ＲＯＭ Ｄ３０はプログラム指令のほかに、相及び
地過電流に関する種々の時間／電流特性の探索表をも含
むことができる。
【０１０６】先に述べたように、これらの相電流ＩＡ、
ＩＢ、ＩＣも地電流ＩＧはカスタム・マイクロコントロ
ーラー Ｄ２０のアナログ入力ＭＵＸ０、ＭＵＸ１、Ｍ
ＵＸ２及びＭＵＸ３に入力する。後述するように、これ
らのアナログ入力はオンボードＡ／Ｄコンバーターに入
力する。ここでデジタル化された値はＲＡＭ Ｄ３２に
記憶される。
ＩＢ、ＩＣも地電流ＩＧはカスタム・マイクロコントロ
ーラー Ｄ２０のアナログ入力ＭＵＸ０、ＭＵＸ１、Ｍ
ＵＸ２及びＭＵＸ３に入力する。後述するように、これ
らのアナログ入力はオンボードＡ／Ｄコンバーターに入
力する。ここでデジタル化された値はＲＡＭ Ｄ３２に
記憶される。
【０１０７】プログラム制御ルーチンは図２４〜３０に
示す主プログラムと、図３１及び３２に示す相電流長遅
延サブルーチンと、図３３及び３４に示す地電流長遅延
サブルーチンと、図３５に示す短遅延サブルーチンと、
図３６に示す瞬時サブルーチンと、図３７及び３８に示
すターボ瞬時サブルーチンから成る。
示す主プログラムと、図３１及び３２に示す相電流長遅
延サブルーチンと、図３３及び３４に示す地電流長遅延
サブルーチンと、図３５に示す短遅延サブルーチンと、
図３６に示す瞬時サブルーチンと、図３７及び３８に示
すターボ瞬時サブルーチンから成る。
【０１０８】一般に、配電系統は６５Ｋサンプルの連続
サイクルで動作する。即ち、１／３サイクルまたは４．
７ミリ秒ごとに相電流（ＩＡ、ＩＢ、ＩＣ）及び地電流
（ＩＧ）がサンプリングされる。瞬時保護には２個のサ
ンプルが使用され、短遅延保護に８個のサンプルが使用
され、長遅延保護に１６個のサンプルが使用される。過
電流保護だけでなく、計測のために２５６個のサンプル
が使用され、ピーク需要電流を求めるため５分間隔で６
５Ｋサンプルが使用される。
サイクルで動作する。即ち、１／３サイクルまたは４．
７ミリ秒ごとに相電流（ＩＡ、ＩＢ、ＩＣ）及び地電流
（ＩＧ）がサンプリングされる。瞬時保護には２個のサ
ンプルが使用され、短遅延保護に８個のサンプルが使用
され、長遅延保護に１６個のサンプルが使用される。過
電流保護だけでなく、計測のために２５６個のサンプル
が使用され、ピーク需要電流を求めるため５分間隔で６
５Ｋサンプルが使用される。
【０１０９】先ずステップＰ２０においてサンプルタイ
マーＰＴＩＭＥＲをローディングすることにより、約１
／３サイクルまたは４．７ミリ秒ごとに相及び地電流Ｉ
Ａ、ＩＢ、ＩＣ及びＩＧをサンプリングする。サンプル
タイマーＰＴＩＭＥＲをローディングしたら、次にステ
ップＰ２２において最初のサンプルを採取し、ステップ
Ｐ２４においてサンプルタイマーＰＴＩＭＥＲが増分さ
れる。サンプルタイマーが増分された後、ルーチンはス
テップＰ２６においてタイムフラッグがセットされたか
どうかをチェックする。もしイエスなら、英数字表示部
Ｄ８６は故障発生からの経過時間を表示する。もしノー
なら、ルーチンはステップＰ２８を迂回する。次いで、
引きはずし時間オフセットカウンターがステップＰ３０
において増分される。引きはずし時間オフセットカウン
ターはマスターコントローラーからＦＡＳＴ ＳＴＡＴ
ＵＳ指令を受信するごとに増分される。ＦＡＳＴ ＳＴ
ＡＴＵＳ指令についてはマイクロコントローラーとの関
連で後述する。引きはずし時間オフセットカウンターを
増分することにより、引きはずし事象のタイムスタンプ
が得られる。引きはずし時間オフセットカウンターが増
分された後、ステップＰ３２において、２個のサンプル
が採取されたかどうかが判定される。もしノーなら、第
１サンプルループのステップＰ３４〜Ｐ４２においてデ
ッドマン装置や持久型ＲＡＭの修理、膜スイッチのチェ
ック、ＬＥＤ Ｄ６０の点灯などのような種々の整備作
業が行われ、次いでステップＰ２０に戻って追加サンプ
ルの採取が行われる。このあと、ステップＰ２２〜Ｐ３
２が繰り返される。２個のサンプルが採取されたらステ
ップＰ４４において、サンプルが一定の数、例えば、４
でスケーリングされる。この２個のサンプルは瞬時引き
はずしに利用するため、また、短遅延及び長遅延機能の
ため累積レジスターが利用できるようにステップＰ４６
においてＳＵＭ２レジスターに加えられる。次にステッ
プ４８において、これらのサンプル電流がオークショニ
ングされる。オークショニングとは入力相電流のうちの
最高相電流を選択することである。これらの入力相電流
は後述する図３０及び３１のステップＰ５０における瞬
時サブルーチンによってチェックされる。
マーＰＴＩＭＥＲをローディングすることにより、約１
／３サイクルまたは４．７ミリ秒ごとに相及び地電流Ｉ
Ａ、ＩＢ、ＩＣ及びＩＧをサンプリングする。サンプル
タイマーＰＴＩＭＥＲをローディングしたら、次にステ
ップＰ２２において最初のサンプルを採取し、ステップ
Ｐ２４においてサンプルタイマーＰＴＩＭＥＲが増分さ
れる。サンプルタイマーが増分された後、ルーチンはス
テップＰ２６においてタイムフラッグがセットされたか
どうかをチェックする。もしイエスなら、英数字表示部
Ｄ８６は故障発生からの経過時間を表示する。もしノー
なら、ルーチンはステップＰ２８を迂回する。次いで、
引きはずし時間オフセットカウンターがステップＰ３０
において増分される。引きはずし時間オフセットカウン
ターはマスターコントローラーからＦＡＳＴ ＳＴＡＴ
ＵＳ指令を受信するごとに増分される。ＦＡＳＴ ＳＴ
ＡＴＵＳ指令についてはマイクロコントローラーとの関
連で後述する。引きはずし時間オフセットカウンターを
増分することにより、引きはずし事象のタイムスタンプ
が得られる。引きはずし時間オフセットカウンターが増
分された後、ステップＰ３２において、２個のサンプル
が採取されたかどうかが判定される。もしノーなら、第
１サンプルループのステップＰ３４〜Ｐ４２においてデ
ッドマン装置や持久型ＲＡＭの修理、膜スイッチのチェ
ック、ＬＥＤ Ｄ６０の点灯などのような種々の整備作
業が行われ、次いでステップＰ２０に戻って追加サンプ
ルの採取が行われる。このあと、ステップＰ２２〜Ｐ３
２が繰り返される。２個のサンプルが採取されたらステ
ップＰ４４において、サンプルが一定の数、例えば、４
でスケーリングされる。この２個のサンプルは瞬時引き
はずしに利用するため、また、短遅延及び長遅延機能の
ため累積レジスターが利用できるようにステップＰ４６
においてＳＵＭ２レジスターに加えられる。次にステッ
プ４８において、これらのサンプル電流がオークショニ
ングされる。オークショニングとは入力相電流のうちの
最高相電流を選択することである。これらの入力相電流
は後述する図３０及び３１のステップＰ５０における瞬
時サブルーチンによってチェックされる。
【０１１０】次にステップＰ５２において、瞬時サブル
ーチンのステップＰ５０の結果引きはずしフラッグがセ
ットされたか否かがチェックされる。もそ引きはずしフ
ラッグがセットされておれば、瞬時引きはずしを示唆す
ることになる。従って、ルーチンはステップＰ５６に進
む。もしフラッグがセットされていなければ、ステップ
Ｐ５４においてＳＵＭ２レジスターが払われる。即ち、
この合計値は既に上記累積レジスターに記憶されている
からである。ステップＰ５０の結果として引きはずしフ
ラッグがセットされた場合、引きはずし時の電流を指示
する表示のためＳＵＭ２レジスターの内容はそのまま保
持され、次いでステップＰ５６に進む。
ーチンのステップＰ５０の結果引きはずしフラッグがセ
ットされたか否かがチェックされる。もそ引きはずしフ
ラッグがセットされておれば、瞬時引きはずしを示唆す
ることになる。従って、ルーチンはステップＰ５６に進
む。もしフラッグがセットされていなければ、ステップ
Ｐ５４においてＳＵＭ２レジスターが払われる。即ち、
この合計値は既に上記累積レジスターに記憶されている
からである。ステップＰ５０の結果として引きはずしフ
ラッグがセットされた場合、引きはずし時の電流を指示
する表示のためＳＵＭ２レジスターの内容はそのまま保
持され、次いでステップＰ５６に進む。
【０１１１】ステップＰ５６において、８個のサンプル
が採取されたか否かがチェックされる。もしノーなら、
ステップＰ２０に戻り、追加のサンプルが採取され、記
憶される。もしイエスなら、ステップＰ５８において引
きはずしフラッグがセットされているかどうかが再びチ
ェックされる。もしノーなら、ステップＰ６０において
８個のサンプルがレジスターに記憶され、長遅延保護サ
ブルーチンと併用するため保持される。ステップＰ６２
において、８個のサンプル電流のうち最高の電流がオー
クショニングされる。ステップＰ６４においてＳＵＭ２
レジスターが払われ、オークショニングされた８個のサ
ンプルが後述する短遅延サブルーチン・ステップＰ６６
によってチェックされる。次にステップＰ６８におい
て、引きはずしフラッグがセットされたかどうか判定さ
れる。
が採取されたか否かがチェックされる。もしノーなら、
ステップＰ２０に戻り、追加のサンプルが採取され、記
憶される。もしイエスなら、ステップＰ５８において引
きはずしフラッグがセットされているかどうかが再びチ
ェックされる。もしノーなら、ステップＰ６０において
８個のサンプルがレジスターに記憶され、長遅延保護サ
ブルーチンと併用するため保持される。ステップＰ６２
において、８個のサンプル電流のうち最高の電流がオー
クショニングされる。ステップＰ６４においてＳＵＭ２
レジスターが払われ、オークショニングされた８個のサ
ンプルが後述する短遅延サブルーチン・ステップＰ６６
によってチェックされる。次にステップＰ６８におい
て、引きはずしフラッグがセットされたかどうか判定さ
れる。
【０１１２】ステップＰ６６の結果短遅延引きはずしが
あった場合、８個のサンプルの和を記憶しているレジス
ターを利用することにより引きはずし時の電流値を指示
し、ルーチンはステップＰ７２に進む。もし短遅延引き
はずしがなかった場合、ステップＰ７０において前記サ
ンプル和が払われる。次いでステップＰ７２において１
６個のサンプルが採取されたか否かがチェックされる。
もしノーなら、ステップＰ７４、Ｐ７６及びＰ７８に進
んでいくつかの整備作業が行われ、これと並行して１６
個のサンプルの採取が進行する。１６個のサンプルが採
取されたら、ステップＰ８０において引きはずしフラッ
グがセットされているか否かがチェックされる。もしノ
ーなら、１６個のサンプルが合計され、ステップＰ８２
での使用にそなえて保持される。次いでステップＰ８４
において１６個のサンプルがオークショニングされ、ス
テップＰ８６においてＳＵＭ２レジスターが払われる。
オークショニングされたサンプルは長遅延保護サブルー
チン・ステップＰ８８でチェックされ、ステップＰ９４
において引きはずしフラッグがセットされているか否か
がチェックされる。もしイエスなら、引きはずしが起こ
った時の値が表示され、ルーチンはステップＰ９４に進
む。もしノーなら、１６個のサンプルを記録しているレ
ジスターがステップＰ９２において払われる。即ち、こ
れらのサンプルは既に６４サンプルレジスターに記録さ
れているからである。サンプル採取が続行し、６４個の
サンプルの採取がチェックされる。６４個のサンプルが
採取されたら、ステップＰ９６においてＬＥＤ Ｄ６０
が１／４秒に亘って点灯する。ステップＰ９８におい
て、引きはずしフラッグがセットされたか否かが再びチ
ェックされる。もしイエスなら、ブロックＰ９９が種々
の機能に使用されたサンプル数を指示する。もしノーな
らステップＰ１００において、計測のための一時バッフ
ァに６４個のサンプルがロードされる。６４個のサンプ
ルが２５６サンプルレジスターにおいて累算され、ステ
ップＰ１０２において６４サンプルレジスターが払われ
る。次いでステップＰ１０４において２５６個のサンプ
ルが採取されたかどうかがチェックされる。もしノーな
ら、４．７ミリセコンドごとにサンプルの採取が続けら
れる。２５６個のサンプルが採取されたら、ステップＰ
１０６においてタイムアウトカウンターが増分される。
あった場合、８個のサンプルの和を記憶しているレジス
ターを利用することにより引きはずし時の電流値を指示
し、ルーチンはステップＰ７２に進む。もし短遅延引き
はずしがなかった場合、ステップＰ７０において前記サ
ンプル和が払われる。次いでステップＰ７２において１
６個のサンプルが採取されたか否かがチェックされる。
もしノーなら、ステップＰ７４、Ｐ７６及びＰ７８に進
んでいくつかの整備作業が行われ、これと並行して１６
個のサンプルの採取が進行する。１６個のサンプルが採
取されたら、ステップＰ８０において引きはずしフラッ
グがセットされているか否かがチェックされる。もしノ
ーなら、１６個のサンプルが合計され、ステップＰ８２
での使用にそなえて保持される。次いでステップＰ８４
において１６個のサンプルがオークショニングされ、ス
テップＰ８６においてＳＵＭ２レジスターが払われる。
オークショニングされたサンプルは長遅延保護サブルー
チン・ステップＰ８８でチェックされ、ステップＰ９４
において引きはずしフラッグがセットされているか否か
がチェックされる。もしイエスなら、引きはずしが起こ
った時の値が表示され、ルーチンはステップＰ９４に進
む。もしノーなら、１６個のサンプルを記録しているレ
ジスターがステップＰ９２において払われる。即ち、こ
れらのサンプルは既に６４サンプルレジスターに記録さ
れているからである。サンプル採取が続行し、６４個の
サンプルの採取がチェックされる。６４個のサンプルが
採取されたら、ステップＰ９６においてＬＥＤ Ｄ６０
が１／４秒に亘って点灯する。ステップＰ９８におい
て、引きはずしフラッグがセットされたか否かが再びチ
ェックされる。もしイエスなら、ブロックＰ９９が種々
の機能に使用されたサンプル数を指示する。もしノーな
らステップＰ１００において、計測のための一時バッフ
ァに６４個のサンプルがロードされる。６４個のサンプ
ルが２５６サンプルレジスターにおいて累算され、ステ
ップＰ１０２において６４サンプルレジスターが払われ
る。次いでステップＰ１０４において２５６個のサンプ
ルが採取されたかどうかがチェックされる。もしノーな
ら、４．７ミリセコンドごとにサンプルの採取が続けら
れる。２５６個のサンプルが採取されたら、ステップＰ
１０６においてタイムアウトカウンターが増分される。
【０１１３】タイムアウトカウンターはプログラムモー
ドが開始されると起動されるタイマーであり、ユーザー
がプログラムモードを開始させ、設定値に遅れてプログ
ラムするのを防止するのに利用される。
ドが開始されると起動されるタイマーであり、ユーザー
がプログラムモードを開始させ、設定値に遅れてプログ
ラムするのを防止するのに利用される。
【０１１４】次いでステップＰ１０８において引きはず
しフラッグがセットされているか否かがチェックされ
る。もしノーなら、ステップＰ１０８において、２５６
個のサンプルがレジスターで累算され、６５Ｋサンプル
を加算するのに利用されるレジスターにも記録される。
次いで２５６サンプルレジスターが払われる。次にステ
ップＰ１１２に於いて１秒フラッグが補足される。この
１秒フラッグは、配電系統が機能していることを指示す
るためＬＥＤ Ｄ６０を点滅させるのに利用される。ス
テップＰ１０８において引きはずしフラッグがセットさ
れていないと判定されると、Ｐ１１４〜Ｐ１１８におい
て種々の整備作業が行われる。例えば、ステップＰ１１
４において制御レジスターをテストすることによりこれ
らのレジスターが正常に作用しているか否かがチェック
される。後述するように、ステップＰ１１６においてＳ
ＵＲＥ ＣＨＩＰ ＰＬＵＳマイクロコントローラー中
の増幅器が零点補正される。ステップＰ１１８におい
て、連結スイッチＤ９０によってプログラムされたＣＴ
比が読み取られる。さらにまた、ステップＰ１２２にお
いて、配電系統が５０Ｈｚで運用されているか６０Ｈｚ
で運用されているかを指示するためＺカウントがサンプ
リングされる。
しフラッグがセットされているか否かがチェックされ
る。もしノーなら、ステップＰ１０８において、２５６
個のサンプルがレジスターで累算され、６５Ｋサンプル
を加算するのに利用されるレジスターにも記録される。
次いで２５６サンプルレジスターが払われる。次にステ
ップＰ１１２に於いて１秒フラッグが補足される。この
１秒フラッグは、配電系統が機能していることを指示す
るためＬＥＤ Ｄ６０を点滅させるのに利用される。ス
テップＰ１０８において引きはずしフラッグがセットさ
れていないと判定されると、Ｐ１１４〜Ｐ１１８におい
て種々の整備作業が行われる。例えば、ステップＰ１１
４において制御レジスターをテストすることによりこれ
らのレジスターが正常に作用しているか否かがチェック
される。後述するように、ステップＰ１１６においてＳ
ＵＲＥ ＣＨＩＰ ＰＬＵＳマイクロコントローラー中
の増幅器が零点補正される。ステップＰ１１８におい
て、連結スイッチＤ９０によってプログラムされたＣＴ
比が読み取られる。さらにまた、ステップＰ１２２にお
いて、配電系統が５０Ｈｚで運用されているか６０Ｈｚ
で運用されているかを指示するためＺカウントがサンプ
リングされる。
【０１１５】Ｚカウントは配電系統の周波数を測定する
ための図２０−２３に示す回路に関連するカウントであ
る。この回路は例えば相電流ＩＡと接続する分圧回路Ｄ
１２９を含む。この回路は相電流ＩＡのゼロ交差間の時
間をモニターするのに利用される。分圧回路Ｄ１２９の
出力ＺＣＯＵＮＴがマイクロコントローラーＤ２０に印
加される。信号ＺＣＯＵＮＴはゼロ交差を表わすパルス
を発生させ、マイクロコントローラーＤ２０はこのパル
スを計時することによって配電系統の周波数を求める。
ための図２０−２３に示す回路に関連するカウントであ
る。この回路は例えば相電流ＩＡと接続する分圧回路Ｄ
１２９を含む。この回路は相電流ＩＡのゼロ交差間の時
間をモニターするのに利用される。分圧回路Ｄ１２９の
出力ＺＣＯＵＮＴがマイクロコントローラーＤ２０に印
加される。信号ＺＣＯＵＮＴはゼロ交差を表わすパルス
を発生させ、マイクロコントローラーＤ２０はこのパル
スを計時することによって配電系統の周波数を求める。
【０１１６】配電系統は例えば５分間に亘るピーク需要
電流（例えば、６５Ｋサンプル）を記憶することもでき
る。即ち、ステップＰ１２４において、これらのサンプ
ルが累算されてピーク需要バッファにローディングさ
れ、表示電流と比較される。次いで、ステップＰ１２６
において、６５Ｋサンプルが採取されたかどうかがチェ
ックされる。もしイエスなら、ピーク需要バッファのロ
ーディング後、ステップＰ１２８において６５Ｋの合計
が消去される。次いで、ステップＰ１３０及びＰ１３２
において例えばＥＰＲＯＭ修理のような整備作業が行わ
れる。６５Ｋサンプルの採取が完了したら、以上に述べ
たルーチンが繰り返えされる。
電流（例えば、６５Ｋサンプル）を記憶することもでき
る。即ち、ステップＰ１２４において、これらのサンプ
ルが累算されてピーク需要バッファにローディングさ
れ、表示電流と比較される。次いで、ステップＰ１２６
において、６５Ｋサンプルが採取されたかどうかがチェ
ックされる。もしイエスなら、ピーク需要バッファのロ
ーディング後、ステップＰ１２８において６５Ｋの合計
が消去される。次いで、ステップＰ１３０及びＰ１３２
において例えばＥＰＲＯＭ修理のような整備作業が行わ
れる。６５Ｋサンプルの採取が完了したら、以上に述べ
たルーチンが繰り返えされる。
【０１１７】相過電流保護と併用される長遅延保護サブ
ルーチンＰ８８を図３１及び３２に示す。相過電流及び
地過電流の長遅延サブルーチンは実質的に同じであるか
ら、ここでは相過電流だけを説明する。
ルーチンＰ８８を図３１及び３２に示す。相過電流及び
地過電流の長遅延サブルーチンは実質的に同じであるか
ら、ここでは相過電流だけを説明する。
【０１１８】先ずステップＰ１３４において、遮断器を
流れる電流が長遅延ピックアップ（ＬＤＰＵ）設定値以
上か否かが判定される。もしノーなら、ステップＰ１３
６において、長遅延タイマー及び引きはずしタリーが払
われる。ＬＥＤ Ｄ６０及びＰＨＡＳＥ−ＺＯＮＥ−Ｏ
ＵＴ信号も消去される。次いでステップＰ１３８におい
てＬＥＤ Ｄ６０によってＨＩＧＨ ＬＯＡＤが指示さ
れる。ＨＩＧＨ ＬＯＡＤ機能については米国特許第
４，８２７，３６９号に詳しく記述されている。次にス
テップＰ１４０において、図３３及び３４に示す地過電
流長遅延保護サブルーチンがテストされる。
流れる電流が長遅延ピックアップ（ＬＤＰＵ）設定値以
上か否かが判定される。もしノーなら、ステップＰ１３
６において、長遅延タイマー及び引きはずしタリーが払
われる。ＬＥＤ Ｄ６０及びＰＨＡＳＥ−ＺＯＮＥ−Ｏ
ＵＴ信号も消去される。次いでステップＰ１３８におい
てＬＥＤ Ｄ６０によってＨＩＧＨ ＬＯＡＤが指示さ
れる。ＨＩＧＨ ＬＯＡＤ機能については米国特許第
４，８２７，３６９号に詳しく記述されている。次にス
テップＰ１４０において、図３３及び３４に示す地過電
流長遅延保護サブルーチンがテストされる。
【０１１９】遮断器を流れる電流がＬＤＰＵ以上なら、
ステップＰ１４２においてＨＩＧＨＬＯＡＤインジケー
ターが払われる。次いでステップＰ１４４において、引
きはずしフラッグがセットされているか否かが判定され
る。具体的には、電流がＬＤＰＵ以上になると長遅延タ
イマーが起動され、タイマーが時間切れになると引きは
ずしフラッグがセットされる。引きはずしフラッグがセ
ットされているならステップＰ１４６において引きはず
し指令が起動され、セットされていなければステップＰ
１４８においてＬＥＤ Ｄ６０及びＰＨＡＳＥ−ＺＯＮ
Ｅ−ＯＵＴインターロックがセットされる。さらにＰＨ
ＡＳＥ−ＺＯＮＥ−ＯＵＴが読取られる。
ステップＰ１４２においてＨＩＧＨＬＯＡＤインジケー
ターが払われる。次いでステップＰ１４４において、引
きはずしフラッグがセットされているか否かが判定され
る。具体的には、電流がＬＤＰＵ以上になると長遅延タ
イマーが起動され、タイマーが時間切れになると引きは
ずしフラッグがセットされる。引きはずしフラッグがセ
ットされているならステップＰ１４６において引きはず
し指令が起動され、セットされていなければステップＰ
１４８においてＬＥＤ Ｄ６０及びＰＨＡＳＥ−ＺＯＮ
Ｅ−ＯＵＴインターロックがセットされる。さらにＰＨ
ＡＳＥ−ＺＯＮＥ−ＯＵＴが読取られる。
【０１２０】次いでステップＰ１５０において、ＰＨＡ
ＳＥ−ＺＯＮＥ−ＯＵＴインターロックがセットされて
いるか否かが判定される。セットされていなければ、後
述するように配電系統中の他の過電流保護装置によって
長遅延保護が行われることを意味する。この場合、ステ
ップＰ１５２に進み、配電系統が第２のループにあるか
否かが判定される。もしイエスなら、遮断器の長遅延引
きはずしが起動されて故障を排除することになる。もし
ノーなら、ステップＰ１５６に進み、第２パスフラッグ
をセットし、次にステップＰ１５８において地電流長遅
延保護がテストされる。
ＳＥ−ＺＯＮＥ−ＯＵＴインターロックがセットされて
いるか否かが判定される。セットされていなければ、後
述するように配電系統中の他の過電流保護装置によって
長遅延保護が行われることを意味する。この場合、ステ
ップＰ１５２に進み、配電系統が第２のループにあるか
否かが判定される。もしイエスなら、遮断器の長遅延引
きはずしが起動されて故障を排除することになる。もし
ノーなら、ステップＰ１５６に進み、第２パスフラッグ
をセットし、次にステップＰ１５８において地電流長遅
延保護がテストされる。
【０１２１】ステップＰ１５０においてインターロック
がセットされていると判定されて、長遅延保護が配電系
統中の他の過電流保護装置によって行われないことが示
唆された場合、これに代わって長遅延保護機能を行う構
成要件が配電系統になければならない。この場合、ステ
ップＰ１６０乃至１６８において、選択された長遅延部
分のスロープをチェックするが、この初期設定はＩ２・
ｔである。
がセットされていると判定されて、長遅延保護が配電系
統中の他の過電流保護装置によって行われないことが示
唆された場合、これに代わって長遅延保護機能を行う構
成要件が配電系統になければならない。この場合、ステ
ップＰ１６０乃至１６８において、選択された長遅延部
分のスロープをチェックするが、この初期設定はＩ２・
ｔである。
【０１２２】勾配が明らかになったら、ステップＰ１７
０に進み、配電系統が５０Ｈｚで運用されているか６０
Ｈｚで運用されているかが判定される。既に延べたよう
に、相電流のゼロ交差はマイクロコントローラーＤ２０
によって感知され、読取られＺＣＯＵＮＴとして識別さ
れる。ステップＰ１７０において勾配が明らかになった
ら、ステップＰ１７２において、この勾配に対応する引
きはずしレベルセッティングが得られる。次いでステッ
プＰ１７４において、前記引きはずしセッティングがス
テップＰ８４において得られた最大相電流と比較され
る。次にステップＰ１７６において、長遅延引きはずし
タリータイマーが時間切れになったか否かが判定され
る。もしノーなら、ステップＰ１７８において地電流に
関する長遅延保護サブルーチンがテストされる。
０に進み、配電系統が５０Ｈｚで運用されているか６０
Ｈｚで運用されているかが判定される。既に延べたよう
に、相電流のゼロ交差はマイクロコントローラーＤ２０
によって感知され、読取られＺＣＯＵＮＴとして識別さ
れる。ステップＰ１７０において勾配が明らかになった
ら、ステップＰ１７２において、この勾配に対応する引
きはずしレベルセッティングが得られる。次いでステッ
プＰ１７４において、前記引きはずしセッティングがス
テップＰ８４において得られた最大相電流と比較され
る。次にステップＰ１７６において、長遅延引きはずし
タリータイマーが時間切れになったか否かが判定され
る。もしノーなら、ステップＰ１７８において地電流に
関する長遅延保護サブルーチンがテストされる。
【０１２３】短遅延及び長遅延保護曲線がオーバーラッ
プするのを防ぐため、ステップＰ１８０において短遅延
ピックアップ値を超過しているか否かがチェックされ、
もし超過しているならルーチンはステップＰ１８４に進
み、このステップＰ１８４において短遅延引きはずし時
間値がローディングされ、ステップＰ１８６においてこ
の時間値を超過しているか否かがチェックされる。もし
短遅延ピックアップ時間値を超過しているなら、ステッ
プＰ１８８において引きはずしフラッグがセットされ、
ステップＰ１９０において引きはずしフラッグが起動さ
れる。もし短遅延時間値を超過していないなら、ステッ
プＰ１９２において地電流に対する長遅延保護がテスト
される。
プするのを防ぐため、ステップＰ１８０において短遅延
ピックアップ値を超過しているか否かがチェックされ、
もし超過しているならルーチンはステップＰ１８４に進
み、このステップＰ１８４において短遅延引きはずし時
間値がローディングされ、ステップＰ１８６においてこ
の時間値を超過しているか否かがチェックされる。もし
短遅延ピックアップ時間値を超過しているなら、ステッ
プＰ１８８において引きはずしフラッグがセットされ、
ステップＰ１９０において引きはずしフラッグが起動さ
れる。もし短遅延時間値を超過していないなら、ステッ
プＰ１９２において地電流に対する長遅延保護がテスト
される。
【０１２４】短遅延保護に関するサブルーチンを図３５
に示す。先ず、ステップＰ１９６において短遅延相電流
保護が作用可能な状態にあるか否かが判定され、もしノ
ーなら、ステップＰ１９８に進み、このステップＰ１９
８において地電流に関する短遅延機能がテストされる。
もしイエスならステップＰ２００において長／短遅延タ
リータイマーが増分される。このタイマーは長短遅延機
能のオーバーラップを防ぐのに利用される。ステップＰ
２００において長／短遅延タリータイマーが増分された
ら、ステップＰ２０２において、遮断器を流れる電流が
ＬＤＰＵよりも大きいか否かが判定される。もしノーな
らステップＰ２０４において長／短遅延タリータイマー
が払われる。もしイエスなら、ステップＰ２０６に進
み、電流がＳＤＰＵよりも大きいか否かが判定される。
もしノーなら、ステップＰ２０８において長／短遅延タ
リータイマーが払われると共にＬＥＤ Ｄ６０が消灯さ
れ、次いでステップＰ２１０に進んで地電流短遅延保護
機能がテストされる。もし電流がＳＤＰＵよりも大きけ
れば、ステップＰ２１２においてＳＤＰＵが既にピック
アップされたか否かが判定され、もしノーなら、ステッ
プＰ２１４においてＬＥＤ Ｄ６０がセットされ、ピッ
クアップフラッグもセットされる。もしイエスならステ
ップＰ２１６において相電流短遅延タリータイマーが増
分される。相電流短遅延タリータイマーが増分された
ら、ステップＰ２１８において短遅延タイマーが時間切
れになっているか否かが判定される。もしノーなら、ル
ーチンは再び瞬時地電流プログラムに戻る。もしイエス
ならステップＰ２２０において引きはずしフラッグがセ
ットされ、ステップＰ２２２において引きはずし作用が
起動される。
に示す。先ず、ステップＰ１９６において短遅延相電流
保護が作用可能な状態にあるか否かが判定され、もしノ
ーなら、ステップＰ１９８に進み、このステップＰ１９
８において地電流に関する短遅延機能がテストされる。
もしイエスならステップＰ２００において長／短遅延タ
リータイマーが増分される。このタイマーは長短遅延機
能のオーバーラップを防ぐのに利用される。ステップＰ
２００において長／短遅延タリータイマーが増分された
ら、ステップＰ２０２において、遮断器を流れる電流が
ＬＤＰＵよりも大きいか否かが判定される。もしノーな
らステップＰ２０４において長／短遅延タリータイマー
が払われる。もしイエスなら、ステップＰ２０６に進
み、電流がＳＤＰＵよりも大きいか否かが判定される。
もしノーなら、ステップＰ２０８において長／短遅延タ
リータイマーが払われると共にＬＥＤ Ｄ６０が消灯さ
れ、次いでステップＰ２１０に進んで地電流短遅延保護
機能がテストされる。もし電流がＳＤＰＵよりも大きけ
れば、ステップＰ２１２においてＳＤＰＵが既にピック
アップされたか否かが判定され、もしノーなら、ステッ
プＰ２１４においてＬＥＤ Ｄ６０がセットされ、ピッ
クアップフラッグもセットされる。もしイエスならステ
ップＰ２１６において相電流短遅延タリータイマーが増
分される。相電流短遅延タリータイマーが増分された
ら、ステップＰ２１８において短遅延タイマーが時間切
れになっているか否かが判定される。もしノーなら、ル
ーチンは再び瞬時地電流プログラムに戻る。もしイエス
ならステップＰ２２０において引きはずしフラッグがセ
ットされ、ステップＰ２２２において引きはずし作用が
起動される。
【０１２５】瞬時保護を図３６及び３７に示す。図３６
は遮断器の状態（例えば、開または閉）が引きはずし装
置にリポートバックされる場合に使用されるディスクリ
ミネーター保護ルーチンである。
は遮断器の状態（例えば、開または閉）が引きはずし装
置にリポートバックされる場合に使用されるディスクリ
ミネーター保護ルーチンである。
【０１２６】先ずステップＰ２２４において、瞬時相電
流保護作用が可能な状態にあるか否かが判定される。も
しノーならステップＰ２２６に進み、地電流瞬時保護機
能がテストされる。もしイエスならステップＰ２２６に
進み、ピックアップセッティングがロードされる。次に
ステップＰ２２８において、ピックアップセッティング
が最大相電流と比較される。次いでステップＰ２３０に
おいて、遮断器を流れる電流がピックアップセッティン
グよりも大きいか否かが判定される。もしイエスならス
テップＰ２３２において引きはずしフラッグがセットさ
れ、ステップＰ２３４において引きはずしが起動され
る。もしノーなら、ステップＰ２３６においてディスク
リミネーターオプションが可能な状態であるか否かが判
定される。もしノーなら、ステップＰ２２６に進み、瞬
時地電流保護機能がテストされる。もしイエスならステ
ップＰ２３８に進み、遮断器の状態が判定される。遮断
器に電流が流れているなら、ステップＰ２４１において
遮断器が閉じていた時間が測定される。これは遮断器が
閉じてからディスクリミネータールーチンに入った回数
を求めることによって測定される。ディスクリミネータ
ールーチンに入るごとにディスクリミネーターカウンタ
ーＤＣＯＵＮＴが増分される。例えばもしＤＣＯＵＮＴ
が２０以上、即ち、遮断器が約１０サイクルに亘って閉
路された場合にはステップＰ２２６に進み、地電流瞬時
保護機能がテストされる。もしディスクリミネーターカ
ウンターＤＣＯＵＮＴが２０以下ならステップＰ２４２
においてカウンターが増分され、遮断器を流れる電流が
瞬時設定値と比較される。もし遮断器を流れる電流がス
テップＰ２４４において設定値よりも大きければ、ステ
ップＰ２４６においてディスクリミネーターフラッグが
セットされ、ステップＰ２３４において引きはずしが起
動される。もし設定値よりも大きくなければステップＰ
２２６に進む。
流保護作用が可能な状態にあるか否かが判定される。も
しノーならステップＰ２２６に進み、地電流瞬時保護機
能がテストされる。もしイエスならステップＰ２２６に
進み、ピックアップセッティングがロードされる。次に
ステップＰ２２８において、ピックアップセッティング
が最大相電流と比較される。次いでステップＰ２３０に
おいて、遮断器を流れる電流がピックアップセッティン
グよりも大きいか否かが判定される。もしイエスならス
テップＰ２３２において引きはずしフラッグがセットさ
れ、ステップＰ２３４において引きはずしが起動され
る。もしノーなら、ステップＰ２３６においてディスク
リミネーターオプションが可能な状態であるか否かが判
定される。もしノーなら、ステップＰ２２６に進み、瞬
時地電流保護機能がテストされる。もしイエスならステ
ップＰ２３８に進み、遮断器の状態が判定される。遮断
器に電流が流れているなら、ステップＰ２４１において
遮断器が閉じていた時間が測定される。これは遮断器が
閉じてからディスクリミネータールーチンに入った回数
を求めることによって測定される。ディスクリミネータ
ールーチンに入るごとにディスクリミネーターカウンタ
ーＤＣＯＵＮＴが増分される。例えばもしＤＣＯＵＮＴ
が２０以上、即ち、遮断器が約１０サイクルに亘って閉
路された場合にはステップＰ２２６に進み、地電流瞬時
保護機能がテストされる。もしディスクリミネーターカ
ウンターＤＣＯＵＮＴが２０以下ならステップＰ２４２
においてカウンターが増分され、遮断器を流れる電流が
瞬時設定値と比較される。もし遮断器を流れる電流がス
テップＰ２４４において設定値よりも大きければ、ステ
ップＰ２４６においてディスクリミネーターフラッグが
セットされ、ステップＰ２３４において引きはずしが起
動される。もし設定値よりも大きくなければステップＰ
２２６に進む。
【０１２７】ターボ瞬時保護を図３７及び３８に示す。
既に述べたように、このルーチンは上記アナログ回路Ｄ
１２９（図２０−２３）と協働することによって、過電
流引きはずし装置をパイロットする変流器が飽和状態に
あるときに瞬時引きはずしを行うためのルーチンであ
る。即ち、先ずステップＰ２５０において相電流がサン
プリングされ、ステップＰ２５２においてターボ相電流
保護が可能な状態にあるか否かが判定される。もしノー
なら、ステップＰ２５４において変流器が飽和状態にあ
るか否かが判定される。もしイエスならステップＰ２５
６において飽和ＣＴフラッグがセットされ、配電系統は
主プログラムに戻る。もしターボ相電流保護が可能な状
態にあるとステップＰ２５２で判定された場合にはステ
ップＰ２５８に進み、再び最大相電流がサンプリングさ
れる。次いでステップＰ２６０において、最新サンプル
が先行サンプルよりも大きかったか否かが判定され、も
しイエスならステップＰ２５８に戻って別のサンプルが
採取され、もしノーなら、最後の３個のサンプルが比較
されて真正サンプルであったかノイズであったかが判定
される。真正サンプルであったと判定されると、ステッ
プＰ２６２においてこれらのサンプルが引きはずしレベ
ル値と比較され、Ｐ２６４においてこれらのサンプルが
引きはずしセッティングよりも大きいか否かが判定され
る。もしサンプルが引きはずしセッティングよりも大き
くなければ、配電系統は主プログラムに戻り、もし引き
はずしセッティングよりも大きければステップＰ２６６
において瞬時ターボ引きはずしフラッグがセットされ、
ステップＰ２６８において引きはずしが起動される。
既に述べたように、このルーチンは上記アナログ回路Ｄ
１２９（図２０−２３）と協働することによって、過電
流引きはずし装置をパイロットする変流器が飽和状態に
あるときに瞬時引きはずしを行うためのルーチンであ
る。即ち、先ずステップＰ２５０において相電流がサン
プリングされ、ステップＰ２５２においてターボ相電流
保護が可能な状態にあるか否かが判定される。もしノー
なら、ステップＰ２５４において変流器が飽和状態にあ
るか否かが判定される。もしイエスならステップＰ２５
６において飽和ＣＴフラッグがセットされ、配電系統は
主プログラムに戻る。もしターボ相電流保護が可能な状
態にあるとステップＰ２５２で判定された場合にはステ
ップＰ２５８に進み、再び最大相電流がサンプリングさ
れる。次いでステップＰ２６０において、最新サンプル
が先行サンプルよりも大きかったか否かが判定され、も
しイエスならステップＰ２５８に戻って別のサンプルが
採取され、もしノーなら、最後の３個のサンプルが比較
されて真正サンプルであったかノイズであったかが判定
される。真正サンプルであったと判定されると、ステッ
プＰ２６２においてこれらのサンプルが引きはずしレベ
ル値と比較され、Ｐ２６４においてこれらのサンプルが
引きはずしセッティングよりも大きいか否かが判定され
る。もしサンプルが引きはずしセッティングよりも大き
くなければ、配電系統は主プログラムに戻り、もし引き
はずしセッティングよりも大きければステップＰ２６６
において瞬時ターボ引きはずしフラッグがセットされ、
ステップＰ２６８において引きはずしが起動される。
【０１２８】図３８はターボモード瞬時プログラムの準
備手順を示す。この準備手順は設定値プログラミング後
のパワーアップと同時に使用可能となる。先ずステップ
Ｐ２７０においてターボ相電流保護が作用可能な状態で
あるか否かが判定される。もしノーなら、ステップＰ２
７２においてパルス幅変調器出力が一定値、例えば公称
ピックアップレベルの最小ピックアップレベルである５
アンペアの２８倍にセットされる。もしターボ相電流保
護機能が可能な状態にあるなら、配電系統がプログラム
引きはずしレベルを確認することによって引きはずしレ
ベルが２０／２ニット以上にセットされたか否かを判定
する。もしノーなら、ステップＰ２７４にすすみ、パル
ス幅変調器出力がピックアップ値の２８倍にセットされ
る。もしイエスならステップＰ２７６においてパルス幅
変調器出力が引きはずしレベルにセットされる。
備手順を示す。この準備手順は設定値プログラミング後
のパワーアップと同時に使用可能となる。先ずステップ
Ｐ２７０においてターボ相電流保護が作用可能な状態で
あるか否かが判定される。もしノーなら、ステップＰ２
７２においてパルス幅変調器出力が一定値、例えば公称
ピックアップレベルの最小ピックアップレベルである５
アンペアの２８倍にセットされる。もしターボ相電流保
護機能が可能な状態にあるなら、配電系統がプログラム
引きはずしレベルを確認することによって引きはずしレ
ベルが２０／２ニット以上にセットされたか否かを判定
する。もしノーなら、ステップＰ２７４にすすみ、パル
ス幅変調器出力がピックアップ値の２８倍にセットされ
る。もしイエスならステップＰ２７６においてパルス幅
変調器出力が引きはずしレベルにセットされる。
【０１２９】フロントパネルＦ２０上に種々の表示を発
生させるためのルーチンを図１２２乃至１３０に示す。
図１２２−１２５に示すＦＲＯＮＴ ＰＡＮＥＬルーチ
ンＰ３００において、もしリセット押しボタンが押した
状態であるとＰ３０２において判断されると、Ｐ３０４
において押しボタン・バイトがリセットされ、Ｐ３０６
においてＲＥＳＥＴ ＭＯＤＥサブルーチンが呼び出さ
れたのち、ルーチンはタグＰ３０８から退出する。ＲＥ
ＳＥＴ ＭＯＤＥサブルーチンがＲＥＳＥＴＶＡＬＩＤ
フラッグを払うから、次のＦＲＯＮＴ ＰＡＮＥＬルー
チン実行に際してはＰ３１２においてＴＲＩＰ ＭＯＤ
Ｅが呼び出され、ルーチンはＰ３１４において図１２５
へ飛ぶ。
生させるためのルーチンを図１２２乃至１３０に示す。
図１２２−１２５に示すＦＲＯＮＴ ＰＡＮＥＬルーチ
ンＰ３００において、もしリセット押しボタンが押した
状態であるとＰ３０２において判断されると、Ｐ３０４
において押しボタン・バイトがリセットされ、Ｐ３０６
においてＲＥＳＥＴ ＭＯＤＥサブルーチンが呼び出さ
れたのち、ルーチンはタグＰ３０８から退出する。ＲＥ
ＳＥＴ ＭＯＤＥサブルーチンがＲＥＳＥＴＶＡＬＩＤ
フラッグを払うから、次のＦＲＯＮＴ ＰＡＮＥＬルー
チン実行に際してはＰ３１２においてＴＲＩＰ ＭＯＤ
Ｅが呼び出され、ルーチンはＰ３１４において図１２５
へ飛ぶ。
【０１３０】Ｐ３１０においてユニットが引きはずしモ
ードではないと判断され、Ｐ３１６及びＰ３１８におい
てプログラム・モードではないと判断されると、ルーチ
ンはＰ３２０において図１２３へ飛ぶ。
ードではないと判断され、Ｐ３１６及びＰ３１８におい
てプログラム・モードではないと判断されると、ルーチ
ンはＰ３２０において図１２３へ飛ぶ。
【０１３１】ルーチンの最初の実行ではＰ３１８におけ
る判断に基づいてプログラム押しボタンを選択したの
ち、Ｐ３２２において押しボタン・バイトがセットされ
る。ブレーカーが開路状態であればプログラム・モード
だけに進入できる。Ｐ３２４において開路状態であると
判断されると、Ｐ３２６において調整可能なパラメータ
ーの現在値がロードされる。次のルーチン実行で、もし
Ｐ３２８においてブレーカーが開路状態のままであると
判定されると、Ｐ３３０においてＰＲＯＧＲＡＭＭＯＤ
Ｅサブルーチンが呼び出され、このサブルーチンが完了
するとＦＲＯＮＴ ＰＡＮＥＬルーチンはタグＰ３３２
から退出する。もしブレーカーが開路状態でなければ、
プログラム・モード・フラッグが払われ、表示Ｄ８６が
ブランクになり、Ｐ３３４においてプログラム ＬＥＤ
sＤ６０が消灯し、ルーチンはタグＰ３３６から退出す
る。
る判断に基づいてプログラム押しボタンを選択したの
ち、Ｐ３２２において押しボタン・バイトがセットされ
る。ブレーカーが開路状態であればプログラム・モード
だけに進入できる。Ｐ３２４において開路状態であると
判断されると、Ｐ３２６において調整可能なパラメータ
ーの現在値がロードされる。次のルーチン実行で、もし
Ｐ３２８においてブレーカーが開路状態のままであると
判定されると、Ｐ３３０においてＰＲＯＧＲＡＭＭＯＤ
Ｅサブルーチンが呼び出され、このサブルーチンが完了
するとＦＲＯＮＴ ＰＡＮＥＬルーチンはタグＰ３３２
から退出する。もしブレーカーが開路状態でなければ、
プログラム・モード・フラッグが払われ、表示Ｄ８６が
ブランクになり、Ｐ３３４においてプログラム ＬＥＤ
sＤ６０が消灯し、ルーチンはタグＰ３３６から退出す
る。
【０１３２】ＦＲＯＮＴ ＰＡＮＥＬルーチンは図１２
３へ続く。Ｐ３３８において引きはずしユニットが引き
はずしモードであればルーチンはタップＰ３４０を通っ
て図１２５へ飛ぶ。Ｐ３３８において引きはずしモード
ではなく、Ｐ３４２において電流が保護ピックアップ・
レベルの１つよりも大きいと判定されると、Ｐ３４４に
おいてテストフラッグが払われ、ルーチンはタップＰ３
４６を通って図１２５へ分岐する。
３へ続く。Ｐ３３８において引きはずしユニットが引き
はずしモードであればルーチンはタップＰ３４０を通っ
て図１２５へ飛ぶ。Ｐ３３８において引きはずしモード
ではなく、Ｐ３４２において電流が保護ピックアップ・
レベルの１つよりも大きいと判定されると、Ｐ３４４に
おいてテストフラッグが払われ、ルーチンはタップＰ３
４６を通って図１２５へ分岐する。
【０１３３】ルーチンの最初の実行では、テスト押しボ
タンを押したのち、Ｐ３４８においてユニットが未だテ
スト・モードでなくても、Ｐ３５０において押しボタン
によってテスト・フラッグがセットされたことが検出さ
れ、Ｐ３５２において押しボタン・バイトがリセットさ
れる。ルーチンの以後の実行ではＰ３５４においてＴＥ
ＳＴ ＭＯＤＥルーチンが呼び出される。その結果、テ
スト・フラッグがセットされたことがＰ３５６において
検知されると、ルーチンはタグＰ３５７を通って図１２
５へ分岐し、さもなければルーチンはタグＰ３５８を通
って退出する。テスト押しボタンが押されるまで、ルー
チンはＰ３５０においてタップＰ３６０を通って図１２
４へ分岐する。
タンを押したのち、Ｐ３４８においてユニットが未だテ
スト・モードでなくても、Ｐ３５０において押しボタン
によってテスト・フラッグがセットされたことが検出さ
れ、Ｐ３５２において押しボタン・バイトがリセットさ
れる。ルーチンの以後の実行ではＰ３５４においてＴＥ
ＳＴ ＭＯＤＥルーチンが呼び出される。その結果、テ
スト・フラッグがセットされたことがＰ３５６において
検知されると、ルーチンはタグＰ３５７を通って図１２
５へ分岐し、さもなければルーチンはタグＰ３５８を通
って退出する。テスト押しボタンが押されるまで、ルー
チンはＰ３５０においてタップＰ３６０を通って図１２
４へ分岐する。
【０１３４】図１２４もＦＲＯＮＴ ＰＡＮＥＬルーチ
ンを示す。すでに述べたように選択テスト及びテスト押
しボタンを押すと、図１２４の第１部分が通信パラメー
ター変更のための図１３０に示すルーチンを呼び出す。
最初の実行ではＰ３６２においてＩＮＣＯＭＥ ＡＤＤ
フラッグはセットされない。Ｐ３６４及びＰ３６６にお
いてテスト押しボタン及び選択テスト押しボタンを押す
とＰ３６８においてＩＮＣＯＭＥ ＡＤＤ ＭＯＤＥが
呼び出される。以後の実行ではＰ３６２においてＩＮＣ
ＯＭＥ ＡＤＤフラッグがセットされ、ＩＮＣＯＭＥ
ＡＤＤ ＭＯＤＥルーチンが直接呼び出される。ＴＥＳ
Ｔ押しボタンまたはＳＥＬＥＣＴ ＴＥＳＴ押しボタン
を押さなければ、これらの押しボタンに対応するフラッ
グがＰ３７０において払われる。Ｐ３７４においてＶＩ
ＥＷ ＶＡＬＩＤフラッグがセットされてＶＩＥＷ Ｓ
ＥＴＴＩＮＧＳ膜スイッチが押されていることを指示す
ると、Ｐ３７６においてＶＩＥＷ ＭＯＤＥフラッグが
セットされ、Ｐ３８０においてＶＩＥＷ ＭＯＤＥサブ
ルーチンが呼び出される。以後の実行でＶＩＥＷＳＥＴ
ＴＩＮＧＳ膜スイッチが放離されると、Ｐ３７８におい
てＶＩＥＷ ＭＯＤＥフラッグがセットされたままなら
ＶＩＥＷ ＭＯＤＥサブルーチンが呼び出される。
ンを示す。すでに述べたように選択テスト及びテスト押
しボタンを押すと、図１２４の第１部分が通信パラメー
ター変更のための図１３０に示すルーチンを呼び出す。
最初の実行ではＰ３６２においてＩＮＣＯＭＥ ＡＤＤ
フラッグはセットされない。Ｐ３６４及びＰ３６６にお
いてテスト押しボタン及び選択テスト押しボタンを押す
とＰ３６８においてＩＮＣＯＭＥ ＡＤＤ ＭＯＤＥが
呼び出される。以後の実行ではＰ３６２においてＩＮＣ
ＯＭＥ ＡＤＤフラッグがセットされ、ＩＮＣＯＭＥ
ＡＤＤ ＭＯＤＥルーチンが直接呼び出される。ＴＥＳ
Ｔ押しボタンまたはＳＥＬＥＣＴ ＴＥＳＴ押しボタン
を押さなければ、これらの押しボタンに対応するフラッ
グがＰ３７０において払われる。Ｐ３７４においてＶＩ
ＥＷ ＶＡＬＩＤフラッグがセットされてＶＩＥＷ Ｓ
ＥＴＴＩＮＧＳ膜スイッチが押されていることを指示す
ると、Ｐ３７６においてＶＩＥＷ ＭＯＤＥフラッグが
セットされ、Ｐ３８０においてＶＩＥＷ ＭＯＤＥサブ
ルーチンが呼び出される。以後の実行でＶＩＥＷＳＥＴ
ＴＩＮＧＳ膜スイッチが放離されると、Ｐ３７８におい
てＶＩＥＷ ＭＯＤＥフラッグがセットされたままなら
ＶＩＥＷ ＭＯＤＥサブルーチンが呼び出される。
【０１３５】ＦＲＯＮＴ ＰＡＮＥＬルーチンの最終部
分を図１２５に示す。Ｐ３８４においてタイムアウト・
フラッグがセットされて、押しボタンが押されてから２
分半間が経過したことを指示し、Ｐ３８６においてＲＡ
Ｍエラー・フラッグがセットされず、Ｐ３８８において
ＥＥＰＲＯＭエラーが検出されなければ、タイムアウト
・フラッグ、表示Ｄ８６、及びプログラム／テストＬＥ
ＤＤ６０がＰ３９８において払われる。エラーが存在し
たりタイマーがタイムアウトしていない場合、もしＰ３
９２においてユニットがビュー・モードないと判断され
ると、Ｐ３９４において次に表示すべき項目が判断され
る。いずれの場合にも、プログラムがＰ３９８において
退出する前にＰ３９６においてＤＯ ＣＵＲＲＥＮＴ表
示サブルーチンが呼び出される。
分を図１２５に示す。Ｐ３８４においてタイムアウト・
フラッグがセットされて、押しボタンが押されてから２
分半間が経過したことを指示し、Ｐ３８６においてＲＡ
Ｍエラー・フラッグがセットされず、Ｐ３８８において
ＥＥＰＲＯＭエラーが検出されなければ、タイムアウト
・フラッグ、表示Ｄ８６、及びプログラム／テストＬＥ
ＤＤ６０がＰ３９８において払われる。エラーが存在し
たりタイマーがタイムアウトしていない場合、もしＰ３
９２においてユニットがビュー・モードないと判断され
ると、Ｐ３９４において次に表示すべき項目が判断され
る。いずれの場合にも、プログラムがＰ３９８において
退出する前にＰ３９６においてＤＯ ＣＵＲＲＥＮＴ表
示サブルーチンが呼び出される。
【０１３６】ＴＲＩＰ ＭＯＤＥルーチンＰ３１２を図
１２６及び１２７に示す。呼び出されると、プログラ
ム、テスト及びビューモード・フラッグがＰ４００にお
いて払われる。Ｐ４０２においてオート・リセット機能
が選択されなかった場合、オペレーターがリセットボタ
ンを押すまでデータは一定に維持される。すでに述べた
ように、引きはずしユニットは引きはずしのタイプを指
示する出力接点を含む。初めてルーチンが呼び出される
と。Ｐ４０４においてこれらのリレーがセットされない
と判定される。ただし、Ｐ４０６において即時、ディス
クリミネーターまたはオーバーライド・フラッグがセッ
トされると。Ｐ４０８において即時リレー出力がセット
され、さもなければＰ４１０において過電流リレー出力
がセットされる。以後のルーチン実行ではプログラムが
タグＰ４１２を通って図１２７へ移行する。
１２６及び１２７に示す。呼び出されると、プログラ
ム、テスト及びビューモード・フラッグがＰ４００にお
いて払われる。Ｐ４０２においてオート・リセット機能
が選択されなかった場合、オペレーターがリセットボタ
ンを押すまでデータは一定に維持される。すでに述べた
ように、引きはずしユニットは引きはずしのタイプを指
示する出力接点を含む。初めてルーチンが呼び出される
と。Ｐ４０４においてこれらのリレーがセットされない
と判定される。ただし、Ｐ４０６において即時、ディス
クリミネーターまたはオーバーライド・フラッグがセッ
トされると。Ｐ４０８において即時リレー出力がセット
され、さもなければＰ４１０において過電流リレー出力
がセットされる。以後のルーチン実行ではプログラムが
タグＰ４１２を通って図１２７へ移行する。
【０１３７】オートリセット機能が選択され、Ｐ４１４
においてブレーカーが開路状態であれば、Ｐ４１６にお
いてＯＰＥＮ ＣＡＮ ＣＬＯＳＥフラッグがセットさ
れ、出力リレー・フラッグが払われる。Ｐ４１８におい
てテストモードで引きはずしが発生すると、ルーチンは
タグＰ４１９を通って図１２７へ飛ぶ。もしテストモー
ドでなければ、Ｐ４２０においてＤＯ ＢＬＩＮＫフラ
ッグがセットされる。このフラッグは次の実行でトグル
される。もしＰ４２２においてフラッグがセットされる
と、タグ４２４を通ってルーチンが図１２７へ移行し、
セットされなければタグＰ４１９を通って移行する。
においてブレーカーが開路状態であれば、Ｐ４１６にお
いてＯＰＥＮ ＣＡＮ ＣＬＯＳＥフラッグがセットさ
れ、出力リレー・フラッグが払われる。Ｐ４１８におい
てテストモードで引きはずしが発生すると、ルーチンは
タグＰ４１９を通って図１２７へ飛ぶ。もしテストモー
ドでなければ、Ｐ４２０においてＤＯ ＢＬＩＮＫフラ
ッグがセットされる。このフラッグは次の実行でトグル
される。もしＰ４２２においてフラッグがセットされる
と、タグ４２４を通ってルーチンが図１２７へ移行し、
セットされなければタグＰ４１９を通って移行する。
【０１３８】Ｐ４１４においてブレーカーが閉路状態に
あると判定され、しかしＰ４２６においてＯＰＥＮ Ｃ
ＡＮ ＣＬＯＳＥフラッグがセットされるという事実か
ら先行パスにおいては開路状態であったことが示唆され
る場合、このフラッグ、引きはずし表示、アンペア合
計、ピックアップからの経過時間及び引きはずしフラッ
グをＰ４２８において払うことによって表示をリセット
する。Ｐ４３０において持久ＲＡＭが使用中でないと判
定されると、引きはずしモードがタグＰ４３４を通って
退出する前にクリア引きはずしデータを記憶しているバ
イトがＰ４３２において消去される。
あると判定され、しかしＰ４２６においてＯＰＥＮ Ｃ
ＡＮ ＣＬＯＳＥフラッグがセットされるという事実か
ら先行パスにおいては開路状態であったことが示唆され
る場合、このフラッグ、引きはずし表示、アンペア合
計、ピックアップからの経過時間及び引きはずしフラッ
グをＰ４２８において払うことによって表示をリセット
する。Ｐ４３０において持久ＲＡＭが使用中でないと判
定されると、引きはずしモードがタグＰ４３４を通って
退出する前にクリア引きはずしデータを記憶しているバ
イトがＰ４３２において消去される。
【０１３９】ＴＲＩＰ ＭＯＤＥルーチンは図１２７へ
続く。Ｐ４３８においてシステムがテスト・モードでな
ければ、Ｐ４４０において引きはずしの原因が文字メッ
セージとしてロードされ、Ｐ４４２において文字数字表
示ルーチンが呼び出される。テスト・もーどであるかど
うかに関係なく、Ｐ４４４においてＴＲＩＰの原因が検
出され、該当の赤色ＬＥＤが点灯する。次いでプログラ
ムは図１２２においてＴＲＩＰ ＭＯＤＥサブルーチン
が呼び出されたステップまで戻る。
続く。Ｐ４３８においてシステムがテスト・モードでな
ければ、Ｐ４４０において引きはずしの原因が文字メッ
セージとしてロードされ、Ｐ４４２において文字数字表
示ルーチンが呼び出される。テスト・もーどであるかど
うかに関係なく、Ｐ４４４においてＴＲＩＰの原因が検
出され、該当の赤色ＬＥＤが点灯する。次いでプログラ
ムは図１２２においてＴＲＩＰ ＭＯＤＥサブルーチン
が呼び出されたステップまで戻る。
【０１４０】図２４において呼び出されるＶＩＥＷ Ｍ
ＯＤＥサブルーチンＰ３８１のフローチャートを図１２
８に示す。このルーチンは２つのフラッグ、即ち、フロ
ントパネル上のＶＩＥＷ ＳＥＴＴＩＮＧＳ押しボタン
を押すとセットされるＶＩＥＷ ＶＡＬＩＤフラッグ
と、サブルーチンの最初の実行でセットされるＶＩＥＷ
フラッグを使用する。即ち、初めてこのサブルーチンに
入ると、Ｐ４４８においてＶＩＥＷ ＶＡＬＩＤフラッ
グがセットされ、Ｐ４５０においてこのフラッグと、作
用停止タイマー及びそのフラッグが払われる。Ｐ４５２
においてはＶＩＥＷフラッグがセットされていなけれ
ば、ＬＥＤがすべて払われ、Ｐ４５４においてＶＩＥＷ
フラッグがセットされると共にモニターされるパラメー
ターをカウントする設定値カウンターがセットされる。
これは最初のルーチン実行であるからモニターできるパ
ラメーターの範囲をＰ４５６において初期設定し、文字
数字表示部に選択した設定値を表示すると共に表示され
るパラメーターに対応する緑色ＬＥＤを点灯するルーチ
ンがＰ４５８において呼び出される。次にＶＩＥＷ Ｓ
ＥＴＴＩＮＮＧＳ押しボタンを押すと、Ｐ４６０におい
て設定値カウンターが増分され、Ｐ４５８において新し
い設定値が表示され、Ｐ４５８において該当の緑色ＬＥ
Ｄが点灯する。パラメーターが全部モニターされると、
Ｐ４６０において表示が払われる。ルーチンが完了する
ごとにプログラムはＶＩＥＷ ＭＯＤＥが呼び出された
図１２４に戻る。
ＯＤＥサブルーチンＰ３８１のフローチャートを図１２
８に示す。このルーチンは２つのフラッグ、即ち、フロ
ントパネル上のＶＩＥＷ ＳＥＴＴＩＮＧＳ押しボタン
を押すとセットされるＶＩＥＷ ＶＡＬＩＤフラッグ
と、サブルーチンの最初の実行でセットされるＶＩＥＷ
フラッグを使用する。即ち、初めてこのサブルーチンに
入ると、Ｐ４４８においてＶＩＥＷ ＶＡＬＩＤフラッ
グがセットされ、Ｐ４５０においてこのフラッグと、作
用停止タイマー及びそのフラッグが払われる。Ｐ４５２
においてはＶＩＥＷフラッグがセットされていなけれ
ば、ＬＥＤがすべて払われ、Ｐ４５４においてＶＩＥＷ
フラッグがセットされると共にモニターされるパラメー
ターをカウントする設定値カウンターがセットされる。
これは最初のルーチン実行であるからモニターできるパ
ラメーターの範囲をＰ４５６において初期設定し、文字
数字表示部に選択した設定値を表示すると共に表示され
るパラメーターに対応する緑色ＬＥＤを点灯するルーチ
ンがＰ４５８において呼び出される。次にＶＩＥＷ Ｓ
ＥＴＴＩＮＮＧＳ押しボタンを押すと、Ｐ４６０におい
て設定値カウンターが増分され、Ｐ４５８において新し
い設定値が表示され、Ｐ４５８において該当の緑色ＬＥ
Ｄが点灯する。パラメーターが全部モニターされると、
Ｐ４６０において表示が払われる。ルーチンが完了する
ごとにプログラムはＶＩＥＷ ＭＯＤＥが呼び出された
図１２４に戻る。
【０１４１】図１２９は図２４に示した保護ルーチンに
おいて呼び出されるＬＩＴＥ ＥＭＵＰサブルーチンＰ
３８を示す。このサブルーチンは図１２に示す該当のレ
ジスターＤ５２−Ｄ５８を介して、選択されたＬＥＤを
定常または点滅状態に点灯する。ルーチンの第１部分は
レジスターＤ５２によって操作されるＬＥＤを制御す
る。もしＰ４４８においてＢＬＩＮＫＩＮＧフラッグが
セットされると、関連ＬＥＤについてのデータがＰ４５
０において補足され、いずれの場合にもＰ４５２におい
てバイトＬＥＤ０がレジスターＤ５２へ出力される。同
様に、レジスターＤ５４によって制御されるＬＥＤもも
しそれが妥当であればＰ４５４−Ｐ４５８に示すように
定常または点滅状態に点灯される。レジスターＤ５６に
よって制御されるＬＥＤに含まれるＯＰＥＲＡＴＩＯＮ
ＡＬ ＬＥＤは１秒間隔で緑色に点滅してユニットが正
しく動作していることを指示するか、または赤色に点滅
して誤動作を指示する。（図２９のＰ１１２で補足され
る）１秒フラッグがＰ４６０においてセットされると、
このＬＥＤに関するデータがＰ４６２において補足され
る。Ｄ５６によってセットされるその他のＬＥＤの１つ
がブリンキングのため選択されると、Ｐ４６４及びＰ４
６６に示すようにＢＬＩＮＫＩＮＧフラッグがセットさ
れておれば出力が補足される。このＬＥＤ及びＯＰＥＲ
ＡＴＩＯＮＡＬ ＬＥＤはＰ４６８においてＤ５６レジ
スターへ出力されるＬＥＤ２バイトによって付勢され
る。最後に、レジスターＤ５８によって制御されるＬＥ
Ｄがもし選択されれば付勢され、妥当であればＰ４７０
−Ｐ４７４において点滅させられる。ここでプログラム
は図２４の保護ルーチンに戻る。
おいて呼び出されるＬＩＴＥ ＥＭＵＰサブルーチンＰ
３８を示す。このサブルーチンは図１２に示す該当のレ
ジスターＤ５２−Ｄ５８を介して、選択されたＬＥＤを
定常または点滅状態に点灯する。ルーチンの第１部分は
レジスターＤ５２によって操作されるＬＥＤを制御す
る。もしＰ４４８においてＢＬＩＮＫＩＮＧフラッグが
セットされると、関連ＬＥＤについてのデータがＰ４５
０において補足され、いずれの場合にもＰ４５２におい
てバイトＬＥＤ０がレジスターＤ５２へ出力される。同
様に、レジスターＤ５４によって制御されるＬＥＤもも
しそれが妥当であればＰ４５４−Ｐ４５８に示すように
定常または点滅状態に点灯される。レジスターＤ５６に
よって制御されるＬＥＤに含まれるＯＰＥＲＡＴＩＯＮ
ＡＬ ＬＥＤは１秒間隔で緑色に点滅してユニットが正
しく動作していることを指示するか、または赤色に点滅
して誤動作を指示する。（図２９のＰ１１２で補足され
る）１秒フラッグがＰ４６０においてセットされると、
このＬＥＤに関するデータがＰ４６２において補足され
る。Ｄ５６によってセットされるその他のＬＥＤの１つ
がブリンキングのため選択されると、Ｐ４６４及びＰ４
６６に示すようにＢＬＩＮＫＩＮＧフラッグがセットさ
れておれば出力が補足される。このＬＥＤ及びＯＰＥＲ
ＡＴＩＯＮＡＬ ＬＥＤはＰ４６８においてＤ５６レジ
スターへ出力されるＬＥＤ２バイトによって付勢され
る。最後に、レジスターＤ５８によって制御されるＬＥ
Ｄがもし選択されれば付勢され、妥当であればＰ４７０
−Ｐ４７４において点滅させられる。ここでプログラム
は図２４の保護ルーチンに戻る。
【０１４２】図１３０及び１３１は図１２４のＦＲＯＮ
Ｔ ＰＡＮＥＬルーチンによって呼び出されるＩＮＣＯ
Ｍ ＡＤＤ ＭＯＲＥ Ｐ３６８のフローチャートを示
す。このルーチンは文字数字表示部Ｄ８６及び膜スイッ
チを利用して通信アドレス及びボーレートを変更するの
に利用される。図１２４に関連して述べたように、ＴＥ
ＳＴ及びＳＥＬＥＣＴ ＴＥＳＴスイッチを同時に押す
ことによってこのモードに入る。初めてこのサブルーチ
ンに入った場合、Ｐ４７６においてＡＤＤ ＭＯＲＥフ
ラッグはセットされず、Ｐ４７８において文字数字表示
部Ｄ８６に現時点のアドレス及びボーレートが表示さ
れ、ＡＤＤ ＭＯＲＥフラッグがセットされる。次いで
プログラムはタグＰ４８０を通ってＦＲＯＮＴ ＰＡＮ
ＥＬルーチンに戻る。２回目のルーチン実行では、膜押
しボタンの幾つかを押してから２．５分間が経過してい
ることがＰ４８２において検知されると、Ｐ４８４にお
いて先入のアドレス及びボーレートが再ロードされ、Ｐ
４８６においてプログラムが飛ぶ。Ｐ４８８においてＲ
ＡＩＳＥ押しボタンが押され、Ｐ４９０においてボーレ
ートが選択されている場合、Ｐ４９２においてボーレー
トが変更され、サブルーチンはタグＰ４８０を通って退
出する。ボーレート及びアドレスディジットはＳＥＬＥ
ＣＴ ＳＥＴＴＩＮＧＳ膜スイッチによって選択され
る。アドレスディジットの１つが選択されている場合、
このディジットの値がＰ４９４において増分される。同
様に、Ｐ４９６においてＬＯＷＥＲ押しボタンが選択さ
れている場合、Ｐ４９８−Ｐ５０２に示すようにボーレ
ートが変更されるかまたはアドレスディジットが減分さ
れる。
Ｔ ＰＡＮＥＬルーチンによって呼び出されるＩＮＣＯ
Ｍ ＡＤＤ ＭＯＲＥ Ｐ３６８のフローチャートを示
す。このルーチンは文字数字表示部Ｄ８６及び膜スイッ
チを利用して通信アドレス及びボーレートを変更するの
に利用される。図１２４に関連して述べたように、ＴＥ
ＳＴ及びＳＥＬＥＣＴ ＴＥＳＴスイッチを同時に押す
ことによってこのモードに入る。初めてこのサブルーチ
ンに入った場合、Ｐ４７６においてＡＤＤ ＭＯＲＥフ
ラッグはセットされず、Ｐ４７８において文字数字表示
部Ｄ８６に現時点のアドレス及びボーレートが表示さ
れ、ＡＤＤ ＭＯＲＥフラッグがセットされる。次いで
プログラムはタグＰ４８０を通ってＦＲＯＮＴ ＰＡＮ
ＥＬルーチンに戻る。２回目のルーチン実行では、膜押
しボタンの幾つかを押してから２．５分間が経過してい
ることがＰ４８２において検知されると、Ｐ４８４にお
いて先入のアドレス及びボーレートが再ロードされ、Ｐ
４８６においてプログラムが飛ぶ。Ｐ４８８においてＲ
ＡＩＳＥ押しボタンが押され、Ｐ４９０においてボーレ
ートが選択されている場合、Ｐ４９２においてボーレー
トが変更され、サブルーチンはタグＰ４８０を通って退
出する。ボーレート及びアドレスディジットはＳＥＬＥ
ＣＴ ＳＥＴＴＩＮＧＳ膜スイッチによって選択され
る。アドレスディジットの１つが選択されている場合、
このディジットの値がＰ４９４において増分される。同
様に、Ｐ４９６においてＬＯＷＥＲ押しボタンが選択さ
れている場合、Ｐ４９８−Ｐ５０２に示すようにボーレ
ートが変更されるかまたはアドレスディジットが減分さ
れる。
【０１４３】ＲＡＩＳＥまたはＬＯＷＥＲ押しボタンで
はなくＳＥＬＥＣＴ押しボタンがＰ５０４において押さ
れた場合、調整のためＰ５０６において次のアドレスデ
ィジットまたはボー・レートが選択される。この選択は
文字数字表示部の該当ディジットが点滅することによっ
てユーザーに指示される。
はなくＳＥＬＥＣＴ押しボタンがＰ５０４において押さ
れた場合、調整のためＰ５０６において次のアドレスデ
ィジットまたはボー・レートが選択される。この選択は
文字数字表示部の該当ディジットが点滅することによっ
てユーザーに指示される。
【０１４４】通信アドレス及び／またはボー・レートに
必要な変更を加えた後、オペレータはＰ５０８において
ＳＡＶＥ押しボタンを押して指示された変更を行う。新
しく選択されたアドレスが妥当であることがＰ５１０及
びＰ５１２において判定されると、Ｐ５１４−Ｐ５１８
において変更が持久メモリに記憶されている間割り込み
が禁止され、Ｐ５２０において表示が払われる。変更さ
れるアドレスが妥当でなければＰ５２２に示すように文
字数字表示部にエラー・メッセージが表示される。いず
れの場合にもＰ５２４においてＡＤＤフラッグが払われ
る。このフラッグはタグＰ４８６で示すように作用停止
タイマーがタイムアウトした場合にも払われる。
必要な変更を加えた後、オペレータはＰ５０８において
ＳＡＶＥ押しボタンを押して指示された変更を行う。新
しく選択されたアドレスが妥当であることがＰ５１０及
びＰ５１２において判定されると、Ｐ５１４−Ｐ５１８
において変更が持久メモリに記憶されている間割り込み
が禁止され、Ｐ５２０において表示が払われる。変更さ
れるアドレスが妥当でなければＰ５２２に示すように文
字数字表示部にエラー・メッセージが表示される。いず
れの場合にもＰ５２４においてＡＤＤフラッグが払われ
る。このフラッグはタグＰ４８６で示すように作用停止
タイマーがタイムアウトした場合にも払われる。
【０１４５】下記の定義は本願明細書の全文を通して適
用される。
用される。
【０１４６】ビット指定：レジスター内のビットは角括
弧内にビット番号を記入することによって指定する。例
えば、レジスターＡＢＣのビット５はＡＢＣ［５］とい
う形で指定する。レジスターＡＢＣのビット５乃至０は
ＡＢＣ［５．．．０］という形で指定する。レジスター
ＡＢＣのビット４及び５はＡＢＣ［５，４］という形で
指定する。
弧内にビット番号を記入することによって指定する。例
えば、レジスターＡＢＣのビット５はＡＢＣ［５］とい
う形で指定する。レジスターＡＢＣのビット５乃至０は
ＡＢＣ［５．．．０］という形で指定する。レジスター
ＡＢＣのビット４及び５はＡＢＣ［５，４］という形で
指定する。
【０１４７】１６進法。接頭符号として＄を付して表わ
される１６個の基数。例えば、＄０１００＝１０進法の
２５６。
される１６個の基数。例えば、＄０１００＝１０進法の
２５６。
【０１４８】Ｈｉｇｈ−ｔｒｕｅ：この信号は接尾辞
“ｈ”を伴い、その電気レベルが＋ＶＤＤ電源またはそ
れに近ければ肯定的（真、または論理１）であると定義
され、電気レベルが０ボルト直流（Ｖｄｃ）またはそれ
に近ければ否定的（偽、または論理０）であると定義さ
れる。
“ｈ”を伴い、その電気レベルが＋ＶＤＤ電源またはそ
れに近ければ肯定的（真、または論理１）であると定義
され、電気レベルが０ボルト直流（Ｖｄｃ）またはそれ
に近ければ否定的（偽、または論理０）であると定義さ
れる。
【０１４９】Ｌｏｗ−ｔｒｕｅ：この信号は接尾辞
“ｂ”を伴い、その電気レベルがゼロＶｄｃまたはそれ
に近ければ肯定的（真、または論理１）であると定義さ
れ、電気レベルが＋ＶＤＤ電源またはそれに近ければ否
定的（偽、または論理０）であると定義される。
“ｂ”を伴い、その電気レベルがゼロＶｄｃまたはそれ
に近ければ肯定的（真、または論理１）であると定義さ
れ、電気レベルが＋ＶＤＤ電源またはそれに近ければ否
定的（偽、または論理０）であると定義される。
【０１５０】入力：入力信号はＩＣ１０によって受信さ
れる。
れる。
【０１５１】出力：出力信号はＩＣ１０によって駆動さ
れる。
れる。
【０１５２】図中、本発明のＩＣは総括的に参照番号１
０で示した。ＩＣ１０の回路は回路遮断器、モーター・
コントローラーなど各種電気機器と併用できるようにあ
らかじめ標準化されている。図示及び説明の便宜上、図
３９では回路遮断器１２中に利用される場合のＩＣ１０
を示した。図示の回路遮断器１２は相“Ａ”、“Ｂ”及
び“Ｃ”を有する３相回路遮断器である。当業者なら容
易に理解できるようにＩＣ１０はモーターコントローラ
ー、接触器などのような回路遮断器以外の電気機器とも
併用できる。
０で示した。ＩＣ１０の回路は回路遮断器、モーター・
コントローラーなど各種電気機器と併用できるようにあ
らかじめ標準化されている。図示及び説明の便宜上、図
３９では回路遮断器１２中に利用される場合のＩＣ１０
を示した。図示の回路遮断器１２は相“Ａ”、“Ｂ”及
び“Ｃ”を有する３相回路遮断器である。当業者なら容
易に理解できるようにＩＣ１０はモーターコントローラ
ー、接触器などのような回路遮断器以外の電気機器とも
併用できる。
【０１５３】回路遮断器１２は本発明の範囲に含まれな
い。図示のように、回路遮断器１２は３つの変流器１
４，１６，１８を含み、これらの変流器１４，１６，１
８は回路遮断器１２のモニター及び制御を可能にするた
め回路遮断器１２の負荷側２０に配設されている。回路
遮断器１２の線側２２は（図示しないが）３相電源と接
続し、負荷側２０は（図示しないが）例えば電動機のよ
うな３相負荷と接続している。
い。図示のように、回路遮断器１２は３つの変流器１
４，１６，１８を含み、これらの変流器１４，１６，１
８は回路遮断器１２のモニター及び制御を可能にするた
め回路遮断器１２の負荷側２０に配設されている。回路
遮断器１２の線側２２は（図示しないが）３相電源と接
続し、負荷側２０は（図示しないが）例えば電動機のよ
うな３相負荷と接続している。
【０１５４】本発明の重要な特徴は、後述するようにＩ
Ｃ１０は電流駆動されることと関連がある。即ち、変流
器１４，１６，１８からの電流がコンディショニング回
路１９（図３９及び８３Ｂ）を介してＩＣ１０に供給さ
れる。コンディショニング回路１９はＩＣ１０に約２０
μＡの電流を供給するために利用される。
Ｃ１０は電流駆動されることと関連がある。即ち、変流
器１４，１６，１８からの電流がコンディショニング回
路１９（図３９及び８３Ｂ）を介してＩＣ１０に供給さ
れる。コンディショニング回路１９はＩＣ１０に約２０
μＡの電流を供給するために利用される。
【０１５５】本発明の他の特徴はオンボード通信コント
ローラー２９に係わる。このコントローラーはＩＣ１０
が例えば撚り２線式伝送線３３のような通信ネットワー
ク・リンクを介して図３９に示すパネルメーター３１の
ようなデバイスと通信することを可能にする。（図示し
ないが）独自のマスター・コントローラーを含む他の通
信ネットワーク・リンク３５を介して遠隔パネルメータ
ー３１を他のネットワークに接続するためには、遠隔パ
ネルメーター３１中に別のＩＣ１０、または米国特許第
４，６４４，５６６号に開示されているようなＩＮＣＯ
Ｍチップを組み込めばよい。マスター・コントローラー
を有するネットワークに接続される同様の通信コントロ
ーラーについては、本願の出願人に譲渡され、本願明細
書の一部を形成するものとして引用した米国特許第４，
６４４，５６６号に概説されている。
ローラー２９に係わる。このコントローラーはＩＣ１０
が例えば撚り２線式伝送線３３のような通信ネットワー
ク・リンクを介して図３９に示すパネルメーター３１の
ようなデバイスと通信することを可能にする。（図示し
ないが）独自のマスター・コントローラーを含む他の通
信ネットワーク・リンク３５を介して遠隔パネルメータ
ー３１を他のネットワークに接続するためには、遠隔パ
ネルメーター３１中に別のＩＣ１０、または米国特許第
４，６４４，５６６号に開示されているようなＩＮＣＯ
Ｍチップを組み込めばよい。マスター・コントローラー
を有するネットワークに接続される同様の通信コントロ
ーラーについては、本願の出願人に譲渡され、本願明細
書の一部を形成するものとして引用した米国特許第４，
６４４，５６６号に概説されている。
【０１５６】ＩＣ１０の一実施例におけるデジタル部分
のブロックダイヤグラムを図４０に示した。詳しくは後
述するように、各用途に特有のソフトウエア・プログラ
ミング及びマスク・オプションに応じて種々の構成を選
択できる。回路遮断器；モーターコントローラー、接触
器など多様な電気機器を制御・監視できる汎用性をＩＣ
１０に与えるには、種々の周辺装置を設ければよい。こ
れらの周辺装置としては逓倍命令を有するマイクロプロ
セッサー３０、例えばＭｏｔｏｒｏｌａ社のタイプＭＣ
６８ＨＯ５がある。マイクロプロセッサー３０は内部ア
ドレス／データ／制御母線３４及び外部母線コントロー
ラー３１を介して他の各種周辺装置及びＩＣ１０上の外
部ピンと通信する。クロック発生器３６はマイクロプロ
セッサー３０へタイミング信号を与える。読み取り専用
メモリー（ＲＯＭ）３８、消去可能読み取り専用メモリ
ー（ＥＥＰＲＯＭ）４０及びランダムアクセスメモリー
（ＲＡＭ）４２を含むことのできるオンボードメモリー
・サブシステムを設ける。ＥＥＰＲＯＭに内部充電ポン
プ４４を設けることによってＥＥＰＲＯＭ４０のプログ
ラミング消去に外部高電圧源を設ける必要がなくなる。
のブロックダイヤグラムを図４０に示した。詳しくは後
述するように、各用途に特有のソフトウエア・プログラ
ミング及びマスク・オプションに応じて種々の構成を選
択できる。回路遮断器；モーターコントローラー、接触
器など多様な電気機器を制御・監視できる汎用性をＩＣ
１０に与えるには、種々の周辺装置を設ければよい。こ
れらの周辺装置としては逓倍命令を有するマイクロプロ
セッサー３０、例えばＭｏｔｏｒｏｌａ社のタイプＭＣ
６８ＨＯ５がある。マイクロプロセッサー３０は内部ア
ドレス／データ／制御母線３４及び外部母線コントロー
ラー３１を介して他の各種周辺装置及びＩＣ１０上の外
部ピンと通信する。クロック発生器３６はマイクロプロ
セッサー３０へタイミング信号を与える。読み取り専用
メモリー（ＲＯＭ）３８、消去可能読み取り専用メモリ
ー（ＥＥＰＲＯＭ）４０及びランダムアクセスメモリー
（ＲＡＭ）４２を含むことのできるオンボードメモリー
・サブシステムを設ける。ＥＥＰＲＯＭに内部充電ポン
プ４４を設けることによってＥＥＰＲＯＭ４０のプログ
ラミング消去に外部高電圧源を設ける必要がなくなる。
【０１５７】図示のメモリー・サイズは図示及び説明の
便宜上選択したに過ぎず、例えば２５６バイトのＥＥＰ
ＲＯＭ４０及び２０８バイトのＲＡＭ４２であってもよ
い。ＲＯＭ３８は４，０９６バイトのマスク・プログラ
マブル・ユーザー命令メモリー及び２４０バイトのセル
フテスト・メモリーで構成することができる。
便宜上選択したに過ぎず、例えば２５６バイトのＥＥＰ
ＲＯＭ４０及び２０８バイトのＲＡＭ４２であってもよ
い。ＲＯＭ３８は４，０９６バイトのマスク・プログラ
マブル・ユーザー命令メモリー及び２４０バイトのセル
フテスト・メモリーで構成することができる。
【０１５８】ＩＣ１０は別々のデジタル及びアナログ電
源システムを有し、これらの電源システムはデジタル・
ノイズがアナログ回路に影響しないように隔離されてい
る。デジタル電源は外部電圧調整器（図８３Ｃ）より成
るＩＣ１０のＶＤＤピンに給電し、アナログ電源はＡＶ
ＤＤピンに給電する。多くの場合、外部トランジスタ
ー、ダイオード及び抵抗器だけで充分である。
源システムを有し、これらの電源システムはデジタル・
ノイズがアナログ回路に影響しないように隔離されてい
る。デジタル電源は外部電圧調整器（図８３Ｃ）より成
るＩＣ１０のＶＤＤピンに給電し、アナログ電源はＡＶ
ＤＤピンに給電する。多くの場合、外部トランジスタ
ー、ダイオード及び抵抗器だけで充分である。
【０１５９】ＡＶＤＤピンと連携する分路調整器へのゲ
ート・ドライブを監視する内部電圧レベル検知器を含む
電力監視回路４７を設ける。電力監視回路４７はアナロ
グ電源電圧ＡＶＤＤが所定限界値以下に降下し始める
と、ＲＥＳＮ入力ピンと接続してリセット信号を発する
ＳＨＵＮＴ出力ピンの作用を停止させる。さらに、マイ
クロプロセッサー３０の動作を監視し、擬似的動作を検
知するとリセットを作用させるデッドマン回路４６を設
ける。
ート・ドライブを監視する内部電圧レベル検知器を含む
電力監視回路４７を設ける。電力監視回路４７はアナロ
グ電源電圧ＡＶＤＤが所定限界値以下に降下し始める
と、ＲＥＳＮ入力ピンと接続してリセット信号を発する
ＳＨＵＮＴ出力ピンの作用を停止させる。さらに、マイ
クロプロセッサー３０の動作を監視し、擬似的動作を検
知するとリセットを作用させるデッドマン回路４６を設
ける。
【０１６０】アナログ回路用としてアナログ電源サブシ
ステム４８を設ける。このサブシステム４８は＋１．２
５Ｖｄｃバンドギャップ調整器及び＋２．５Ｖｄｃ基準
電圧発生のための緩衝増幅器を含む。アナログ電源サブ
システム４８への給電には外部電流を使用する。この外
部電源は外部ピンＡＶＤＤへ給電する。基準電圧を正確
に＋２．５Ｖｄｃにトリミングできるように調整ピンＶ
ＡＤＪを設ける。このトリミングは例えば図１２０に示
すようにＶＲＥＦピンとアナログ接地ピンＡＶＳＳの間
に直列に接続した２つの抵抗器からなる分圧回路によっ
て行なうことができる。前記直列抵抗器間のインターフ
ェースはＶＡＤＪピンに接続する。分路調整器はＶＲＥ
Ｆピンにおける基準電圧に基づいてＡＶＤＤピンにおい
て公称＋５．０Ｖｄｃの電源として作用する。緩衝増幅
器にはオープンドレイン出力を設け、これだけが電源と
なるようにする。この構成は複数のデバイスを並列させ
ることを可能にする。調整器は他のＩＣにも隷属させる
ことができる。そのためにはＶＡＤＪピンをスレーブＩ
ＣのＶＲＥＦに接続する一方、スレーブＩＣのＶＲＥＦ
ピンをマスターＩＣのＶＲＥＦに接続すればよい。
ステム４８を設ける。このサブシステム４８は＋１．２
５Ｖｄｃバンドギャップ調整器及び＋２．５Ｖｄｃ基準
電圧発生のための緩衝増幅器を含む。アナログ電源サブ
システム４８への給電には外部電流を使用する。この外
部電源は外部ピンＡＶＤＤへ給電する。基準電圧を正確
に＋２．５Ｖｄｃにトリミングできるように調整ピンＶ
ＡＤＪを設ける。このトリミングは例えば図１２０に示
すようにＶＲＥＦピンとアナログ接地ピンＡＶＳＳの間
に直列に接続した２つの抵抗器からなる分圧回路によっ
て行なうことができる。前記直列抵抗器間のインターフ
ェースはＶＡＤＪピンに接続する。分路調整器はＶＲＥ
Ｆピンにおける基準電圧に基づいてＡＶＤＤピンにおい
て公称＋５．０Ｖｄｃの電源として作用する。緩衝増幅
器にはオープンドレイン出力を設け、これだけが電源と
なるようにする。この構成は複数のデバイスを並列させ
ることを可能にする。調整器は他のＩＣにも隷属させる
ことができる。そのためにはＶＡＤＪピンをスレーブＩ
ＣのＶＲＥＦに接続する一方、スレーブＩＣのＶＲＥＦ
ピンをマスターＩＣのＶＲＥＦに接続すればよい。
【０１６１】Ａコンパレーター４９、Ｂ＋コンパレータ
ー５０及びカッドコンパレーター５８を含むコンパレー
ター・サブシステムを設ける。Ａコンパレーター４９は
通信コントローラー２９と併用される。Ｂ＋コンパレー
ター５０は図８３Ｂに関連して後述するように外部電源
発生用である。コンパレーター５０の反転入力はＶＲＥ
Ｆピン（公称＋２．５Ｖｄｃ）と連携する。入力信号は
コンパレーター５０の非反転入力ピンＢＳＥＮＳＥに印
加される。Ｂ＋コンパレーター５０の出力は外部ピンＢ
ＤＲＩＶＥと接続する。カッドコンパレーター５８は一
定電圧、例えば＋１．２５Ｖｄｃを基準とする４つのコ
ンパレーターを含む。
ー５０及びカッドコンパレーター５８を含むコンパレー
ター・サブシステムを設ける。Ａコンパレーター４９は
通信コントローラー２９と併用される。Ｂ＋コンパレー
ター５０は図８３Ｂに関連して後述するように外部電源
発生用である。コンパレーター５０の反転入力はＶＲＥ
Ｆピン（公称＋２．５Ｖｄｃ）と連携する。入力信号は
コンパレーター５０の非反転入力ピンＢＳＥＮＳＥに印
加される。Ｂ＋コンパレーター５０の出力は外部ピンＢ
ＤＲＩＶＥと接続する。カッドコンパレーター５８は一
定電圧、例えば＋１．２５Ｖｄｃを基準とする４つのコ
ンパレーターを含む。
【０１６２】タイマー６０やパルス幅変調出力６１など
種々の特殊機能をも設けることができる。タイマー６０
はタイムベースまたは波形発生周期測定など周期的機能
に利用でき、パルス幅変調出力６１は４により分割され
たマイクロプロセッサーの相２クロックによって周期を
制御できる周期性信号である。
種々の特殊機能をも設けることができる。タイマー６０
はタイムベースまたは波形発生周期測定など周期的機能
に利用でき、パルス幅変調出力６１は４により分割され
たマイクロプロセッサーの相２クロックによって周期を
制御できる周期性信号である。
【０１６３】回路遮断器、モーターコントローラーなど
多様な用途に適応できるようにＩＣ１０にその他各種の
周辺装置も設けることができる。例えば、この種の周辺
装置としては、４つの汎用８ビット２方向性ポート、即
ち、Ｐｏｒｔ Ａ（５２）、Ｐｏｒｔ Ｂ（５３）、Ｐ
ｏｒｔ Ｃ（５６）及びＰｏｒｔ Ｄ（５７）が考えら
れる。また、直列母線を介して通信する周辺装置を有効
に接続するためには直列周辺インターフェース５４（Ｓ
ＰＩ）を設ければよい。ＳＰＩ５４はマルチプロセッサ
ー・システム内でのプロセッサー間通信にも利用でき
る。ＳＰＩ５４は種々のプロトコルを採用して通信する
装置の接続を可能にする複数の動作モードを実現する。
多様な用途に適応できるようにＩＣ１０にその他各種の
周辺装置も設けることができる。例えば、この種の周辺
装置としては、４つの汎用８ビット２方向性ポート、即
ち、Ｐｏｒｔ Ａ（５２）、Ｐｏｒｔ Ｂ（５３）、Ｐ
ｏｒｔ Ｃ（５６）及びＰｏｒｔ Ｄ（５７）が考えら
れる。また、直列母線を介して通信する周辺装置を有効
に接続するためには直列周辺インターフェース５４（Ｓ
ＰＩ）を設ければよい。ＳＰＩ５４はマルチプロセッサ
ー・システム内でのプロセッサー間通信にも利用でき
る。ＳＰＩ５４は種々のプロトコルを採用して通信する
装置の接続を可能にする複数の動作モードを実現する。
【０１６４】本発明の重要な特徴は、図４０に機能ブロ
ック６２，６４として示したアナログ・サブシステムに
係わる。このサブシステムを図４１にブロックダイヤグ
ラムで示した。アナログ・サブシステムは例えば、アナ
ログ電圧／電流信号を受信してこれを分解能１２ビット
の８ビット・デジタル信号に変換する８つのアナログ入
力チャンネルを含む。入力チャンネルのうち４つ（６
２）電圧入力または電流入力として作用するようにソフ
トウエアによって選択できる。もう一つの入力チャンネ
ル６４は電圧入力としてのみ作用させることができる。
入力チャンネル６２，６４の電流及び電圧入力作用はソ
フトウエアによって選択されるマルチプレクサー（ＭＵ
Ｘ）６６，６８によって制御される。
ック６２，６４として示したアナログ・サブシステムに
係わる。このサブシステムを図４１にブロックダイヤグ
ラムで示した。アナログ・サブシステムは例えば、アナ
ログ電圧／電流信号を受信してこれを分解能１２ビット
の８ビット・デジタル信号に変換する８つのアナログ入
力チャンネルを含む。入力チャンネルのうち４つ（６
２）電圧入力または電流入力として作用するようにソフ
トウエアによって選択できる。もう一つの入力チャンネ
ル６４は電圧入力としてのみ作用させることができる。
入力チャンネル６２，６４の電流及び電圧入力作用はソ
フトウエアによって選択されるマルチプレクサー（ＭＵ
Ｘ）６６，６８によって制御される。
【０１６５】電圧入力チャンネルは０−２．５Ｖｄｃの
正電圧を入力されることができ、これらの正電圧はオー
トゼロ化可能な可調電圧利得増幅器８０に印加される。
これらの信号はソフトウエアによる選択に応じてオート
レンジング（自動範囲決定）・モードまたは固定利得モ
ードで処理される。もしオートレンジング・モードが選
択された場合、信号が少なくとも現尺の１／２となり、
しかもオーバーフロー状態でなくなるまで利得を自動的
に調整できるように内部オートレンジング・レジスタに
記憶されている値によって任意の電圧入力チャンネル６
２または６４の範囲を調整する。範囲調整された信号は
Ａ／Ｄ７８により直接に８ビット・デジタル値に変換さ
れ、内部レジスタに記憶される。もし固定レンジング・
モードが選択された場合、電圧モード入力６２または６
４を所定の利得設定値、例えば１２，４，８または１６
で作動することができる。所定の利得設定値はＭＵＸ８
６を介して電圧増幅器８０の反転端子と接続する抵抗回
路８４を含む利得回路によって与えられる。ＭＵＸ８６
はソフトウエアによって制御される。電圧増幅器８０の
出力は他のＭＵＸ８８を介してＡ／Ｄ回路７８と接続す
る。１以外の電圧利得が選択されると、ＭＵＸ８８は図
４１に示す位置を取る。ただし、利得１が選択される
と、電圧増幅器８０はレンジング回路から遮断され、入
力電圧チャンネル６２または６４がＡ／Ｄ７８に直接印
加される。
正電圧を入力されることができ、これらの正電圧はオー
トゼロ化可能な可調電圧利得増幅器８０に印加される。
これらの信号はソフトウエアによる選択に応じてオート
レンジング（自動範囲決定）・モードまたは固定利得モ
ードで処理される。もしオートレンジング・モードが選
択された場合、信号が少なくとも現尺の１／２となり、
しかもオーバーフロー状態でなくなるまで利得を自動的
に調整できるように内部オートレンジング・レジスタに
記憶されている値によって任意の電圧入力チャンネル６
２または６４の範囲を調整する。範囲調整された信号は
Ａ／Ｄ７８により直接に８ビット・デジタル値に変換さ
れ、内部レジスタに記憶される。もし固定レンジング・
モードが選択された場合、電圧モード入力６２または６
４を所定の利得設定値、例えば１２，４，８または１６
で作動することができる。所定の利得設定値はＭＵＸ８
６を介して電圧増幅器８０の反転端子と接続する抵抗回
路８４を含む利得回路によって与えられる。ＭＵＸ８６
はソフトウエアによって制御される。電圧増幅器８０の
出力は他のＭＵＸ８８を介してＡ／Ｄ回路７８と接続す
る。１以外の電圧利得が選択されると、ＭＵＸ８８は図
４１に示す位置を取る。ただし、利得１が選択される
と、電圧増幅器８０はレンジング回路から遮断され、入
力電圧チャンネル６２または６４がＡ／Ｄ７８に直接印
加される。
【０１６６】電流モード入力６２は例えば現尺を表わす
−１．６ｍＡの負電流（例えば、ＭＸＯピンからの電
流）を入力される。選択されなかった電流入力チャンネ
ルは開閉スイッチとして作用するＭＵＸ６８を介してデ
ジタル接地ピン（ＶＳＳ）に接続し、選択された入力電
流チャンネルはアナログ接地ピン（ＡＶＳＳ）と連携す
るオートゼロ化可能な電流増幅器９０の反転入力に接続
する。ソースフォロア出力は可調電流ミラー９２を介し
て、選択されたチャンネルに電流を供給することによっ
て反転入力を見掛け上のアース電圧に維持するように構
成されている。電流ミラー９２はオートレンジング回路
によってセットすることができ、ソフトウエアによって
例えば比１／１，１／２，１／４，１／８または１／１
６にオーバライトすることができる。オーバライトされ
たミラー出力はＭＸＯピンに供給されるから、ＭＸＯピ
ンからの電流は選択された電流入力チャンネルピンから
の電流総量のプログラマブルな部分ということになる。
２通りの演算モードが可能である。
−１．６ｍＡの負電流（例えば、ＭＸＯピンからの電
流）を入力される。選択されなかった電流入力チャンネ
ルは開閉スイッチとして作用するＭＵＸ６８を介してデ
ジタル接地ピン（ＶＳＳ）に接続し、選択された入力電
流チャンネルはアナログ接地ピン（ＡＶＳＳ）と連携す
るオートゼロ化可能な電流増幅器９０の反転入力に接続
する。ソースフォロア出力は可調電流ミラー９２を介し
て、選択されたチャンネルに電流を供給することによっ
て反転入力を見掛け上のアース電圧に維持するように構
成されている。電流ミラー９２はオートレンジング回路
によってセットすることができ、ソフトウエアによって
例えば比１／１，１／２，１／４，１／８または１／１
６にオーバライトすることができる。オーバライトされ
たミラー出力はＭＸＯピンに供給されるから、ＭＸＯピ
ンからの電流は選択された電流入力チャンネルピンから
の電流総量のプログラマブルな部分ということになる。
２通りの演算モードが可能である。
【０１６７】非積分モード。アナログ接地ピン（ＡＶＳ
Ｓ）とＭＸＯピンとの間に（図示しない）外部抵抗器を
挿入することによって比率電流を電圧に変換し、この電
圧を上述の態様でデジタル値に変換すればよい。この演
算モードでは、ソフトウエアによってオーバライトされ
ない場合、増幅器利得のデフォルト値を１に設定するこ
とがある。
Ｓ）とＭＸＯピンとの間に（図示しない）外部抵抗器を
挿入することによって比率電流を電圧に変換し、この電
圧を上述の態様でデジタル値に変換すればよい。この演
算モードでは、ソフトウエアによってオーバライトされ
ない場合、増幅器利得のデフォルト値を１に設定するこ
とがある。
【０１６８】積分モード。アナログ接地ピン（ＡＶＳ
Ｓ）とＭＸＯピンとの間に（図示しない）外部コンデン
サーを挿入することによって比率電流を積分する。プロ
グラムの制御下にこのコンデンサーを放電させるための
短絡スイッチ９６を設ける。積分された電圧は次にＡ／
Ｄ７８のように上述したように変換される。
Ｓ）とＭＸＯピンとの間に（図示しない）外部コンデン
サーを挿入することによって比率電流を積分する。プロ
グラムの制御下にこのコンデンサーを放電させるための
短絡スイッチ９６を設ける。積分された電圧は次にＡ／
Ｄ７８のように上述したように変換される。
【０１６９】電圧及び電流増幅器８０，９０はＣＭＯＳ
増幅器に固有のオフセットを補償するオフセット電圧補
償回路９８を有する。このようなオフセットは例えば±
２０ミリボルト程度のレベルに達し、変換デジタル値の
最下位ビットの精度に影響する可能性がある。回路９８
を設けることによりオフセットを常に０．０乃至０．５
ｍＶの負電圧に維持し、もし入力電圧差がゼロなら増幅
器８０，９０が正の出力を取るように強制することがで
きる。このオフセット修正はハードウエアによって自動
的に行なうか、またはソフトウエアによって制御するこ
とができる。
増幅器に固有のオフセットを補償するオフセット電圧補
償回路９８を有する。このようなオフセットは例えば±
２０ミリボルト程度のレベルに達し、変換デジタル値の
最下位ビットの精度に影響する可能性がある。回路９８
を設けることによりオフセットを常に０．０乃至０．５
ｍＶの負電圧に維持し、もし入力電圧差がゼロなら増幅
器８０，９０が正の出力を取るように強制することがで
きる。このオフセット修正はハードウエアによって自動
的に行なうか、またはソフトウエアによって制御するこ
とができる。
【０１７０】入力チャンネル６２，６４にサンプル／ホ
ールド能力を与える。具体的には８つのアナログ入力チ
ャンネル６２、６４を４対のチャンネル１０２，１０
４，１０６，１０７にグループ分けし、各チャンネル対
１０２，１０４，１０６，１０７をサンプル／ホールド
能力のある１つのチャンネルとして使用する。各対の一
方のチャンネル入力とアナログ接地ピンＡＶＳＳとの間
に（図示しない）コンデンサーを挿入し、他方のチャン
ネルを電圧入力に接続する。サンプル・コマンドはソフ
トウエアがサンプル／ホールドＭＵＸ１０８，１１０，
１１２，１１４を介して各対の両チャンネルを互いに接
続して入力電圧を隣接チャンネルのコンデンサーに記憶
させることを可能にする。両チャンネル共に電圧モード
に構成されているチャンネル対だけがこの態様で動作す
る。４つのチャンネル１０２，１０４，１０６，１０８
すべてを同時にサンプリングできる。
ールド能力を与える。具体的には８つのアナログ入力チ
ャンネル６２、６４を４対のチャンネル１０２，１０
４，１０６，１０７にグループ分けし、各チャンネル対
１０２，１０４，１０６，１０７をサンプル／ホールド
能力のある１つのチャンネルとして使用する。各対の一
方のチャンネル入力とアナログ接地ピンＡＶＳＳとの間
に（図示しない）コンデンサーを挿入し、他方のチャン
ネルを電圧入力に接続する。サンプル・コマンドはソフ
トウエアがサンプル／ホールドＭＵＸ１０８，１１０，
１１２，１１４を介して各対の両チャンネルを互いに接
続して入力電圧を隣接チャンネルのコンデンサーに記憶
させることを可能にする。両チャンネル共に電圧モード
に構成されているチャンネル対だけがこの態様で動作す
る。４つのチャンネル１０２，１０４，１０６，１０８
すべてを同時にサンプリングできる。
【０１７１】本発明は他にも重要な特徴を有する。例え
ば、ＩＣ１０はアナログ信号またはデジタル信号に応答
してデジタル信号を出力する。さらに他の重要な特徴と
してＩＣ１０が周囲温度を感知して対応の信号を出力す
ることを可能にする回路を該ＩＣ１０に組み込む。
ば、ＩＣ１０はアナログ信号またはデジタル信号に応答
してデジタル信号を出力する。さらに他の重要な特徴と
してＩＣ１０が周囲温度を感知して対応の信号を出力す
ることを可能にする回路を該ＩＣ１０に組み込む。
【０１７２】動作モード ＩＣ１０は５通りの動作モードを有する。先ず２つの普
通動作モードとしてシングルチップ・モード及び拡張モ
ードがある。この２つはＥＸＰＮピンをＶＳＳピンまた
はＶＤＤピンに接続することによって選択することがで
きる。３つの特殊動作モードとしてエミュレーション、
テスト及びセルフチェック・モードがある。この３つの
モードはリセット・ラインが否定された状態で対応のピ
ンをＶＤＤの２倍の電圧レベルに接続することによって
のみ選択でき、通常積操作ではイネーブルさせることが
できない。ＩＣ１０の動作モードはリセットから脱した
状態でのＥＸＰＮ，ＩＲＱＮ及びＴＣＡＰピンの入力レ
ベルによって決定される。これらのピンはＲＥＳＮピン
が電気的低状態から電気的高状態に移行するとサンプリ
ングされる。種々の動作モードに対応するピンの入力レ
ベルを表１に示す。
通動作モードとしてシングルチップ・モード及び拡張モ
ードがある。この２つはＥＸＰＮピンをＶＳＳピンまた
はＶＤＤピンに接続することによって選択することがで
きる。３つの特殊動作モードとしてエミュレーション、
テスト及びセルフチェック・モードがある。この３つの
モードはリセット・ラインが否定された状態で対応のピ
ンをＶＤＤの２倍の電圧レベルに接続することによって
のみ選択でき、通常積操作ではイネーブルさせることが
できない。ＩＣ１０の動作モードはリセットから脱した
状態でのＥＸＰＮ，ＩＲＱＮ及びＴＣＡＰピンの入力レ
ベルによって決定される。これらのピンはＲＥＳＮピン
が電気的低状態から電気的高状態に移行するとサンプリ
ングされる。種々の動作モードに対応するピンの入力レ
ベルを表１に示す。
【０１７３】動作モードはピンＡＬＥ，ＰＳＥＮ，ＲＥ
Ｎ，ＷＥＮ及びＰＨ２ピンの機能を決定する。それぞれ
の動作モードにおけるＩＣ１０の挙動を以下に説明す
る。
Ｎ，ＷＥＮ及びＰＨ２ピンの機能を決定する。それぞれ
の動作モードにおけるＩＣ１０の挙動を以下に説明す
る。
【０１７４】
【表１】 １．シングルチップ・モード ＲＥＳＮピンが電気的低レベルから電気的高レベルに変
わり、ＥＸＰＮピンがＶＤＤレベルであればシングルチ
ップ・モードが選択される。このモードでは、Ｐｏｒｔ
Ａ及びＢが通常の２方向性Ｉ／Ｏポートとして作用し、
マイクロプロセッサーは内部マイクロプログラムＲＯＭ
からのコードを実行する。可変機能デバイス・ピンの動
作について表２に示した。
わり、ＥＸＰＮピンがＶＤＤレベルであればシングルチ
ップ・モードが選択される。このモードでは、Ｐｏｒｔ
Ａ及びＢが通常の２方向性Ｉ／Ｏポートとして作用し、
マイクロプロセッサーは内部マイクロプログラムＲＯＭ
からのコードを実行する。可変機能デバイス・ピンの動
作について表２に示した。
【０１７５】
【表２】 ２．拡張モード ＲＥＳＮピンが電気的低レベルから電気的高レベルに変
わり、ＥＸＰＮピンがＶＳＳレベルであれば拡張モード
が選択される。このモードではＰｏｒｔＡが多重化され
たデータ／アドレス母線となりＰｏｒｔＢが上位アドレ
ス母線となる。このモードではプログラム・コードが外
部メモリ・デバイスに存在しなければならない。内部コ
ードＲＯＭは利用できず、＄４０００以上のメモリ場所
はすべて外部デバイスで調達しなければならない。可変
機能デバイス・ピンの動作は表２に示した通りである。
わり、ＥＸＰＮピンがＶＳＳレベルであれば拡張モード
が選択される。このモードではＰｏｒｔＡが多重化され
たデータ／アドレス母線となりＰｏｒｔＢが上位アドレ
ス母線となる。このモードではプログラム・コードが外
部メモリ・デバイスに存在しなければならない。内部コ
ードＲＯＭは利用できず、＄４０００以上のメモリ場所
はすべて外部デバイスで調達しなければならない。可変
機能デバイス・ピンの動作は表２に示した通りである。
【０１７６】３．エミュレーション・モード ＲＥＳＮピンが電気的低レベルから電気的高レベルに変
わると、ＥＸＰＮピンをＶＤＤの２倍に相当する電圧レ
ベルに設定することによって選択される特殊動作モード
がこのエミュレーション・モードである。このモードは
いくつかのピン定義が変わることを除けば拡張モードと
同様である。可変機能デバイス・ピンの動作は表２に示
した通りである。
わると、ＥＸＰＮピンをＶＤＤの２倍に相当する電圧レ
ベルに設定することによって選択される特殊動作モード
がこのエミュレーション・モードである。このモードは
いくつかのピン定義が変わることを除けば拡張モードと
同様である。可変機能デバイス・ピンの動作は表２に示
した通りである。
【０１７７】４．テスト・モード テスト・モードはＩＣ１０の生産テストに利用されるモ
ードであり、ＲＥＳＮピンの入力が上昇した時点でＩＲ
ＱＮをＶＤＤレベルの２倍に設定し、ＴＣＡＰをＶＤＤ
レベルに設定することによって選択される。
ードであり、ＲＥＳＮピンの入力が上昇した時点でＩＲ
ＱＮをＶＤＤレベルの２倍に設定し、ＴＣＡＰをＶＤＤ
レベルに設定することによって選択される。
【０１７８】５．セルフチェック・モード セルフチェック・モードはバーンイン試験に利用され
る。ＲＥＳＮピン入力が上昇した時点でＩＲＱＮをＶＤ
Ｄレベルの２倍に、ＴＣＡＰをＶＳＳレベルにそれぞれ
設定することによって選択される。可変機能デバイス・
ピンの動作は表２に示した通りである。
る。ＲＥＳＮピン入力が上昇した時点でＩＲＱＮをＶＤ
Ｄレベルの２倍に、ＴＣＡＰをＶＳＳレベルにそれぞれ
設定することによって選択される。可変機能デバイス・
ピンの動作は表２に示した通りである。
【０１７９】構成方法 ＩＣ１０は多様な電気機器に汎用されるよう意図された
ものであるから、特定の用途に合わせてＩＣ１０を設計
するにはそれだけの構成情報が必要である。この構成情
報はマスク・オプション、ソフトウエア、定数または実
行時間構成によって決定される。
ものであるから、特定の用途に合わせてＩＣ１０を設計
するにはそれだけの構成情報が必要である。この構成情
報はマスク・オプション、ソフトウエア、定数または実
行時間構成によって決定される。
【０１８０】マスク・オプションについてはＩＣ１０の
製造時にＲＯＭ３８の内容を規定すればよい。シングル
・マスクに適宜変更を加えることによってマスク・オプ
ションの範囲はさらに広がる。例えばデッドマン・サブ
システム４６、ＩＲＱＮトリガリング、発振器オプショ
ン、コンパレーター・ヒステリシス・オプション、ＳＰ
Ｉオプションなどである。個々のコンパレーターごとに
所定のヒステリシス例えば２０ミリボルト（ｍＶ）また
は０ヒステリシスを選択することができる。
製造時にＲＯＭ３８の内容を規定すればよい。シングル
・マスクに適宜変更を加えることによってマスク・オプ
ションの範囲はさらに広がる。例えばデッドマン・サブ
システム４６、ＩＲＱＮトリガリング、発振器オプショ
ン、コンパレーター・ヒステリシス・オプション、ＳＰ
Ｉオプションなどである。個々のコンパレーターごとに
所定のヒステリシス例えば２０ミリボルト（ｍＶ）また
は０ヒステリシスを選択することができる。
【０１８１】マスク・プログラマブル・オプションもＩ
ＲＱＮピンとの連携で発生する割り込みのタイプ選択を
可能にする。２つのトリガー方法のいずれか１つを選択
すればよい。即ち、１）負エッジ感知トリガリングだ
け、または２）負エッジ感知及び低レベル感知トリガリ
ングの併用。もしオプション２）が選択されると、ＩＲ
ＱＮピンへの入力が割り込みを発生させる。ＩＣ１０は
内部発振器を制御するために水晶／セラミック共振器入
力またはＲＣ回路を組み込むことができるように構成す
ればよい。具体的には内部発振器を制御するために水晶
／セラミック共振器入力またはＲＣ回路を組み込むこと
ができるようにマスク・オプションによってＩＣ１０を
構成すればよい。内部クロックは１ＭＨｚ乃至８ＭＨｚ
の周波数範囲でＡＴカット並列共振水晶共振器と協働す
る内部発振器のクロックを二分することによって与えら
れる。規定の範囲に収まらない水晶を使用したい場合に
は外部発振器を採用することが好ましい。始動及び安定
の問題を極力小さくするため水晶などをできるだけ入力
ピンに近く配置しなければならない。水晶共振器に関す
る好ましいパラメーターは表１に示した通りである。
ＲＱＮピンとの連携で発生する割り込みのタイプ選択を
可能にする。２つのトリガー方法のいずれか１つを選択
すればよい。即ち、１）負エッジ感知トリガリングだ
け、または２）負エッジ感知及び低レベル感知トリガリ
ングの併用。もしオプション２）が選択されると、ＩＲ
ＱＮピンへの入力が割り込みを発生させる。ＩＣ１０は
内部発振器を制御するために水晶／セラミック共振器入
力またはＲＣ回路を組み込むことができるように構成す
ればよい。具体的には内部発振器を制御するために水晶
／セラミック共振器入力またはＲＣ回路を組み込むこと
ができるようにマスク・オプションによってＩＣ１０を
構成すればよい。内部クロックは１ＭＨｚ乃至８ＭＨｚ
の周波数範囲でＡＴカット並列共振水晶共振器と協働す
る内部発振器のクロックを二分することによって与えら
れる。規定の範囲に収まらない水晶を使用したい場合に
は外部発振器を採用することが好ましい。始動及び安定
の問題を極力小さくするため水晶などをできるだけ入力
ピンに近く配置しなければならない。水晶共振器に関す
る好ましいパラメーターは表１に示した通りである。
【０１８２】コストに制約のある用途には水晶共振器の
代りにセラミック共振器を使用すればよい。セラミック
共振器を使用する場合には図４２（ａ）に示す回路が好
ましい。これと等価の回路を図４２（ｂ）に示した。表
３は各種共振器に関する好ましいパラメーターを示す。
代りにセラミック共振器を使用すればよい。セラミック
共振器を使用する場合には図４２（ａ）に示す回路が好
ましい。これと等価の回路を図４２（ｂ）に示した。表
３は各種共振器に関する好ましいパラメーターを示す。
【０１８３】
【表３】 マスク・プログラマブル発振器オプションを選択するこ
とにより図４２（ｃ）に示すように外部発振器ピンＯＳ
Ｃ１，ＯＳＣ２間に単一の外部抵抗器Ｒを使用すること
ができる。このオプションでは、５ＭＨｚ乃至７０ＫＨ
ｚの周波数が適当である。マスク発振器オプションを選
択した場合には外部クロック入力を使用しなければなら
ない。図４２（ｄ）に示すように、この外部クロックは
ＯＳＣ１ピンと接続するがＯＳＣ２とは接続していな
い。ＳＰＩについては２通りのマスク・オプションを利
用でき、このマスク・オプションによって２通りの直列
周辺インターフェース・データピン（ＭＯＳＩ，ＭＩＳ
Ｏ）構成のいずれか一方が選択される。
とにより図４２（ｃ）に示すように外部発振器ピンＯＳ
Ｃ１，ＯＳＣ２間に単一の外部抵抗器Ｒを使用すること
ができる。このオプションでは、５ＭＨｚ乃至７０ＫＨ
ｚの周波数が適当である。マスク発振器オプションを選
択した場合には外部クロック入力を使用しなければなら
ない。図４２（ｄ）に示すように、この外部クロックは
ＯＳＣ１ピンと接続するがＯＳＣ２とは接続していな
い。ＳＰＩについては２通りのマスク・オプションを利
用でき、このマスク・オプションによって２通りの直列
周辺インターフェース・データピン（ＭＯＳＩ，ＭＩＳ
Ｏ）構成のいずれか一方が選択される。
【０１８４】□双向データ・ピン： この構成では、マ
スター動作を選ぶかスレーブ動作を選ぶかに応じてＥＰ
Ｉデータ・ピンが方向を変える。ＭＯＳＩピンはマスタ
ー・モードでは出力、スレーブ・モードでは入力とな
る。ＭＩＳＯピンはマスター・モードでは入力、スレー
ブ・モードでは出力となる。
スター動作を選ぶかスレーブ動作を選ぶかに応じてＥＰ
Ｉデータ・ピンが方向を変える。ＭＯＳＩピンはマスタ
ー・モードでは出力、スレーブ・モードでは入力とな
る。ＭＩＳＯピンはマスター・モードでは入力、スレー
ブ・モードでは出力となる。
【０１８５】□単向データ・ピン： この構成はＳＰＩ
のモードに関係なくＳＰＩデータピンが動作することを
強制する。この構成を選択した場合、ＭＯＳＩは常に出
力であり、ＭＩＳＯは常に入力である。
のモードに関係なくＳＰＩデータピンが動作することを
強制する。この構成を選択した場合、ＭＯＳＩは常に出
力であり、ＭＩＳＯは常に入力である。
【０１８６】マスク・オプションのほかに、ソフトウエ
ア定数もＩＣ１０の構成に利用される。即ち、内部構成
レジスターはプログラムＲＯＭ３８またはＥＥＰＲＯＭ
４０に記憶されている用途に応じたソフトウエア定数か
らマイクロプロセッサー・ソフトウエアによってロード
される。１対の内部構成レジスター（ＣＦＲ，ＡＣＦ
Ｒ）を利用することによってＩＣ１０におけるこれらの
オプションを制限する。ＣＦＲ及びＡＣＦＲレジスタは
プログラム初期設定に基づいてロードされ、詳しくは後
述するように、通常プログラム動作中には変更されるよ
うには意図されていない。
ア定数もＩＣ１０の構成に利用される。即ち、内部構成
レジスターはプログラムＲＯＭ３８またはＥＥＰＲＯＭ
４０に記憶されている用途に応じたソフトウエア定数か
らマイクロプロセッサー・ソフトウエアによってロード
される。１対の内部構成レジスター（ＣＦＲ，ＡＣＦ
Ｒ）を利用することによってＩＣ１０におけるこれらの
オプションを制限する。ＣＦＲ及びＡＣＦＲレジスタは
プログラム初期設定に基づいてロードされ、詳しくは後
述するように、通常プログラム動作中には変更されるよ
うには意図されていない。
【０１８７】最後に、実行時間構成によってもＩＣ１０
の構成を特徴づけることができる。このオプションを選
択する場合、構成データはマイクロプロセッサーのＩ／
Ｏサブシステムを介して外部デバイスから読み取られ
る。この読み取りは並列また逐次方式で入／出力ポート
Ａ，Ｂ，ＣまたはＤを利用することによって行なわれ
る。
の構成を特徴づけることができる。このオプションを選
択する場合、構成データはマイクロプロセッサーのＩ／
Ｏサブシステムを介して外部デバイスから読み取られ
る。この読み取りは並列また逐次方式で入／出力ポート
Ａ，Ｂ，ＣまたはＤを利用することによって行なわれ
る。
【０１８８】構成レジスター ＩＣ１０アーキテクチュアに利用できる種々のソフトウ
エア構成オプションを特定するのに構成レジスターＣＦ
Ｒ及びＡＣＦＲを使用する。レジスターＣＦＲ、ＡＣＦ
Ｒは入／出力ピンをそれぞれ適切な機能に構成すると共
にその他の主要構成パラメーターを設定するためソフト
ウエアの初期設定段階においてプログラムされる。ＩＣ
１０の不適正な動作を回避するためには通常運転中にＣ
ＦＲ及びＡＣＦＲレジスターを変更してはならない。
エア構成オプションを特定するのに構成レジスターＣＦ
Ｒ及びＡＣＦＲを使用する。レジスターＣＦＲ、ＡＣＦ
Ｒは入／出力ピンをそれぞれ適切な機能に構成すると共
にその他の主要構成パラメーターを設定するためソフト
ウエアの初期設定段階においてプログラムされる。ＩＣ
１０の不適正な動作を回避するためには通常運転中にＣ
ＦＲ及びＡＣＦＲレジスターを変更してはならない。
【０１８９】ＣＦＲレジスターは書き込み専用レジスタ
ーである。ＡＣＦＲレジスターは読み書きレジスターで
ある。ＣＦＲ及びＡＣＦＲレジスターのビット・フォー
マットを図４４に示した。ＣＦＲ及びＡＣＦＲ構成レジ
スターは、いずれもパワーアップまたはリセットと同時
にゼロに初期設定される。これは給電がなされてからマ
イクロプロセッサー３０が用途に応じて変更するまでの
ＩＣ１０の状態を表わす。
ーである。ＡＣＦＲレジスターは読み書きレジスターで
ある。ＣＦＲ及びＡＣＦＲレジスターのビット・フォー
マットを図４４に示した。ＣＦＲ及びＡＣＦＲ構成レジ
スターは、いずれもパワーアップまたはリセットと同時
にゼロに初期設定される。これは給電がなされてからマ
イクロプロセッサー３０が用途に応じて変更するまでの
ＩＣ１０の状態を表わす。
【０１９０】ＣＦＲレジスター ＣＦＲレジスターは書き込み専用レジスターであり、コ
ンパレーター出力オプションを構成するのに利用され
る。ビット４及び５は無効である。ＣＦＲレジスター中
のその他のビットを定義すると下記の通りである。
ンパレーター出力オプションを構成するのに利用され
る。ビット４及び５は無効である。ＣＦＲレジスター中
のその他のビットを定義すると下記の通りである。
【０１９１】ＣＦＲ［７］： 通信サブシステム・マス
ター・イネーブル（許可）。これは通信コントローラー
・サブシステム２９のマスター・モードへの切り換えを
可能にする許可ビットである。この構成ビットが０なら
ば通信コントローラー・サブシステム２９はマスター・
モードの動作に入ることができない。１ならばマスター
・モード動作が可能となるこのビットはリセットと同時
に０にセットされる。
ター・イネーブル（許可）。これは通信コントローラー
・サブシステム２９のマスター・モードへの切り換えを
可能にする許可ビットである。この構成ビットが０なら
ば通信コントローラー・サブシステム２９はマスター・
モードの動作に入ることができない。１ならばマスター
・モード動作が可能となるこのビットはリセットと同時
に０にセットされる。
【０１９２】ＣＦＲ［６］： ＳＰＩＯＦＦ。これはＳ
ＰＩサブシステムに対する禁止ビットである。セットさ
れると、ＳＰＩサブシステムはディスエーブル（禁止）
状態となる。このビットはリセットと同時に０にセット
される。
ＰＩサブシステムに対する禁止ビットである。セットさ
れると、ＳＰＩサブシステムはディスエーブル（禁止）
状態となる。このビットはリセットと同時に０にセット
される。
【０１９３】ＣＦＲ［３．．．０］：コンパレーター・
モード制御。これら４個の構成ビットはコンパレーター
出力をポートＣの最下位４ビットで“ＯＲ処理”するこ
とを可能にする。これら４個の構成ビットに０が現われ
ると連携のポート・ピンのＯＲ演算が可能となる。この
モードでは、もしそれぞれのコンパレーター入力が限界
電圧（＋１．２５Ｖ）以上なら、リセット状態における
各出力ピンのレベルは低となる。リセットによってマイ
クロプロセッサーのＰＯＲＴＣ出力レジスターが払わ
れ、出力ピンはコンパレーター入力にのみ左右される。
マイクロプロセッサーがポート出力レジスターに“１”
を書き込むと、出力ピンはコンパレーター入力の状態に
関係なく高レベルを強制される。
モード制御。これら４個の構成ビットはコンパレーター
出力をポートＣの最下位４ビットで“ＯＲ処理”するこ
とを可能にする。これら４個の構成ビットに０が現われ
ると連携のポート・ピンのＯＲ演算が可能となる。この
モードでは、もしそれぞれのコンパレーター入力が限界
電圧（＋１．２５Ｖ）以上なら、リセット状態における
各出力ピンのレベルは低となる。リセットによってマイ
クロプロセッサーのＰＯＲＴＣ出力レジスターが払わ
れ、出力ピンはコンパレーター入力にのみ左右される。
マイクロプロセッサーがポート出力レジスターに“１”
を書き込むと、出力ピンはコンパレーター入力の状態に
関係なく高レベルを強制される。
【０１９４】これら４個の構成ビットに１が現れると
“ＯＲ”演算が禁止される。このモードでは、リセット
後、ポート・ピンは高インピーダンスの状態となる。構
成ビットにはＣＦＲ［０］制御スキャンＰＣＯ／ＣＭＰ
Ｏ及びＣＦＲ［３］制御ＰＣ３／ＣＭＰ３が逐次割り当
てられる。
“ＯＲ”演算が禁止される。このモードでは、リセット
後、ポート・ピンは高インピーダンスの状態となる。構
成ビットにはＣＦＲ［０］制御スキャンＰＣＯ／ＣＭＰ
Ｏ及びＣＦＲ［３］制御ＰＣ３／ＣＭＰ３が逐次割り当
てられる。
【０１９５】ＡＣＦＲレジスター ＡＣＦＲレジスターは７ビット読み書きレジスターであ
り、アナログ・サブシステムを構成するのに利用され
る。このレジスターはリセットまたはパワーアップと同
時に０にセットされる。ビット４は無効である。ＡＣＦ
Ｒレジスターのビット定義は下記の通りである。
り、アナログ・サブシステムを構成するのに利用され
る。このレジスターはリセットまたはパワーアップと同
時に０にセットされる。ビット４は無効である。ＡＣＦ
Ｒレジスターのビット定義は下記の通りである。
【０１９６】ＡＣＦＲ［７］： クロック発生源。この
ビットはＡ／Ｄ７８、通信コントローラー・サブシステ
ム２９及びＥＥＰＲＯＭチャージポンプ４４のためのク
ロック発生源を選択する。上記Ａ／Ｄ７８などはＩＣ１
０の内部発信クロックまたは外部水晶発振器からのクロ
ックを利用するように構成することができる。水晶発振
器を選択する場合（ＡＣＦＲ［７］＝１）、発振器周波
数は２−８ＭＨｚの範囲でなければならない。周波数が
上記以外の値なら内部クロック発信源オプション（ＡＣ
ＦＲ［７］＝０）を使用しなければならない。通信コン
トローラー・サブシステムを使用する場合には、外部水
晶発振器オプション（ＡＣＦＲ［７］＝１）を使用しな
ければならない。このビットはリセットはリセットによ
り０（内部クロック発信源）にセットされる。内部クロ
ックを選択してから発振器が安定するまでに１０ミリセ
コンド（ｍｓ）の遅延が必要である。安定時間中にＡ／
Ｄ７８及びＥＥＰＲＯＭ４０の動作が行なわれねばなら
ない。
ビットはＡ／Ｄ７８、通信コントローラー・サブシステ
ム２９及びＥＥＰＲＯＭチャージポンプ４４のためのク
ロック発生源を選択する。上記Ａ／Ｄ７８などはＩＣ１
０の内部発信クロックまたは外部水晶発振器からのクロ
ックを利用するように構成することができる。水晶発振
器を選択する場合（ＡＣＦＲ［７］＝１）、発振器周波
数は２−８ＭＨｚの範囲でなければならない。周波数が
上記以外の値なら内部クロック発信源オプション（ＡＣ
ＦＲ［７］＝０）を使用しなければならない。通信コン
トローラー・サブシステムを使用する場合には、外部水
晶発振器オプション（ＡＣＦＲ［７］＝１）を使用しな
ければならない。このビットはリセットはリセットによ
り０（内部クロック発信源）にセットされる。内部クロ
ックを選択してから発振器が安定するまでに１０ミリセ
コンド（ｍｓ）の遅延が必要である。安定時間中にＡ／
Ｄ７８及びＥＥＰＲＯＭ４０の動作が行なわれねばなら
ない。
【０１９７】ＡＣＦＲ［６］： 分配比。このビットは
Ａ／Ｄ７８及び通信コントローラー・サブシステム２９
のためのクロック分周比を選択する。外部水晶発振器及
びＡＣＦＲ［６］セッティングの選択には次の２点を配
慮しなければならない；第１に、Ａ／Ｄ７８へのクロッ
ク入力は１−２ＭＨｚの範囲でなければならない；第２
に、通信コントローラー・サブシステム２９へのクロッ
ク入力はもし通信コントローラー・キャリア及びビット
伝送速度が規格に合っているなら１．８４３２ＭＨｚで
なければならない。
Ａ／Ｄ７８及び通信コントローラー・サブシステム２９
のためのクロック分周比を選択する。外部水晶発振器及
びＡＣＦＲ［６］セッティングの選択には次の２点を配
慮しなければならない；第１に、Ａ／Ｄ７８へのクロッ
ク入力は１−２ＭＨｚの範囲でなければならない；第２
に、通信コントローラー・サブシステム２９へのクロッ
ク入力はもし通信コントローラー・キャリア及びビット
伝送速度が規格に合っているなら１．８４３２ＭＨｚで
なければならない。
【０１９８】このビットは分周比１／２または１／４を
選択することによって２−８ＭＨｚの水晶発振器の使用
を可能にする。もし通信コントローラー・サブシステム
２９がアクティブなら、７．３７２８または３．６８６
４ＭＨｚの水晶発振器を使用しなければならない。外部
水晶発振器および状態ＡＣＦＲ［７］を選択することで
Ａ／Ｄ変換時間、オートレンジ時間およびオートゼロ時
間が決定される。表４は構成ビットを定義すると共に変
換時間への影響を示す。
選択することによって２−８ＭＨｚの水晶発振器の使用
を可能にする。もし通信コントローラー・サブシステム
２９がアクティブなら、７．３７２８または３．６８６
４ＭＨｚの水晶発振器を使用しなければならない。外部
水晶発振器および状態ＡＣＦＲ［７］を選択することで
Ａ／Ｄ変換時間、オートレンジ時間およびオートゼロ時
間が決定される。表４は構成ビットを定義すると共に変
換時間への影響を示す。
【０１９９】
【表４】 ＡＣＦＲ［６］： Ａ／Ｄパワーダウン。このビットは
Ａ／Ｄサブシステム７８のパワーダウン動作を制御す
る。セットされるとＡ／Ｄサブシステム７８をパワーア
ップする。リセットされると、Ａ／Ｄサブシステム７８
はパワーダウンする。このビットはパワーオンと同時の
リセットによって０にセットされる。パワーアップ後コ
ンバーターが安定するまでに少なくとも１００μｓの遅
延が必要である。
Ａ／Ｄサブシステム７８のパワーダウン動作を制御す
る。セットされるとＡ／Ｄサブシステム７８をパワーア
ップする。リセットされると、Ａ／Ｄサブシステム７８
はパワーダウンする。このビットはパワーオンと同時の
リセットによって０にセットされる。パワーアップ後コ
ンバーターが安定するまでに少なくとも１００μｓの遅
延が必要である。
【０２００】ＡＣＦＲ［３．．．０］： ＭＵＸ
３．．．ＭＵＸ０モード選択。これらの構成ビットはア
ナログ入力チャンネル６２，６４の入力モードを制御す
る。入力チャンネル６２（ＭＵＸ０．．．ＭＵＸ３）は
電流入力モードまたは電流入力モードにセットすること
ができる。これらの構成ビット中に０が現れると電圧モ
ードが選択され、１が現れると電流モードが選択され
る。これらのビットには表５に示すようにＡＣＦＲ
［０］制御ＭＵＸＯおよびＡＣＦＲ［３］制御ＭＵＸ３
が順次割り当てられる。
３．．．ＭＵＸ０モード選択。これらの構成ビットはア
ナログ入力チャンネル６２，６４の入力モードを制御す
る。入力チャンネル６２（ＭＵＸ０．．．ＭＵＸ３）は
電流入力モードまたは電流入力モードにセットすること
ができる。これらの構成ビット中に０が現れると電圧モ
ードが選択され、１が現れると電流モードが選択され
る。これらのビットには表５に示すようにＡＣＦＲ
［０］制御ＭＵＸＯおよびＡＣＦＲ［３］制御ＭＵＸ３
が順次割り当てられる。
【０２０１】
【表５】 マイクロプロセッサー３０ マイクロプロセッサー３０はすべてのデータ、プログラ
ムおよびＩ／Ｏインターフェースを単一アドレス・マッ
プに配置するMotorola MC68HCO5 アーキテクチュア、Vo
n Neumann 型装置をモデルとしたものであり、専用命令
の数が少なく、したがって、比較的小型であり、命令セ
ットを記憶しやすい。
ムおよびＩ／Ｏインターフェースを単一アドレス・マッ
プに配置するMotorola MC68HCO5 アーキテクチュア、Vo
n Neumann 型装置をモデルとしたものであり、専用命令
の数が少なく、したがって、比較的小型であり、命令セ
ットを記憶しやすい。
【０２０２】マイクロプロセッサー３０の詳細は参考の
ため本願明細書にも引用している１９８３年Motorola I
nc. から刊行されたM6805 HMOS/M146805 CMOS FAMILY U
SERSMANUAL に記憶されている。マイクロプロセッサー
３０のアーキテクチュアは５つのレジスター：即ち、ア
キュムレーター（Ａ）、インデックス・レジスター
（Ｘ）、プログラム・カウンター（ＰＣ）、スタックポ
インター（ＳＰ）および条件コード・レジスター（Ｃ
Ｃ）に基づいている。
ため本願明細書にも引用している１９８３年Motorola I
nc. から刊行されたM6805 HMOS/M146805 CMOS FAMILY U
SERSMANUAL に記憶されている。マイクロプロセッサー
３０のアーキテクチュアは５つのレジスター：即ち、ア
キュムレーター（Ａ）、インデックス・レジスター
（Ｘ）、プログラム・カウンター（ＰＣ）、スタックポ
インター（ＳＰ）および条件コード・レジスター（Ｃ
Ｃ）に基づいている。
【０２０３】アミュムレーターは演算およびデータ操作
のためプログラムによって使用される汎用８ビット・レ
ジスターである。読み取り／変更／書き込み命令はすべ
てこのレジスターに基づいて動作する。アキュムレータ
ーはデータ操作および演算のためのレジスター／メモリ
ー命令に使用される。インデックス・レジスターはイン
デックス・モードのアドレス指定において、あるいは補
助アキュムレーターとして使用される。これは直接また
はメモリーからロード可能な８ビット・レジスターであ
り、その内容がメモリーに記憶されるか、またはメモリ
ーと比較される。インデックス命令において、インデッ
クス・レジスターは命令によって与えられた値に加算さ
れて有効アドレスとなる８ビット値を供給する。インデ
ックス・レジスターは限られた範囲の演算およびデータ
操作にも利用される。
のためプログラムによって使用される汎用８ビット・レ
ジスターである。読み取り／変更／書き込み命令はすべ
てこのレジスターに基づいて動作する。アキュムレータ
ーはデータ操作および演算のためのレジスター／メモリ
ー命令に使用される。インデックス・レジスターはイン
デックス・モードのアドレス指定において、あるいは補
助アキュムレーターとして使用される。これは直接また
はメモリーからロード可能な８ビット・レジスターであ
り、その内容がメモリーに記憶されるか、またはメモリ
ーと比較される。インデックス命令において、インデッ
クス・レジスターは命令によって与えられた値に加算さ
れて有効アドレスとなる８ビット値を供給する。インデ
ックス・レジスターは限られた範囲の演算およびデータ
操作にも利用される。
【０２０４】プログラム・カウンターは１６ビット・レ
ジスターであり、次に取り出して実行すべき命令のメモ
リー・アドレスを記憶している。通常、プログラム・カ
ウンターは次の命令を指すが、割り込み命令などによっ
て変更されることがある。割り込み中に該当の割り込み
ベクトルがプログラム・カウンターにロードされる。飛
び越しおよび分岐命令は次に実行すべき命令が必ずしも
メモリー中の次の命令に相当しないようにプログラム・
カウンターを変更することができる。
ジスターであり、次に取り出して実行すべき命令のメモ
リー・アドレスを記憶している。通常、プログラム・カ
ウンターは次の命令を指すが、割り込み命令などによっ
て変更されることがある。割り込み中に該当の割り込み
ベクトルがプログラム・カウンターにロードされる。飛
び越しおよび分岐命令は次に実行すべき命令が必ずしも
メモリー中の次の命令に相当しないようにプログラム・
カウンターを変更することができる。
【０２０５】スタック・アレイまたはスタックは重要な
情報を一時的に記憶するのに利用されるメモリー領域で
あり、本質的には後入れ先出し（ＬＩＦＯ）方式で使用
される一連のＲＡＭの記憶場所である。スタックポイン
ターは常にスタック中の次の空きスペースを指す。割り
込みおよびサブルーチンは重要情報の一時記憶にこのス
タックを利用する。スタックポインターはサブルーチン
・コールにおいてリターン・アドレス（２バイト・プロ
グラム・カウンタ−）を自動的に記憶すると共に、割り
込み中にすべてのレジスター（５バイト：Ａ，Ｘ，ＰＣ
およびＣＣ）を自動的に記憶するのに利用される。スタ
ックは場所＄００ＦＦに始まり、６４の場所にまたがっ
ている。
情報を一時的に記憶するのに利用されるメモリー領域で
あり、本質的には後入れ先出し（ＬＩＦＯ）方式で使用
される一連のＲＡＭの記憶場所である。スタックポイン
ターは常にスタック中の次の空きスペースを指す。割り
込みおよびサブルーチンは重要情報の一時記憶にこのス
タックを利用する。スタックポインターはサブルーチン
・コールにおいてリターン・アドレス（２バイト・プロ
グラム・カウンタ−）を自動的に記憶すると共に、割り
込み中にすべてのレジスター（５バイト：Ａ，Ｘ，ＰＣ
およびＣＣ）を自動的に記憶するのに利用される。スタ
ックは場所＄００ＦＦに始まり、６４の場所にまたがっ
ている。
【０２０６】条件コード・レジスターは実行されたばか
りの命令の結果およびプロセッサーの状態を指示する５
ビットのレジスターである。これらのビットはプログラ
ム命令およびそれぞれの状態の結果として取られた特定
の行動によって個々にテストされる。条件コード・ビッ
トの定義は次の通りである：ハーフキャリー（Ｈ）、割
り込みマスク（Ｉ）、負（Ｎ）、Ｏ（Ｚ）および繰り上
げ／借り（Ｃ）。
りの命令の結果およびプロセッサーの状態を指示する５
ビットのレジスターである。これらのビットはプログラ
ム命令およびそれぞれの状態の結果として取られた特定
の行動によって個々にテストされる。条件コード・ビッ
トの定義は次の通りである：ハーフキャリー（Ｈ）、割
り込みマスク（Ｉ）、負（Ｎ）、Ｏ（Ｚ）および繰り上
げ／借り（Ｃ）。
【０２０７】メモリー・マッピング マイクロプロセッサー３０は６５，５３６バイトのメモ
リーをアドレス指定することができ、メモリー・スペー
スは＄００００乃至＄ＦＦＦＦである。図１１９はＩＣ
１０のメモリー割り当てを示すダイヤグラムである。
リーをアドレス指定することができ、メモリー・スペー
スは＄００００乃至＄ＦＦＦＦである。図１１９はＩＣ
１０のメモリー割り当てを示すダイヤグラムである。
【０２０８】１．ＲＯＭ３８ ＩＣ１０メモリー・マップはマスク・プログラマブルＲ
ＯＭ３８の３つの部分を含み、拡張モードで外部ＲＯＭ
の場所＄８０００乃至＄ＦＦＦＦの３２，７６８バイト
を収容する。このメモリー３８はデバイス製造時にプロ
グラムされる。ＲＯＭ３８の３つの部分は表６に示すよ
うに配置される。
ＯＭ３８の３つの部分を含み、拡張モードで外部ＲＯＭ
の場所＄８０００乃至＄ＦＦＦＦの３２，７６８バイト
を収容する。このメモリー３８はデバイス製造時にプロ
グラムされる。ＲＯＭ３８の３つの部分は表６に示すよ
うに配置される。
【０２０９】
【表６】 ２．ＲＡＭ４２ ＩＣ１０は場所＄００３０から＄００ＦＦに及ぶ２０８
バイトのＲＡＭを有し外部ＲＡＭの場所＄４０００から
＄７ＦＦＦまで１６，３８４バイトを収容できる。この
内部ＲＡＭの上部＄００３０から＄００ＦＦまでの領域
はスタックに当てられる。スタックは、場所＄００ＦＦ
から＄００ＣＯまで最大限６４場所に亘る。プログラム
は使用されないスタック場所を全般的な記憶に利用でき
る。ただし、これらの場所に記憶されているデータがス
タック操作によって重ね書きされないように注意する必
要がある。
バイトのＲＡＭを有し外部ＲＡＭの場所＄４０００から
＄７ＦＦＦまで１６，３８４バイトを収容できる。この
内部ＲＡＭの上部＄００３０から＄００ＦＦまでの領域
はスタックに当てられる。スタックは、場所＄００ＦＦ
から＄００ＣＯまで最大限６４場所に亘る。プログラム
は使用されないスタック場所を全般的な記憶に利用でき
る。ただし、これらの場所に記憶されているデータがス
タック操作によって重ね書きされないように注意する必
要がある。
【０２１０】３．ＥＰＲＯＭ４０ ＩＣ１０はアドレス＄０１００乃至＄０１ＦＦに配置さ
れた２５６バイトのＥＰＲＯＭ４０を有する。
れた２５６バイトのＥＰＲＯＭ４０を有する。
【０２１１】４．割り込みおよびリセット・ベクトル メモリー・マップの上部１６バイトは割り込みベクトル
に当てられる。それぞれに対するアドレス割り当ては下
記の通りである： ＄ＦＦＦＥ−ＦＦＦＦ：リセット・ベクトル このベクトルはプロセッサー・リセットに際して使用さ
れる。８つの割り込みのうち最も高い優先順位を与えら
れる。
に当てられる。それぞれに対するアドレス割り当ては下
記の通りである： ＄ＦＦＦＥ−ＦＦＦＦ：リセット・ベクトル このベクトルはプロセッサー・リセットに際して使用さ
れる。８つの割り込みのうち最も高い優先順位を与えら
れる。
【０２１２】＄ＦＦＦＣ−ＦＦＦＤ：ソフトウエア割り
込み このベクトルはＳＷＩ命令の実行中に使用される。８つ
の割り込みのうち２番目に高い優先順位を与えられる。
込み このベクトルはＳＷＩ命令の実行中に使用される。８つ
の割り込みのうち２番目に高い優先順位を与えられる。
【０２１３】＄ＦＦＦＡ−ＦＦＦＢ：外部非同期割り込
み この割り込みには８つの割り込みのうち３番目に高い優
先順位が与えられる。外部割り込み（ＩＲＱＮピン）は
このベクトルを使用する。
み この割り込みには８つの割り込みのうち３番目に高い優
先順位が与えられる。外部割り込み（ＩＲＱＮピン）は
このベクトルを使用する。
【０２１４】＄ＦＦＦ８−ＦＦＦ９：タイマー割り込み この割り込みには８つの割り込みのうち４番目に高い優
先順位が与えられる。タイマー６０によって使用され
る。
先順位が与えられる。タイマー６０によって使用され
る。
【０２１５】＄ＦＦＦ６−ＦＦＦ７：コンパレーター・
サブシステム割り込み この割り込みには８つの割り込みのうち５番目に高い優
先順位が与えられる。コンパレーター・サブシステム５
８によって使用される。
サブシステム割り込み この割り込みには８つの割り込みのうち５番目に高い優
先順位が与えられる。コンパレーター・サブシステム５
８によって使用される。
【０２１６】＄ＦＦＦ４−ＦＦＦ５：Ａ／Ｄサブシステ
ム割り込み この割り込みには８つの割り込みのうち６番目に高い優
先順位が与えられる。Ａ／Ｄ７８によって使用される。
ム割り込み この割り込みには８つの割り込みのうち６番目に高い優
先順位が与えられる。Ａ／Ｄ７８によって使用される。
【０２１７】＄ＦＦＦ２−ＦＦＦ３：直列周辺装置割り
込み この割り込みには８つの割り込みのうち７番目に高い優
先順位が与えられる。ＳＰＩサブシステム５４によって
使用される。
込み この割り込みには８つの割り込みのうち７番目に高い優
先順位が与えられる。ＳＰＩサブシステム５４によって
使用される。
【０２１８】＄ＦＦＦ０−ＦＦＦ１：ＩＮＣＯＭ通信コ
ントローラー割り込み この割り込みには８つの割り込みのうち最も低い優先順
位が与えられる。通信コントローラー２９によって使用
される。
ントローラー割り込み この割り込みには８つの割り込みのうち最も低い優先順
位が与えられる。通信コントローラー２９によって使用
される。
【０２１９】５．データの転送および制御 データ転送／制御機能は表７で定義するようなメモリー
・アドレス・スペースにおいてマイクロプロセッサー３
０によってアクセスされる全バイトに亘るレジスター・
インターフェースを利用することによって行なわれる。
・アドレス・スペースにおいてマイクロプロセッサー３
０によってアクセスされる全バイトに亘るレジスター・
インターフェースを利用することによって行なわれる。
【０２２０】ＥＥＰＲＯＭの制御 マイクロプロセッサー３０は、メモリー・アドレス・ス
ペースに配置されている単一の読み書きレジスターＮＶ
ＣＲによってＥＥＰＲＯＭ４０の動作を制御する。図４
５はこのレジスターのフォーマットを示す。リセットに
よってこのレジスターが払われて０となる。これによっ
てＥＥＰＲＯＭ４０が正規読み取り動作用に構成され
る。ＮＶＣＲレジスターのビット割り当てを以下に説明
する。
ペースに配置されている単一の読み書きレジスターＮＶ
ＣＲによってＥＥＰＲＯＭ４０の動作を制御する。図４
５はこのレジスターのフォーマットを示す。リセットに
よってこのレジスターが払われて０となる。これによっ
てＥＥＰＲＯＭ４０が正規読み取り動作用に構成され
る。ＮＶＣＲレジスターのビット割り当てを以下に説明
する。
【０２２１】
【表７】 ＮＶＣＲ［７．．５］：未使用。これらのビットはデバ
イス・テスト用に当てられる。
イス・テスト用に当てられる。
【０２２２】ＮＶＣＲ［４］：バイト消去選択（ＢＹＴ
Ｅ）。このビットはバイト消去動作を選択する。セット
されると行ビットを無視する。即ちＢＹＴＥが１にセッ
トされると消去動作が特定のバイトに対して実行され、
０にセットされると消去動作が行またはバルクに及ぶ。
Ｅ）。このビットはバイト消去動作を選択する。セット
されると行ビットを無視する。即ちＢＹＴＥが１にセッ
トされると消去動作が特定のバイトに対して実行され、
０にセットされると消去動作が行またはバルクに及ぶ。
【０２２３】ＮＶＣＲ［３］：行消去選択（ＲＯＷ）。
このビットは行またはバルク消去動作を選択する。ＢＹ
ＴＥがセットされると、このビットは無視される。ＲＯ
Ｗが１にセットされると、消去動作は特定の行に対して
実行され、０にセットされると、バルク消去が選択され
る。
このビットは行またはバルク消去動作を選択する。ＢＹ
ＴＥがセットされると、このビットは無視される。ＲＯ
Ｗが１にセットされると、消去動作は特定の行に対して
実行され、０にセットされると、バルク消去が選択され
る。
【０２２４】ＮＶＣＲ［２］：ＥＥＰＲＯＭ消去（ＥＲ
ＡＳＥ）。このビットは次のように消去動作を制御す
る：ＥＲＡＳＥが１にセットされると、消去モードが選
択される。ＥＲＡＳＥが０にセットされると、正規の読
み取りまたはプログラム・モードが選択される。
ＡＳＥ）。このビットは次のように消去動作を制御す
る：ＥＲＡＳＥが１にセットされると、消去モードが選
択される。ＥＲＡＳＥが０にセットされると、正規の読
み取りまたはプログラム・モードが選択される。
【０２２５】ＮＶＣＲ［１］：ＥＥＰＲＯＭラッチ制御
（ＥＥＬＡＴ）。このビットは次のようにＥＥＰＲＯＭ
アドレスおよびデータのラッチ動作を制御する。ＥＥＬ
ＡＴが１にセットされると、アドレスおよびデータをプ
ログラミングまたは消去動作のためＥＥＰＲＯＭ４０内
にラッチすることができる。ＥＥＬＡＴが０にセットさ
れると、データをＥＥＰＲＯＭ４０から読み取ることが
できる。ＥＥＬＡＴおよびＥＥＰＧＭビットの双方を同
じ書き込みサイクルにおいてセットしようとしてもどち
らもセットされない。
（ＥＥＬＡＴ）。このビットは次のようにＥＥＰＲＯＭ
アドレスおよびデータのラッチ動作を制御する。ＥＥＬ
ＡＴが１にセットされると、アドレスおよびデータをプ
ログラミングまたは消去動作のためＥＥＰＲＯＭ４０内
にラッチすることができる。ＥＥＬＡＴが０にセットさ
れると、データをＥＥＰＲＯＭ４０から読み取ることが
できる。ＥＥＬＡＴおよびＥＥＰＧＭビットの双方を同
じ書き込みサイクルにおいてセットしようとしてもどち
らもセットされない。
【０２２６】ＮＶＣＲ［０］：ＥＥＰＲＯＭプログラム
電圧イネーブル（ＥＥＰＧＭ）。このビットは次のよう
にＥＥＰＲＯＭ４０の動作モードを決定するＥＥＰＧＭ
が１にセットされると、充電ポンプ４４が作動し、その
結果ＥＥＰＲＯＭ列に高電圧が印加される。ＥＥＰＧＭ
が０にセットされると、充電ポンプが停止する。ＥＥＬ
ＡＴおよびＥＥＰＧＭの双方を同じ書き込みサイクル中
にセットしようとしても双方ともにセットされない。Ｅ
ＥＰＧＭビットがセットされている状態でＥＥＰＲＯＭ
アドレスへの書き込みが行なわれても、この書き込みは
無視され、進行中のプログラミング動作は妨げられな
い。この２つの安全対策によりＥＥＰＲＯＭ４０の内容
が意図に反して変化するのを防止することができる。
電圧イネーブル（ＥＥＰＧＭ）。このビットは次のよう
にＥＥＰＲＯＭ４０の動作モードを決定するＥＥＰＧＭ
が１にセットされると、充電ポンプ４４が作動し、その
結果ＥＥＰＲＯＭ列に高電圧が印加される。ＥＥＰＧＭ
が０にセットされると、充電ポンプが停止する。ＥＥＬ
ＡＴおよびＥＥＰＧＭの双方を同じ書き込みサイクル中
にセットしようとしても双方ともにセットされない。Ｅ
ＥＰＧＭビットがセットされている状態でＥＥＰＲＯＭ
アドレスへの書き込みが行なわれても、この書き込みは
無視され、進行中のプログラミング動作は妨げられな
い。この２つの安全対策によりＥＥＰＲＯＭ４０の内容
が意図に反して変化するのを防止することができる。
【０２２７】ＥＥＰＲＯＭの動作 ＥＥＰＲＯＭ４０の仕様はＡｐｐｅｎｄｉｘＡに示して
ある。内部充電ポンプ４４により、消去およびプログラ
ミングのため高電圧を供給する必要がない。プログラミ
ング時間を短縮するため、バルク、行およびバイト消去
作業を充電ポンプ４４でまかなう。
ある。内部充電ポンプ４４により、消去およびプログラ
ミングのため高電圧を供給する必要がない。プログラミ
ング時間を短縮するため、バルク、行およびバイト消去
作業を充電ポンプ４４でまかなう。
【０２２８】ＥＥＰＲＯＭバイトの消去状態は＄ＦＦで
ある。プログラミングは１から０に変化する。メモリー
場所中のいずれかのビットを０から１に変えたければ、
再プログラムに先立って別の動作でバイトを消去しなけ
ればならない。新しいバイトがすでに０にプログラムさ
れたビット位置に１を含まなければ、ＥＥＰＲＯＭバイ
トを消去せずにプログラムしてもよい。
ある。プログラミングは１から０に変化する。メモリー
場所中のいずれかのビットを０から１に変えたければ、
再プログラムに先立って別の動作でバイトを消去しなけ
ればならない。新しいバイトがすでに０にプログラムさ
れたビット位置に１を含まなければ、ＥＥＰＲＯＭバイ
トを消去せずにプログラムしてもよい。
【０２２９】ＥＥＰＲＯＭ４０のプログラミングおよび
消去は、内部高電圧充電ポンプ４４に依存して行なわれ
る。充電ポンプ４４のためのクロック発信源はＡ／Ｄサ
ブシステムと共通であり、上述したようにＡＣＦＲ
［７，６］によって選択される。２ＭＨｚ以下のクロッ
ク周波数ならば充電ポンプ４４の効率を低下させ、プロ
グラムまたは消去に要する時間を増大させる。選択され
たクロックが２ＭＨｚならば好ましいプログラムおよび
消去時間は１０ｍｓであり、クロックが１ＭＨｚ乃至２
ＭＨｚなら２０ｍｓまで延びることになる。クロック発
信源を充電ポンプ４４用に切り換えてから発信源が安定
するまで少なくとも１０ｍｓ待たねばならない。
消去は、内部高電圧充電ポンプ４４に依存して行なわれ
る。充電ポンプ４４のためのクロック発信源はＡ／Ｄサ
ブシステムと共通であり、上述したようにＡＣＦＲ
［７，６］によって選択される。２ＭＨｚ以下のクロッ
ク周波数ならば充電ポンプ４４の効率を低下させ、プロ
グラムまたは消去に要する時間を増大させる。選択され
たクロックが２ＭＨｚならば好ましいプログラムおよび
消去時間は１０ｍｓであり、クロックが１ＭＨｚ乃至２
ＭＨｚなら２０ｍｓまで延びることになる。クロック発
信源を充電ポンプ４４用に切り換えてから発信源が安定
するまで少なくとも１０ｍｓ待たねばならない。
【０２３０】ＥＥＰＲＯＭ４０の動作はＮＶＣＲレジス
ターによって制御される。後述するように、ＥＥＰＲＯ
Ｍ４０によって種々の動作が行なわれる。ＥＥＰＲＯＭ
のプログラムおよび消去と並行して、もしＥＥＰＲＯＭ
４０からのデータ読み取りを必要としないならその他の
プロセッサー動作を継続することができる。プログラム
および消去動作中は内部読み取り／データ母線３４から
ＥＥＰＲＯＭ４０が遮断されるからである。
ターによって制御される。後述するように、ＥＥＰＲＯ
Ｍ４０によって種々の動作が行なわれる。ＥＥＰＲＯＭ
のプログラムおよび消去と並行して、もしＥＥＰＲＯＭ
４０からのデータ読み取りを必要としないならその他の
プロセッサー動作を継続することができる。プログラム
および消去動作中は内部読み取り／データ母線３４から
ＥＥＰＲＯＭ４０が遮断されるからである。
【０２３１】ＥＥＰＲＯＭ４０からデータを読み取るに
は、ＥＥＬＡＴビットが０でなければならない。このビ
ットが払われると、ＮＶＣＲレジスター中の残りのビッ
トは意味または効果を失い、ＥＥＰＲＯＭ４０はあたか
も普通のＲＯＭであるかの如く読み取られる。
は、ＥＥＬＡＴビットが０でなければならない。このビ
ットが払われると、ＮＶＣＲレジスター中の残りのビッ
トは意味または効果を失い、ＥＥＰＲＯＭ４０はあたか
も普通のＲＯＭであるかの如く読み取られる。
【０２３２】ＥＥＰＲＯＭ４０のプログラミング中には
ＲＯＷおよびＢＹＴＥビットは使用されない。プログラ
ミングに先立って別の消去動作によりバイト中の０ビッ
トを消去しなければならない。プログラミング・サイク
ルを開始するには下記のような一連の動作が必要であ
る： １．ＥＥＬＡＴビットをＥＥＰＧＭ＝０にセットする。
ＲＯＷおよびＢＹＴＥビットは使用されない。プログラ
ミングに先立って別の消去動作によりバイト中の０ビッ
トを消去しなければならない。プログラミング・サイク
ルを開始するには下記のような一連の動作が必要であ
る： １．ＥＥＬＡＴビットをＥＥＰＧＭ＝０にセットする。
【０２３３】２．ＥＥＰＲＯＭメモリー場所にデータを
記憶させる。
記憶させる。
【０２３４】３．ＥＥＰＧＭビットを高電圧供給にセッ
トする。
トする。
【０２３５】４．１０ｍｓ待機する。
【０２３６】５．ＥＥＰＧＭおよびＥＥＬＡＴビットを
いずれもリセットすることにより正規動作に戻す（ＮＶ
ＣＲを払う）。
いずれもリセットすることにより正規動作に戻す（ＮＶ
ＣＲを払う）。
【０２３７】ＥＥＰＲＯＭメモリーのバルク消去を開始
するには下記のような一連の動作が必要である： １．ＥＲＡＳＥおよびＥＥＬＡＴビットをＥＥＰＧＭ＝
０にセットする。
するには下記のような一連の動作が必要である： １．ＥＲＡＳＥおよびＥＥＬＡＴビットをＥＥＰＧＭ＝
０にセットする。
【０２３８】２．ＥＥＰＲＯＭアドレスにデータを書き
込む。
込む。
【０２３９】３．ＥＥＰＧＭを高電圧供給にセットす
る。
る。
【０２４０】４．１０ｍｓ待機する。
【０２４１】５．ＥＲＡＳＥ、ＥＥＬＡＴおよびＥＥＰ
ＧＭビットをリセットすることにより、正規動作に戻す
（ＮＶＣＲを払う）。
ＧＭビットをリセットすることにより、正規動作に戻す
（ＮＶＣＲを払う）。
【０２４２】ＤＤＰＲＯＭ４０中の１行は先頭アドレス
が＄ｘｘＮＯ、末尾アドレスが＄ｘｘＮＦの１６バイト
から成る群である。ｘはアドレスビットを顧慮しなくて
もよいことを示す。Ｎは行の番号である。この消去動作
はＥＥＰＲＯＭの広い範囲を消去する場合にはバイト消
去動作に比較して時間が節約される。ＥＥＰＲＯＭ４０
における行消去の開始に必要な動作は下記の通りであ
る： １．ＲＯＷ、ＥＲＡＳＥおよびＥＥＬＡＴビットをＥＥ
ＰＧＭ＝０にセットする。
が＄ｘｘＮＯ、末尾アドレスが＄ｘｘＮＦの１６バイト
から成る群である。ｘはアドレスビットを顧慮しなくて
もよいことを示す。Ｎは行の番号である。この消去動作
はＥＥＰＲＯＭの広い範囲を消去する場合にはバイト消
去動作に比較して時間が節約される。ＥＥＰＲＯＭ４０
における行消去の開始に必要な動作は下記の通りであ
る： １．ＲＯＷ、ＥＲＡＳＥおよびＥＥＬＡＴビットをＥＥ
ＰＧＭ＝０にセットする。
【０２４３】２．所要の行のＥＥＰＲＯＭアドレスにデ
ータを書き込む。
ータを書き込む。
【０２４４】３．ＥＥＰＧＭビットを高電圧供給にセッ
トする。
トする。
【０２４５】４．１０ｍｓ待機する。
【０２４６】５．ＲＯＷ、ＥＲＡＳＥ、ＥＥＬＡＴおよ
びＥＥＰＧＭビットをリセットすることにより、正規動
作に戻す（ＮＶＣＲを払う）。
びＥＥＰＧＭビットをリセットすることにより、正規動
作に戻す（ＮＶＣＲを払う）。
【０２４７】デッドマン・サブシステム４６ デッドマン回路４６はマイクロプロセッサー３０を正し
く動作するようにモニターする。この機能はアドレス＄
０ＦＦＯに配置された単一レジスター（ＤＭＣ）を介し
てマイクロプロセッサー３０と相互作用するマスクがイ
ネーブルされたオプションである。デッドマン回路は母
線定格４ＭＨｚ（２６２，１４４発振器サイクル）で３
２．８ミリセコンドのタイムアウト時間を画定する１７
ビット・リップル・カウンターとして構成すればよい。
カウンターがオーバーフローするとプロセッサーがリセ
ットし、デバイスは再初期設定される。
く動作するようにモニターする。この機能はアドレス＄
０ＦＦＯに配置された単一レジスター（ＤＭＣ）を介し
てマイクロプロセッサー３０と相互作用するマスクがイ
ネーブルされたオプションである。デッドマン回路は母
線定格４ＭＨｚ（２６２，１４４発振器サイクル）で３
２．８ミリセコンドのタイムアウト時間を画定する１７
ビット・リップル・カウンターとして構成すればよい。
カウンターがオーバーフローするとプロセッサーがリセ
ットし、デバイスは再初期設定される。
【０２４８】デッドマン・タイマーはＤＭＣ［０］に０
を書き込むことによってリセットされる。これによっ
て、カウンターがリセットされ、再びタイムアウト時間
が始まる。ＤＭＣレジスターの位置は正規ビット操作命
令ではタイマーをリセットできないように選択した。こ
の場所をアクセスできるのは拡張された、またはインデ
ックス付きの１６ビット・オフセット・アドレス指定モ
ードだけである。
を書き込むことによってリセットされる。これによっ
て、カウンターがリセットされ、再びタイムアウト時間
が始まる。ＤＭＣレジスターの位置は正規ビット操作命
令ではタイマーをリセットできないように選択した。こ
の場所をアクセスできるのは拡張された、またはインデ
ックス付きの１６ビット・オフセット・アドレス指定モ
ードだけである。
【０２４９】デッドマン・インターフェース・レジスタ
ー デッドマン・サブシステムはメモリーのアドレススペー
スに配置された１ビット・レジスター（ＤＭＣ）によっ
て制御される。図１２２はレジスターのフォーマットを
示す。
ー デッドマン・サブシステムはメモリーのアドレススペー
スに配置された１ビット・レジスター（ＤＭＣ）によっ
て制御される。図１２２はレジスターのフォーマットを
示す。
【０２５０】ＤＭＣ［０］：デッドマン・リセット。こ
の書き込み専用ビットはデッドマン・タイマーをリセッ
トするのに利用される。これに０を書き込むとデッドマ
ン・カウンターがリセットされデッドマン・タイムアウ
ト時間が再スタートする。
の書き込み専用ビットはデッドマン・タイマーをリセッ
トするのに利用される。これに０を書き込むとデッドマ
ン・カウンターがリセットされデッドマン・タイムアウ
ト時間が再スタートする。
【０２５１】アナログ・サブシステム・インターフェー
ス・レジスター マイクロプロセッサー３０のインターフェースは７つの
レジスター（ＡＤＺ，ＡＭＺ，ＡＭＵＸ，ＡＣＳＦ，Ａ
ＶＳＦ，ＡＤＣ，およびＡＤＣＲ）から成り、メモリー
・アドレス・スペースに配置される。これらのレジスタ
ーのフォーマットを図４７に示す。
ス・レジスター マイクロプロセッサー３０のインターフェースは７つの
レジスター（ＡＤＺ，ＡＭＺ，ＡＭＵＸ，ＡＣＳＦ，Ａ
ＶＳＦ，ＡＤＣ，およびＡＤＣＲ）から成り、メモリー
・アドレス・スペースに配置される。これらのレジスタ
ーのフォーマットを図４７に示す。
【０２５２】ＡＤＺ：Ａ／Ｄオートゼロ値。この６ビッ
ト読み書きレジスターは電圧入力増幅器８０のオフセッ
ト修正値を含んでいる。ＡＤＺレジスターにはオートゼ
ロ・シーケンス完了時に修正値がロードされる。値０は
増幅器８０に組み込まれる正のオフセットである。ＡＤ
Ｚ値が増大するとオフセットが減少する。最下位ビット
は約０．５ｍＶのオフセットを表わす。修正値はこのレ
ジスターに書き込むことによって変更できる。ＡＤＺレ
ジスターへの書き込みは診断や検証のためであって正規
動作においては行なわれない。オートゼロ・シーケンス
は正規のデバイス動作に適切なオフセット値を算出す
る。オートゼロ完了時の増幅器８０のオフセットは０乃
至−０．５ｍＶでなければならない。
ト読み書きレジスターは電圧入力増幅器８０のオフセッ
ト修正値を含んでいる。ＡＤＺレジスターにはオートゼ
ロ・シーケンス完了時に修正値がロードされる。値０は
増幅器８０に組み込まれる正のオフセットである。ＡＤ
Ｚ値が増大するとオフセットが減少する。最下位ビット
は約０．５ｍＶのオフセットを表わす。修正値はこのレ
ジスターに書き込むことによって変更できる。ＡＤＺレ
ジスターへの書き込みは診断や検証のためであって正規
動作においては行なわれない。オートゼロ・シーケンス
は正規のデバイス動作に適切なオフセット値を算出す
る。オートゼロ完了時の増幅器８０のオフセットは０乃
至−０．５ｍＶでなければならない。
【０２５３】ＡＣＳＦ：電流倍率。この読み書きレジス
ターは、電流入力オートレンジング（範囲決定）動作の
制御に利用される。このレジスターに書き込まれる値が
電流サブシステム・オートレンジ動作モードを決定す
る。０が書き込まれると、電流サブシステムはオートレ
ンジ・モードとなる。非０値ならばオートレンジ動作を
禁止し、電流ミラー９２を固定スケール値にセットす
る。表８はＡＣＳＦ書き込み動作に想定される値を示
す。表に示す値以外の値は予想し得ない動作を惹起す
る。
ターは、電流入力オートレンジング（範囲決定）動作の
制御に利用される。このレジスターに書き込まれる値が
電流サブシステム・オートレンジ動作モードを決定す
る。０が書き込まれると、電流サブシステムはオートレ
ンジ・モードとなる。非０値ならばオートレンジ動作を
禁止し、電流ミラー９２を固定スケール値にセットす
る。表８はＡＣＳＦ書き込み動作に想定される値を示
す。表に示す値以外の値は予想し得ない動作を惹起す
る。
【０２５４】このレジスターは真の読み書きレジスター
ではない。このレジスターから読み取られる値は必ずし
もこれに書き込まれた値ではない。ＡＣＳＦに０を書き
込めばオートレンジングがイネーブルされるが、０がＡ
ＣＳＦレジスターから読み取られることはない。読み取
られる値は次の５つだけである：＄１０，＄０８，＄０
４，＄０２および＄０１。
ではない。このレジスターから読み取られる値は必ずし
もこれに書き込まれた値ではない。ＡＣＳＦに０を書き
込めばオートレンジングがイネーブルされるが、０がＡ
ＣＳＦレジスターから読み取られることはない。読み取
られる値は次の５つだけである：＄１０，＄０８，＄０
４，＄０２および＄０１。
【０２５５】このレジスターから読み取られる値は８ビ
ットＡ／Ｄ出力を正しくスケーリングするのに必要な倍
率の１つである。５通りの値が考えられる：×１，×
２，×４，×８および×１６。表８に倍率を示す。
ットＡ／Ｄ出力を正しくスケーリングするのに必要な倍
率の１つである。５通りの値が考えられる：×１，×
２，×４，×８および×１６。表８に倍率を示す。
【０２５６】
【表８】 ＡＶＳＦ：電圧倍率。この読み書きレジスターは電圧入
力オートレンジ動作の制御するのに利用される。このレ
ジスターに書き込まれる値は電圧増幅器８０のオートレ
ンジ動作モードを決定する。０が書き込まれると、電圧
増幅器８０はオートレンジ・モードに設定される。非０
値はオートレンジ動作を禁じ、電圧増幅器８０を固定利
得動作モードに設定する。表９はＡＶＳＦ書き込み動作
に適切な値を示す。表に示す値以外の値は予期できない
動作を惹起する。
力オートレンジ動作の制御するのに利用される。このレ
ジスターに書き込まれる値は電圧増幅器８０のオートレ
ンジ動作モードを決定する。０が書き込まれると、電圧
増幅器８０はオートレンジ・モードに設定される。非０
値はオートレンジ動作を禁じ、電圧増幅器８０を固定利
得動作モードに設定する。表９はＡＶＳＦ書き込み動作
に適切な値を示す。表に示す値以外の値は予期できない
動作を惹起する。
【０２５７】このレジスターは真の読み書きレジスター
ではない。即ち、このレジスターから読み取られる値は
必ずしもこれに書き込まれた値ではない。ＡＶＳＦに０
を書き込めばオートレンジ動作がイネーブルされるが、
ＡＶＳＦから０は読み取られない。読み取られる値は次
の５つだけである：＄１０，＄０８，＄０４，＄０２お
よび＄０１。
ではない。即ち、このレジスターから読み取られる値は
必ずしもこれに書き込まれた値ではない。ＡＶＳＦに０
を書き込めばオートレンジ動作がイネーブルされるが、
ＡＶＳＦから０は読み取られない。読み取られる値は次
の５つだけである：＄１０，＄０８，＄０４，＄０２お
よび＄０１。
【０２５８】
【表９】 このレジスターから読み取られる値はＡ／Ｄ出力を正し
くスケールするに必要な倍率の１つである。５通りの値
が考えられる：×１，×２，×４，×８および×１６。
これらの値を表９に示した。変換が進行中にこのレジス
ターに対する読み取りまたは書き込みをしてはならな
い。
くスケールするに必要な倍率の１つである。５通りの値
が考えられる：×１，×２，×４，×８および×１６。
これらの値を表９に示した。変換が進行中にこのレジス
ターに対する読み取りまたは書き込みをしてはならな
い。
【０２５９】ＡＭＵＸ：入力マルチプレクサー制御。こ
の８ビット読み書きレジスターは電圧および電流入力チ
ャンネル６２，６４に接続するＭＵＸ６６，６８を選択
するのに利用される。レジスターは２つの４ビット・フ
ィールドに区分され、一方は電圧入力チャンネルの制御
に、他方は電流入力チャンネルの制御にそれぞれ使用さ
れる。Ａ／Ｄ変換の開始にも利用され、このレジスター
に書き込むことでＡ／Ｄ変換が開始される。
の８ビット読み書きレジスターは電圧および電流入力チ
ャンネル６２，６４に接続するＭＵＸ６６，６８を選択
するのに利用される。レジスターは２つの４ビット・フ
ィールドに区分され、一方は電圧入力チャンネルの制御
に、他方は電流入力チャンネルの制御にそれぞれ使用さ
れる。Ａ／Ｄ変換の開始にも利用され、このレジスター
に書き込むことでＡ／Ｄ変換が開始される。
【０２６０】ＡＭＵＸ［３．．．０］：Ａ／Ｄチャンネ
ル選択。これら４個のビットは電圧入力チャンネル６
２、６４の動作を制御する。これらのビットは表１０に
示すようにデコードされる。“予約ずみ”として示した
値はテストおよび検証に使用され、正規動作中に選択し
てはならない。電流チャンネル６２が選択されると（Ａ
ＭＵＸ［３．．．０］＝１０００）、電圧増幅器８０の
オートレンジングが禁止され、利得が×１にセットされ
る。あらかじめＡＶＳＦレジスターに非０値が書き込ま
れておれば、×１利得ではなく、選択されたゲインが使
用される。
ル選択。これら４個のビットは電圧入力チャンネル６
２、６４の動作を制御する。これらのビットは表１０に
示すようにデコードされる。“予約ずみ”として示した
値はテストおよび検証に使用され、正規動作中に選択し
てはならない。電流チャンネル６２が選択されると（Ａ
ＭＵＸ［３．．．０］＝１０００）、電圧増幅器８０の
オートレンジングが禁止され、利得が×１にセットされ
る。あらかじめＡＶＳＦレジスターに非０値が書き込ま
れておれば、×１利得ではなく、選択されたゲインが使
用される。
【０２６１】
【表１０】 ＡＭＵＸ［７．．．４］：電流ＭＵＸ選択。これら４個
のビットは電流入力チャンネル６２の動作を制御する。
各ビットは他の３個のビットとは独立にチャンネルを制
御する。ビットには入力ピンＭＵＸＯに割り当てられる
ＡＭＵＸ［４］及び入力ピンＭＵＸ３に割り当てられる
ＡＭＵＸ［７］が順次割り当てられる。連携のチャンネ
ルがＡＦＲレジスターによって電圧モード用に構成され
ているなら、これらのビットはなんらの効果を持たな
い。ＡＭＵＸ［７．．．４］中に０が現われると、該当
の入力ピンがデジタル・アース（ＶＳＳ）と接続し、１
が現われると、ピンが電流ミラー９２の出力と接続す
る。複数電流入力を選択することによって電流を合計す
ることができる。このフィールドの４個のビットがすべ
て０なら、どの入力チャンネルも電流ミラー９２の出力
と接続しない。電流増幅器９０の反転入力は電流ミラー
９２の出力と接続したままであるから、電流増幅器９０
の出力は低レベルにあり、電流ミラー９２からは電流が
流れない。
のビットは電流入力チャンネル６２の動作を制御する。
各ビットは他の３個のビットとは独立にチャンネルを制
御する。ビットには入力ピンＭＵＸＯに割り当てられる
ＡＭＵＸ［４］及び入力ピンＭＵＸ３に割り当てられる
ＡＭＵＸ［７］が順次割り当てられる。連携のチャンネ
ルがＡＦＲレジスターによって電圧モード用に構成され
ているなら、これらのビットはなんらの効果を持たな
い。ＡＭＵＸ［７．．．４］中に０が現われると、該当
の入力ピンがデジタル・アース（ＶＳＳ）と接続し、１
が現われると、ピンが電流ミラー９２の出力と接続す
る。複数電流入力を選択することによって電流を合計す
ることができる。このフィールドの４個のビットがすべ
て０なら、どの入力チャンネルも電流ミラー９２の出力
と接続しない。電流増幅器９０の反転入力は電流ミラー
９２の出力と接続したままであるから、電流増幅器９０
の出力は低レベルにあり、電流ミラー９２からは電流が
流れない。
【０２６２】ＡＤＣ：Ａ／Ｄコンバーター出力 この読
み取り専用レジスターは８ビット出力値を戻すのに使用
される。最下位ビットはＡＤＣ［０］中にある。この値
にはＡＣＳＦおよびＡＶＳＦ中の電圧および電流倍率を
乗算しなければならない。動作モードによってはどちら
の倍率も不要である。
み取り専用レジスターは８ビット出力値を戻すのに使用
される。最下位ビットはＡＤＣ［０］中にある。この値
にはＡＣＳＦおよびＡＶＳＦ中の電圧および電流倍率を
乗算しなければならない。動作モードによってはどちら
の倍率も不要である。
【０２６３】電圧入力： すべての電圧入力について、
ＡＤＣレジスターにＡＶＳＦを乗算しなければならな
い。ＡＣＳＦレジスターの内容を電圧目盛の設定に使用
してはならない。
ＡＤＣレジスターにＡＶＳＦを乗算しなければならな
い。ＡＣＳＦレジスターの内容を電圧目盛の設定に使用
してはならない。
【０２６４】電流入力： 電流サブシステム出力（ＭＳ
Ｏ）のスケーリングにはＡＤＣレジスターにＡＣＳＦレ
ジスター中の値を、次いでＡＶＳＦレジスター中の値を
それぞれ乗算しなければならない。電圧増幅器８０がオ
ートレンジングにセットされると、ＡＶＳＦソフトウエ
ア倍率は常に×１６である。即ち、電圧ハードウエア利
得がＭＸＯの選択によって強制的に×１となるからであ
る。
Ｏ）のスケーリングにはＡＤＣレジスターにＡＣＳＦレ
ジスター中の値を、次いでＡＶＳＦレジスター中の値を
それぞれ乗算しなければならない。電圧増幅器８０がオ
ートレンジングにセットされると、ＡＶＳＦソフトウエ
ア倍率は常に×１６である。即ち、電圧ハードウエア利
得がＭＸＯの選択によって強制的に×１となるからであ
る。
【０２６５】入力電圧がＡＶＳＳ乃至ＶＲＥＦの範囲内
でなければ、Ａ／Ｄコンバーターは＄００（ＡＧＮＤ以
下の電圧）または＄ＦＦ（ＶＲＥＦ以上の電圧）を戻
す。それ以上の指示は与えられない。
でなければ、Ａ／Ｄコンバーターは＄００（ＡＧＮＤ以
下の電圧）または＄ＦＦ（ＶＲＥＦ以上の電圧）を戻
す。それ以上の指示は与えられない。
【０２６６】ＡＤＣＲ：Ａ／Ｄサブシステム制御 この
バイトワイド・レジスターはＡ／Ｄ７８の動作を制御す
るのに利用される。このレジスターは読み取り／変更／
書き込み命令がビットを正しく操作することを可能にす
る読み書きレジスターとして構成する。指令ビットはす
べて０、制御ビットはその現在値である。
バイトワイド・レジスターはＡ／Ｄ７８の動作を制御す
るのに利用される。このレジスターは読み取り／変更／
書き込み命令がビットを正しく操作することを可能にす
る読み書きレジスターとして構成する。指令ビットはす
べて０、制御ビットはその現在値である。
【０２６７】ＡＤＣＲ［０］：未使用。このビットは使
用されない。ＡＤＣＲ［０］ビットは常に０である。
用されない。ＡＤＣＲ［０］ビットは常に０である。
【０２６８】ＡＤＣＲ［１］：サンプル入力。この制御
ビットはチャンネル対１０２，１０４，１０６，１０８
を一括接続してサンプル／ホールド機能を形成する４つ
のＭＵＸ１０８，１１０，１１２，１１４を閉じるのに
利用される。これらのチャンネルはＡＤＣＲ［１］＝１
なら閉じ、ＡＤＣＲ［１］＝０なら開く。ＡＤＣＲ
［１］はデバイスのリセットに伴なって０にセットされ
る。サンプル／ホールドスイッチ１０８，１１０，１１
２，１１４のそれぞれは連携する両チャンネルが電圧モ
ードに構成されている場合に限って閉じる。
ビットはチャンネル対１０２，１０４，１０６，１０８
を一括接続してサンプル／ホールド機能を形成する４つ
のＭＵＸ１０８，１１０，１１２，１１４を閉じるのに
利用される。これらのチャンネルはＡＤＣＲ［１］＝１
なら閉じ、ＡＤＣＲ［１］＝０なら開く。ＡＤＣＲ
［１］はデバイスのリセットに伴なって０にセットされ
る。サンプル／ホールドスイッチ１０８，１１０，１１
２，１１４のそれぞれは連携する両チャンネルが電圧モ
ードに構成されている場合に限って閉じる。
【０２６９】ＡＤＣＲ［２］：オートゼロ・シーケンス
開始。この指令ビットに１が書き込まれると、電圧およ
び電流増幅器８０，９０がオートゼロ・シーケンスを開
始する。シーケンスが完了すると、ＡＤＣＲ［６］ビッ
トが１にセットされる。オートゼロ・シーケンスの完了
時に、もし許可されれば割り込みが起こる。ＡＤＣＲ
［２］ビットは常に０である。
開始。この指令ビットに１が書き込まれると、電圧およ
び電流増幅器８０，９０がオートゼロ・シーケンスを開
始する。シーケンスが完了すると、ＡＤＣＲ［６］ビッ
トが１にセットされる。オートゼロ・シーケンスの完了
時に、もし許可されれば割り込みが起こる。ＡＤＣＲ
［２］ビットは常に０である。
【０２７０】ＡＤＣＲ［３］：積分器リセット。この制
御ビットが１に書き込まれると、ＭＸＵ９６がＭＸＯピ
ンを電流ミラー９２から遮断し、ＭＸＯをアナログ・ア
ースに短絡させる。このビットがセットされている限
り、ＭＵＸ９６は短絡したままである。ＭＵＸ９６を開
くにはＡＤＣＲ［３］に０を書き込まねばならない。こ
のビットはＭＵＸ９６の現状態を示す。
御ビットが１に書き込まれると、ＭＸＵ９６がＭＸＯピ
ンを電流ミラー９２から遮断し、ＭＸＯをアナログ・ア
ースに短絡させる。このビットがセットされている限
り、ＭＵＸ９６は短絡したままである。ＭＵＸ９６を開
くにはＡＤＣＲ［３］に０を書き込まねばならない。こ
のビットはＭＵＸ９６の現状態を示す。
【０２７１】ＡＤＣＲ［４］：割り込みイネーブル。こ
の制御ビットはＡ／Ｄサブシステム７８からの割り込み
をイネーブル（許可）する。ＡＤＣＲ［４］ビットが１
にセットされると、割り込みが許可される。ＡＤＣＲ
［４］ビットは割り込み許可の現状態を示す。
の制御ビットはＡ／Ｄサブシステム７８からの割り込み
をイネーブル（許可）する。ＡＤＣＲ［４］ビットが１
にセットされると、割り込みが許可される。ＡＤＣＲ
［４］ビットは割り込み許可の現状態を示す。
【０２７２】ＡＤＣＲ［５］割り込みおよびその動作完
了の確認。１が書き込まれると、この指令ビットは動作
完了フラッグをリセットする。ＡＤＣＲ［６．．．７］
をリセットし、プロセッサーからの割り込みリクエスト
を除去する。他の変換を開始する前にＡＤＣＲ［５］に
１を書き込まねばならない。このビットはいつも０であ
る。
了の確認。１が書き込まれると、この指令ビットは動作
完了フラッグをリセットする。ＡＤＣＲ［６．．．７］
をリセットし、プロセッサーからの割り込みリクエスト
を除去する。他の変換を開始する前にＡＤＣＲ［５］に
１を書き込まねばならない。このビットはいつも０であ
る。
【０２７３】ＡＤＣＲ［６］：オートゼロ・シーケンス
完了。この読み取り専用状態ビットはオートゼロ・シー
ケンスの完了を指示する。オートゼロ・サイクル完了
後、１にセットされる。レジスターＡＤＺおよびＡＭＺ
はオートゼロ・シーケンスによって算出された新しいオ
フセット修正値で更新される。このビットはＡＤＣＲ
［５］ビットに１を書き込むことによってリセットされ
る。ＡＤＣＲ［６］ビットは書き込み不能である。
完了。この読み取り専用状態ビットはオートゼロ・シー
ケンスの完了を指示する。オートゼロ・サイクル完了
後、１にセットされる。レジスターＡＤＺおよびＡＭＺ
はオートゼロ・シーケンスによって算出された新しいオ
フセット修正値で更新される。このビットはＡＤＣＲ
［５］ビットに１を書き込むことによってリセットされ
る。ＡＤＣＲ［６］ビットは書き込み不能である。
【０２７４】ＡＤＣＲ［７］：変換完了。この読み取り
専用状態ビットはＡ／Ｄ変換サイクルの完了を指示す
る。Ａ／Ｄ変換完了後、１にセットされ、ＡＤＣ，ＡＣ
ＳＦ，およびＡＶＳＦレジスター中に利用できるデータ
があることを指示する。ＡＤＣＲ［５］ビットに１を書
き込むことでリセットされる。このビットは書き込み不
能である。
専用状態ビットはＡ／Ｄ変換サイクルの完了を指示す
る。Ａ／Ｄ変換完了後、１にセットされ、ＡＤＣ，ＡＣ
ＳＦ，およびＡＶＳＦレジスター中に利用できるデータ
があることを指示する。ＡＤＣＲ［５］ビットに１を書
き込むことでリセットされる。このビットは書き込み不
能である。
【０２７５】Ａ／Ｄサブシステムの動作 Ａ／Ｄサブシステムはパワーアップ・ルーチン中に初期
設定しなければならない。次に述べるような初期設定動
作が必要である。
設定しなければならない。次に述べるような初期設定動
作が必要である。
【０２７６】ＭＵＸ４．．．ＭＵＸ１入力の適切な動作
モードを選択するにはＡＣＦＲレジスターに適当な値を
書き込まねばならない。入力チャンネルを電流モードに
設定する場合には、入力ピンに低インピーダンスが発生
するから注意が必要である。
モードを選択するにはＡＣＦＲレジスターに適当な値を
書き込まねばならない。入力チャンネルを電流モードに
設定する場合には、入力ピンに低インピーダンスが発生
するから注意が必要である。
【０２７７】クロックの発信源および分割比は使用する
水晶発振器の周波数に応じてＡＣＦＲ［７，６］ビット
で選択する。ＲＣ発振器マスク・オプションを選択する
ならクロック発信源を内部発振器（ＡＣＦＲ［７］＝
０）にセットする。Ａ／Ｄ動作割り込みを可能にするた
めにはＡＣＦＲ［５］ビットに１を書き込む。
水晶発振器の周波数に応じてＡＣＦＲ［７，６］ビット
で選択する。ＲＣ発振器マスク・オプションを選択する
ならクロック発信源を内部発振器（ＡＣＦＲ［７］＝
０）にセットする。Ａ／Ｄ動作割り込みを可能にするた
めにはＡＣＦＲ［５］ビットに１を書き込む。
【０２７８】制御レジスター（ＡＤＣＲ）には、適当な
値を書き込まねばならない。ビット１，３，４は初期動
作状態となるようにセットする。ビットＡＤＣＲ［２］
＝１にセットすることによりオートゼロ・シーケンスを
開始させる。これによって電圧および電流増幅器８０，
９０のオフセット電圧が打ち消され、ＡＤＺおよびＡＭ
Ｚレジスターが適正値にセットされる。
値を書き込まねばならない。ビット１，３，４は初期動
作状態となるようにセットする。ビットＡＤＣＲ［２］
＝１にセットすることによりオートゼロ・シーケンスを
開始させる。これによって電圧および電流増幅器８０，
９０のオフセット電圧が打ち消され、ＡＤＺおよびＡＭ
Ｚレジスターが適正値にセットされる。
【０２７９】２つの倍率レジスター（ＡＣＳＦおよびＡ
ＶＳＦ）を初期設定する。オートレンジングの必要があ
れば、両レジスターに０を書き込むか、または所要の倍
率を選択する。
ＶＳＦ）を初期設定する。オートレンジングの必要があ
れば、両レジスターに０を書き込むか、または所要の倍
率を選択する。
【０２８０】電圧入力による動作 電圧入力の変換を開始するには、下位４ビットに所期の
入力チャンネルを、上位４ビットに現電流スイッチ選択
をそれぞれ含んでいる値をＡＭＵＸレジスターに書き込
む。これによって任意の電圧入力への変換がスタートす
る。変換が完了すると、（もし許可状態なら）割り込み
が始まり、ＡＤＣＲ［７］ビットがセットされる。割り
込みおよびその動作完了確認フラッグを払うにはＡＤＣ
Ｒ［５］に１を書き込む。これによってＡＤＣＲ［７］
ビットがリセットされる。変換値をＡＤＣレジスターか
ら読み取り、これにＡＶＳＦレジスター中の値を乗算す
ることによって１２ビット値を形成する。なお、電圧利
得が×１なら倍率は×１６となる。また、変換ごとに、
それに先立ってＡＶＳＦレジスターに書き込むというこ
とはない。変換動作が終わるごとにＡＤＣＲ［５］ビッ
トに１を書き込むことによってＡＤＣＲ［７］ビットを
払わねばならない。
入力チャンネルを、上位４ビットに現電流スイッチ選択
をそれぞれ含んでいる値をＡＭＵＸレジスターに書き込
む。これによって任意の電圧入力への変換がスタートす
る。変換が完了すると、（もし許可状態なら）割り込み
が始まり、ＡＤＣＲ［７］ビットがセットされる。割り
込みおよびその動作完了確認フラッグを払うにはＡＤＣ
Ｒ［５］に１を書き込む。これによってＡＤＣＲ［７］
ビットがリセットされる。変換値をＡＤＣレジスターか
ら読み取り、これにＡＶＳＦレジスター中の値を乗算す
ることによって１２ビット値を形成する。なお、電圧利
得が×１なら倍率は×１６となる。また、変換ごとに、
それに先立ってＡＶＳＦレジスターに書き込むというこ
とはない。変換動作が終わるごとにＡＤＣＲ［５］ビッ
トに１を書き込むことによってＡＤＣＲ［７］ビットを
払わねばならない。
【０２８１】電流入力による動作 電流入力変換を開始するには、下位４ビットに＄８を、
上位４ビットに現電流スイッチ選択をそれぞれ含んでい
る値をＡＭＵＸレジスターに書き込む。これによってＭ
ＸＯ入力の変換がスタートする。変換が完了すると、
（もし許可状態なら）割り込み動作が始まり、ＡＤＣＲ
［７］がセットされる。割り込みおよびその完了フラッ
グを払うにはＡＤＣＲ［５］に１を書き込む。これによ
ってＡＤＣＲ［７］がリセットされる。ＡＤＣレジスタ
ーから変換値を読み取り、これにＡＶＳＦおよびＡＣＳ
Ｆを乗算することによって１６ビット値を形成する。Ａ
ＶＳＦに０を書き込むことで電圧オートレンジグが可能
な状態になっている場合、１２ビット値を必要とするの
ならＡＶＳＦを乗算する必要はない。なお、電圧利得が
×１なら倍率は×１６となる。ＡＶＳＦに×１以上の利
得を書き込まない限り×１６倍率は無視してもよい。
上位４ビットに現電流スイッチ選択をそれぞれ含んでい
る値をＡＭＵＸレジスターに書き込む。これによってＭ
ＸＯ入力の変換がスタートする。変換が完了すると、
（もし許可状態なら）割り込み動作が始まり、ＡＤＣＲ
［７］がセットされる。割り込みおよびその完了フラッ
グを払うにはＡＤＣＲ［５］に１を書き込む。これによ
ってＡＤＣＲ［７］がリセットされる。ＡＤＣレジスタ
ーから変換値を読み取り、これにＡＶＳＦおよびＡＣＳ
Ｆを乗算することによって１６ビット値を形成する。Ａ
ＶＳＦに０を書き込むことで電圧オートレンジグが可能
な状態になっている場合、１２ビット値を必要とするの
ならＡＶＳＦを乗算する必要はない。なお、電圧利得が
×１なら倍率は×１６となる。ＡＶＳＦに×１以上の利
得を書き込まない限り×１６倍率は無視してもよい。
【０２８２】変換ごとに、それに先立ってＡＶＳＦまた
はＡＣＳＦに書き込む必要はない。変換が完了したら、
ＡＤＣＲ［５］に１を書き込むことによってＡＤＣＲ
［７］を払わねばならない。
はＡＣＳＦに書き込む必要はない。変換が完了したら、
ＡＤＣＲ［５］に１を書き込むことによってＡＤＣＲ
［７］を払わねばならない。
【０２８３】Ａ／Ｄサブシステムはベクトル・アドレス
＄１ＦＦ４−１ＦＦ５において同期割り込みを発生させ
る。割り込みの重複を避けるため、１ビットをリセット
する前に割り込みを確認しなければならない。
＄１ＦＦ４−１ＦＦ５において同期割り込みを発生させ
る。割り込みの重複を避けるため、１ビットをリセット
する前に割り込みを確認しなければならない。
【０２８４】カッドコンパレーター・サブシステムの動
作 １．カッドコンパレーター・サブシステム ４つの反転コンパレーターから成り、各コンパレーター
の非反転入力の基準電圧は＋１．２５ボルトである。コ
ンパレーターの詳細を以下に説明する。なお、このサブ
システムの仕様はＡｐｐｅｎｄｉｘＢに記載した通りで
ある。コンパレーターの出力状態はレジスター（ＣＭＰ
ＳＴ）から読み取ることができ、ポートＣの最下位４出
力ピンに直接接続することもできる。１つのコンパレー
ター２００は上昇出力信号にも下降出力信号にも応答し
て割り込むが、残り３つのコンパレーターは上昇出力信
号にだけ応答して割り込む。
作 １．カッドコンパレーター・サブシステム ４つの反転コンパレーターから成り、各コンパレーター
の非反転入力の基準電圧は＋１．２５ボルトである。コ
ンパレーターの詳細を以下に説明する。なお、このサブ
システムの仕様はＡｐｐｅｎｄｉｘＢに記載した通りで
ある。コンパレーターの出力状態はレジスター（ＣＭＰ
ＳＴ）から読み取ることができ、ポートＣの最下位４出
力ピンに直接接続することもできる。１つのコンパレー
ター２００は上昇出力信号にも下降出力信号にも応答し
て割り込むが、残り３つのコンパレーターは上昇出力信
号にだけ応答して割り込む。
【０２８５】カッドコンパレーター・サブシステム５８
は図４４に示す構成レジスターの４ビットによって制御
される。
は図４４に示す構成レジスターの４ビットによって制御
される。
【０２８６】ＣＦＲ［３．．．０］コンパレーター・モ
ード制御。この４個の構成ビットはコンパレーター出力
をポートＣの最下位４ビットとＯＲ演算することを可能
にする。このモードでは、もし各コンパレーター入力が
限界電圧（＋１．２５Ｖ）以上ならデバイスがリセット
されている間各出力ピンは低レベルである。リセットに
よってポートＣ出力レジスターが払われ、出力ピンはコ
ンパレーター入力だけに左右される。マイクロプロセッ
サー３０がこのポート出力レジスター・ビットに１を書
き込むと、対応の出力ピンはコンパレーター入力の状態
に関係なく高レベルとなるように強制される。
ード制御。この４個の構成ビットはコンパレーター出力
をポートＣの最下位４ビットとＯＲ演算することを可能
にする。このモードでは、もし各コンパレーター入力が
限界電圧（＋１．２５Ｖ）以上ならデバイスがリセット
されている間各出力ピンは低レベルである。リセットに
よってポートＣ出力レジスターが払われ、出力ピンはコ
ンパレーター入力だけに左右される。マイクロプロセッ
サー３０がこのポート出力レジスター・ビットに１を書
き込むと、対応の出力ピンはコンパレーター入力の状態
に関係なく高レベルとなるように強制される。
【０２８７】これらの構成ビット中に１が現れるとＯＲ
演算は不能となる。このモードでは、ポート・ピンは正
規のポート・ピンとして作用する。構成ビットにはＣＦ
Ｒ［０］制御ＰＣＯ／ＣＭＰＯ及びＣＦＲ［３］制御Ｐ
Ｃ３／ＣＭＰ３が順次割り当てられる。割り当てについ
ては表１１を参照されたい。
演算は不能となる。このモードでは、ポート・ピンは正
規のポート・ピンとして作用する。構成ビットにはＣＦ
Ｒ［０］制御ＰＣＯ／ＣＭＰＯ及びＣＦＲ［３］制御Ｐ
Ｃ３／ＣＭＰ３が順次割り当てられる。割り当てについ
ては表１１を参照されたい。
【０２８８】
【表１１】 コンパレーター・サブシステム５８はメモリー・アドレ
ス・スペースに配置された２個で１組の制御及び状態レ
ジスター（ＣＭＰＩ及びＣＭＰＴ）を介してマイクロプ
ロセッサー３０と通信する。各コンパレーター出力の状
態はＣＭＰＳＴレジスターを介して読み取ることができ
る。コンパレーター出力の所定のエッジに対応して割り
込みが発生するように外部割り込み手段を設ける。これ
らのコンパレーターのヒステリシスは約２０ｍＶであ
る。図４８はこれらのレジスターのフォーマットを示
す。
ス・スペースに配置された２個で１組の制御及び状態レ
ジスター（ＣＭＰＩ及びＣＭＰＴ）を介してマイクロプ
ロセッサー３０と通信する。各コンパレーター出力の状
態はＣＭＰＳＴレジスターを介して読み取ることができ
る。コンパレーター出力の所定のエッジに対応して割り
込みが発生するように外部割り込み手段を設ける。これ
らのコンパレーターのヒステリシスは約２０ｍＶであ
る。図４８はこれらのレジスターのフォーマットを示
す。
【０２８９】ＣＭＰＩレジスター ＣＭＰＩ［７．．．４］：割り込み確認。これら４個の
指令ビットはカッドコンパレーター・サブシステム５８
からの割り込みリクエストをリセットするのに使用さ
れ、常態では０である。指令ビットに１を書き込むと、
対応の割り込みリクエストが払われる。この４個のビッ
トは読み書きレジスターではない。割り込みの重複を避
けるため、１ビットを払う前に割り込みリクエストをリ
セットしなければならない。ビットの割り当てを表１２
に示す。
指令ビットはカッドコンパレーター・サブシステム５８
からの割り込みリクエストをリセットするのに使用さ
れ、常態では０である。指令ビットに１を書き込むと、
対応の割り込みリクエストが払われる。この４個のビッ
トは読み書きレジスターではない。割り込みの重複を避
けるため、１ビットを払う前に割り込みリクエストをリ
セットしなければならない。ビットの割り当てを表１２
に示す。
【０２９０】
【表１２】 ＣＭＰＩ［３．．．０］：割り込み許可。これら４個の
制御ビットはコンパレーターの割り込みを許可するのに
使用される。１ならばコンパレーター割り込みが可能と
なり、０ならば不能となる。割り込み許可前の過渡状態
は無視されるから、真の意味での割り込み許可である。
割り込みが継続状態でこの許可ビットを払えば、割り込
みリクエストが取り消される。これらの４個のビットは
真の読み書きレジスターとして構成される。ビット割り
当てを表１３に示す。
制御ビットはコンパレーターの割り込みを許可するのに
使用される。１ならばコンパレーター割り込みが可能と
なり、０ならば不能となる。割り込み許可前の過渡状態
は無視されるから、真の意味での割り込み許可である。
割り込みが継続状態でこの許可ビットを払えば、割り込
みリクエストが取り消される。これらの４個のビットは
真の読み書きレジスターとして構成される。ビット割り
当てを表１３に示す。
【０２９１】
【表１３】 ＣＭＰＳＴ［７．．．４］：割り込みリクエスト。これ
ら４個の読み取り専用状態ビットはどのコンパレーター
の割り込みがアクチブであるかを指示する。該ビットを
読み取ることによってマイクロプロセッサー割り込みの
原因を知ることができる。１は各コンパレーター出力ご
とに割り込みリクエストを指示する。ビットの割り当て
を表１４に示す。
ら４個の読み取り専用状態ビットはどのコンパレーター
の割り込みがアクチブであるかを指示する。該ビットを
読み取ることによってマイクロプロセッサー割り込みの
原因を知ることができる。１は各コンパレーター出力ご
とに割り込みリクエストを指示する。ビットの割り当て
を表１４に示す。
【０２９２】
【表１４】 ＣＭＰＳＴ［３．．．０］：コンパレーター出力。これ
ら４個の読み取り専用ビットは４つのコンパレーターの
出力状態を示す。１はコンパレーター出力が高レベル、
入力が限界レベル以下であることを示す。ビット割り当
てを表１５に示す。
ら４個の読み取り専用ビットは４つのコンパレーターの
出力状態を示す。１はコンパレーター出力が高レベル、
入力が限界レベル以下であることを示す。ビット割り当
てを表１５に示す。
【０２９３】
【表１５】 コンパレーター・サブシステムはベクトル・アドレス＄
ＦＦＦ６−＄ＦＦＦ７において同期割り込みを発生させ
る。
ＦＦＦ６−＄ＦＦＦ７において同期割り込みを発生させ
る。
【０２９４】２．Ｂ＋コンパレーター５０ Ｂ＋コンパレーター５０は詳しくは後述するが、給電を
目的とするものである（図１２１Ｂ参照）。このコンパ
レーターの負入力はＶＲＥＦピン（公称＋２．５Ｖ）と
接続する。正ピンはＢＳＥＮＳＥＳである。コンパレー
ター出力はＢＤＲＩＶＥに配置される。コンパレーター
の仕様はＡｐｐｅｎｄｉｘＢに記載してある。
目的とするものである（図１２１Ｂ参照）。このコンパ
レーターの負入力はＶＲＥＦピン（公称＋２．５Ｖ）と
接続する。正ピンはＢＳＥＮＳＥＳである。コンパレー
ター出力はＢＤＲＩＶＥに配置される。コンパレーター
の仕様はＡｐｐｅｎｄｉｘＢに記載してある。
【０２９５】３．Ａコンパレーター４９ Ａコンパレーター４９は通信コントローラー２９の受信
回路と併用される。反転（ＡＮＥＧ）入力も非反転（Ａ
ＰＯＳ）入力も入力ピンとして利用できる。出力はＡＯ
ＵＴである。このコンパレーターは原則的にはＶＲＥＦ
に近似の入力電圧で動作する。このコンパレーターの仕
様は、ＡｐｐｅｎｄｉｘＣに記載してある。
回路と併用される。反転（ＡＮＥＧ）入力も非反転（Ａ
ＰＯＳ）入力も入力ピンとして利用できる。出力はＡＯ
ＵＴである。このコンパレーターは原則的にはＶＲＥＦ
に近似の入力電圧で動作する。このコンパレーターの仕
様は、ＡｐｐｅｎｄｉｘＣに記載してある。
【０２９６】４．ＰＷＭサブシステム６１ パルス幅変調出力６１は回路を介して出力ピンＰＷＭか
ら得られる。この出力はＰＷＭレジスターに記憶されて
いる８ビット値によって高低比を制御される同期的信号
である。８ビット・パルス幅変調器への入力は４で分割
したプロセッサーの相２であり、したがって、３．６８
６４ＭＨｚの水晶発振器を使用する場合ＰＷＭ周期は
０．２７７８ｍｓとなる。ＰＷＭ周波数は水晶発振器周
波数／１０２４である。ＰＷＭサブシステムは構成制御
レジスター（Configuration Control Register) によっ
て制御されない。
ら得られる。この出力はＰＷＭレジスターに記憶されて
いる８ビット値によって高低比を制御される同期的信号
である。８ビット・パルス幅変調器への入力は４で分割
したプロセッサーの相２であり、したがって、３．６８
６４ＭＨｚの水晶発振器を使用する場合ＰＷＭ周期は
０．２７７８ｍｓとなる。ＰＷＭ周波数は水晶発振器周
波数／１０２４である。ＰＷＭサブシステムは構成制御
レジスター（Configuration Control Register) によっ
て制御されない。
【０２９７】インターフェース・レジスター ＰＷＭサブシステム６１はメモリーのアドレススペース
に配置された単一８ビット・レジスター（ＰＷＭ）によ
って制御される。図１２４は該レジスターのフォーマッ
トである。
に配置された単一８ビット・レジスター（ＰＷＭ）によ
って制御される。図１２４は該レジスターのフォーマッ
トである。
【０２９８】ＰＷＭ：パルス幅変調比 ＰＷＭピンにおける高低信号レベル比はＰＷＭレジスタ
ー中の値によって決定される。ＰＷＭの８ビットが２５
６を分母とする分数の分子（Ｎ）として取り出される。
この分数は時間のどの部分に亘ってＰＷＭピンが高レベ
ルとなるかを決定する。Ｎ＝０なら、ＰＷＭピンは低レ
ベルのままであり、Ｎ＝＄８０なら、デューティーサイ
クルは５０％となる。リセット後、ＰＷＭレジスターも
内部カウンター・レジスターも０にセットされ、ＰＷＭ
出力は低レベルとなる。ＰＷＭレジスターに非ゼロ値が
書き込まれると、ＰＷＭ出力は書き込み完了後２つのＰ
Ｈ２サイクルに亘って高レベルに移行する。出力は特定
幅に亘って高レベルのままであり、次いで残りのＰＷＭ
サイクルに亘って低レベルに移行する。出力パルスはＰ
ＷＭレジスターに新しい値が書き込まれるまでＰＷＭサ
イクル以内で連続的に反復する。現ＰＷＭサイクル終了
後、新しいパルス幅が有効値となる。ＰＷＭレジスター
はＰＷＭレジスターに書き込まれた新しい値がＰＷＭカ
ウント・シーケンスのスタートにおいてのみ効力を示す
ようにダブル・バッファーされる。これによって擬似出
力パルス幅の発生が回避される。
ー中の値によって決定される。ＰＷＭの８ビットが２５
６を分母とする分数の分子（Ｎ）として取り出される。
この分数は時間のどの部分に亘ってＰＷＭピンが高レベ
ルとなるかを決定する。Ｎ＝０なら、ＰＷＭピンは低レ
ベルのままであり、Ｎ＝＄８０なら、デューティーサイ
クルは５０％となる。リセット後、ＰＷＭレジスターも
内部カウンター・レジスターも０にセットされ、ＰＷＭ
出力は低レベルとなる。ＰＷＭレジスターに非ゼロ値が
書き込まれると、ＰＷＭ出力は書き込み完了後２つのＰ
Ｈ２サイクルに亘って高レベルに移行する。出力は特定
幅に亘って高レベルのままであり、次いで残りのＰＷＭ
サイクルに亘って低レベルに移行する。出力パルスはＰ
ＷＭレジスターに新しい値が書き込まれるまでＰＷＭサ
イクル以内で連続的に反復する。現ＰＷＭサイクル終了
後、新しいパルス幅が有効値となる。ＰＷＭレジスター
はＰＷＭレジスターに書き込まれた新しい値がＰＷＭカ
ウント・シーケンスのスタートにおいてのみ効力を示す
ようにダブル・バッファーされる。これによって擬似出
力パルス幅の発生が回避される。
【０２９９】ＰＷＭレジスターに書き込まれた値が０な
らば、現ＰＷＭサイクルが完了した後も出力は低レベル
のままとなる。ＰＷＭレジスターに０が書き込まれると
次に非０値が書き込まれるまでＰＷＭは作用を禁止され
る。非０値が書き込まれた後のＰＷＭのスタートアップ
は常にＰＷＭレジスターへの書き込み完了から２つのＰ
Ｈ２クロック・サイクル後である。これにより、ＰＷＭ
サイクルは必ず所定時点にスタートすることになる。
らば、現ＰＷＭサイクルが完了した後も出力は低レベル
のままとなる。ＰＷＭレジスターに０が書き込まれると
次に非０値が書き込まれるまでＰＷＭは作用を禁止され
る。非０値が書き込まれた後のＰＷＭのスタートアップ
は常にＰＷＭレジスターへの書き込み完了から２つのＰ
Ｈ２クロック・サイクル後である。これにより、ＰＷＭ
サイクルは必ず所定時点にスタートすることになる。
【０３００】５０．プログラマブル・タイマー６０ ＩＣ１０は２つの出力比較レジスターを有する単一の１
６ビット・プログラマブル・タイマー６０を含む。この
タイマーはマイクロプロセッサー３０のＰＨ２クロック
に基づいて動作する固定１／４プレスケーラーの出力に
よって駆動され入力波形測定など多目的に利用されると
同時に出力波形を形成する。パルス幅は数ｍｓから大き
い値の秒まで可変である。タイマー６０は周期的割り込
みを発生させたり、任意の内部クロック・サイクル数の
経過を指示することもできる。タイマーのブロックダイ
ヤグラムを図１２５に示した。また、タイミング・ダイ
ヤグラムを図５０（ａ）−５０（ｄ）に示した。
６ビット・プログラマブル・タイマー６０を含む。この
タイマーはマイクロプロセッサー３０のＰＨ２クロック
に基づいて動作する固定１／４プレスケーラーの出力に
よって駆動され入力波形測定など多目的に利用されると
同時に出力波形を形成する。パルス幅は数ｍｓから大き
い値の秒まで可変である。タイマー６０は周期的割り込
みを発生させたり、任意の内部クロック・サイクル数の
経過を指示することもできる。タイマーのブロックダイ
ヤグラムを図１２５に示した。また、タイミング・ダイ
ヤグラムを図５０（ａ）−５０（ｄ）に示した。
【０３０１】タイマーは１６ビット構成であるから、個
々の機能は２つのレジスターによって表わされる。これ
らのレジスターは前記機能の高及び低バイトを含んでい
る。一般に、特定のタイマー機能の低バイトをアクセス
すれば、その機能の全制御が可能となり、高バイトをア
クセスすると、低バイトもアクセスされるまでその特定
タイマー機能が禁止される。割り込みが起らないように
するには、特定タイマー機能の高及び低バイト・レジス
ターの双方を操作しながら、条件コード・レジスター中
の１ビットをセットしなければならない。これにより、
高バイトがアクセスされてから低バイトがアクセスされ
るまでの間に割り込みが起こるのを防止できる。
々の機能は２つのレジスターによって表わされる。これ
らのレジスターは前記機能の高及び低バイトを含んでい
る。一般に、特定のタイマー機能の低バイトをアクセス
すれば、その機能の全制御が可能となり、高バイトをア
クセスすると、低バイトもアクセスされるまでその特定
タイマー機能が禁止される。割り込みが起らないように
するには、特定タイマー機能の高及び低バイト・レジス
ターの双方を操作しながら、条件コード・レジスター中
の１ビットをセットしなければならない。これにより、
高バイトがアクセスされてから低バイトがアクセスされ
るまでの間に割り込みが起こるのを防止できる。
【０３０２】プログラマブル・タイマーの重要素子はマ
イクロコントローラー内部ＰＨ２クロックを４で除算す
るプレスケーラーの次に来る１６ビット非安定カウンタ
ーである。水晶発振器が４ＭＨｚなら、プレスケーラー
はタイマーに２．００μｓの分解能を与える。内部ＰＨ
２クロックの低い部分ではカウンターが増大方向にクロ
ックされる。ソフトウェアはいつでもカウンターをその
値に影響を及ぼさずに読むことができる。
イクロコントローラー内部ＰＨ２クロックを４で除算す
るプレスケーラーの次に来る１６ビット非安定カウンタ
ーである。水晶発振器が４ＭＨｚなら、プレスケーラー
はタイマーに２．００μｓの分解能を与える。内部ＰＨ
２クロックの低い部分ではカウンターが増大方向にクロ
ックされる。ソフトウェアはいつでもカウンターをその
値に影響を及ぼさずに読むことができる。
【０３０３】ダブル・バイト非安定カウンターは２つの
場所のいずれかから、即ち、カウンター・レジスター
（ＴＣＲＨ，ＴＣＲＬ）または交代カウンター・レジス
ター（ＴＡＲＨ，ＴＡＲＬ）から読み取ることができ
る。カウンター・レジスターの最下位バイトを読み取る
だけの読み取りシーケンスでは読み取り時におけるカウ
ンター値が得られる。カウンターの双方の場所を読み取
る際にまず最上位バイトをアドレスすると、最下位バイ
トがバッファへ転送される。このバッファ値は例えユー
ザーが数回に亘って最上位バイトを読み取っても最初の
最上位バイト読み取り後、固定されたままである。カウ
ンター・レジスター（ＴＣＲＬ）または交代カウンター
・レジスター（ＴＡＲＬ）の最下位バイトを読み取る時
にバッファを呼び出して総カウンター値の読み取りシー
ケンスを完了する。カウンター・レジスターまたは交代
カウンター・レジスターを読み取る際に、もし最上位バ
イトを読み取ったら、シーケンスを完結するために最下
位バイトも読み取らねばならない。
場所のいずれかから、即ち、カウンター・レジスター
（ＴＣＲＨ，ＴＣＲＬ）または交代カウンター・レジス
ター（ＴＡＲＨ，ＴＡＲＬ）から読み取ることができ
る。カウンター・レジスターの最下位バイトを読み取る
だけの読み取りシーケンスでは読み取り時におけるカウ
ンター値が得られる。カウンターの双方の場所を読み取
る際にまず最上位バイトをアドレスすると、最下位バイ
トがバッファへ転送される。このバッファ値は例えユー
ザーが数回に亘って最上位バイトを読み取っても最初の
最上位バイト読み取り後、固定されたままである。カウ
ンター・レジスター（ＴＣＲＬ）または交代カウンター
・レジスター（ＴＡＲＬ）の最下位バイトを読み取る時
にバッファを呼び出して総カウンター値の読み取りシー
ケンスを完了する。カウンター・レジスターまたは交代
カウンター・レジスターを読み取る際に、もし最上位バ
イトを読み取ったら、シーケンスを完結するために最下
位バイトも読み取らねばならない。
【０３０４】非安定カウンターはプログラムによってロ
ードしたり、ストップすることはできない。パワーオン
・リセットまたはデバイス・リセット中にカウンターが
＄ＦＦＦＣにセットされ、発振器の始動遅延時間経過後
に作動を開始する。カウンターは１６ビットであり、固
定４分割プレスケーラーに先行されるから、カウンター
中の値は２６２，１４４ＭＰＵ ＰＨ２クロック・サイ
クルごとに繰り返す。カウンターが＄ＦＦＦＦから＄０
０００にロールオバーすると、タイマー・オーバーフロ
ー・フラッグ・ビット（ＴＯＦ）がセットされる。割り
込み許可ビット（ＴＯＩＥ）をセットすることによっ
て、カウンターのロールオバーと同時に割り込みを許可
することもできる。
ードしたり、ストップすることはできない。パワーオン
・リセットまたはデバイス・リセット中にカウンターが
＄ＦＦＦＣにセットされ、発振器の始動遅延時間経過後
に作動を開始する。カウンターは１６ビットであり、固
定４分割プレスケーラーに先行されるから、カウンター
中の値は２６２，１４４ＭＰＵ ＰＨ２クロック・サイ
クルごとに繰り返す。カウンターが＄ＦＦＦＦから＄０
０００にロールオバーすると、タイマー・オーバーフロ
ー・フラッグ・ビット（ＴＯＦ）がセットされる。割り
込み許可ビット（ＴＯＩＥ）をセットすることによっ
て、カウンターのロールオバーと同時に割り込みを許可
することもできる。
【０３０５】プログラマブル・タイマーは以下に述べる
１２個のアドレス可能８ビット・レジスターを使用する
ことによって機能させる。なお、高、低という表現はバ
イトの重みを表わす。これらのレジスターのフォーマッ
トを図５１に示した。
１２個のアドレス可能８ビット・レジスターを使用する
ことによって機能させる。なお、高、低という表現はバ
イトの重みを表わす。これらのレジスターのフォーマッ
トを図５１に示した。
【０３０６】タイマーは２つの１６ビット出力比較レジ
スターを有し、各１６ビット・レジスターは２つの８ビ
ット・レジスターから成る。１次出力比較レジスターは
ＴＯＣＨ及びＴＯＣＬから成り、ＴＯＣＨは最上位バイ
トである。２次出力比較レジスターはＴＳＣＨ及びＴＳ
ＣＬから成る。これらの出力比較レジスターは出力波形
の制御や時間経過の指示などいくつかの目的に利用でき
る。すべてのビットが読み書き可能であり、タイマー・
ハードウェアによって変更されないという点がこれらの
レジスターの特徴である。リセットがこれらのレジスタ
ーの内容に影響することはなく、比較機能を利用しない
なら、これらのレジスターの４バイトをメモリー場所と
して利用できる。
スターを有し、各１６ビット・レジスターは２つの８ビ
ット・レジスターから成る。１次出力比較レジスターは
ＴＯＣＨ及びＴＯＣＬから成り、ＴＯＣＨは最上位バイ
トである。２次出力比較レジスターはＴＳＣＨ及びＴＳ
ＣＬから成る。これらの出力比較レジスターは出力波形
の制御や時間経過の指示などいくつかの目的に利用でき
る。すべてのビットが読み書き可能であり、タイマー・
ハードウェアによって変更されないという点がこれらの
レジスターの特徴である。リセットがこれらのレジスタ
ーの内容に影響することはなく、比較機能を利用しない
なら、これらのレジスターの４バイトをメモリー場所と
して利用できる。
【０３０７】各出力比較レジスターの内容はＰＨ２クロ
ックの４番目の立上がりエッジごとに非安定カウンター
の内容と比較される。もし一致すれば、対応の出力比較
フラッグ（ＰＯＣＦまたはＳＯＣＦ）ビットがセットさ
れ、対応の出力レベル（ＰＬＶＬまたはＳＬＶＬ）ビッ
トが該当の出力レベル・ラッチ中へクロックされる。出
力比較レジスター及び出力レベル・ビット中の値は、出
力波形を制御したり新しい経過タイムアウトを設定する
ため、比較結果が出るごとに変更しなければならない。
対応の割り込み許可ビット、即ち、ＯＣＩＥがセットさ
れると、出力比較終了に続いて割り込みが可能になる。
ックの４番目の立上がりエッジごとに非安定カウンター
の内容と比較される。もし一致すれば、対応の出力比較
フラッグ（ＰＯＣＦまたはＳＯＣＦ）ビットがセットさ
れ、対応の出力レベル（ＰＬＶＬまたはＳＬＶＬ）ビッ
トが該当の出力レベル・ラッチ中へクロックされる。出
力比較レジスター及び出力レベル・ビット中の値は、出
力波形を制御したり新しい経過タイムアウトを設定する
ため、比較結果が出るごとに変更しなければならない。
対応の割り込み許可ビット、即ち、ＯＣＩＥがセットさ
れると、出力比較終了に続いて割り込みが可能になる。
【０３０８】最上位バイト（ＴＯＣＨまたはＴＳＣＨ）
を含んでいる出力比較レジスターへのプロセッサー書き
込みサイクル後、最下位バイトが書き込まれるまで対応
の出力比較機能が禁止される。最上位バイトを書き込む
場合、ユーザーは両方のバイトを書き込まねばならな
い。最下位バイトだけ書き込んでも比較機能は禁止され
ない。内部プレスケーラーの作用下に４内部ＰＨ２クロ
ック・サイクルごとに非安定カウンターが更新される。
出力比較レジスターの更新に要する最短時間は内部ハー
ドウェアではなくソフトウェア・プログラムに左右され
る。
を含んでいる出力比較レジスターへのプロセッサー書き
込みサイクル後、最下位バイトが書き込まれるまで対応
の出力比較機能が禁止される。最上位バイトを書き込む
場合、ユーザーは両方のバイトを書き込まねばならな
い。最下位バイトだけ書き込んでも比較機能は禁止され
ない。内部プレスケーラーの作用下に４内部ＰＨ２クロ
ック・サイクルごとに非安定カウンターが更新される。
出力比較レジスターの更新に要する最短時間は内部ハー
ドウェアではなくソフトウェア・プログラムに左右され
る。
【０３０９】プロセッサーが出力比較レジスターのどち
らかのバイトに書き込んでも他方のバイトに影響が及ぶ
ことはないし出力比較ピンＴＣＭＰで出力レベル・ビッ
トが得られる前に有効な出力比較が行なわれねばならな
い。
らかのバイトに書き込んでも他方のバイトに影響が及ぶ
ことはないし出力比較ピンＴＣＭＰで出力レベル・ビッ
トが得られる前に有効な出力比較が行なわれねばならな
い。
【０３１０】出力比較フラグ（ＰＯＣＦ，ＳＯＣＦ）も
出力比較レジスターもリセットに影響されないから、ソ
フトウェアで出力比較機能を初期設定する際に注意を払
わねばならない。下記の手続きが望ましい： １．低バイトが書き込まれるまで以後の比較を禁止する
ため、出力比較レジスターの高バイトに書き込む。
出力比較レジスターもリセットに影響されないから、ソ
フトウェアで出力比較機能を初期設定する際に注意を払
わねばならない。下記の手続きが望ましい： １．低バイトが書き込まれるまで以後の比較を禁止する
ため、出力比較レジスターの高バイトに書き込む。
【０３１１】２．タイマー状態レジスターを読み、すで
にセットされているなら出力比較フラグを払う。
にセットされているなら出力比較フラグを払う。
【０３１２】３．出力比較レジスターの低バイトに書き
込むことにより、出力比較機能を可能にし、出力比較フ
ラグを払う。
込むことにより、出力比較機能を可能にし、出力比較フ
ラグを払う。
【０３１３】このプロシージアの目的は出力比較フラッ
グが、読み取り時点から出力比較レジスターへの書き込
みが行なわれるまでセットされないようにすることであ
る。ソフトウェアの例を以下に示す。
グが、読み取り時点から出力比較レジスターへの書き込
みが行なわれるまでセットされないようにすることであ
る。ソフトウェアの例を以下に示す。
【０３１４】 Ｂ７ １６ ＳＴＡ ＯＣＭＰＨＩ ＩＮＨＩＢＩＴ ＯＵＴＰＵＴ ＣＯＭＰＡＲＥ Ｂ６ １３ ＬＤＡ ＴＳＴＡＴ
ＡＲＭ ＯＣＦ ＢＩＴ ＩＦ ＳＥＴ ＢＦ １７ ＳＴＸ ＯＣＭＰＬＤ ＲＥＡＤＹ ＦＯＲ ＮＥＸＴ ＣＯＭＰＡＲＥ １６ビット入力捕捉レジスターを構成する２つの８ビッ
ト・レジスター（ＴＩＣＨ，ＴＩＣＬ）は読み取り専用
であり、入力捕捉エッジ検出器によって一定の変換が感
知された後、非安定カウンターの値をラッチするのに利
用される。カウンター・トランスファをトリガーするレ
ベル変換は入力エッジ・ビット（ＩＥＤＧ）によって決
定される。リセットは入力捕捉レジスターの内容に影響
しない。
ＡＲＭ ＯＣＦ ＢＩＴ ＩＦ ＳＥＴ ＢＦ １７ ＳＴＸ ＯＣＭＰＬＤ ＲＥＡＤＹ ＦＯＲ ＮＥＸＴ ＣＯＭＰＡＲＥ １６ビット入力捕捉レジスターを構成する２つの８ビッ
ト・レジスター（ＴＩＣＨ，ＴＩＣＬ）は読み取り専用
であり、入力捕捉エッジ検出器によって一定の変換が感
知された後、非安定カウンターの値をラッチするのに利
用される。カウンター・トランスファをトリガーするレ
ベル変換は入力エッジ・ビット（ＩＥＤＧ）によって決
定される。リセットは入力捕捉レジスターの内容に影響
しない。
【０３１５】入力捕捉によって得られる結果は外部変換
に先行するＰＨ２プロセッサー・クロックの立上がりエ
ッジにおける非安定カウンターの値よりも大きい（図１
２６に示すタイミングダイヤグラム参照）。このタイム
ラグは内部同期化に必要である。分解能はタイマーが４
つのＰＨ２クロック・サイクルごとに増分することを可
能にするプレスケーラーによって影響される。
に先行するＰＨ２プロセッサー・クロックの立上がりエ
ッジにおける非安定カウンターの値よりも大きい（図１
２６に示すタイミングダイヤグラム参照）。このタイム
ラグは内部同期化に必要である。分解能はタイマーが４
つのＰＨ２クロック・サイクルごとに増分することを可
能にするプレスケーラーによって影響される。
【０３１６】非安定カウンターの内容は入力捕捉フラッ
グ（ＩＣＦ）がセットされているか払われているかに関
係なく然るべき信号変換に呼応して入力捕捉レジスター
へ転送される。入力捕捉レジスターは常に最近入力捕捉
に対応する非安定カウンター値を含んでいる。
グ（ＩＣＦ）がセットされているか払われているかに関
係なく然るべき信号変換に呼応して入力捕捉レジスター
へ転送される。入力捕捉レジスターは常に最近入力捕捉
に対応する非安定カウンター値を含んでいる。
【０３１７】入力捕捉レジスターの最上位バイト（ＴＩ
ＣＨ）の読み取り後、レジスターの最下位バイトが読み
取られるまではカウンター・トランスファが禁止され
る。この特性により、達成可能な最小パルス周期は必然
的に捕捉ソフトウェア・ルーチン及びメイン・プログラ
ムとの相互作用に費やされる時間によって決定される。
例えば、命令ＢＲＳＥＴ，ＢＲＡ，ＬＤＡ，ＳＴＡ，Ｉ
ＮＣＸ，ＣＭＰＸ，ＢＥＱなどを使用するポーリング・
ルーチンなら完結に３４内部ＰＨ２サイクルを必要とす
るであろう。非安定カウンターはプレスケーラーの作用
下に４プロセッサー・クロック・サイクルごとに増分す
る。
ＣＨ）の読み取り後、レジスターの最下位バイトが読み
取られるまではカウンター・トランスファが禁止され
る。この特性により、達成可能な最小パルス周期は必然
的に捕捉ソフトウェア・ルーチン及びメイン・プログラ
ムとの相互作用に費やされる時間によって決定される。
例えば、命令ＢＲＳＥＴ，ＢＲＡ，ＬＤＡ，ＳＴＡ，Ｉ
ＮＣＸ，ＣＭＰＸ，ＢＥＱなどを使用するポーリング・
ルーチンなら完結に３４内部ＰＨ２サイクルを必要とす
るであろう。非安定カウンターはプレスケーラーの作用
下に４プロセッサー・クロック・サイクルごとに増分す
る。
【０３１８】入力捕捉レジスターの最下位バイト（ＴＩ
ＣＬ）の読み取りは非安定カウンターのトランスファを
禁止しない。最小パルス周期はソフトウェアが最下位バ
イトを読み取り、必要な動作を行なうのに十分な周期で
ある。それぞれが内部プロセッサー・クロックの両エッ
ジで起こるから、入力捕捉レジスターの読み取りと非安
定カウンター・トランスファとの間に衝突はない。
ＣＬ）の読み取りは非安定カウンターのトランスファを
禁止しない。最小パルス周期はソフトウェアが最下位バ
イトを読み取り、必要な動作を行なうのに十分な周期で
ある。それぞれが内部プロセッサー・クロックの両エッ
ジで起こるから、入力捕捉レジスターの読み取りと非安
定カウンター・トランスファとの間に衝突はない。
【０３１９】タイマー制御レジスター タイマー制御レジスター（ＴＣＲ）は、５個の制御ビッ
トを含む読み書きレジスターである。５個のうち３個の
ビットはタイマー状態レジスター中の３つのフラッグ・
ビットのそれぞれと関連する割り込みを制御する。残り
２個のビットは１）捕捉エッジ検出器によってどちらの
エッジが有効であるか；２）成功裡に完了した出力比較
に応答して出力レベル・ラッチ中へクロックすべき次の
値を制御する。リセットによって影響される時間部分は
タイマー制御レジスターと非安定カウンターだけであ
る。出力比較ピン（ＳＣＭＰ）は外部リセットの期間中
低レベルを強制され有効な比較動作の結果変更されるま
では低レベルのままである。タイマー制御レジスターの
ビット割り当てを図５１に示した。
トを含む読み書きレジスターである。５個のうち３個の
ビットはタイマー状態レジスター中の３つのフラッグ・
ビットのそれぞれと関連する割り込みを制御する。残り
２個のビットは１）捕捉エッジ検出器によってどちらの
エッジが有効であるか；２）成功裡に完了した出力比較
に応答して出力レベル・ラッチ中へクロックすべき次の
値を制御する。リセットによって影響される時間部分は
タイマー制御レジスターと非安定カウンターだけであ
る。出力比較ピン（ＳＣＭＰ）は外部リセットの期間中
低レベルを強制され有効な比較動作の結果変更されるま
では低レベルのままである。タイマー制御レジスターの
ビット割り当てを図５１に示した。
【０３２０】ＴＣＲ［０］：１次出力レベル（ＰＬＶ
Ｌ）。１次出力レベル・ビット（ＰＬＶＬ）の値は出力
比較が成功裡に完了するのに伴なって連携の出力レベル
・ラッチ中へクロックされ、出力比較ピンＰＣＭＰに現
われる。ＰＬＶＬ及び１次出力レベル・ラッチはリセッ
トによって払われる。ＰＬＶＬ中に０が含まれるとＰＣ
ＭＰに低出力レベルが現われる。
Ｌ）。１次出力レベル・ビット（ＰＬＶＬ）の値は出力
比較が成功裡に完了するのに伴なって連携の出力レベル
・ラッチ中へクロックされ、出力比較ピンＰＣＭＰに現
われる。ＰＬＶＬ及び１次出力レベル・ラッチはリセッ
トによって払われる。ＰＬＶＬ中に０が含まれるとＰＣ
ＭＰに低出力レベルが現われる。
【０３２１】ＴＣＲ［１］：入力エッジ極性（ＩＥＤ
Ｇ）。入力エッジ（ＩＥＤＧ）の値はＰＤ７／ＴＣＡＰ
ピンにおけるどちらのレベル変換が入力捕捉レジスター
への非安定カウンター移行をトリガーするかを決定す
る。リセットはＩＥＤＧビットに影響しない。０は立下
がりエッジを選択する。
Ｇ）。入力エッジ（ＩＥＤＧ）の値はＰＤ７／ＴＣＡＰ
ピンにおけるどちらのレベル変換が入力捕捉レジスター
への非安定カウンター移行をトリガーするかを決定す
る。リセットはＩＥＤＧビットに影響しない。０は立下
がりエッジを選択する。
【０３２２】ＴＣＲ［２］：２次出力レベル（ＳＬＶ
Ｌ）。２次出力レベル・ビット（ＳＬＶＬ）の値は出力
比較が成功裡に完了するのに伴なって連携の出力レベル
・ラッチ中へクロックされ、２次出力比較ピンＳＣＭＰ
に現われる。ＳＬＶＬ中に０が含まれるとＳＣＭＰは低
出力レベルとなる。
Ｌ）。２次出力レベル・ビット（ＳＬＶＬ）の値は出力
比較が成功裡に完了するのに伴なって連携の出力レベル
・ラッチ中へクロックされ、２次出力比較ピンＳＣＭＰ
に現われる。ＳＬＶＬ中に０が含まれるとＳＣＭＰは低
出力レベルとなる。
【０３２３】ＴＣＲ［４］：２次出力比較割り込み許可
（ＳＣＩＥ）。２次出力比較割り込み許可（ＳＣＩＥ）
ビットがセットされると、ＳＯＣＦ状態フラッグがセッ
トされさえすればタイマー割り込みが可能となる。ＳＣ
ＩＥビットが払われると、割り込みが禁止される。この
ビットはリセットによって払われる。
（ＳＣＩＥ）。２次出力比較割り込み許可（ＳＣＩＥ）
ビットがセットされると、ＳＯＣＦ状態フラッグがセッ
トされさえすればタイマー割り込みが可能となる。ＳＣ
ＩＥビットが払われると、割り込みが禁止される。この
ビットはリセットによって払われる。
【０３２４】ＴＣＲ［５］：タイマー・オーバフロー割
り込み許可（ＴＯＩＥ）。タイマー・オーバフロー割り
込み許可（ＴＯＩＥ）ビットがセットされると、ＴＯＦ
状態フラッグが（タイマー状態レジスター中に）セット
されさえすればタイマー割り込みは可能となる。ＴＯＩ
Ｅビットは払われると、割り込みが禁止される。ＴＯＩ
Ｅビットはリセットによって払われる。
り込み許可（ＴＯＩＥ）。タイマー・オーバフロー割り
込み許可（ＴＯＩＥ）ビットがセットされると、ＴＯＦ
状態フラッグが（タイマー状態レジスター中に）セット
されさえすればタイマー割り込みは可能となる。ＴＯＩ
Ｅビットは払われると、割り込みが禁止される。ＴＯＩ
Ｅビットはリセットによって払われる。
【０３２５】ＴＣＲ［６］：１次出力比較割り込み許可
（ＯＣＩＥ）。１次出力比較割り込み許可（ＯＣＩＥ）
ビットがセットされると、ＰＯＣＦ状態フラッグがセッ
トされさえすればタイマー割り込みが可能となる。ＯＣ
ＩＥビットが払われると、割り込みが禁止される。この
ビットはリセットによって払われる。
（ＯＣＩＥ）。１次出力比較割り込み許可（ＯＣＩＥ）
ビットがセットされると、ＰＯＣＦ状態フラッグがセッ
トされさえすればタイマー割り込みが可能となる。ＯＣ
ＩＥビットが払われると、割り込みが禁止される。この
ビットはリセットによって払われる。
【０３２６】ＴＣＲ［７］：入力捕捉割り込み許可（Ｉ
ＣＩＥ）。入力捕捉割り込み許可（ＩＣＩＥ）ビットが
セットされると、ＩＣＦ状態フラッグが（タイマー状態
レジスター中で）セットされさえすればタイマー割り込
みが可能となる。ＩＣＩＥビットが払われると割り込み
が禁止される。ＩＣＩＥビットはリセットによって払わ
れる。
ＣＩＥ）。入力捕捉割り込み許可（ＩＣＩＥ）ビットが
セットされると、ＩＣＦ状態フラッグが（タイマー状態
レジスター中で）セットされさえすればタイマー割り込
みが可能となる。ＩＣＩＥビットが払われると割り込み
が禁止される。ＩＣＩＥビットはリセットによって払わ
れる。
【０３２７】タイマー状態レジスター タイマー状態レジスター（ＴＳＲ）は読み取り専用状態
情報を含む４ビット・レジスターである。これら４個の
ビットは下記の内容を示す： □ＴＣＡＰピンにおいて適正な変換が行なわれ、その結
果、非安定カウンターの内容が入力捕捉レジスターへ転
送された。
情報を含む４ビット・レジスターである。これら４個の
ビットは下記の内容を示す： □ＴＣＡＰピンにおいて適正な変換が行なわれ、その結
果、非安定カウンターの内容が入力捕捉レジスターへ転
送された。
【０３２８】□非安定カウンターと出力比較レジスター
の１つの間に一致が見られた。
の１つの間に一致が見られた。
【０３２９】□非安定カウンターが、＄ＦＦＦＦを含ん
でいる（タイマー・オーバフロー）。
でいる（タイマー・オーバフロー）。
【０３３０】タイマー状態レジスターを図５１に示し
た。図５０のタイミングダイヤグラムはタイマー状態レ
ジスター・ビットとのタイミング関係を示す。
た。図５０のタイミングダイヤグラムはタイマー状態レ
ジスター・ビットとのタイミング関係を示す。
【０３３１】ＴＳＲ［４］：２次出力比較フラッグ（Ｓ
ＯＣＦ）。１次出力比較レジスターの内容が非安定カウ
ンターの内容と一致すれば２次出力比較フラッグ（ＳＯ
ＣＦ）がセットされる。ＳＯＣＦは（ＳＯＣＦをセット
して）タイマー状態レジスターを呼び出し、次いで２次
出力比較レジスターの低バイトを書き込むことによって
払われる。リセットは２次出力比較フラッグに影響を及
ぼさない。
ＯＣＦ）。１次出力比較レジスターの内容が非安定カウ
ンターの内容と一致すれば２次出力比較フラッグ（ＳＯ
ＣＦ）がセットされる。ＳＯＣＦは（ＳＯＣＦをセット
して）タイマー状態レジスターを呼び出し、次いで２次
出力比較レジスターの低バイトを書き込むことによって
払われる。リセットは２次出力比較フラッグに影響を及
ぼさない。
【０３３２】ＴＳＲ［５］：タイマー・オーバフロー・
フラッグ（ＴＯＦ）。タイマー・オーバフロー・フラッ
グ（ＴＯＦ）ビットは＄ＦＦＦＦから＄００００への非
安定カウンターの変換によってセットされる。このフラ
ッグは（ＴＯＦをセットして）タイマー状態レジスター
を呼び出し、次いで非安定カウンターの最位バイトを呼
び出すことで払われる。リセットはＴＯＦビットに影響
を及ぼさない。
フラッグ（ＴＯＦ）。タイマー・オーバフロー・フラッ
グ（ＴＯＦ）ビットは＄ＦＦＦＦから＄００００への非
安定カウンターの変換によってセットされる。このフラ
ッグは（ＴＯＦをセットして）タイマー状態レジスター
を呼び出し、次いで非安定カウンターの最位バイトを呼
び出すことで払われる。リセットはＴＯＦビットに影響
を及ぼさない。
【０３３３】ＴＳＲ［６］：１次出力比較フラッグ（Ｐ
ＯＣＦ）。１次出力比較レジスターの内容が非安定カウ
ンターの内容と一致すると、１次出力比較フラッグ（Ｐ
ＯＣＦ）がセットされる。（ＰＯＣＦをセットとして）
タイマー状態レジスターを呼び出し、次いで１次出力比
較レジスターの低バイトを書き込むことによってＰＯＣ
Ｆが払われる。リセットは１次出力比較フラッグに影響
を及ぼさない。
ＯＣＦ）。１次出力比較レジスターの内容が非安定カウ
ンターの内容と一致すると、１次出力比較フラッグ（Ｐ
ＯＣＦ）がセットされる。（ＰＯＣＦをセットとして）
タイマー状態レジスターを呼び出し、次いで１次出力比
較レジスターの低バイトを書き込むことによってＰＯＣ
Ｆが払われる。リセットは１次出力比較フラッグに影響
を及ぼさない。
【０３３４】ＴＳＲ［７］：入力捕捉フラッグ（ＩＣ
Ｆ）。入力捕捉エッジ検出器が所定のエッジを感知する
と入力捕捉フラッグ（ＩＣＦ）がセットされる。このフ
ラッグはプロセッサーが（ＩＣＦをセットして）タイマ
ー状態レジスターを呼び出し、次いで入力捕捉レジスタ
ーの低バイトを呼び出すことで払われる。リセットは入
力比較フラッグに影響を及ぼさない。
Ｆ）。入力捕捉エッジ検出器が所定のエッジを感知する
と入力捕捉フラッグ（ＩＣＦ）がセットされる。このフ
ラッグはプロセッサーが（ＩＣＦをセットして）タイマ
ー状態レジスターを呼び出し、次いで入力捕捉レジスタ
ーの低バイトを呼び出すことで払われる。リセットは入
力比較フラッグに影響を及ぼさない。
【０３３５】タイマー状態レジスターを呼び出すことで
この呼び出し中にたまたまセットされる状態ビットを払
うのに必要な第１条件が満たされ、残るステップは状態
ビットと連携するレジスターを呼び出すことだけであ
る。多くの場合、これが入力捕捉及び出力比較機能を妨
げることはない。
この呼び出し中にたまたまセットされる状態ビットを払
うのに必要な第１条件が満たされ、残るステップは状態
ビットと連携するレジスターを呼び出すことだけであ
る。多くの場合、これが入力捕捉及び出力比較機能を妨
げることはない。
【０３３６】問題が起こるとすれば、経過時間を測定す
るためタイマー・オーバフロー機能を利用し、アットラ
ンダムな時点で非安定カウンターを読む場合である。ソ
フトウェアに適切な工夫を凝らさないと、次のような場
合にタイマー・オーバフロー・フラッグが意図に反して
払われる恐れがある。即ち、１）ＴＯＦがセットされた
ままタイマー状態レジスターの読み取りまたは書き込み
が行なわれる；２）フラッグと無関係の目的で非安定カ
ウンターの最下位バイトが読み取られる。カウンター交
代レジスターは非安定カウンターと同じ値を含んでいる
から、タイマー状態レジスター中のタイマー・オーバフ
ロー・フラッグに影響を及ぼすことなく任意の時点にお
いてこの交代レジスターを読むことができる。
るためタイマー・オーバフロー機能を利用し、アットラ
ンダムな時点で非安定カウンターを読む場合である。ソ
フトウェアに適切な工夫を凝らさないと、次のような場
合にタイマー・オーバフロー・フラッグが意図に反して
払われる恐れがある。即ち、１）ＴＯＦがセットされた
ままタイマー状態レジスターの読み取りまたは書き込み
が行なわれる；２）フラッグと無関係の目的で非安定カ
ウンターの最下位バイトが読み取られる。カウンター交
代レジスターは非安定カウンターと同じ値を含んでいる
から、タイマー状態レジスター中のタイマー・オーバフ
ロー・フラッグに影響を及ぼすことなく任意の時点にお
いてこの交代レジスターを読むことができる。
【０３３７】ＷＡＩＴ命令中、プログラマブル・タイマ
ーは正常に動作し続け、割り込みを発生させることによ
って待機状態からＣＰＵをトリガーすることができる。
この時点ではＩＣ１０においてＳＴＯＰ命令が無効化さ
れている。
ーは正常に動作し続け、割り込みを発生させることによ
って待機状態からＣＰＵをトリガーすることができる。
この時点ではＩＣ１０においてＳＴＯＰ命令が無効化さ
れている。
【０３３８】５．直列周辺インターフェース（ＳＰＩ）
５４ 直列周辺インターフェース（ＳＰＩ）サブシステム５４
は直列母線を介して通信する周辺装置を有効に接続する
ように構成されている。マルチプロセッサー・システム
内でのプロセッサー間通信用にも利用できる。ＳＰＩは
種々のプロトコルを使用して通信する装置の接続を可能
にするいくつかの多目的動作モードに適応できる。ＳＰ
Ｉは本質的には８ビット・シフトレジスターであり、入
出データにそれぞれ対応する別々のピン、クロックのた
めのピン、及びデバイス選択機能のための第４のピンを
有する。ＳＰＩの機能は次の通りである：全二重三線同
期転送；マスターまたはスレーブ動作；４通りのプログ
ラマブル・マスター・ビット伝送速度；プログラマブル
・クロック極性及び位相；伝送割り込みフラッグの終わ
り；書き込み衝突フラッグ保護；及びマスター／マスタ
ー・モード故障保護。
５４ 直列周辺インターフェース（ＳＰＩ）サブシステム５４
は直列母線を介して通信する周辺装置を有効に接続する
ように構成されている。マルチプロセッサー・システム
内でのプロセッサー間通信用にも利用できる。ＳＰＩは
種々のプロトコルを使用して通信する装置の接続を可能
にするいくつかの多目的動作モードに適応できる。ＳＰ
Ｉは本質的には８ビット・シフトレジスターであり、入
出データにそれぞれ対応する別々のピン、クロックのた
めのピン、及びデバイス選択機能のための第４のピンを
有する。ＳＰＩの機能は次の通りである：全二重三線同
期転送；マスターまたはスレーブ動作；４通りのプログ
ラマブル・マスター・ビット伝送速度；プログラマブル
・クロック極性及び位相；伝送割り込みフラッグの終わ
り；書き込み衝突フラッグ保護；及びマスター／マスタ
ー・モード故障保護。
【０３３９】ＳＰＩはメモリー・アドレス：＄ＯＣ、＄
ＯＢ及び＄ＯＡにそれぞれ配置された３つのレジスター
ＳＰＤ，ＳＰＳＲ及びＳＰＣＲによって制御される。
ＯＢ及び＄ＯＡにそれぞれ配置された３つのレジスター
ＳＰＤ，ＳＰＳＲ及びＳＰＣＲによって制御される。
【０３４０】ＳＰＩは２種類の方式、即ち、シングルマ
スター及びマルチマスター方式で利用することができ
る。図５２はこの２つの方式の基本回路を示す。図示の
ように、ＭＯＳＩ，ＭＩＳＯ及びＳＣＫピンはいずれも
４つのデバイスのそれぞれにおける等価のピンに接続さ
れている。マスター・デバイスがＳＣＫクロックを発信
し、すべてのスレーブがこれを受信する。スレーブ・デ
バイスの選択は各スレーブ・デバイスにおける３つの個
々のスレーブ選択ピンに接続された３つのポートピンに
よって行なわれる。マスターがそのＳＳＮピンをプルダ
ウンするとスレーブ・デバイスが選択される。マスター
がＭＯＳＩ（出力）からデータを伝送すると、選択され
たスレーブがこれをＭＯＳＩ（入力）でこれを受信す
る。複数のスレーブが選択される場合、ＭＩＳＯにおい
て母線のコンテンションが起こるのを回避するため注意
を要する。１つのスレーブ・デバイスだけがＭＩＳＯピ
ンを駆動できる。ＭＯＳＩにおいてマスターからデータ
がシフトアウトされるのに伴なって、ＭＩＳＯにおいて
データがシフトインされる。スレーブ・デバイスが受信
専用なら、ＭＩＳＯへの接続は不要である。
スター及びマルチマスター方式で利用することができ
る。図５２はこの２つの方式の基本回路を示す。図示の
ように、ＭＯＳＩ，ＭＩＳＯ及びＳＣＫピンはいずれも
４つのデバイスのそれぞれにおける等価のピンに接続さ
れている。マスター・デバイスがＳＣＫクロックを発信
し、すべてのスレーブがこれを受信する。スレーブ・デ
バイスの選択は各スレーブ・デバイスにおける３つの個
々のスレーブ選択ピンに接続された３つのポートピンに
よって行なわれる。マスターがそのＳＳＮピンをプルダ
ウンするとスレーブ・デバイスが選択される。マスター
がＭＯＳＩ（出力）からデータを伝送すると、選択され
たスレーブがこれをＭＯＳＩ（入力）でこれを受信す
る。複数のスレーブが選択される場合、ＭＩＳＯにおい
て母線のコンテンションが起こるのを回避するため注意
を要する。１つのスレーブ・デバイスだけがＭＩＳＯピ
ンを駆動できる。ＭＯＳＩにおいてマスターからデータ
がシフトアウトされるのに伴なって、ＭＩＳＯにおいて
データがシフトインされる。スレーブ・デバイスが受信
専用なら、ＭＩＳＯへの接続は不要である。
【０３４１】もっと複雑なマルチマスター・システムを
図５３に示した。このシステムでは複数の潜在的なマス
ター・デバイスからスレーブ選択伝送路が形成される。
選択伝送路を一度に制御できるのは１つのマスター・デ
バイスだけである。マスター制御の交換を行なうにはＩ
／Ｏポートを介してハンドシェーク法を利用するか、或
いは直列周辺インターフェース・システムを介してコー
ド化メッセージを交換しなければならない。このシステ
ムにおいて使用される主な制御ビットはＳＰＣＲ中のＭ
ＳＴＲビット及びＳＰＳＲ中のＭＯＤＦビットである。
図５３に示した。このシステムでは複数の潜在的なマス
ター・デバイスからスレーブ選択伝送路が形成される。
選択伝送路を一度に制御できるのは１つのマスター・デ
バイスだけである。マスター制御の交換を行なうにはＩ
／Ｏポートを介してハンドシェーク法を利用するか、或
いは直列周辺インターフェース・システムを介してコー
ド化メッセージを交換しなければならない。このシステ
ムにおいて使用される主な制御ビットはＳＰＣＲ中のＭ
ＳＴＲビット及びＳＰＳＲ中のＭＯＤＦビットである。
【０３４２】４つのピンが直列周辺インターフェース・
サブシステム５４に接続しており、選択されたＳＰＩデ
ータ・ピン・マスク・オプションに応じてこれらのピン
のうちの２つ（ＭＯＳＩ及びＭＩＳＯ）が動作する。
サブシステム５４に接続しており、選択されたＳＰＩデ
ータ・ピン・マスク・オプションに応じてこれらのピン
のうちの２つ（ＭＯＳＩ及びＭＩＳＯ）が動作する。
【０３４３】ＭＯＳＩ：マスター・アウト・スレーブ・
イン。このピンの動作は選択されるＳＰＩデータ・ピン
・マスク・オプションによって決定される。もし双向オ
プションが選択されれば、ＭＯＳＩピンは双向性であ
り、マスター・モード・デバイスにおけるデータ出力、
スレーブ・モード・デバイスにおけるデータ入力として
構成される。もし単向オプションが選択されると、ＭＯ
ＳＩピンは常に出力である。データはこの伝送路を介し
てマスターからスレーブへまず最上位ビットから転送さ
れる。図５４のタイミングダイヤグラムはデータとクロ
ック（ＳＣＫ）との関係を示す。図示のように、制御ビ
ットＣＰＯＬ及びＣＰＨＡを使用して４通りのタイミン
グ関係を選ぶことができる。マスター・デバイスはスレ
ーブ・デバイスがデータをラッチできるように常にクロ
ック・エッジよりも１／２サイクル前にＭＯＳＩピンか
らデータを出力することができる。なお、データ転送が
正しく行なわれるためには、マスター・デバイスもスレ
ーブ・デバイスも同じタイミング・モードにプログラム
しなければならない。
イン。このピンの動作は選択されるＳＰＩデータ・ピン
・マスク・オプションによって決定される。もし双向オ
プションが選択されれば、ＭＯＳＩピンは双向性であ
り、マスター・モード・デバイスにおけるデータ出力、
スレーブ・モード・デバイスにおけるデータ入力として
構成される。もし単向オプションが選択されると、ＭＯ
ＳＩピンは常に出力である。データはこの伝送路を介し
てマスターからスレーブへまず最上位ビットから転送さ
れる。図５４のタイミングダイヤグラムはデータとクロ
ック（ＳＣＫ）との関係を示す。図示のように、制御ビ
ットＣＰＯＬ及びＣＰＨＡを使用して４通りのタイミン
グ関係を選ぶことができる。マスター・デバイスはスレ
ーブ・デバイスがデータをラッチできるように常にクロ
ック・エッジよりも１／２サイクル前にＭＯＳＩピンか
らデータを出力することができる。なお、データ転送が
正しく行なわれるためには、マスター・デバイスもスレ
ーブ・デバイスも同じタイミング・モードにプログラム
しなければならない。
【０３４４】マスター・デバイスがＭＯＳＩ伝送路を介
してスレーブ・デバイスへデータを伝送すると、スレー
ブ・デバイスはもし双向オプションが選択された場合な
ら、ＭＩＳＯピンを使用して、もし単向オプションが選
択された場合ならＭＯＳＩピンを使用してマスター・デ
バイスへデータを送ることによって応答する。この全二
重伝送はデータの送信についても受信についても同じク
ロック・エッジと同期させられる。内部データ・ストロ
ーブは常にデータのシフトイン及びシフトアウトに使用
されるエッジとは逆のクロック位相を使用する。伝送さ
れるバイトは受信されるバイトに置き換えられるから、
トランスミッター・エンプティー状態ビット及びレシー
バー・フル状態ビットを別々に設ける必要はなく、単一
の状態ビット（ＳＰＩＦ）でＩ／Ｏ動作完了を表わすこ
とができる。
してスレーブ・デバイスへデータを伝送すると、スレー
ブ・デバイスはもし双向オプションが選択された場合な
ら、ＭＩＳＯピンを使用して、もし単向オプションが選
択された場合ならＭＯＳＩピンを使用してマスター・デ
バイスへデータを送ることによって応答する。この全二
重伝送はデータの送信についても受信についても同じク
ロック・エッジと同期させられる。内部データ・ストロ
ーブは常にデータのシフトイン及びシフトアウトに使用
されるエッジとは逆のクロック位相を使用する。伝送さ
れるバイトは受信されるバイトに置き換えられるから、
トランスミッター・エンプティー状態ビット及びレシー
バー・フル状態ビットを別々に設ける必要はなく、単一
の状態ビット（ＳＰＩＦ）でＩ／Ｏ動作完了を表わすこ
とができる。
【０３４５】ＭＯＳＩピンの構成はＳＰＣＲ中のＭＳＴ
Ｒビット及び選択されるＳＰＩデータ・ピン・マスク・
オプションに応じて異なる。選択されたマスク・オプシ
ョンが単向性なら、ＭＯＳＩピンは常に出力である。も
し選択されたマスク・オプションが双向性なら、ＭＯＳ
ＩピンはＭＳＴＲビットが１の場合に出力、０の場合に
入力となる。
Ｒビット及び選択されるＳＰＩデータ・ピン・マスク・
オプションに応じて異なる。選択されたマスク・オプシ
ョンが単向性なら、ＭＯＳＩピンは常に出力である。も
し選択されたマスク・オプションが双向性なら、ＭＯＳ
ＩピンはＭＳＴＲビットが１の場合に出力、０の場合に
入力となる。
【０３４６】ＭＩＳＯ：マスター・イン・スレーブ・ア
ウト。このピンの動作はＳＰＩデータ・ピン・マスク・
オプションによって決定される。もし双向マスク・オプ
ションが選択されれば、ＭＩＸＯピンは双向性であり、
マスター・デバイスにおいてはデータ入力、スレーブ・
デバイスにおいてはデータ出力として構成される。もし
単向マスク・オプションが選択されれば、ＭＩＳＯピン
は常に入力である。このようにしてデータがスレーブか
らマスターへ最上位ビットから先に逐次転送される。ス
レーブとして構成された場合、ＭＩＳＯ及びＭＯＳＩピ
ンはＳＳＮピンにおける低レベルによって選択されない
限り高インピーダンス状態となる。図５４から明らかな
ように、制御ビットＣＰＯＬ及びＣＰＨＡを使用するこ
とにより４通りのタイミング関係が得られる。マスター
・デバイスはスレーブに十分なデータ・セットアップ時
間があたえられるように、常にＳＣＫにおける選択され
たクロック・エッジよりも１／２サイクル前にＭＯＳＩ
伝送路を介してデータを伝送する。
ウト。このピンの動作はＳＰＩデータ・ピン・マスク・
オプションによって決定される。もし双向マスク・オプ
ションが選択されれば、ＭＩＸＯピンは双向性であり、
マスター・デバイスにおいてはデータ入力、スレーブ・
デバイスにおいてはデータ出力として構成される。もし
単向マスク・オプションが選択されれば、ＭＩＳＯピン
は常に入力である。このようにしてデータがスレーブか
らマスターへ最上位ビットから先に逐次転送される。ス
レーブとして構成された場合、ＭＩＳＯ及びＭＯＳＩピ
ンはＳＳＮピンにおける低レベルによって選択されない
限り高インピーダンス状態となる。図５４から明らかな
ように、制御ビットＣＰＯＬ及びＣＰＨＡを使用するこ
とにより４通りのタイミング関係が得られる。マスター
・デバイスはスレーブに十分なデータ・セットアップ時
間があたえられるように、常にＳＣＫにおける選択され
たクロック・エッジよりも１／２サイクル前にＭＯＳＩ
伝送路を介してデータを伝送する。
【０３４７】マスター・デバイスがマスターのＭＯＳＩ
ピンを介してスレーブ・デバイスにデータを送信する
と、スレーブ・デバイスはマスターのＭＩＳＯピンを介
してマスターにデータを送ることによって応答する。こ
の全二重送信はマスター・デバイスから供給されるＳＣ
Ｋのクロック・エッジにデータ・イン及びデータ・アウ
トの双方を同期させる。ＳＰＳＲ中の単一の状態ビット
（ＳＰＩＦ）を利用することにより、Ｉ／Ｏ動作が完了
したことを示す。
ピンを介してスレーブ・デバイスにデータを送信する
と、スレーブ・デバイスはマスターのＭＩＳＯピンを介
してマスターにデータを送ることによって応答する。こ
の全二重送信はマスター・デバイスから供給されるＳＣ
Ｋのクロック・エッジにデータ・イン及びデータ・アウ
トの双方を同期させる。ＳＰＳＲ中の単一の状態ビット
（ＳＰＩＦ）を利用することにより、Ｉ／Ｏ動作が完了
したことを示す。
【０３４８】マスター・デバイスでは、ＳＰＣＲ中のＭ
ＳＴＲ制御ビットをプログラムによってにセットするこ
とにより、ＭＩＳＯピンでデータを受信するように構成
する。スレーブ・デバイスではＳＳＮピンにおける低レ
ベルによってＭＩＳＯピン（または単向マスク・オプシ
ョンが選択された場合ならばＭＯＳＩピン）が割り込み
を許可される。スレーブ・デバイスにおいてＳＳＮが高
レベルなら、ＭＩＳＯ及びＭＯＳＩピンは高インピーダ
ンス状態と ＳＣＫ：直列クロック。直列クロックはデ
バイスのＭＯＳＩ及びＭＩＳＯピンを介してのデータＩ
／Ｏを同期させるのに使用される。マスター・デバイス
及びスレーブ・デバイスは８クロック・パルスに亘って
情報データ・バイトを交換できる。ＳＣＫはマスター・
デバイスによって形成されるから、ＳＣＫピンはすべて
のスレーブ・デバイスにおいて入力となり、スレーブ・
データ転送を同期させる。クロックのタイプ及びクロッ
クとデータとの関係は後述するＳＰＣＲ中のＣＰＯＬ及
びＣＰＨＡビットによって制御される。タイミングにつ
いては図５４を参照されたい。
ＳＴＲ制御ビットをプログラムによってにセットするこ
とにより、ＭＩＳＯピンでデータを受信するように構成
する。スレーブ・デバイスではＳＳＮピンにおける低レ
ベルによってＭＩＳＯピン（または単向マスク・オプシ
ョンが選択された場合ならばＭＯＳＩピン）が割り込み
を許可される。スレーブ・デバイスにおいてＳＳＮが高
レベルなら、ＭＩＳＯ及びＭＯＳＩピンは高インピーダ
ンス状態と ＳＣＫ：直列クロック。直列クロックはデ
バイスのＭＯＳＩ及びＭＩＳＯピンを介してのデータＩ
／Ｏを同期させるのに使用される。マスター・デバイス
及びスレーブ・デバイスは８クロック・パルスに亘って
情報データ・バイトを交換できる。ＳＣＫはマスター・
デバイスによって形成されるから、ＳＣＫピンはすべて
のスレーブ・デバイスにおいて入力となり、スレーブ・
データ転送を同期させる。クロックのタイプ及びクロッ
クとデータとの関係は後述するＳＰＣＲ中のＣＰＯＬ及
びＣＰＨＡビットによって制御される。タイミングにつ
いては図５４を参照されたい。
【０３４９】マスター・デバイスは内部プロセッサー・
クロックによって駆動される回路を介してＳＣＫを発生
させる。マスター・デバイスのＳＰＣＲ中の２個のビッ
ト（ＳＰＲＯ及びＳＰＲ１）がクロック速度を選択す
る。マスター・デバイスはＳＣＫを使用することにより
ＭＩＳＯ伝送路から入来するスレーブ・デバイス・デー
タをラッチし、ＭＯＳＩピンからスレーブ・デバイスへ
データをシフトアウトする。マスター・デバイスもスレ
ーブ・デバイスもＳＰＣＲ中のＣＰＯＬ及びＣＰＨＡに
よって制御されるのと同じタイミング・モードで作動さ
せねばならない。スレーブ・デバイスにおいては、ＳＰ
ＲＯ及びＳＰＲ１はＳＰＩの動作に影響を及ぼさない。
クロックによって駆動される回路を介してＳＣＫを発生
させる。マスター・デバイスのＳＰＣＲ中の２個のビッ
ト（ＳＰＲＯ及びＳＰＲ１）がクロック速度を選択す
る。マスター・デバイスはＳＣＫを使用することにより
ＭＩＳＯ伝送路から入来するスレーブ・デバイス・デー
タをラッチし、ＭＯＳＩピンからスレーブ・デバイスへ
データをシフトアウトする。マスター・デバイスもスレ
ーブ・デバイスもＳＰＣＲ中のＣＰＯＬ及びＣＰＨＡに
よって制御されるのと同じタイミング・モードで作動さ
せねばならない。スレーブ・デバイスにおいては、ＳＰ
ＲＯ及びＳＰＲ１はＳＰＩの動作に影響を及ぼさない。
【０３５０】ＳＳＮ：スレーブ選択。この低−真入力ピ
ンはスレーブ・デバイスのデータ転送を可能にするのに
使用される。データがスレーブ・デバイスによって確実
に受け入れられるようにするため、ＳＳＮピンがＳＣＫ
の発生前に低レベルとなり、最終（第８）ＳＣＫサイク
ルが終わるまで低レベルのままでなければならない。図
５４はＣＰＨＡ及びＣＰＯＬの種々の組み合わせに関連
してＳＣＫとデータとの関係を示すスレーブ・デバイス
においてＳＳＮがまずプルダウンされると、下記の事象
が起こる： １．該当の出力ピンが第１データ・ビットで駆動され
る。もしＳＰＩデータ・ピン・オプションが双向性な
ら、該当ピンはＭＩＳＯピンであり、単向性ならＭＯＳ
Ｉピンである。
ンはスレーブ・デバイスのデータ転送を可能にするのに
使用される。データがスレーブ・デバイスによって確実
に受け入れられるようにするため、ＳＳＮピンがＳＣＫ
の発生前に低レベルとなり、最終（第８）ＳＣＫサイク
ルが終わるまで低レベルのままでなければならない。図
５４はＣＰＨＡ及びＣＰＯＬの種々の組み合わせに関連
してＳＣＫとデータとの関係を示すスレーブ・デバイス
においてＳＳＮがまずプルダウンされると、下記の事象
が起こる： １．該当の出力ピンが第１データ・ビットで駆動され
る。もしＳＰＩデータ・ピン・オプションが双向性な
ら、該当ピンはＭＩＳＯピンであり、単向性ならＭＯＳ
Ｉピンである。
【０３５１】２．ＣＰＨＡ＝０なら、スレーブ・デバイ
スのデータ・レジスターへの書き込みが阻止される。
スのデータ・レジスターへの書き込みが阻止される。
【０３５２】ＳＰＳＲ中のＷＣＯＬ状態フラッグの記述
はＩ／Ｏデータ・レジスターに対するＳＳＮ入力及びＣ
ＰＨＡの作用に関する情報を含む。スレーブ・デバイス
においてＳＳＮが高レベルであれば、該当の出力ピンが
強制的に高インピーダンス状態となる。ＳＣＫ及び該当
入力ピンはもしスレーブ・デバイスのＳＳＮピンが高レ
ベルなら、このスレーブ・デバイスによって無視され
る。
はＩ／Ｏデータ・レジスターに対するＳＳＮ入力及びＣ
ＰＨＡの作用に関する情報を含む。スレーブ・デバイス
においてＳＳＮが高レベルであれば、該当の出力ピンが
強制的に高インピーダンス状態となる。ＳＣＫ及び該当
入力ピンはもしスレーブ・デバイスのＳＳＮピンが高レ
ベルなら、このスレーブ・デバイスによって無視され
る。
【０３５３】デバイスがマスター・モードであれば、こ
のデバイスはＳＳＮ入力を低レベルにあるかどうかを絶
えずモニターする。ＳＳＮ入力が低レベル側へ駆動され
るとマスター・デバイスはスレーブ・デバイスとなる。
これにより、特定のシステムのＳＳＮ伝送路を制御する
マスターは１つだけということになる。ＳＳＮピンが低
レベルであると検出されると、ＳＰＣＲ中のＭＳＴＲビ
ットが払われる。またＳＰＣＲ中の制御ビットＳＰＥも
払われ、その結果、ＳＰＩの割り込みが禁止される。Ｓ
ＰＳＲ中のＭＯＤＦフラッグ・ビットもセットされ、他
のデバイス・マスターになろうとしていることをプログ
ラムに対して指示する。ソフトウェア・エラーがあれ
ば、２つのデバイスが同時にマスターになろうとする事
態になるがこのエラー検出を利用して“バックアップ・
マスター”を設定し、故障システムを再始動するように
システムを構成することができる。
のデバイスはＳＳＮ入力を低レベルにあるかどうかを絶
えずモニターする。ＳＳＮ入力が低レベル側へ駆動され
るとマスター・デバイスはスレーブ・デバイスとなる。
これにより、特定のシステムのＳＳＮ伝送路を制御する
マスターは１つだけということになる。ＳＳＮピンが低
レベルであると検出されると、ＳＰＣＲ中のＭＳＴＲビ
ットが払われる。またＳＰＣＲ中の制御ビットＳＰＥも
払われ、その結果、ＳＰＩの割り込みが禁止される。Ｓ
ＰＳＲ中のＭＯＤＦフラッグ・ビットもセットされ、他
のデバイス・マスターになろうとしていることをプログ
ラムに対して指示する。ソフトウェア・エラーがあれ
ば、２つのデバイスが同時にマスターになろうとする事
態になるがこのエラー検出を利用して“バックアップ・
マスター”を設定し、故障システムを再始動するように
システムを構成することができる。
【０３５４】インターフェース・レジスター ＳＰＩは３つのレジスター：ＳＰＤ，ＳＰＳＲ及びＳＰ
ＣＲによって制御される。これらのレジスターはＳＰＩ
のために制御、状態及びデータ記憶機能を果たす。図１
３１はレジスターのフォーマットを示す。
ＣＲによって制御される。これらのレジスターはＳＰＩ
のために制御、状態及びデータ記憶機能を果たす。図１
３１はレジスターのフォーマットを示す。
【０３５５】ＳＰＤ：直列データ・レジスター。この８
ビット読み書きレジスターは同期直列母線によるデータ
送受信に使用される。このレジスターへの書き込みだけ
で他のバイトの送受信が開始され、このことはマスター
・デバイスにおいてのみ起こる事象である。スレーブ・
デバイスがそのＳＰＤレジスターに書き込んでも送信は
始まらない。データ・バイトの送信が完了するとマスタ
ー・デバイスのＳＰＳＲにもスレーブ・デバイスのＳＰ
ＳＲにもＳＰＩＦ状態ビットがセットされる。ＳＰＩＦ
をセットしてＳＰＳＲを呼び出してからＳＰＤを書き込
むか読み取るかすると、ＳＰＩＦが払われる。
ビット読み書きレジスターは同期直列母線によるデータ
送受信に使用される。このレジスターへの書き込みだけ
で他のバイトの送受信が開始され、このことはマスター
・デバイスにおいてのみ起こる事象である。スレーブ・
デバイスがそのＳＰＤレジスターに書き込んでも送信は
始まらない。データ・バイトの送信が完了するとマスタ
ー・デバイスのＳＰＳＲにもスレーブ・デバイスのＳＰ
ＳＲにもＳＰＩＦ状態ビットがセットされる。ＳＰＩＦ
をセットしてＳＰＳＲを呼び出してからＳＰＤを書き込
むか読み取るかすると、ＳＰＩＦが払われる。
【０３５６】ＳＰＩＦビットがセットされるクロック・
サイクルにおいて、シフト・レジスター中の受信データ
・バイトのコピーがバッファへ移動する。プログラムが
ＳＰＲを読み取ると、バッファが読み取られる。マスタ
ー・デバイスがいくつかのデータ・バイトを送信し、し
かもスレーブ・デバイスが最初のＳＰＩＦを払うため内
部的に応答していないオーバラン状態においては、スレ
ーブ・デバイスの受信バッファ中に第１バイトだけが存
在し、他のバイトはすべて失われる。プログラムはいつ
でもバッファを読み取ることができる。シフトレジスタ
ーから読み取りバッファへの第２データ転送が開始され
るまでに第１ＳＰＩＦを払わねばならずさもないとオー
バラン状態が持続する。
サイクルにおいて、シフト・レジスター中の受信データ
・バイトのコピーがバッファへ移動する。プログラムが
ＳＰＲを読み取ると、バッファが読み取られる。マスタ
ー・デバイスがいくつかのデータ・バイトを送信し、し
かもスレーブ・デバイスが最初のＳＰＩＦを払うため内
部的に応答していないオーバラン状態においては、スレ
ーブ・デバイスの受信バッファ中に第１バイトだけが存
在し、他のバイトはすべて失われる。プログラムはいつ
でもバッファを読み取ることができる。シフトレジスタ
ーから読み取りバッファへの第２データ転送が開始され
るまでに第１ＳＰＩＦを払わねばならずさもないとオー
バラン状態が持続する。
【０３５７】ＳＰＤへの書き込みはバッファされず、デ
ータは送信のためシフトレジスター内へ直接移される。
送信中はＳＰＤ呼び出しが制限される。ＳＰＤ利用の制
限を理解するにはＷＣＯＬおよびＳＰＩＦ状態ビットに
関する説明を検討する必要がある。
ータは送信のためシフトレジスター内へ直接移される。
送信中はＳＰＤ呼び出しが制限される。ＳＰＤ利用の制
限を理解するにはＷＣＯＬおよびＳＰＩＦ状態ビットに
関する説明を検討する必要がある。
【０３５８】ＳＰＳＲ：ＳＰＩ状態レジスター。この３
ビット読み取り専用レジスターはＳＰＩの動作状態を指
示するのに使用される。もしＳＰＣＲ中のＳＰＩＥ制御
ビットによって割り込みが許可されるなら、これらの状
態フラッグの２つ（ＳＰＩＦおよびＭＯＤＦ）が割り込
みを開始させる。
ビット読み取り専用レジスターはＳＰＩの動作状態を指
示するのに使用される。もしＳＰＣＲ中のＳＰＩＥ制御
ビットによって割り込みが許可されるなら、これらの状
態フラッグの２つ（ＳＰＩＦおよびＭＯＤＦ）が割り込
みを開始させる。
【０３５９】ＳＰＳＲ［７］−ＳＰＩＦ：転送フラッ
グ。この状態フラッグはデバイスと外部デバイスとの間
のデータ転送が完了したことを指示する。転送が完了す
るとＳＰＩＦがセットされ、もしＳＰＩＥ＝１なら、Ｓ
ＰＩ割り込みが起こる。ＳＰＩＦがセットＳＡＲＥＴＥ
ＩＲＵクロック・サイクルにおいて、シフトレジスター
中の受信データ・バイトのコピーが受信バッファ・レジ
スターへ移動する。ＳＰＤが読み取られるとき、実際に
読み取られるのは受信バッファ・レジスターである。マ
スター・デバイスがいくつかのデータ・バイトを送信
し、しかもスレーブ・デバイスが第１ＳＰＩＦに応答し
ていないオーバラン状態では、受信バッファ・レジスタ
ー中には送信された第１バイトしか存在せず、他のバイ
トはすべて失われる。
グ。この状態フラッグはデバイスと外部デバイスとの間
のデータ転送が完了したことを指示する。転送が完了す
るとＳＰＩＦがセットされ、もしＳＰＩＥ＝１なら、Ｓ
ＰＩ割り込みが起こる。ＳＰＩＦがセットＳＡＲＥＴＥ
ＩＲＵクロック・サイクルにおいて、シフトレジスター
中の受信データ・バイトのコピーが受信バッファ・レジ
スターへ移動する。ＳＰＤが読み取られるとき、実際に
読み取られるのは受信バッファ・レジスターである。マ
スター・デバイスがいくつかのデータ・バイトを送信
し、しかもスレーブ・デバイスが第１ＳＰＩＦに応答し
ていないオーバラン状態では、受信バッファ・レジスタ
ー中には送信された第１バイトしか存在せず、他のバイ
トはすべて失われる。
【０３６０】データ転送はマスター・デバイスがそのＳ
ＰＤに書き込むことによって開始される。ＳＰＩＥをセ
ットしながらＳＰＳＲを呼び出すソフトウェアの呼び出
し動作、およびこれに続くＳＰＤの書き込みまたは読み
取りによってＳＰＩＦが払われる。これはマスター・デ
バイスにおいて起こる事象である。スレーブ・デバイス
においては第２伝送時の呼び出しシーケンスによってＳ
ＰＩＦが払われるが、オーバラン状態を防ぐためには第
２ＳＰＩＦの前に払わねばならない。ＳＰＩＦビットは
リセットによって払われる。
ＰＤに書き込むことによって開始される。ＳＰＩＥをセ
ットしながらＳＰＳＲを呼び出すソフトウェアの呼び出
し動作、およびこれに続くＳＰＤの書き込みまたは読み
取りによってＳＰＩＦが払われる。これはマスター・デ
バイスにおいて起こる事象である。スレーブ・デバイス
においては第２伝送時の呼び出しシーケンスによってＳ
ＰＩＦが払われるが、オーバラン状態を防ぐためには第
２ＳＰＩＦの前に払わねばならない。ＳＰＩＦビットは
リセットによって払われる。
【０３６１】ＳＰＳＲ［６］−ＷＣＯＬ：書き込み衝
突。データ転送の進行中にＳＰＩデータ・レジスター
（ＳＰＤ）への書き込みが試みられると、この動作フラ
ッグがセットされる。転送はそのまま継続され、書き込
み動作は成功しない。受信データ・バイトは呼び出しが
常にプロセッサー動作と同期して行なわれる受信バッフ
ァ・レジスター中にあるから、読み取りの衝突は起こら
ない。もし書き込みにつき衝突が起こればＷＣＯＬがセ
ットされるが、転送が完了するまでＳＰＩ割り込みは起
こらない。ＷＣＯＬビットはあくまでも状態フラッグで
ある。
突。データ転送の進行中にＳＰＩデータ・レジスター
（ＳＰＤ）への書き込みが試みられると、この動作フラ
ッグがセットされる。転送はそのまま継続され、書き込
み動作は成功しない。受信データ・バイトは呼び出しが
常にプロセッサー動作と同期して行なわれる受信バッフ
ァ・レジスター中にあるから、読み取りの衝突は起こら
ない。もし書き込みにつき衝突が起こればＷＣＯＬがセ
ットされるが、転送が完了するまでＳＰＩ割り込みは起
こらない。ＷＣＯＬビットはあくまでも状態フラッグで
ある。
【０３６２】ＷＣＯＬをセットしながらＳＰＳＲを呼び
出すソフトウェアの呼び出し動作、およびこれに続く
１）ＳＰＩＦビットのセットに先立つＳＰＤの読み取
り、または２）ＳＰＩＦビットのセット後のＳＰＤの読
み取りまたは書き込みによってＳＣＯＬが払われる。Ｓ
ＰＩＦビットのセットに先立ってＳＰＤを書き込むこと
で別のＷＣＯＬ状態フラッグが発生する。すでにセット
されているＳＰＩＦおよびＷＣＯＬビットを、ＳＰＤの
書き込みなど一連のクリア動作で払う試みがなされてい
る間に第２転送がスタートすれば、ＳＰＩＦビットだけ
が払われる。
出すソフトウェアの呼び出し動作、およびこれに続く
１）ＳＰＩＦビットのセットに先立つＳＰＤの読み取
り、または２）ＳＰＩＦビットのセット後のＳＰＤの読
み取りまたは書き込みによってＳＣＯＬが払われる。Ｓ
ＰＩＦビットのセットに先立ってＳＰＤを書き込むこと
で別のＷＣＯＬ状態フラッグが発生する。すでにセット
されているＳＰＩＦおよびＷＣＯＬビットを、ＳＰＤの
書き込みなど一連のクリア動作で払う試みがなされてい
る間に第２転送がスタートすれば、ＳＰＩＦビットだけ
が払われる。
【０３６３】マスター動作モードにおいてもスレーブ動
作モードにおいても、外部データ転送の進行中にＳＰＤ
への書き込み衝突が起こる可能性があるが、適切にプロ
グラムすれば、マスター・デバイスはこの衝突を回避す
るのに十分な情報を得ることができる。マスター・デバ
イスにおける衝突は内部クロック（ＳＣＫ）の転送中に
行なわれるＳＰＤの書き込みとして定義される。マスタ
ー・デバイスではＳＳＮピンにおける信号は常に高レベ
ルでなければならない。
作モードにおいても、外部データ転送の進行中にＳＰＤ
への書き込み衝突が起こる可能性があるが、適切にプロ
グラムすれば、マスター・デバイスはこの衝突を回避す
るのに十分な情報を得ることができる。マスター・デバ
イスにおける衝突は内部クロック（ＳＣＫ）の転送中に
行なわれるＳＰＤの書き込みとして定義される。マスタ
ー・デバイスではＳＳＮピンにおける信号は常に高レベ
ルでなければならない。
【０３６４】スレーブ・デバイスにおける衝突には下記
の２つのモードがある。
の２つのモードがある。
【０３６５】□ＣＰＨＡ制御ビットが０のとき、スレー
ブ・デバイスに１つの問題が発生する。ＣＰＨＡが０な
らば、第１クロックの変換でデータがラッチされる。ス
レーブ・デバイスはこの変換の発生を知るすべがないか
ら、ＳＳＮピンがプルダウンされた後にＳＰＤを書き込
もうとすればスレーブ・デバイスの衝突が起こる。ＣＰ
ＨＡビットが０ならば、スレーブ・デバイスのＳＳＮピ
ンはデータをそのＳＰＤ中に凍結し、データの変更を許
さない。マスター・デバイスは転送するバイトとバイト
との間でスレーブ・デバイスのＳＳＮピンのレベルを高
くしなければならない。
ブ・デバイスに１つの問題が発生する。ＣＰＨＡが０な
らば、第１クロックの変換でデータがラッチされる。ス
レーブ・デバイスはこの変換の発生を知るすべがないか
ら、ＳＳＮピンがプルダウンされた後にＳＰＤを書き込
もうとすればスレーブ・デバイスの衝突が起こる。ＣＰ
ＨＡビットが０ならば、スレーブ・デバイスのＳＳＮピ
ンはデータをそのＳＰＤ中に凍結し、データの変更を許
さない。マスター・デバイスは転送するバイトとバイト
との間でスレーブ・デバイスのＳＳＮピンのレベルを高
くしなければならない。
【０３６６】□ＣＰＨＡの状態が１のときに発生するの
が第２衝突モードである。ＣＰＨＡがセットされると、
スレーブ・デバイスは第１データ転送のラッチに先立っ
てクロック（ＳＣＫ）エッジを受信しようとする。この
第１クロック・エッジはデータをスレーブ・デバイスの
ＳＰＤ中に凍結し、レジスターの最上位ビットをスレー
ブ・デバイスのＭＩＳＯピンへ駆動する。ＳＳＮピンが
低レベル状態になるとスレーブ・デバイスが割り込み可
能となるが、第１ＳＣＫクロック・エッジまではＭＩＳ
Ｏピンの割り込みは許可されない。転送が進行中にＳＰ
Ｄが呼び出されるとＷＣＯＬビットだけがセットされ
る。第２の衝突モードに限って、マスター・デバイスは
複数のデータ・バイトが転送されている間、問題なくス
レーブ・デバイスのＳＳＮピンを低レベルに保持するこ
とができる。
が第２衝突モードである。ＣＰＨＡがセットされると、
スレーブ・デバイスは第１データ転送のラッチに先立っ
てクロック（ＳＣＫ）エッジを受信しようとする。この
第１クロック・エッジはデータをスレーブ・デバイスの
ＳＰＤ中に凍結し、レジスターの最上位ビットをスレー
ブ・デバイスのＭＩＳＯピンへ駆動する。ＳＳＮピンが
低レベル状態になるとスレーブ・デバイスが割り込み可
能となるが、第１ＳＣＫクロック・エッジまではＭＩＳ
Ｏピンの割り込みは許可されない。転送が進行中にＳＰ
Ｄが呼び出されるとＷＣＯＬビットだけがセットされ
る。第２の衝突モードに限って、マスター・デバイスは
複数のデータ・バイトが転送されている間、問題なくス
レーブ・デバイスのＳＳＮピンを低レベルに保持するこ
とができる。
【０３６７】ＷＣＯＬの特殊なケースがスレーブ・デバ
イスにおいて起こる。即ち、スレーブ・デバイスのプロ
セッサーがそのＳＰＤに書き込みを行なうのと同時にマ
スター・デバイスが転送シーケンスをスタートする（Ｃ
ＰＨＡ＝１ならエッジまたはＳＣＫ；またはＣＰＨＡ＝
０ならアクチブなＳＳＮ変換）場合に起こる。このケー
スでは、スレーブ・プロセッサーによって書き込まれた
データ・バイトが失われ、ＳＰＤのそれまでの内容がマ
スター・デバイスのＳＰＤへ転送される。マスター・デ
バイスはスレーブ・デバイスへ転送された最終バイトを
再び受信するから、ソフトウェア・プロトコルを然るべ
く設計すれば、致命的な衝突を検出することができる。
イスにおいて起こる。即ち、スレーブ・デバイスのプロ
セッサーがそのＳＰＤに書き込みを行なうのと同時にマ
スター・デバイスが転送シーケンスをスタートする（Ｃ
ＰＨＡ＝１ならエッジまたはＳＣＫ；またはＣＰＨＡ＝
０ならアクチブなＳＳＮ変換）場合に起こる。このケー
スでは、スレーブ・プロセッサーによって書き込まれた
データ・バイトが失われ、ＳＰＤのそれまでの内容がマ
スター・デバイスのＳＰＤへ転送される。マスター・デ
バイスはスレーブ・デバイスへ転送された最終バイトを
再び受信するから、ソフトウェア・プロトコルを然るべ
く設計すれば、致命的な衝突を検出することができる。
【０３６８】スレーブ・デバイスはマスター・デバイス
と非同期的に動作するから、ＷＯＣＬビットを衝突発生
のインジケーターとして利用することができる。ソフト
ウェア通信プロトコルはこの非同期動作から発生する恐
れがある衝突に対応できるように設計しなければならな
い。ＷＣＯＬビットはリセットによって払われる。
と非同期的に動作するから、ＷＯＣＬビットを衝突発生
のインジケーターとして利用することができる。ソフト
ウェア通信プロトコルはこの非同期動作から発生する恐
れがある衝突に対応できるように設計しなければならな
い。ＷＣＯＬビットはリセットによって払われる。
【０３６９】ＳＰＳＲ［４］−ＭＯＤＦ：モード故障。
このフラッグの機能はマスター動作モードに関するフラ
ッグである。もしデバイスがスレーブ・デバイスなら、
ＭＯＤＦビットは０から１へトグルできなくなるが、デ
バイスがスレーブ・モードになるのを防げない。ＭＯＤ
Ｆビットは常態では０であり、マスター・デバイスのＳ
ＳＮピンがプルダウンされた時にだけセットされる。Ｍ
ＯＤＦビットをセットすることで内部ＳＰＩサブシステ
ムに下記のような影響が現われる： １．ＭＯＤＦがセットされ、ＳＰＩＥ＝１ならＳＰＩの
割り込みが起こる。
このフラッグの機能はマスター動作モードに関するフラ
ッグである。もしデバイスがスレーブ・デバイスなら、
ＭＯＤＦビットは０から１へトグルできなくなるが、デ
バイスがスレーブ・モードになるのを防げない。ＭＯＤ
Ｆビットは常態では０であり、マスター・デバイスのＳ
ＳＮピンがプルダウンされた時にだけセットされる。Ｍ
ＯＤＦビットをセットすることで内部ＳＰＩサブシステ
ムに下記のような影響が現われる： １．ＭＯＤＦがセットされ、ＳＰＩＥ＝１ならＳＰＩの
割り込みが起こる。
【０３７０】２．ＳＰＥビットが強制的に０となる。そ
の結果、ＳＣＫ，ＭＯＳＩおよびＭＩＳＯピンにおける
すべての出力駆動がブロックされる。
の結果、ＳＣＫ，ＭＯＳＩおよびＭＩＳＯピンにおける
すべての出力駆動がブロックされる。
【０３７１】３．ＭＳＴＲが強制的に０となりデバイス
がスレーブモードに設定される。
がスレーブモードに設定される。
【０３７２】ＭＯＤＦをセットしながら、ＳＰＳＲを呼
び出すソフトウェアの呼び出し動作およびこれに続くＳ
ＰＣＲへの書き込みによってＭＯＤＦが払われる。この
クリア・シーケンス中に、またはＭＯＤＦビットがクリ
アされた後、制御ビットＳＰＥおよびＭＳＴＲを元の設
定状態に戻すことができる。ハードウェアは適正に行わ
れるクリア・シーケンス中でない限り、ＭＯＤＦが１で
ある状態でプログラムがＳＰＩおよびＭＳＴＲビットを
セットすることを許さない。ＭＯＤＦフラッグ・ビット
はシステム制御上マルチ・マスター衝突が存在した可能
性を示唆し、システム動作からリセットまたはシステム
のデフォルト状態への正しい退去を可能にする。ＭＯＤ
Ｆビットはリセットによって払われる。
び出すソフトウェアの呼び出し動作およびこれに続くＳ
ＰＣＲへの書き込みによってＭＯＤＦが払われる。この
クリア・シーケンス中に、またはＭＯＤＦビットがクリ
アされた後、制御ビットＳＰＥおよびＭＳＴＲを元の設
定状態に戻すことができる。ハードウェアは適正に行わ
れるクリア・シーケンス中でない限り、ＭＯＤＦが１で
ある状態でプログラムがＳＰＩおよびＭＳＴＲビットを
セットすることを許さない。ＭＯＤＦフラッグ・ビット
はシステム制御上マルチ・マスター衝突が存在した可能
性を示唆し、システム動作からリセットまたはシステム
のデフォルト状態への正しい退去を可能にする。ＭＯＤ
Ｆビットはリセットによって払われる。
【０３７３】ＳＰＣＲ：ＳＰＩ制御レジスター。この７
ビット・レジスターはＳＰＩサブシステムの動作を制御
するのに使用され、読み取り／変更／書き込み命令がビ
ットを正しく操作できるようにする読み取り／書き込み
レジスターとして構成されている。
ビット・レジスターはＳＰＩサブシステムの動作を制御
するのに使用され、読み取り／変更／書き込み命令がビ
ットを正しく操作できるようにする読み取り／書き込み
レジスターとして構成されている。
【０３７４】ＳＰＣＲ［７］−ＳＰＩＥ：割り込み許
可。このビットが１なら、プロセッサーの割り込みが可
能になる。割り込みはＳＰＩＦまたはＭＯＤＦがセット
されると同時に開始される。ＳＰＩＥが０なら、これら
の状態ビットのセットは禁止されないが、割り込みは起
こらない。ＳＰＩＥビットはリセットによって払われ、
０となる。
可。このビットが１なら、プロセッサーの割り込みが可
能になる。割り込みはＳＰＩＦまたはＭＯＤＦがセット
されると同時に開始される。ＳＰＩＥが０なら、これら
の状態ビットのセットは禁止されないが、割り込みは起
こらない。ＳＰＩＥビットはリセットによって払われ、
０となる。
【０３７５】ＳＰＣＲ［６］−ＳＰＥ：ＳＰＩ割り込み
許可。このビットが１にセットされると、ＳＰＩサブシ
ステムが割り込み可能になる。出力としてのＳＰＩピン
が作用可能となる。ＳＰＥが０なら、ＳＰＩピン駆動は
すべて禁止される。このビットはリセットによって払わ
れ、０となる。
許可。このビットが１にセットされると、ＳＰＩサブシ
ステムが割り込み可能になる。出力としてのＳＰＩピン
が作用可能となる。ＳＰＥが０なら、ＳＰＩピン駆動は
すべて禁止される。このビットはリセットによって払わ
れ、０となる。
【０３７６】ＳＰＣＲ［４］−ＭＳＴＲ：マスター割り
込み許可。マスター割り込み許可ビット（ＭＳＴＲ）は
ＳＰＩがマスター・モードかスレーブ・モードかを決定
する。ＭＳＴＲビットが０なら、デバイスはスレーブ・
モードとなる。マスター・モードを選択すると（ＭＳＴ
Ｒ＝１）、ＳＣＫピンの機能が入力から出力に切り替わ
り、ＭＩＳＯおよびＭＯＳＩピンの機能が反転する。し
たがって、Ｉ／Ｏピンを再構成するための外部論理を必
要とせずにマルチ・マスター・システムを構成すること
ができる。ＭＳＴＲビットはリセットによって払われ、
パワーアップと同時にＳＰＩがスレーブ・モード４とな
る。
込み許可。マスター割り込み許可ビット（ＭＳＴＲ）は
ＳＰＩがマスター・モードかスレーブ・モードかを決定
する。ＭＳＴＲビットが０なら、デバイスはスレーブ・
モードとなる。マスター・モードを選択すると（ＭＳＴ
Ｒ＝１）、ＳＣＫピンの機能が入力から出力に切り替わ
り、ＭＩＳＯおよびＭＯＳＩピンの機能が反転する。し
たがって、Ｉ／Ｏピンを再構成するための外部論理を必
要とせずにマルチ・マスター・システムを構成すること
ができる。ＭＳＴＲビットはリセットによって払われ、
パワーアップと同時にＳＰＩがスレーブ・モード４とな
る。
【０３７７】ＳＰＣＲ［３］−ＣＰＯＬ：クロック極
性。クロック極性ビットはデータが転送中でない時のク
ロックの常態または定常レベルを制御する。ＣＰＯＬビ
ットはマスター、スレーブ両動作モードに影響を与え
る。ＣＰＯＬはマスター・デバイスとスレーブ・デバイ
スとの間に所期のクロック／データ関係が得られるよう
にクロック位相制御ビット（ＣＰＨＡ）と併用しなけれ
ばならない。ＣＰＯＬが０なら、マスター・デバイスの
ＳＣＫピンが常態で低レベルとなる。ＣＰＯＬが１な
ら、データ転送中でない限りＳＣＫから高レベルが出力
される。ＣＰＯＬビットはリセットに影響されない。
性。クロック極性ビットはデータが転送中でない時のク
ロックの常態または定常レベルを制御する。ＣＰＯＬビ
ットはマスター、スレーブ両動作モードに影響を与え
る。ＣＰＯＬはマスター・デバイスとスレーブ・デバイ
スとの間に所期のクロック／データ関係が得られるよう
にクロック位相制御ビット（ＣＰＨＡ）と併用しなけれ
ばならない。ＣＰＯＬが０なら、マスター・デバイスの
ＳＣＫピンが常態で低レベルとなる。ＣＰＯＬが１な
ら、データ転送中でない限りＳＣＫから高レベルが出力
される。ＣＰＯＬビットはリセットに影響されない。
【０３７８】ＳＰＣＲ［２］−ＣＰＨＡ：クロック位
相。このビットはＭＩＳＯおよびＭＯＳＩピンにおける
データとＳＣＫピンにおいて形成または受信されるクロ
ックとの間の関係を制御する。この制御ビットはマスタ
ー、スレーブ両動作モードに影響を及ぼす。所期のクロ
ック／データ関係を成立させるためクロック極性制御ビ
ット（ＣＰＯＬ）と併用しなければならない。ＣＰＨＡ
ビットはデータをシフトレジスターに捕捉するのに使用
されるクロック・エッジを選択する。ＣＰＨＡが０な
ら、データはＳＣＫの立ち下がりエッジで捕捉される。
ＣＰＨＡが１なら、データは立ち下がりエッジで捕捉さ
れる。波形の詳細については図１３０を参照されたい。
ＣＰＨＡはリセットに影響されない。
相。このビットはＭＩＳＯおよびＭＯＳＩピンにおける
データとＳＣＫピンにおいて形成または受信されるクロ
ックとの間の関係を制御する。この制御ビットはマスタ
ー、スレーブ両動作モードに影響を及ぼす。所期のクロ
ック／データ関係を成立させるためクロック極性制御ビ
ット（ＣＰＯＬ）と併用しなければならない。ＣＰＨＡ
ビットはデータをシフトレジスターに捕捉するのに使用
されるクロック・エッジを選択する。ＣＰＨＡが０な
ら、データはＳＣＫの立ち下がりエッジで捕捉される。
ＣＰＨＡが１なら、データは立ち下がりエッジで捕捉さ
れる。波形の詳細については図１３０を参照されたい。
ＣＰＨＡはリセットに影響されない。
【０３７９】ＳＰＣＲ［Ｌ−０］−ＳＰＲＬ，ＳＰＲ
Ｏ：ビット送信速度。この２個の制御ビットはデバイス
がスレーブ・モードならＳＣＫとして使用される通信ビ
ット伝送速度を４通りのビット伝送速度から選択する。
クロックはマスター・デバイスによって外部的に発生さ
せられるから、スレーブ・モードでは作用しない。スレ
ーブ・モードはプロセッサーのＰ２（母線）クロックに
等しい最大速度でデータをシフトインおよびシフトアウ
トすることができる。表１６はこの２個の制御ビットＳ
ＰＲ１およびＳＰＲ０のコード化を示す。この２個のビ
ットはリセットに影響されない。
Ｏ：ビット送信速度。この２個の制御ビットはデバイス
がスレーブ・モードならＳＣＫとして使用される通信ビ
ット伝送速度を４通りのビット伝送速度から選択する。
クロックはマスター・デバイスによって外部的に発生さ
せられるから、スレーブ・モードでは作用しない。スレ
ーブ・モードはプロセッサーのＰ２（母線）クロックに
等しい最大速度でデータをシフトインおよびシフトアウ
トすることができる。表１６はこの２個の制御ビットＳ
ＰＲ１およびＳＰＲ０のコード化を示す。この２個のビ
ットはリセットに影響されない。
【０３８０】
【表１６】 ６．ポートＤ 非拡張モードにおいてはＰｏｒｔＤは８ビット双向性入
／出力ポートである。８個のＰｏｒｔＤピンを入力また
は出力として個々にプログラムすることができる。拡張
メモリー・モードにおいては、ＰｏｒｔＤ５７は下位８
アドレス・ラインで多重化された外部８ビット・データ
母線を含む。
／出力ポートである。８個のＰｏｒｔＤピンを入力また
は出力として個々にプログラムすることができる。拡張
メモリー・モードにおいては、ＰｏｒｔＤ５７は下位８
アドレス・ラインで多重化された外部８ビット・データ
母線を含む。
【０３８１】非拡張モード 拡張制御ピン（ＥＸＰＮ）が高レベルなら、ＰｏｒｔＤ
５７は完全プログラマブルＩ／Ｏポートとして動作す
る。
５７は完全プログラマブルＩ／Ｏポートとして動作す
る。
【０３８２】インターフェース・レジスター ＰｏｒｔＤサブシステム５７は、メモリー・アドレス・
スペースに配置された１対のレジスター（ＰＤＤ，ＰＤ
Ｃ）を介してマイクロコントローラーと通信する。各ポ
ート・ビットの方向はＰＤＣによって決定され、ポート
ピンの状態はＰＤＤによって制御される。図５６を参照
されたい。
スペースに配置された１対のレジスター（ＰＤＤ，ＰＤ
Ｃ）を介してマイクロコントローラーと通信する。各ポ
ート・ビットの方向はＰＤＣによって決定され、ポート
ピンの状態はＰＤＤによって制御される。図５６を参照
されたい。
【０３８３】ＰＤＣ［７．．．０］：ポートの方向 この８個の読み書きレジスター・ビットは対応ポートピ
ンの方向制御に使用される。ポート方向ビットが０な
ら、ポートピンは入力である。リセットによってポート
方向ビットが払われて０となり、ポートピンを入力とし
て定義する。
ンの方向制御に使用される。ポート方向ビットが０な
ら、ポートピンは入力である。リセットによってポート
方向ビットが払われて０となり、ポートピンを入力とし
て定義する。
【０３８４】ＰＤＤ［７．．．０］：ポートデータ この８個の読み書きレジスター・ビットはポートピンの
状態をもしこのポートピンが入力なら読み取り、もし出
力なら制御するのに使用される。０はポートピンにおけ
る低レベル状態に対応する。ビットには順次ＰＤＤ
［０］制御ピンＰＤＯが割り当てられる。リセットはデ
ータ・レジスターに影響を及ぼさない。図５７は並列ポ
ートＩ／Ｏ回路を示す。これらのビットはいかなる条件
下にあっても真の読み書きレジスター・ビットではな
い。方向がアウト（ＰＤＣ［ｎ］＝！）なら、ＰＤＤ
［ｎ］ビットは真の読み書きレジスターとして動作す
る。方向がイン（ＰＤＤ［ｎ］＝０）なら、読み取りソ
ースはポートピンであってポートデータ・レジスター・
ビットではない。
状態をもしこのポートピンが入力なら読み取り、もし出
力なら制御するのに使用される。０はポートピンにおけ
る低レベル状態に対応する。ビットには順次ＰＤＤ
［０］制御ピンＰＤＯが割り当てられる。リセットはデ
ータ・レジスターに影響を及ぼさない。図５７は並列ポ
ートＩ／Ｏ回路を示す。これらのビットはいかなる条件
下にあっても真の読み書きレジスター・ビットではな
い。方向がアウト（ＰＤＣ［ｎ］＝！）なら、ＰＤＤ
［ｎ］ビットは真の読み書きレジスターとして動作す
る。方向がイン（ＰＤＤ［ｎ］＝０）なら、読み取りソ
ースはポートピンであってポートデータ・レジスター・
ビットではない。
【０３８５】ポートの動作 ８個のポート・ビットのそれぞれは他とは独立に動作す
る。単一のポート・ビットの動作を以下に説明する。
る。単一のポート・ビットの動作を以下に説明する。
【０３８６】各ポートピンは該当のポート方向レジスタ
ー・ビットによって入力または出力として決定されるよ
うにプログラムすることができる。ピンはこれと連携す
るポート方向レジスター・ビットが０にセットされると
入力として構成される。パワーオンまたはリセットによ
ってポート方向レジスター・ビットはすべて払われ、８
個のポートピンは入力として構成されることになる。ポ
ート方向レジスター・ビットがセットされると、ポート
ピンが出力となり、ポートデータ・レジスター・ビット
の状態をポートピンへ駆動する。ポートデータ・レジス
ター中の１はポートピンを高レベルにする。ポートデー
タ・レジスターが書き込まれると、８個のデータ・ビッ
トがポートデータ・レジスターにラッチされる。
ー・ビットによって入力または出力として決定されるよ
うにプログラムすることができる。ピンはこれと連携す
るポート方向レジスター・ビットが０にセットされると
入力として構成される。パワーオンまたはリセットによ
ってポート方向レジスター・ビットはすべて払われ、８
個のポートピンは入力として構成されることになる。ポ
ート方向レジスター・ビットがセットされると、ポート
ピンが出力となり、ポートデータ・レジスター・ビット
の状態をポートピンへ駆動する。ポートデータ・レジス
ター中の１はポートピンを高レベルにする。ポートデー
タ・レジスターが書き込まれると、８個のデータ・ビッ
トがポートデータ・レジスターにラッチされる。
【０３８７】ポート・データ・レジスターが読み取られ
ると、ポート方向レジスターによってデータ・ソースが
下記のように決定される： □ポートピンが出力として構成されているなら、読み取
り動作データ・ソースはポート・データ・レジスターで
あってポートピンではない。
ると、ポート方向レジスターによってデータ・ソースが
下記のように決定される： □ポートピンが出力として構成されているなら、読み取
り動作データ・ソースはポート・データ・レジスターで
あってポートピンではない。
【０３８８】□ポートピンが入力として構成されている
なら、読み取り動作データ・ソースはポートピン自体で
ある。これは読み取り／変更／書き込み動作が外部回路
によってロード可能な出力ピンの状態を変更するのを阻
止する。
なら、読み取り動作データ・ソースはポートピン自体で
ある。これは読み取り／変更／書き込み動作が外部回路
によってロード可能な出力ピンの状態を変更するのを阻
止する。
【０３８９】ポートピンの方向を出力に変える際には、
方向切り換えに先立ってデータ・レジスターに所期の出
力状態をロードしなければならない。読み取り／変更／
書き込み動作は入力として構成されているデータ・レジ
スター・ビットの状態を変えることができる。
方向切り換えに先立ってデータ・レジスターに所期の出
力状態をロードしなければならない。読み取り／変更／
書き込み動作は入力として構成されているデータ・レジ
スター・ビットの状態を変えることができる。
【０３９０】拡張モード 拡張制御ピン（ＥＸＰＮ）が低レベルなら、ＰｏｒｔＤ
５７はデータ母線および下位８アドレス・ビットの双方
を多重化するのに使用される。ＰｏｒｔＤピンはＯＳ１
信号の立ち下がりエッジにおいて定義を変える。ＰＨ２
ならＰｏｒｔＤピンは出力であり、アドレス情報を含
む。ＰＨ２でなければ双向性であり、データを含む。
５７はデータ母線および下位８アドレス・ビットの双方
を多重化するのに使用される。ＰｏｒｔＤピンはＯＳ１
信号の立ち下がりエッジにおいて定義を変える。ＰＨ２
ならＰｏｒｔＤピンは出力であり、アドレス情報を含
む。ＰＨ２でなければ双向性であり、データを含む。
【０３９１】アドレス・ラッチ許可信号ＡＬＥの立ち下
がりエッジにおいてアドレスがラッチされ、このアドレ
ス・ラッチはクロック信号が高レベルである間は透過性
である透過性ラッチによって行われる。
がりエッジにおいてアドレスがラッチされ、このアドレ
ス・ラッチはクロック信号が高レベルである間は透過性
である透過性ラッチによって行われる。
【０３９２】ＰＨ２が低レベルである間はポートピンが
出力データで駆動される。出力データは、低真書き込み
ストローブ信号ＷＥＮの立上がりエッジにおいてラッチ
される。もしメモリー・サイクルが読み取り動作なら、
ＰＨ２が低レベルである間、ポートピンの状態はトライ
ステートである。読み取られたデータをＰｏｒｔＤピン
へ送出するのに外部メモリー・デバイスは低真読み取り
ストローブ信号ＲＥＮ及びＰＳＥＮのいずれか１つを使
用する。ＲＥＮ読み取りストローブはメモリー領域（典
型的にはＲＡＭ）のメモリー・アドレス範囲＄４０００
乃至＄７ＦＦＦに使用される。ＰＳＥＮ読み取りストロ
ーブはメモリー領域（典型的にはＰＲＯＭ）のメモリー
・アドレス範囲＄８０００乃至＄ＦＦＦＦに使用され
る。読み取り動作が内部メモリー領域から行われる場
合、ＰｏｒｔＤは内部データ母線の内容によって駆動さ
れる。
出力データで駆動される。出力データは、低真書き込み
ストローブ信号ＷＥＮの立上がりエッジにおいてラッチ
される。もしメモリー・サイクルが読み取り動作なら、
ＰＨ２が低レベルである間、ポートピンの状態はトライ
ステートである。読み取られたデータをＰｏｒｔＤピン
へ送出するのに外部メモリー・デバイスは低真読み取り
ストローブ信号ＲＥＮ及びＰＳＥＮのいずれか１つを使
用する。ＲＥＮ読み取りストローブはメモリー領域（典
型的にはＲＡＭ）のメモリー・アドレス範囲＄４０００
乃至＄７ＦＦＦに使用される。ＰＳＥＮ読み取りストロ
ーブはメモリー領域（典型的にはＰＲＯＭ）のメモリー
・アドレス範囲＄８０００乃至＄ＦＦＦＦに使用され
る。読み取り動作が内部メモリー領域から行われる場
合、ＰｏｒｔＤは内部データ母線の内容によって駆動さ
れる。
【０３９３】７．ＰｏｒｔＢ 非拡張モードにおいて、ＰｏｒｔＢ５３は８ビット双向
性入／出力ポートである。８個のＰｏｒｔＢピンを入力
または出力として個々にプログラムすることができる。
拡張メモリー・モードにおいて、ＰｏｒｔＢは上位８ア
ドレス・ラインを含む。
性入／出力ポートである。８個のＰｏｒｔＢピンを入力
または出力として個々にプログラムすることができる。
拡張メモリー・モードにおいて、ＰｏｒｔＢは上位８ア
ドレス・ラインを含む。
【０３９４】非拡張モード ＩＣ１０が非拡張（シングル・チップ）モードなら、こ
のポートの動作はＰｏｒｔＤ５７の動作と同じである。
このモードでは、８個のＰｏｒｔＢピンを入力または出
力として個々にプログラムすることができる。
のポートの動作はＰｏｒｔＤ５７の動作と同じである。
このモードでは、８個のＰｏｒｔＢピンを入力または出
力として個々にプログラムすることができる。
【０３９５】インターフェイス・レジスター ＰｏｒｔＢサブシステム５３はメモリーのアドレススペ
ースに配置された１対のレジスター（ＰＢＤ、ＰＢＣ）
を介してマイクロコントローラーと通信する。各ポート
・ビットの方向はＰＢＣによって決定され、各ポートピ
ンの状態はＰＢＤによって制御される。図５８を参照さ
れたい。
ースに配置された１対のレジスター（ＰＢＤ、ＰＢＣ）
を介してマイクロコントローラーと通信する。各ポート
・ビットの方向はＰＢＣによって決定され、各ポートピ
ンの状態はＰＢＤによって制御される。図５８を参照さ
れたい。
【０３９６】ＰＢＣ［７・・・０］：ポートの方向。こ
の８個の読み書きレジスター・ビットは対応するポート
ピンの方向制御に使用される。ポートピンはもしポート
の方向ビットが０なら入力である。リセットによってポ
ートの方向ビットが払われて０となり、ポートピンを入
力として定義する。
の８個の読み書きレジスター・ビットは対応するポート
ピンの方向制御に使用される。ポートピンはもしポート
の方向ビットが０なら入力である。リセットによってポ
ートの方向ビットが払われて０となり、ポートピンを入
力として定義する。
【０３９７】ＰＢＤ［７・・・０］：ポート・データ。
この８個の読み書きレジスター・ビットはもし入力なら
ポートピンの状態を読み取り、出力として構成されてい
るならポートピンの状態を制御するのに使用される。０
はポートピンにおける低レベルに対応する。ビットには
ＰＢＤ［０］制御ピンＰＢＯが順次割り当てられる。リ
セットはデータ・レジスターに影響しない。
この８個の読み書きレジスター・ビットはもし入力なら
ポートピンの状態を読み取り、出力として構成されてい
るならポートピンの状態を制御するのに使用される。０
はポートピンにおける低レベルに対応する。ビットには
ＰＢＤ［０］制御ピンＰＢＯが順次割り当てられる。リ
セットはデータ・レジスターに影響しない。
【０３９８】拡張モード ＩＣ１０が拡張モード（ＥＸＰＮ低）なら、ＰｏｒｔＢ
５３は上位アドレス・ラインを含む出力ポートである。
アドレスはＰＨ２の立ち上がりエッジにおいて変化す
る。
５３は上位アドレス・ラインを含む出力ポートである。
アドレスはＰＨ２の立ち上がりエッジにおいて変化す
る。
【０３９９】８．ＰｏｒｔＣ ＰｏｒｔＣ５６は８ビット双向性入／出力ポートであ
る。８個のＰｏｒｔＣピンを入力または出力として個々
にプログラムすることができる。４個のピンには構成レ
ジスターＣＦＲにより特殊出力機能を割り当てることが
できる。
る。８個のＰｏｒｔＣピンを入力または出力として個々
にプログラムすることができる。４個のピンには構成レ
ジスターＣＦＲにより特殊出力機能を割り当てることが
できる。
【０４００】構成レジスター ４個のＤＦＲビットが図４４に示すように下位４個のＰ
ｏｒｔＣピンの機能を制御する。
ｏｒｔＣピンの機能を制御する。
【０４０１】ＣＦＲ［３・・・０］：コンパレーター・
モード制御。この４個の書き込み専用構成レジスター・
ビットは、コンパレーター出力をＰｏｒｔＣデータ・レ
ジスターの最下位４個のビットＰＣＤ［３・・・０］と
ＯＲ演算することを可能にする。この構成ビット中の０
はＯＲ演算を可能にし、各ポート制御レジスター・ビッ
ト（ＰＣＣ［３・・・０］を１にセットする。デバイス
のリセットに伴って４個のポートピンが出力モードとな
り、ポート・データ・レジスターが払われ、４個のデー
タ・レジスター出力が各コンパレーター出力とＯＲ演算
される。従ってコンパレーター入力が限界レベル＋１．
２５Ｖ以上なら最下位４個のポートピンは低レベルとな
る。コンパレーターの反転入力はコンパレーター入力ピ
ンと接続しているから、各コンパレーター入力ピンとＰ
ｏｒｔＣピンの間に相反関係が成立する。ＰｏｒｔＣデ
ータ・レジスター・ビットＰＣＤ［３・・・０］に１が
書き込まれると、ポートピンはコンパレーター入力レベ
ルに関係なく高レベルとなる。対応のコンパレーター・
モード制御（ＣＦＲ［３・・・０］ビットがリセットさ
れると、下位Ｐｏｒｔ Ｃピンを入力モード（ＰＣＤ
［３・・・０］＝０）にすることはできない。
モード制御。この４個の書き込み専用構成レジスター・
ビットは、コンパレーター出力をＰｏｒｔＣデータ・レ
ジスターの最下位４個のビットＰＣＤ［３・・・０］と
ＯＲ演算することを可能にする。この構成ビット中の０
はＯＲ演算を可能にし、各ポート制御レジスター・ビッ
ト（ＰＣＣ［３・・・０］を１にセットする。デバイス
のリセットに伴って４個のポートピンが出力モードとな
り、ポート・データ・レジスターが払われ、４個のデー
タ・レジスター出力が各コンパレーター出力とＯＲ演算
される。従ってコンパレーター入力が限界レベル＋１．
２５Ｖ以上なら最下位４個のポートピンは低レベルとな
る。コンパレーターの反転入力はコンパレーター入力ピ
ンと接続しているから、各コンパレーター入力ピンとＰ
ｏｒｔＣピンの間に相反関係が成立する。ＰｏｒｔＣデ
ータ・レジスター・ビットＰＣＤ［３・・・０］に１が
書き込まれると、ポートピンはコンパレーター入力レベ
ルに関係なく高レベルとなる。対応のコンパレーター・
モード制御（ＣＦＲ［３・・・０］ビットがリセットさ
れると、下位Ｐｏｒｔ Ｃピンを入力モード（ＰＣＤ
［３・・・０］＝０）にすることはできない。
【０４０２】これらの構成ビット中に１が現われると、
ＯＲ演算が不能になる。このモードでは、下位４個のポ
ートピンが正規の双向性Ｉ／Ｏピンとして動作し、ポー
ト・データー・レジスター（ＰＣＤ）及びポート制御レ
ジスター（ＰＣＣ）だけに影響される。構成ビットには
ＣＦＲ［０］制御ＰＣＯ／ＣＭＰＯ及びＣＦＲ［３］制
御ＰＣ３／ＣＭＰ３を順次割り当てられる。
ＯＲ演算が不能になる。このモードでは、下位４個のポ
ートピンが正規の双向性Ｉ／Ｏピンとして動作し、ポー
ト・データー・レジスター（ＰＣＤ）及びポート制御レ
ジスター（ＰＣＣ）だけに影響される。構成ビットには
ＣＦＲ［０］制御ＰＣＯ／ＣＭＰＯ及びＣＦＲ［３］制
御ＰＣ３／ＣＭＰ３を順次割り当てられる。
【０４０３】インターフェース・レジスター ＰｏｒｔＣサブシステムはメモリー・アドレス・スペー
スに配置された１対のレジスター（ＰＣＣ、ＰＣＤ）を
介してマイクロコントローラーと通信する。各ポート・
ビットの方向はＰＣＣによって決定され、ポートピンの
状態はＰＣＤによって制御される。図５９を参照された
い。
スに配置された１対のレジスター（ＰＣＣ、ＰＣＤ）を
介してマイクロコントローラーと通信する。各ポート・
ビットの方向はＰＣＣによって決定され、ポートピンの
状態はＰＣＤによって制御される。図５９を参照された
い。
【０４０４】ＰＣＣ［７・・・０］：ＰｏｒｔＣの方
向。この８個の読み書きレジスター・ビットは対応ポー
トピンの方向制御に使用される。ポート方向ビットが０
なら、ポートピンは入力である。リセットに伴ってＰＣ
Ｃ［７・・・４］が０にセットされ、ＰＣＣ［３・・・
０］が１にセットされる。これが下位４個のポートピン
を出力として、上位４個のポートピンを入力としてそれ
ぞれ定義する。ビット割り当てはピンＰＣＯに対するＰ
ＣＣ［０］からピンＰＣ７に対するＰＣＣ［７］まで順
次行われる。
向。この８個の読み書きレジスター・ビットは対応ポー
トピンの方向制御に使用される。ポート方向ビットが０
なら、ポートピンは入力である。リセットに伴ってＰＣ
Ｃ［７・・・４］が０にセットされ、ＰＣＣ［３・・・
０］が１にセットされる。これが下位４個のポートピン
を出力として、上位４個のポートピンを入力としてそれ
ぞれ定義する。ビット割り当てはピンＰＣＯに対するＰ
ＣＣ［０］からピンＰＣ７に対するＰＣＣ［７］まで順
次行われる。
【０４０５】ＰＣＣ［７・・・４］。ポート制御レジス
ターの上位ニブルは双向性ポート制御ビット正規のセッ
トとして動作する。下記条件が適用される。
ターの上位ニブルは双向性ポート制御ビット正規のセッ
トとして動作する。下記条件が適用される。
【０４０６】□リセットによりＰＣＣ［７・・・４］が
払われる。
払われる。
【０４０７】□ＰＣＣ［７・・・４］に０を書き込むと
対応のポートピンが入力となり、その状態はＰＣＤレジ
スター中の対応ビットによって読み取ることができる。
対応のポートピンが入力となり、その状態はＰＣＤレジ
スター中の対応ビットによって読み取ることができる。
【０４０８】□ＰＣＣ［７・・・４］に１を書き込むと
対応のポートピンが出力となりその状態はＰＣＤレジス
ター中の対応ビットに最も新しく書き込まれた状態によ
って駆動される。
対応のポートピンが出力となりその状態はＰＣＤレジス
ター中の対応ビットに最も新しく書き込まれた状態によ
って駆動される。
【０４０９】□ＰＣＣ［７・・・４］の読み取りはこれ
らのビットの現状態を反映し、読み取り／変更／書き込
み命令を使用してビット操作することを可能にする。
らのビットの現状態を反映し、読み取り／変更／書き込
み命令を使用してビット操作することを可能にする。
【０４１０】ＰＣＣ［３・・・０］。ポート制御レジス
ターの下位ニブルは構成制御レジスター・ビットＣＦＲ
［３・・・０］の状態に応じて上位とは異なる動作をす
る。下記条件が適用される： □ＣＦＲ下位４ビット（ＣＦＲ［３・・・０］）の１つ
に０があれはＰＣＣ中の対応ビットがセットされる。
ターの下位ニブルは構成制御レジスター・ビットＣＦＲ
［３・・・０］の状態に応じて上位とは異なる動作をす
る。下記条件が適用される： □ＣＦＲ下位４ビット（ＣＦＲ［３・・・０］）の１つ
に０があれはＰＣＣ中の対応ビットがセットされる。
【０４１１】□デバイスのリセットに伴ってＣＦＲ［３
・・・０］が払われるから、ポート制御レジスターの下
位ニブル（ＰＣＣ［３・・・０］がリセット後にセット
される。
・・・０］が払われるから、ポート制御レジスターの下
位ニブル（ＰＣＣ［３・・・０］がリセット後にセット
される。
【０４１２】□（対応のＣＦＲビットをセットして）Ｐ
ＣＣの下位４ビットの１つに０を書き込むと、対応のポ
ートピンが入力となり、その状態はデータ・レジスター
ＰＣＤから読み取ることができる。
ＣＣの下位４ビットの１つに０を書き込むと、対応のポ
ートピンが入力となり、その状態はデータ・レジスター
ＰＣＤから読み取ることができる。
【０４１３】□（対応のＣＦＲビットをセットして）Ｐ
ＣＣの下位４ビットの１つに１を書き込むと、対応のポ
ートピンが出力となり、その状態は該当のＰＣＤビット
に最も新しく書き込まれた状態によって駆動される。
ＣＣの下位４ビットの１つに１を書き込むと、対応のポ
ートピンが出力となり、その状態は該当のＰＣＤビット
に最も新しく書き込まれた状態によって駆動される。
【０４１４】□ＰＣＣの下位４ビットの１つに１を書き
込んでもＣＦＲ中の対応ビットが払われておれば無視さ
れる。
込んでもＣＦＲ中の対応ビットが払われておれば無視さ
れる。
【０４１５】□ＰＣＣ下位４ビットの読み取りはＰＣＣ
に記憶されているこれらのビットの現状態を反映するか
ら、読み取り／変更／書き込み命令を利用してビット操
作を行うことができる。
に記憶されているこれらのビットの現状態を反映するか
ら、読み取り／変更／書き込み命令を利用してビット操
作を行うことができる。
【０４１６】ＰＣＤ［７・・・０］：ＰｏｒｔＣデー
タ。この８個の読み書きレジスター・ビットはもし入力
として構成されているポートピンならその状態を読み取
り、出力として構成されているポートピンならその状態
を制御するのに使用される。０はポートピンの低レベル
に対応する。ビットにはＰＣＤ［０］制御ピンＰＣＯが
順次割り当てられる。デバイスのリセットに伴ってデー
タ・レジスターの下位４ビットＰＣＤ［３・・・０］が
払われる。上位４ビットはリセットの影響を受ける。
タ。この８個の読み書きレジスター・ビットはもし入力
として構成されているポートピンならその状態を読み取
り、出力として構成されているポートピンならその状態
を制御するのに使用される。０はポートピンの低レベル
に対応する。ビットにはＰＣＤ［０］制御ピンＰＣＯが
順次割り当てられる。デバイスのリセットに伴ってデー
タ・レジスターの下位４ビットＰＣＤ［３・・・０］が
払われる。上位４ビットはリセットの影響を受ける。
【０４１７】ＰＣＤ［７・・・４］。ＰＣＤの上位ニブ
ルは正規の双向性ポート・データ・レジスターとして作
用する。下記条件が適用される。
ルは正規の双向性ポート・データ・レジスターとして作
用する。下記条件が適用される。
【０４１８】□リセットはＰＣＤレジスター上位４ビッ
トに影響しない。
トに影響しない。
【０４１９】□対応のＰＣＣビットが払われておれば
（入力モード）、ＰＣＤ上位４ビットの読み取りは対応
するポートピンの状態を反映する。
（入力モード）、ＰＣＤ上位４ビットの読み取りは対応
するポートピンの状態を反映する。
【０４２０】□対応のＰＣＣビットがセットされておれ
ば（出力モード）、ＰＣＤ上位４ビットの読み取りはＰ
ＣＤ中の対応ビットの最も新しい状態を反映する。
ば（出力モード）、ＰＣＤ上位４ビットの読み取りはＰ
ＣＤ中の対応ビットの最も新しい状態を反映する。
【０４２１】９．ＰｏｒｔＡ ＰｏｒｔＡ５２は８ビット双向性入／出力ポートであ
る。８個のＰｏｒｔＡピンは入力または出力として個々
にプログラムできる。このポートの動作は非拡張モード
におけるＰｏｒｔＤの動作と同じである。
る。８個のＰｏｒｔＡピンは入力または出力として個々
にプログラムできる。このポートの動作は非拡張モード
におけるＰｏｒｔＤの動作と同じである。
【０４２２】インターフェース・レジスター ＰｏｒｔＡサブシステム５２はメモリー・アドレス・ス
ペースに配置された１対のレジスター（ＰＡＣ、ＰＡ
Ｄ）を介してマイクロプロセッサー３０と通信する。各
ポート・ビットの方向はＰＡＣによって決定され、ポー
トピンの状態はＰＡＤによって制御される。図９８を参
照されたい。
ペースに配置された１対のレジスター（ＰＡＣ、ＰＡ
Ｄ）を介してマイクロプロセッサー３０と通信する。各
ポート・ビットの方向はＰＡＣによって決定され、ポー
トピンの状態はＰＡＤによって制御される。図９８を参
照されたい。
【０４２３】ＰＡＣ［７・・・０］：ポートの方向。こ
の８個の読み書きレジスター・ビットは対応ポートピン
の方向制御に使用される。ポートピンはもし方向ビット
が０なら入力である。リセットに伴ってポート方向ビッ
トが払われて０となり、ポートピンを入力として定義す
る。
の８個の読み書きレジスター・ビットは対応ポートピン
の方向制御に使用される。ポートピンはもし方向ビット
が０なら入力である。リセットに伴ってポート方向ビッ
トが払われて０となり、ポートピンを入力として定義す
る。
【０４２４】ＰＡＤ［７・・・０］：ポート・データ。
この８個の読み書きレジスター・ビットはもしポートピ
ンが入力ならその状態を読み取り、出力ならその状態を
制御するのに使用される。０はポートピンの低レベルに
対応する。ビットにはＰＡＤ［０］制御ピンＰＡＯが順
次割り当てられる。デバイスのリセットはデータ・レジ
スターに影響しない。
この８個の読み書きレジスター・ビットはもしポートピ
ンが入力ならその状態を読み取り、出力ならその状態を
制御するのに使用される。０はポートピンの低レベルに
対応する。ビットにはＰＡＤ［０］制御ピンＰＡＯが順
次割り当てられる。デバイスのリセットはデータ・レジ
スターに影響しない。
【０４２５】１０．通信コントローラー２９ 通信コントローラー２９（以下にＩＣＣと呼称する）は
マイクロプロセッサー３０が、引用した米国特許第４，
６４４，５６６号に詳述されているようなＩＮＣＯＭネ
ットワークへのアクセスを可能にする。即ち、変調／復
調機能、メッセージの直列化／並列化を提供し、所要の
ネットワーク・プロトコルを実現する。マイクロプロセ
ッサー３０はメモリーのアドレススペースに配置された
８つのインターフェース・レジスターを介して通信コン
トローラー２９と通信する。４つのレジスターはコント
ローラーとマイクロプロセッサーの間でＩＮＣＯＭメッ
セージを伝送するのに使用され、他の４つのレジスター
は通信のアドレス、連度、変調方法をセットすると共に
ＩＮＣＯＭ通信コントローラー（ＩＣＣ）２９の送／受
信動作を制御するのに使用される。
マイクロプロセッサー３０が、引用した米国特許第４，
６４４，５６６号に詳述されているようなＩＮＣＯＭネ
ットワークへのアクセスを可能にする。即ち、変調／復
調機能、メッセージの直列化／並列化を提供し、所要の
ネットワーク・プロトコルを実現する。マイクロプロセ
ッサー３０はメモリーのアドレススペースに配置された
８つのインターフェース・レジスターを介して通信コン
トローラー２９と通信する。４つのレジスターはコント
ローラーとマイクロプロセッサーの間でＩＮＣＯＭメッ
セージを伝送するのに使用され、他の４つのレジスター
は通信のアドレス、連度、変調方法をセットすると共に
ＩＮＣＯＭ通信コントローラー（ＩＣＣ）２９の送／受
信動作を制御するのに使用される。
【０４２６】ＩＣＣはマスターコントローラーとしても
スレーブコントローラーとして動作でき、マスター動作
は構成レジスターに許可フラッグがセットされない限り
禁止される。
スレーブコントローラーとして動作でき、マスター動作
は構成レジスターに許可フラッグがセットされない限り
禁止される。
【０４２７】ＩＣＣはネットワークの応答時間を短縮す
る高速状態リクエスト・メッセージを可能にする。ＩＣ
Ｃ用の送受信レジスターは互いに独立である。従って、
高速状態リクエスト・メッセージなどのようなメッセー
ジを送信レジスター中で周期的に更新することができ
る。高速状態リクエストを受信すると、ＩＣＣはプロセ
ッサーの介入なしに応答を送信することができる。
る高速状態リクエスト・メッセージを可能にする。ＩＣ
Ｃ用の送受信レジスターは互いに独立である。従って、
高速状態リクエスト・メッセージなどのようなメッセー
ジを送信レジスター中で周期的に更新することができ
る。高速状態リクエストを受信すると、ＩＣＣはプロセ
ッサーの介入なしに応答を送信することができる。
【０４２８】ＩＮＣＯＭネットワーク・プロトコルの詳
細を以下に説明する。
細を以下に説明する。
【０４２９】構成レジスター ＩＣＣ２９は図４４に示すようにＣＦＲ及びＡＣＦＲに
よって構成される。
よって構成される。
【０４３０】ＣＦＲ［７］：ＩＣＣマスター動作モード
許可。この許可ビットはＩＣＣ２９をマスター・モード
に切り換えることを可能にする。この構成ビットが０な
らばＩＣＣはマスター動作モードに入れない。１ならば
可能になる。このビットはリセットと同時に０にセット
され、ＩＣＣがマスター・モードにいることを禁止す
る。
許可。この許可ビットはＩＣＣ２９をマスター・モード
に切り換えることを可能にする。この構成ビットが０な
らばＩＣＣはマスター動作モードに入れない。１ならば
可能になる。このビットはリセットと同時に０にセット
され、ＩＣＣがマスター・モードにいることを禁止す
る。
【０４３１】ＡＣＦＲ［６］：分割比。このビットはＡ
／Ｄ及びＩＣＣサブシステムのためにクロック分割比を
選択する。７，３７２８ＭＨ２水晶発振器を使用する場
合、ＡＣＦＲ［６］を１にセットしなければならない。
／Ｄ及びＩＣＣサブシステムのためにクロック分割比を
選択する。７，３７２８ＭＨ２水晶発振器を使用する場
合、ＡＣＦＲ［６］を１にセットしなければならない。
【０４３２】インターフェース・レジスター ＩＣＣ２９に対するマイクロプロセッサー３０のインタ
ーフェースはメモリー・アドレス・スペースに配置され
た８つのレジスター（ＩＣＡＨ、ＩＣＡＬ、ＩＣＭ３、
ＩＣＭ２、ＩＣＭ１、ＩＣＭ０、ＩＣＳＲ及びＩＣＣ
Ｒ）から成る。これらのレジスターのフォーマットを図
６１に示した。
ーフェースはメモリー・アドレス・スペースに配置され
た８つのレジスター（ＩＣＡＨ、ＩＣＡＬ、ＩＣＭ３、
ＩＣＭ２、ＩＣＭ１、ＩＣＭ０、ＩＣＳＲ及びＩＣＣ
Ｒ）から成る。これらのレジスターのフォーマットを図
６１に示した。
【０４３３】ＩＣＡＨ、ＩＣＡＬ：アドレス・レジスタ
ー。この２個のバイトワイド読み書きレジスターは通信
ビット伝送速度、変調方法及び１２ビットＩＮＣＯＭア
ドレスをセットするのに使用される。図６１はこれら両
レジスターのビット割り当てを示す。どちらのレジスタ
ーもリセット及びパワーアップに伴って０にセットされ
る。この両レジスターは正規のＩＣＣ動作中に変更して
はならない。
ー。この２個のバイトワイド読み書きレジスターは通信
ビット伝送速度、変調方法及び１２ビットＩＮＣＯＭア
ドレスをセットするのに使用される。図６１はこれら両
レジスターのビット割り当てを示す。どちらのレジスタ
ーもリセット及びパワーアップに伴って０にセットされ
る。この両レジスターは正規のＩＣＣ動作中に変更して
はならない。
【０４３４】ＩＣＡＨ［７、６］：ビット伝送速度。こ
の２個のビットはＩＣＣへの通信ビット伝送速度を決定
する。表１７はこのフィールドの復号を示す。これらの
ビットはパワーアップまたはリセットに伴って０にセッ
トされる。
の２個のビットはＩＣＣへの通信ビット伝送速度を決定
する。表１７はこのフィールドの復号を示す。これらの
ビットはパワーアップまたはリセットに伴って０にセッ
トされる。
【０４３５】
【表１７】 ＩＣＡＨ［５・・・４］：変調方法。この２個のビット
にＩＮＣＯＭコントローラーによって採用される変調方
法を決定する。表１８はこのフィールドの意味を示す。
これらのビットはパワーアップまたはリセットに伴って
０にセットされる。
にＩＮＣＯＭコントローラーによって採用される変調方
法を決定する。表１８はこのフィールドの意味を示す。
これらのビットはパワーアップまたはリセットに伴って
０にセットされる。
【０４３６】
【表１８】 ＩＣＡＨ［３・・・０］：ＩＮＣＯＭアドレス・ビット
１１・・・８。この４個のビットはＩＮＣＯＭアドレス
の上位４ビットを決定する。リセットまたはパワーアッ
プに伴って０にセットされる。
１１・・・８。この４個のビットはＩＮＣＯＭアドレス
の上位４ビットを決定する。リセットまたはパワーアッ
プに伴って０にセットされる。
【０４３７】ＩＣＡＬ［７・・・０］：ＩＮＣＯＭアド
レス・ビット７・・・０。このバイトワイド・レジスタ
ーはＩＮＣＯＭアドレスの下位８ビットを決定する。リ
セットまたはパワーアップに伴って０にセットされる。
レス・ビット７・・・０。このバイトワイド・レジスタ
ーはＩＮＣＯＭアドレスの下位８ビットを決定する。リ
セットまたはパワーアップに伴って０にセットされる。
【０４３８】ＩＣＭ３・・・ＩＣＭ０：メッセージ・レ
ジスター。この４個のバイトワイド読み／書きレジスタ
ーはＩＣＣ２９とマイクロプロセッサー３０との間でＩ
ＮＣＯＭメッセージを伝送するのに使用される。これら
は読取り動作が受信バッファ・レジスターを呼び出し、
書き込み動作が送信バッファ・レジスターに書き込むか
ら真の読み書きレジスターではない。メッセージ・レジ
スター場所から、前にこのレジスター場所へ書き込まれ
たのと同じ値が読み取られるとは限らない。従って、こ
れらのレジスターを操作するのに読み取り／変更／書き
込み命令を使用してはならない。ＩＮＣＯＭメッセージ
・ビットのマッピングを図６２に示す。これらのレジス
ターが書き込まれると、送信バッファ・レジスターがロ
ードされる。リセットによって送信バッファ・レジスタ
ーが払われてすべて０となる。
ジスター。この４個のバイトワイド読み／書きレジスタ
ーはＩＣＣ２９とマイクロプロセッサー３０との間でＩ
ＮＣＯＭメッセージを伝送するのに使用される。これら
は読取り動作が受信バッファ・レジスターを呼び出し、
書き込み動作が送信バッファ・レジスターに書き込むか
ら真の読み書きレジスターではない。メッセージ・レジ
スター場所から、前にこのレジスター場所へ書き込まれ
たのと同じ値が読み取られるとは限らない。従って、こ
れらのレジスターを操作するのに読み取り／変更／書き
込み命令を使用してはならない。ＩＮＣＯＭメッセージ
・ビットのマッピングを図６２に示す。これらのレジス
ターが書き込まれると、送信バッファ・レジスターがロ
ードされる。リセットによって送信バッファ・レジスタ
ーが払われてすべて０となる。
【０４３９】ＩＣＭ３［７・・・０］。この８ビット・
レジスターはメッセージ・ビット２６乃至１９を含む。
レジスターはメッセージ・ビット２６乃至１９を含む。
【０４４０】ＩＣＭ２［７・・・０］。この８ビット・
レジスターはメッセージ。ビット１８乃至１１を含む。
レジスターはメッセージ。ビット１８乃至１１を含む。
【０４４１】ＩＣＭ１［７・・・０］。この８ビット・
レジスターはメッセージ。ビット１０乃至３を含む。
レジスターはメッセージ。ビット１０乃至３を含む。
【０４４２】ＩＣＭ０［７］。これはＩＮＣＯＭメッセ
ージの制御ビット２である。読み取り動作が受信バッフ
ァ・レジスターを呼び出し、書き込み動作が送信バッフ
ァ・レジスターに書き込むから、このレジスター・ビッ
トは真の読み書きレジスターではない。このビットから
先に書き込まれたのと同じ値が読み取られるとは限らな
い。
ージの制御ビット２である。読み取り動作が受信バッフ
ァ・レジスターを呼び出し、書き込み動作が送信バッフ
ァ・レジスターに書き込むから、このレジスター・ビッ
トは真の読み書きレジスターではない。このビットから
先に書き込まれたのと同じ値が読み取られるとは限らな
い。
【０４４３】ＩＣＭ０［６・・・２］。この５個のビッ
トはテスト用であり、正規動作中はプログラムによって
無視される任意のビットパターンを含んでいる。この５
個のビットへの書き込みはＩＣ１０がテスト・モードで
ない限り、ＩＮＣＯＭサブシステムの動作に影響しな
い。
トはテスト用であり、正規動作中はプログラムによって
無視される任意のビットパターンを含んでいる。この５
個のビットへの書き込みはＩＣ１０がテスト・モードで
ない限り、ＩＮＣＯＭサブシステムの動作に影響しな
い。
【０４４４】ＩＣＭ０［１・・・０］。この２個のビッ
トは返信メッセージのＢ２６（ＩＣＭ０［１］）で送信
される２個の状態ビットを含む。これらのビットは真の
読み書きレジスターとして構成される。先に書き込まれ
たのと同じ内容が読み取られる。これらのビットはリセ
ットによって払われる。
トは返信メッセージのＢ２６（ＩＣＭ０［１］）で送信
される２個の状態ビットを含む。これらのビットは真の
読み書きレジスターとして構成される。先に書き込まれ
たのと同じ内容が読み取られる。これらのビットはリセ
ットによって払われる。
【０４４５】ＩＣＳＲ：状態レジスター。このバイトワ
イド読み取り専用レジスターはＩＮＣＯＭ通信コントロ
ーラーと通信するのにマイクロコンピューターが必要と
するＩＣＣ状態フラッグを含む。図６１は状態レジスタ
ーにおけるビット割り当てを示す。
イド読み取り専用レジスターはＩＮＣＯＭ通信コントロ
ーラーと通信するのにマイクロコンピューターが必要と
するＩＣＣ状態フラッグを含む。図６１は状態レジスタ
ーにおけるビット割り当てを示す。
【０４４６】ＩＣＳＲ［７］：使用中。このビットはＩ
ＣＣがＩＮＣＯＭネットワークを介してメッセージを送
受信中であるときに常に１である。
ＣＣがＩＮＣＯＭネットワークを介してメッセージを送
受信中であるときに常に１である。
【０４４７】ＩＣＳＲ［６］：インターフェース割り込
み可能。このビットはＩＣＣインターフェースが割り込
み可能状態の時には１である。マスター・モードであれ
ば、インターフェースに常に送信できるから、ＩＣＣは
必ずこのビットをセットされる。
み可能。このビットはＩＣＣインターフェースが割り込
み可能状態の時には１である。マスター・モードであれ
ば、インターフェースに常に送信できるから、ＩＣＣは
必ずこのビットをセットされる。
【０４４８】ＩＣＳＲ［５］：送信アクチブ。ＩＣＣが
メッセージを送信中であればこのビットは１である。送
信はソフトウエアによって、または応答が高速状態リク
エストを要求するメッセージを受信することで開始され
る。ＩＣＳＲ［５］＝１であれば、送信リクエスト（Ｉ
ＣＣＲ［０］＝１）が発せられることはない。このよう
な条件下では、送信リクエストは無視される。
メッセージを送信中であればこのビットは１である。送
信はソフトウエアによって、または応答が高速状態リク
エストを要求するメッセージを受信することで開始され
る。ＩＣＳＲ［５］＝１であれば、送信リクエスト（Ｉ
ＣＣＲ［０］＝１）が発せられることはない。このよう
な条件下では、送信リクエストは無視される。
【０４４９】ＩＣＳＲ［４］：高速状態送信ずみ。高速
状態メッセージ送信が完了すると、このビットは１とな
る。リセットにより、且つＩＣＣＲ［３］＝１を書き込
むことによって払われる。
状態メッセージ送信が完了すると、このビットは１とな
る。リセットにより、且つＩＣＣＲ［３］＝１を書き込
むことによって払われる。
【０４５０】ＩＣＳＲ［３］：送信動作完了。メッセー
ジで送信が完了すると、このビットは１となる。リセッ
トにより、且つＩＣＣＲ［２］＝１を書き込むことによ
り払われる。
ジで送信が完了すると、このビットは１となる。リセッ
トにより、且つＩＣＣＲ［２］＝１を書き込むことによ
り払われる。
【０４５１】ＩＣＳＲ［２］：受信動作完了。受信メッ
セージが受信メッセージ・バッファ中にロードされる
と、このビットが１となる。リセット及びＩＣＳＲ
［１］＝１の書き込みによって払われる。ＩＣＳＲ
［２］＝０となるまでＩＣＣは新しいメッセージの受信
を開始しない。
セージが受信メッセージ・バッファ中にロードされる
と、このビットが１となる。リセット及びＩＣＳＲ
［１］＝１の書き込みによって払われる。ＩＣＳＲ
［２］＝０となるまでＩＣＣは新しいメッセージの受信
を開始しない。
【０４５２】ＩＣＳＲ［１］：ＢＣＨエラー。ＢＣＨエ
ラーを含むメッセージの受信が完了すると、このビット
が１となる。リセット及びＩＣＣＲ［１］＝１の書き込
みによって払われる。
ラーを含むメッセージの受信が完了すると、このビット
が１となる。リセット及びＩＣＣＲ［１］＝１の書き込
みによって払われる。
【０４５３】ＩＣＳＲ［０］：オーバラン。アタラシイ
メッセージがメッセージ・レジスターにロードされよう
としている時にメッセージ・レジスターが解放されてい
なければ（ＩＣＳＲ［２］＝１）、このビットがセット
される。この状態ビットはリセット及びＩＣＣＲ［１］
＝１の書き込みによって払われる。
メッセージがメッセージ・レジスターにロードされよう
としている時にメッセージ・レジスターが解放されてい
なければ（ＩＣＳＲ［２］＝１）、このビットがセット
される。この状態ビットはリセット及びＩＣＣＲ［１］
＝１の書き込みによって払われる。
【０４５４】ＩＣＣＲ：制御レジスター。このバイトワ
イド読み書きレジスターはＩＣＣ２９の動作を制御する
のに使用される。読み取り／変更／書き込み命令が該レ
ジスターに正しく作用できるように読み書きレジスター
として構成されている。図６１は制御レジスターにおけ
るビット割り当てを示す。このレジスターは２つのタイ
プのレジスター・ビット、即ち、指令及び制御ビットで
作用する。指令ビットは１を書き込まれると機能を開始
する。常態では指令ビットは０である。制御ビットはソ
フトウエアによってセットされ、払われる。制御ビット
はその現在値を示し、リセットによって払われて０とな
る。
イド読み書きレジスターはＩＣＣ２９の動作を制御する
のに使用される。読み取り／変更／書き込み命令が該レ
ジスターに正しく作用できるように読み書きレジスター
として構成されている。図６１は制御レジスターにおけ
るビット割り当てを示す。このレジスターは２つのタイ
プのレジスター・ビット、即ち、指令及び制御ビットで
作用する。指令ビットは１を書き込まれると機能を開始
する。常態では指令ビットは０である。制御ビットはソ
フトウエアによってセットされ、払われる。制御ビット
はその現在値を示し、リセットによって払われて０とな
る。
【０４５５】ＩＣＣＲ［７］：割り込み許可。この制御
ビットはＩＣＣの割り込み動作を許可する。セットされ
ると、送受信動作が割り込む。
ビットはＩＣＣの割り込み動作を許可する。セットされ
ると、送受信動作が割り込む。
【０４５６】ＩＣＣＲ［６］：高速状態送信許可。この
制御ビットに高速状態リクエスト・メッセージに対する
自動応答を可能にする。セットされると、送信バッファ
・レジスターに記憶されているメッセージが高速状態リ
クエストの受信に続いて送信される。高速状態リクエス
ト・メッセージは制御ビット・セット（Ｂ２＝１）、命
令フィールド３、指令フィールド０及びサブコマンド・
フィールド０または１を含む。アドレスはＩＣＣアドレ
スと一致しなければならず、メッセージＢＣＨは正しく
なければならない。スレープとして構成されたデバイス
だけが高速状態リクエストに応答する。送信バッファに
記憶されている高速状態メッセージを更新したければ、
バッファ・レジスター中に変化が生ずる前にＩＣＣＲ
［６］をリセットしなければならない。
制御ビットに高速状態リクエスト・メッセージに対する
自動応答を可能にする。セットされると、送信バッファ
・レジスターに記憶されているメッセージが高速状態リ
クエストの受信に続いて送信される。高速状態リクエス
ト・メッセージは制御ビット・セット（Ｂ２＝１）、命
令フィールド３、指令フィールド０及びサブコマンド・
フィールド０または１を含む。アドレスはＩＣＣアドレ
スと一致しなければならず、メッセージＢＣＨは正しく
なければならない。スレープとして構成されたデバイス
だけが高速状態リクエストに応答する。送信バッファに
記憶されている高速状態メッセージを更新したければ、
バッファ・レジスター中に変化が生ずる前にＩＣＣＲ
［６］をリセットしなければならない。
【０４５７】ＩＣＣＲ［５］：マスター・モード。セッ
トされると、このビットはＩＮＣＯＭ通信コントローラ
ーをマスター動作モードに切り換える。マスター・モー
ドでは、ＩＣＣはいつでも送信でき、アドレスに関係な
くすべてのメッセージを受信する。応答及び高速状態動
作は不能となる。ＩＣＣＲ［５］はＣＦＲ［７］＝１で
なければセットできない。ＣＦＲ［７］＝０の状態でＩ
ＣＣＲ［５］に１を書き込もうとしても不可能である。
リセットまたはパワーアップに伴ってこのビットは０
（スレープ・モード）にセットされる。
トされると、このビットはＩＮＣＯＭ通信コントローラ
ーをマスター動作モードに切り換える。マスター・モー
ドでは、ＩＣＣはいつでも送信でき、アドレスに関係な
くすべてのメッセージを受信する。応答及び高速状態動
作は不能となる。ＩＣＣＲ［５］はＣＦＲ［７］＝１で
なければセットできない。ＣＦＲ［７］＝０の状態でＩ
ＣＣＲ［５］に１を書き込もうとしても不可能である。
リセットまたはパワーアップに伴ってこのビットは０
（スレープ・モード）にセットされる。
【０４５８】ＩＣＣＲ［４］。この制御ビットは使用さ
れない。
れない。
【０４５９】ＩＣＣＲ［３］：送信された高速常態の確
認。この指令ビットは、ＩＣＳＲ［４］をリセットする
のに使用される。ＩＣＣＲ［３］に１が書き込まれると
ＩＣＳＲ［４］がリセットされる。常態においてＩＣＣ
Ｒ［３］は０である。
認。この指令ビットは、ＩＣＳＲ［４］をリセットする
のに使用される。ＩＣＣＲ［３］に１が書き込まれると
ＩＣＳＲ［４］がリセットされる。常態においてＩＣＣ
Ｒ［３］は０である。
【０４６０】ＩＣＣＲ［２］：送信完了の確認。この指
令ビットはＩＣＳＲ［３］をリセットするのに使用され
る。ＩＣＣＲ［２］に１が書き込まれるとＩＣＳＲ
［３］がリセットされる。ＩＣＣＲ［２］は常に０であ
る。
令ビットはＩＣＳＲ［３］をリセットするのに使用され
る。ＩＣＣＲ［２］に１が書き込まれるとＩＣＳＲ
［３］がリセットされる。ＩＣＣＲ［２］は常に０であ
る。
【０４６１】ＩＣＣＲ［１］：受信メッセージの確認。
この指令ビットはＩＣＳＲ［２］をリセットするのに使
用される。ＩＣＣＲ［１］に１が書き込まれるとＩＣＳ
Ｒ［２］がリセットされる。ＩＣＣＲ［１］は常に０で
ある。
この指令ビットはＩＣＳＲ［２］をリセットするのに使
用される。ＩＣＣＲ［１］に１が書き込まれるとＩＣＳ
Ｒ［２］がリセットされる。ＩＣＣＲ［１］は常に０で
ある。
【０４６２】ＩＣＣＲ［０］：送信開始。１を書き込ま
れると、この指令ビットは送信バッファ・レジスターＩ
ＣＭ３・・・ＩＣＭ０中に記憶されているメッセージの
送信を開始する。メッセージ送信のためには送信機が使
用中（ＩＣＳＲ［５］＝０）であってはならず、インタ
ーフェースが割り込み可能（ＩＣＳＲ［６］＝１）でな
ければならない。
れると、この指令ビットは送信バッファ・レジスターＩ
ＣＭ３・・・ＩＣＭ０中に記憶されているメッセージの
送信を開始する。メッセージ送信のためには送信機が使
用中（ＩＣＳＲ［５］＝０）であってはならず、インタ
ーフェースが割り込み可能（ＩＣＳＲ［６］＝１）でな
ければならない。
【０４６３】ＩＮＣＯＭネットワーク ＩＮＣＯＭネットワークによる通信はすべて３３ビット
・メッセージの形を取る。メッセージは２個のスタート
ビットで始まり、１個のストップ・ビットで終わる非同
期メッセージである。搬送波変調モード及びベースバン
ド変調モードを任意に選択できる。
・メッセージの形を取る。メッセージは２個のスタート
ビットで始まり、１個のストップ・ビットで終わる非同
期メッセージである。搬送波変調モード及びベースバン
ド変調モードを任意に選択できる。
【０４６４】搬送波変調 搬送波変調方法を選択した場合、２通りのコンパチブル
変調方式、即ち、周波数シフトキーイング方式（ＦＳ
Ｋ）及び振幅シフトキーイング方式（ＡＳＫ）が可能で
ある。
変調方式、即ち、周波数シフトキーイング方式（ＦＳ
Ｋ）及び振幅シフトキーイング方式（ＡＳＫ）が可能で
ある。
【０４６５】□ＡＳＫ：振幅シフトキーイング方式によ
る変調方法では１１５．２ｋＨ２搬送波を使用する。搬
送波が存在すればメッセージ・ビットは１、存在しなけ
れば０である。
る変調方法では１１５．２ｋＨ２搬送波を使用する。搬
送波が存在すればメッセージ・ビットは１、存在しなけ
れば０である。
【０４６６】□ＦＳＫ：周波数シフトキーイング方式に
よる変調方法では２つの搬送波周波数を使用する。メッ
セージ・ビットは、搬送波周波数が１１５．２ｋＨｚな
ら１．９２、１６ｋＨｚなら０である。
よる変調方法では２つの搬送波周波数を使用する。メッ
セージ・ビットは、搬送波周波数が１１５．２ｋＨｚな
ら１．９２、１６ｋＨｚなら０である。
【０４６７】ＩＮＣＯＭコントローラーだけが送信にＦ
ＳＫを使用し、受信機のデジタル復調器だけが１１５．
２ｋＨ２搬送波と相関するから、この２つの変調方法は
コンパチブルである。正しい復調が行われるために９
２．１６ｋＨ２搬送波の存在は不要である。ビット伝送
速度が比較的高い場合、第２搬送波周波数を使用するこ
とにより、エコーの著しい環境においてリミッター・キ
ャプチャーが得られる。ＦＳＫモードで動作するＩＮＣ
ＯＭコントローラーはエコーが正しく消されている限り
ＡＳＫモードで送信されるメッセージを正しく受信す
る。メッセージの間隔は０（搬送波なし）でなければな
らない。以下の説明ではＡＳＫ／ＦＳＫとベースバンド
変調とが混同されないようにするため、通信回線の状態
を表わすのに１及び０を使用する。
ＳＫを使用し、受信機のデジタル復調器だけが１１５．
２ｋＨ２搬送波と相関するから、この２つの変調方法は
コンパチブルである。正しい復調が行われるために９
２．１６ｋＨ２搬送波の存在は不要である。ビット伝送
速度が比較的高い場合、第２搬送波周波数を使用するこ
とにより、エコーの著しい環境においてリミッター・キ
ャプチャーが得られる。ＦＳＫモードで動作するＩＮＣ
ＯＭコントローラーはエコーが正しく消されている限り
ＡＳＫモードで送信されるメッセージを正しく受信す
る。メッセージの間隔は０（搬送波なし）でなければな
らない。以下の説明ではＡＳＫ／ＦＳＫとベースバンド
変調とが混同されないようにするため、通信回線の状態
を表わすのに１及び０を使用する。
【０４６８】通信ビット伝送速度 ＩＮＣＯＭネットワークは選択された送信モードに応じ
て種々のビット伝送速度で動作するように構成すればよ
い。表１９はＩＮＣＯＭネットワークの通信ビット伝送
速度を示す。所与のＩＮＣＯＭネットワークには１つの
送信モード及び１つのビット伝送速度だけを選択でき
る。
て種々のビット伝送速度で動作するように構成すればよ
い。表１９はＩＮＣＯＭネットワークの通信ビット伝送
速度を示す。所与のＩＮＣＯＭネットワークには１つの
送信モード及び１つのビット伝送速度だけを選択でき
る。
【０４６９】
【表１９】 上述のように、ＡＳＫ及びＦＳＫ変調方法はコンパチブ
ルである。ＡＳＫシステムはビット伝送速度が比較的高
いＦＳＫには適用できないネットワーク条件を必要とす
ることがある。
ルである。ＡＳＫシステムはビット伝送速度が比較的高
いＦＳＫには適用できないネットワーク条件を必要とす
ることがある。
【０４７０】メッセージ・フォーマット ＩＮＣＯＭメッセージはすべて長さが３３ビットであ
り、下記のような特徴を有する。
り、下記のような特徴を有する。
【０４７１】□最初の２ビットはスタートビットであ
り、１，１でなければならない。
り、１，１でなければならない。
【０４７２】□第３ビットは基本メッセージ・タイプを
決定する制御ビットである。
決定する制御ビットである。
【０４７３】□２９番目のビットで始まる５ビットＢＣ
Ｈエラー・チェック・コードが送信される。
Ｈエラー・チェック・コードが送信される。
【０４７４】□メッセージの最終ビットはストップビッ
トであり、これは０でなければならない。
トであり、これは０でなければならない。
【０４７５】ビット伝送速度と変調方法は選択されるシ
ステム・オプションに応じて可変であるが、３３ビット
非同期メッセージ・フォーマットであることは共通であ
る。以下の説明では先頭の送信ビットをＢ０、末尾ビッ
ト（ストップビット）をＢ３２とする。ＩＮＣＯＭメッ
セージ・フォーマットは図１００に示した。
ステム・オプションに応じて可変であるが、３３ビット
非同期メッセージ・フォーマットであることは共通であ
る。以下の説明では先頭の送信ビットをＢ０、末尾ビッ
ト（ストップビット）をＢ３２とする。ＩＮＣＯＭメッ
セージ・フォーマットは図１００に示した。
【０４７６】スタート・ビット：Ｂ０，Ｂ１ 各ネットワーク・メッセージは２個のスタートビットで
始まる。このスタートビットはメッセージをフレーミン
グに使用されるものであって、１，１でなければならな
い。メッセージ間のギャップは０，０．．で埋められ
る。ストップビットに直ぐ続いて新しいメッセージがス
タートできる。
始まる。このスタートビットはメッセージをフレーミン
グに使用されるものであって、１，１でなければならな
い。メッセージ間のギャップは０，０．．で埋められ
る。ストップビットに直ぐ続いて新しいメッセージがス
タートできる。
【０４７７】制御ビット：Ｂ２ この制御ビットはメッセージ・ビットＢ３乃至Ｂ２６の
意味を定義する。もしＢ２が１ならメッセージは制御メ
ッセージであり、ＩＣＣによって翻訳される。もしＢ２
が０なら、メッセージはデータ・メッセージであり、Ｉ
ＣＣによって翻訳されない。送信権（母線支配権トーク
ン）は制御メッセージ（Ｂ２＝１）によってのみ交換で
きる。
意味を定義する。もしＢ２が１ならメッセージは制御メ
ッセージであり、ＩＣＣによって翻訳される。もしＢ２
が０なら、メッセージはデータ・メッセージであり、Ｉ
ＣＣによって翻訳されない。送信権（母線支配権トーク
ン）は制御メッセージ（Ｂ２＝１）によってのみ交換で
きる。
【０４７８】メッセージ・ビットＢ３−Ｂ２６ このメッセージ・フィールドの意味は制御ビットＢ２に
よって決定される。
よって決定される。
【０４７９】□制御ビットが１ならば、ビットＢ３乃至
Ｂ２６がＩＣＣによって翻訳されるべき命令、指令、サ
ブコマンド及びアドレス・フィールドを含むことを意味
する。
Ｂ２６がＩＣＣによって翻訳されるべき命令、指令、サ
ブコマンド及びアドレス・フィールドを含むことを意味
する。
【０４８０】□制御ビットが０ならば、ビットＢ３乃至
Ｂ２６が高レベルのメッセージ・プロトコルの一部であ
る任意データを含むことを意味する。このようなメッセ
ージはＩＣＣによって翻訳されない。
Ｂ２６が高レベルのメッセージ・プロトコルの一部であ
る任意データを含むことを意味する。このようなメッセ
ージはＩＣＣによって翻訳されない。
【０４８１】ＢＣＨエラー・チェック・コード：Ｂ２７
−Ｂ３１ メッセージ・ビットＢ２７乃至Ｂ３１はＢＣＨ３１，２
６コードを使用して計算される５ビット・エラーチェッ
クを含む。ＩＣＣは３３ビット・メッセージのビットＢ
２乃至Ｂ２６に基づいてＢＣＨの残り部分を計算する。
メッセージ本分（Ｂ２・・・Ｂ３０）は常にルートとし
てＢＣＨジェネレーター多項式：Ｘ５＋Ｘ２＋１を有す
る。このエラーチェック・コードはハミング距離が３で
あり、あらゆるランダム・ダブル・ビット・エラー及び
長さ５ビットまでのあらゆるバースト・エラーを検出す
る。正しいＢＣＨを含むメッセージを例示すれば下記の
通り： S -bch- -SC- -addr- -cf- inc C st 0 01001 0000 000000000000 0000 0000 0 11 0 01000 0000 000000000000 0000 1000 1 11 0 00100 0111 111111111110 0000 0011 1 11 0 01001 0111 111111111110 0000 0010 1 11 ストップ・ビット：Ｂ３２ 各メッセージはストップビットで終り、ストップビット
は常に０である。
−Ｂ３１ メッセージ・ビットＢ２７乃至Ｂ３１はＢＣＨ３１，２
６コードを使用して計算される５ビット・エラーチェッ
クを含む。ＩＣＣは３３ビット・メッセージのビットＢ
２乃至Ｂ２６に基づいてＢＣＨの残り部分を計算する。
メッセージ本分（Ｂ２・・・Ｂ３０）は常にルートとし
てＢＣＨジェネレーター多項式：Ｘ５＋Ｘ２＋１を有す
る。このエラーチェック・コードはハミング距離が３で
あり、あらゆるランダム・ダブル・ビット・エラー及び
長さ５ビットまでのあらゆるバースト・エラーを検出す
る。正しいＢＣＨを含むメッセージを例示すれば下記の
通り： S -bch- -SC- -addr- -cf- inc C st 0 01001 0000 000000000000 0000 0000 0 11 0 01000 0000 000000000000 0000 1000 1 11 0 00100 0111 111111111110 0000 0011 1 11 0 01001 0111 111111111110 0000 0010 1 11 ストップ・ビット：Ｂ３２ 各メッセージはストップビットで終り、ストップビット
は常に０である。
【０４８２】制御メッセージ セットされた（１）制御ビット（Ｂ２）を含むメッセー
ジは制御メッセージである。
ジは制御メッセージである。
【０４８３】命令フィールド：３６−Ｂ３ 命令フィールドはメッセージ・ビットＢ６乃至Ｂ３から
成る。このフィールドはいくつかの基本的制御機能を有
するだけでなく、ハードウエア・レベルに送信権プロト
コルを形成する。このフィールドは表２０に示すように
翻訳される。
成る。このフィールドはいくつかの基本的制御機能を有
するだけでなく、ハードウエア・レベルに送信権プロト
コルを形成する。このフィールドは表２０に示すように
翻訳される。
【０４８４】ネットワーク・アドレス：Ｂ２２−Ｂ１１ メッセージ。ビットＢ１１乃至Ｂ２２は制御メッセージ
中にネットワーク・アドレスを含む。Ｂ１１はアドレス
の最下位バイトである。制御メッセージにおけるアドレ
ス比較は命令フィールドの内容に応じて異なる。大抵の
制御メッセージ命令は、アドレス情報の１２ビットを全
部使用してメッセージの受け手を確定する。１２個以下
のビットを使用する場合もある。
中にネットワーク・アドレスを含む。Ｂ１１はアドレス
の最下位バイトである。制御メッセージにおけるアドレ
ス比較は命令フィールドの内容に応じて異なる。大抵の
制御メッセージ命令は、アドレス情報の１２ビットを全
部使用してメッセージの受け手を確定する。１２個以下
のビットを使用する場合もある。
【０４８５】領域アドレス命令 命令復号
【表２０】 領域アドレス命令 命令＄４−領域省略、＄Ｃ−保留、及び４５−領域回復
はアドレス比較においてアドレス・フィールドのＢ２２
乃至Ｂ１５だけを使用する。この３つの命令はアドレス
情報の下位４ビットが無視される領域アドレッシングを
使用する。これらの命令はネットワークにおける最大限
１６個の事なる非マイスター・デバイスによって受信で
きる。
はアドレス比較においてアドレス・フィールドのＢ２２
乃至Ｂ１５だけを使用する。この３つの命令はアドレス
情報の下位４ビットが無視される領域アドレッシングを
使用する。これらの命令はネットワークにおける最大限
１６個の事なる非マイスター・デバイスによって受信で
きる。
【０４８６】ユニバーサル・アドレス命令 命令＄Ｄ−保留、＄６−スクラム、及び＄Ｅ−保留はア
ドレッシングを使用しない。これらの命令はネットワー
クのすべてのデバイスによって受信される。
ドレッシングを使用しない。これらの命令はネットワー
クのすべてのデバイスによって受信される。
【０４８７】指令フィールド：Ｂ７−Ｂ１０ この４ビット・フィールドは制御メッセージ中の指令を
画定する。他のいかなる制御メッセージ・タイプにも使
用されない。このフィールドによって画定される指令の
定義は高レベルのソフトウエア・プロトコルによって決
定され、２つの状態指令を除けば製品タイプに応じて異
なる。高速状態ＩＣＣハードウエアはサブコマンド０ま
たは１を含む指令０によって与えられる状態指令を翻訳
し、実行する。この２つの状態指令制御メッセージは以
下に述べるようにあらゆる製品について普遍的に定義さ
れる。
画定する。他のいかなる制御メッセージ・タイプにも使
用されない。このフィールドによって画定される指令の
定義は高レベルのソフトウエア・プロトコルによって決
定され、２つの状態指令を除けば製品タイプに応じて異
なる。高速状態ＩＣＣハードウエアはサブコマンド０ま
たは１を含む指令０によって与えられる状態指令を翻訳
し、実行する。この２つの状態指令制御メッセージは以
下に述べるようにあらゆる製品について普遍的に定義さ
れる。
【０４８８】シングル・メッセージ状態 命令＄３、指令０及びサブコマンド１を含む制御メッセ
ージは拡張状態リクエストであると定義される。アドレ
スされたデバイスは後述のように応答するものと期待さ
れる。
ージは拡張状態リクエストであると定義される。アドレ
スされたデバイスは後述のように応答するものと期待さ
れる。
【０４８９】サブコマンド・フィールド：Ｂ２６−Ｂ２
３ この４ビット・フィールドは制御メッセージ中のサブコ
マンドを画定する。その他のいかなる制御メッセージ・
タイプにも使用されない。このフィールドによって画定
されるサブコマンドの定義は状態指令中のサブコマンド
０及び１を除けば製品のタイプに応じて異なる。
３ この４ビット・フィールドは制御メッセージ中のサブコ
マンドを画定する。その他のいかなる制御メッセージ・
タイプにも使用されない。このフィールドによって画定
されるサブコマンドの定義は状態指令中のサブコマンド
０及び１を除けば製品のタイプに応じて異なる。
【０４９０】通信ネットワーク調停 ＩＮＣＯＭネットワークは多数のデバイスが送信できる
マルチドロップ通信母線である。母線調停はハードウエ
ア・プロトコル、ソフトウエア・プロトコルの双方によ
って行われる。ネットワークは母線送信権の制御がメッ
セージのタイプ及び内容によって決められるトークン・
パッシング方式によって調停される。調停プロトコルは
システム構成によって決定される単一のネットワーク・
コントローラ（ネットワーク・マスター）の形態を取
る。複数のデバイスがネットワーク・マスター機能を行
うことができるが、所与の時点において機能できるのは
１つのデバイスだけである。
マルチドロップ通信母線である。母線調停はハードウエ
ア・プロトコル、ソフトウエア・プロトコルの双方によ
って行われる。ネットワークは母線送信権の制御がメッ
セージのタイプ及び内容によって決められるトークン・
パッシング方式によって調停される。調停プロトコルは
システム構成によって決定される単一のネットワーク・
コントローラ（ネットワーク・マスター）の形態を取
る。複数のデバイスがネットワーク・マスター機能を行
うことができるが、所与の時点において機能できるのは
１つのデバイスだけである。
【０４９１】ネットワーク・マスターは母線送信権を分
配するためのいくつかの手段を有する。
配するためのいくつかの手段を有する。
【０４９２】□応答をリクエストする制御メッセージを
スレーブ・デバイスに送信する。もしメッセージが応答
をリクエストしなければ、母線送信権はネットワーク・
マスターの手許にある。もしメッセージが応答をリクエ
ストすると、スレーブはリクエスト・メッセージを受信
してから１ビット時間以内に単一応答制御メッセージの
送信を開始する。この場合、母線送信権は１メッセージ
の時間だけスレーブに与えられる。応答をリクエストす
る制御メッセージを受信するか、インターフェースが該
当の制御メッセージによって割り込み許可されない限り
メッセージを送信できない。
スレーブ・デバイスに送信する。もしメッセージが応答
をリクエストしなければ、母線送信権はネットワーク・
マスターの手許にある。もしメッセージが応答をリクエ
ストすると、スレーブはリクエスト・メッセージを受信
してから１ビット時間以内に単一応答制御メッセージの
送信を開始する。この場合、母線送信権は１メッセージ
の時間だけスレーブに与えられる。応答をリクエストす
る制御メッセージを受信するか、インターフェースが該
当の制御メッセージによって割り込み許可されない限り
メッセージを送信できない。
【０４９３】□インターフェースの割り込みを許可する
制御メッセージをスレーブ・コントローラーに送信す
る。この場合、母線送信権は割り込み許可されたスレー
ブ・デバイスに渡される。スレーブはソフトウエア・プ
ロトコルが要求する数のメッセージを送信できる。この
スレーブ・デバイスのインターフェースは割り込み禁止
制御メッセージを受信するか、他のアドレスに向けた制
御メッセージ（Ｂ２セット）を検出するまでは割り込み
可能である。ソフトウエア通信プロトコルは母線送信権
をネットワーク・マスター・コントローラーまたは他の
スレーブ・デバイスに戻す時点を決定する。ハードウエ
ア・レベル調停プロトコルはアドレスの違う２つ以上の
スレーブ・デバイスのインターフェースが同時に割り込
み許可されるのを防止する。
制御メッセージをスレーブ・コントローラーに送信す
る。この場合、母線送信権は割り込み許可されたスレー
ブ・デバイスに渡される。スレーブはソフトウエア・プ
ロトコルが要求する数のメッセージを送信できる。この
スレーブ・デバイスのインターフェースは割り込み禁止
制御メッセージを受信するか、他のアドレスに向けた制
御メッセージ（Ｂ２セット）を検出するまでは割り込み
可能である。ソフトウエア通信プロトコルは母線送信権
をネットワーク・マスター・コントローラーまたは他の
スレーブ・デバイスに戻す時点を決定する。ハードウエ
ア・レベル調停プロトコルはアドレスの違う２つ以上の
スレーブ・デバイスのインターフェースが同時に割り込
み許可されるのを防止する。
【０４９４】状態トランザクション ＩＮＣＯＭ標準プロトコルに合致するスレーブ・デバイ
スはすべて有効な状態リクエストに応答しなければなら
ない。３つの状態リクエスト・トランザクション・シー
ケンスが定められている。すべての製品は少なくとも第
１タイプのトランザクションに適応できることを要求さ
れ、３つのトランザクションすべてに適応することも可
能である。
スはすべて有効な状態リクエストに応答しなければなら
ない。３つの状態リクエスト・トランザクション・シー
ケンスが定められている。すべての製品は少なくとも第
１タイプのトランザクションに適応できることを要求さ
れ、３つのトランザクションすべてに適応することも可
能である。
【０４９５】応答 すべてのスレーブ・デバイスは応答を要求する制御メッ
セージを受信すると応答を作成する。ただし、制御メッ
セージが対応のアドレス及び正しいＢＣＨを含んでいる
場合に限る。応答状態メッセージはビット２をセットさ
れており、ビットＢ２５及びＢ２６で表わされる２ビッ
ト状態を含む。ビットＢ３からビットＢ２４までは未定
義であるが、多くの場合、状態リクエスト・メッセージ
のエコーである。Ｂ１乃至Ｂ２６でいかなるビットパタ
ーンが送信されるかに基づいてＢＣＨが計算されること
はいうまでもない。２つの状態ビットの典型的な定義を
表２１に示す。
セージを受信すると応答を作成する。ただし、制御メッ
セージが対応のアドレス及び正しいＢＣＨを含んでいる
場合に限る。応答状態メッセージはビット２をセットさ
れており、ビットＢ２５及びＢ２６で表わされる２ビッ
ト状態を含む。ビットＢ３からビットＢ２４までは未定
義であるが、多くの場合、状態リクエスト・メッセージ
のエコーである。Ｂ１乃至Ｂ２６でいかなるビットパタ
ーンが送信されるかに基づいてＢＣＨが計算されること
はいうまでもない。２つの状態ビットの典型的な定義を
表２１に示す。
【０４９６】
【表２１】 下記のＩＮＣＯＭ制御メッセージが応答を形成する。
【０４９７】 ０ ａａａ ０ ８ １ ロード省略、応答 ０ ａａａ ０ ９ １ ロード回復、応答 ０ ａａａ ０ Ａ １ 割り込み禁止、応答 ０ ａａａ ０ Ｆ １ 状態応答リクエスト 応答メッセージ完了の時点で送信権は状態をリクエスト
したデバイスに戻される。
したデバイスに戻される。
【０４９８】シングル状態メッセージ シングル・メッセージ状態リクエストに対していくつか
のスレーブ・デバイスが応答できる。一般に、マイクロ
プロセッサーをベースにするスレーブはこのリクエスト
に応答できる。シングル状態リクエスト・メッセージは
“０ ａａａ０ ３ １”である。このメッセージはイ
ンターフェース割り込み許可命令、指令０、サブコマン
ド０から成る。スレーブは２通りの応答モードを選択で
きる： □スレーブは上記２つの状態ビットを含む応答メッセー
ジを返信できる。
のスレーブ・デバイスが応答できる。一般に、マイクロ
プロセッサーをベースにするスレーブはこのリクエスト
に応答できる。シングル状態リクエスト・メッセージは
“０ ａａａ０ ３ １”である。このメッセージはイ
ンターフェース割り込み許可命令、指令０、サブコマン
ド０から成る。スレーブは２通りの応答モードを選択で
きる： □スレーブは上記２つの状態ビットを含む応答メッセー
ジを返信できる。
【０４９９】□スレーブは後述のような製品状態メッセ
ージを返信できる。
ージを返信できる。
【０５００】単一応答メッセージ完了の時点で送信権は
状態をリクエスト下デバイスに戻される。
状態をリクエスト下デバイスに戻される。
【０５０１】製品状態メッセージ 製品状態メッセージのフォーマットは下記の通り： □Ｂ２：０ □Ｂ８−３：６ビット・メーカー・コード □Ｂ１２−９：４ビット通信ソフトウエア・バージョン □Ｂ１８−１３：６ビット製品ＩＤ □Ｂ２１−１９：３ビット製品特殊状態 □Ｂ２６−２２：５ビット標準状態コード メーカー・コード この６ビット・フィールドは製品のメーカーを固定す
る。
る。
【０５０２】コード例を挙げると下記の通り。
【０５０３】 Ｂ８−３ メーカー ００ 保留 ０１ Westinghouse Electrical Components (As
heville) ０４ Westinghouse Breaker Components (Beave
r) 通信ソフトウエア・バージョン この４ビット・フィールドはスレーブ製品が使用してい
る通信ソフトウエア・コード・バージョン番号を示すの
に使用できる。
heville) ０４ Westinghouse Breaker Components (Beave
r) 通信ソフトウエア・バージョン この４ビット・フィールドはスレーブ製品が使用してい
る通信ソフトウエア・コード・バージョン番号を示すの
に使用できる。
【０５０４】製品 ＩＤ この６ビット・フィールドはメーカー・コード内で特定
製品を示すのに使用できる。
製品を示すのに使用できる。
【０５０５】製品特殊状態 この３ビット・フィールドは製品に特有な状態を示すた
め製品ごとに使用できる。
め製品ごとに使用できる。
【０５０６】標準状態コード この５ビット・フィールドは表２１に示したような標準
状態コードとして使用できる。各製品はこれらの定義に
合致する４通りの動作状態を明らかにしなければならな
い。
状態コードとして使用できる。各製品はこれらの定義に
合致する４通りの動作状態を明らかにしなければならな
い。
【０５０７】拡張状態 拡張状態リクエストに対していくつかのスレーブ・デバ
イスが応答できる。一般に、マイクロプロセッサーをベ
ースとするスレーブがこのリクエストに応答することが
できる。拡張状態リクエスト・メッセージは“１ ａａ
ａ ０ ３ １”である。このメッセージは割り込み許
可命令、指令０及びサブコマンド１を含む。スレーブは
２つのメッセージで応答する： □第１のメッセージは上述した製品状態メッセージであ
る。
イスが応答できる。一般に、マイクロプロセッサーをベ
ースとするスレーブがこのリクエストに応答することが
できる。拡張状態リクエスト・メッセージは“１ ａａ
ａ ０ ３ １”である。このメッセージは割り込み許
可命令、指令０及びサブコマンド１を含む。スレーブは
２つのメッセージで応答する： □第１のメッセージは上述した製品状態メッセージであ
る。
【０５０８】□第２のメッセージは確認メッセージであ
り、そのフォーマットは“０ ａａａ １ ３ １”。
１２個のアドレス・ビットがスレーブのアドレスであ
る。
り、そのフォーマットは“０ ａａａ １ ３ １”。
１２個のアドレス・ビットがスレーブのアドレスであ
る。
【０５０９】第２の応答メッセージが完了すると、状態
をリクエストしたデバイスに送信権が戻される。
をリクエストしたデバイスに送信権が戻される。
【０５１０】動 作 ＩＮＣＯＭ通信コントローラー２９には２つの動作モー
ドがある：マスター動作モード及びスレーブ動作モー
ド。一般に、所与の用途に応じて、ＩＣＣ２９はこれら
のモードのいずれか１つで動作するように構成される
が、単一の通信ネットワークに複数のマスターが存在す
ることを可能にするシステムと併用することも可能であ
る。ＩＣＣに対する典型的なプログラミング・インター
フェースを以下に説明する。
ドがある：マスター動作モード及びスレーブ動作モー
ド。一般に、所与の用途に応じて、ＩＣＣ２９はこれら
のモードのいずれか１つで動作するように構成される
が、単一の通信ネットワークに複数のマスターが存在す
ることを可能にするシステムと併用することも可能であ
る。ＩＣＣに対する典型的なプログラミング・インター
フェースを以下に説明する。
【０５１１】初期設定 ＩＣ１０初期設定ソフトウエアの一部として、いくつか
のパラメーターをＩＣＣ２９にセットしなければならな
い。
のパラメーターをＩＣＣ２９にセットしなければならな
い。
【０５１２】□構成：ＣＦＲ［７］（ＩＣＣマスター・
モード許可）及びＡＣＦＲ［６］（分割比）にそれぞれ
該当の値をロードしなければならない。マスター動作モ
ードを可能にするにはＣＦＲ［７］をセットしなければ
ならない。セットしなければ、ＩＣＣはマスター・モー
ドに入れない。ＡＣＦＲ［６］は水晶発振器周波数に応
じてセットしなければならない。
モード許可）及びＡＣＦＲ［６］（分割比）にそれぞれ
該当の値をロードしなければならない。マスター動作モ
ードを可能にするにはＣＦＲ［７］をセットしなければ
ならない。セットしなければ、ＩＣＣはマスター・モー
ドに入れない。ＡＣＦＲ［６］は水晶発振器周波数に応
じてセットしなければならない。
【０５１３】□通信パラメーター：適切なビット伝送速
度及び変調方法となるようにＩＣＡＨ［７・・・４］を
セットしなければならない。ＩＣ１０の正規動作中はこ
れらの値を変えてはならない。
度及び変調方法となるようにＩＣＡＨ［７・・・４］を
セットしなければならない。ＩＣ１０の正規動作中はこ
れらの値を変えてはならない。
【０５１４】□ＩＮＣＯＭアドレス：ＩＣ１０をＩＮＣ
ＯＭスレーブとして構成するにはＩＣＡＨ［３・・・
０］及びＩＣＡ［７・・・０」にスレーブのネットワー
ク・アドレスをロードしなければならない。ＩＮＣＯＭ
マスターはアドレスを必要としない。
ＯＭスレーブとして構成するにはＩＣＡＨ［３・・・
０］及びＩＣＡ［７・・・０」にスレーブのネットワー
ク・アドレスをロードしなければならない。ＩＮＣＯＭ
マスターはアドレスを必要としない。
【０５１５】□モード：ＩＣ１０がＩＮＣＯＭネットワ
ークにおけるマスターなら、ＩＣＣはアドレスに関係な
くネットワークを介してすべてのメッセージを受信す
る。ＩＣＣＲ［５］をセットすることによりＩＣＣはメ
ッセージを送信できる。このことは割り込み許可状態ビ
ットのセット（ＩＣＳＲ［６］）によって指示される。
ークにおけるマスターなら、ＩＣＣはアドレスに関係な
くネットワークを介してすべてのメッセージを受信す
る。ＩＣＣＲ［５］をセットすることによりＩＣＣはメ
ッセージを送信できる。このことは割り込み許可状態ビ
ットのセット（ＩＣＳＲ［６］）によって指示される。
【０５１６】□割り込み：ＩＣＣサブシステムの割り込
みを可能にするには、ＩＣＣＲ［７］をセットしなけれ
ばならない。ＩＣＳＲ［３］及びＩＣＳＲ［２］を使用
して割り込みリクエストを指示する。リクエストは割り
込みを許可されていないシステムにポーリングされる。
みを可能にするには、ＩＣＣＲ［７］をセットしなけれ
ばならない。ＩＣＳＲ［３］及びＩＣＳＲ［２］を使用
して割り込みリクエストを指示する。リクエストは割り
込みを許可されていないシステムにポーリングされる。
【０５１７】これらのパラメーターをセットすれば、Ｉ
ＣＣは通信ネットワークにおいて正しく機能することが
できる。
ＣＣは通信ネットワークにおいて正しく機能することが
できる。
【０５１８】受信動作 ＩＣ１０の動作はＩＣＣ２９の動作モードに応じて異な
る。受信機はマスター・モードかどうかに応じてその動
作が異なる。
る。受信機はマスター・モードかどうかに応じてその動
作が異なる。
【０５１９】マスター・モード ＩＣ１０がマスター・モードなら、制御メッセージ・ア
ドレスに関係なくすべてのＩＮＣＯＭネットワーク・メ
ッセージを受信する。マスター・モードではそのインタ
ーフェースは常に割り込み可能状態にある（ＩＣＳＲ
［６］＝１）。従って、すべてのネットワーク・メッセ
ージが受信される。
ドレスに関係なくすべてのＩＮＣＯＭネットワーク・メ
ッセージを受信する。マスター・モードではそのインタ
ーフェースは常に割り込み可能状態にある（ＩＣＳＲ
［６］＝１）。従って、すべてのネットワーク・メッセ
ージが受信される。
【０５２０】スレーブ・モード ＩＣ１０がスレーブとして構成されている場合、アドレ
スと一致する制御メッセージだけを受信する。メッセー
ジが処理されるときにＩＣＣインターフェースが割り込
み可能状態にある場合にだけ、データ・メッセージが受
信される。スレーブ・デバイスのインターフェースはこ
のスレーブのアドレスを含む特定の制御メッセージ・タ
イプによって割り込みを許可される。また、別のスレー
ブ・デバイスが割り込みを許可されると前記インターフ
ェースは割り込みを禁止される。正しいアドレスの制御
メッセージはすべて受信される。
スと一致する制御メッセージだけを受信する。メッセー
ジが処理されるときにＩＣＣインターフェースが割り込
み可能状態にある場合にだけ、データ・メッセージが受
信される。スレーブ・デバイスのインターフェースはこ
のスレーブのアドレスを含む特定の制御メッセージ・タ
イプによって割り込みを許可される。また、別のスレー
ブ・デバイスが割り込みを許可されると前記インターフ
ェースは割り込みを禁止される。正しいアドレスの制御
メッセージはすべて受信される。
【０５２１】メッセージの処理 ＩＣＣによってメッセージが受信されると、下記事象が
起こる： １．２個のスタートビットが検出されると、直列のビッ
ト流れがフレーミングされ、バッファ、レジスターへ移
される。
起こる： １．２個のスタートビットが検出されると、直列のビッ
ト流れがフレーミングされ、バッファ、レジスターへ移
される。
【０５２２】２．メッセージが制御メッセージなら、Ｂ
ＣＨ及びアドレスがチェックされ命令が実行される。
ＣＨ及びアドレスがチェックされ命令が実行される。
【０５２３】３．ＩＣＳＲ［６］がセットされるか、ま
たはメッセージがこのＩＮＣＯＭアドレスに対する命令
メッセージなら、メッセージはＩＣＭ３乃至ＩＣＭ０と
してアドレスされた受信バッファ・レジスターにロード
される。この事象はＩＣＳＲ［２］がリセットされた場
合にのみ起こる。ＩＣＳＲ［２］がセットされるとメッ
セージが処分され、ＩＣＳＲ［０］（受信機オーバラ
ン）がセットされる。メッセージの受信中、ＩＣＳＲ
［７］は１である。メッセージが処理されると、ＩＣＳ
Ｒ［２］がセットされて、受信バッファに新しいメッセ
ージがロードされたことを指示する。先行メッセージが
ソフトウエアによって確認される前に受信バッファ・レ
ジスターにロードしなければならない追加メッセージが
処理されると、受信機オーバランが発生する。
たはメッセージがこのＩＮＣＯＭアドレスに対する命令
メッセージなら、メッセージはＩＣＭ３乃至ＩＣＭ０と
してアドレスされた受信バッファ・レジスターにロード
される。この事象はＩＣＳＲ［２］がリセットされた場
合にのみ起こる。ＩＣＳＲ［２］がセットされるとメッ
セージが処分され、ＩＣＳＲ［０］（受信機オーバラ
ン）がセットされる。メッセージの受信中、ＩＣＳＲ
［７］は１である。メッセージが処理されると、ＩＣＳ
Ｒ［２］がセットされて、受信バッファに新しいメッセ
ージがロードされたことを指示する。先行メッセージが
ソフトウエアによって確認される前に受信バッファ・レ
ジスターにロードしなければならない追加メッセージが
処理されると、受信機オーバランが発生する。
【０５２４】割り込みが許可されると、ＩＣＳＲ［２］
のセットによって割り込みが開始される。ソフトウエア
がＩＣＣ状態レジスターを読み、受信メッセージ・レジ
スターから新しいメッセージを検索する。メッセージが
読み取られ、オーバラン（ＩＣＳＲ［０］）、ＢＣＨエ
ラー（ＩＣＳＲ［１］）、及び受信動作完了（ＩＣＳＲ
［２］）について状態がチェックされたら、ソフトウエ
アはＩＣＣＲ［１］をセットすることで受信メッセージ
の確認を行う。その結果、ＩＣＳＲ［２・・・０］がリ
セットされ、受信バッファが次のメッセージに備えて解
放される。ＩＣＳＲ［２］を払うと、割り込みリクエス
トがリセットされる。
のセットによって割り込みが開始される。ソフトウエア
がＩＣＣ状態レジスターを読み、受信メッセージ・レジ
スターから新しいメッセージを検索する。メッセージが
読み取られ、オーバラン（ＩＣＳＲ［０］）、ＢＣＨエ
ラー（ＩＣＳＲ［１］）、及び受信動作完了（ＩＣＳＲ
［２］）について状態がチェックされたら、ソフトウエ
アはＩＣＣＲ［１］をセットすることで受信メッセージ
の確認を行う。その結果、ＩＣＳＲ［２・・・０］がリ
セットされ、受信バッファが次のメッセージに備えて解
放される。ＩＣＳＲ［２］を払うと、割り込みリクエス
トがリセットされる。
【０５２５】送信動作 ＩＣＣインターフェースが割り込み許可されると（ＩＣ
ＳＲ［６］＝１）、ＩＣ１０ソフトウエアはＩＮＣＯＭ
ネットワークを介してメッセージの送信だけを許され
る。メッセージ送信のため、ソフトウエアは下記の動作
を行う： １．ＩＣＣＲ［６］をリセットして高速状態動作を不能
にする。高速状態動作にも送信バッファ・レジスターが
使用されるから、この処置が必要になる。
ＳＲ［６］＝１）、ＩＣ１０ソフトウエアはＩＮＣＯＭ
ネットワークを介してメッセージの送信だけを許され
る。メッセージ送信のため、ソフトウエアは下記の動作
を行う： １．ＩＣＣＲ［６］をリセットして高速状態動作を不能
にする。高速状態動作にも送信バッファ・レジスターが
使用されるから、この処置が必要になる。
【０５２６】２．送信すべきメッセージをメッセージ・
レジスターＩＣＭ３乃至ＩＣＭ１にロードする。ＩＣＭ
０［７］に送信すべきメッセージの制御ビットをロード
する。この動作には読み取り／変更／書き込み命令を使
用しない。このロード動作中、ＩＣＭ０［１・・・０］
は常時正しい応答状態情報を含んでいなければならな
い。
レジスターＩＣＭ３乃至ＩＣＭ１にロードする。ＩＣＭ
０［７］に送信すべきメッセージの制御ビットをロード
する。この動作には読み取り／変更／書き込み命令を使
用しない。このロード動作中、ＩＣＭ０［１・・・０］
は常時正しい応答状態情報を含んでいなければならな
い。
【０５２７】３．ＩＣＳＲ［５］を読んで送信機が使用
中でないことを確認した上で、ＩＣＣＲ［０］をセット
することによって送信を開始させる。ＩＣＣＲ［０］の
セットで送信機が始動する。送信機アクチブ・ビット
（ＩＣＳＲ［５］）が送信が進行中であることを指示し
たら送信バッファ・レジスターを変化させてもよい。
中でないことを確認した上で、ＩＣＣＲ［０］をセット
することによって送信を開始させる。ＩＣＣＲ［０］の
セットで送信機が始動する。送信機アクチブ・ビット
（ＩＣＳＲ［５］）が送信が進行中であることを指示し
たら送信バッファ・レジスターを変化させてもよい。
【０５２８】４．ソフトウエアはＩＣＳＲ［３］で送信
完了フラッグをポーリングするか送信完了時のＩＣＣ割
り込みを待機する。
完了フラッグをポーリングするか送信完了時のＩＣＣ割
り込みを待機する。
【０５２９】応答状態動作 ＩＣＣはＩＮＣＯＭネットワーク応答リクエストに応答
して応答状態メッセージを作成する。応答状態メッセー
ジはメッセージ・ビットＢ２６及びＢ２５にＩＣＭＯ
［１．０］を含む。製品状態が変化するとソフトウエア
はこれら２つのメッセージ・レジスター・ビットに該当
の値をリロードする。
して応答状態メッセージを作成する。応答状態メッセー
ジはメッセージ・ビットＢ２６及びＢ２５にＩＣＭＯ
［１．０］を含む。製品状態が変化するとソフトウエア
はこれら２つのメッセージ・レジスター・ビットに該当
の値をリロードする。
【０５３０】高速状態動作 ソフトウエアによって正しくプログラムされているな
ら、該当のＩＮＣＯＭ制御メッセージを受信すると、Ｉ
Ｃ１０は自動的に高速状態応答メッセージを送信する。
高速状態を送信するため、ソフトウエアは下記動作を行
う： １．ＩＣＣＲ［６］をリセットして高速状態の送信を不
能にする。
ら、該当のＩＮＣＯＭ制御メッセージを受信すると、Ｉ
Ｃ１０は自動的に高速状態応答メッセージを送信する。
高速状態を送信するため、ソフトウエアは下記動作を行
う： １．ＩＣＣＲ［６］をリセットして高速状態の送信を不
能にする。
【０５３１】２．メッセージ・レジスター（ＩＣＭ３・
・・ＩＣＭＯ）中の高速状態メッセージを更新する。
・・ＩＣＭＯ）中の高速状態メッセージを更新する。
【０５３２】３．ＩＣＣＲ［６］をセットして高速状態
の送信を可能にする。
の送信を可能にする。
【０５３３】高速状態リクエストがＩＣＣによって処理
されると、ＩＣＣＲ［６］をセットすることによって送
信バッファ・レジスター中のメッセージが送信される。
バッファ・レジスターに新しいメッセージがロードする
ときには、新しいメッセージの“データちぎれ”を防止
するため、ロード動作中ＩＣＣＲ［６］ビットがリセッ
トされていなければならない。
されると、ＩＣＣＲ［６］をセットすることによって送
信バッファ・レジスター中のメッセージが送信される。
バッファ・レジスターに新しいメッセージがロードする
ときには、新しいメッセージの“データちぎれ”を防止
するため、ロード動作中ＩＣＣＲ［６］ビットがリセッ
トされていなければならない。
【０５３４】割り込みベクトル マイクロコントローラーにおけるＩＮＣＯＭの割り込み
優先順位は最下位である。割り込みにはベクトル・アド
レス＄ＦＦＦ０−ＦＦＦ１が割り当てられる。割り込み
の再処理を回避するため、プロセッサーにおけるＩビッ
トのリセットに先立ってＩＣＣＲ［１，２または３］を
セットして割り込みを確認しなければならない。
優先順位は最下位である。割り込みにはベクトル・アド
レス＄ＦＦＦ０−ＦＦＦ１が割り当てられる。割り込み
の再処理を回避するため、プロセッサーにおけるＩビッ
トのリセットに先立ってＩＣＣＲ［１，２または３］を
セットして割り込みを確認しなければならない。
【０５３５】アナログ・サブシステムの構成 ＩＣ１０のアナログ・サブシステムを図６３−１１９に
示した。具体的には、図１０１−４０はデジタル制御ロ
ジックを図７９−９１はアナログ回路を、図９２−１１
９はＩＣＣ２９デジタル・ロジックをそれぞれ示す。
示した。具体的には、図１０１−４０はデジタル制御ロ
ジックを図７９−９１はアナログ回路を、図９２−１１
９はＩＣＣ２９デジタル・ロジックをそれぞれ示す。
【０５３６】デジタル制御ロジック １．カッドコンパレーター・サブシステム・ロジック カッドコンパレーター・サブシステム・ロジック５８は
４つのコンパレーター２００，２０２，２０４及び２０
６を含む（図６４及び８１）。各コンパレーターは所定
の電圧、例えば非反転入力（図８１）と接続する＋１．
２５Ｖｄｃを基準とする。入力信号は図６４に示す外部
ピンＣＰ０，ＣＰ１，ＣＰ２及びＣＰ３に印加される。
４つのコンパレーター２００，２０２，２０４及び２０
６を含む（図６４及び８１）。各コンパレーターは所定
の電圧、例えば非反転入力（図８１）と接続する＋１．
２５Ｖｄｃを基準とする。入力信号は図６４に示す外部
ピンＣＰ０，ＣＰ１，ＣＰ２及びＣＰ３に印加される。
【０５３７】コンパレーター・サブシステム５８はメモ
リー・アドレス・スペースに配置された２つのレジスタ
ーＣＭＰＩ及びＣＭＰＳＴを介してマイクロプロセッサ
ーと通信する。コンパレーター出力Ｑ０，Ｑ１，Ｑ２及
びＱ３の所定のエッジにおいて割り込みが起こるように
内部割り込みファミリティーを設ける。コンパレーター
出力Ｑ０，Ｑ１，Ｑ２及びＱ３はデータ母線ＤＡＴＡ
［３．．．０］において読み取られる。具体的には、各
コンパレーター出力は各１対の高利得直列インバーター
２０８、２１０（図６４）；２１２，２１４；２１６，
２１８；及び２２０，２２２と接続し、インバーター２
１０，２１４，２１８，２２２の出力はトライステート
・デバイス２２４，２２６，２２８２３０に印加され
る。これらのトライステート・デバイスの出力はＣＭＰ
ＳＴ［３．．．０］としてデータ母線ＤＡＴＡ
［３．．．０］と接続する。これらのコンパレーター出
力はＣＭＰＳＴ［３．．．０］状態ビットから成る。こ
れら状態ビットの読み取りはマイクロプロセッサ３０が
ＣＭＰＳＴレジスターをアドレスするとアクチブ状態と
なって後述するように読み取りを開始させる読み取り信
号ＲＤＣＭＰＳＴｈによって制御される。
リー・アドレス・スペースに配置された２つのレジスタ
ーＣＭＰＩ及びＣＭＰＳＴを介してマイクロプロセッサ
ーと通信する。コンパレーター出力Ｑ０，Ｑ１，Ｑ２及
びＱ３の所定のエッジにおいて割り込みが起こるように
内部割り込みファミリティーを設ける。コンパレーター
出力Ｑ０，Ｑ１，Ｑ２及びＱ３はデータ母線ＤＡＴＡ
［３．．．０］において読み取られる。具体的には、各
コンパレーター出力は各１対の高利得直列インバーター
２０８、２１０（図６４）；２１２，２１４；２１６，
２１８；及び２２０，２２２と接続し、インバーター２
１０，２１４，２１８，２２２の出力はトライステート
・デバイス２２４，２２６，２２８２３０に印加され
る。これらのトライステート・デバイスの出力はＣＭＰ
ＳＴ［３．．．０］としてデータ母線ＤＡＴＡ
［３．．．０］と接続する。これらのコンパレーター出
力はＣＭＰＳＴ［３．．．０］状態ビットから成る。こ
れら状態ビットの読み取りはマイクロプロセッサ３０が
ＣＭＰＳＴレジスターをアドレスするとアクチブ状態と
なって後述するように読み取りを開始させる読み取り信
号ＲＤＣＭＰＳＴｈによって制御される。
【０５３８】ＣＭＰＩレジスターは割り込み制御に使用
される。具体的には、割り込みを許可するにはＣＭＰＩ
［７．．．４］が、コンパレーター・サブシステム５８
からの割り込みリクエストをリセットするにはＣＭＰＩ
［７．．．４］がそれぞれ使用される。割り込みの再処
理を防止するため、Ｉビットを払う前に割り込みリクエ
ストをリセットしなければならない。
される。具体的には、割り込みを許可するにはＣＭＰＩ
［７．．．４］が、コンパレーター・サブシステム５８
からの割り込みリクエストをリセットするにはＣＭＰＩ
［７．．．４］がそれぞれ使用される。割り込みの再処
理を防止するため、Ｉビットを払う前に割り込みリクエ
ストをリセットしなければならない。
【０５３９】コンパレーター出力Ｑ０，Ｑ１，Ｑ２及び
Ｑ３の所定のエッジにおいて割り込みリクエスト信号Ｉ
ＮＴＲＥＱが発生する。具体的には、ＩＮＴＲＥＱ信号
はコンパレーター２００の立ち上がり及び立ち下がり出
力状態、及びコンパレーター２０２，２０４，２０６の
立ち上がり出力状態において発生する。このＩＮＴＲＥ
Ｑ信号はカッドＮＯＲゲート２３２の出力において得ら
れる。ＮＯＲゲート２３２の入力にコンパレーター割り
込みリクエスト信号ＲＥＱ０ｈ，ＲＥＱ１ｈ，ＲＥＱ２
ｈ，ＲＥＱ３ｈが印加される。これらの割り込みリクエ
スト信号はコンパレーター２００に対応するＯＲゲート
２３４、及びコンパレーター２０２，２０４，２０６に
それぞれ対応するフリップフロップ２３６，２３８，２
４０において得られる。具体的には、コンパレーター２
００に対応の割り込みリクエスト信号ＲＥＱ０ｈは二重
入力ＯＲゲート２３４の出力において形成される。ＯＲ
ゲート２３４への入力はフリップフロップ２４２，２４
４から来る。コンパレーター２００の出力Ｑ０は高利得
インバーター２０８，２１０を介してフリップフロップ
２４４のクロック入力ＣＫに供給される。インバーター
２０８の出力において得られるこの信号の補数がフリッ
プフロップ２４２のクロック入力ＣＫに供給される。フ
リップフロップ２４２，２４４のＱ出力がＯＲゲート２
３４に供給されて、コンパレーター２００の立ち上がり
及び立ち下がり出力状態においてＲＥＱ０ｈ信号を形成
する。コンパレーター２０２，２０４，２０６のＱ１，
Ｑ２，Ｑ３出力はフリップフロップ２３６，２３８，２
４０のクロック入力ＣＫに供給されてＲＥＱ１ｈ，ＲＥ
Ｑ２ｈ，ＲＥＱ３ｈ信号を形成する。ＲＥＱ０ｈ，ＲＥ
Ｑ１ｈ，ＲＥＱ２ｈ及びＲＥＱ３ｈ信号はデータ母線Ｄ
ＡＴＡ［７．．．４］を介してマイクロプロセッサー３
０により状態ビットＣＭＰＳＴ［７．．．４］として読
み取られる。具体的には、ＲＥＱ０ｈ，ＲＥＱ１ｈ，Ｒ
ＥＱ２ｈ，ＲＥＱ３ｈ信号がトライステート・デバイス
２４６，２４８，２５０，２５２に供給される。これら
のトライステート・デバイス２４６，２４８，２５０，
２５２の出力はデータ母線ＤＡＴＡ［７．．．４］と接
続する。トライステート２４６，２４８，２５０，２５
２はＲＤＣＭＰＳＴｈ信号の制御下にある。
Ｑ３の所定のエッジにおいて割り込みリクエスト信号Ｉ
ＮＴＲＥＱが発生する。具体的には、ＩＮＴＲＥＱ信号
はコンパレーター２００の立ち上がり及び立ち下がり出
力状態、及びコンパレーター２０２，２０４，２０６の
立ち上がり出力状態において発生する。このＩＮＴＲＥ
Ｑ信号はカッドＮＯＲゲート２３２の出力において得ら
れる。ＮＯＲゲート２３２の入力にコンパレーター割り
込みリクエスト信号ＲＥＱ０ｈ，ＲＥＱ１ｈ，ＲＥＱ２
ｈ，ＲＥＱ３ｈが印加される。これらの割り込みリクエ
スト信号はコンパレーター２００に対応するＯＲゲート
２３４、及びコンパレーター２０２，２０４，２０６に
それぞれ対応するフリップフロップ２３６，２３８，２
４０において得られる。具体的には、コンパレーター２
００に対応の割り込みリクエスト信号ＲＥＱ０ｈは二重
入力ＯＲゲート２３４の出力において形成される。ＯＲ
ゲート２３４への入力はフリップフロップ２４２，２４
４から来る。コンパレーター２００の出力Ｑ０は高利得
インバーター２０８，２１０を介してフリップフロップ
２４４のクロック入力ＣＫに供給される。インバーター
２０８の出力において得られるこの信号の補数がフリッ
プフロップ２４２のクロック入力ＣＫに供給される。フ
リップフロップ２４２，２４４のＱ出力がＯＲゲート２
３４に供給されて、コンパレーター２００の立ち上がり
及び立ち下がり出力状態においてＲＥＱ０ｈ信号を形成
する。コンパレーター２０２，２０４，２０６のＱ１，
Ｑ２，Ｑ３出力はフリップフロップ２３６，２３８，２
４０のクロック入力ＣＫに供給されてＲＥＱ１ｈ，ＲＥ
Ｑ２ｈ，ＲＥＱ３ｈ信号を形成する。ＲＥＱ０ｈ，ＲＥ
Ｑ１ｈ，ＲＥＱ２ｈ及びＲＥＱ３ｈ信号はデータ母線Ｄ
ＡＴＡ［７．．．４］を介してマイクロプロセッサー３
０により状態ビットＣＭＰＳＴ［７．．．４］として読
み取られる。具体的には、ＲＥＱ０ｈ，ＲＥＱ１ｈ，Ｒ
ＥＱ２ｈ，ＲＥＱ３ｈ信号がトライステート・デバイス
２４６，２４８，２５０，２５２に供給される。これら
のトライステート・デバイス２４６，２４８，２５０，
２５２の出力はデータ母線ＤＡＴＡ［７．．．４］と接
続する。トライステート２４６，２４８，２５０，２５
２はＲＤＣＭＰＳＴｈ信号の制御下にある。
【０５４０】割り込みリクエストをリセットするのに４
個の指令ビットＣＭＰＩ［７．．．４］が使用される。
この指令ビットＣＭＰＩ［７．．．４］を使用すること
によって、ＲＥＱ０ｈ，ＲＥＱ１ｈ，ＲＥＱ２ｈ，ＲＥ
Ｑ３ｈ信号を形成するフリップフロップ２３６，２３
８，２４０，２４２，２４４をリセットする。これらの
指令ビットＣＭＰＩ［７．．．４］はデータ母線ＤＡＴ
Ａ［７．．．４］を介して書き込まれ、ＷＲＣＭＰＩｈ
信号と共に二重入力ＮＡＮＤゲート２５４，２５６，２
５８，２６０に印加される。ＮＡＮＤゲートはマイクロ
プロセッサー３０がＣＭＰＩレジスターをアドレスして
書き込みを開始する時にだけ割り込み許可される。ＮＡ
ＮＤゲート２５４，２５６，２５８，２６０の出力はト
ライ入力ＡＮＤゲート２６２，２６４，２６６，２６８
に供給される。これらのＡＮＤゲートの出力はフリップ
フロップ２３６，２３８，２４０，２４２，２４４のリ
セット入力反転Ｒに供給される。ＡＮＤゲート２６２，
２６４，２６６，２６８への他の２つの入力は、インバ
ーター２７０の出力において得られるマイクロプロセッ
サー３０からのリセット信号ＲＥＳＥＴｂ及びフリップ
フロップ２７２，２７４，２７６，２７８のＱ出力にお
いて得られる割り込み許可信号ＥＮＡ０ｈ，ＥＮＡ１
ｈ，ＥＮＡ２ｈ，ＥＮＡ３ｈである。ＥＮＡ０ｈ，ＥＮ
Ａ１ｈ，ＥＮＡ２ｈ，ＥＮＡ３ｈ信号は割り込みリクエ
ストをいったん確認したのち払うことを可能にする。Ｒ
ＥＳＥＴｂ信号はマイクロプロセッサー３０がこれらの
フリップフロップをリセットすることを可能にする。割
り込み再処理を防止するため、インバーター２７１の出
力において得られるＷＲＣＭＰＩｂ信号が割り込み許可
フリップフロップ２７２，２７４，２７６，２７８の反
転Ｄ入力に供給される。これらのフリップフロップは書
き込み信号ＷＲＣＭＰＩｈがイナクチブになった後、リ
セットされる。
個の指令ビットＣＭＰＩ［７．．．４］が使用される。
この指令ビットＣＭＰＩ［７．．．４］を使用すること
によって、ＲＥＱ０ｈ，ＲＥＱ１ｈ，ＲＥＱ２ｈ，ＲＥ
Ｑ３ｈ信号を形成するフリップフロップ２３６，２３
８，２４０，２４２，２４４をリセットする。これらの
指令ビットＣＭＰＩ［７．．．４］はデータ母線ＤＡＴ
Ａ［７．．．４］を介して書き込まれ、ＷＲＣＭＰＩｈ
信号と共に二重入力ＮＡＮＤゲート２５４，２５６，２
５８，２６０に印加される。ＮＡＮＤゲートはマイクロ
プロセッサー３０がＣＭＰＩレジスターをアドレスして
書き込みを開始する時にだけ割り込み許可される。ＮＡ
ＮＤゲート２５４，２５６，２５８，２６０の出力はト
ライ入力ＡＮＤゲート２６２，２６４，２６６，２６８
に供給される。これらのＡＮＤゲートの出力はフリップ
フロップ２３６，２３８，２４０，２４２，２４４のリ
セット入力反転Ｒに供給される。ＡＮＤゲート２６２，
２６４，２６６，２６８への他の２つの入力は、インバ
ーター２７０の出力において得られるマイクロプロセッ
サー３０からのリセット信号ＲＥＳＥＴｂ及びフリップ
フロップ２７２，２７４，２７６，２７８のＱ出力にお
いて得られる割り込み許可信号ＥＮＡ０ｈ，ＥＮＡ１
ｈ，ＥＮＡ２ｈ，ＥＮＡ３ｈである。ＥＮＡ０ｈ，ＥＮ
Ａ１ｈ，ＥＮＡ２ｈ，ＥＮＡ３ｈ信号は割り込みリクエ
ストをいったん確認したのち払うことを可能にする。Ｒ
ＥＳＥＴｂ信号はマイクロプロセッサー３０がこれらの
フリップフロップをリセットすることを可能にする。割
り込み再処理を防止するため、インバーター２７１の出
力において得られるＷＲＣＭＰＩｂ信号が割り込み許可
フリップフロップ２７２，２７４，２７６，２７８の反
転Ｄ入力に供給される。これらのフリップフロップは書
き込み信号ＷＲＣＭＰＩｈがイナクチブになった後、リ
セットされる。
【０５４１】指令ビットＣＭＰＩ［７．．．４］はデー
タ母線ＤＡＴＡ［７．．．４］を介して常時０として読
み取られる。具体的にはこれらの指令ビットはトライス
テート・デバイス２７８，２８０，２８２，２８４の出
力において読み取られる。トライステート・デバイスへ
の入力はデジタル・アースと接続する。トライステート
・デバイス２７８，２８０，２８２，２８４はマイクロ
プロセッサー３０がＣＭＰＩレジスターをアドレスして
読み取りを開始したことを指示するＲＤＣＭＰＩｈ信号
の制御下にある。
タ母線ＤＡＴＡ［７．．．４］を介して常時０として読
み取られる。具体的にはこれらの指令ビットはトライス
テート・デバイス２７８，２８０，２８２，２８４の出
力において読み取られる。トライステート・デバイスへ
の入力はデジタル・アースと接続する。トライステート
・デバイス２７８，２８０，２８２，２８４はマイクロ
プロセッサー３０がＣＭＰＩレジスターをアドレスして
読み取りを開始したことを指示するＲＤＣＭＰＩｈ信号
の制御下にある。
【０５４２】コンパレーター割り込み許可信号ＥＮＡ０
ｈ，ＥＮＡ１ｈ，ＥＮＡ２ｈ，ＥＮＡ３ｈを読み取るの
に４個の状態ビットＣＭＰＩ［３．．．０］が使用され
る。これらの信号ＥＮＡ０ｈ，ＥＮＡ１ｈ，ＥＮＡ２
ｈ，ＥＮＡ３ｈはフリップフロップ２７２，２７４，２
７６，２７８のＱ出力において得られ、これらの出力は
トライステート・デバイス２８６，２８８，２９０，２
９２と接続する。トライステート・デバイスの出力はデ
ータ母線ＤＡＴＡ［３．．．０］と接続する。トライス
テート・デバイス２８６，２８８，２９０，２９２はマ
イクロプロセッサー３０がＣＭＰＩレジスターをアドレ
スして読み取りを開始したことを指示するＲＤＣＭＰＩ
ｈの制御下にある。
ｈ，ＥＮＡ１ｈ，ＥＮＡ２ｈ，ＥＮＡ３ｈを読み取るの
に４個の状態ビットＣＭＰＩ［３．．．０］が使用され
る。これらの信号ＥＮＡ０ｈ，ＥＮＡ１ｈ，ＥＮＡ２
ｈ，ＥＮＡ３ｈはフリップフロップ２７２，２７４，２
７６，２７８のＱ出力において得られ、これらの出力は
トライステート・デバイス２８６，２８８，２９０，２
９２と接続する。トライステート・デバイスの出力はデ
ータ母線ＤＡＴＡ［３．．．０］と接続する。トライス
テート・デバイス２８６，２８８，２９０，２９２はマ
イクロプロセッサー３０がＣＭＰＩレジスターをアドレ
スして読み取りを開始したことを指示するＲＤＣＭＰＩ
ｈの制御下にある。
【０５４３】ＲＤＣＭＰＳＴｈ，ＲＤＣＭＰＩｈ及びＷ
ＲＣＭＰＩｈ信号はコンパレーター・デコード・システ
ム２９４によって形成される。コンパレーター・デコー
ド・システム２９４はレジスターＣＭＰＳＴ及びＣＭＰ
Ｉの書き込み及び読み取りができるように内部アドレス
母線ＡＤＤＲ［４．．．０］に供給されるアドレスを復
号する。具体的には、表７に示したように、ＣＭＰＳＴ
レジスターはアドレス場所＄０００８に配置されている
から、アドレス＄０００８が内部アドレス母線
［４．．．０］で送信されると、ＡＮＤゲート２９６
（図６５）が割り込み許可される。具体的にはＡＮＤゲ
ート２９６は８入力ＡＮＤゲートであり、Ａ４ｈ，Ａ２
ｈ，Ａ１ｈ及びＡ０ｈから成るアドレス入力ＡＤＤＲ
［４，２，１，０］がインバーター２９８，３００，３
０２，３０４を介して供給されＡＤＤＲ［３］即ちＡ３
ｈがＡＮＤゲート２９６の１つの入力に直接供給され、
さらに、マイクロプロセッサー３０から信号ＳＥＬｈ，
ＤｉＳＡＢＬＥｂ及びＰＨ２ｈがＡＮＤゲート２９６に
供給される。
ＲＣＭＰＩｈ信号はコンパレーター・デコード・システ
ム２９４によって形成される。コンパレーター・デコー
ド・システム２９４はレジスターＣＭＰＳＴ及びＣＭＰ
Ｉの書き込み及び読み取りができるように内部アドレス
母線ＡＤＤＲ［４．．．０］に供給されるアドレスを復
号する。具体的には、表７に示したように、ＣＭＰＳＴ
レジスターはアドレス場所＄０００８に配置されている
から、アドレス＄０００８が内部アドレス母線
［４．．．０］で送信されると、ＡＮＤゲート２９６
（図６５）が割り込み許可される。具体的にはＡＮＤゲ
ート２９６は８入力ＡＮＤゲートであり、Ａ４ｈ，Ａ２
ｈ，Ａ１ｈ及びＡ０ｈから成るアドレス入力ＡＤＤＲ
［４，２，１，０］がインバーター２９８，３００，３
０２，３０４を介して供給されＡＤＤＲ［３］即ちＡ３
ｈがＡＮＤゲート２９６の１つの入力に直接供給され、
さらに、マイクロプロセッサー３０から信号ＳＥＬｈ，
ＤｉＳＡＢＬＥｂ及びＰＨ２ｈがＡＮＤゲート２９６に
供給される。
【０５４４】１６進アドレス＄０００８は２進ビット０
００１０に相当する。Ａ４ｈ，Ａ３ｈ，Ａ２ｈ，Ａ１ｈ
及びＡ０ｈのアドレス入力にアドレス０１０００が供給
されると、ＡＮＤゲート２９６の出力は論理１となり、
ＣＭＰＳＴレジスターがマイクロプロセッサー３０によ
ってアドレスされていることを指示する。具体的にはＲ
ＤＣＭＰＳＴｈ信号は二重入力ＡＮＤゲート３０６（図
６４）の出力において得られる。ＡＮＤゲート３０６へ
の入力は、フリップフロップ３０８，３１０のＱ出力で
ある。ＡＮＤゲート２９６の出力において得られるＣＭ
ＰＳＴｈ信号がフリップフロップ３１０のＤ入力に供給
される。このフリップフロップに対するタイミングは、
マイクロプロセッサーの位相２クロック信号ＰＨ２ｈに
よって行なわれる。即ち、ＰＨ２ｈ信号が１対の直列イ
ンバーター３１２、３１４を介してフリップフロップ３
１０のクロック入力ＣＫに印加される。インバーター３
１２の出力において得られる反転位相２クロック信号が
フリップフロップ３１０の反転ＣＫ入力に印加される。
マイクロプロセッサー内部制御母線ＣＰＵＣＴＬ
［３．．．０］から得られるＲＥＡＤｈ信号がフリップ
フロップ３０８のＤ入力に印加される。ＲＥＡＤｈ信号
はマイクロプロセッサー３０が読み取り動作リクエスト
中であることを指示する。フリップフロップ３１０と同
様に、フリップフロップ３０８のクロック入力ＣＫ及び
反転ＣＫにタイミング信号が印加される。したがって、
マイクロプロセッサー３０が＄０００８をアドレスすれ
ば、ＡＮＤゲート３０６の出力に信号ＲＤＣＭＰＳＴが
発生し、マイクロプロセッサー３０がＣＭＰＳＴレジス
ターを読み取り中であることを指示する。
００１０に相当する。Ａ４ｈ，Ａ３ｈ，Ａ２ｈ，Ａ１ｈ
及びＡ０ｈのアドレス入力にアドレス０１０００が供給
されると、ＡＮＤゲート２９６の出力は論理１となり、
ＣＭＰＳＴレジスターがマイクロプロセッサー３０によ
ってアドレスされていることを指示する。具体的にはＲ
ＤＣＭＰＳＴｈ信号は二重入力ＡＮＤゲート３０６（図
６４）の出力において得られる。ＡＮＤゲート３０６へ
の入力は、フリップフロップ３０８，３１０のＱ出力で
ある。ＡＮＤゲート２９６の出力において得られるＣＭ
ＰＳＴｈ信号がフリップフロップ３１０のＤ入力に供給
される。このフリップフロップに対するタイミングは、
マイクロプロセッサーの位相２クロック信号ＰＨ２ｈに
よって行なわれる。即ち、ＰＨ２ｈ信号が１対の直列イ
ンバーター３１２、３１４を介してフリップフロップ３
１０のクロック入力ＣＫに印加される。インバーター３
１２の出力において得られる反転位相２クロック信号が
フリップフロップ３１０の反転ＣＫ入力に印加される。
マイクロプロセッサー内部制御母線ＣＰＵＣＴＬ
［３．．．０］から得られるＲＥＡＤｈ信号がフリップ
フロップ３０８のＤ入力に印加される。ＲＥＡＤｈ信号
はマイクロプロセッサー３０が読み取り動作リクエスト
中であることを指示する。フリップフロップ３１０と同
様に、フリップフロップ３０８のクロック入力ＣＫ及び
反転ＣＫにタイミング信号が印加される。したがって、
マイクロプロセッサー３０が＄０００８をアドレスすれ
ば、ＡＮＤゲート３０６の出力に信号ＲＤＣＭＰＳＴが
発生し、マイクロプロセッサー３０がＣＭＰＳＴレジス
ターを読み取り中であることを指示する。
【０５４５】ＲＤＣＭＰＩｈ信号は二重入力ＡＮＤゲー
ト３１６の出力において得られる。フリップフロップ３
０８の出力がＡＮＤゲート３１６の一方の入力に供給さ
れてマイクロプロセッサー３０が読み取りを開始したこ
とを指示する。ＡＮＤゲート３１６への他方の入力はフ
リップフロップ３１８のＱ出力である。ＣＭＰＩｈデコ
ード信号がフリップフロップ３１８のＤ入力に印加され
る。フリップフロップ３１８のタイミング制御は、フリ
ップフロップ３０８，３１０の場合と同じである。ＡＮ
Ｄゲート３２０（図６０）の出力においてＣＭＰＩｈ信
号が得られる。ＡＮＤゲート３２０及びインバーター２
９８，３００，３０２，３０４を含む回路はマイクロプ
ロセッサー３０が＄０００９をアドレスするとＣＭＰＩ
ｈ信号を出力する。
ト３１６の出力において得られる。フリップフロップ３
０８の出力がＡＮＤゲート３１６の一方の入力に供給さ
れてマイクロプロセッサー３０が読み取りを開始したこ
とを指示する。ＡＮＤゲート３１６への他方の入力はフ
リップフロップ３１８のＱ出力である。ＣＭＰＩｈデコ
ード信号がフリップフロップ３１８のＤ入力に印加され
る。フリップフロップ３１８のタイミング制御は、フリ
ップフロップ３０８，３１０の場合と同じである。ＡＮ
Ｄゲート３２０（図６０）の出力においてＣＭＰＩｈ信
号が得られる。ＡＮＤゲート３２０及びインバーター２
９８，３００，３０２，３０４を含む回路はマイクロプ
ロセッサー３０が＄０００９をアドレスするとＣＭＰＩ
ｈ信号を出力する。
【０５４６】二重入力ＡＮＤゲート３２２（図６４）の
出力においてＷＲＣＭＰＩｈ信号が得られる。ＡＮＤゲ
ート３２２への一方の入力はフリップフロップ３１８の
出力であり、ＣＭＰＩレジスターがアドレスされたこと
を指示する。ＡＮＤゲート３２２への他方の入力はＮＯ
Ｒゲート３２４の出力である。ＮＯＲゲート３２４はマ
イクロプロセッサー書き込み信号の形成に使用される。
即ち、フリップフロップ３０８の出力がＮＯＲゲート３
２４の一方の入力に供給される。ＮＯＲゲート３２４か
らの出力信号は書き込み動作中低レベルである。他方の
入力はインバーター２７８の出力において得られる位相
２クロックの出力である。
出力においてＷＲＣＭＰＩｈ信号が得られる。ＡＮＤゲ
ート３２２への一方の入力はフリップフロップ３１８の
出力であり、ＣＭＰＩレジスターがアドレスされたこと
を指示する。ＡＮＤゲート３２２への他方の入力はＮＯ
Ｒゲート３２４の出力である。ＮＯＲゲート３２４はマ
イクロプロセッサー書き込み信号の形成に使用される。
即ち、フリップフロップ３０８の出力がＮＯＲゲート３
２４の一方の入力に供給される。ＮＯＲゲート３２４か
らの出力信号は書き込み動作中低レベルである。他方の
入力はインバーター２７８の出力において得られる位相
２クロックの出力である。
【０５４７】構成レジスターＣＦＲからの４個の構成ビ
ットＣＦＲ［３．．．０］がコンパレーターのモード制
御に使用される。これらの構成ビットＣＦＲ［３．．．
０］はコンパレーター２００，２０２，２０４，２０６
の出力をポートＣとＯＲ演算することを可能にする。０
はＯＲ演算を許可し、１は禁止する。具体的には、ＣＦ
Ｒレジスターは書き込み専用レジスターであり、フリッ
プフロップ３２６，３２８，３３０，３３２を含む。こ
れらのフリップフロップのＤ入力はデータ母線ＤＡＴＡ
［３．．．０］と接続する。これらのフリップフロップ
のＱ出力はＯＲ演算を可能にする内部母線ＣＦＲ
［３．．．０］と接続する。ＮＡＮＤゲート３３４への
一方の入力はＮＯＲゲート３２４の出力であり、書き込
み動作を指示する。他方の入力はフリップフロップ３３
６の出力である。マイクロプロセッサー３０がＣＦＲレ
ジスターをアドレスしたことを指示するＣＦＲｈ信号が
フリップフロップ３３６のＤ入力に印加される。
ットＣＦＲ［３．．．０］がコンパレーターのモード制
御に使用される。これらの構成ビットＣＦＲ［３．．．
０］はコンパレーター２００，２０２，２０４，２０６
の出力をポートＣとＯＲ演算することを可能にする。０
はＯＲ演算を許可し、１は禁止する。具体的には、ＣＦ
Ｒレジスターは書き込み専用レジスターであり、フリッ
プフロップ３２６，３２８，３３０，３３２を含む。こ
れらのフリップフロップのＤ入力はデータ母線ＤＡＴＡ
［３．．．０］と接続する。これらのフリップフロップ
のＱ出力はＯＲ演算を可能にする内部母線ＣＦＲ
［３．．．０］と接続する。ＮＡＮＤゲート３３４への
一方の入力はＮＯＲゲート３２４の出力であり、書き込
み動作を指示する。他方の入力はフリップフロップ３３
６の出力である。マイクロプロセッサー３０がＣＦＲレ
ジスターをアドレスしたことを指示するＣＦＲｈ信号が
フリップフロップ３３６のＤ入力に印加される。
【０５４８】ＣＦＲｈ信号はデコード信号であり、ＡＮ
Ｄゲート３３８（図６５）の出力において得られる。Ａ
ＮＤゲート３３８及びインバーター２９８はアドレス母
線ＡＤＤＲ［４．．．０］を復号することによってＡＮ
Ｄゲート３３８の割り込みを許可し、マイクロプロセッ
サー３０が＄００１ＥをアドレスするとＣＦＲｈ信号を
形成する。
Ｄゲート３３８（図６５）の出力において得られる。Ａ
ＮＤゲート３３８及びインバーター２９８はアドレス母
線ＡＤＤＲ［４．．．０］を復号することによってＡＮ
Ｄゲート３３８の割り込みを許可し、マイクロプロセッ
サー３０が＄００１ＥをアドレスするとＣＦＲｈ信号を
形成する。
【０５４９】マイクロプロセッサー３０は、コンパレー
ター・サブシステム５８をリセットすることができる。
即ち、コンピューター制御母線ＣＰＵＣＴＬ［３．．．
０］からインバーター２７０を介してリセット信号ＲＥ
ＳＥＴｂがＡＮＤゲート２６２，２６４，２６６，２６
８に印加されてフリップフロップ２３６，２３８，２４
０，２４２，２４４をリセットする。ＲＥＳＥＴｂ信号
はフリップフロップ２７２，２７４，２７６，２７８，
３０８，３１０，３１８，３２６，３２８，３３０，３
３２，３３６にも印加されて、マイクロプロセッサー３
０がコンパレーター・サブシステム５８をリセットする
ことを可能にする。
ター・サブシステム５８をリセットすることができる。
即ち、コンピューター制御母線ＣＰＵＣＴＬ［３．．．
０］からインバーター２７０を介してリセット信号ＲＥ
ＳＥＴｂがＡＮＤゲート２６２，２６４，２６６，２６
８に印加されてフリップフロップ２３６，２３８，２４
０，２４２，２４４をリセットする。ＲＥＳＥＴｂ信号
はフリップフロップ２７２，２７４，２７６，２７８，
３０８，３１０，３１８，３２６，３２８，３３０，３
３２，３３６にも印加されて、マイクロプロセッサー３
０がコンパレーター・サブシステム５８をリセットする
ことを可能にする。
【０５５０】２．プロセッサー母線インターフェース・
ロジック マイクロプロセサー３０は表７に湿すようにメモリー・
アドレス・スペースに配置された例えば７つのレジスタ
ーＡＤＣＲ，ＡＭＵＸ，ＡＣＦＲ，ＡＤＺ，ＡＭＺ，Ａ
ＶＳＦ，ＡＣＦＲを介してアナログ制御システムと通信
する。レジスターのフォーマットを図９に示した。これ
らのレジスターは図６７に示すレジスター選択フリップ
フロップ３５０，３５２，３５４，３５６，３５８，３
６０，３６２によって選択され、いずれも読み書きレジ
スターであり、図６８に示すレジスター・デコード・サ
ブシステム３６４によって復号される。レジスターの復
号方法は多様であり、例えば７つのプログラマブル・ロ
ジック・アレイ（ＰＬＡ）３６６，３６８，３７０，３
７２，３７４，３７６，３７８を設けてもよい。各ＰＬ
Ａは、直接または図１０６に示すようなインバーター３
６６，３６８，３７０，３７２，３７４を介して供給さ
れるアドレス入力ＡＤＤＲ［４．．．０］、及び３つの
制御信号ＳＥＬｈ，ＤＩＳＡＢＬＥ及びＰＨ２ｈを含
む。ＳＥＬｈ信号はマイクロプロセッサーのＡＮＡＢＳ
ｈ信号に相当する。ＡＮＡＢＳｈ信号は領域ごとの復号
を可能にするマイクロプロセッサーのマスター・チップ
・アドレス・デコーダーからのレジスター選択信号であ
る。ＤＩＳＡＢＬＥｂ信号はマイクロプロセッサーのＩ
ＯＯＦＦ信号に相当し、テスト・モード中にすべてのＩ
／Ｏデバイスの割り込みを禁止するのに使用される。Ｉ
ＯＯＦＦ信号はバッファ３７５の出力において得られ
る。ＰＨ２信号はマイクロプロセッサーの位相２クロッ
クである。
ロジック マイクロプロセサー３０は表７に湿すようにメモリー・
アドレス・スペースに配置された例えば７つのレジスタ
ーＡＤＣＲ，ＡＭＵＸ，ＡＣＦＲ，ＡＤＺ，ＡＭＺ，Ａ
ＶＳＦ，ＡＣＦＲを介してアナログ制御システムと通信
する。レジスターのフォーマットを図９に示した。これ
らのレジスターは図６７に示すレジスター選択フリップ
フロップ３５０，３５２，３５４，３５６，３５８，３
６０，３６２によって選択され、いずれも読み書きレジ
スターであり、図６８に示すレジスター・デコード・サ
ブシステム３６４によって復号される。レジスターの復
号方法は多様であり、例えば７つのプログラマブル・ロ
ジック・アレイ（ＰＬＡ）３６６，３６８，３７０，３
７２，３７４，３７６，３７８を設けてもよい。各ＰＬ
Ａは、直接または図１０６に示すようなインバーター３
６６，３６８，３７０，３７２，３７４を介して供給さ
れるアドレス入力ＡＤＤＲ［４．．．０］、及び３つの
制御信号ＳＥＬｈ，ＤＩＳＡＢＬＥ及びＰＨ２ｈを含
む。ＳＥＬｈ信号はマイクロプロセッサーのＡＮＡＢＳ
ｈ信号に相当する。ＡＮＡＢＳｈ信号は領域ごとの復号
を可能にするマイクロプロセッサーのマスター・チップ
・アドレス・デコーダーからのレジスター選択信号であ
る。ＤＩＳＡＢＬＥｂ信号はマイクロプロセッサーのＩ
ＯＯＦＦ信号に相当し、テスト・モード中にすべてのＩ
／Ｏデバイスの割り込みを禁止するのに使用される。Ｉ
ＯＯＦＦ信号はバッファ３７５の出力において得られ
る。ＰＨ２信号はマイクロプロセッサーの位相２クロッ
クである。
【０５５１】ＰＬＡ３６６，３６８，３７０，３７２，
３７４，３７６，３７８の出力はレジスター選択信号Ａ
ＤＺｈ，ＡＭＺｈ，ＡＶＳＦｈ，ＡＣＳＦｈ，ＡＤＣＲ
ｈ，ＡＭＵＸｈ，ＡＣＦＲｈであり、特定のレジスター
がマイクロプロセッサー３０によってアドレスされたこ
とを指示することになる。たとえば、アドレス母線ＡＤ
ＤＲ［４．．．０］にアドレス＄００２０が現われると
レジスターＡＤＣＲが選択される。他のレジスターのア
ドレスがアドレス母線ＡＤＤＲ［４．．．０］に現われ
ると、該当のレジスターが選択される。
３７４，３７６，３７８の出力はレジスター選択信号Ａ
ＤＺｈ，ＡＭＺｈ，ＡＶＳＦｈ，ＡＣＳＦｈ，ＡＤＣＲ
ｈ，ＡＭＵＸｈ，ＡＣＦＲｈであり、特定のレジスター
がマイクロプロセッサー３０によってアドレスされたこ
とを指示することになる。たとえば、アドレス母線ＡＤ
ＤＲ［４．．．０］にアドレス＄００２０が現われると
レジスターＡＤＣＲが選択される。他のレジスターのア
ドレスがアドレス母線ＡＤＤＲ［４．．．０］に現われ
ると、該当のレジスターが選択される。
【０５５２】ＰＬＡ３６６，３６８，３７０，３７２，
３７４，３７６，３７８からの出力信号はレジスター選
択フリップフロップ３５０，３５２，３５４，３５６，
３５８，３６０，３６２のＤ入力に印加される。レジス
ター選択フリップフロップのタイミング制御は１対のイ
ンバーター３８０，３８２を介してこれらのフリップフ
ロップのクロック入力ＣＫに供給される位相２クロック
信号ＰＨ２ｈと、インバーター３８０の出力から前記フ
リップフロップ反転ＣＫ入力に供給される反転位相２ク
ロック信号によって行なわれる。マイクロプロセッサー
制御母線ＣＰＵＣＴＬ［３．．．０］からのリセット信
号ＲＥＳＥＴｈがインバーター３８４を介して前記フリ
ップフロップのリセット入力反転Ｒに印加されてこれら
のフリップフロップをリセットと同時に０にセットす
る。レジスター選択フリップフロップ３５０，３５２，
３５４，３５６，３５８，３６０，３６２の出力はレジ
スター選択信号ＡＤＣＲｈ，ＡＭＵＸｈ，ＡＣＦＲｈ，
ＡＤＺｈ，ＡＭＺｈ，ＡＶＳＦｈ，ＡＣＳＦｈである。
３７４，３７６，３７８からの出力信号はレジスター選
択フリップフロップ３５０，３５２，３５４，３５６，
３５８，３６０，３６２のＤ入力に印加される。レジス
ター選択フリップフロップのタイミング制御は１対のイ
ンバーター３８０，３８２を介してこれらのフリップフ
ロップのクロック入力ＣＫに供給される位相２クロック
信号ＰＨ２ｈと、インバーター３８０の出力から前記フ
リップフロップ反転ＣＫ入力に供給される反転位相２ク
ロック信号によって行なわれる。マイクロプロセッサー
制御母線ＣＰＵＣＴＬ［３．．．０］からのリセット信
号ＲＥＳＥＴｈがインバーター３８４を介して前記フリ
ップフロップのリセット入力反転Ｒに印加されてこれら
のフリップフロップをリセットと同時に０にセットす
る。レジスター選択フリップフロップ３５０，３５２，
３５４，３５６，３５８，３６０，３６２の出力はレジ
スター選択信号ＡＤＣＲｈ，ＡＭＵＸｈ，ＡＣＦＲｈ，
ＡＤＺｈ，ＡＭＺｈ，ＡＶＳＦｈ，ＡＣＳＦｈである。
【０５５３】ＡＣＦＲレジスター ＡＣＦＲレジスターはＡ／Ｄサブシステム７８によって
利用される読み書きレジスターである。このレジスター
はフリップフロップ３８６，３８８，３９０，３９２，
３９４，３９６，３９８（図６７）を含む。
利用される読み書きレジスターである。このレジスター
はフリップフロップ３８６，３８８，３９０，３９２，
３９４，３９６，３９８（図６７）を含む。
【０５５４】ＡＣＦＲレジスターはマイクロプロセッサ
ー３０によって読み書きされる。具体的にはフリップフ
ロップ３８６，３８８，３９０，３９２，３９４，３９
６，３９８のＤ入力がデータ母線ＤＡＴＡ［７．．．
０］に接続してマイクロプロセッサー３０がこのレジス
ターに書き込むことを可能にする。これらのフリップフ
ロップの出力Ｑもトライステート・デバイス４０８，４
１０，４１２，４１４，４１６，４１８，４２０，４２
２を介してデータ母線ＤＡＴＡ［７．．．０］と接続し
てこのレジスターの読み取りを可能にする。
ー３０によって読み書きされる。具体的にはフリップフ
ロップ３８６，３８８，３９０，３９２，３９４，３９
６，３９８のＤ入力がデータ母線ＤＡＴＡ［７．．．
０］に接続してマイクロプロセッサー３０がこのレジス
ターに書き込むことを可能にする。これらのフリップフ
ロップの出力Ｑもトライステート・デバイス４０８，４
１０，４１２，４１４，４１６，４１８，４２０，４２
２を介してデータ母線ＤＡＴＡ［７．．．０］と接続し
てこのレジスターの読み取りを可能にする。
【０５５５】読み取り動作中トライステート・デバイス
４０８，４１０，４１２，４１４，４１６，４１８，４
２０，４２２は読み取り制御ＮＡＮＤゲート４２４及び
読み書き制御フリップフロップ４２６の制御下にあって
これらのフリップフロップのＱ出力がデータ母線ＤＡＴ
Ａ［７．．．０］に接続し、マイクロプロセッサー３０
によって読み取られることを可能にする。ＡＣＦＲ
［４］ビットと対応のトライステート・デバイス４２２
の入力はアースに接続されているから、このビットは常
時０である。
４０８，４１０，４１２，４１４，４１６，４１８，４
２０，４２２は読み取り制御ＮＡＮＤゲート４２４及び
読み書き制御フリップフロップ４２６の制御下にあって
これらのフリップフロップのＱ出力がデータ母線ＤＡＴ
Ａ［７．．．０］に接続し、マイクロプロセッサー３０
によって読み取られることを可能にする。ＡＣＦＲ
［４］ビットと対応のトライステート・デバイス４２２
の入力はアースに接続されているから、このビットは常
時０である。
【０５５６】ＮＡＮＤゲート４２４から読み取り信号が
出力される。ＮＡＮＤゲート４２４は２入力ＮＡＮＤゲ
ートであり、読み書き制御フリップフロップ４２６及び
ＡＣＦＲ選択フリップフロップ３５４の制御下にある。
内部制御母線ＣＰＵＣＴＬ［３．．．０］からの読み取
り信号は読み書き制御フリップフロップ４２６のＤ入力
に印加される。このフリップフロップのタイミング制御
はクロック入力ＣＫに供給される位相２クロック信号Ｐ
Ｈ２ｈと、インバーター３８０の出力からフリップフロ
ップ４２６の反転ＣＫ入力に供給される反転位相２クロ
ック信号によって行なわれる。フリップフロップ４２６
のＱ出力は読み取りクロック信号ＲＤＣＬＫｈであり、
ＮＡＮＤゲート４２４に印加される。したがって、マイ
クロプロセッサー３０がＡＣＦＲレジスター（たとえば
＄００２３）をアドレスし、読み取り信号ＲＥＡＤｈを
コンピューター制御母線ＣＰＵＣＴＬ［３．．．０］に
送出するとフリップフロップ３８６，３８８，３９０，
３９２，３９４，３９６，３９８及びＡＣＦＲ［４］ビ
ットが読み取られる。
出力される。ＮＡＮＤゲート４２４は２入力ＮＡＮＤゲ
ートであり、読み書き制御フリップフロップ４２６及び
ＡＣＦＲ選択フリップフロップ３５４の制御下にある。
内部制御母線ＣＰＵＣＴＬ［３．．．０］からの読み取
り信号は読み書き制御フリップフロップ４２６のＤ入力
に印加される。このフリップフロップのタイミング制御
はクロック入力ＣＫに供給される位相２クロック信号Ｐ
Ｈ２ｈと、インバーター３８０の出力からフリップフロ
ップ４２６の反転ＣＫ入力に供給される反転位相２クロ
ック信号によって行なわれる。フリップフロップ４２６
のＱ出力は読み取りクロック信号ＲＤＣＬＫｈであり、
ＮＡＮＤゲート４２４に印加される。したがって、マイ
クロプロセッサー３０がＡＣＦＲレジスター（たとえば
＄００２３）をアドレスし、読み取り信号ＲＥＡＤｈを
コンピューター制御母線ＣＰＵＣＴＬ［３．．．０］に
送出するとフリップフロップ３８６，３８８，３９０，
３９２，３９４，３９６，３９８及びＡＣＦＲ［４］ビ
ットが読み取られる。
【０５５７】書き込み動作中トライステート・デバイス
４０８，４１０，４１２，４１４，４１６，４１８，４
２０は高インピーダンス状態にあるのが普通である。書
き込み制御信号はこれらのフリップフロップのＤ入力に
印加される。書き込み制御信号は、書き込み制御ＮＯＲ
ゲート４２８及びＮＡＮＤゲート４３０の制御下にあ
る。ＮＯＲゲート４２８は２入力ＮＯＲゲートであり、
一方の入力は位相２クロックＰＨ２ｈからもう一方の入
力は読み書き制御フリップフロップ４２６から来る。Ｎ
ＯＲゲート４２８の出力は書き込み信号ＷＲＣＬＫｈで
ある。書き込み信号ＷＲＣＬＫｈは二重入力ＮＡＮＤゲ
ート４３０の一方の入力に印加される。ＮＡＮＤゲート
４３０への他方の入力はＡＣＦＲレジスター選択信号Ａ
ＣＦＲｈである。ＮＡＮＤゲート４３０の出力は次にＡ
ＣＦＲフリップフロップ３８６，３８８，３９０，３９
２，３９４，３９６，３９８の反転Ｄ入力に供給され
る。データ母線ＤＡＴＡ［７．．．５］及びＤＡＴＡ
［３．．．０］がこれらのフリップフロップのＤ入力に
供給されてマイクロプロセッサー３０による書き込みを
可能にする。ビットＡＣＦＲ［４］はデジタル・アース
と接続する。
４０８，４１０，４１２，４１４，４１６，４１８，４
２０は高インピーダンス状態にあるのが普通である。書
き込み制御信号はこれらのフリップフロップのＤ入力に
印加される。書き込み制御信号は、書き込み制御ＮＯＲ
ゲート４２８及びＮＡＮＤゲート４３０の制御下にあ
る。ＮＯＲゲート４２８は２入力ＮＯＲゲートであり、
一方の入力は位相２クロックＰＨ２ｈからもう一方の入
力は読み書き制御フリップフロップ４２６から来る。Ｎ
ＯＲゲート４２８の出力は書き込み信号ＷＲＣＬＫｈで
ある。書き込み信号ＷＲＣＬＫｈは二重入力ＮＡＮＤゲ
ート４３０の一方の入力に印加される。ＮＡＮＤゲート
４３０への他方の入力はＡＣＦＲレジスター選択信号Ａ
ＣＦＲｈである。ＮＡＮＤゲート４３０の出力は次にＡ
ＣＦＲフリップフロップ３８６，３８８，３９０，３９
２，３９４，３９６，３９８の反転Ｄ入力に供給され
る。データ母線ＤＡＴＡ［７．．．５］及びＤＡＴＡ
［３．．．０］がこれらのフリップフロップのＤ入力に
供給されてマイクロプロセッサー３０による書き込みを
可能にする。ビットＡＣＦＲ［４］はデジタル・アース
と接続する。
【０５５８】ＡＣＦＲレジスターは、マイクロプロセッ
サー３０によってリセット可能である。即ち、制御母線
ＣＰＵＣＴＬ［３．．．０］からのリセット信号ＲＥＳ
ＥＴｈがインバーター４３２を介してフリップフロップ
３８６，３８８，３９０，３９２，３９４，３９６，３
９８のリセット入力Ｒに印加される。
サー３０によってリセット可能である。即ち、制御母線
ＣＰＵＣＴＬ［３．．．０］からのリセット信号ＲＥＳ
ＥＴｈがインバーター４３２を介してフリップフロップ
３８６，３８８，３９０，３９２，３９４，３９６，３
９８のリセット入力Ｒに印加される。
【０５５９】以上に述べた通り、ＡＣＦＲレジスターは
Ａ／Ｄサブシステム７８を構成するのに使用される構成
レジスターである。即ちフリップフロップ３８６，３８
８，３９０，３９２，３９４，３９６，３９８のＱ出力
は、インバーター４３４，３４６，４３８，４４０，４
４２，４４４，４４６と接続する。インバーター４３
４，４３６，４３８，４４０の出力は内部母線ＡＣＦＲ
［３．．．０］と接続する。インバーター４４４，４４
６の出力は内部母線ＡＣＦＲ［７，６］と接続する。イ
ンバーター４４２の出力は内部母線ＡＣＦＲ［５］に供
給され、信号ＡＤＰＵｈとしても使用される。
Ａ／Ｄサブシステム７８を構成するのに使用される構成
レジスターである。即ちフリップフロップ３８６，３８
８，３９０，３９２，３９４，３９６，３９８のＱ出力
は、インバーター４３４，３４６，４３８，４４０，４
４２，４４４，４４６と接続する。インバーター４３
４，４３６，４３８，４４０の出力は内部母線ＡＣＦＲ
［３．．．０］と接続する。インバーター４４４，４４
６の出力は内部母線ＡＣＦＲ［７，６］と接続する。イ
ンバーター４４２の出力は内部母線ＡＣＦＲ［５］に供
給され、信号ＡＤＰＵｈとしても使用される。
【０５６０】読み書き制御フリップフロップ４２６の出
力において得られるＲＤＣＬＫｈ信号は後述するオート
ゼロ／オートレンジ状態マシンに使用するための状態マ
シン・クロック信号ＳＭＣＬＫｈの形成に利用される。
ＳＭＣＬＫｈ信号はバッファ４４７の出力において得ら
れる。バッファへの入力はＭＵＸ４４８である。ＭＵＸ
４４８は外部クロック発信源からの入力信号ＣＬＫＳＲ
Ｃｈをテスト回路の制御下にその選択入力ＳＬに印加す
ることを可能にする。正規動作中、ＳＭＣＬＫ信号がフ
リップフロップ４５０から出力される。フリップフロッ
プ４５０のタイミング制御はインバーター３８０の出力
において得られる反転位相２クロック信号によって行な
われる。このフリップフロップ４５０はマイクロプロセ
ッサー３０によってリセットできる。ＮＡＮＤゲート４
５２からの出力はフリップフロップ４５０のＤ入力に供
給される。ＮＡＮＤゲート４５２は二重入力ＮＡＮＤゲ
ートである。ＮＡＮＤゲート４５２への一方の入力はＲ
ＤＣＬＫｈ信号であり、ＮＡＮＤゲート４５２への他方
の入力はＯＲゲート４５４の出力である。ＯＲゲート４
５４への入力はＡＶＳＦまたはＡＣＳＦレジスターがマ
イクロプロセッサー３０によってアドレスされ、したが
って、オートゼロ／オートレンジ動作が開始されるとＳ
ＭＣＬＫ信号が発生可能であることを指示するＡＣＳＦ
ｈ及びＡＶＳＦｈ信号である。
力において得られるＲＤＣＬＫｈ信号は後述するオート
ゼロ／オートレンジ状態マシンに使用するための状態マ
シン・クロック信号ＳＭＣＬＫｈの形成に利用される。
ＳＭＣＬＫｈ信号はバッファ４４７の出力において得ら
れる。バッファへの入力はＭＵＸ４４８である。ＭＵＸ
４４８は外部クロック発信源からの入力信号ＣＬＫＳＲ
Ｃｈをテスト回路の制御下にその選択入力ＳＬに印加す
ることを可能にする。正規動作中、ＳＭＣＬＫ信号がフ
リップフロップ４５０から出力される。フリップフロッ
プ４５０のタイミング制御はインバーター３８０の出力
において得られる反転位相２クロック信号によって行な
われる。このフリップフロップ４５０はマイクロプロセ
ッサー３０によってリセットできる。ＮＡＮＤゲート４
５２からの出力はフリップフロップ４５０のＤ入力に供
給される。ＮＡＮＤゲート４５２は二重入力ＮＡＮＤゲ
ートである。ＮＡＮＤゲート４５２への一方の入力はＲ
ＤＣＬＫｈ信号であり、ＮＡＮＤゲート４５２への他方
の入力はＯＲゲート４５４の出力である。ＯＲゲート４
５４への入力はＡＶＳＦまたはＡＣＳＦレジスターがマ
イクロプロセッサー３０によってアドレスされ、したが
って、オートゼロ／オートレンジ動作が開始されるとＳ
ＭＣＬＫ信号が発生可能であることを指示するＡＣＳＦ
ｈ及びＡＶＳＦｈ信号である。
【０５６１】ＡＤＣＲレジスター ＡＤＣＲレジスターはＡ／Ｄサブシステム７８の動作制
御に使用される。このレジスターはバイトワイド読み書
きレジスターでありフリップフロップ４５８，４６０，
４６２，４６４及び４６６（図１０７）を含む。３個の
ビットＡＤＣＲ［５］，ＡＤＣＲ［２］及びＡＤＣＲ
［０］が接地し、常に０である。即ち、ビットＡＤＣＲ
［０］は接地すると共にトライステート・デバイス４６
８の入力と接続し、トライステート・デバイス４６８の
出力はデータ母線ＤＡＴＡ［０］と接続する。同様に、
ビットＡＤＣＲ［５］も接地すると共にトライステート
・デバイス４７２と接続し、トライステート・デバイス
４７２の出力はデータ母線ＤＡＴＡ［５］と接続する。
御に使用される。このレジスターはバイトワイド読み書
きレジスターでありフリップフロップ４５８，４６０，
４６２，４６４及び４６６（図１０７）を含む。３個の
ビットＡＤＣＲ［５］，ＡＤＣＲ［２］及びＡＤＣＲ
［０］が接地し、常に０である。即ち、ビットＡＤＣＲ
［０］は接地すると共にトライステート・デバイス４６
８の入力と接続し、トライステート・デバイス４６８の
出力はデータ母線ＤＡＴＡ［０］と接続する。同様に、
ビットＡＤＣＲ［５］も接地すると共にトライステート
・デバイス４７２と接続し、トライステート・デバイス
４７２の出力はデータ母線ＤＡＴＡ［５］と接続する。
【０５６２】残りのビットもマイクロプロセッサー３０
によって読み取ることができる。即ち、フリップフロッ
プ４５８，４６０，４６２，４６４，４６６の反転Ｑ出
力はトライステート・デバイス４７４，４７６，４７
８，４８，４８２と接続し、これらのトライステート・
デバイスの出力は、データ母線ＤＡＴＡ［１，３，４，
６，７］に供給される。
によって読み取ることができる。即ち、フリップフロッ
プ４５８，４６０，４６２，４６４，４６６の反転Ｑ出
力はトライステート・デバイス４７４，４７６，４７
８，４８，４８２と接続し、これらのトライステート・
デバイスの出力は、データ母線ＤＡＴＡ［１，３，４，
６，７］に供給される。
【０５６３】すべてのビットＡＤＣＲ［７．．．０］に
ついてトライステート・デバイス４６８，４７０，４７
２，４７４，４７６，４７８，４８０，４８２は読み取
り制御ＮＡＮＤゲート４８４の制御下にある。常態では
これらのトライステート・デバイスは高インピーダンス
状態にある。ただし、読み取り動作中、ＮＡＮＤゲート
４８４はこれらのトライステート・デバイスがＡＤＣＲ
［７．．．０］ビットをデータ母線ＤＡＴＡ［７．．．
０］に接続することを可能にする。ＮＡＮＤゲート４８
４は２入力ＮＡＮＤゲートである。ＡＤＣＲｈ信号が一
方の入力に印加される。この信号はＡＤＣＲレジスター
のデコード信号である。具体的には、ＡＤＣＲレジスタ
ーはメモリー・アドレス＄００２０に配置されているか
ら、マイクロプロセッサー３０によってこのアドレスが
書き込まれると、ＡＤＣＲｈ信号がアクチブとなる。Ｎ
ＡＮＤゲート４８４への他方の入力は上記ＲＤＣＬＫｈ
信号である。したがって、マイクロプロセッサー３０が
ＡＤＣＲレジスターをアドレスして読み取りを開始する
と、ＮＡＮＤゲート４８４が割り込み可能となる。
ついてトライステート・デバイス４６８，４７０，４７
２，４７４，４７６，４７８，４８０，４８２は読み取
り制御ＮＡＮＤゲート４８４の制御下にある。常態では
これらのトライステート・デバイスは高インピーダンス
状態にある。ただし、読み取り動作中、ＮＡＮＤゲート
４８４はこれらのトライステート・デバイスがＡＤＣＲ
［７．．．０］ビットをデータ母線ＤＡＴＡ［７．．．
０］に接続することを可能にする。ＮＡＮＤゲート４８
４は２入力ＮＡＮＤゲートである。ＡＤＣＲｈ信号が一
方の入力に印加される。この信号はＡＤＣＲレジスター
のデコード信号である。具体的には、ＡＤＣＲレジスタ
ーはメモリー・アドレス＄００２０に配置されているか
ら、マイクロプロセッサー３０によってこのアドレスが
書き込まれると、ＡＤＣＲｈ信号がアクチブとなる。Ｎ
ＡＮＤゲート４８４への他方の入力は上記ＲＤＣＬＫｈ
信号である。したがって、マイクロプロセッサー３０が
ＡＤＣＲレジスターをアドレスして読み取りを開始する
と、ＮＡＮＤゲート４８４が割り込み可能となる。
【０５６４】ビットＡＤＣＲ［１］，ＡＤＣＲ［３］及
びＡＤＣＲ［４］はマイクロプロセッサー３０によって
書き込むことのできる制御ビットである。具体的には、
フリップフロップ４５８，４６０，４６２のＤ入力はデ
ータ母線ＤＡＴＡ［１，３，４］と接続し、反転Ｄ入力
は二重入力ＮＡＮＤゲート４８６の出力と接続する。Ａ
ＤＣＲｈ信号はＮＡＮＤゲート４８６の一方の入力に印
加されてＡＤＣＲレジスターがマイクロプロセッサー３
０によってアドレスされたことを指示する。他方の入力
にはＷＲＣＬＫｈ信号が印加される。したがって、マイ
クロプロセッサー３０がＡＤＣＲレジスターをアドレス
して書き込み動作を開始するとＮＡＮＤゲート４８６が
割り込み許可される。
びＡＤＣＲ［４］はマイクロプロセッサー３０によって
書き込むことのできる制御ビットである。具体的には、
フリップフロップ４５８，４６０，４６２のＤ入力はデ
ータ母線ＤＡＴＡ［１，３，４］と接続し、反転Ｄ入力
は二重入力ＮＡＮＤゲート４８６の出力と接続する。Ａ
ＤＣＲｈ信号はＮＡＮＤゲート４８６の一方の入力に印
加されてＡＤＣＲレジスターがマイクロプロセッサー３
０によってアドレスされたことを指示する。他方の入力
にはＷＲＣＬＫｈ信号が印加される。したがって、マイ
クロプロセッサー３０がＡＤＣＲレジスターをアドレス
して書き込み動作を開始するとＮＡＮＤゲート４８６が
割り込み許可される。
【０５６５】ビットＡＤＣＲ［７］及びＡＤＣＲ［６］
はフリップフロップ４６４，４６６によって形成される
読み取り専用状態ビットであり、オートゼロ・シーケン
ス及びＡ／Ｄ変換が完了したことを指示する。フリップ
フロップ４６４，４６６は１対のインバーター４８８，
４９０を介して位相２クロック信号ＰＨ２ｈによってク
ロックされる。Ａ／Ｄサブシンステム７８の状態及びオ
ートゼロ動作を表わす状態信号ＥＯＣｈ，ＥＯＡＺｈは
後述する制御回路を介してフリップフロップ４６４，４
６６のＤ入力に印加される。具体的には、オートゼロ・
プロセスの完了を指示するオートゼロ信号ＥＯＡＺｈの
末尾がインバーター４９４を介してフリップフロップ４
９２の反転Ｓ入力に印加され、フリップフロップ４９２
のＱ出力が遅延フリップフロップ４９６のＤ入力に供給
される。フリップフロップ４９６のＱ出力はバッファ増
幅器４９８を介してフリップフロップ４６４のＤ入力に
供給され、フリップフロップ４６４の反転Ｑ出力はトラ
イスレート・デバイス４８０及びバッファ増幅器５００
を介してデータ母線ＤＡＴＡ［６］に供給されてオート
ゼロ・フラッグを完了させる。
はフリップフロップ４６４，４６６によって形成される
読み取り専用状態ビットであり、オートゼロ・シーケン
ス及びＡ／Ｄ変換が完了したことを指示する。フリップ
フロップ４６４，４６６は１対のインバーター４８８，
４９０を介して位相２クロック信号ＰＨ２ｈによってク
ロックされる。Ａ／Ｄサブシンステム７８の状態及びオ
ートゼロ動作を表わす状態信号ＥＯＣｈ，ＥＯＡＺｈは
後述する制御回路を介してフリップフロップ４６４，４
６６のＤ入力に印加される。具体的には、オートゼロ・
プロセスの完了を指示するオートゼロ信号ＥＯＡＺｈの
末尾がインバーター４９４を介してフリップフロップ４
９２の反転Ｓ入力に印加され、フリップフロップ４９２
のＱ出力が遅延フリップフロップ４９６のＤ入力に供給
される。フリップフロップ４９６のＱ出力はバッファ増
幅器４９８を介してフリップフロップ４６４のＤ入力に
供給され、フリップフロップ４６４の反転Ｑ出力はトラ
イスレート・デバイス４８０及びバッファ増幅器５００
を介してデータ母線ＤＡＴＡ［６］に供給されてオート
ゼロ・フラッグを完了させる。
【０５６６】インバーター５０４及び後述する制御回路
を介してフリップフロップ４６６にＥＯＣｈ信号が印加
される。ＥＯＣｈ信号はＡ／Ｄ変換プロセスの完了を指
示する。インバーター５０４の出力はフリップフロップ
５０２の反転Ｓ入力に供給され、フリップフロップ５０
２のＱ出力はフリップフロップ５０６のＤ入力に供給さ
れる。遅延フリップフロップ５０６のＱ出力はバッファ
増幅器５０８を介してフリップフロップ４６６のＤ入力
に供給され、バッファ５０８の出力はフリップフロップ
４６６のＤ入力に供給される。フリップフロップ４６６
の反転Ｑ出力はトライステート・デバイス４８２及びバ
ッファ増幅器５１０を介してデータ母線ＤＡＴＡ［７］
に供給されてＡ／Ｄ変換完了フラッグを発生させる。
を介してフリップフロップ４６６にＥＯＣｈ信号が印加
される。ＥＯＣｈ信号はＡ／Ｄ変換プロセスの完了を指
示する。インバーター５０４の出力はフリップフロップ
５０２の反転Ｓ入力に供給され、フリップフロップ５０
２のＱ出力はフリップフロップ５０６のＤ入力に供給さ
れる。遅延フリップフロップ５０６のＱ出力はバッファ
増幅器５０８を介してフリップフロップ４６６のＤ入力
に供給され、バッファ５０８の出力はフリップフロップ
４６６のＤ入力に供給される。フリップフロップ４６６
の反転Ｑ出力はトライステート・デバイス４８２及びバ
ッファ増幅器５１０を介してデータ母線ＤＡＴＡ［７］
に供給されてＡ／Ｄ変換完了フラッグを発生させる。
【０５６７】フリップフロップ４９６，５０６のタイミ
ング制御はインバーター４８８の出力において得られる
位相２クロック信号によって行なわれる。フリップフロ
ップ４９６，５０６もフリップフロップ４６４，４６６
もインバーター５１６の出力において得られるＲＥＳＥ
Ｔｂ信号を介してマイクロプロセッサー３０によってリ
セットすることができる。
ング制御はインバーター４８８の出力において得られる
位相２クロック信号によって行なわれる。フリップフロ
ップ４９６，５０６もフリップフロップ４６４，４６６
もインバーター５１６の出力において得られるＲＥＳＥ
Ｔｂ信号を介してマイクロプロセッサー３０によってリ
セットすることができる。
【０５６８】ＡＣＦＲ［５］はオートゼロ完了及びＡ／
Ｄ変換完了フラッグをリセットすると共にビットＡＣＦ
Ｒ［６］及びＡＣＦＲ［７］をリセットしてマイクロプ
ロセッサー３０からＡ／Ｄ割り込みリクエストＳＹＩ１
ｂ信号を除去する指令ビットである。指令ビットＡＣＦ
Ｒ［５］は、データ母線ＤＡＴＡ［５］において得られ
二重入力ＮＡＮＤゲート５１２の一方の入力に供給され
る。ＮＡＮＤゲート５１２への他方の入力はＡＤＣＲレ
ジスターへの書き込み動作を可能にするＮＡＮＤゲート
４８６の非反転出力である。ＮＡＮＤゲート５１２の出
力は二重入力ＡＮＤゲート５１４の一方の入力に供給さ
れる。ＡＮＤゲート５１４への他方の入力はインバータ
ー５１６の出力において得られるマイクロプロセッサー
・リセット信号ＲＥＳＥＴｂである。ＡＮＤゲート５１
４の出力がフリップフロップ４９２，５０２のリセット
入力反転Ｒに供給されて完了フラッグをリセットし、Ａ
／Ｄ割り込みＳＹ１Ｂを除去する。
Ｄ変換完了フラッグをリセットすると共にビットＡＣＦ
Ｒ［６］及びＡＣＦＲ［７］をリセットしてマイクロプ
ロセッサー３０からＡ／Ｄ割り込みリクエストＳＹＩ１
ｂ信号を除去する指令ビットである。指令ビットＡＣＦ
Ｒ［５］は、データ母線ＤＡＴＡ［５］において得られ
二重入力ＮＡＮＤゲート５１２の一方の入力に供給され
る。ＮＡＮＤゲート５１２への他方の入力はＡＤＣＲレ
ジスターへの書き込み動作を可能にするＮＡＮＤゲート
４８６の非反転出力である。ＮＡＮＤゲート５１２の出
力は二重入力ＡＮＤゲート５１４の一方の入力に供給さ
れる。ＡＮＤゲート５１４への他方の入力はインバータ
ー５１６の出力において得られるマイクロプロセッサー
・リセット信号ＲＥＳＥＴｂである。ＡＮＤゲート５１
４の出力がフリップフロップ４９２，５０２のリセット
入力反転Ｒに供給されて完了フラッグをリセットし、Ａ
／Ｄ割り込みＳＹ１Ｂを除去する。
【０５６９】 〔発明の詳細な説明〕
【０５６９】Ａ／Ｄ割り込み信号ＳＹ１１ｂはオート・
ゼロ・シーケンス及びＡ／Ｄ変換完了時にＡ／Ｄ割り込
みＡＤＣＲ［４］が許可されると３入力ＮＡＮＤゲート
５１６の出力において形成される。ＮＡＮＤゲート５１
６への一方の入力は２入力ＯＲゲート５１８の出力であ
る。ＯＲゲート５１８への入力はフリップフロップ４６
４，４６６のＱ出力と接続するバッファ５１７，５１９
の出力において得られる状態ビットＡＤＣＲ［６］及び
ＡＤＣＲ［７］であり、これらのビットＡＤＣＲ［７，
６］はオートゼロ動作及びＡ／Ｄ変換の完了をそれぞれ
指示する。ＮＡＮＤゲート５１６への他の入力は割り込
み許可を指示するＡＤＣＲ［４］ビットである。第３の
入力は通常はテスト中にだけ使用されるテスト回路から
供給される。
ゼロ・シーケンス及びＡ／Ｄ変換完了時にＡ／Ｄ割り込
みＡＤＣＲ［４］が許可されると３入力ＮＡＮＤゲート
５１６の出力において形成される。ＮＡＮＤゲート５１
６への一方の入力は２入力ＯＲゲート５１８の出力であ
る。ＯＲゲート５１８への入力はフリップフロップ４６
４，４６６のＱ出力と接続するバッファ５１７，５１９
の出力において得られる状態ビットＡＤＣＲ［６］及び
ＡＤＣＲ［７］であり、これらのビットＡＤＣＲ［７，
６］はオートゼロ動作及びＡ／Ｄ変換の完了をそれぞれ
指示する。ＮＡＮＤゲート５１６への他の入力は割り込
み許可を指示するＡＤＣＲ［４］ビットである。第３の
入力は通常はテスト中にだけ使用されるテスト回路から
供給される。
【０５７０】ＡＤＣＲ［２］はマイクロプロセッサー３
０によって書き込むことができ、Ａ／Ｄシーケンスを開
始するのに使用される指令ビットである。このビットは
データ母線ＤＡＴＡ［２］において得られ、二重入力Ｎ
ＡＮＤゲート５２０に供給される。ＮＡＮＤゲート５２
０への他方の入力はＡＤＣＲレジスター書き込み制御Ｎ
ＡＮＤゲート４８６から供給される。フリップフロップ
５２２のＱ出力はフリップフロップ５２４のＤ入力に供
給される。フリップフロップ５２４の出力はバッファ５
２５を介して遅延フリップフロップ５２６のＤ入力に供
給される。遅延フリップフロップ５２６のＱ出力はスタ
ート・オートゼロ信号ＳＴＡＺｈの形成に使用される。
具体的には、フリップフロップ５２６のＱ出力はバッフ
ァ５３０を介して二重入力ＡＮＤゲート５２８の一方の
入力に供給される。ＡＮＤゲート５２８への他方の入力
はテスト回路から供給される。ＡＮＤゲート５２８の出
力がＳＴＡＺｈ信号である。
０によって書き込むことができ、Ａ／Ｄシーケンスを開
始するのに使用される指令ビットである。このビットは
データ母線ＤＡＴＡ［２］において得られ、二重入力Ｎ
ＡＮＤゲート５２０に供給される。ＮＡＮＤゲート５２
０への他方の入力はＡＤＣＲレジスター書き込み制御Ｎ
ＡＮＤゲート４８６から供給される。フリップフロップ
５２２のＱ出力はフリップフロップ５２４のＤ入力に供
給される。フリップフロップ５２４の出力はバッファ５
２５を介して遅延フリップフロップ５２６のＤ入力に供
給される。遅延フリップフロップ５２６のＱ出力はスタ
ート・オートゼロ信号ＳＴＡＺｈの形成に使用される。
具体的には、フリップフロップ５２６のＱ出力はバッフ
ァ５３０を介して二重入力ＡＮＤゲート５２８の一方の
入力に供給される。ＡＮＤゲート５２８への他方の入力
はテスト回路から供給される。ＡＮＤゲート５２８の出
力がＳＴＡＺｈ信号である。
【０５７１】ＳＴＡＺｈ信号はオートゼロ状態マシンが
使用中（ＡＺＢＳＹｈ）であれば払われる。具体的に
は、ＡＺＢＳＹｈ信号はインバーター５３１を介して２
入力ＡＮＤゲート５３０の一方の入力に供給される。マ
イクロプロセッサー３０からのＲＥＳＥＴｂ信号が他方
の入力に印加される。ＡＮＤゲート５３０の出力がフリ
ップフロップ５２２の反転Ｒ入力に供給されてこのフリ
ップフロップをリセットする。フリップフロップ５２
４，５２６のタイミング制御はインバーター５２７の出
力において得られるＳＭＣＬＫｈ信号によって行なわれ
る。フリップフロップ５２４，５２６はリセット入力反
転Ｒに印加されるＲＥＳＥＴｂ信号を介してマイクロプ
ロセッサー３０によってリセットされる。
使用中（ＡＺＢＳＹｈ）であれば払われる。具体的に
は、ＡＺＢＳＹｈ信号はインバーター５３１を介して２
入力ＡＮＤゲート５３０の一方の入力に供給される。マ
イクロプロセッサー３０からのＲＥＳＥＴｂ信号が他方
の入力に印加される。ＡＮＤゲート５３０の出力がフリ
ップフロップ５２２の反転Ｒ入力に供給されてこのフリ
ップフロップをリセットする。フリップフロップ５２
４，５２６のタイミング制御はインバーター５２７の出
力において得られるＳＭＣＬＫｈ信号によって行なわれ
る。フリップフロップ５２４，５２６はリセット入力反
転Ｒに印加されるＲＥＳＥＴｂ信号を介してマイクロプ
ロセッサー３０によってリセットされる。
【０５７２】ＡＤＣＲ［１］ビットは４つのサンプリン
グ／保持スイッチ１０８，１１０，１１２，１１４を制
御するのに使用される。即ち、フリップフロップ４５８
のＤ出力がＡＮＤゲート５３２の一方の入力に供給さ
れ、ＡＮＤゲート５３２への他方の入力はテスト回路か
ら供給される。ＡＮＤゲート５３２の出力はサンプリン
グ／保持スイッチ１０８，１１０，１１２，１１４を制
御する信号ＳＡＭＰｈである。
グ／保持スイッチ１０８，１１０，１１２，１１４を制
御するのに使用される。即ち、フリップフロップ４５８
のＤ出力がＡＮＤゲート５３２の一方の入力に供給さ
れ、ＡＮＤゲート５３２への他方の入力はテスト回路か
ら供給される。ＡＮＤゲート５３２の出力はサンプリン
グ／保持スイッチ１０８，１１０，１１２，１１４を制
御する信号ＳＡＭＰｈである。
【０５７３】フリップフロップ４６２のＱ出力において
得られるＡＤＣＲ［３］ビットは積分器リセットを制御
するのに使用される。具体的には、フリップフロップ４
６２の出力は２入力ＡＮＤゲート５３４の一方の入力に
供給され、ＡＮＤゲート５３４の他方の入力はテスト回
路から供給される。ＡＮＤゲート５３４の出力が積分器
リセット信号ＩＮＴＲＥＳｈである。この信号はバッフ
ァ７５７（図７３）に印加されてＤＩＳＣＨｈ信号を発
生させ、スイッチ９６（図８８）にも印加される。この
信号が高レベルならば、スイッチ９６（図４１）がＭＸ
Ｏピンを電流ミラー９２から遮断してアナログ・アース
ＡＶＳＳへ短絡させる。このビットがセットされたまま
である限り、スイッチ９６は短絡状態のままである。Ａ
ＤＣＲ［３］に０を書き込むことによって短絡スイッチ
９６を開路させることができる。この信号はスイッチ９
６の現状態をも表わす。
得られるＡＤＣＲ［３］ビットは積分器リセットを制御
するのに使用される。具体的には、フリップフロップ４
６２の出力は２入力ＡＮＤゲート５３４の一方の入力に
供給され、ＡＮＤゲート５３４の他方の入力はテスト回
路から供給される。ＡＮＤゲート５３４の出力が積分器
リセット信号ＩＮＴＲＥＳｈである。この信号はバッフ
ァ７５７（図７３）に印加されてＤＩＳＣＨｈ信号を発
生させ、スイッチ９６（図８８）にも印加される。この
信号が高レベルならば、スイッチ９６（図４１）がＭＸ
Ｏピンを電流ミラー９２から遮断してアナログ・アース
ＡＶＳＳへ短絡させる。このビットがセットされたまま
である限り、スイッチ９６は短絡状態のままである。Ａ
ＤＣＲ［３］に０を書き込むことによって短絡スイッチ
９６を開路させることができる。この信号はスイッチ９
６の現状態をも表わす。
【０５７４】入力マルチプレクサー制御 電圧及び電流入力ＭＵＸ６２，６４を制御するのに８ビ
ット読み書きレジスターＡＭＵＸ［７．．．０］が使用
される。このレジスターは２つのフィールドに分割され
ており、一方のフィールドは電圧入力を制御して信号Ｖ
ＭＵＸ［３．．．０］を発生させ、他方のフィールドは
電流入力を制御して信号ＣＭＵＸ［３．．．０］を発生
させる。
ット読み書きレジスターＡＭＵＸ［７．．．０］が使用
される。このレジスターは２つのフィールドに分割され
ており、一方のフィールドは電圧入力を制御して信号Ｖ
ＭＵＸ［３．．．０］を発生させ、他方のフィールドは
電流入力を制御して信号ＣＭＵＸ［３．．．０］を発生
させる。
【０５７５】ＶＭＵＸ［３．．．０］信号はフリップフ
ロップ５３６，５３８，５４０，５４２（図６９）によ
って形成される。これらのフリップフロップのＤ入力は
データ母線ＤＡＴＡ［３．．．０］と接続して、マイク
ロプロセッサー３０による書き込みを可能にする。これ
らのフリップフロップの出力はトライステート・デバイ
ス５４４，５４６，５４８，５５０を介してデータ母線
ＤＡＴＡ［３．．．０］と接続してマイクロプロセッサ
ー３０がこれらのフリップフロップの内容を読み取るこ
とができるようにする。トライステート・デバイス５４
４，５４６，５４８，５５０は状態で高インピーダンス
状態にあり、ＮＡＮＤゲート５５２の制御下にある。Ｎ
ＡＮＤゲート５２２は２入力ＮＡＮＤゲートであり、一
方の入力には読み取りクロック信号ＲＤＣＬＫｈが印加
されて、上述したように、マイクロプロセッサー３０に
よる読み取り動作を指示し、他方の入力にはＡＭＵＸ信
号が印加されて、このレジスターがマイクロプロセッサ
ー３０によってアドレスされたことを指示する。即ち、
ＡＭＵＸレジスターはメモリー場所＄００２１に配置さ
れていて、マイクロプロセッサー３０がこの場所をアド
レスするとＡＭＵＸｈ信号が高いアクチブ状態となる。
したがって、フリップフロップ５３６，５３８，５４
０，５４２のＱ出力をデータ母線ＤＡＴＡ［３．．．
０］に接続することにより、マイクロプロセッサー３０
は前記フリップフロップの内容を読み取ることができ
る。
ロップ５３６，５３８，５４０，５４２（図６９）によ
って形成される。これらのフリップフロップのＤ入力は
データ母線ＤＡＴＡ［３．．．０］と接続して、マイク
ロプロセッサー３０による書き込みを可能にする。これ
らのフリップフロップの出力はトライステート・デバイ
ス５４４，５４６，５４８，５５０を介してデータ母線
ＤＡＴＡ［３．．．０］と接続してマイクロプロセッサ
ー３０がこれらのフリップフロップの内容を読み取るこ
とができるようにする。トライステート・デバイス５４
４，５４６，５４８，５５０は状態で高インピーダンス
状態にあり、ＮＡＮＤゲート５５２の制御下にある。Ｎ
ＡＮＤゲート５２２は２入力ＮＡＮＤゲートであり、一
方の入力には読み取りクロック信号ＲＤＣＬＫｈが印加
されて、上述したように、マイクロプロセッサー３０に
よる読み取り動作を指示し、他方の入力にはＡＭＵＸ信
号が印加されて、このレジスターがマイクロプロセッサ
ー３０によってアドレスされたことを指示する。即ち、
ＡＭＵＸレジスターはメモリー場所＄００２１に配置さ
れていて、マイクロプロセッサー３０がこの場所をアド
レスするとＡＭＵＸｈ信号が高いアクチブ状態となる。
したがって、フリップフロップ５３６，５３８，５４
０，５４２のＱ出力をデータ母線ＤＡＴＡ［３．．．
０］に接続することにより、マイクロプロセッサー３０
は前記フリップフロップの内容を読み取ることができ
る。
【０５７６】フリップフロップ５３６，５３８，５４
０，５４２への書き込み動作はＮＡＮＤゲート５５４に
よって制御される。このＮＡＮＤゲート５５４はこれら
のフリップフロップの反転Ｄ入力に印加される書き込み
信号ＷＲＭＵＸｂを出力する。ＮＡＮＤゲート５５４は
３入力ＮＡＮＤゲートであり、第１入力に書き込みクロ
ックＷＲＣＬＫｈ信号が、第２入力にＡＭＵＸｈ信号
が、第３入力にＡＲＢＳＹｈ信号がそれぞれ印加され
る。ＡＲＢＳＹｈ信号はオートレンジング・システムが
使用中であることを指示する信号であり、詳しくは後述
する。
０，５４２への書き込み動作はＮＡＮＤゲート５５４に
よって制御される。このＮＡＮＤゲート５５４はこれら
のフリップフロップの反転Ｄ入力に印加される書き込み
信号ＷＲＭＵＸｂを出力する。ＮＡＮＤゲート５５４は
３入力ＮＡＮＤゲートであり、第１入力に書き込みクロ
ックＷＲＣＬＫｈ信号が、第２入力にＡＭＵＸｈ信号
が、第３入力にＡＲＢＳＹｈ信号がそれぞれ印加され
る。ＡＲＢＳＹｈ信号はオートレンジング・システムが
使用中であることを指示する信号であり、詳しくは後述
する。
【０５７７】フリップフロップ５３６，５３８，５４
０，５４２はそれぞれのリセット入力反転Ｒに印加され
るＲＥＳＥＴｂ信号によってリセットされる。ＲＥＳＥ
Ｔｂ信号はマイクロプロセッサー３０がこれらのフリッ
プフロップをリセットすることを可能にする。
０，５４２はそれぞれのリセット入力反転Ｒに印加され
るＲＥＳＥＴｂ信号によってリセットされる。ＲＥＳＥ
Ｔｂ信号はマイクロプロセッサー３０がこれらのフリッ
プフロップをリセットすることを可能にする。
【０５７８】ＣＭＵＸ［３．．．０］信号はフリップフ
ロップ５５６，５５８，５６０，５６２によって形成さ
れる。これらのフリップフロップのＤ入力はデータ母線
ＤＡＴＡ［７．．．４］と接続してマイクロプロセッサ
ー３０による書き込みを可能にする。これらのフリップ
フロップのＱ出力は読み取り動作のためのトライステー
ト・デバイス５６４，５６６，５６８，５７０を介して
データ母線ＤＡＴＡ［７．．．４］と接続する。上記ト
ライステート・デバイスは常態では高インピーダンス状
態にあり、マイクロプロセッサー３０が読み取り動作を
開始してアドレス＄００２１をアドレス母線ＡＤＤＲ
［４．．．０］に送出するとこれらのフリップフロップ
が読み取られるようにするＮＡＮＤゲート５５２の制御
下にある。フリップフロップ５５６，５５８，５６０，
５６２への書き込み動作はフリップフロップ５３６，５
３８，５４０，５４２の場合と同様にＮＡＮＤゲート５
５４によって制御される。
ロップ５５６，５５８，５６０，５６２によって形成さ
れる。これらのフリップフロップのＤ入力はデータ母線
ＤＡＴＡ［７．．．４］と接続してマイクロプロセッサ
ー３０による書き込みを可能にする。これらのフリップ
フロップのＱ出力は読み取り動作のためのトライステー
ト・デバイス５６４，５６６，５６８，５７０を介して
データ母線ＤＡＴＡ［７．．．４］と接続する。上記ト
ライステート・デバイスは常態では高インピーダンス状
態にあり、マイクロプロセッサー３０が読み取り動作を
開始してアドレス＄００２１をアドレス母線ＡＤＤＲ
［４．．．０］に送出するとこれらのフリップフロップ
が読み取られるようにするＮＡＮＤゲート５５２の制御
下にある。フリップフロップ５５６，５５８，５６０，
５６２への書き込み動作はフリップフロップ５３６，５
３８，５４０，５４２の場合と同様にＮＡＮＤゲート５
５４によって制御される。
【０５７９】フリップフロップ５３６，５３８，５４
０，５４２，５５６，５５８，５６０，５６２の出力は
図４１及び８０に示すように電流及び電圧ＭＵＸｅｓ６
６，６８を制御するＭＵＸ制御信号ＭＵＸＣＴＬ［２
６．．．０］を形成するのに使用される。即ち電圧チャ
ンネルＭＵＸ６６，６８は制御信号ＶＭＵＸ［３．．．
０］信号によって制御され、電圧チャンネルＭＵＸ６６
はＣＭＵＸ［３．．．０］信号によって制御される。こ
れらの信号は電圧チャンネル及び電流チャンネルＭＵＸ
のそれぞれの個別制御を可能にするＭＵＸ制御信号ＭＵ
ＸＣＴＬを形成するため、一連のインバーター、ＯＲゲ
ート及びＡＮＤゲート（図６７）によって復号される。
具体的には、二重入力ＡＮＤゲート５７２，５７４，５
７６，５７８の一方の入力にＣＭＵＸ［３．．．０］信
号が印加され、他方の入力にインバーター５８０を介し
て信号ＣＡＺｈが印加される。信号ＣＡＺｈは電流増幅
器９０がオートゼロ化中であることを指示する。信号Ｃ
ＡＺｈはＡ／Ｄサブシステム７８に使用される信号ＣＳ
ＨＲＴｈの形成にも利用される。信号ＣＳＨＲＴｈはイ
ンバーター５８０と直列に接続するインバーター５８１
の出力において得られる。
０，５４２，５５６，５５８，５６０，５６２の出力は
図４１及び８０に示すように電流及び電圧ＭＵＸｅｓ６
６，６８を制御するＭＵＸ制御信号ＭＵＸＣＴＬ［２
６．．．０］を形成するのに使用される。即ち電圧チャ
ンネルＭＵＸ６６，６８は制御信号ＶＭＵＸ［３．．．
０］信号によって制御され、電圧チャンネルＭＵＸ６６
はＣＭＵＸ［３．．．０］信号によって制御される。こ
れらの信号は電圧チャンネル及び電流チャンネルＭＵＸ
のそれぞれの個別制御を可能にするＭＵＸ制御信号ＭＵ
ＸＣＴＬを形成するため、一連のインバーター、ＯＲゲ
ート及びＡＮＤゲート（図６７）によって復号される。
具体的には、二重入力ＡＮＤゲート５７２，５７４，５
７６，５７８の一方の入力にＣＭＵＸ［３．．．０］信
号が印加され、他方の入力にインバーター５８０を介し
て信号ＣＡＺｈが印加される。信号ＣＡＺｈは電流増幅
器９０がオートゼロ化中であることを指示する。信号Ｃ
ＡＺｈはＡ／Ｄサブシステム７８に使用される信号ＣＳ
ＨＲＴｈの形成にも利用される。信号ＣＳＨＲＴｈはイ
ンバーター５８０と直列に接続するインバーター５８１
の出力において得られる。
【０５８０】ＮＡＮＤゲート５７２の出力は一連の直列
に接続されたインバーター５８２，５８４，５８６，５
８８，５９０，５９２，５９４と接続し、ＮＡＮＤゲー
ト５７４の出力は一連の直列に接続されたインバーター
５９６，５９８，６００，６０２，６０４，６０６，６
０８と接続し、ＮＡＮＤゲート５７８の出力は一連の直
列に接続されたインバーター６２４，６２６，６２８，
６３０，６３２，６３４，６３６と接続する。インバー
ター５９４，６０８，６２２，６３６の出力は二重入力
ＯＲゲート６３８，６４０，６４２，６４４の一方の入
力と接続し、インバーター５８２，５９６，６１０，６
２４の出力が他方の入力と接続する。ＮＡＮＤゲート５
７２，５７４，５７６，５７８の出力は二重入力ＯＲゲ
ート６４６，６４８，６５０，６５２の一方の入力に印
加され、インバーター５９２，６０６，６２０，６３２
の出力が他方の入力に印加される。ＯＲゲート６３８，
６４０，６４２，６４４，６４６，６４８，６５０，６
５２の出力は二重入力ＡＮＤゲート６５４，６５６，６
５８，６６０，６６２，６６４，６６６，６６８の一方
の入力に印加され、内部母線ＡＣＦＲ［３．．．０］か
らのＡＣＦＲ［３．．．０］ビットが他方の入力に印加
されて入力ＭＵＸ６６（図４１が電流モードか電圧モー
ドかを制御する。ＡＣＦＲ［３．．．０］ビット中に１
があれば電流モードを選択する。具体的には、ＡＣＦＲ
［３］ビットがＡＮＤゲート６５４，６５６の入力に印
加され、ＡＣＦＲ［２］ビットがＡＮＤゲート６５８，
６６０の入力に印加され、ＡＣＦＲ［１］ビットがＡＮ
Ｄゲート６０８，６１０の入力に印加され、ＡＣＦＲ
［０］がＡＮＤゲート６６６，６６８の入力に印加され
る。ＡＮＤゲート６５４，６５６，６５８，６６０，６
６２，６６４，６６６，６６８の出力は電流チャンネル
ＭＵＸｅｓ６６の個別制御を可能にするデコード信号Ｍ
ＵＸＣＴＬ［２０．．．１３］である。
に接続されたインバーター５８２，５８４，５８６，５
８８，５９０，５９２，５９４と接続し、ＮＡＮＤゲー
ト５７４の出力は一連の直列に接続されたインバーター
５９６，５９８，６００，６０２，６０４，６０６，６
０８と接続し、ＮＡＮＤゲート５７８の出力は一連の直
列に接続されたインバーター６２４，６２６，６２８，
６３０，６３２，６３４，６３６と接続する。インバー
ター５９４，６０８，６２２，６３６の出力は二重入力
ＯＲゲート６３８，６４０，６４２，６４４の一方の入
力と接続し、インバーター５８２，５９６，６１０，６
２４の出力が他方の入力と接続する。ＮＡＮＤゲート５
７２，５７４，５７６，５７８の出力は二重入力ＯＲゲ
ート６４６，６４８，６５０，６５２の一方の入力に印
加され、インバーター５９２，６０６，６２０，６３２
の出力が他方の入力に印加される。ＯＲゲート６３８，
６４０，６４２，６４４，６４６，６４８，６５０，６
５２の出力は二重入力ＡＮＤゲート６５４，６５６，６
５８，６６０，６６２，６６４，６６６，６６８の一方
の入力に印加され、内部母線ＡＣＦＲ［３．．．０］か
らのＡＣＦＲ［３．．．０］ビットが他方の入力に印加
されて入力ＭＵＸ６６（図４１が電流モードか電圧モー
ドかを制御する。ＡＣＦＲ［３．．．０］ビット中に１
があれば電流モードを選択する。具体的には、ＡＣＦＲ
［３］ビットがＡＮＤゲート６５４，６５６の入力に印
加され、ＡＣＦＲ［２］ビットがＡＮＤゲート６５８，
６６０の入力に印加され、ＡＣＦＲ［１］ビットがＡＮ
Ｄゲート６０８，６１０の入力に印加され、ＡＣＦＲ
［０］がＡＮＤゲート６６６，６６８の入力に印加され
る。ＡＮＤゲート６５４，６５６，６５８，６６０，６
６２，６６４，６６６，６６８の出力は電流チャンネル
ＭＵＸｅｓ６６の個別制御を可能にするデコード信号Ｍ
ＵＸＣＴＬ［２０．．．１３］である。
【０５８１】サンプル／ホールドスイッチ１０８，１１
０，１１２，１１４もインバーター６７０，６７２，６
７４，６７６，６７８，６８０及び３入力ＡＮＤゲート
６８２，６８４を含むデコード回路（図７２）によって
個別に制御できる。具体的には、インバーター６７０，
６７２，６７４，６７６は内部ＡＣＦＲ母線［３．．．
０］と接続し、インバーター６７０，６７２の出力はＮ
ＡＮＤゲート５３２（図３１）において得られ、指令ビ
ットＡＣＦＲ［１］がセットされたことを指示するＳＡ
ＭＰｈ信号と共にＡＮＤゲート６８２に印加される。イ
ンバーター６７４，６７６の出力はＳＡＭＰｈ信号と共
にＡＮＤゲート６８４に印加される。ＳＡＭＰｈ信号は
インバーター６７８，６８０とも接続し、ＡＮＤゲート
６８４の出力はサンプル／ホールドスイッチ１０８，１
１０，１１２，１１４の個別制御を可能にする信号ＭＵ
ＸＣＴＬ［２４．．．２１］である。具体的には、ＡＮ
Ｄゲート７４６は２入力ＡＮＤゲートであり、一方の入
力にはＷＲＭＵＸｂ信号が印加され、他方の入力にはイ
ンバーター７４８を介して信号ＶＡＺｈが印加される。
後述するように、信号ＶＡＺｈはアクチブであり、電圧
増幅器８０がゼロ化されつつあることを指示する。ＡＮ
Ｄゲート７２４，７２６，７２８，７３０，７３２，７
３４，７３６，７３８，７４０の出力は信号ＭＵＸＣＴ
Ｌ［９．．．０］である。
０，１１２，１１４もインバーター６７０，６７２，６
７４，６７６，６７８，６８０及び３入力ＡＮＤゲート
６８２，６８４を含むデコード回路（図７２）によって
個別に制御できる。具体的には、インバーター６７０，
６７２，６７４，６７６は内部ＡＣＦＲ母線［３．．．
０］と接続し、インバーター６７０，６７２の出力はＮ
ＡＮＤゲート５３２（図３１）において得られ、指令ビ
ットＡＣＦＲ［１］がセットされたことを指示するＳＡ
ＭＰｈ信号と共にＡＮＤゲート６８２に印加される。イ
ンバーター６７４，６７６の出力はＳＡＭＰｈ信号と共
にＡＮＤゲート６８４に印加される。ＳＡＭＰｈ信号は
インバーター６７８，６８０とも接続し、ＡＮＤゲート
６８４の出力はサンプル／ホールドスイッチ１０８，１
１０，１１２，１１４の個別制御を可能にする信号ＭＵ
ＸＣＴＬ［２４．．．２１］である。具体的には、ＡＮ
Ｄゲート７４６は２入力ＡＮＤゲートであり、一方の入
力にはＷＲＭＵＸｂ信号が印加され、他方の入力にはイ
ンバーター７４８を介して信号ＶＡＺｈが印加される。
後述するように、信号ＶＡＺｈはアクチブであり、電圧
増幅器８０がゼロ化されつつあることを指示する。ＡＮ
Ｄゲート７２４，７２６，７２８，７３０，７３２，７
３４，７３６，７３８，７４０の出力は信号ＭＵＸＣＴ
Ｌ［９．．．０］である。
【０５８２】詳しくは後述するが、電流チャンネルが選
択されるとオートレンジ動作が抑止される。ＡＮＤゲー
ト７２０の出力はインバーター７５０を介して信号ＭＸ
ＯＳＥＬｈを形成するのに利用される。具体的には、電
流チャンネルが選択されたことを指示する信号ＭＸＯｈ
はＡＮＤゲート７５２の出力において形成され、ＭＵＸ
ＣＴＬ［９］信号に相当する。ＡＮＤゲート７５２は２
入力ＡＮＤゲートであり、一方の入力はテスト回路と接
続し、他方の入力はＯＲゲート７５４と接続している。
このＯＲゲート７５４は２入力ＯＲゲートであり、一方
の入力はテスト回路と、他方の入力は電流チャンネルが
選択されたことを指示するＡＮＤゲート７４２とそれぞ
れ接続している。
択されるとオートレンジ動作が抑止される。ＡＮＤゲー
ト７２０の出力はインバーター７５０を介して信号ＭＸ
ＯＳＥＬｈを形成するのに利用される。具体的には、電
流チャンネルが選択されたことを指示する信号ＭＸＯｈ
はＡＮＤゲート７５２の出力において形成され、ＭＵＸ
ＣＴＬ［９］信号に相当する。ＡＮＤゲート７５２は２
入力ＡＮＤゲートであり、一方の入力はテスト回路と接
続し、他方の入力はＯＲゲート７５４と接続している。
このＯＲゲート７５４は２入力ＯＲゲートであり、一方
の入力はテスト回路と、他方の入力は電流チャンネルが
選択されたことを指示するＡＮＤゲート７４２とそれぞ
れ接続している。
【０５８３】バッファ増幅器７５６の出力においてＶＮ
ＵＬＬｈ信号が形成される。このＶＮＵＬＬｈ信号はゼ
ロ・スイッチ８６（図６９及び８７）を制御して電圧増
幅器８０をオートゼロ化させる。バッファ増幅器７５６
への入力は２入力ＡＮＤゲート７５８の出力である。Ａ
ＮＤゲート７５８への一方の入力は増幅器８０がオート
ゼロ化されつつあることを指示するＶＡＺｈ信号であ
り、他方の入力はインバーター７４８，７６０を介して
印加される同じ信号ＶＡＺｈである。
ＵＬＬｈ信号が形成される。このＶＮＵＬＬｈ信号はゼ
ロ・スイッチ８６（図６９及び８７）を制御して電圧増
幅器８０をオートゼロ化させる。バッファ増幅器７５６
への入力は２入力ＡＮＤゲート７５８の出力である。Ａ
ＮＤゲート７５８への一方の入力は増幅器８０がオート
ゼロ化されつつあることを指示するＶＡＺｈ信号であ
り、他方の入力はインバーター７４８，７６０を介して
印加される同じ信号ＶＡＺｈである。
【０５８４】２入力ＯＲゲート７６１の出力においてＡ
ＧＮＤｈ信号が形成される。ＯＲゲート７６１への一方
の入力はＡＮＤゲート７４４からの出力であり、他方の
入力はＶＮＵＬＬｈ信号である。ＡＧＮＤｈ信号を利用
して電圧チャンネルを接地する（図３）。ＡＧＮＤｈ信
号はＭＵＸＣＴＬ［１０］として得られる。
ＧＮＤｈ信号が形成される。ＯＲゲート７６１への一方
の入力はＡＮＤゲート７４４からの出力であり、他方の
入力はＶＮＵＬＬｈ信号である。ＡＧＮＤｈ信号を利用
して電圧チャンネルを接地する（図３）。ＡＧＮＤｈ信
号はＭＵＸＣＴＬ［１０］として得られる。
【０５８５】ＭＵＸＣＴＬ［２６，２５，１２，１１］
はテスト回路と併用される。
はテスト回路と併用される。
【０５８６】オートゼロ・レジスターＡＤＺ，ＡＭＺ ＡＤＺ及びＡＭＺレジスターは電流及び電圧増幅器８
０，９０のためのオートゼロ・ロジック９８と併用され
る。オートゼロ・ロジックは製造に際してＣＭＯＳ技術
を採用したために生じた増幅器８０，９０のオフセット
を修正する。
０，９０のためのオートゼロ・ロジック９８と併用され
る。オートゼロ・ロジックは製造に際してＣＭＯＳ技術
を採用したために生じた増幅器８０，９０のオフセット
を修正する。
【０５８７】ＡＤＺレジスター ＡＤＺレジスター（図７４）は電圧増幅器８０のオフセ
ット修正値を含む６ビット読み書きレジスターである。
すでに述べたように、このレジスターへの書き込み動作
は診断及び検証だけがその目的である。このレジスター
には、オートゼロ・シーケンス完了時に増幅器８０のオ
フセット修正値がロードされる。
ット修正値を含む６ビット読み書きレジスターである。
すでに述べたように、このレジスターへの書き込み動作
は診断及び検証だけがその目的である。このレジスター
には、オートゼロ・シーケンス完了時に増幅器８０のオ
フセット修正値がロードされる。
【０５８８】具体的には、フリップフロップ７６２，７
６４，７６６，７６８，７７０，７７２を含むこのレジ
スターにデータ母線ＤＡＴＡ［７．．．０］が印加され
る。ＭＵＸｅｓ７７４，７７６，７７８，７８０，７８
２，７８４はこれらのフリップフロップの入力をデータ
母線ＤＡＴＡ［７．．．０］またはゼロ母線ＺＥＲＯ
［５．．．０］と接続することを可能にする。ＺＥＲＯ
「５．．．０」母線はゼロ化中の増幅器のオフセット修
正値を含み、ＡＤＺレジスターへのオフセット修正値書
き込みを可能にする。データ母線ＤＡＴＡ［５．．．
０］はＭＵＸｅｓ７７４，７７６，７７８，７８０，７
８２，７８４のＡ入力に印加される。ＺＥＲＳＥＬ信号
は前記ＭＵＸｅｓの選択入力ＳＥＬに印加され、ＡＤＺ
レジスターがデータ母線からロードされるかゼロ母線か
らロードされるかを制御する。ＭＵＸＥＳ７７４，７７
６，７７８，７８０，７８２の出力はフリップフロップ
７６２，７６４，７６６，７６８，７７０，７７２のＤ
入力に印加される。オートゼロ状態マシンによって形成
されるＺＥＲＳＥＬｈ信号（図７６）は状態マシンが状
態Ｓ３にあることを指示する。状態Ｓ３において、オフ
セット修正値が後述するＶＺＣＬＫｈ信号によってＡＤ
Ｚレジスター中にラッチされる。ＶＺＣＬＫｈ信号はオ
ートゼロ状態マシンによって形成され、バッファ８０３
の出力において得られる。この信号ＶＺＣＬＫｈはフリ
ップフロップ７６２，７６４，７６６，７６８，７７
０，７７２の反転Ｇ入力に印加される。
６４，７６６，７６８，７７０，７７２を含むこのレジ
スターにデータ母線ＤＡＴＡ［７．．．０］が印加され
る。ＭＵＸｅｓ７７４，７７６，７７８，７８０，７８
２，７８４はこれらのフリップフロップの入力をデータ
母線ＤＡＴＡ［７．．．０］またはゼロ母線ＺＥＲＯ
［５．．．０］と接続することを可能にする。ＺＥＲＯ
「５．．．０」母線はゼロ化中の増幅器のオフセット修
正値を含み、ＡＤＺレジスターへのオフセット修正値書
き込みを可能にする。データ母線ＤＡＴＡ［５．．．
０］はＭＵＸｅｓ７７４，７７６，７７８，７８０，７
８２，７８４のＡ入力に印加される。ＺＥＲＳＥＬ信号
は前記ＭＵＸｅｓの選択入力ＳＥＬに印加され、ＡＤＺ
レジスターがデータ母線からロードされるかゼロ母線か
らロードされるかを制御する。ＭＵＸＥＳ７７４，７７
６，７７８，７８０，７８２の出力はフリップフロップ
７６２，７６４，７６６，７６８，７７０，７７２のＤ
入力に印加される。オートゼロ状態マシンによって形成
されるＺＥＲＳＥＬｈ信号（図７６）は状態マシンが状
態Ｓ３にあることを指示する。状態Ｓ３において、オフ
セット修正値が後述するＶＺＣＬＫｈ信号によってＡＤ
Ｚレジスター中にラッチされる。ＶＺＣＬＫｈ信号はオ
ートゼロ状態マシンによって形成され、バッファ８０３
の出力において得られる。この信号ＶＺＣＬＫｈはフリ
ップフロップ７６２，７６４，７６６，７６８，７７
０，７７２の反転Ｇ入力に印加される。
【０５８９】フリップフロップ７６２，７６４，７６
６，７６８，７７０，７７２のＱ出力は電圧増幅器８０
と関連の内部母線ＶＺＥＲＯ［５．．．０］に印加され
る。前記フリップフロップのＱ出力はトライステート・
デバイス７８６，７８８，７９０，７９２，７９４，７
９６を介してデータ母線［５．．．０］とも接続してマ
イクロプロセッサー３０による前記フリップフロップの
読み取りを可能にする。ビットＡＤＺ［７，６］は接地
入力を有するトライステート・デバイス７９８，８００
を介してデータ母線ＤＡＴＡ［７，６］と接続している
から常時０である。
６，７６８，７７０，７７２のＱ出力は電圧増幅器８０
と関連の内部母線ＶＺＥＲＯ［５．．．０］に印加され
る。前記フリップフロップのＱ出力はトライステート・
デバイス７８６，７８８，７９０，７９２，７９４，７
９６を介してデータ母線［５．．．０］とも接続してマ
イクロプロセッサー３０による前記フリップフロップの
読み取りを可能にする。ビットＡＤＺ［７，６］は接地
入力を有するトライステート・デバイス７９８，８００
を介してデータ母線ＤＡＴＡ［７，６］と接続している
から常時０である。
【０５９０】トライステート・デバイス７８６，７８
８，７９０，７９２，７９４，７９６，７９８，８００
はフリップフロップ７６２，７６４，７６６，７６８，
７７０，７７２の出力とデータ母線ＤＡＴＡ［７．．．
０］との接続を防げない状態にある限り、読み取り動作
中を除いて高インピーダンス状態にある。前記トライス
テート・デバイスはＮＡＮＤゲート８０２の制御下にあ
る。ＮＡＮＤゲート８０２の出力はＡＤＺレジスター読
み取りを表わすＶＺＲＤｂ信号である。ＮＡＮＤゲート
８０２への入力は信号ＲＤＣＬＫｈ及びＡＤＺｈであ
る。読み取り信号ＲＤＣＬＫｈは読み取りクロック信号
である。ＡＤＺｈ信号はマイクロプロセッサー３０がア
ドレス＄００２４をアドレス母線ＡＤＤＲ［４．．．
０］に送出したことを表わす。ＡＤＺレジスターはＶＺ
ＣＬＫｈ信号によってロードされる。
８，７９０，７９２，７９４，７９６，７９８，８００
はフリップフロップ７６２，７６４，７６６，７６８，
７７０，７７２の出力とデータ母線ＤＡＴＡ［７．．．
０］との接続を防げない状態にある限り、読み取り動作
中を除いて高インピーダンス状態にある。前記トライス
テート・デバイスはＮＡＮＤゲート８０２の制御下にあ
る。ＮＡＮＤゲート８０２の出力はＡＤＺレジスター読
み取りを表わすＶＺＲＤｂ信号である。ＮＡＮＤゲート
８０２への入力は信号ＲＤＣＬＫｈ及びＡＤＺｈであ
る。読み取り信号ＲＤＣＬＫｈは読み取りクロック信号
である。ＡＤＺｈ信号はマイクロプロセッサー３０がア
ドレス＄００２４をアドレス母線ＡＤＤＲ［４．．．
０］に送出したことを表わす。ＡＤＺレジスターはＶＺ
ＣＬＫｈ信号によってロードされる。
【０５９１】ＡＤＺレジスターはマイクロプロセッサー
３０によってもリセットすることができる。具体的に
は、フリップフロップ７６２，７６４，７６６，７６
８，７７０，７７２のリセット入力にＲＥＳｂ信号が印
加される。
３０によってもリセットすることができる。具体的に
は、フリップフロップ７６２，７６４，７６６，７６
８，７７０，７７２のリセット入力にＲＥＳｂ信号が印
加される。
【０５９２】ＡＭＺレジスター ＡＭＺレジスターは６ビット読み書きレジスターであ
り、電流ミラー増幅器９２に関連するオフセット修正値
を含んでいる。このレジスターにはオートゼロ・シーケ
ンス完了時に修正値がロードされる。このレジスターへ
の書き込み動作は診断及び検証のみを目的とする。
り、電流ミラー増幅器９２に関連するオフセット修正値
を含んでいる。このレジスターにはオートゼロ・シーケ
ンス完了時に修正値がロードされる。このレジスターへ
の書き込み動作は診断及び検証のみを目的とする。
【０５９３】ＡＭＺレジスターはフリップフロップ８０
４，８０６，８０８，８１０，８１２，８１４を含む。
これらフリップフロップのＱ出力は内部母線ＣＺＥＲＯ
［５．．．０］と接続する。これらフリップフロップの
入力にはＭＵＸ７７４，７７６，７７８，７８０，７８
２，７８４を介してデータ母線ＤＡＴＡ［７．．．０］
が印加される。上記フリップフロップはオートゼロ状態
マシンからのＣＺＣＬＫｂ信号にクロック制御されて電
流増幅器９０（図４１）のオフセット修正値を後述する
状態Ｓ７（ＡｐｐｅｎｄｅｘＣ参照）においてＡＸＺレ
ジスター中にラッチする。ＣＺＣＬＫｂ信号はバッファ
８１６を介してこれらフリップフロップの反転Ｄ入力に
印加される。フリップフロップのリセット入力ＲにＲＥ
Ｓｂ信号が印加されてフリップフロップをリセットす
る。前記フリップフロップのＱ出力はトライステート・
デバイス８１８，８２０，８２２，８２４，８２６，８
２８を介してデータ母線ＤＡＴＡ［５．．．０］に印加
される。ビットＡＭＺ［７，６］は使用されず、常に０
である。具体的には、データ母線ＤＡＴＡ［７，６］は
それぞれトライステート・デバイス８３０，８３２の出
力と接続する。トライステーツ装置８３０，８３２への
入力は接地している。したがって、ＡＭＺ［７，６］は
常に０である。
４，８０６，８０８，８１０，８１２，８１４を含む。
これらフリップフロップのＱ出力は内部母線ＣＺＥＲＯ
［５．．．０］と接続する。これらフリップフロップの
入力にはＭＵＸ７７４，７７６，７７８，７８０，７８
２，７８４を介してデータ母線ＤＡＴＡ［７．．．０］
が印加される。上記フリップフロップはオートゼロ状態
マシンからのＣＺＣＬＫｂ信号にクロック制御されて電
流増幅器９０（図４１）のオフセット修正値を後述する
状態Ｓ７（ＡｐｐｅｎｄｅｘＣ参照）においてＡＸＺレ
ジスター中にラッチする。ＣＺＣＬＫｂ信号はバッファ
８１６を介してこれらフリップフロップの反転Ｄ入力に
印加される。フリップフロップのリセット入力ＲにＲＥ
Ｓｂ信号が印加されてフリップフロップをリセットす
る。前記フリップフロップのＱ出力はトライステート・
デバイス８１８，８２０，８２２，８２４，８２６，８
２８を介してデータ母線ＤＡＴＡ［５．．．０］に印加
される。ビットＡＭＺ［７，６］は使用されず、常に０
である。具体的には、データ母線ＤＡＴＡ［７，６］は
それぞれトライステート・デバイス８３０，８３２の出
力と接続する。トライステーツ装置８３０，８３２への
入力は接地している。したがって、ＡＭＺ［７，６］は
常に０である。
【０５９４】前記トライステーツ・デバイス８１８，８
２０，８２２，８２４，８２６，８２８，８３０，８３
２はすべてＮＡＮＤゲート８３４の制御下にある。ＮＡ
ＮＤゲート８３４の出力はＡＭＺレジスターの読み取り
を表わす信号ＣＺＲＤｂである。ＲＤＣＬＫｈ信号がＮ
ＡＮＤゲート８３４の一方の入力に、ＡＭＺｈ信号が他
方の入力にそれぞれ印加される。ＡＭＺｈはマイクロプ
ロセッサー３０がアドレス＄００２５に書き込んだこと
を表わす。
２０，８２２，８２４，８２６，８２８，８３０，８３
２はすべてＮＡＮＤゲート８３４の制御下にある。ＮＡ
ＮＤゲート８３４の出力はＡＭＺレジスターの読み取り
を表わす信号ＣＺＲＤｂである。ＲＤＣＬＫｈ信号がＮ
ＡＮＤゲート８３４の一方の入力に、ＡＭＺｈ信号が他
方の入力にそれぞれ印加される。ＡＭＺｈはマイクロプ
ロセッサー３０がアドレス＄００２５に書き込んだこと
を表わす。
【０５９５】フリップフロップ８０４，８０６，８０
８，８１０，８１２，８１４はマイクロプロセッサー３
０によってリセットされる。即ち、これらのフリップフ
ロップのリセット入力にＲＥＳｂ信号が印加される。
８，８１０，８１２，８１４はマイクロプロセッサー３
０によってリセットされる。即ち、これらのフリップフ
ロップのリセット入力にＲＥＳｂ信号が印加される。
【０５９６】オートゼロ状態マシン オートゼロ状態マシンは電圧及び電流増幅器８０，９０
をゼロ化するのに必要なシーケンシングを、内部バイア
ス電流を調節することによって発生させる。オートゼロ
・シーケンスに亘って増幅器の入力及び出力が連携の回
路から隔離され、入力は接地する。オートゼロ状態マシ
ンは増幅器の出力が状態を変えるまで分流器（図５２）
を介して不連続ステップでバイアス電流を差動的に変化
させる。オートゼロ化可能な増幅器を図９１に示す。状
態変化に対応するステップ数がオフセット修正値を表わ
す。ＡＤＺ及びＡＭＺレジスターに記憶されるこの修正
値についてはすでに述べた通りである。
をゼロ化するのに必要なシーケンシングを、内部バイア
ス電流を調節することによって発生させる。オートゼロ
・シーケンスに亘って増幅器の入力及び出力が連携の回
路から隔離され、入力は接地する。オートゼロ状態マシ
ンは増幅器の出力が状態を変えるまで分流器（図５２）
を介して不連続ステップでバイアス電流を差動的に変化
させる。オートゼロ化可能な増幅器を図９１に示す。状
態変化に対応するステップ数がオフセット修正値を表わ
す。ＡＤＺ及びＡＭＺレジスターに記憶されるこの修正
値についてはすでに述べた通りである。
【０５９７】オートゼロ状態マシンをＡｐｐｅｎｄｅｘ
Ｃ、図１３０に示した。オートゼロ状態変換表、状態ダ
イヤグラム及び変換表状態方程式もＡｐｐｅｎｄｅｘＣ
に示した。
Ｃ、図１３０に示した。オートゼロ状態変換表、状態ダ
イヤグラム及び変換表状態方程式もＡｐｐｅｎｄｅｘＣ
に示した。
【０５９８】状態マシンは図７４に示すように３つの状
態レジスター・フリップフロップ８３６，８３８，８４
０及びＮＡＮＤゲート８４２，８４４，８４６，８４
８，８５０，８５２，８５４，８５６，８５８，８６
０，８６２，８６４，８６６を含む。さらに、後述のよ
うに状態マシンに対する種々の入出力をも含む。状態レ
ジスターのフリップフロップは状態変数Ｒ０ｈ，Ｒ０
ｂ，Ｒ１ｈ，Ｒ１ｂ，Ｒ２ｈ，Ｒ２ｂを出力する。これ
らの変数はＮＡＮＤゲート８４８，８５６，８６６の出
力において得られる変数Ｒ０ｄ，Ｒ１ｄ，Ｒ２ｄと共に
Ａｐｐｅｎｄｅｘ Ｃに示す状態方程式の展開に使用さ
れる。
態レジスター・フリップフロップ８３６，８３８，８４
０及びＮＡＮＤゲート８４２，８４４，８４６，８４
８，８５０，８５２，８５４，８５６，８５８，８６
０，８６２，８６４，８６６を含む。さらに、後述のよ
うに状態マシンに対する種々の入出力をも含む。状態レ
ジスターのフリップフロップは状態変数Ｒ０ｈ，Ｒ０
ｂ，Ｒ１ｈ，Ｒ１ｂ，Ｒ２ｈ，Ｒ２ｂを出力する。これ
らの変数はＮＡＮＤゲート８４８，８５６，８６６の出
力において得られる変数Ｒ０ｄ，Ｒ１ｄ，Ｒ２ｄと共に
Ａｐｐｅｎｄｅｘ Ｃに示す状態方程式の展開に使用さ
れる。
【０５９９】状態レジスターの各フリップフロップは上
述したＳＭＣＬＫｈ信号によってクロック制御される。
インバーター８９２の出力において得られるリセット信
号ＲＥＳＥＴｂが上記各フリップフロップのリセット入
力Ｒに印加される。
述したＳＭＣＬＫｈ信号によってクロック制御される。
インバーター８９２の出力において得られるリセット信
号ＲＥＳＥＴｂが上記各フリップフロップのリセット入
力Ｒに印加される。
【０６００】状態レジスター・フリップフロップ８３
６，８３８，８４０の出力はＡｐｐｅｎｄｅｘＣ、表Ｃ
１にしたがってオートゼロ状態マシンのオートゼロ状態
割り当てを画定する。８つの許容状態は下記のように定
義される：ＳＯ−アイドル状態。状態マシンがアクチブ
状態になるためスタート・オートゼロ信号ＳＴＡＺｈを
待機しているアイドル状態にある。状態マシンはオート
レンジ状態マシンが使用中である間はアイドル状態のま
まである。この２つの状態マシン間の連動はオートレン
ジ使用中信号ＡＲＢＳＹｈによって行なわれる。ＳＴＡ
Ｚｈ信号がアクチブ、ＡＲＢＳＹｈ信号がイナクチブな
ら、状態マシンは状態Ｓ１に移行できる。
６，８３８，８４０の出力はＡｐｐｅｎｄｅｘＣ、表Ｃ
１にしたがってオートゼロ状態マシンのオートゼロ状態
割り当てを画定する。８つの許容状態は下記のように定
義される：ＳＯ−アイドル状態。状態マシンがアクチブ
状態になるためスタート・オートゼロ信号ＳＴＡＺｈを
待機しているアイドル状態にある。状態マシンはオート
レンジ状態マシンが使用中である間はアイドル状態のま
まである。この２つの状態マシン間の連動はオートレン
ジ使用中信号ＡＲＢＳＹｈによって行なわれる。ＳＴＡ
Ｚｈ信号がアクチブ、ＡＲＢＳＹｈ信号がイナクチブな
ら、状態マシンは状態Ｓ１に移行できる。
【０６０１】Ｓ１−５マイクロセコンド遅延。状態Ｓ１
及びＳ２は電圧増幅器出力がその状態を変えるか、また
はカウンター８６８が最終値に達するまで繰り返される
ループを形成する。状態Ｓ１中、タイムリクエスト信号
ＴＩＭＲＥＱｈがアクチブであり、タイムアウト信号Ｔ
ＩＭＯＵＴｈがモニターされる。状態Ｓ１においてアク
チブであるタイムリクエスト信号の作用下に５マイクロ
セコンド・タイマー（図７５）がトリガーされる。タイ
マーが５マイクロセコンドを計測すると、タイムアウト
ＴＩＭＯＵＴｈ信号がアクチブになる。その結果、状態
マシンが状態Ｓ２またはＳ３に移行する。もし増幅器出
力ＶＡＭＰｈ信号が高いままで、バイアス電流が未だ十
分高いレベルに達せず、カウンター８６８がＦＵＬＬｂ
フラッグによっても指示されるように未だ最終カウント
に達していないことを示唆すれば、状態マシンは状態Ｓ
２に移行する。もし増幅器出力信号が低レベルとなる
か、またはカウンターが最終カウントに達すると、状態
マシンが状態Ｓ３に移行する。５マイクロセコンド遅れ
て増幅器８０は安定出力に達する。
及びＳ２は電圧増幅器出力がその状態を変えるか、また
はカウンター８６８が最終値に達するまで繰り返される
ループを形成する。状態Ｓ１中、タイムリクエスト信号
ＴＩＭＲＥＱｈがアクチブであり、タイムアウト信号Ｔ
ＩＭＯＵＴｈがモニターされる。状態Ｓ１においてアク
チブであるタイムリクエスト信号の作用下に５マイクロ
セコンド・タイマー（図７５）がトリガーされる。タイ
マーが５マイクロセコンドを計測すると、タイムアウト
ＴＩＭＯＵＴｈ信号がアクチブになる。その結果、状態
マシンが状態Ｓ２またはＳ３に移行する。もし増幅器出
力ＶＡＭＰｈ信号が高いままで、バイアス電流が未だ十
分高いレベルに達せず、カウンター８６８がＦＵＬＬｂ
フラッグによっても指示されるように未だ最終カウント
に達していないことを示唆すれば、状態マシンは状態Ｓ
２に移行する。もし増幅器出力信号が低レベルとなる
か、またはカウンターが最終カウントに達すると、状態
マシンが状態Ｓ３に移行する。５マイクロセコンド遅れ
て増幅器８０は安定出力に達する。
【０６０２】Ｓ２−クロックカウンター。カウンター８
６８が未だフル・カウントを含まず、増幅器８０をゼロ
化するための適当なバイアス電流を発生させるに十分な
カウントでないと状態Ｓ２に入る。クロック・カウンタ
ー信号は状態Ｓ２においてアクチブであってカウント値
を１だけ増分させる。状態マシンは次のクロック・パル
スで必ず状態Ｓ１に移行する。
６８が未だフル・カウントを含まず、増幅器８０をゼロ
化するための適当なバイアス電流を発生させるに十分な
カウントでないと状態Ｓ２に入る。クロック・カウンタ
ー信号は状態Ｓ２においてアクチブであってカウント値
を１だけ増分させる。状態マシンは次のクロック・パル
スで必ず状態Ｓ１に移行する。
【０６０３】Ｓ３−ラッチＡＤＺ値。電圧増幅器出力の
状態が切り替わるかカウンター８６８が最終カウントに
達すると、状態Ｓ３に入る。カウンターの現カウント
が、ＶＺＣＬＫｈ信号を１状態時間に亘って活性化する
ことによってＡＤＺレジスター中にラッチされる。状態
マシンは必ず状態Ｓ４に移行する。
状態が切り替わるかカウンター８６８が最終カウントに
達すると、状態Ｓ３に入る。カウンターの現カウント
が、ＶＺＣＬＫｈ信号を１状態時間に亘って活性化する
ことによってＡＤＺレジスター中にラッチされる。状態
マシンは必ず状態Ｓ４に移行する。
【０６０４】Ｓ４−クリアカウンター。状態Ｓ４におい
て、状態マシンは電流増幅器９０をオートゼロ化を開始
する。カウンターがＺＥＲＲＥＳｂ信号によって払わ
れ、カウンター出力に現われるＭＵＸｅｓ７７４，７７
６，７７８，７８０，７８２，７８４から切り替わって
カウント値をＡＭＺレジスター及び電流増幅器９０に送
られる。状態マシンは必ず状態Ｓ５に移行する。
て、状態マシンは電流増幅器９０をオートゼロ化を開始
する。カウンターがＺＥＲＲＥＳｂ信号によって払わ
れ、カウンター出力に現われるＭＵＸｅｓ７７４，７７
６，７７８，７８０，７８２，７８４から切り替わって
カウント値をＡＭＺレジスター及び電流増幅器９０に送
られる。状態マシンは必ず状態Ｓ５に移行する。
【０６０５】Ｓ５−５マイクロセコンド遅延。カウンタ
ーが電流増幅器９０と接続することを除けば状態Ｓ５，
Ｓ６は状態Ｓ１，Ｓ２とそれぞれ同じであり、電流増幅
器の出力ＣＡＭＰｈに応答してマシンがＳ５からＳ７に
移行する。
ーが電流増幅器９０と接続することを除けば状態Ｓ５，
Ｓ６は状態Ｓ１，Ｓ２とそれぞれ同じであり、電流増幅
器の出力ＣＡＭＰｈに応答してマシンがＳ５からＳ７に
移行する。
【０６０６】Ｓ６−クロックカウンター。この状態は状
態Ｓ２と全く同じである。状態マシンは必ず状態Ｓ５に
移行する。
態Ｓ２と全く同じである。状態マシンは必ず状態Ｓ５に
移行する。
【０６０７】Ｓ７−ＡＭＺ値ラッチ。この状態は状態Ｓ
３と同様である。カウンター８６８の現内容がＡＸＺレ
ジスター中にラッチされる。オートゼロ信号ＥＯＡＺｈ
が終わってオートゼロ動作の完了を示唆する。
３と同様である。カウンター８６８の現内容がＡＸＺレ
ジスター中にラッチされる。オートゼロ信号ＥＯＡＺｈ
が終わってオートゼロ動作の完了を示唆する。
【０６０８】オートゼロ入力 オートゼロ・マシンへの入力信号を以下に列記する：Ａ
ＲＢＳＹｈ−オートレンジ使用中。オートレンジ状態マ
シンがアイドル状態でなければこの信号がアクチブ高と
なり、インバーター８７０を介して状態マシンに印加さ
れる。この信号についてはオートレンジ状態マシンとの
関連であらためて説明する。
ＲＢＳＹｈ−オートレンジ使用中。オートレンジ状態マ
シンがアイドル状態でなければこの信号がアクチブ高と
なり、インバーター８７０を介して状態マシンに印加さ
れる。この信号についてはオートレンジ状態マシンとの
関連であらためて説明する。
【０６０９】ＳＴＡＺｈ−オートゼロ・スタート。指令
レジスターの最初のオートゼロ・ビットが書き込まれる
とこの信号がアクチブ高となる。この信号はＡＮＤゲー
ト５２８（図６９）の出力において得られる。
レジスターの最初のオートゼロ・ビットが書き込まれる
とこの信号がアクチブ高となる。この信号はＡＮＤゲー
ト５２８（図６９）の出力において得られる。
【０６１０】ＶＡＭＰｂ−電圧増幅器出力。電圧増幅器
８０がオートゼロ化されるとこの信号がアクチブ高とな
る。ＶＡＭＰｈ信号は電圧増幅器８０の出力信号であ
り、フリップフロップ８８９に印加される。
８０がオートゼロ化されるとこの信号がアクチブ高とな
る。ＶＡＭＰｈ信号は電圧増幅器８０の出力信号であ
り、フリップフロップ８８９に印加される。
【０６１１】ＣＡＭＰｂ−電流増幅器出力。電流増幅器
９０がオートゼロ化されるとこの信号が低となる。ＣＡ
ＭＰｂ信号は電流増幅器９０の出力信号であり、フリッ
プフロップ８９１に印加される。
９０がオートゼロ化されるとこの信号が低となる。ＣＡ
ＭＰｂ信号は電流増幅器９０の出力信号であり、フリッ
プフロップ８９１に印加される。
【０６１２】ＴＩＭＯＵＴｈ−タイムアウト。５マイク
ロセコンド遅延が経過するとこの信号がアクチブ高とな
る。この信号はＮＡＮＤゲート８７０（図７５）の出力
において得られる。ＮＡＮＤゲート８７０は２入力ゲー
トであり、一方の入力はテスト・モード中アクチブであ
り、他方の入力はフリップフロップ８７２，８７４，８
７６，８７８及びＮＡＮＤゲート８８０から成る５マイ
クロセコンド・タイマーと接続している。前記フリップ
フロップのＱ出力はＮＡＮＤゲート８８０の入力と接続
する。フリップフロップ８４２，８４６はそれぞれの反
転Ｑ出力がそれぞれのＤ入力と接続するように構成され
ている。フリップフロップ８７２，８７４，８７６のＱ
出力はフリップフロップ８７４，８７６，８７８のクロ
ック入力ＣＫとそれぞれ接続する。インバーター８７１
（図７６）の出力において得られるＴＩＭＯＵＴｂ信号
もオートゼロ状態マシンに印加される。ＴＩＭＯＵＴｂ
信号はＮＡＮＤゲート８６０に印加される。出力フリッ
プフロップ８７２のクロック入力ＣＫと接続しているイ
ンバーター８８２にＳＭＣＬＫｈ信号が印加される。フ
リップフロップ８７２，８７４，８７６，８７８のリセ
ット入力反転ＲはＯＲゲート８８４によって制御され
る。このＯＲゲート８８４は２入力ＯＲゲートであり、
これらの入力に信号ＡＺＴＩＭｈ及びＡＲＴＩＭｈが印
加される。
ロセコンド遅延が経過するとこの信号がアクチブ高とな
る。この信号はＮＡＮＤゲート８７０（図７５）の出力
において得られる。ＮＡＮＤゲート８７０は２入力ゲー
トであり、一方の入力はテスト・モード中アクチブであ
り、他方の入力はフリップフロップ８７２，８７４，８
７６，８７８及びＮＡＮＤゲート８８０から成る５マイ
クロセコンド・タイマーと接続している。前記フリップ
フロップのＱ出力はＮＡＮＤゲート８８０の入力と接続
する。フリップフロップ８４２，８４６はそれぞれの反
転Ｑ出力がそれぞれのＤ入力と接続するように構成され
ている。フリップフロップ８７２，８７４，８７６のＱ
出力はフリップフロップ８７４，８７６，８７８のクロ
ック入力ＣＫとそれぞれ接続する。インバーター８７１
（図７６）の出力において得られるＴＩＭＯＵＴｂ信号
もオートゼロ状態マシンに印加される。ＴＩＭＯＵＴｂ
信号はＮＡＮＤゲート８６０に印加される。出力フリッ
プフロップ８７２のクロック入力ＣＫと接続しているイ
ンバーター８８２にＳＭＣＬＫｈ信号が印加される。フ
リップフロップ８７２，８７４，８７６，８７８のリセ
ット入力反転ＲはＯＲゲート８８４によって制御され
る。このＯＲゲート８８４は２入力ＯＲゲートであり、
これらの入力に信号ＡＺＴＩＭｈ及びＡＲＴＩＭｈが印
加される。
【０６１３】ＦＵＬＬｂ−カウンター・フル。バイアス
電流をセットするのに使用されるカウンター８６８が１
１１１１１カウントになるとこの信号がアクチブ低とな
る。１１１１１１カウントは最大バイアス・カウント値
である。カウンター８６８は図３３に示すように接続さ
れたフリップフロップ８７２，８７４，８７６，８７
８，８８０，８８２及びＮＡＮＤゲート８８４を含む。
フリップフロップ８７２，８７４，８７６，８７８，８
８２のＱ出力はＮＡＮＤゲート８８４と接続しており、
このＱ出力はＦＵＬＬｂフラッグ及び内部ＺＥＲＯ
［５．．．０］母線である。ＦＵＬＬｂフラッグはＮＡ
ＮＤゲート８４２，８５４の入力に印加される一方、イ
ンバーター８８８を介してＯＲゲート８８６にも印加さ
れる。ＯＲゲート８８６への他方の入力はフリップフロ
ップ８８９の出力と接続している。フリップフロップ８
８９への入力は電圧増幅器８０から出力される信号ＶＡ
ＭＰｈである。フリップフロップ８８９はインバーター
８９０からのＳＭＣＬＫｈ信号の補数によってクロック
制御される。フリップフロップ８８９はインバーター８
９２から出力されるＲＥＳＥＴｂ信号によってリセット
される。ＯＲゲート８８６の出力はＮＡＮＤゲート８５
８に印加される。
電流をセットするのに使用されるカウンター８６８が１
１１１１１カウントになるとこの信号がアクチブ低とな
る。１１１１１１カウントは最大バイアス・カウント値
である。カウンター８６８は図３３に示すように接続さ
れたフリップフロップ８７２，８７４，８７６，８７
８，８８０，８８２及びＮＡＮＤゲート８８４を含む。
フリップフロップ８７２，８７４，８７６，８７８，８
８２のＱ出力はＮＡＮＤゲート８８４と接続しており、
このＱ出力はＦＵＬＬｂフラッグ及び内部ＺＥＲＯ
［５．．．０］母線である。ＦＵＬＬｂフラッグはＮＡ
ＮＤゲート８４２，８５４の入力に印加される一方、イ
ンバーター８８８を介してＯＲゲート８８６にも印加さ
れる。ＯＲゲート８８６への他方の入力はフリップフロ
ップ８８９の出力と接続している。フリップフロップ８
８９への入力は電圧増幅器８０から出力される信号ＶＡ
ＭＰｈである。フリップフロップ８８９はインバーター
８９０からのＳＭＣＬＫｈ信号の補数によってクロック
制御される。フリップフロップ８８９はインバーター８
９２から出力されるＲＥＳＥＴｂ信号によってリセット
される。ＯＲゲート８８６の出力はＮＡＮＤゲート８５
８に印加される。
【０６１４】ＲＥＳＥＴｈ−リセット。システム・リセ
ットの過程でこの信号がアクチブ高となって状態レジス
ターのフリップフロップ８３６，８３８，８４０をリセ
ットする。
ットの過程でこの信号がアクチブ高となって状態レジス
ターのフリップフロップ８３６，８３８，８４０をリセ
ットする。
【０６１５】オートゼロ出力 ＺＥＲＲＥＳｂ−ゼロ・カウンター・リセット。この信
号はアクチブ低の状態でバイアス電流カウンター８６８
をリセットする。この信号は状態Ｓ０及びＳ４において
アクチブとなる。この信号はＮＡＮＤゲート８９４から
出力される。
号はアクチブ低の状態でバイアス電流カウンター８６８
をリセットする。この信号は状態Ｓ０及びＳ４において
アクチブとなる。この信号はＮＡＮＤゲート８９４から
出力される。
【０６１６】ＺＥＲＣＬＫｈ−ゼロ・カウンター・クロ
ック。この信号はアクチブ高状態でバイアス電流カウン
ター８６８を増分する。この信号は状態Ｓ２及びＳ６に
おいてアクチブであり、ＮＡＮＤゲート８９６から出力
される。
ック。この信号はアクチブ高状態でバイアス電流カウン
ター８６８を増分する。この信号は状態Ｓ２及びＳ６に
おいてアクチブであり、ＮＡＮＤゲート８９６から出力
される。
【０６１７】ＴＩＭＲＥＱｈ−タイム・リクエスト。こ
の信号は状態Ｓ１及びＳ５においてアクチブであり、ア
クチブ高の状態で５マイクロセコンド遅延をリクエスト
する。この信号は２入力ＯＲゲート８９８から出力され
る。ＡＮＤゲート９００，９０２からの出力がＯＲゲー
ト８９８の入力に印加される。これらＡＮＤゲートへの
入力は状態マシンの出力と接続している。
の信号は状態Ｓ１及びＳ５においてアクチブであり、ア
クチブ高の状態で５マイクロセコンド遅延をリクエスト
する。この信号は２入力ＯＲゲート８９８から出力され
る。ＡＮＤゲート９００，９０２からの出力がＯＲゲー
ト８９８の入力に印加される。これらＡＮＤゲートへの
入力は状態マシンの出力と接続している。
【０６１８】ＡＺＢＳＹｈ−オートゼロ使用中。この信
号はアクチブ高の状態でオートゼロ動作がアクチブであ
ることを指示する。ＡＺＢＳＹｈ信号はまた、レジスタ
ー選択信号ＡＭＺｈ，ＡＤＺｈ及び書き込みクロック信
号ＷＲＣＬＫｈを復号するＮＡＮＤゲートの作用を抑止
することによってマイクロプロセッサー３０がオートゼ
ロ・レジスターに書き込むのを禁止する。この信号は状
態Ｓ１，Ｓ２，Ｓ３，Ｓ４，Ｓ５，Ｓ６，Ｓ７において
アクチブである。この信号はＮＡＮＤゲート９０４の反
転出力において得られる。
号はアクチブ高の状態でオートゼロ動作がアクチブであ
ることを指示する。ＡＺＢＳＹｈ信号はまた、レジスタ
ー選択信号ＡＭＺｈ，ＡＤＺｈ及び書き込みクロック信
号ＷＲＣＬＫｈを復号するＮＡＮＤゲートの作用を抑止
することによってマイクロプロセッサー３０がオートゼ
ロ・レジスターに書き込むのを禁止する。この信号は状
態Ｓ１，Ｓ２，Ｓ３，Ｓ４，Ｓ５，Ｓ６，Ｓ７において
アクチブである。この信号はＮＡＮＤゲート９０４の反
転出力において得られる。
【０６１９】ＥＯＡＺｈ−オートゼロ終了。この信号は
アクチブ高状態においてＡＤＣＲ状態レジスター中のフ
リップフロップ４９２（図６９）をセットしてオートゼ
ロ・プロセスの完了を指示させる信号である。この信号
はまた、ＳＴＡＺｈ信号を形成するフリップフロップを
払い、状態Ｓ７においてアクチブである。この信号はＡ
ＮＤゲート９０６から出力される。
アクチブ高状態においてＡＤＣＲ状態レジスター中のフ
リップフロップ４９２（図６９）をセットしてオートゼ
ロ・プロセスの完了を指示させる信号である。この信号
はまた、ＳＴＡＺｈ信号を形成するフリップフロップを
払い、状態Ｓ７においてアクチブである。この信号はＡ
ＮＤゲート９０６から出力される。
【０６２０】ＣＡＺｈ−電流オートゼロ。この信号はア
クチブ高状態で、電流増幅器９０がオートゼロ化中であ
ることを指示する。この信号は状態Ｓ４，Ｓ５，Ｓ６に
おいてアクチブであり、２入力ＮＯＲゲート９０８の反
転出力において得られる。ＮＯＲゲート９０８への入力
は状態マシンと接続するＡＮＤゲート９１０，９１２と
接続する。
クチブ高状態で、電流増幅器９０がオートゼロ化中であ
ることを指示する。この信号は状態Ｓ４，Ｓ５，Ｓ６に
おいてアクチブであり、２入力ＮＯＲゲート９０８の反
転出力において得られる。ＮＯＲゲート９０８への入力
は状態マシンと接続するＡＮＤゲート９１０，９１２と
接続する。
【０６２１】ＶＡＺｈ−電圧オートゼロ。この信号はア
クチブ高状態において、電圧増幅器８０がオートゼロ化
中であることを指示し、状態Ｓ１及びＳ２においてアク
チブである。この信号はＮＡＮＤゲート９１４の非反転
出力において得られる。
クチブ高状態において、電圧増幅器８０がオートゼロ化
中であることを指示し、状態Ｓ１及びＳ２においてアク
チブである。この信号はＮＡＮＤゲート９１４の非反転
出力において得られる。
【０６２２】ＣＺＣＬＫｈ−電流ゼロ・レジスター・ク
ロック。この信号は、アクチブ低状態において、電流増
幅器バイアス・カウントのため、ＡＭＺレジスターをク
ロック制御する。状態マシンがアイドル状態にある時、
レジスター選択信号ＡＭＺｈ及び書き込みクロック信号
ＷＲＣＬＫｈを復号することによってこの信号が形成さ
れる。状態マシンがアクチブになると、Ｓ７が復号され
てレジスターへのクロックパルスが発生する。この信号
は状態７においてアクチブである。この信号は２入力Ａ
ＮＤゲート９１６から出力される。ＡＮＤゲート９１６
への一方の入力はＮＯＲゲート９０８からの反転出力で
あり、他方の入力は３入力ＮＡＮＤゲート９１８からの
出力である。ＮＡＮＤゲート９１８への第１入力はＮＡ
ＮＤゲート９０４の非反転出力であり、第２、第３入力
はＡＭＺｈ及びＷＲＣＬＫｈ信号である。
ロック。この信号は、アクチブ低状態において、電流増
幅器バイアス・カウントのため、ＡＭＺレジスターをク
ロック制御する。状態マシンがアイドル状態にある時、
レジスター選択信号ＡＭＺｈ及び書き込みクロック信号
ＷＲＣＬＫｈを復号することによってこの信号が形成さ
れる。状態マシンがアクチブになると、Ｓ７が復号され
てレジスターへのクロックパルスが発生する。この信号
は状態７においてアクチブである。この信号は２入力Ａ
ＮＤゲート９１６から出力される。ＡＮＤゲート９１６
への一方の入力はＮＯＲゲート９０８からの反転出力で
あり、他方の入力は３入力ＮＡＮＤゲート９１８からの
出力である。ＮＡＮＤゲート９１８への第１入力はＮＡ
ＮＤゲート９０４の非反転出力であり、第２、第３入力
はＡＭＺｈ及びＷＲＣＬＫｈ信号である。
【０６２３】ＶＺＣＬＫｈ−電圧ゼロ・レジスター・ク
ロック。この信号はアクチブ低状態において電圧増幅器
バイアス・カウントのためＡＤＺレジスターをクロック
制御する。状態マシンがアイドル状態にある時、レジス
ター選択信号ＡＤＺｈ及び書き込みクロック信号ＷＲＣ
ＬＫｈを復号することによってこの信号が形成される。
状態マシンがアクチブになると、Ｓ３が復号されてレジ
スターへのクロックパルスが発生する。この信号はＳ３
においてアクチブであり、２入力ＡＮＤゲート９２０か
ら出力される。ＮＡＮＤゲート９１４の反転出力が一方
の入力に印加され、他方の入力は３入力ＮＡＮＤゲート
９２２の出力と接続している。ＡＤＺｈ及びＷＲＣＬＫ
ｈ信号が２つの入力に印加され、ＮＡＮＤゲート９０４
からの非反転出力が第３の入力に印加される。
ロック。この信号はアクチブ低状態において電圧増幅器
バイアス・カウントのためＡＤＺレジスターをクロック
制御する。状態マシンがアイドル状態にある時、レジス
ター選択信号ＡＤＺｈ及び書き込みクロック信号ＷＲＣ
ＬＫｈを復号することによってこの信号が形成される。
状態マシンがアクチブになると、Ｓ３が復号されてレジ
スターへのクロックパルスが発生する。この信号はＳ３
においてアクチブであり、２入力ＡＮＤゲート９２０か
ら出力される。ＮＡＮＤゲート９１４の反転出力が一方
の入力に印加され、他方の入力は３入力ＮＡＮＤゲート
９２２の出力と接続している。ＡＤＺｈ及びＷＲＣＬＫ
ｈ信号が２つの入力に印加され、ＮＡＮＤゲート９０４
からの非反転出力が第３の入力に印加される。
【０６２４】ＡＺＳＴバス−オートゼロ状態。この３ビ
ット母線はオートゼロ状態マシンのフリップフロップ８
３６，８３８，８４０を含む。この母線はテスト状態に
おいて前記フリップフロップの読み取りを可能にする。
ット母線はオートゼロ状態マシンのフリップフロップ８
３６，８３８，８４０を含む。この母線はテスト状態に
おいて前記フリップフロップの読み取りを可能にする。
【０６２５】オートゼロ状態のマシンの動作 オートゼロ状態マシンは電圧及び電流増幅器８０，９０
をオートゼロ化する。オートゼロ化作用はフリップフロ
ップ５２２，５２４，５２６を含む指令レジスターにビ
ットをセットするソフトウェアによって起動される。具
体的には、図６９から明らかなように、ＮＡＮＤゲート
５２０に指令ビットＡＤＣＲ［２］が書き込まれると、
ＮＡＮＤゲート５２０はＡＮＤゲート５２８がスタート
・オートゼロ信号ＳＴＡＺｈを出力するようにフリップ
フロップ５２２，５２４，５２６を制御する。
をオートゼロ化する。オートゼロ化作用はフリップフロ
ップ５２２，５２４，５２６を含む指令レジスターにビ
ットをセットするソフトウェアによって起動される。具
体的には、図６９から明らかなように、ＮＡＮＤゲート
５２０に指令ビットＡＤＣＲ［２］が書き込まれると、
ＮＡＮＤゲート５２０はＡＮＤゲート５２８がスタート
・オートゼロ信号ＳＴＡＺｈを出力するようにフリップ
フロップ５２２，５２４，５２６を制御する。
【０６２６】電圧及び電流増幅器８０，９０は以下に述
べる態様でオートゼロ化される。スタート・オートゼロ
信号ＳＴＡＺｈが発生すると、まず６ビット・カウンタ
ー８６８（図７４）が払われる。このカウンター８６８
は状態Ｓ０及びＳ４においてＺＥＲＲＥＳｂ信号によっ
て払われる。６ビット・カウンター８６８が払われる
と、電圧増幅器８０はその非反転入力がＭＵＸｅｓ６
６，８６を介して接地することでオートゼロ状態とな
る。これは状態Ｓ１及びＳ２においてアクチブであるＶ
ＡＺｈ信号によって行なわれる。この信号に呼応してＯ
Ｒゲート９２４の出力にＡＧＮＤｈ信号が発生し、電圧
増幅器８０の非反転入力がＭＵＸｅｓ６６，８６を介し
て接地する。ＭＵＸ８８は電圧増幅器８０から内部補償
を取り除く。次にオートゼロ化される増幅器に対応する
ＺＥＲＯ［５．．．０］母線へカウンター８６８の出力
がゲートされたのち、５マイクロセコンド遅延が計時さ
れる。これはすでにのべた図３７の回路によって達成さ
れる。５マイクロセコンド遅延が終わると、ＮＡＮＤゲ
ート８７０の出力にＴＩＭＯＵＴｈ信号が発生する。遅
延が終わると、電圧増幅器８０の出力信号ＶＡＭＰｈが
チェックされる。また、カウンター８６８のフルカウン
ト信号ＦＵＬＬｂもチェックされる。両信号のいずれか
がアクチブなら、カウントが状態マシンによってＡＤＺ
レジスター中にラッチされ、さもなければ、カウンター
８６８が増分され、再び５マイクロセコンド遅延が計時
される。カウントがラッチされたのち、電流増幅器９０
について上記シーケンスが繰り返される。
べる態様でオートゼロ化される。スタート・オートゼロ
信号ＳＴＡＺｈが発生すると、まず６ビット・カウンタ
ー８６８（図７４）が払われる。このカウンター８６８
は状態Ｓ０及びＳ４においてＺＥＲＲＥＳｂ信号によっ
て払われる。６ビット・カウンター８６８が払われる
と、電圧増幅器８０はその非反転入力がＭＵＸｅｓ６
６，８６を介して接地することでオートゼロ状態とな
る。これは状態Ｓ１及びＳ２においてアクチブであるＶ
ＡＺｈ信号によって行なわれる。この信号に呼応してＯ
Ｒゲート９２４の出力にＡＧＮＤｈ信号が発生し、電圧
増幅器８０の非反転入力がＭＵＸｅｓ６６，８６を介し
て接地する。ＭＵＸ８８は電圧増幅器８０から内部補償
を取り除く。次にオートゼロ化される増幅器に対応する
ＺＥＲＯ［５．．．０］母線へカウンター８６８の出力
がゲートされたのち、５マイクロセコンド遅延が計時さ
れる。これはすでにのべた図３７の回路によって達成さ
れる。５マイクロセコンド遅延が終わると、ＮＡＮＤゲ
ート８７０の出力にＴＩＭＯＵＴｈ信号が発生する。遅
延が終わると、電圧増幅器８０の出力信号ＶＡＭＰｈが
チェックされる。また、カウンター８６８のフルカウン
ト信号ＦＵＬＬｂもチェックされる。両信号のいずれか
がアクチブなら、カウントが状態マシンによってＡＤＺ
レジスター中にラッチされ、さもなければ、カウンター
８６８が増分され、再び５マイクロセコンド遅延が計時
される。カウントがラッチされたのち、電流増幅器９０
について上記シーケンスが繰り返される。
【０６２７】ＡＶＳＦ及びＡＣＳＦオートレンジ・レジ
スター 電圧スケール・レジスターＡＶＳＦ（図７７）は電圧入
力レンジング回路８４（図４１及び８７）の動作を制御
するのに使用される読み書きレジスターである。このレ
ジスターに書き込まれる値によって増幅器８０の動作モ
ードが決定される。このレジスターに０が書き込まれる
と、電圧増幅器８０はオートレンジ・モードとなり、非
０値が書き込まれると、オートレンジングは抑止され、
電圧増幅器８０は固定利得モードにセットされる。この
レジスターは真の読み書きレジスターではなく、読み取
られる値が必ずしも書き込まれた値と同じとは限らな
い。ＡＶＳＦレジスターに０を書き込めばオートレンジ
作用が可能となるが、さりとてこのレジスターから０を
読み取ることはできない。想定される値を表９に示し
た。このレジスターから読み取られる値は８ビットＡ−
Ｄ出力を正しくスケーリングする種々の倍率のいずれか
１つである。５通りの値が考えられる：即ち、×１，×
２，×４，×８及び×１６である。
スター 電圧スケール・レジスターＡＶＳＦ（図７７）は電圧入
力レンジング回路８４（図４１及び８７）の動作を制御
するのに使用される読み書きレジスターである。このレ
ジスターに書き込まれる値によって増幅器８０の動作モ
ードが決定される。このレジスターに０が書き込まれる
と、電圧増幅器８０はオートレンジ・モードとなり、非
０値が書き込まれると、オートレンジングは抑止され、
電圧増幅器８０は固定利得モードにセットされる。この
レジスターは真の読み書きレジスターではなく、読み取
られる値が必ずしも書き込まれた値と同じとは限らな
い。ＡＶＳＦレジスターに０を書き込めばオートレンジ
作用が可能となるが、さりとてこのレジスターから０を
読み取ることはできない。想定される値を表９に示し
た。このレジスターから読み取られる値は８ビットＡ−
Ｄ出力を正しくスケーリングする種々の倍率のいずれか
１つである。５通りの値が考えられる：即ち、×１，×
２，×４，×８及び×１６である。
【０６２８】ＡＶＳＦレジスターは６つのフリップフロ
ップ９４４，９４６，９４８，９５０，９５２，９５４
を含む。これらフリップフロップのＤ入力はレンジング
動作中データ母線ＤＡＴＡ［５．．．０］と接続する。
ＡＶＳＦレジスターに非０値が書き込まれると、ＮＡＮ
Ｄゲート９９８がこれを検出してオートレンジング動作
を抑止する。フリップフロップ９４４，９４６，９４
８，９５０，９５２，９５４の反転Ｄ入力はバッファ増
幅器９５５の出力と接続する。バッファ増幅器９５５へ
の入力は信号ＶＲＣＬＫｂである。この信号はオートレ
ンジ状態マシンとの関連で定義され、ＡＶＳＦレジスタ
ーの読み書き動作制御に使用される。フリップフロップ
９４４，９４６，９４８，８５０，８５２のＱ出力はＭ
ＵＸ９５６，９５８，９６０，９６２，９６４のＢ入力
とそれぞれ接続する。フリップフロップ９５４のＤ出力
は信号ＶＧＡＩＮ３２ｈである。この信号ＶＧＡＩＮ３
２ｈはカウンター１１７０（図７８）を含むオートレン
ジ回路からのＧＡＩＮ［４．．．０］と共に電圧増幅器
８０のレンジング回路８４及びＭＵＸｅｓ８６に印加さ
れて電圧利得を制御する。詳しくは後述するように、カ
ウンター１１８０は電圧増幅器８０及び電流増幅器９０
のオートレンジングの結果範囲を定められた値を含んで
いる。これをさらに具体的に説明すると、ＭＵＸ９５
６，９５８，９６０，９６２，９６４の作用下にフリッ
プフロップ９４４，９４６，９４８，９５０，９５２，
９５４のＱ出力は利得母線ＧＡＩＮ［４．．．］または
ＭＵＸ９６６，９６８，９７０，９７２，９７４のＡ入
力と接続することができる。ＭＵＸ９６６，９６８，９
７０，９７２，９７４のＢ入力は接地しているから、フ
リップフロップ９４４，９４６，９４８，８５０，８５
２，９５４は接地するか、または読み取り動作のためト
ライステート・デバイス９７６，９７８，９８０，９８
２，９８４を介してデータ母線ＤＡＴＡ［５．．．０］
と接続することができる。トライステート・デバイス９
７６，９７８，９８０，９８２，９８４は信号ＶＲＲＤ
ｂ（図７８）の制御下にある。
ップ９４４，９４６，９４８，９５０，９５２，９５４
を含む。これらフリップフロップのＤ入力はレンジング
動作中データ母線ＤＡＴＡ［５．．．０］と接続する。
ＡＶＳＦレジスターに非０値が書き込まれると、ＮＡＮ
Ｄゲート９９８がこれを検出してオートレンジング動作
を抑止する。フリップフロップ９４４，９４６，９４
８，９５０，９５２，９５４の反転Ｄ入力はバッファ増
幅器９５５の出力と接続する。バッファ増幅器９５５へ
の入力は信号ＶＲＣＬＫｂである。この信号はオートレ
ンジ状態マシンとの関連で定義され、ＡＶＳＦレジスタ
ーの読み書き動作制御に使用される。フリップフロップ
９４４，９４６，９４８，８５０，８５２のＱ出力はＭ
ＵＸ９５６，９５８，９６０，９６２，９６４のＢ入力
とそれぞれ接続する。フリップフロップ９５４のＤ出力
は信号ＶＧＡＩＮ３２ｈである。この信号ＶＧＡＩＮ３
２ｈはカウンター１１７０（図７８）を含むオートレン
ジ回路からのＧＡＩＮ［４．．．０］と共に電圧増幅器
８０のレンジング回路８４及びＭＵＸｅｓ８６に印加さ
れて電圧利得を制御する。詳しくは後述するように、カ
ウンター１１８０は電圧増幅器８０及び電流増幅器９０
のオートレンジングの結果範囲を定められた値を含んで
いる。これをさらに具体的に説明すると、ＭＵＸ９５
６，９５８，９６０，９６２，９６４の作用下にフリッ
プフロップ９４４，９４６，９４８，９５０，９５２，
９５４のＱ出力は利得母線ＧＡＩＮ［４．．．］または
ＭＵＸ９６６，９６８，９７０，９７２，９７４のＡ入
力と接続することができる。ＭＵＸ９６６，９６８，９
７０，９７２，９７４のＢ入力は接地しているから、フ
リップフロップ９４４，９４６，９４８，８５０，８５
２，９５４は接地するか、または読み取り動作のためト
ライステート・デバイス９７６，９７８，９８０，９８
２，９８４を介してデータ母線ＤＡＴＡ［５．．．０］
と接続することができる。トライステート・デバイス９
７６，９７８，９８０，９８２，９８４は信号ＶＲＲＤ
ｂ（図７８）の制御下にある。
【０６２９】ＭＵＸ９６６，９６８，９７０，９７２，
９７４は複数のＡＮＤゲート９８６，９８８，９９０，
９９２，９９４の一方の入力とも接続し、他方の入力は
インバーター９９６の出力と接続する。インバーター９
６６への入力は電圧増幅器８０がオートレンジング中で
あることを指示する電圧オートゼロ信号ＶＡＺｈ（図７
５）である。ＡＮＤゲート９８６，９８８，９９０，９
９２，９９４の出力はオートレンジングＭＵＸ８６（図
８７）を制御するＶＧＡＩＮ［４．．．０］母線と接続
する。
９７４は複数のＡＮＤゲート９８６，９８８，９９０，
９９２，９９４の一方の入力とも接続し、他方の入力は
インバーター９９６の出力と接続する。インバーター９
６６への入力は電圧増幅器８０がオートレンジング中で
あることを指示する電圧オートゼロ信号ＶＡＺｈ（図７
５）である。ＡＮＤゲート９８６，９８８，９９０，９
９２，９９４の出力はオートレンジングＭＵＸ８６（図
８７）を制御するＶＧＡＩＮ［４．．．０］母線と接続
する。
【０６３０】ＭＵＸ９５６，９５８，９６０，９６２，
９６４は信号ＶＲＺＥＲＯｈを形成するＮＡＮＤゲート
９９８の制御下にある。この信号はマイクロプロセッサ
ー３０が電圧オートレンジング開始のためＡＶＳＦレジ
スターに０を書き込んだことを指示する。信号ＶＲＺＥ
ＲＯｈはアクチブ高であり、電圧増幅器８０がオートレ
ンジング・モードにあるか固定利得モードにあるかを判
断する。ＮＡＮＤゲート９９８への入力はフリップフロ
ップ９４４，９４６，９４８，９５０，９５２のＱ出力
である。ＡＶＳＦレジスターに０が書き込まれると、フ
リップフロップ９４４，９４６，９４８，９５０，９５
２のＱ出力が高または真となる。その結果、信号ＶＲＺ
ＥＲＯｈがアクチブとなり、ＭＵＸ９５６，９５８，９
６０，９６２，９６４がフリップフロップ９４４，９４
６，９４８，９５０，９５２，９５４からのＱ出力信号
をＶＧＡＩＮ［４．．．０］と接続し、回路をオートレ
ンジング・モードにする。ＡＶＳＦレジスターに非０値
が書き込まれると、ＮＡＮＤゲート９９８によってこれ
が検出され、回路が固定利得モードとなる。その結果、
ＭＵＸ９５６，９５８，９６０，９６２，９６４がフリ
ップフロップ９４４，９４６，９４８，９５０，９５
２，９５４からのＱ出力信号をＭＵＸ９６６，９６８，
９７０，９７２，９７４と接続する。ＭＵＸ９６６，９
６８，９７０，９７２，９７４はフリップフロップ９４
４，９４６，９４８，９５０，９５２，９５４のＱ出力
を接地するか、またはＡＮＤゲート９８６，９８８，９
９０，９９２，９９４と接続し、これらのＡＮＤゲート
ＶＧＡＩＮ［４．．．０］母線と接続する。ＭＵＸ９６
６，９６８，９７０，９７２，９７４は電流モードが選
択されてオートレンジされている場合には電圧増幅器８
０のオートレンジングを抑止するＡＮＤゲート１０００
の制御下にある。ＡＮＤゲート１０００は３入力ＡＮＤ
ゲートである。電圧増幅器オートレンジング信号ＶＲＺ
ＥＲＯｈが第１入力に印加され、オートゼロ信号が使用
中であることを示すＡＺＢＳＹｂ信号が第２入力に印加
される。ＡＮＤゲート１００２の出力は電流モードが選
択されたことを表わす信号ＣＵＲＲＥＮＴｈである。こ
のＣＵＲＲＥＮＴｈ信号がＡＮＤゲート１０００の第３
入力に印加される。ＡＺＢＹｂ信号はオートゼロ・マシ
ンがアクチブである時にオートレンジ状態マシンを抑止
する。電流サブシステムが選択されると、ＡＮＤゲート
１００２がオートレンジングを抑止する。
９６４は信号ＶＲＺＥＲＯｈを形成するＮＡＮＤゲート
９９８の制御下にある。この信号はマイクロプロセッサ
ー３０が電圧オートレンジング開始のためＡＶＳＦレジ
スターに０を書き込んだことを指示する。信号ＶＲＺＥ
ＲＯｈはアクチブ高であり、電圧増幅器８０がオートレ
ンジング・モードにあるか固定利得モードにあるかを判
断する。ＮＡＮＤゲート９９８への入力はフリップフロ
ップ９４４，９４６，９４８，９５０，９５２のＱ出力
である。ＡＶＳＦレジスターに０が書き込まれると、フ
リップフロップ９４４，９４６，９４８，９５０，９５
２のＱ出力が高または真となる。その結果、信号ＶＲＺ
ＥＲＯｈがアクチブとなり、ＭＵＸ９５６，９５８，９
６０，９６２，９６４がフリップフロップ９４４，９４
６，９４８，９５０，９５２，９５４からのＱ出力信号
をＶＧＡＩＮ［４．．．０］と接続し、回路をオートレ
ンジング・モードにする。ＡＶＳＦレジスターに非０値
が書き込まれると、ＮＡＮＤゲート９９８によってこれ
が検出され、回路が固定利得モードとなる。その結果、
ＭＵＸ９５６，９５８，９６０，９６２，９６４がフリ
ップフロップ９４４，９４６，９４８，９５０，９５
２，９５４からのＱ出力信号をＭＵＸ９６６，９６８，
９７０，９７２，９７４と接続する。ＭＵＸ９６６，９
６８，９７０，９７２，９７４はフリップフロップ９４
４，９４６，９４８，９５０，９５２，９５４のＱ出力
を接地するか、またはＡＮＤゲート９８６，９８８，９
９０，９９２，９９４と接続し、これらのＡＮＤゲート
ＶＧＡＩＮ［４．．．０］母線と接続する。ＭＵＸ９６
６，９６８，９７０，９７２，９７４は電流モードが選
択されてオートレンジされている場合には電圧増幅器８
０のオートレンジングを抑止するＡＮＤゲート１０００
の制御下にある。ＡＮＤゲート１０００は３入力ＡＮＤ
ゲートである。電圧増幅器オートレンジング信号ＶＲＺ
ＥＲＯｈが第１入力に印加され、オートゼロ信号が使用
中であることを示すＡＺＢＳＹｂ信号が第２入力に印加
される。ＡＮＤゲート１００２の出力は電流モードが選
択されたことを表わす信号ＣＵＲＲＥＮＴｈである。こ
のＣＵＲＲＥＮＴｈ信号がＡＮＤゲート１０００の第３
入力に印加される。ＡＺＢＹｂ信号はオートゼロ・マシ
ンがアクチブである時にオートレンジ状態マシンを抑止
する。電流サブシステムが選択されると、ＡＮＤゲート
１００２がオートレンジングを抑止する。
【０６３１】フリップフロップ９４４，９４６，９４
８，９５０，９５２，９５４のリセット入力ＲにＲＥＧ
ＲＥＳｂ信号が印加される。ＲＥＧＲＥＳｂ信号はイン
バーター１００４（図７８）から出力される。インバー
ター１００４への入力はＣＰＣＴＬ［３．．．０］母線
からの信号ＲＥＳＥＴｈである。
８，９５０，９５２，９５４のリセット入力ＲにＲＥＧ
ＲＥＳｂ信号が印加される。ＲＥＧＲＥＳｂ信号はイン
バーター１００４（図７８）から出力される。インバー
ター１００４への入力はＣＰＣＴＬ［３．．．０］母線
からの信号ＲＥＳＥＴｈである。
【０６３２】電流倍率レジスターＡＣＳＦは電流入力オ
ートレンジング回路の動作制御に使用される読み書きレ
ジスターである。このレジスターに書き込まれる値が電
流サブシステムの動作モードを決定する。０が書き込ま
れると、電流サブシステムがオートレンジング・モード
となり、非０値が書き込まれると、オートレンジング・
モードが抑止され、電流ミラーが固定スケール値にセッ
トされる。このレジスターは真の読み書きレジスターで
はない。即ち、読み取られる値は必ずしも書き込まれた
値と一致しない。ＡＣＳＦレジスターに０が書き込まれ
るとオートレンジング・モードとなるが、このレジスタ
ーから０が読み取られることはない。
ートレンジング回路の動作制御に使用される読み書きレ
ジスターである。このレジスターに書き込まれる値が電
流サブシステムの動作モードを決定する。０が書き込ま
れると、電流サブシステムがオートレンジング・モード
となり、非０値が書き込まれると、オートレンジング・
モードが抑止され、電流ミラーが固定スケール値にセッ
トされる。このレジスターは真の読み書きレジスターで
はない。即ち、読み取られる値は必ずしも書き込まれた
値と一致しない。ＡＣＳＦレジスターに０が書き込まれ
るとオートレンジング・モードとなるが、このレジスタ
ーから０が読み取られることはない。
【０６３３】ＡＣＦＲレジスター（図７７）はフリップ
フロップ１００６，１００８，１０１０，１０１２，１
０１４を含む。データ母線ＤＡＴＡ［４．．．０］は固
定利得モードでの書き込み動作ではこれらのフリップフ
ロップのＤ入力に接続する。固定利得モードにセットす
るためこのレジスターに非０値が書き込まれると、ＮＡ
ＮＤゲート１０４８がこれを検出する。フリップフロッ
プ１００６，１００８，１０１０，１０１２，１０１４
の反転Ｄ入力はバッファ増幅器１０１６と接続する。バ
ッファ増幅器１０１６への入力はオートレンジ状態マシ
ンとの関連で後述する信号ＣＲＣＬＫｂであり、オート
レンジング完了時にこのレジスター中に利得値をラッチ
する。信号ＲＥＧＥＲＳＳｂがリセット入力Ｒに印加さ
れる。ＭＵＸｅｓ１０１８，１０２０，１０２２，１０
２４はフリップフロップ１００６，１００８，１０１
０，１０１２のＱ出力がＣＧＡＩＮ［４．．．０］母線
と接続してオートレンジ機能が選択されたことを指示す
るか、またはＭＵＸ１０２６，１０２８，１０３０，１
０３２と接続することを可能にする。ＣＧＡＩＮ
［３．．．０］母線は電流ミラー９２（図８８）と接続
して電流ミラー９２の分割比を制御する。ＭＵＸ１０２
６，１０２８，１０３０，１０３２はフリップフロップ
１００６，１００８，１０１０，１０１２からの出力信
号Ｑが接地するか、利得母線ＣＧＡＩＮ［３．．．０］
に印加されるか、またはトライステート・デバイス１０
３４，１０３６，１０３８，１０４０と接続してこれら
をデータ母線ＤＡＴＡ［３．．．０］において読み取る
ことを可能にする。具体的には、フリップフロップ１０
０６のＱ出力がＭＵＸ１０１８のＢ入力に印加される。
ＭＵＸ１０１８のＡ入力は利得母線ビットＧＡＩＮ
［３］と接続する。フリップフロップ１００６のＱ出力
はＯＲゲート１０４２，１０４４，１０４６の入力にも
印加される。フリップフロップ１００８のＱ出力はＯＲ
ゲート１０４２，１０４４，１０４６の他の入力にも印
加される。また、フリップフロップ１０１０のＱ出力は
ＯＲゲート１０４４，１０４６に印加される。フリップ
フロップ１０１２のＱ出力はＯＲゲート１０４６の入力
にも印加される。
フロップ１００６，１００８，１０１０，１０１２，１
０１４を含む。データ母線ＤＡＴＡ［４．．．０］は固
定利得モードでの書き込み動作ではこれらのフリップフ
ロップのＤ入力に接続する。固定利得モードにセットす
るためこのレジスターに非０値が書き込まれると、ＮＡ
ＮＤゲート１０４８がこれを検出する。フリップフロッ
プ１００６，１００８，１０１０，１０１２，１０１４
の反転Ｄ入力はバッファ増幅器１０１６と接続する。バ
ッファ増幅器１０１６への入力はオートレンジ状態マシ
ンとの関連で後述する信号ＣＲＣＬＫｂであり、オート
レンジング完了時にこのレジスター中に利得値をラッチ
する。信号ＲＥＧＥＲＳＳｂがリセット入力Ｒに印加さ
れる。ＭＵＸｅｓ１０１８，１０２０，１０２２，１０
２４はフリップフロップ１００６，１００８，１０１
０，１０１２のＱ出力がＣＧＡＩＮ［４．．．０］母線
と接続してオートレンジ機能が選択されたことを指示す
るか、またはＭＵＸ１０２６，１０２８，１０３０，１
０３２と接続することを可能にする。ＣＧＡＩＮ
［３．．．０］母線は電流ミラー９２（図８８）と接続
して電流ミラー９２の分割比を制御する。ＭＵＸ１０２
６，１０２８，１０３０，１０３２はフリップフロップ
１００６，１００８，１０１０，１０１２からの出力信
号Ｑが接地するか、利得母線ＣＧＡＩＮ［３．．．０］
に印加されるか、またはトライステート・デバイス１０
３４，１０３６，１０３８，１０４０と接続してこれら
をデータ母線ＤＡＴＡ［３．．．０］において読み取る
ことを可能にする。具体的には、フリップフロップ１０
０６のＱ出力がＭＵＸ１０１８のＢ入力に印加される。
ＭＵＸ１０１８のＡ入力は利得母線ビットＧＡＩＮ
［３］と接続する。フリップフロップ１００６のＱ出力
はＯＲゲート１０４２，１０４４，１０４６の入力にも
印加される。フリップフロップ１００８のＱ出力はＯＲ
ゲート１０４２，１０４４，１０４６の他の入力にも印
加される。また、フリップフロップ１０１０のＱ出力は
ＯＲゲート１０４４，１０４６に印加される。フリップ
フロップ１０１２のＱ出力はＯＲゲート１０４６の入力
にも印加される。
【０６３４】ＯＲゲート１０４２，１０４４，１０４６
の出力はＭＵＸ１０２０，１０２２，１０２４のＢ入力
に印加される。固定利得母線ビットＧＡＩＮ［３．．．
０］はＭＵＸ１０１８，１０２０，１０２２，１０２４
のＡ入力に印加される。ＭＵＸ１０１８，１０２０，１
０２２，１０２４はＮＡＮＤゲート１０４８の制御下に
ある。ＮＡＮＤゲート１０４８はマイクロプロセッサー
３０が電流オートレンジング開始のためＡＣＳＦレジス
ターに０を書き込んだことを指示するＣＲＺＥＲＯｈ信
号を出力する。このレジスターに書き込まれた非０値は
電流ミラー９２を固定スケール・モードにする。フリッ
プフロップ１００６，１００８，１０１０，１０１２，
１０１４のＱ出力は入力としてＮＡＮＤゲート１０４８
に印加される。ＡＣＳＦレジスターに０が書き込まれる
とＭＵＸｅｓ１０１８，１０２０，１０２２，１０２４
がフリップフロップ１００６のＱ出力及びフリップフロ
ップ１００８，１０１０，１０１２のＱ出力を利得母線
ＧＡＩＮ［４．．．０］と接続する。ＡＣＳＦレジスタ
ーに非０値が書き込まれると、ＭＵＸ１０１８，１０２
０，１０２２，１０２４がＭＵＸ１０２６，１０２８，
１０３０，１０３２のＡ入力と接続する。ＭＵＸ１０２
６，１０２８，１０３０，１０３２のＢ入力は接地す
る。ＭＵＸ１０２６，１０２８，１０３０，１０３２は
システムが電圧モードにある時電流増幅器７０のオート
レンジングを抑止するＡＮＤゲート１０４９の制御下に
ある。この状態では、フリップフロップ１００６，１０
０８，１０１０，１０１２からの出力信号が接地する。
ＡＮＤゲート１０４９には２つの入力がある。一方の入
力はＮＡＮＤゲート１０４８と接続する。ＮＡＮＤゲー
ト１０４８の出力はオートレンジングが選択されなかっ
たことを指示する。フリップフロップ１００６，１００
８，１０１０，１０１２，１０１４の反転Ｑ出力は入力
としてＮＡＮＤゲート１０４８に印加される。ＡＮＤゲ
ート１０４９への他方の入力はインバーター１０５０で
ある。インバーターの出力はＭＵＸ６６が電圧モードで
あることを指示するＶＯＬＴＡＧＥｈ信号である。イン
バーター１０５０への入力はＭＵＸ６６が電流モードで
あることを指示するＡＮＤゲート１００２の出力であ
る。ＡＮＤゲート１００２への入力は電流モードが選択
されたことを指示するＭＸＯＳＥＬｈ信号（図７３）で
ある。ＭＵＸ１０２６，１０２８，１０３０，１０３２
の出力は１対の直列に接続されたインバーター増幅器１
０５２，１０５４，１０５６，１０５８，１０６０，１
０６２，１０６４，１０６６と接続する。インバーター
１０５４，１０５８，１０６２，１０６６の出力は直接
またはＡＮＤゲート１０６８，１０７０，１０７２を介
して利得母線ＣＧＡＩＮ［３．．．０］及びトライステ
ート・デバイス１０３４，１０３６，１０３８，１０４
０に印加される。具体的にはインバーター増幅器１０５
４の出力がトライステート・デバイス１０３４に印加さ
れ、インバーター増幅器１０５８の出力がインバーター
増幅器１０５２の出力と共にＡＮＤゲート１０６８に印
加され、インバーター増幅器１０６２の出力がインバー
ター増幅器１０５６の出力と共にＡＮＤゲート１０７０
に印加され、インバーター増幅器１０６６の出力がイン
バーター増幅器１０６０の出力と共にＡＮＤゲート１０
７２の入力に印加される。
の出力はＭＵＸ１０２０，１０２２，１０２４のＢ入力
に印加される。固定利得母線ビットＧＡＩＮ［３．．．
０］はＭＵＸ１０１８，１０２０，１０２２，１０２４
のＡ入力に印加される。ＭＵＸ１０１８，１０２０，１
０２２，１０２４はＮＡＮＤゲート１０４８の制御下に
ある。ＮＡＮＤゲート１０４８はマイクロプロセッサー
３０が電流オートレンジング開始のためＡＣＳＦレジス
ターに０を書き込んだことを指示するＣＲＺＥＲＯｈ信
号を出力する。このレジスターに書き込まれた非０値は
電流ミラー９２を固定スケール・モードにする。フリッ
プフロップ１００６，１００８，１０１０，１０１２，
１０１４のＱ出力は入力としてＮＡＮＤゲート１０４８
に印加される。ＡＣＳＦレジスターに０が書き込まれる
とＭＵＸｅｓ１０１８，１０２０，１０２２，１０２４
がフリップフロップ１００６のＱ出力及びフリップフロ
ップ１００８，１０１０，１０１２のＱ出力を利得母線
ＧＡＩＮ［４．．．０］と接続する。ＡＣＳＦレジスタ
ーに非０値が書き込まれると、ＭＵＸ１０１８，１０２
０，１０２２，１０２４がＭＵＸ１０２６，１０２８，
１０３０，１０３２のＡ入力と接続する。ＭＵＸ１０２
６，１０２８，１０３０，１０３２のＢ入力は接地す
る。ＭＵＸ１０２６，１０２８，１０３０，１０３２は
システムが電圧モードにある時電流増幅器７０のオート
レンジングを抑止するＡＮＤゲート１０４９の制御下に
ある。この状態では、フリップフロップ１００６，１０
０８，１０１０，１０１２からの出力信号が接地する。
ＡＮＤゲート１０４９には２つの入力がある。一方の入
力はＮＡＮＤゲート１０４８と接続する。ＮＡＮＤゲー
ト１０４８の出力はオートレンジングが選択されなかっ
たことを指示する。フリップフロップ１００６，１００
８，１０１０，１０１２，１０１４の反転Ｑ出力は入力
としてＮＡＮＤゲート１０４８に印加される。ＡＮＤゲ
ート１０４９への他方の入力はインバーター１０５０で
ある。インバーターの出力はＭＵＸ６６が電圧モードで
あることを指示するＶＯＬＴＡＧＥｈ信号である。イン
バーター１０５０への入力はＭＵＸ６６が電流モードで
あることを指示するＡＮＤゲート１００２の出力であ
る。ＡＮＤゲート１００２への入力は電流モードが選択
されたことを指示するＭＸＯＳＥＬｈ信号（図７３）で
ある。ＭＵＸ１０２６，１０２８，１０３０，１０３２
の出力は１対の直列に接続されたインバーター増幅器１
０５２，１０５４，１０５６，１０５８，１０６０，１
０６２，１０６４，１０６６と接続する。インバーター
１０５４，１０５８，１０６２，１０６６の出力は直接
またはＡＮＤゲート１０６８，１０７０，１０７２を介
して利得母線ＣＧＡＩＮ［３．．．０］及びトライステ
ート・デバイス１０３４，１０３６，１０３８，１０４
０に印加される。具体的にはインバーター増幅器１０５
４の出力がトライステート・デバイス１０３４に印加さ
れ、インバーター増幅器１０５８の出力がインバーター
増幅器１０５２の出力と共にＡＮＤゲート１０６８に印
加され、インバーター増幅器１０６２の出力がインバー
ター増幅器１０５６の出力と共にＡＮＤゲート１０７０
に印加され、インバーター増幅器１０６６の出力がイン
バーター増幅器１０６０の出力と共にＡＮＤゲート１０
７２の入力に印加される。
【０６３５】トライステート・デバイス１０３４，１０
３６，１０３８，１０４０はデータ母線ＤＡＴＡ
［３．．．０］とも接続してＡＣＳＦレジスターの読み
取りを可能にする。インバーター増幅器１０６４の出力
はトライステート・デバイス１０６８に印加される。こ
のトライステート・デバイス１０６８はＤＡＴＡ［４］
ビットと接続する。トライステート・デバイス１０３
４，１０３６，１０３８，１０４０，１０６８は信号Ｃ
ＲＲＤｂの制御下にある。この信号についてはオートレ
ンジ状態マシンとの関連で後述する。
３６，１０３８，１０４０はデータ母線ＤＡＴＡ
［３．．．０］とも接続してＡＣＳＦレジスターの読み
取りを可能にする。インバーター増幅器１０６４の出力
はトライステート・デバイス１０６８に印加される。こ
のトライステート・デバイス１０６８はＤＡＴＡ［４］
ビットと接続する。トライステート・デバイス１０３
４，１０３６，１０３８，１０４０，１０６８は信号Ｃ
ＲＲＤｂの制御下にある。この信号についてはオートレ
ンジ状態マシンとの関連で後述する。
【０６３６】オートゼロ状態マシンの状態を表わす信号
ＡＺＳＴ［２．．．０］がＡＮＤゲート１０７０，１０
７２，１０７４（図７４）に印加される。この信号はオ
ートゼロ状態にレジスターのフリップフロップ８３６，
８３８，８４０（図７６）のＱ出力信号である。ＡＮＤ
ゲート１０７０，１０７２，１０７４にはテスト信号も
印加される。ＴＥＳＴ信号はフリップフロップ９５４の
リセット入力Ｒにも印加される。ＡＮＤゲート１０７
０，１０７２，１０７４の出力はトライステート・デバ
イス１０７６，１０７８，１０８０に印加される。トラ
イステート・デバイス１０７６，１０７８，１０８０の
出力はデータ母線ＤＡＴＡ［７．．．５］に印加されて
マイクロプロセッサー３０がこれらの信号を読み取るの
を可能にする。トライステート・デバイス１０７６，１
０７８，１０８０は信号ＣＲＲＤｂの制御下にある。
ＡＺＳＴ［２．．．０］がＡＮＤゲート１０７０，１０
７２，１０７４（図７４）に印加される。この信号はオ
ートゼロ状態にレジスターのフリップフロップ８３６，
８３８，８４０（図７６）のＱ出力信号である。ＡＮＤ
ゲート１０７０，１０７２，１０７４にはテスト信号も
印加される。ＴＥＳＴ信号はフリップフロップ９５４の
リセット入力Ｒにも印加される。ＡＮＤゲート１０７
０，１０７２，１０７４の出力はトライステート・デバ
イス１０７６，１０７８，１０８０に印加される。トラ
イステート・デバイス１０７６，１０７８，１０８０の
出力はデータ母線ＤＡＴＡ［７．．．５］に印加されて
マイクロプロセッサー３０がこれらの信号を読み取るの
を可能にする。トライステート・デバイス１０７６，１
０７８，１０８０は信号ＣＲＲＤｂの制御下にある。
【０６３７】オートレンジ状態マシンの状態信号ＡＲＳ
Ｔ［２．．．０］はＡＮＤゲート１０８２，１０８４，
１０８６の入力に印加される。テスト信号はＡＮＤゲー
ト１０８２，１０８４，１０８６の入力にも印加され
る。ＡＲＳＴ［２．．．０］信号はオートレンジ状態レ
ジスターのフリップフロップの状態を表わす信号であ
り、オートレンジ状態マシンとの関連で後述する。ＡＮ
Ｄゲート１０８２，１０８４，１０８６の出力はトライ
ステート・デバイス１０８８，１０９０，１０９２に印
加される。これらのトライステート・デバイスの出力は
データ母線ＤＡＴＡ［７．．．５］に印加される。トラ
イステート・デバイス１０８８，１０９０，１０９２は
ＶＲＲＤｂ信号の制御下にある。この信号はマイクロプ
ロセッサー３０によるオートレンジ状態レジスター・フ
リップフロップの状態の読み取りを制御する信号であ
り、オートレンジ状態マシンとの関連で後述する。
Ｔ［２．．．０］はＡＮＤゲート１０８２，１０８４，
１０８６の入力に印加される。テスト信号はＡＮＤゲー
ト１０８２，１０８４，１０８６の入力にも印加され
る。ＡＲＳＴ［２．．．０］信号はオートレンジ状態レ
ジスターのフリップフロップの状態を表わす信号であ
り、オートレンジ状態マシンとの関連で後述する。ＡＮ
Ｄゲート１０８２，１０８４，１０８６の出力はトライ
ステート・デバイス１０８８，１０９０，１０９２に印
加される。これらのトライステート・デバイスの出力は
データ母線ＤＡＴＡ［７．．．５］に印加される。トラ
イステート・デバイス１０８８，１０９０，１０９２は
ＶＲＲＤｂ信号の制御下にある。この信号はマイクロプ
ロセッサー３０によるオートレンジ状態レジスター・フ
リップフロップの状態の読み取りを制御する信号であ
り、オートレンジ状態マシンとの関連で後述する。
【０６３８】オートレンジ状態マシン オートレンジ状態マシンは図７８に示した。また、状態
変換表、状態図及び変換状態方程式はＡｐｐｅｎｄｉｘ
Ｄに示した。
変換表、状態図及び変換状態方程式はＡｐｐｅｎｄｉｘ
Ｄに示した。
【０６３９】この状態マシンはＡ／Ｄ変換に先立って電
圧増幅器８０及び電流増幅器９０の利得をオートレンジ
ングする。電圧オートレンジングの過程で電圧増幅器８
０の出力信号がコンパレーター７４（図４１）によって
所定値と比較されて増幅器出力が大きすぎるかＡ／Ｄレ
ンジから外れているかが判断される。オートレンジング
の開始に当たって、利得シフト・レジスター１１８０
（図７８）が初期設定され、所定の時間に亘って増分さ
れる。（ＴＩＭＯＵＴｈ）。コンパレーター７４が状態
を変えるか、または時間が切れると、利得シフト・レジ
スターの値が利得を表わす。この利得値はＡＶＳＦレジ
スターに記情され、レンジング回路８４の制御に利用さ
れる。
圧増幅器８０及び電流増幅器９０の利得をオートレンジ
ングする。電圧オートレンジングの過程で電圧増幅器８
０の出力信号がコンパレーター７４（図４１）によって
所定値と比較されて増幅器出力が大きすぎるかＡ／Ｄレ
ンジから外れているかが判断される。オートレンジング
の開始に当たって、利得シフト・レジスター１１８０
（図７８）が初期設定され、所定の時間に亘って増分さ
れる。（ＴＩＭＯＵＴｈ）。コンパレーター７４が状態
を変えるか、または時間が切れると、利得シフト・レジ
スターの値が利得を表わす。この利得値はＡＶＳＦレジ
スターに記情され、レンジング回路８４の制御に利用さ
れる。
【０６４０】電流オートレンジングの過程でレンジされ
た電流はＭＸＯピンから外部レジスターに供給される。
外部レジスターの電圧が電圧入力に印加される。次いで
電圧オートレンジングと同様にレンジングが行なわれ
る。このモードにおける利得値はＡＣＳＦレジスターに
記憶される。
た電流はＭＸＯピンから外部レジスターに供給される。
外部レジスターの電圧が電圧入力に印加される。次いで
電圧オートレンジングと同様にレンジングが行なわれ
る。このモードにおける利得値はＡＣＳＦレジスターに
記憶される。
【０６４１】オートレンジ状態マシンは３つの状態レジ
スター・フリップフロップ１１２８，１１３０，１１３
２；ＮＡＮＤゲート１１３４，１１３６，１１３８，１
１４０，１１４２，１１４４，１１４６；ＡＮＤゲート
１１４８，１１５０，１１５２，１１５４，１１５６，
１１５８，１１６０，１１６２；ＯＲゲート１１６４及
び図４０に示すように接続された種々の出力ゲートを含
む。状態レジスター・フリップフロップ１１２８，１１
３０，１１３２のＱ出力は状態変数Ｒ０ｈ，Ｒ１ｈ，Ｒ
２ｈである。状態レジスター・フリップフロップ１１２
８，１１３０，１１３２の反転Ｑ出力は状態変数Ｒ０
ｂ，Ｒ１ｂ，Ｒ２ｂである。状態変数Ｒ０ｄはＮＡＮＤ
ゲート１１３８から出力され、状態変数Ｒ１ｄはＮＡＮ
Ｄゲート１１４６から出力され、状態変数Ｒ２ＤはＯＲ
ゲート１１６４から出力される。
スター・フリップフロップ１１２８，１１３０，１１３
２；ＮＡＮＤゲート１１３４，１１３６，１１３８，１
１４０，１１４２，１１４４，１１４６；ＡＮＤゲート
１１４８，１１５０，１１５２，１１５４，１１５６，
１１５８，１１６０，１１６２；ＯＲゲート１１６４及
び図４０に示すように接続された種々の出力ゲートを含
む。状態レジスター・フリップフロップ１１２８，１１
３０，１１３２のＱ出力は状態変数Ｒ０ｈ，Ｒ１ｈ，Ｒ
２ｈである。状態レジスター・フリップフロップ１１２
８，１１３０，１１３２の反転Ｑ出力は状態変数Ｒ０
ｂ，Ｒ１ｂ，Ｒ２ｂである。状態変数Ｒ０ｄはＮＡＮＤ
ゲート１１３８から出力され、状態変数Ｒ１ｄはＮＡＮ
Ｄゲート１１４６から出力され、状態変数Ｒ２ＤはＯＲ
ゲート１１６４から出力される。
【０６４２】状態レジスター・フリップフロップ１１２
８，１１３０，１１３２はいずれもＳＭＣＬＫｈ信号に
よってクロック制御される。インバーター１００４から
出力されるリセット信号ＲＥＧＲＥＳｂはこれら状態レ
ジスター・フリップフロップのリセット入力Ｒに印加さ
れる。
８，１１３０，１１３２はいずれもＳＭＣＬＫｈ信号に
よってクロック制御される。インバーター１００４から
出力されるリセット信号ＲＥＧＲＥＳｂはこれら状態レ
ジスター・フリップフロップのリセット入力Ｒに印加さ
れる。
【０６４３】状態レジスター・フリップフロップ１１２
８，１１３０，１１３２の出力はＡｐｐｅｎｄｉｘＤ、
表Ｄ−１に示すようにオートレンジ状態マシンの許容出
力状態を定義する。状態レジスター・フリップフロップ
１１２８，１１３０，１１３２は８つの状態を許容する
が、必要なのは下記の７つだけである。
８，１１３０，１１３２の出力はＡｐｐｅｎｄｉｘＤ、
表Ｄ−１に示すようにオートレンジ状態マシンの許容出
力状態を定義する。状態レジスター・フリップフロップ
１１２８，１１３０，１１３２は８つの状態を許容する
が、必要なのは下記の７つだけである。
【０６４４】ＳＯ−アイドル。状態マシンはスタート・
オートレンジ信号（ＳＴＡＤＣｈ）がアクチブになるの
を待機するアイドル状態にある。状態マシンはオートゼ
ロ状態マシンが使用中であるときもアイドル状態にあ
る。２つの独立した状態マシン間のこの連動はオートレ
ンジ使用中信号（ＡＲＢＳＹｈ）によって行なわれる。
スタート・オートレンジ信号がアクチブ、オートレンジ
使用中信号がイナクチブなら、オートゼロ状態マシンは
状態Ｓ１に移行する。
オートレンジ信号（ＳＴＡＤＣｈ）がアクチブになるの
を待機するアイドル状態にある。状態マシンはオートゼ
ロ状態マシンが使用中であるときもアイドル状態にあ
る。２つの独立した状態マシン間のこの連動はオートレ
ンジ使用中信号（ＡＲＢＳＹｈ）によって行なわれる。
スタート・オートレンジ信号がアクチブ、オートレンジ
使用中信号がイナクチブなら、オートゼロ状態マシンは
状態Ｓ１に移行する。
【０６４５】Ｓ１−リセット・シフトレジスター。状態
Ｓ１で変換のタイプに応じてシフト・レジスター１１７
０が初期設定される。電圧変換の場合、シフトレジスタ
ー１１７０は最下位がセットされた２進値０００１に初
期設定される。これは電圧利得１に相当する。電流変換
の場合、シフトレジスター１１７０は２進値０００００
にセットされる。これは電流利得１に相当する。電流利
得のセットには最下位４ビットだけが使用される。最下
位ビットはＶＯＬＴＡＧＥｈ及びＣＵＲＲＥＮＴｈ信号
を復号することでＧＲＥＳｈ信号によってセットされる
かまたは払われる。
Ｓ１で変換のタイプに応じてシフト・レジスター１１７
０が初期設定される。電圧変換の場合、シフトレジスタ
ー１１７０は最下位がセットされた２進値０００１に初
期設定される。これは電圧利得１に相当する。電流変換
の場合、シフトレジスター１１７０は２進値０００００
にセットされる。これは電流利得１に相当する。電流利
得のセットには最下位４ビットだけが使用される。最下
位ビットはＶＯＬＴＡＧＥｈ及びＣＵＲＲＥＮＴｈ信号
を復号することでＧＲＥＳｈ信号によってセットされる
かまたは払われる。
【０６４６】Ｓ２−５マイクロセコンド遅延。状態Ｓ２
及びＳ３はコンパレーター７４（図４１）の出力が切り
替わるかシフトレジスター１１７０が最終利得に達する
まで繰り返されるループを形成する。Ｓ２において、タ
イムリクエスト信号（ＴＩＭＲＥＱｈ）はアクチブであ
り、タイムアウト（ＴＩＭＯＵＴｈ）信号がモニターさ
れる。タイム・リクエスト信号がアクチブになり、状態
マシンが状態Ｓ１に入ると、５マイクロセコンド遅延が
トリガーされる。遅延がタイムアウトすると、タイムア
ウト信号がアクチブになる。その結果、状態マシンは状
態Ｓ３またはＳ４に移行する。もしＲＡＮＧＥｈ信号が
イナクチブで、利得設定値が不足であるかまたはシフト
レジスター１１７０が未だ最終利得設定値に達していな
いことを示唆すれば状態Ｓ３に入る。最終利得設定値は
シフトレジスター１１７０の第４及び第５ビットでＶＯ
ＬＴｈ及びＣＵＲＲｈ信号を復号することによって検出
される。ＣＵＲＲｈ信号がアクチブであることで電流チ
ャンネルが示唆されれば、最大利得に達したことを第４
ビットによって指示される。電流チャンネルの場合、最
大利得はシフトレジスター１１７０の第５ビット及びア
クチブなＶＯＬＴｈ信号によって復号される。
及びＳ３はコンパレーター７４（図４１）の出力が切り
替わるかシフトレジスター１１７０が最終利得に達する
まで繰り返されるループを形成する。Ｓ２において、タ
イムリクエスト信号（ＴＩＭＲＥＱｈ）はアクチブであ
り、タイムアウト（ＴＩＭＯＵＴｈ）信号がモニターさ
れる。タイム・リクエスト信号がアクチブになり、状態
マシンが状態Ｓ１に入ると、５マイクロセコンド遅延が
トリガーされる。遅延がタイムアウトすると、タイムア
ウト信号がアクチブになる。その結果、状態マシンは状
態Ｓ３またはＳ４に移行する。もしＲＡＮＧＥｈ信号が
イナクチブで、利得設定値が不足であるかまたはシフト
レジスター１１７０が未だ最終利得設定値に達していな
いことを示唆すれば状態Ｓ３に入る。最終利得設定値は
シフトレジスター１１７０の第４及び第５ビットでＶＯ
ＬＴｈ及びＣＵＲＲｈ信号を復号することによって検出
される。ＣＵＲＲｈ信号がアクチブであることで電流チ
ャンネルが示唆されれば、最大利得に達したことを第４
ビットによって指示される。電流チャンネルの場合、最
大利得はシフトレジスター１１７０の第５ビット及びア
クチブなＶＯＬＴｈ信号によって復号される。
【０６４７】オートレンジ機能がアクチブなら、ＲＡＮ
ＧＥｈ信号がアクチブになるのと同時に状態マシンが状
態Ｓ４に移行する。ＡＴＯＲＮＧｈ信号がイナクチブで
あることからオートレンジ機能の不能が示唆されると、
状態マシンは５マイクロセコンド遅延後に状態Ｓ４へ移
行する。この５マイクロセコンド遅延は増幅器８０，９
０が安定出力値に達することを可能にする。
ＧＥｈ信号がアクチブになるのと同時に状態マシンが状
態Ｓ４に移行する。ＡＴＯＲＮＧｈ信号がイナクチブで
あることからオートレンジ機能の不能が示唆されると、
状態マシンは５マイクロセコンド遅延後に状態Ｓ４へ移
行する。この５マイクロセコンド遅延は増幅器８０，９
０が安定出力値に達することを可能にする。
【０６４８】Ｓ３−クロックシフトレジスター。シフト
レジスター１１７０が未だ最大利得値を含まず、利得が
十分に高い入力信号を形成できるレベルでなければ状態
Ｓ３に入る。クロック信号は状態Ｓ３においてアクチブ
であり、シフトレジスター１１７０を１ビットだけシフ
トさせる。電圧チャンネル信号に呼応して０がシフトレ
ジスター１１７０を１ビットだけシフトさせる。電圧チ
ャンネル信号に呼応して０がシフトレジスター１１７０
の最下位ビットへシフトする。その結果、シフトレジス
ターは１をシフトさせることにより次のような値を発生
させる：００００１，０００１０，００１００，０１０
００，１００００。
レジスター１１７０が未だ最大利得値を含まず、利得が
十分に高い入力信号を形成できるレベルでなければ状態
Ｓ３に入る。クロック信号は状態Ｓ３においてアクチブ
であり、シフトレジスター１１７０を１ビットだけシフ
トさせる。電圧チャンネル信号に呼応して０がシフトレ
ジスター１１７０を１ビットだけシフトさせる。電圧チ
ャンネル信号に呼応して０がシフトレジスター１１７０
の最下位ビットへシフトする。その結果、シフトレジス
ターは１をシフトさせることにより次のような値を発生
させる：００００１，０００１０，００１００，０１０
００，１００００。
【０６４９】電流チャンネル信号に呼応して１が最下位
ビットへシフトされ、次のような値が得られる：０００
００，００００１，０００１１，００１１１，０１１１
１。電流増幅器９０のセットには利得の４ビットだけが
利用される。次のクロックパルスで状態マシンは必ず状
態Ｓ２へ移行する。
ビットへシフトされ、次のような値が得られる：０００
００，００００１，０００１１，００１１１，０１１１
１。電流増幅器９０のセットには利得の４ビットだけが
利用される。次のクロックパルスで状態マシンは必ず状
態Ｓ２へ移行する。
【０６５０】Ｓ４−汎用ＳＯＣパルス。状態４はＡ／Ｄ
コンバーターへの変換パルスをスタートさせるのに使用
される。状態マシンはＳＯＣ３ｂ信号がアクチブになる
まで状態Ｓ４にとどまり、ＳＯＣ３ｂ信号がアクチブに
なると状態マシンが状態Ｓ５へ移行する。変換パルスが
スタートしてから２状態マシン・クロック周期に亘って
ＳＯＣ３ｂ信号がアクチブになる。
コンバーターへの変換パルスをスタートさせるのに使用
される。状態マシンはＳＯＣ３ｂ信号がアクチブになる
まで状態Ｓ４にとどまり、ＳＯＣ３ｂ信号がアクチブに
なると状態マシンが状態Ｓ５へ移行する。変換パルスが
スタートしてから２状態マシン・クロック周期に亘って
ＳＯＣ３ｂ信号がアクチブになる。
【０６５１】Ｓ５−変換待機。状態Ｓ５において状態マ
シンはアナログ変換終了信号を待機する。アナログ・エ
ンド・オブ・コンバーション信号が高レベルとなって変
換の終了を指示すると、状態マシンは状態Ｓ６へ移行す
る。
シンはアナログ変換終了信号を待機する。アナログ・エ
ンド・オブ・コンバーション信号が高レベルとなって変
換の終了を指示すると、状態マシンは状態Ｓ６へ移行す
る。
【０６５２】Ｓ６−ＥＯＣパルス。変換終了信号ＥＯＡ
Ｚｈは状態Ｓ６においてアクチブである。この信号は指
令／状態レジスター・セクションに対して変換プロセス
が完了したことを指示する。
Ｚｈは状態Ｓ６においてアクチブである。この信号は指
令／状態レジスター・セクションに対して変換プロセス
が完了したことを指示する。
【０６５３】オートレンジ入力 オートレンジ状態マシンへの入力は下記の通り：ＡＺＢ
ＳＹｈ−オートゼロ使用中。この信号はオートゼロ状態
マシンがアイドル状態でなければアクチブ高となる。こ
の信号はインバーター１１７１を介して状態マシンに印
加される。
ＳＹｈ−オートゼロ使用中。この信号はオートゼロ状態
マシンがアイドル状態でなければアクチブ高となる。こ
の信号はインバーター１１７１を介して状態マシンに印
加される。
【０６５４】ＡＴＯＲＮＧＨ−オートレンジ・アクチ
ブ。オートレンジ・アクチブ信号ＡＴＯＲＮＧはマイク
ロプロセッサー３０がシフトレジスター１１７０に書き
込む時すでにオートレンジングが開始されていたことを
表わす。具体的には、ＡＴＯＲＮＧｈ信号はインバータ
ー１１６４（図７７）から出力され、ＡＴＯＲＮＧｂ信
号は二重入力ＮＯＲゲート１１６６（図７７）から出力
される。ＮＯＲゲート１１６６は２つのＡＮＤゲート１
１６８，１００２によって制御される。ＡＮＤゲート１
００２の一方の入力ＶＯＬＴＡＧＥｈ信号が印加され、
他方の入力にＶＲＺＥＲＯｈ信号が印加される。ＡＮＤ
ゲート１００２の出力はＮＯＲゲート１１６６の他方の
入力に印加される。ＡＮＤゲート１００２の出力は電流
モードが選択されたこと、及びマイクロプロセッサーが
ＡＳＣＦレジスターに０を書き込んでオートレンジング
を起動したことを指示する。
ブ。オートレンジ・アクチブ信号ＡＴＯＲＮＧはマイク
ロプロセッサー３０がシフトレジスター１１７０に書き
込む時すでにオートレンジングが開始されていたことを
表わす。具体的には、ＡＴＯＲＮＧｈ信号はインバータ
ー１１６４（図７７）から出力され、ＡＴＯＲＮＧｂ信
号は二重入力ＮＯＲゲート１１６６（図７７）から出力
される。ＮＯＲゲート１１６６は２つのＡＮＤゲート１
１６８，１００２によって制御される。ＡＮＤゲート１
００２の一方の入力ＶＯＬＴＡＧＥｈ信号が印加され、
他方の入力にＶＲＺＥＲＯｈ信号が印加される。ＡＮＤ
ゲート１００２の出力はＮＯＲゲート１１６６の他方の
入力に印加される。ＡＮＤゲート１００２の出力は電流
モードが選択されたこと、及びマイクロプロセッサーが
ＡＳＣＦレジスターに０を書き込んでオートレンジング
を起動したことを指示する。
【０６５５】ＡＴＯＲＮＧｂ及びＡＴＯＲＮＧｈ信号は
ＡＮＤゲート１１７２、インバーター１１７３、ＯＲゲ
ート１１７４及びＡＮＤゲート１１７６を含む回路を介
して状態マシンに印加される。ＯＲゲート１１７４は２
入力ＯＲゲートであり、一方の入力はＡＮＤゲート１１
７２と接続している。ＡＮＤゲート１１７２は３入力Ａ
ＮＤゲートである。ＡＴＯＲＮＧｂ，ＴＩＭＯＵＴｈ及
びＲＡＮＧＥｈ信号がＡＮＤゲート１１７２に印加され
る。ＯＲゲート１１７４への他方の入力は２入力ＡＮＤ
ゲート１１７６と接続している。ＡＮＤゲート１１７６
への一方の入力はＡＴＯＲＮＧｂ信号である。他方の入
力はＴＩＭＯＵＴｈ信号である。
ＡＮＤゲート１１７２、インバーター１１７３、ＯＲゲ
ート１１７４及びＡＮＤゲート１１７６を含む回路を介
して状態マシンに印加される。ＯＲゲート１１７４は２
入力ＯＲゲートであり、一方の入力はＡＮＤゲート１１
７２と接続している。ＡＮＤゲート１１７２は３入力Ａ
ＮＤゲートである。ＡＴＯＲＮＧｂ，ＴＩＭＯＵＴｈ及
びＲＡＮＧＥｈ信号がＡＮＤゲート１１７２に印加され
る。ＯＲゲート１１７４への他方の入力は２入力ＡＮＤ
ゲート１１７６と接続している。ＡＮＤゲート１１７６
への一方の入力はＡＴＯＲＮＧｂ信号である。他方の入
力はＴＩＭＯＵＴｈ信号である。
【０６５６】ＲＡＮＧＥｈ−インレンジ信号。この信号
はアクチブ高状態においてコンパレーター７４の出力信
号ＣＯＭＰｂが低レベルとなったか、または利得シフト
レジスター１１７０が選択された動作モードのための最
大利得値に達したことを指示すある。オートレンジ・シ
ーケンシング回路７６は利得レジスター１１７０、ＯＲ
ゲート１１７９、ＡＮＤゲート１１８０，１１８２及び
フリップフロップ１１８４を含む。ＲＡＮＧＥｈ信号は
ＮＯＲゲート１１７８から出力される。
はアクチブ高状態においてコンパレーター７４の出力信
号ＣＯＭＰｂが低レベルとなったか、または利得シフト
レジスター１１７０が選択された動作モードのための最
大利得値に達したことを指示すある。オートレンジ・シ
ーケンシング回路７６は利得レジスター１１７０、ＯＲ
ゲート１１７９、ＡＮＤゲート１１８０，１１８２及び
フリップフロップ１１８４を含む。ＲＡＮＧＥｈ信号は
ＮＯＲゲート１１７８から出力される。
【０６５７】利得シフトレジスター１１７０はフリップ
フロップ１１８８，１１９０，１１９２，１１９４，１
１９６から成る。これらフリップフロップのＱ出力は順
次隣接のフリップフロップのＤ入力と接続する。このＱ
出力は利得母線ＧＡＩＮ［４．．．０］とも接続する。
各フリップフロップのクロック入力ＣＫにＧＣＬＫｈ信
号が印加される。ＧＣＬＫｈ信号はＡＮＤゲート１１９
８から出力される。ＡＮＤゲート１１９８への入力はオ
ートレンジ状態マシンがＳ３状態にあることを示す状態
レジスター信号Ｒ０ｂ，Ｒ１ｂ，Ｒ２ｂである。ＡＮＤ
ゲート１１９４には信号ＳＭＣＬＫｂも印加される。
フロップ１１８８，１１９０，１１９２，１１９４，１
１９６から成る。これらフリップフロップのＱ出力は順
次隣接のフリップフロップのＤ入力と接続する。このＱ
出力は利得母線ＧＡＩＮ［４．．．０］とも接続する。
各フリップフロップのクロック入力ＣＫにＧＣＬＫｈ信
号が印加される。ＧＣＬＫｈ信号はＡＮＤゲート１１９
８から出力される。ＡＮＤゲート１１９８への入力はオ
ートレンジ状態マシンがＳ３状態にあることを示す状態
レジスター信号Ｒ０ｂ，Ｒ１ｂ，Ｒ２ｂである。ＡＮＤ
ゲート１１９４には信号ＳＭＣＬＫｂも印加される。
【０６５８】ＧＣＬＫｈ信号は電圧チャンネルが選択さ
れた場合には０を、電流チャンネルが選択された場合に
は１を、それぞれフリップフロップ１１８８にシフトす
るのに使用される。具体的には、ＯＲゲート１２００，
１２０２、ＡＮＤゲート１２０４、及びＮＡＮＤゲート
１２０６がこの機能を制御する。ＯＲゲート１２００の
一方の入力にはアクチブ高状態のＣＵＲＲＥＮＴｈ信号
が印加され、他方の入力にはＡＮＤゲート１２０４から
出力された信号ＧＲＥＳｂが印加される。ＯＲゲート１
２００の出力がフリップフロップ１１８８のプリセット
入力に印加されてこのフリップフロップへ１をシフトす
る。この値はＧＣＬＫｈ信号によってシフトレジスター
中をシフトさせられる。
れた場合には０を、電流チャンネルが選択された場合に
は１を、それぞれフリップフロップ１１８８にシフトす
るのに使用される。具体的には、ＯＲゲート１２００，
１２０２、ＡＮＤゲート１２０４、及びＮＡＮＤゲート
１２０６がこの機能を制御する。ＯＲゲート１２００の
一方の入力にはアクチブ高状態のＣＵＲＲＥＮＴｈ信号
が印加され、他方の入力にはＡＮＤゲート１２０４から
出力された信号ＧＲＥＳｂが印加される。ＯＲゲート１
２００の出力がフリップフロップ１１８８のプリセット
入力に印加されてこのフリップフロップへ１をシフトす
る。この値はＧＣＬＫｈ信号によってシフトレジスター
中をシフトさせられる。
【０６５９】同様に、ＯＲゲート１２０２の一方の入力
にＶＯＬＴＡＧＥｈ信号が印加され、他方の入力にＧＲ
ＥＳｂ信号が印加される。ＯＲゲート１２０２の出力が
フリップフロップ１１８８のリセット入力Ｒに印加され
て、電圧モードならこのフリップフロップへ０をシフト
する。
にＶＯＬＴＡＧＥｈ信号が印加され、他方の入力にＧＲ
ＥＳｂ信号が印加される。ＯＲゲート１２０２の出力が
フリップフロップ１１８８のリセット入力Ｒに印加され
て、電圧モードならこのフリップフロップへ０をシフト
する。
【０６６０】コンパレーター７４の出力信号ＣＯＭＰｂ
はフリップフロップ１１８４によってモニターされる。
このフリップフロップのクロック入力ＣＫにはＳＭＣＬ
Ｋｂ信号が、リセット入力ＲにはＲＥＧＲＥＳｂ信号が
それぞれ印加され、このフリップフロップの出力はコン
パレーター７４の出力信号が未だ切り替わっていない、
即ち、コンパレーター７４の出力信号が例えば１．２５
Ｖｄｃ以下であって最大値の半分に達していないことを
示唆する。この信号はＯＲゲート１１７８の一方の入力
に印加される。他方の入力はＡＮＤゲート１１８０及び
１１８２の出力と接続している。これらのＡＮＤゲート
は特定の動作モードについてシフトレジスター１１７０
が最大利得値に達したことを示す。具体的には、ＡＮＤ
ゲート１１８０は電流モードと関連する。ＡＮＤゲート
１１８８の一方の入力にはＣＵＲＲＥＮＴｈ信号が印加
され、他方の入力には、電流モードの場合、アクチブ状
態で最大利得値を指示するシフトレジスター・フリップ
フロップ１１９４の出力が印加される。
はフリップフロップ１１８４によってモニターされる。
このフリップフロップのクロック入力ＣＫにはＳＭＣＬ
Ｋｂ信号が、リセット入力ＲにはＲＥＧＲＥＳｂ信号が
それぞれ印加され、このフリップフロップの出力はコン
パレーター７４の出力信号が未だ切り替わっていない、
即ち、コンパレーター７４の出力信号が例えば１．２５
Ｖｄｃ以下であって最大値の半分に達していないことを
示唆する。この信号はＯＲゲート１１７８の一方の入力
に印加される。他方の入力はＡＮＤゲート１１８０及び
１１８２の出力と接続している。これらのＡＮＤゲート
は特定の動作モードについてシフトレジスター１１７０
が最大利得値に達したことを示す。具体的には、ＡＮＤ
ゲート１１８０は電流モードと関連する。ＡＮＤゲート
１１８８の一方の入力にはＣＵＲＲＥＮＴｈ信号が印加
され、他方の入力には、電流モードの場合、アクチブ状
態で最大利得値を指示するシフトレジスター・フリップ
フロップ１１９４の出力が印加される。
【０６６１】同様に、ＡＮＤゲート１１８２の一方の入
力にはＶＯＬＴＡＧＥｈ信号が印加され、他方の入力に
は、電圧モードの場合、最大利得値を表わすシフトレジ
スター・フリップフロップ１１９６の出力が印加され
る。
力にはＶＯＬＴＡＧＥｈ信号が印加され、他方の入力に
は、電圧モードの場合、最大利得値を表わすシフトレジ
スター・フリップフロップ１１９６の出力が印加され
る。
【０６６２】ＡＮＤゲート１１８０，１１８２の出力が
フリップフロップ１１８４のＱ出力と共にＯＲゲート１
１７８の入力に印加されてＲＡＮＧＥｈ信号を発生させ
る。このＲＡＮＧＥｈ信号はコンパレーター７４の出力
信号ＣＯＭＰｂがすでに低レベルであるか、または利得
シフトレジスター１１７０が特定動作モードと関連の最
大利得値に達したことを示す。
フリップフロップ１１８４のＱ出力と共にＯＲゲート１
１７８の入力に印加されてＲＡＮＧＥｈ信号を発生させ
る。このＲＡＮＧＥｈ信号はコンパレーター７４の出力
信号ＣＯＭＰｂがすでに低レベルであるか、または利得
シフトレジスター１１７０が特定動作モードと関連の最
大利得値に達したことを示す。
【０６６３】ＴＩＭＯＵＴｈ−タイムアウト。この信号
は５マイクロセコンド遅延が終わるとアクチブ高とな
る。この信号はＮＡＮＤゲート８７０（図７５）から出
力される。
は５マイクロセコンド遅延が終わるとアクチブ高とな
る。この信号はＮＡＮＤゲート８７０（図７５）から出
力される。
【０６６４】ＳＯＣ３ｂ−変換スタート３。変換スター
ト・パルスが３クロック周期に亘ってアクチブ状態を続
けたのちアクチブ低となる。
ト・パルスが３クロック周期に亘ってアクチブ状態を続
けたのちアクチブ低となる。
【０６６５】ＡＮＡＥＯＣｈ−アナログ・エンド・オブ
・コンバーション。この信号はＡ／Ｄ７８が変換を終了
するとアクチブ高となる。この信号はインバーター１２
０８を介してＡＮＤゲート１１４０，１１６２に印加さ
れる。
・コンバーション。この信号はＡ／Ｄ７８が変換を終了
するとアクチブ高となる。この信号はインバーター１２
０８を介してＡＮＤゲート１１４０，１１６２に印加さ
れる。
【０６６６】ＲＥＳＥＴｈ−リセット。この信号はシス
テムがリセット状態にある間アクチブ高となって状態レ
ジスター・フリップフロップをリセットする。
テムがリセット状態にある間アクチブ高となって状態レ
ジスター・フリップフロップをリセットする。
【０６６７】ＳＴＡＤＣｈ−変換スタート。この信号は
ＡＭＵＸレジスターが書き込まれるとアクチブ高とな
る。この信号については後述する。
ＡＭＵＸレジスターが書き込まれるとアクチブ高とな
る。この信号については後述する。
【０６６８】オートレンジ出力 オートレンジ状態マシンの出力信号は下記の通り：ＧＲ
ＥＳｈ−利得シフトレジスター・リセット。この信号は
アクチブ高状態で利得形成用シフトレジスター１１７０
をリセットする。この信号は状態Ｓ１においてアクチブ
である。
ＥＳｈ−利得シフトレジスター・リセット。この信号は
アクチブ高状態で利得形成用シフトレジスター１１７０
をリセットする。この信号は状態Ｓ１においてアクチブ
である。
【０６６９】ＧＣＬＫｈ−利得シフトレジスター・クロ
ック。この信号はアクチブ高状態でシフトレジスターを
シフトさせ、状態Ｓ３においてアクチブである。
ック。この信号はアクチブ高状態でシフトレジスターを
シフトさせ、状態Ｓ３においてアクチブである。
【０６７０】ＴＩＭＲＥＱｈ−タイム・リクエスト。こ
の信号はアクチブ高状態で５マイクロセコンド遅延をリ
クエストする。この信号は状態Ｓ２においてアクチブで
ある。ＴＩＭＲＥＱｈ信号はＡＮＤゲート１２１０から
出力される。ＡＮＤゲート１２１０の入力に信号Ｒ０
ｂ，Ｒ１ｂ，Ｒ２ｂが印加され、オートレンジ状態マシ
ンが状態Ｓ２の時ＴＩＭＲＥＱｈ信号を発生させる。
の信号はアクチブ高状態で５マイクロセコンド遅延をリ
クエストする。この信号は状態Ｓ２においてアクチブで
ある。ＴＩＭＲＥＱｈ信号はＡＮＤゲート１２１０から
出力される。ＡＮＤゲート１２１０の入力に信号Ｒ０
ｂ，Ｒ１ｂ，Ｒ２ｂが印加され、オートレンジ状態マシ
ンが状態Ｓ２の時ＴＩＭＲＥＱｈ信号を発生させる。
【０６７１】ＡＲＢＳＹｈ−オートレンジ使用中。この
信号がアクチブ高なら変換動作が進行中である。この信
号はオートゼロ及びオートレンジ状態マシンを互いに連
動させる機能をも有する。ＡＲＢＳＹｈ信号はレジスタ
ー選択信号（ＡＶＳＦｈ，ＡＣＳＦｈ）を復号し、クロ
ック信号ＷＲＣＬＫｈを書き込むＮＡＮＤゲートの割り
込みを抑止することによってマイクロプロセッサー３０
が利得レジスターに書き込むのを抑止する機能をも有す
る。この信号は状態Ｓ１，Ｓ２，Ｓ３，Ｓ４，Ｓ５，Ｓ
６においてアクチブであり、ＮＡＮＤゲート１２１２の
反転出力から得られる。状態変数Ｒ０ｂ，Ｒ１ｂ，Ｒ２
ｂがＮＡＮＤゲート１２１２への入力に印加されて状態
Ｓ１，Ｓ２，Ｓ３，Ｓ４，Ｓ５，Ｓ６においてＡＲＢＳ
Ｙｈ信号を発生させる。
信号がアクチブ高なら変換動作が進行中である。この信
号はオートゼロ及びオートレンジ状態マシンを互いに連
動させる機能をも有する。ＡＲＢＳＹｈ信号はレジスタ
ー選択信号（ＡＶＳＦｈ，ＡＣＳＦｈ）を復号し、クロ
ック信号ＷＲＣＬＫｈを書き込むＮＡＮＤゲートの割り
込みを抑止することによってマイクロプロセッサー３０
が利得レジスターに書き込むのを抑止する機能をも有す
る。この信号は状態Ｓ１，Ｓ２，Ｓ３，Ｓ４，Ｓ５，Ｓ
６においてアクチブであり、ＮＡＮＤゲート１２１２の
反転出力から得られる。状態変数Ｒ０ｂ，Ｒ１ｂ，Ｒ２
ｂがＮＡＮＤゲート１２１２への入力に印加されて状態
Ｓ１，Ｓ２，Ｓ３，Ｓ４，Ｓ５，Ｓ６においてＡＲＢＳ
Ｙｈ信号を発生させる。
【０６７２】信号ＡＲＢＳＹｂはＡＳＣＦ及びＡＶＳＦ
レジスターに対する読み書き動作をコントロールするの
に使用される。即ち、ＡＲＢＳＹｂ信号はオートレンジ
状態マシンがアクチブならＡＳＣＦまたはＡＶＳＦレジ
スターに対するマイクロプロセッサー３０の読み書きを
抑止する。信号ＡＲＢＳＹｂはＮＡＮＤゲート１２１２
の非反転出力から得られる。このＮＡＮＤゲートの非反
転出力はＮＡＮＤゲート１２１４，１２１６の入力に印
加される。マイクロプロセッサー３０がアドレス＄００
２６をアドレス母線ＡＤＤＲ［５．．．０］に送出する
と発生するＡＶＳＦｈ信号がＮＡＮＤゲート１２１４及
びＡＮＤゲート１２１８に印加される。ＮＡＮＤゲート
１２１６及び１２２０の入力にはＡＣＳＦｈ信号が印加
される。このＡＣＳＦｈ信号はマイクロプロセッサー３
０がアドレス＄００２７をアドレス母線［５．．．０］
に送出すると発生する。ＮＡＮＤゲート１２１８，１２
２０の入力にはＲＤＣＬＫｈ信号が印加され、ＮＡＮＤ
ゲート１２１４，１２１６の入力にはＷＲＣＬＫｈ信号
が印加される。ＮＡＮＤゲート１２１４，１２１６の出
力はＡＶＳＦレジスターに対する読み書きの制御に使用
されるＶＲＲＤｂ及びＶＲＣＬＫｂ信号であり、ＮＡＮ
Ｄゲート１２１６，１２２０の出力はＡＣＦＳレジスタ
ーに対する読み書きの制御に使用されるＣＲＲＤｂ及び
ＣＲＣＬＫｂ信号である。
レジスターに対する読み書き動作をコントロールするの
に使用される。即ち、ＡＲＢＳＹｂ信号はオートレンジ
状態マシンがアクチブならＡＳＣＦまたはＡＶＳＦレジ
スターに対するマイクロプロセッサー３０の読み書きを
抑止する。信号ＡＲＢＳＹｂはＮＡＮＤゲート１２１２
の非反転出力から得られる。このＮＡＮＤゲートの非反
転出力はＮＡＮＤゲート１２１４，１２１６の入力に印
加される。マイクロプロセッサー３０がアドレス＄００
２６をアドレス母線ＡＤＤＲ［５．．．０］に送出する
と発生するＡＶＳＦｈ信号がＮＡＮＤゲート１２１４及
びＡＮＤゲート１２１８に印加される。ＮＡＮＤゲート
１２１６及び１２２０の入力にはＡＣＳＦｈ信号が印加
される。このＡＣＳＦｈ信号はマイクロプロセッサー３
０がアドレス＄００２７をアドレス母線［５．．．０］
に送出すると発生する。ＮＡＮＤゲート１２１８，１２
２０の入力にはＲＤＣＬＫｈ信号が印加され、ＮＡＮＤ
ゲート１２１４，１２１６の入力にはＷＲＣＬＫｈ信号
が印加される。ＮＡＮＤゲート１２１４，１２１６の出
力はＡＶＳＦレジスターに対する読み書きの制御に使用
されるＶＲＲＤｂ及びＶＲＣＬＫｂ信号であり、ＮＡＮ
Ｄゲート１２１６，１２２０の出力はＡＣＦＳレジスタ
ーに対する読み書きの制御に使用されるＣＲＲＤｂ及び
ＣＲＣＬＫｂ信号である。
【０６７３】ＥＯＣｈ−変換完了。この信号はアクチブ
高状態で状態レジスターのフリップフロップをセットし
て、変換プロセスが完了したことを指示する。また、こ
の信号はＳＴＡＤＣｈ信号を出力するフリップフロップ
１２４６（図６９）を払い、状態Ｓ６においてアクチブ
となる。この信号はＡＮＤゲート１２２２から出力され
る。信号Ｒ０ｂ，Ｒ１ｂ，Ｒ２ｂがこのＡＮＤゲート１
２２２の入力に印加されて、状態マシンが状態Ｓ６であ
るときにだけＥＯＣｈ信号を発生させる。
高状態で状態レジスターのフリップフロップをセットし
て、変換プロセスが完了したことを指示する。また、こ
の信号はＳＴＡＤＣｈ信号を出力するフリップフロップ
１２４６（図６９）を払い、状態Ｓ６においてアクチブ
となる。この信号はＡＮＤゲート１２２２から出力され
る。信号Ｒ０ｂ，Ｒ１ｂ，Ｒ２ｂがこのＡＮＤゲート１
２２２の入力に印加されて、状態マシンが状態Ｓ６であ
るときにだけＥＯＣｈ信号を発生させる。
【０６７４】ＡＮＡＳＯＣｈ−アナログ・スタート・オ
ブ・コンバーション。この信号はアクチブ高状態でＡ／
Ｄ変換を起動し、３クロック・サイクルに亘ってアクチ
ブである。この信号は状態Ｓ４においてアクチブであ
る。アナログ・スタート・オブ・コンバーション信号Ａ
ＮＡＳＯＣｈはフリップフロップ１２２４，１２２６，
１２２８、バッファ増幅器１２３０，１２３２，１２３
４、及びＡＮＤゲート１２３６を含み回路によって形成
される。この信号は３クロック・サイクルに亘ってアク
チブ高状態にあり、状態Ｓ４においてアクチブとなる。
オートレンジ状態マシンが状態Ｓ４にあることを表わす
信号がＡＮＤゲート１１５６から得られ、フリップフロ
ップ１２２４のＤ入力に印加される。状態マシン・クロ
ック信号ＳＭＣＬＫｈはフリップフロップ１２２４のク
ロック入力に印加される。フリップフロップ１１７０の
Ｑ出力はフリップフロップ１２２６のＤ入力に印加され
る。フリップフロップ１２２６のＱ出力はバッファ増幅
器１２３０の入力に印加される。バッファ増幅器１２３
０の出力はフリップフロップ１２２８のＤ入力に印加さ
れる。フリップフロップ１２２８のＱ出力はバッファ増
幅器１２３２に印加され、信号ＡＮＳＯＣｈを表わす。
ＡＮＤゲート１２３６はフリップフロップ１２２８がリ
セットされたのちのフリップフロップ１２２４，１２２
６のリセットを制御する。具体的には、ＲＥＧＲＥＳｂ
信号がＡＮＤゲート１２２６の一方の入力及びフリップ
フロップ１２２８のリセット入力に印加される。フリッ
プフロップ１２２８の反転Ｑ出力はＡＮＤゲート１２３
６の他方の入力に印加される。ＡＮＤゲート１１８０の
出力はフリップフロップ１２２４，１２２６のリセット
入力Ｒに印加される。
ブ・コンバーション。この信号はアクチブ高状態でＡ／
Ｄ変換を起動し、３クロック・サイクルに亘ってアクチ
ブである。この信号は状態Ｓ４においてアクチブであ
る。アナログ・スタート・オブ・コンバーション信号Ａ
ＮＡＳＯＣｈはフリップフロップ１２２４，１２２６，
１２２８、バッファ増幅器１２３０，１２３２，１２３
４、及びＡＮＤゲート１２３６を含み回路によって形成
される。この信号は３クロック・サイクルに亘ってアク
チブ高状態にあり、状態Ｓ４においてアクチブとなる。
オートレンジ状態マシンが状態Ｓ４にあることを表わす
信号がＡＮＤゲート１１５６から得られ、フリップフロ
ップ１２２４のＤ入力に印加される。状態マシン・クロ
ック信号ＳＭＣＬＫｈはフリップフロップ１２２４のク
ロック入力に印加される。フリップフロップ１１７０の
Ｑ出力はフリップフロップ１２２６のＤ入力に印加され
る。フリップフロップ１２２６のＱ出力はバッファ増幅
器１２３０の入力に印加される。バッファ増幅器１２３
０の出力はフリップフロップ１２２８のＤ入力に印加さ
れる。フリップフロップ１２２８のＱ出力はバッファ増
幅器１２３２に印加され、信号ＡＮＳＯＣｈを表わす。
ＡＮＤゲート１２３６はフリップフロップ１２２８がリ
セットされたのちのフリップフロップ１２２４，１２２
６のリセットを制御する。具体的には、ＲＥＧＲＥＳｂ
信号がＡＮＤゲート１２２６の一方の入力及びフリップ
フロップ１２２８のリセット入力に印加される。フリッ
プフロップ１２２８の反転Ｑ出力はＡＮＤゲート１２３
６の他方の入力に印加される。ＡＮＤゲート１１８０の
出力はフリップフロップ１２２４，１２２６のリセット
入力Ｒに印加される。
【０６７５】フリップフロップ１２２６，１２２８のク
ロック入力はマイクロプロセッサー割り込み信号ＩＮＴ
Ｅｈによって制御される。具体的には、アクチブ高状態
の割り込み信号ＩＮＴＥｈがインバーター１２３４の入
力に印加され、インバーター１２３４の出力がフリップ
フロップ１２２６，１２２８のクロック入力ＣＫに印加
される。
ロック入力はマイクロプロセッサー割り込み信号ＩＮＴ
Ｅｈによって制御される。具体的には、アクチブ高状態
の割り込み信号ＩＮＴＥｈがインバーター１２３４の入
力に印加され、インバーター１２３４の出力がフリップ
フロップ１２２６，１２２８のクロック入力ＣＫに印加
される。
【０６７６】オートレンジ状態マシンの動作 オートレンジ機能はソフトウェアがＡＭＵＸレジスター
に書き込むことによって起動される。具体的には、マイ
クロプロセッサー３０がレジスターＡＭＵＸに書き込む
とＳＴＡＤＣＨ信号（図６９）がアクチブ高となる。こ
の信号ＳＴＡＤＣＨはＡＮＤゲート１２３８から出力さ
れる。ＡＮＤゲート１２３８への一方の入力はテスト回
路であり、他方の入力はバッファ増幅器１２４０，１２
４２，１２４４；フリップフロップ１２４６，１２４
８，１２５０；ＮＡＮＤゲート１２５２及びＡＮＤゲー
ト１２５４，１２５６を含む回路と接続する。ＡＮＤゲ
ート１２５４の一方の入力にはＷＲＣＬＫｈ信号が印加
される。この信号はマイクロプロセッサー３０がレジス
ターの１つに書き込み中であることを示す。ＡＮＤゲー
ト１２５４の他方の入力にはＡＭＵＸ信号が印加され
る。このＡＭＵＸ信号はマイクロプロセッサー３０がア
ドレス＄００２１をＡＤＤＲ［５．．．０］母線に送出
することでＡＭＵＸレジスターに書き込んだことを表わ
す。ＡＮＤゲート１２５４の出力はＡＭＵＸレジスター
が書き込まれたことを示す変換開始信号ＢＥＧＣＯＮｈ
である。このＢＥＧＣＯＮｈ信号はＮＡＮＤゲート１２
５２の一方の入力に印加される。他方の入力はＴＥＳＴ
［４．．．０］母線と接続する。ＮＡＮＤゲート１２５
４の出力はＮＡＮＤゲート１２５２を介してフリップフ
ロップ１２５０のＤ入力に印加される。ＮＡＮＤゲート
１２５２への他方の入力はテスト回路と接続する。フリ
ップフロップ１２５０の出力はフリップフロップ１２４
８の入力に印加される。フリップフロップ１２５０のＲ
入力はＡＮＤゲート１２５６の出力と接続する。ＡＮＤ
ゲート１２５６は２入力ＡＮＤゲートであり、その一方
の入力にはインバーター増幅器５１６から出力されるＲ
ＥＳＥＴｂ信号が印加され、他方の入力にはインバータ
ー増幅器１２４４を介してＡＲＢＳＹｈ信号が印加され
る。オートレンジ状態マシンが使用中であればＡＮＤゲ
ート１２５６がフリップフロップ１２５０をリセットす
る。フリップフロップ１２５０のＱ出力はフリップフロ
ップ１２４８のＤ入力に印加され、フリップフロップ１
２４８の出力はバッファ増幅器１２４２の入力に印加さ
れ、バッファ増幅器１２４２の出力はフリップフロップ
１２４６の入力に印加される。フリップフロップ１２４
６，１２４８のクロック入力はインバーター５２７の出
力と接続し、インバーター５２７の入力にはＳＭＣＬＫ
ｂが印加される。フリップフロップ１２４６，１２４８
のリセット入力ＲはいずれもＲＥＳＥＴｂ信号によって
制御される。フリップフロップ１２４６の出力はバッフ
ァ増幅器１２４０の入力に印加され、バッファ増幅器１
２４０の出力はＡＮＤゲート１２３６の他方の入力に印
加されてＳＴＡＤＣｈ信号を発生させ、マイクロプロセ
ッサー３０がＡＭＵＸレジスターに書き込んだことを指
示する。
に書き込むことによって起動される。具体的には、マイ
クロプロセッサー３０がレジスターＡＭＵＸに書き込む
とＳＴＡＤＣＨ信号（図６９）がアクチブ高となる。こ
の信号ＳＴＡＤＣＨはＡＮＤゲート１２３８から出力さ
れる。ＡＮＤゲート１２３８への一方の入力はテスト回
路であり、他方の入力はバッファ増幅器１２４０，１２
４２，１２４４；フリップフロップ１２４６，１２４
８，１２５０；ＮＡＮＤゲート１２５２及びＡＮＤゲー
ト１２５４，１２５６を含む回路と接続する。ＡＮＤゲ
ート１２５４の一方の入力にはＷＲＣＬＫｈ信号が印加
される。この信号はマイクロプロセッサー３０がレジス
ターの１つに書き込み中であることを示す。ＡＮＤゲー
ト１２５４の他方の入力にはＡＭＵＸ信号が印加され
る。このＡＭＵＸ信号はマイクロプロセッサー３０がア
ドレス＄００２１をＡＤＤＲ［５．．．０］母線に送出
することでＡＭＵＸレジスターに書き込んだことを表わ
す。ＡＮＤゲート１２５４の出力はＡＭＵＸレジスター
が書き込まれたことを示す変換開始信号ＢＥＧＣＯＮｈ
である。このＢＥＧＣＯＮｈ信号はＮＡＮＤゲート１２
５２の一方の入力に印加される。他方の入力はＴＥＳＴ
［４．．．０］母線と接続する。ＮＡＮＤゲート１２５
４の出力はＮＡＮＤゲート１２５２を介してフリップフ
ロップ１２５０のＤ入力に印加される。ＮＡＮＤゲート
１２５２への他方の入力はテスト回路と接続する。フリ
ップフロップ１２５０の出力はフリップフロップ１２４
８の入力に印加される。フリップフロップ１２５０のＲ
入力はＡＮＤゲート１２５６の出力と接続する。ＡＮＤ
ゲート１２５６は２入力ＡＮＤゲートであり、その一方
の入力にはインバーター増幅器５１６から出力されるＲ
ＥＳＥＴｂ信号が印加され、他方の入力にはインバータ
ー増幅器１２４４を介してＡＲＢＳＹｈ信号が印加され
る。オートレンジ状態マシンが使用中であればＡＮＤゲ
ート１２５６がフリップフロップ１２５０をリセットす
る。フリップフロップ１２５０のＱ出力はフリップフロ
ップ１２４８のＤ入力に印加され、フリップフロップ１
２４８の出力はバッファ増幅器１２４２の入力に印加さ
れ、バッファ増幅器１２４２の出力はフリップフロップ
１２４６の入力に印加される。フリップフロップ１２４
６，１２４８のクロック入力はインバーター５２７の出
力と接続し、インバーター５２７の入力にはＳＭＣＬＫ
ｂが印加される。フリップフロップ１２４６，１２４８
のリセット入力ＲはいずれもＲＥＳＥＴｂ信号によって
制御される。フリップフロップ１２４６の出力はバッフ
ァ増幅器１２４０の入力に印加され、バッファ増幅器１
２４０の出力はＡＮＤゲート１２３６の他方の入力に印
加されてＳＴＡＤＣｈ信号を発生させ、マイクロプロセ
ッサー３０がＡＭＵＸレジスターに書き込んだことを指
示する。
【０６７７】ＡＭＵＸレジスターが書き込まれると、制
御回路はオートレンジ動作に続いてＡ／Ｄ変換を行なう
ようリクエストする。具体的には、オートレンジ状態マ
シンが以下に述べる機能を行なう。まず、シフトレジス
ター１１７０を初期設定する。シフトレジスター１１７
０の出力は増幅器利得をセットするＧＡＩＮ［４．．．
０］母線と接続する。シフトレジスター１１７０の初期
状態は変換のために電圧チャンネルが選択されたか電流
チャンネルが選択されたかによって異なる。電圧チャン
ネルが選択された場合、シフトレジスター１１７０の初
期値は２進００００１、電流チャンネルが選択された場
合は２進００００である。次に５マイクロセコンド遅延
を計時する。５マイクロセコンド遅延がタイムアウトす
るとＴＩＭＯＵＴｈ信号がアクチブ高状態となり、ここ
でコンパレーター７４の出力がチェックされる。もしコ
ンパレーター７４が切り替わったか、最大利得値に達し
たであれば、変換開始信号が発生する。さもなければ、
利得を増大させ、再び遅延を計時する。
御回路はオートレンジ動作に続いてＡ／Ｄ変換を行なう
ようリクエストする。具体的には、オートレンジ状態マ
シンが以下に述べる機能を行なう。まず、シフトレジス
ター１１７０を初期設定する。シフトレジスター１１７
０の出力は増幅器利得をセットするＧＡＩＮ［４．．．
０］母線と接続する。シフトレジスター１１７０の初期
状態は変換のために電圧チャンネルが選択されたか電流
チャンネルが選択されたかによって異なる。電圧チャン
ネルが選択された場合、シフトレジスター１１７０の初
期値は２進００００１、電流チャンネルが選択された場
合は２進００００である。次に５マイクロセコンド遅延
を計時する。５マイクロセコンド遅延がタイムアウトす
るとＴＩＭＯＵＴｈ信号がアクチブ高状態となり、ここ
でコンパレーター７４の出力がチェックされる。もしコ
ンパレーター７４が切り替わったか、最大利得値に達し
たであれば、変換開始信号が発生する。さもなければ、
利得を増大させ、再び遅延を計時する。
【０６７８】変換開始後、オートレンジ状態マシンが変
換完了信号ＡＮＡＥＯｈを待機し、マイクロプロセッサ
ー３０にプロセッサー割り込みを指令する。
換完了信号ＡＮＡＥＯｈを待機し、マイクロプロセッサ
ー３０にプロセッサー割り込みを指令する。
【０６７９】Ａ／Ｄ制御ロジック Ａ／Ｄコンバーター７８は８ビット逐次近似法Ａ／Ｄコ
ンバーターである。電圧増幅器８０及び電流増幅器９０
のためのレンジング回路はさらに４ビットのダイナミッ
クレンジを提供する。Ａ／Ｄコンバーター７８について
は、参考のためその内容を本願明細書に引用したＭｏｔ
ｏｒｏｌａ社刊（１９８７）“ＭＣ６８ＨＣ１１Ａ８
ＨＣＭＯＳ ＳＩＮＧＬＥ−ＣＨＩＰ ＭＩＣＲＯＣＯ
ＭＰＵＴＥＲ”の第７章に詳細が記載されている。
ンバーターである。電圧増幅器８０及び電流増幅器９０
のためのレンジング回路はさらに４ビットのダイナミッ
クレンジを提供する。Ａ／Ｄコンバーター７８について
は、参考のためその内容を本願明細書に引用したＭｏｔ
ｏｒｏｌａ社刊（１９８７）“ＭＣ６８ＨＣ１１Ａ８
ＨＣＭＯＳ ＳＩＮＧＬＥ−ＣＨＩＰ ＭＩＣＲＯＣＯ
ＭＰＵＴＥＲ”の第７章に詳細が記載されている。
【０６８０】アナログ制御ロジック アナログ制御ロジックの機能をフロックダイヤグラムを
図３に示した。図７９に示したブロックダイヤグラムと
共に図３を参照してアナログ制御ロジックを説明する。
図３に示した。図７９に示したブロックダイヤグラムと
共に図３を参照してアナログ制御ロジックを説明する。
【０６８１】これらの図は電圧増幅器８０及び電流増幅
器９０のゼロ化、電圧増幅器８０及び電流ミラー９２の
レンジングを行なう電流チャンネルＭＵＸｅｓ６６及び
電圧チャンネルＭＵＸ６８の制御ロジックを示す。さら
にまた、バンドギャップ・レキュレーター・サブシステ
ム１４００、分路レギュレーター１４０２及びサブシス
テム４７の電力モニター部を含むアナログ電源サブシス
テム４８をも示した。カッドコンパレーター・サブシス
テム５８（図８１）、バンドギャップ・レギュレーター
１４００、Ｂ＋コンパレーター・サブシステム５０、電
力モニター・サブシステム４７、電圧増幅器８０及び電
流増幅器９０のためのバイアス回路１４０４をも示し
た。マイクロプロセッサー３０による周囲温度読み取り
を可能にする温度モニター回路１４０６をも示した。
器９０のゼロ化、電圧増幅器８０及び電流ミラー９２の
レンジングを行なう電流チャンネルＭＵＸｅｓ６６及び
電圧チャンネルＭＵＸ６８の制御ロジックを示す。さら
にまた、バンドギャップ・レキュレーター・サブシステ
ム１４００、分路レギュレーター１４０２及びサブシス
テム４７の電力モニター部を含むアナログ電源サブシス
テム４８をも示した。カッドコンパレーター・サブシス
テム５８（図８１）、バンドギャップ・レギュレーター
１４００、Ｂ＋コンパレーター・サブシステム５０、電
力モニター・サブシステム４７、電圧増幅器８０及び電
流増幅器９０のためのバイアス回路１４０４をも示し
た。マイクロプロセッサー３０による周囲温度読み取り
を可能にする温度モニター回路１４０６をも示した。
【０６８２】ＭＵＸ制御 ＭＵＸｅｓ６６，６８を図８０に示した。入力チャンネ
ルＭＵＸ０，ＭＵＸ１，ＭＵＸ２，ＭＵＸ３は電圧入力
にも電流入力にも使用できる。入力チャンネルＭＵＸ
４，ＭＵＸ５，ＭＵＸ６，ＭＵＸ７は電圧入力としての
み使用できる。チャンネルＭＵＸ８は温度感知用であ
り、ＭＵＸ６６Ｋはアナログ・アースと接続する。具体
的には、入力チャンネルはＭＵＸｅｓ６６ａ−６６ｇに
よって構成されている。ＭＵＸｅｓ６６ａ−６６ｄは入
力チャンネルＭＵＸ１，ＭＵＸ２，ＭＵＸ３，ＭＵＸ４
と電流チャンネルＩＭＵＸの接続を可能にする。ＭＵＸ
ｅｓ６８ｅ−６８ｈは入力チャンネルとデジタル・アー
スＶＳＳの接続を可能にする。
ルＭＵＸ０，ＭＵＸ１，ＭＵＸ２，ＭＵＸ３は電圧入力
にも電流入力にも使用できる。入力チャンネルＭＵＸ
４，ＭＵＸ５，ＭＵＸ６，ＭＵＸ７は電圧入力としての
み使用できる。チャンネルＭＵＸ８は温度感知用であ
り、ＭＵＸ６６Ｋはアナログ・アースと接続する。具体
的には、入力チャンネルはＭＵＸｅｓ６６ａ−６６ｇに
よって構成されている。ＭＵＸｅｓ６６ａ−６６ｄは入
力チャンネルＭＵＸ１，ＭＵＸ２，ＭＵＸ３，ＭＵＸ４
と電流チャンネルＩＭＵＸの接続を可能にする。ＭＵＸ
ｅｓ６８ｅ−６８ｈは入力チャンネルとデジタル・アー
スＶＳＳの接続を可能にする。
【０６８３】チャンネルＭＵＸ０とＭＵＸ１、ＭＵＸ２
とＭＵＸ３、ＭＵＸ４とＭＵＸ５、ＭＵＸ６とＭＵＸ７
の間にそれぞれサンプリング／保持ＭＵＸ１０８，１１
０，１１２，１１４を挿入する。
とＭＵＸ３、ＭＵＸ４とＭＵＸ５、ＭＵＸ６とＭＵＸ７
の間にそれぞれサンプリング／保持ＭＵＸ１０８，１１
０，１１２，１１４を挿入する。
【０６８４】アナログ電源 アナログ給電ピンＡＶＤＤ，ＡＶＳＳはＩＣ１０のアナ
ログ部への給電に利用される。アナログ給電ピンＡＶＤ
Ｄは電源と接続されるように構成されている。ＩＣ１０
はＡＶＤＤピンの電圧を約５．０Ｖｄｃに調節するため
の内部分路レギュレーター（図８３）を含む。具体的に
は、アナログ電源は２．５Ｖｄｃ基準電源及び分路レギ
ュレーター・サブシステム１４０２から成る。２．５０
Ｖｄｃ基準電源は＋２．５０Ｖｄｃ基準電圧：ＶＲＥＦ
を発生させるための＋１．２５Ｖｄｃバンドギャップ・
レギュレーター基準回路１４０６（図８２）及びバッフ
ァ増幅器１４１２を含む。電圧を正確に＋２．５Ｖｄｃ
±０．５Ｖｄｃにトリミングできるように調整ピンＶＡ
ＤＪを設けた。基準電圧トリミングのため、抵抗器１４
１４，１４１６を含む２抵抗分圧器１４１０をＶＲＥＦ
及びＡＶＳＳピン間に挿入し、中点をＶＡＤＪと接続す
る。バッファ増幅器１４１２はソースフォロア出力を有
し、これにより複数のデバイスを並列させることが可能
になる。また、ＶＡＤＪピンをＶＲＥＦピンに接続する
ことによってＩＣ１０のレギュレーターを他に従属させ
ることができる。
ログ部への給電に利用される。アナログ給電ピンＡＶＤ
Ｄは電源と接続されるように構成されている。ＩＣ１０
はＡＶＤＤピンの電圧を約５．０Ｖｄｃに調節するため
の内部分路レギュレーター（図８３）を含む。具体的に
は、アナログ電源は２．５Ｖｄｃ基準電源及び分路レギ
ュレーター・サブシステム１４０２から成る。２．５０
Ｖｄｃ基準電源は＋２．５０Ｖｄｃ基準電圧：ＶＲＥＦ
を発生させるための＋１．２５Ｖｄｃバンドギャップ・
レギュレーター基準回路１４０６（図８２）及びバッフ
ァ増幅器１４１２を含む。電圧を正確に＋２．５Ｖｄｃ
±０．５Ｖｄｃにトリミングできるように調整ピンＶＡ
ＤＪを設けた。基準電圧トリミングのため、抵抗器１４
１４，１４１６を含む２抵抗分圧器１４１０をＶＲＥＦ
及びＡＶＳＳピン間に挿入し、中点をＶＡＤＪと接続す
る。バッファ増幅器１４１２はソースフォロア出力を有
し、これにより複数のデバイスを並列させることが可能
になる。また、ＶＡＤＪピンをＶＲＥＦピンに接続する
ことによってＩＣ１０のレギュレーターを他に従属させ
ることができる。
【０６８５】図８２にバンドギャップ・レギュレーター
・サブシステム１４０６を示した。バンドギャップ基準
回路は精密電圧基準回路である。一般に、バンドギャッ
プ基準回路は基準電圧として寄生トランジスターのベー
ス・エミッタ電圧を利用する。この寄生トランジスター
は正温度係数（＋ＴＣ）で電圧が発生する抵抗器と直列
に接続し、負温度係数（−ＴＣ）を有する。抵抗器中に
発生する電圧はバンドギャップ・レギュレーター基準回
路の内部回路から抵抗器に供給される所定の電流に対応
する。寄生トランジスターのベース・エミッタ電圧と直
列抵抗器電圧との温度係数差から温度係数がほぼ０に等
しい電圧基準信号が得られる。温度上昇に伴なって寄生
トランジスターのベース・エミッタ電圧が低下すると、
給電される直列抵抗器の電圧はほぼ比例的に増大して比
較的安定した基準電圧を出力する。次いで増幅器の非反
転入力に基準電圧が印加される。増幅器の反転入力は増
幅器出力の外部分割部分と接続する。増幅器の出力は温
度にはほとんど影響されない、基準電圧に比例する電圧
である。
・サブシステム１４０６を示した。バンドギャップ基準
回路は精密電圧基準回路である。一般に、バンドギャッ
プ基準回路は基準電圧として寄生トランジスターのベー
ス・エミッタ電圧を利用する。この寄生トランジスター
は正温度係数（＋ＴＣ）で電圧が発生する抵抗器と直列
に接続し、負温度係数（−ＴＣ）を有する。抵抗器中に
発生する電圧はバンドギャップ・レギュレーター基準回
路の内部回路から抵抗器に供給される所定の電流に対応
する。寄生トランジスターのベース・エミッタ電圧と直
列抵抗器電圧との温度係数差から温度係数がほぼ０に等
しい電圧基準信号が得られる。温度上昇に伴なって寄生
トランジスターのベース・エミッタ電圧が低下すると、
給電される直列抵抗器の電圧はほぼ比例的に増大して比
較的安定した基準電圧を出力する。次いで増幅器の非反
転入力に基準電圧が印加される。増幅器の反転入力は増
幅器出力の外部分割部分と接続する。増幅器の出力は温
度にはほとんど影響されない、基準電圧に比例する電圧
である。
【０６８６】これを具体的に説明すると、バンドギャッ
プ・レギュレーター基準回路１４０６の出力は公称１．
２５Ｖｄｃである。この出力電圧がバッファ・コンパレ
ーター１４１２及び外部抵抗器１４１４，１４１６によ
って倍加され、外部ピンＶＲＥＦに＋２．５Ｖｄｃ基準
電圧を発生させる。外部抵抗器１４１４，１４１６はバ
ッファ・コンパレーター１４１２の出力とアナログ・ア
ース・ピンＡＶＳＳの間に直列に挿入されている。両抵
抗器１４１４，１４１６の中間点がバッファ・コンパレ
ーター１４１２の反転入力と接続して基準電圧ＶＲＥＦ
の調節を可能にする。バンドギャップ・レギュレーター
回路はダイオード接続された寄生トランジスター１４２
６，１４２８、トランジスター１４１８、抵抗器１４２
０，１４２２，１４２４、及びコンパレーター１４４１
を含む。ＩＣ１０に初めて給電する際のコンディショニ
ングを行なうため始動回路１４３２を設けた。この始動
回路１４３２はトランジスター１４３４，１４３６，１
４３８を含む。始動時に、電圧は０レベルから最終的に
はバンドギャップ基準回路１４０６によって調整される
レベルにまで上昇し始める。初期段階ではどのデバイス
にも電流が存在せず、この状態で詳しくは後述するＰＢ
ＩＡＳ回路１４４０によってトランジスター１４３８が
バイアスされる。その結果、トランジスター１４３４が
ＯＮとなってダイオード接続されている寄生トランジス
ター１４２８に電流を供給すると、寄生トランジスター
１４２８に電圧が発生し、これがコンパレーター１４４
１の非反転入力に印加される。コンパレーター１４４の
出力に正信号が発生し、これがトランジスター１４１８
に印加されると、トランジスター１４１８が導通してト
ランジスター１４２６，１４２８に電流を発生させる。
その結果、バンドギャップ基準回路がダイオード接続ト
ランジスター１４２６，１４２８の電圧に基づく安定し
た調整点に近づく。これらの電圧が定常値に達すると、
トランジスター１４３６が導通、トランジスター１４３
４が遮断状態となり、電流はすべてトランジスター１４
１８によって供給されることになる。
プ・レギュレーター基準回路１４０６の出力は公称１．
２５Ｖｄｃである。この出力電圧がバッファ・コンパレ
ーター１４１２及び外部抵抗器１４１４，１４１６によ
って倍加され、外部ピンＶＲＥＦに＋２．５Ｖｄｃ基準
電圧を発生させる。外部抵抗器１４１４，１４１６はバ
ッファ・コンパレーター１４１２の出力とアナログ・ア
ース・ピンＡＶＳＳの間に直列に挿入されている。両抵
抗器１４１４，１４１６の中間点がバッファ・コンパレ
ーター１４１２の反転入力と接続して基準電圧ＶＲＥＦ
の調節を可能にする。バンドギャップ・レギュレーター
回路はダイオード接続された寄生トランジスター１４２
６，１４２８、トランジスター１４１８、抵抗器１４２
０，１４２２，１４２４、及びコンパレーター１４４１
を含む。ＩＣ１０に初めて給電する際のコンディショニ
ングを行なうため始動回路１４３２を設けた。この始動
回路１４３２はトランジスター１４３４，１４３６，１
４３８を含む。始動時に、電圧は０レベルから最終的に
はバンドギャップ基準回路１４０６によって調整される
レベルにまで上昇し始める。初期段階ではどのデバイス
にも電流が存在せず、この状態で詳しくは後述するＰＢ
ＩＡＳ回路１４４０によってトランジスター１４３８が
バイアスされる。その結果、トランジスター１４３４が
ＯＮとなってダイオード接続されている寄生トランジス
ター１４２８に電流を供給すると、寄生トランジスター
１４２８に電圧が発生し、これがコンパレーター１４４
１の非反転入力に印加される。コンパレーター１４４の
出力に正信号が発生し、これがトランジスター１４１８
に印加されると、トランジスター１４１８が導通してト
ランジスター１４２６，１４２８に電流を発生させる。
その結果、バンドギャップ基準回路がダイオード接続ト
ランジスター１４２６，１４２８の電圧に基づく安定し
た調整点に近づく。これらの電圧が定常値に達すると、
トランジスター１４３６が導通、トランジスター１４３
４が遮断状態となり、電流はすべてトランジスター１４
１８によって供給されることになる。
【０６８７】調整中、トランジスター１４２６，１４２
８のエミッタに供給される電流はほぼ等しい。抵抗器１
４２０，１４２４の抵抗値が等く、他の電圧降下に比較
して大きいからである。トランジスター１４２６，１４
２８のベース・エミッタ電圧はこれらのトランジスター
における電流密度に左右される。この電流密度は電流総
量をトランジスターの面積で除算した値である。トラン
ジスター１４２６，１４２８の電流密度は１１：１の比
率で異なるから、それぞれのベース・エミッタ電圧も異
なる。ベース・エミッタ電圧の差が抵抗器１４２２に現
われる。温度係数はデバイスの電圧と関数関係にあるか
ら、トランジスター１４２６，１４２８のベース・エミ
ッタ電圧が降下するにしたがってそれぞれの負温度係数
が増大する。トランジスター１４２６における電流密度
とトランジスター１４２８における電流密度の相対関係
から、抵抗器１４２２とトランジスター１４２６から成
る直列回路の電圧は正温度係数（＋ＴＣ）を持つことに
なり、この電圧はコンパレーター１４４１の反転入力に
印加される。負温度係数（−ＴＣ）を有するトランジス
ター１４２８のベース・エミッタ電圧はコンパレーター
１４４１の非反転入力に印加される。温度変化がトラン
ジスター１４２６，１４２８のベース・エミッタ・ジャ
ンクション電圧を変化させると、抵抗器１４２２の電圧
がこれに比例して変化し、その結果、コンパレーター１
４４１から比較的温度依存性の小さい信号が出力され
る。
８のエミッタに供給される電流はほぼ等しい。抵抗器１
４２０，１４２４の抵抗値が等く、他の電圧降下に比較
して大きいからである。トランジスター１４２６，１４
２８のベース・エミッタ電圧はこれらのトランジスター
における電流密度に左右される。この電流密度は電流総
量をトランジスターの面積で除算した値である。トラン
ジスター１４２６，１４２８の電流密度は１１：１の比
率で異なるから、それぞれのベース・エミッタ電圧も異
なる。ベース・エミッタ電圧の差が抵抗器１４２２に現
われる。温度係数はデバイスの電圧と関数関係にあるか
ら、トランジスター１４２６，１４２８のベース・エミ
ッタ電圧が降下するにしたがってそれぞれの負温度係数
が増大する。トランジスター１４２６における電流密度
とトランジスター１４２８における電流密度の相対関係
から、抵抗器１４２２とトランジスター１４２６から成
る直列回路の電圧は正温度係数（＋ＴＣ）を持つことに
なり、この電圧はコンパレーター１４４１の反転入力に
印加される。負温度係数（−ＴＣ）を有するトランジス
ター１４２８のベース・エミッタ電圧はコンパレーター
１４４１の非反転入力に印加される。温度変化がトラン
ジスター１４２６，１４２８のベース・エミッタ・ジャ
ンクション電圧を変化させると、抵抗器１４２２の電圧
がこれに比例して変化し、その結果、コンパレーター１
４４１から比較的温度依存性の小さい信号が出力され
る。
【０６８８】分路レギュレーター 分路レギュレーター１４００（図８３）はＶＲＥＦにお
ける基準電圧に基づいてＡＶＤＤピンから公称＋５．０
Ｖｄｃの電圧を出力する。分路レギュレーター１４００
は増幅器１４４３及び抵抗器１４４４，１４４６を含
む。具体的には、バッファ・コンパレーター１４１２か
らのＶＲＥＦが増幅器１４４３の非反転入力に印加され
る。ＡＶＤＤ母線は調整された５．０Ｖｄｃ給電線であ
り、増幅器１４４３の反転入力は抵抗器１４４４を介し
てＡＶＤＤ母線と接続する。増幅器１４４３の反転入力
は抵抗器１４４６を介してＡＶＳＳ母線とも接続する。
抵抗器１４４４，１４４６の抵抗値は等しいから、増幅
器１４４３の出力はＶＲＥＦの２倍となる。ＶＲＥＦは
公称２．５Ｖであるから、調整給電母線ＡＶＤＤは公称
５．０Ｖとなる。ＡＶＤＤとＡＶＳＳの間に分路素子と
してのトランジスター１４４７が挿入されており、分路
素子のゲートは増幅器１４４３の出力によって制御され
る。調整給電母線ＡＶＤＤのレベルがやや高くなりすぎ
ると、増幅器１４４３の負端子がＶＲＥＦよりもやや高
くなる。その結果、増幅器１４４３の出力が負となり、
分路トランジスター１４４７の導通状態がややまさり、
給電母線ＡＶＤＤから電流を引いて増幅器１４４３への
両入力がほぼ等しくなるまで電圧を降下させる。
ける基準電圧に基づいてＡＶＤＤピンから公称＋５．０
Ｖｄｃの電圧を出力する。分路レギュレーター１４００
は増幅器１４４３及び抵抗器１４４４，１４４６を含
む。具体的には、バッファ・コンパレーター１４１２か
らのＶＲＥＦが増幅器１４４３の非反転入力に印加され
る。ＡＶＤＤ母線は調整された５．０Ｖｄｃ給電線であ
り、増幅器１４４３の反転入力は抵抗器１４４４を介し
てＡＶＤＤ母線と接続する。増幅器１４４３の反転入力
は抵抗器１４４６を介してＡＶＳＳ母線とも接続する。
抵抗器１４４４，１４４６の抵抗値は等しいから、増幅
器１４４３の出力はＶＲＥＦの２倍となる。ＶＲＥＦは
公称２．５Ｖであるから、調整給電母線ＡＶＤＤは公称
５．０Ｖとなる。ＡＶＤＤとＡＶＳＳの間に分路素子と
してのトランジスター１４４７が挿入されており、分路
素子のゲートは増幅器１４４３の出力によって制御され
る。調整給電母線ＡＶＤＤのレベルがやや高くなりすぎ
ると、増幅器１４４３の負端子がＶＲＥＦよりもやや高
くなる。その結果、増幅器１４４３の出力が負となり、
分路トランジスター１４４７の導通状態がややまさり、
給電母線ＡＶＤＤから電流を引いて増幅器１４４３への
両入力がほぼ等しくなるまで電圧を降下させる。
【０６８９】トランジスター１４４８，１４５０，１４
５２を含む回路が始動回路の一部を構成する。始動中、
ＡＶＤＤからの電流が低下し過ぎるのを回避するため、
トランジスター１４４８，１４５０，１４５２が分路ト
ランジスターを遮断にする。
５２を含む回路が始動回路の一部を構成する。始動中、
ＡＶＤＤからの電流が低下し過ぎるのを回避するため、
トランジスター１４４８，１４５０，１４５２が分路ト
ランジスターを遮断にする。
【０６９０】本発明の重要な特徴のひとつはＩＣ１０が
電流駆動されるという事実にある。従って、自動車分野
で多く見られる電圧スパイクを回避できる。具体的に
は、ＩＣ１０は外部抵抗１４５３、及びＡＶＤＤ母線に
印加される外部電圧ＶＥＸＴから発生する入力電流によ
って駆動される。
電流駆動されるという事実にある。従って、自動車分野
で多く見られる電圧スパイクを回避できる。具体的に
は、ＩＣ１０は外部抵抗１４５３、及びＡＶＤＤ母線に
印加される外部電圧ＶＥＸＴから発生する入力電流によ
って駆動される。
【０６９１】電力モニター・サブシステム トランジスター１４５４，１４５６，１４５８，１４６
０、及びコンパレーター１４６２から成る回路（図８
３）がパワーオンリセット及び＋５．０Ｖｄｃロス機能
を行なう。パワーオンリセットとは外部制御ピンＲＥＳ
Ｎを払うことによってリセットを解除してから８１２８
発振器サイクル＋１ｍｓの遅延を意味する。
０、及びコンパレーター１４６２から成る回路（図８
３）がパワーオンリセット及び＋５．０Ｖｄｃロス機能
を行なう。パワーオンリセットとは外部制御ピンＲＥＳ
Ｎを払うことによってリセットを解除してから８１２８
発振器サイクル＋１ｍｓの遅延を意味する。
【０６９２】直列トランジスター１４５４，１４５６，
１４５８，１４６０が分圧回路を形成し、トランジスタ
ー１４５４のドレンがコンパレーター１４６２の非反転
入力に印加され、増幅器１４４３の出力がコンパレータ
ー１４６２の反転入力に印加される。コンパレーター１
４６２の出力は信号ＳＨＵＮＴであり、電力モニター機
能のためこの信号がマイクロプロセッサー３０のＲＥＳ
Ｎピンに印加され、電圧不足が検出されると同時にマイ
クロプロセッサー３０がリセットされる。
１４５８，１４６０が分圧回路を形成し、トランジスタ
ー１４５４のドレンがコンパレーター１４６２の非反転
入力に印加され、増幅器１４４３の出力がコンパレータ
ー１４６２の反転入力に印加される。コンパレーター１
４６２の出力は信号ＳＨＵＮＴであり、電力モニター機
能のためこの信号がマイクロプロセッサー３０のＲＥＳ
Ｎピンに印加され、電圧不足が検出されると同時にマイ
クロプロセッサー３０がリセットされる。
【０６９３】コンパレーター１４６２は分路トランジス
ター１４４７の導通状態またはゲート電圧をモニターす
る。増幅器１４４２の出力がトランジスター１４５４の
ドレンにおける分圧よりも正方向の電圧となり、このこ
とによって分路トランジスター１４４７が遮断状態にあ
ると判明すると、コンパレーター１４６２の出力信号が
負となり、ＡＶＤＤ母線を５．０Ｖに維持するには電流
不足であることを示唆する。
ター１４４７の導通状態またはゲート電圧をモニターす
る。増幅器１４４２の出力がトランジスター１４５４の
ドレンにおける分圧よりも正方向の電圧となり、このこ
とによって分路トランジスター１４４７が遮断状態にあ
ると判明すると、コンパレーター１４６２の出力信号が
負となり、ＡＶＤＤ母線を５．０Ｖに維持するには電流
不足であることを示唆する。
【０６９４】Ｂ＋コンパレーター・サブシステム５０ Ｂ＋コンパレーター・サブシステム（図８３Ａ）は給電
用のサブシステムであり、抵抗器１４６２，１４６４、
コンパレーター１４６６及びトランジスター１４６８を
含む。ＶＲＥＦがコンパレーター１４６６の反転入力に
印加されて＋２．５Ｖｄｃ基準電圧を発生させる。コン
パレーター１４６６の出力は外部ピンＢＤＲＩＶＥであ
る。コンパレーター１４６６への入力は外部ピンＢＳＥ
ＮＳＥを介して同じコンパレーター１４６６の非反転端
子と接続する。抵抗器１４６４及びトランジスター１４
６８はすべてのコンパレーターに適用されるビステリシ
ス・マスク・オプションの一例である。抵抗器１４６４
とトランジスター１４６８が直列に接続してコンパレー
ター１４６６の出力を反転端子にフィードバックする。
用のサブシステムであり、抵抗器１４６２，１４６４、
コンパレーター１４６６及びトランジスター１４６８を
含む。ＶＲＥＦがコンパレーター１４６６の反転入力に
印加されて＋２．５Ｖｄｃ基準電圧を発生させる。コン
パレーター１４６６の出力は外部ピンＢＤＲＩＶＥであ
る。コンパレーター１４６６への入力は外部ピンＢＳＥ
ＮＳＥを介して同じコンパレーター１４６６の非反転端
子と接続する。抵抗器１４６４及びトランジスター１４
６８はすべてのコンパレーターに適用されるビステリシ
ス・マスク・オプションの一例である。抵抗器１４６４
とトランジスター１４６８が直列に接続してコンパレー
ター１４６６の出力を反転端子にフィードバックする。
【０６９５】図８３５Ｂ及び８３ＣはＩＣ１０のための
給電力発生と給電力調整をそれぞれ示した。図８３Ｂは
コンディショニング回路１９を示す。
給電力発生と給電力調整をそれぞれ示した。図８３Ｂは
コンディショニング回路１９を示す。
【０６９６】まず図８３Ｂに関連して説明すると、ＩＣ
１０は変流器（ＣＴ）１４，１６，１８を介して回路遮
断器１２（図３９）の状態をモニターする。これらのＣ
Ｔとしては、遮断器１２のＡ，Ｂ及びＣ位相導体の周り
に２次巻線を配したドーナツ形ＣＴを使用すればよい。
ローディング状態においてＣＴ´ｓからの出力は１００
ミリアンペア（ｍＡ）程度となる可能性がある。この出
力電流をＩＣ１０に適したレベル、例えば、２０マイク
ロアンペアにまで低下させるため、信号コンディショニ
ング回路１９を設けた。このコンディショニング回路と
しては種々のタイプのものを利用でき、図８３Ｂに示し
たのは一例に過ぎない。
１０は変流器（ＣＴ）１４，１６，１８を介して回路遮
断器１２（図３９）の状態をモニターする。これらのＣ
Ｔとしては、遮断器１２のＡ，Ｂ及びＣ位相導体の周り
に２次巻線を配したドーナツ形ＣＴを使用すればよい。
ローディング状態においてＣＴ´ｓからの出力は１００
ミリアンペア（ｍＡ）程度となる可能性がある。この出
力電流をＩＣ１０に適したレベル、例えば、２０マイク
ロアンペアにまで低下させるため、信号コンディショニ
ング回路１９を設けた。このコンディショニング回路と
しては種々のタイプのものを利用でき、図８３Ｂに示し
たのは一例に過ぎない。
【０６９７】ＣＴ１４，１６，１８をダイオード・ブリ
ッジ１４６７に接続する態様は多様であり、例えばＣＴ
１４，１６，１８を出力端子１４６４，１４７１と直列
に接続してもよく、或いは単一のＣＴ、例えば、Ｂ位相
ＣＴ１６をブリッジ１４６７と接続するかすべてのＣＴ
を並列にしてもよい。
ッジ１４６７に接続する態様は多様であり、例えばＣＴ
１４，１６，１８を出力端子１４６４，１４７１と直列
に接続してもよく、或いは単一のＣＴ、例えば、Ｂ位相
ＣＴ１６をブリッジ１４６７と接続するかすべてのＣＴ
を並列にしてもよい。
【０６９８】コンディショニング回路１９は１対の交流
端子１４６９，１４７１及び１対の直流端子１４７３，
１４７５を画定する全波ダイオード・ブリッジ１４６７
を含み、１４７３は正端子、１４７５は負端子である。
コンディショニング回路１９は抵抗器１４７７，１４７
９をも含む。抵抗器１４７７，１４７９の値は例えばそ
れぞれ１０オーム及び５０キロオームである。
端子１４６９，１４７１及び１対の直流端子１４７３，
１４７５を画定する全波ダイオード・ブリッジ１４６７
を含み、１４７３は正端子、１４７５は負端子である。
コンディショニング回路１９は抵抗器１４７７，１４７
９をも含む。抵抗器１４７７，１４７９の値は例えばそ
れぞれ１０オーム及び５０キロオームである。
【０６９９】抵抗器１４７７はブリッジ１４６７の負端
子１４７５とアースの間に挿入される。抵抗器１４７９
の一方の側も負端子１４７５と接続する。他方の側はＭ
ＵＸ入力−ＭＵＸ０，ＭＵＸ１，ＭＵＸ２，ＭＵＸ３の
いずれか１つと接続する。
子１４７５とアースの間に挿入される。抵抗器１４７９
の一方の側も負端子１４７５と接続する。他方の側はＭ
ＵＸ入力−ＭＵＸ０，ＭＵＸ１，ＭＵＸ２，ＭＵＸ３の
いずれか１つと接続する。
【０７００】動作について説明すると、変流器１４，１
６，１８からの電流が抵抗器１４７７を通ってアースか
らブリッジ１４６９の負端子１４７５へ流れて抵抗器１
４７７に負電圧を発生させる。もし抵抗器１４７７の値
が例えば１０オームなら、ＣＴ電流が約１０ｍＡとして
抵抗器１４７７に−１．０Ｖが発生する。その結果、抵
抗器１４７９において−１．０Ｖの降下が現われる。も
し抵抗器１４７９の値が例えば５０キロオームなら、後
述するようにＩＣ１０の一方の電流入力６２（例えば、
ＭＵＸ０，ＭＵＸ１，ＭＵＸ２またはＭＵＸ３）に２０
マイクロアンペアの電流が供給される。
６，１８からの電流が抵抗器１４７７を通ってアースか
らブリッジ１４６９の負端子１４７５へ流れて抵抗器１
４７７に負電圧を発生させる。もし抵抗器１４７７の値
が例えば１０オームなら、ＣＴ電流が約１０ｍＡとして
抵抗器１４７７に−１．０Ｖが発生する。その結果、抵
抗器１４７９において−１．０Ｖの降下が現われる。も
し抵抗器１４７９の値が例えば５０キロオームなら、後
述するようにＩＣ１０の一方の電流入力６２（例えば、
ＭＵＸ０，ＭＵＸ１，ＭＵＸ２またはＭＵＸ３）に２０
マイクロアンペアの電流が供給される。
【０７０１】Ｂ＋コンパレーター・システム５０（図８
３Ａ）と共に、図８３Ｂの破線ボックス１４８１内に示
す回路が給電に利用される。具体的には、給電回路１４
８１はブリッジ１４６９の正端子１４７３とアースの間
に挿入されたトランジスター１４８３を含み、トランジ
スター１４８３のゲート端子はＢＤＲＩＶＥ（図８３
Ａ）と接続している。ダイオード１４８５の陰極は端子
Ｂ＋（図８３Ｂ）と接続する。Ｂ＋端子とアースの間に
給電コンデンサー１４８７が挿入されている。Ｂ＋端子
とアースの間には１対の直列抵抗器１４８９，１４９１
も挿入され、抵抗器１４８９，１４９１はジャンクショ
ンＢＳＥＮＳＥにおいて互いに接続している。
３Ａ）と共に、図８３Ｂの破線ボックス１４８１内に示
す回路が給電に利用される。具体的には、給電回路１４
８１はブリッジ１４６９の正端子１４７３とアースの間
に挿入されたトランジスター１４８３を含み、トランジ
スター１４８３のゲート端子はＢＤＲＩＶＥ（図８３
Ａ）と接続している。ダイオード１４８５の陰極は端子
Ｂ＋（図８３Ｂ）と接続する。Ｂ＋端子とアースの間に
給電コンデンサー１４８７が挿入されている。Ｂ＋端子
とアースの間には１対の直列抵抗器１４８９，１４９１
も挿入され、抵抗器１４８９，１４９１はジャンクショ
ンＢＳＥＮＳＥにおいて互いに接続している。
【０７０２】動作について説明すると、コンパレーター
１４６６（図８３Ａ）はジャンクションＢＳＥＮＳＥに
おける電圧をモニターし、Ｂ＋ジャンクションにおける
電圧部分、例えば２．５ＶをＶＲＥＦ端子電圧と比較す
る。ＢＳＥＮＳＥ電圧がＶＲＥＦ電圧よりも高ければ、
コンパレーター１４６６の出力が高レベルとなり、トラ
ンジスター１４８３を導通させることによって過剰電流
をアースへ分流させる。ＢＳＥＮＳＥジャンクション電
圧がＶＲＥＦ以下に降下すると、コンパレーター出力が
低下してトランジスター１４８３を不導通にし、その結
果、コンデンサー１４８７が所要の値、例えば、３０Ｖ
まで充電される。
１４６６（図８３Ａ）はジャンクションＢＳＥＮＳＥに
おける電圧をモニターし、Ｂ＋ジャンクションにおける
電圧部分、例えば２．５ＶをＶＲＥＦ端子電圧と比較す
る。ＢＳＥＮＳＥ電圧がＶＲＥＦ電圧よりも高ければ、
コンパレーター１４６６の出力が高レベルとなり、トラ
ンジスター１４８３を導通させることによって過剰電流
をアースへ分流させる。ＢＳＥＮＳＥジャンクション電
圧がＶＲＥＦ以下に降下すると、コンパレーター出力が
低下してトランジスター１４８３を不導通にし、その結
果、コンデンサー１４８７が所要の値、例えば、３０Ｖ
まで充電される。
【０７０３】図８３ＣはＶＤＤ及びＡＶＤＤピンにおけ
る電圧を調整する回路の一例を示すが、この回路は本発
明の範囲外である。
る電圧を調整する回路の一例を示すが、この回路は本発
明の範囲外である。
【０７０４】演算増幅器オフセット修正用のバイアス回
路 コンパレーター１４１２，１４４０（図８２）及び１４
４２（図８３）に対するバイアス信号ＰＢＩＡＳを図４
６に示した。また、カッドコンパレーター２００，２０
２，２０４，２０６（図８１）、Ｂ＋コンパレーター１
４６６（図８３）、電力モニター・コンパレーター１４
６２（図８３）、電圧増幅器８０（図８７）及び電流増
幅器（図８８）に対するバイアス信号ＰＢＩＡＳ及びＮ
ＢＩＡＳを図８５に示した。ＰＢＩＡＳ及びＮＢＩＡＳ
信号は基準電圧であり、これが印加される特定の演算増
幅器の作用電流をセットするのに利用される。電圧増幅
器８０及び電流増幅器９０に対するオートゼロ回路と共
に上記バイアス回路を参照符号ＩＯＵＴで図９０に示し
た。
路 コンパレーター１４１２，１４４０（図８２）及び１４
４２（図８３）に対するバイアス信号ＰＢＩＡＳを図４
６に示した。また、カッドコンパレーター２００，２０
２，２０４，２０６（図８１）、Ｂ＋コンパレーター１
４６６（図８３）、電力モニター・コンパレーター１４
６２（図８３）、電圧増幅器８０（図８７）及び電流増
幅器（図８８）に対するバイアス信号ＰＢＩＡＳ及びＮ
ＢＩＡＳを図８５に示した。ＰＢＩＡＳ及びＮＢＩＡＳ
信号は基準電圧であり、これが印加される特定の演算増
幅器の作用電流をセットするのに利用される。電圧増幅
器８０及び電流増幅器９０に対するオートゼロ回路と共
に上記バイアス回路を参照符号ＩＯＵＴで図９０に示し
た。
【０７０５】図９４ではＰＢＩＡＳ回路を機能ブロック
１４４０で示した。ＰＢＩＡＳ回路１４４０はＡＶＤＤ
とＡＶＳＳの間に直列に挿入されて分圧器を形成するト
ランジスター１４７０及び抵抗器１４９３を含む。この
分圧器はトランジスター１４７０のゲート・ソース電圧
ＰＢＩＡＳを発生させる。
１４４０で示した。ＰＢＩＡＳ回路１４４０はＡＶＤＤ
とＡＶＳＳの間に直列に挿入されて分圧器を形成するト
ランジスター１４７０及び抵抗器１４９３を含む。この
分圧器はトランジスター１４７０のゲート・ソース電圧
ＰＢＩＡＳを発生させる。
【０７０６】図９５に示す回路は、カッドコンパレータ
ー２００，２０２，２０４（図８１）、電圧増幅器８０
及び電流増幅器９０に対する信号ＰＢＩＡＳ及びＮＢＩ
ＡＳを発生させるのに使用される。この回路は、専用の
バンドギャップ・レギュレーター基準回路を含み、この
基準回路はダイオード接続された寄生トランジスター１
４７２，１４７４、抵抗器１４７６，１４７８、コンパ
レーター１４８０、及びコンデンサー１４８２，１４８
４を含む。これらの信号は回路がバンドギャップ基準回
路を含むから温度に影響されないということを表わすた
め、参照符号ＰＢＩＡＳ／Ｉ及びＮＢＩＡＳ／Ｉで示し
た。回路のバイアス時間を制御するためにコンデンサー
１４８２，１４８４を補足的に使用することを除けば、
前記バンドギャップ基準回路は先に述べたバンドギャッ
プ基準回路１４０６と同様に作用する。コンパレーター
１４８０の出力は電流ミラーを形成するトランジスター
１４８６，１４８８，１４９０のゲートに印加される。
電流ミラー１４８６，１４８８は回路のバンドギャップ
・レギュレーター部への給電に使用される。電流ミラー
１４９０の出力はＮＢＩＡＳ／Ｉ信号である。電流ミラ
ー１４９０はトランジスター１４９２，１４９４を導通
させ、その結果、ＰＢＩＡＳ／Ｉ基準電圧であるトラン
ジスター１４９６のゲート・ソース電圧が発生する。ト
ランジスター１４９８，１５００，１５０２は回路のバ
ンドギャップ・レギュレーター部の始動回路を形成す
る。
ー２００，２０２，２０４（図８１）、電圧増幅器８０
及び電流増幅器９０に対する信号ＰＢＩＡＳ及びＮＢＩ
ＡＳを発生させるのに使用される。この回路は、専用の
バンドギャップ・レギュレーター基準回路を含み、この
基準回路はダイオード接続された寄生トランジスター１
４７２，１４７４、抵抗器１４７６，１４７８、コンパ
レーター１４８０、及びコンデンサー１４８２，１４８
４を含む。これらの信号は回路がバンドギャップ基準回
路を含むから温度に影響されないということを表わすた
め、参照符号ＰＢＩＡＳ／Ｉ及びＮＢＩＡＳ／Ｉで示し
た。回路のバイアス時間を制御するためにコンデンサー
１４８２，１４８４を補足的に使用することを除けば、
前記バンドギャップ基準回路は先に述べたバンドギャッ
プ基準回路１４０６と同様に作用する。コンパレーター
１４８０の出力は電流ミラーを形成するトランジスター
１４８６，１４８８，１４９０のゲートに印加される。
電流ミラー１４８６，１４８８は回路のバンドギャップ
・レギュレーター部への給電に使用される。電流ミラー
１４９０の出力はＮＢＩＡＳ／Ｉ信号である。電流ミラ
ー１４９０はトランジスター１４９２，１４９４を導通
させ、その結果、ＰＢＩＡＳ／Ｉ基準電圧であるトラン
ジスター１４９６のゲート・ソース電圧が発生する。ト
ランジスター１４９８，１５００，１５０２は回路のバ
ンドギャップ・レギュレーター部の始動回路を形成す
る。
【０７０７】温度感知 図８６に示す回路はマイクロプロセッサー３０がＩＣ１
０の周囲温度を感知することを可能にする。この回路は
トランジスター１５０４及びダイオード接続された寄生
トランジスター１５０６を含む。寄生トランジスターの
電圧はすでに述べたように温度依存性である。温度依存
性に基づく信号ＴＥＭＰがＭＵＸ６６ｊに印加され、デ
ジタル値に変換され、マイクロプロセッサー３０によっ
て読み取られる。
０の周囲温度を感知することを可能にする。この回路は
トランジスター１５０４及びダイオード接続された寄生
トランジスター１５０６を含む。寄生トランジスターの
電圧はすでに述べたように温度依存性である。温度依存
性に基づく信号ＴＥＭＰがＭＵＸ６６ｊに印加され、デ
ジタル値に変換され、マイクロプロセッサー３０によっ
て読み取られる。
【０７０８】電圧増幅器レンジング 電圧増幅器８０及びレンジング回路を図９７に示した。
この回路は電圧増幅器８０、利得回路８４及び複数のＭ
ＵＸ８６を含み、少なくとも半スケールのＡ／Ｄ変換用
電圧信号を出力する。電圧レンジングを自動または手動
制御することにより、電圧増幅器８０の非反転入力に印
加去れる入力電圧信号ＶＭＵＸの利得１，２，４，８ま
たは１６を設定することができる。利得回路は抵抗器８
４ａ−８４ｈ及びＭＵＸ８６ａ−８６ｆを含む。利得回
路はＶＧＡＩＮ［４．．．０］母線及び利得信号ＶＧＡ
ＩＮ３２ｈによって制御される。抵抗器８４ｉ及び１５
１２がテスト回路を形成する。
この回路は電圧増幅器８０、利得回路８４及び複数のＭ
ＵＸ８６を含み、少なくとも半スケールのＡ／Ｄ変換用
電圧信号を出力する。電圧レンジングを自動または手動
制御することにより、電圧増幅器８０の非反転入力に印
加去れる入力電圧信号ＶＭＵＸの利得１，２，４，８ま
たは１６を設定することができる。利得回路は抵抗器８
４ａ−８４ｈ及びＭＵＸ８６ａ−８６ｆを含む。利得回
路はＶＧＡＩＮ［４．．．０］母線及び利得信号ＶＧＡ
ＩＮ３２ｈによって制御される。抵抗器８４ｉ及び１５
１２がテスト回路を形成する。
【０７０９】もし利得が１ならば、電圧信号はＭＵＸ８
８ａによってＡ／Ｄコンバーター７８に直接印加され
る。この状態ではＭＵＸ８６ｅ，８６ｂが電圧増幅器８
０をＡ／Ｄコンバーター７８から遮断しており、信号は
ＭＵＸ８８ａによってＡ／Ｄ７８に直接印加される。レ
ンジング中はＭＵＸ８６ａ−８６ｆが利得回路８４を電
圧増幅器８０の反転端子に接続している。利得が１以外
ならば、ＭＵＸ８８ｂが電圧増幅器８０の出力をＡ／Ｄ
７８に接続する。ＭＵＸ８８ａ，８８ｂがＡＶＳＦレジ
スターによって選択される。
８ａによってＡ／Ｄコンバーター７８に直接印加され
る。この状態ではＭＵＸ８６ｅ，８６ｂが電圧増幅器８
０をＡ／Ｄコンバーター７８から遮断しており、信号は
ＭＵＸ８８ａによってＡ／Ｄ７８に直接印加される。レ
ンジング中はＭＵＸ８６ａ−８６ｆが利得回路８４を電
圧増幅器８０の反転端子に接続している。利得が１以外
ならば、ＭＵＸ８８ｂが電圧増幅器８０の出力をＡ／Ｄ
７８に接続する。ＭＵＸ８８ａ，８８ｂがＡＶＳＦレジ
スターによって選択される。
【０７１０】コンパレーター７４はオートレンジング用
であり、ＶＲＥＦとＡＶＳＳの間に挿入された１対の直
列抵抗器１５０８，１５１０からの固定電圧、例えば＋
１．２５Ｖｄｃを基準とする。両抵抗器１５０８，１５
１０の中間点はコンパレーター７４の非反転端子と接続
する。コンパレーター７４の出力はＣＡＭＰＨ信号であ
り、フリップフロップ１１８４（図７８）によってモニ
ターされ、上記オートレンジ・ロジックの一部を形成す
る。ＭＵＸ８６ｆはオートゼロ用である。このＭＵＸ８
６ｆは電圧増幅器８０の反転及び非反転端子を短絡させ
ることによってオフセット値を求める。この状態で電圧
増幅器８０のオフセット値がフリップフロップ８８８
（図７６）にロードされる。ＭＵＸ８６ｆはバッファ増
幅器７５６（図７３）から出力されるＶＮＵＬＬ信号に
よって制御される。
であり、ＶＲＥＦとＡＶＳＳの間に挿入された１対の直
列抵抗器１５０８，１５１０からの固定電圧、例えば＋
１．２５Ｖｄｃを基準とする。両抵抗器１５０８，１５
１０の中間点はコンパレーター７４の非反転端子と接続
する。コンパレーター７４の出力はＣＡＭＰＨ信号であ
り、フリップフロップ１１８４（図７８）によってモニ
ターされ、上記オートレンジ・ロジックの一部を形成す
る。ＭＵＸ８６ｆはオートゼロ用である。このＭＵＸ８
６ｆは電圧増幅器８０の反転及び非反転端子を短絡させ
ることによってオフセット値を求める。この状態で電圧
増幅器８０のオフセット値がフリップフロップ８８８
（図７６）にロードされる。ＭＵＸ８６ｆはバッファ増
幅器７５６（図７３）から出力されるＶＮＵＬＬ信号に
よって制御される。
【０７１１】電流増幅器のレンジング 電流増幅器９０のレンジングはすでに述べた通り電流ミ
ラー９２（図８８）によって行われる。電流チャンネル
ＩＭＵＸ（図８０）に電流が供給される。このチャンネ
ルＩＭＵＸは電流ミラー９２及び電流増幅器９０の反転
入力と接続している。増幅器９０の非反転入力はアナロ
グ・アースと接続して電流チャンネルＭＵＸ０，ＭＵＸ
１，ＭＵＸ２，ＭＵＸ３を見掛けアースに維持する。例
えば（図示しないが）外部抵抗器をＭＵＸ０ピンと負電
源の間に挿入することにより、レンジングすべき負電流
（例えばＭＸＯピンからの電流）を発生させる。これに
より、レンジされた電流がＭＵＸ０，ＭＵＸ１，ＭＵＸ
２，またはＭＵＸ３ピンから流出する。これらのピンは
見掛けアースに維持されているからでる。
ラー９２（図８８）によって行われる。電流チャンネル
ＩＭＵＸ（図８０）に電流が供給される。このチャンネ
ルＩＭＵＸは電流ミラー９２及び電流増幅器９０の反転
入力と接続している。増幅器９０の非反転入力はアナロ
グ・アースと接続して電流チャンネルＭＵＸ０，ＭＵＸ
１，ＭＵＸ２，ＭＵＸ３を見掛けアースに維持する。例
えば（図示しないが）外部抵抗器をＭＵＸ０ピンと負電
源の間に挿入することにより、レンジングすべき負電流
（例えばＭＸＯピンからの電流）を発生させる。これに
より、レンジされた電流がＭＵＸ０，ＭＵＸ１，ＭＵＸ
２，またはＭＵＸ３ピンから流出する。これらのピンは
見掛けアースに維持されているからでる。
【０７１２】ＭＵＸ９６ａ，９６ｂは電流ミラー９２か
らの出力信号ＩＯＵＴ／Ｉを出力ピンＭＸＯまたはアナ
ログ・アース母線ＡＶＳＳと接続する。具体的には、Ｍ
ＵＸ９６ａは電流ミラー９２の出力信号ＩＯＵＴ／Ｉを
ＮＡＮＤゲート７５９（図７３）から出力される信号Ｉ
ＯＵＴＯＮｈの制御下にＭＸＯピンと接続する。信号Ｉ
ＯＵＴＯＮｈは積分器がリセット・モードではないこと
を示唆する。ＩＮＴＲＥＳｈ信号及びテスト信号がＮＡ
ＮＤゲート７５９に印加される。ＭＵＸ９６ｂは電流ミ
ラー９２の出力信号ＩＯＵＴ／Ｉをバッファ７５７から
出力される信号ＤＩＳＣＨｈの制御下にアナログ・アー
ス母線と接続する。バッファ７５７への入力はＡＮＤゲ
ート５３４（図６９）から出力される積分器リセット信
号ＩＮＴＲＥＳｈである。
らの出力信号ＩＯＵＴ／Ｉを出力ピンＭＸＯまたはアナ
ログ・アース母線ＡＶＳＳと接続する。具体的には、Ｍ
ＵＸ９６ａは電流ミラー９２の出力信号ＩＯＵＴ／Ｉを
ＮＡＮＤゲート７５９（図７３）から出力される信号Ｉ
ＯＵＴＯＮｈの制御下にＭＸＯピンと接続する。信号Ｉ
ＯＵＴＯＮｈは積分器がリセット・モードではないこと
を示唆する。ＩＮＴＲＥＳｈ信号及びテスト信号がＮＡ
ＮＤゲート７５９に印加される。ＭＵＸ９６ｂは電流ミ
ラー９２の出力信号ＩＯＵＴ／Ｉをバッファ７５７から
出力される信号ＤＩＳＣＨｈの制御下にアナログ・アー
ス母線と接続する。バッファ７５７への入力はＡＮＤゲ
ート５３４（図６９）から出力される積分器リセット信
号ＩＮＴＲＥＳｈである。
【０７１３】ＭＵＸ１１１ａは電流増幅器９０のオート
ゼロ化に使用される。具体的には、ＭＵＸ１１１ａはイ
ンバーター５８１（図７２）から出力される信号ＣＳＨ
ＲＴｈの制御下に電流増幅器の反転及び非反転入力をア
ナログ・アース母線ＡＶＳＳと接続する。インバーター
５８１はインバーター５８０の出力と直列である。イン
バーター５８０への入力は電流増幅器９０がオートゼロ
化中であることを示す信号ＣＡＺｈである。
ゼロ化に使用される。具体的には、ＭＵＸ１１１ａはイ
ンバーター５８１（図７２）から出力される信号ＣＳＨ
ＲＴｈの制御下に電流増幅器の反転及び非反転入力をア
ナログ・アース母線ＡＶＳＳと接続する。インバーター
５８１はインバーター５８０の出力と直列である。イン
バーター５８０への入力は電流増幅器９０がオートゼロ
化中であることを示す信号ＣＡＺｈである。
【０７１４】ＭＵＸ１１１ｂは増幅器９０がオートゼロ
化中でなければ増幅器９０の反転入力をＭＵＸｅｓ６８
（図８０）のＩＭＵＸ出力と接続するのに利用される。
化中でなければ増幅器９０の反転入力をＭＵＸｅｓ６８
（図８０）のＩＭＵＸ出力と接続するのに利用される。
【０７１５】電流ミラー９２からのレンジされた電流を
（図示しないが）外部抵抗器に供給することによって信
号を電圧に変換し、上述のようにＡ／Ｄコンバーター７
８によって変換する。
（図示しないが）外部抵抗器に供給することによって信
号を電圧に変換し、上述のようにＡ／Ｄコンバーター７
８によって変換する。
【０７１６】電流ミラー９２を図８９に示した。電流ミ
ラー９２は分流トランジスター１５１２，１５１４，１
５１６，１５１８，１５２０、分路トランジスター１５
２２，１５２４，１５２６，１５２８、及び電流ミラー
１５３０，１５３２，１５３４，１５３６を含む。ＭＵ
Ｘ１５３８，１５４０，１５４２，１５４４は分流を制
御し、ＭＵＸ１５４６，１５４８，１５５０，１５５２
は回路の利得を制御する。これらのＭＵＸは上記ＣＧＡ
ＩＮ［３．．．０］母線によって制御される。
ラー９２は分流トランジスター１５１２，１５１４，１
５１６，１５１８，１５２０、分路トランジスター１５
２２，１５２４，１５２６，１５２８、及び電流ミラー
１５３０，１５３２，１５３４，１５３６を含む。ＭＵ
Ｘ１５３８，１５４０，１５４２，１５４４は分流を制
御し、ＭＵＸ１５４６，１５４８，１５５０，１５５２
は回路の利得を制御する。これらのＭＵＸは上記ＣＧＡ
ＩＮ［３．．．０］母線によって制御される。
【０７１７】負電流がＩＩＮ／Ｉにおいて電流ミラー９
２に導入される。この入力電流はいずれも並列に接続さ
れている分流トランジスター１５１２，１５１４，１５
１６，１５１８，１５２０によって５つの部分に分割さ
れる。具体的には、トランジスター１５１２，１５１４
のサイズは互いに等しい値、例えばＡに維持されてお
り、トランジスター１５１６，１５１８，１５２０のサ
イズはそれぞれ２Ａ，４Ａ，８Ａである。トランジスタ
ー１５１２，１５１４，１５１６，１５１８，１５２０
は電流ミラーとして接続されているから、各トランジス
ターを通過する電流はそのトランジスターのサイズによ
って左右される。即ち、トランジスター１５１２，１５
１４の出力はそれぞれＩＩＮ／Ｉの１／１６、トランジ
スター１５１６の出力はＩＩＮ／Ｉの１／８、トランジ
スター１５１８の出力はＩＩＮ／Ｉの１／４、トランジ
スター１５２０の出力はＩＩＮ／Ｉの１／２となる。入
力電流の一部に相当するこれらの出力は合計されて所期
の利得を形成し、ＭＵＸｅｓ１５４６，１５４８，１５
５０，１５５２に制御され、電流ミラー１５３０，１５
３２，１５３４，１５３６を介して出力へ向けられる
か、あるいはトランジスター１５２２，１５２４，１５
２６，１５２８及びＭＵＸ１５３８，１５４０，１５４
２，１５４４を介してミラー１５３０，１５３２，１５
３４，１５３６で分路される。
２に導入される。この入力電流はいずれも並列に接続さ
れている分流トランジスター１５１２，１５１４，１５
１６，１５１８，１５２０によって５つの部分に分割さ
れる。具体的には、トランジスター１５１２，１５１４
のサイズは互いに等しい値、例えばＡに維持されてお
り、トランジスター１５１６，１５１８，１５２０のサ
イズはそれぞれ２Ａ，４Ａ，８Ａである。トランジスタ
ー１５１２，１５１４，１５１６，１５１８，１５２０
は電流ミラーとして接続されているから、各トランジス
ターを通過する電流はそのトランジスターのサイズによ
って左右される。即ち、トランジスター１５１２，１５
１４の出力はそれぞれＩＩＮ／Ｉの１／１６、トランジ
スター１５１６の出力はＩＩＮ／Ｉの１／８、トランジ
スター１５１８の出力はＩＩＮ／Ｉの１／４、トランジ
スター１５２０の出力はＩＩＮ／Ｉの１／２となる。入
力電流の一部に相当するこれらの出力は合計されて所期
の利得を形成し、ＭＵＸｅｓ１５４６，１５４８，１５
５０，１５５２に制御され、電流ミラー１５３０，１５
３２，１５３４，１５３６を介して出力へ向けられる
か、あるいはトランジスター１５２２，１５２４，１５
２６，１５２８及びＭＵＸ１５３８，１５４０，１５４
２，１５４４を介してミラー１５３０，１５３２，１５
３４，１５３６で分路される。
【０７１８】これは本発明の重要な特徴である。即ち、
公知のバイポーラー電流レンジング回路（例えば、米国
特許第４，６２６，８３１号に開示）にあっては分流器
をカスケード接続しているか、作用電圧が比較的低い
（例えば、＋５．０Ｖｄｃ）ＩＣ１０の場合、分流器を
カスケード接続することは実用上問題である。
公知のバイポーラー電流レンジング回路（例えば、米国
特許第４，６２６，８３１号に開示）にあっては分流器
をカスケード接続しているか、作用電圧が比較的低い
（例えば、＋５．０Ｖｄｃ）ＩＣ１０の場合、分流器を
カスケード接続することは実用上問題である。
【０７１９】電流増幅器及び電圧増幅器のゼロ化 電圧及び電流増幅器８０．９０の代表的な回路を図９１
に示した。これらの増幅器は内部バイアス電流ＩＴＲＩ
Ｍ／Ｉを発生させる差動入力増幅器である。差動入力を
ＰＬＵＳ／Ｉ及びＭＩＮＵＳ／Ｉで表わした。この内部
バイアス電流は増幅器８０，９０の出力に現われるオフ
セットを制御する抵抗器１５４６，１５４８を通過す
る。公知の方法は抵抗器１５４６，１５４８の抵抗値を
外部調節することによってオフセット電圧を制御すると
いうものであったが、この方法はＤ／Ａコンバーター
（ＤＡＣ）のような精密可変抵抗器を必要とし、このよ
うなＤＡＣｓは比較的高価である。本発明のオートゼロ
回路はＤＡＣｓを必要とせず、バイアス電流ＩＴＲＩＭ
／Ｉを制御することによって抵抗器１５４６，１５４８
の電圧を制御し、オフセット値を制御する。バイアス電
流は図９０に示す分流回路によってレンジされる。レン
ジされたバイアス電流が増幅器８０または９０に供給さ
れてバイアス電流及びオフセット電圧を制御する。
に示した。これらの増幅器は内部バイアス電流ＩＴＲＩ
Ｍ／Ｉを発生させる差動入力増幅器である。差動入力を
ＰＬＵＳ／Ｉ及びＭＩＮＵＳ／Ｉで表わした。この内部
バイアス電流は増幅器８０，９０の出力に現われるオフ
セットを制御する抵抗器１５４６，１５４８を通過す
る。公知の方法は抵抗器１５４６，１５４８の抵抗値を
外部調節することによってオフセット電圧を制御すると
いうものであったが、この方法はＤ／Ａコンバーター
（ＤＡＣ）のような精密可変抵抗器を必要とし、このよ
うなＤＡＣｓは比較的高価である。本発明のオートゼロ
回路はＤＡＣｓを必要とせず、バイアス電流ＩＴＲＩＭ
／Ｉを制御することによって抵抗器１５４６，１５４８
の電圧を制御し、オフセット値を制御する。バイアス電
流は図９０に示す分流回路によってレンジされる。レン
ジされたバイアス電流が増幅器８０または９０に供給さ
れてバイアス電流及びオフセット電圧を制御する。
【０７２０】バイアス電流レンジング回路はＭＵＸ１６
００，１６０２，１６０４，１６０６，１６０８，１６
１０、電流ミラー１６１２，１６１４，１６１６，１６
１８，１６２０，１６２２，１６２４、及びトランジス
ター１６２６，１６２８を含む。ＭＵＸ１６００，１６
０２，１６０４，１６０６，１６０８，１６１０は上述
したように電圧増幅器８０のためのＶＺＥＲＯ
［５．．．０］母線及び電流増幅器９０のためのＣＺＥ
ＲＯ［５．．．０］によって制御される。これらの電流
ミラーは並列に接続されてバイアス電流を複合値に分割
することを可能にすると共に、任意の部分を合計してレ
ンジ電流を発生させ、電流ミラー９２と同様に作用させ
ることを可能にする。
００，１６０２，１６０４，１６０６，１６０８，１６
１０、電流ミラー１６１２，１６１４，１６１６，１６
１８，１６２０，１６２２，１６２４、及びトランジス
ター１６２６，１６２８を含む。ＭＵＸ１６００，１６
０２，１６０４，１６０６，１６０８，１６１０は上述
したように電圧増幅器８０のためのＶＺＥＲＯ
［５．．．０］母線及び電流増幅器９０のためのＣＺＥ
ＲＯ［５．．．０］によって制御される。これらの電流
ミラーは並列に接続されてバイアス電流を複合値に分割
することを可能にすると共に、任意の部分を合計してレ
ンジ電流を発生させ、電流ミラー９２と同様に作用させ
ることを可能にする。
【０７２１】ＩＣＣ２９制御ロジック ＩＮＣＯＭ通信コントローラー（ＩＣＣ）２９は参考の
ためその内容を本願明細書に引用した米国特許第４，６
４４，５６６号に詳細が記載されている双向通信ネット
ワーク、いわゆるＩＮＣＯＭにマイクロプロセッサー３
０がアクセスすることを可能にする。このコントローラ
ー２９はメッセージの直列化／並列化というモデム機能
を有し、所要のネットワーク・プロトコルを実現する。
ＩＣＣ２９はマスター・コントローラーとしてもスレー
ブ・コントローラーとしても作用することができる。構
成レジスターＣＦＲに許可フラッグがセットされない限
り、マスター動作が禁止される。
ためその内容を本願明細書に引用した米国特許第４，６
４４，５６６号に詳細が記載されている双向通信ネット
ワーク、いわゆるＩＮＣＯＭにマイクロプロセッサー３
０がアクセスすることを可能にする。このコントローラ
ー２９はメッセージの直列化／並列化というモデム機能
を有し、所要のネットワーク・プロトコルを実現する。
ＩＣＣ２９はマスター・コントローラーとしてもスレー
ブ・コントローラーとしても作用することができる。構
成レジスターＣＦＲに許可フラッグがセットされない限
り、マスター動作が禁止される。
【０７２２】マイクロプロセッサー３０はメモリー・ア
ドレス・スペースに配置された８つのインターフェース
・レジスターを介してＩＣＣ２９と通信する。４つのレ
ジスターはＩＣＣ２９とマイクロプロセッサー３０の間
でＩＮＣＯＭメッセージを伝送するのに使用され、残り
４つのレジスターは通信アドレス、速度、変調方法をセ
ットし、送受信動作を制御するのに使用される。
ドレス・スペースに配置された８つのインターフェース
・レジスターを介してＩＣＣ２９と通信する。４つのレ
ジスターはＩＣＣ２９とマイクロプロセッサー３０の間
でＩＮＣＯＭメッセージを伝送するのに使用され、残り
４つのレジスターは通信アドレス、速度、変調方法をセ
ットし、送受信動作を制御するのに使用される。
【０７２３】ＩＣＣ２９はネットワーク応答時間を短縮
する高速状態リクエスト・メッセージを可能にする。Ｉ
ＣＣ２９の送受信レジスターは互いに独立であるから、
高速状態のようなメッセージを送信レジスターにおいて
周期的に更新できる。したがって、ＩＣＣ２９は高速状
態リクエストを受信するとマイクロプロセッサー３０の
干渉なしに応答を送信できる。
する高速状態リクエスト・メッセージを可能にする。Ｉ
ＣＣ２９の送受信レジスターは互いに独立であるから、
高速状態のようなメッセージを送信レジスターにおいて
周期的に更新できる。したがって、ＩＣＣ２９は高速状
態リクエストを受信するとマイクロプロセッサー３０の
干渉なしに応答を送信できる。
【０７２４】ＩＣＣ２９の全体的なブロックダイヤグラ
ムを図９２に示した。ＩＣＣ２９は図１０１−１０８に
示すプロセッサー母線インターフェース１６９０；図１
０９及び１１０に示すトランシーバー直列シフトレジス
ター１６９２；図９３−９９に示すデジタル復調器１６
９４；及び図１１１−１１７に示す制御ロジック回路１
６９６を含む。
ムを図９２に示した。ＩＣＣ２９は図１０１−１０８に
示すプロセッサー母線インターフェース１６９０；図１
０９及び１１０に示すトランシーバー直列シフトレジス
ター１６９２；図９３−９９に示すデジタル復調器１６
９４；及び図１１１−１１７に示す制御ロジック回路１
６９６を含む。
【０７２５】プロセッサー母線インターフェース マイクロプロセッサー３０は表７に示すようにメモリー
・アドレス・スペースに配置されたインターフェース・
レジスターＩＣＡＨ，ＩＣＡＬ，ＩＣＭ３，ＩＣＭ２，
ＩＣＭ１，ＩＣＭ０，ＩＣＳＲ，ＩＣＣＲを介してＩＣ
Ｃ２９と通信する。これらのレジスターの構成は図１０
１−１０８に示した通りである。
・アドレス・スペースに配置されたインターフェース・
レジスターＩＣＡＨ，ＩＣＡＬ，ＩＣＭ３，ＩＣＭ２，
ＩＣＭ１，ＩＣＭ０，ＩＣＳＲ，ＩＣＣＲを介してＩＣ
Ｃ２９と通信する。これらのレジスターの構成は図１０
１−１０８に示した通りである。
【０７２６】レジスターＩＣＡＬ，ＩＣＡＨは参照番号
１７００で表わしたアドレス；・レジスターであり、レ
ジスターＩＣＭＯ，ＩＣＭ１，ＩＣＭ２，ＩＣＭ３は参
照番号１７０２で表わしたメッセージ・レジスターであ
り、レジスターＩＣＣＲ，ＩＣＳＲは参照番号１７０４
で表わした制御及び状態レジスターである。
１７００で表わしたアドレス；・レジスターであり、レ
ジスターＩＣＭＯ，ＩＣＭ１，ＩＣＭ２，ＩＣＭ３は参
照番号１７０２で表わしたメッセージ・レジスターであ
り、レジスターＩＣＣＲ，ＩＣＳＲは参照番号１７０４
で表わした制御及び状態レジスターである。
【０７２７】これらのレジスターはいずれも該当のアド
レスをアドレス母線ＡＤＤＲ［３．．．０］に送出する
ことによってマイクロプロセッサー３０がアドレスす
る。アドレスは複合回路１７０６（図１０１）によって
復号される。アドレス復号回路１７０６は復号信号ＤＥ
ＣＡＨ，ＤＥＡＣＬ，ＤＥＣＭ３，ＤＥＣＭ２，ＤＥＣ
Ｍ１，ＤＥＣＭ０，ＤＥＣＳＲ，ＤＥＣＣＲを出力し、
これがフリップフロップ１７０８，１７１０，１７１
２，１７１４，１７１６，１７１８，１７２０，１７２
２のＤ入力に印加される。レジスター選択信号ＳＥＬＡ
Ｈ，ＳＥＬＡＬ，ＳＥＬＭ３，ＳＥＬＭ１，ＳＥＬＭ
０，ＳＥＬＳＲ，ＳＥＬＣＲはこれらフリップフロップ
のＱ出力において得られる。
レスをアドレス母線ＡＤＤＲ［３．．．０］に送出する
ことによってマイクロプロセッサー３０がアドレスす
る。アドレスは複合回路１７０６（図１０１）によって
復号される。アドレス復号回路１７０６は復号信号ＤＥ
ＣＡＨ，ＤＥＡＣＬ，ＤＥＣＭ３，ＤＥＣＭ２，ＤＥＣ
Ｍ１，ＤＥＣＭ０，ＤＥＣＳＲ，ＤＥＣＣＲを出力し、
これがフリップフロップ１７０８，１７１０，１７１
２，１７１４，１７１６，１７１８，１７２０，１７２
２のＤ入力に印加される。レジスター選択信号ＳＥＬＡ
Ｈ，ＳＥＬＡＬ，ＳＥＬＭ３，ＳＥＬＭ１，ＳＥＬＭ
０，ＳＥＬＳＲ，ＳＥＬＣＲはこれらフリップフロップ
のＱ出力において得られる。
【０７２８】読み取り専用レジスターであるＩＣＳＲ状
態レジスターを除いて上記レジスターはいずれも読み書
きレジスターである。読み書き動作は読み書き制御フリ
ップフロップ１７２４、ＮＯＲゲート１７２６及びイン
バーター１７２８を含む回路によって形成されるＲＤＣ
ＬＫ及びＷＲＣＬＫ信号によって制御される。ＷＲＣＬ
Ｋ信号はＮＯＲゲート１７２６から出力される。ＲＤＣ
ＬＫ信号はインバーター１７２８から出力される。マイ
クロプロセッサー３０から発生するＲＥＡＤ信号は内部
制御母線ＣＰＵＣＴＬ［３．．．０］を介してフリップ
フロップ１７２４のＤ入力に印加される。フリップフロ
ップ１７２４からのＱ出力が二重入力ＮＯＲゲート１７
２６に印加されてＷＲＣＬＫ信号を発生させる。ＮＯＲ
ゲート１７２６への他方の入力はインバーター１７３０
の非反転出力において得られる位相２クロック信号ＰＨ
２である。フリップフロップ１７２４のＱ出力はインバ
ーター１７２８の入力に印加されてＲＤＣＬＫ信号を発
生させる。
態レジスターを除いて上記レジスターはいずれも読み書
きレジスターである。読み書き動作は読み書き制御フリ
ップフロップ１７２４、ＮＯＲゲート１７２６及びイン
バーター１７２８を含む回路によって形成されるＲＤＣ
ＬＫ及びＷＲＣＬＫ信号によって制御される。ＷＲＣＬ
Ｋ信号はＮＯＲゲート１７２６から出力される。ＲＤＣ
ＬＫ信号はインバーター１７２８から出力される。マイ
クロプロセッサー３０から発生するＲＥＡＤ信号は内部
制御母線ＣＰＵＣＴＬ［３．．．０］を介してフリップ
フロップ１７２４のＤ入力に印加される。フリップフロ
ップ１７２４からのＱ出力が二重入力ＮＯＲゲート１７
２６に印加されてＷＲＣＬＫ信号を発生させる。ＮＯＲ
ゲート１７２６への他方の入力はインバーター１７３０
の非反転出力において得られる位相２クロック信号ＰＨ
２である。フリップフロップ１７２４のＱ出力はインバ
ーター１７２８の入力に印加されてＲＤＣＬＫ信号を発
生させる。
【０７２９】読み書き制御フリップフロップ１７２４及
びアドレス・デコード・フリップフロップ１７０８，１
７１０，１７１２，１７１４，１７１６，１７１８，１
７２０，１７２２のタイミングはインバーター１７３０
から出力されるＰＨ２及び反転ＰＨ２によって行なわれ
る。具体的には、インバーター１７３０の非反転出力に
おいて得られるＰＨ２信号はフリップフロップ１７０
８，１７１０，１７１２，１７１４，１７１６，１７１
８，１７２０，１７２２，１７２４のＥ入力に印加さ
れ、インバーター１７３０の反転出力において得られる
反転ＰＨ２信号はこれらのフリップフロップのＥＮ入力
に印加される。
びアドレス・デコード・フリップフロップ１７０８，１
７１０，１７１２，１７１４，１７１６，１７１８，１
７２０，１７２２のタイミングはインバーター１７３０
から出力されるＰＨ２及び反転ＰＨ２によって行なわれ
る。具体的には、インバーター１７３０の非反転出力に
おいて得られるＰＨ２信号はフリップフロップ１７０
８，１７１０，１７１２，１７１４，１７１６，１７１
８，１７２０，１７２２，１７２４のＥ入力に印加さ
れ、インバーター１７３０の反転出力において得られる
反転ＰＨ２信号はこれらのフリップフロップのＥＮ入力
に印加される。
【０７３０】これらのフリップフロップはすべてマイク
ロプロセッサー３０によってリセットされる。具体的に
は、反転ＲＥＳＥＴ信号がこれらフリップフロップのＣ
ＤＮ入力に印加される。反転ＲＥＳＥＴ信号はインバー
ター１７３２から出力される反転ＲＥＳＥＴ信号は高利
得インバーター１７３４，１７３６を介してインバータ
ー１７３２の入力に印加されるＲＥＳＥＴ信号から得ら
れる。反転ＲＥＳＥＴ信号はアドレス・レジスター１７
００、メッセージ・レジスター１７０２及び制御／状態
レジスター１７０４にも印加される。したがって、シス
テムのリセットでこれらのレジスターを０にセットする
ことができる。
ロプロセッサー３０によってリセットされる。具体的に
は、反転ＲＥＳＥＴ信号がこれらフリップフロップのＣ
ＤＮ入力に印加される。反転ＲＥＳＥＴ信号はインバー
ター１７３２から出力される反転ＲＥＳＥＴ信号は高利
得インバーター１７３４，１７３６を介してインバータ
ー１７３２の入力に印加されるＲＥＳＥＴ信号から得ら
れる。反転ＲＥＳＥＴ信号はアドレス・レジスター１７
００、メッセージ・レジスター１７０２及び制御／状態
レジスター１７０４にも印加される。したがって、シス
テムのリセットでこれらのレジスターを０にセットする
ことができる。
【０７３１】上記レジスターのためのアドレス復号回路
を図１０２に示した。この回路はＡＮＤゲート１７３
８，１７４０，１７４２，１７４４，１７４６，１７４
８，１７５０，１７５２２、及びインバーター１７５
４，１７５６，１７５８，１７６０，１７６２，１７６
４，１７６６，１７６８，１７７０，１７７２，１７７
４から成り、ＡＮＤゲート１７３８，１７４０，１７４
２，１７４４，１７４６，１７４８，１７５０，１７５
２の出力はそれぞれアドレス・デコード信号ＤＥＣＳ
Ｒ，ＤＥＣＣＲ，ＤＥＣＭ３，ＤＥＣＭ２，ＤＥＣＭ
１，ＤＥＣＭ０，ＤＥＣＡＬ，ＤＥＣＡＨである。具体
的には、アドレス母線ＡＤＤＲ［３．．．０］からのア
ドレス信号ＡＤＤＲ０，ＡＤＤＲ１，ＡＤＤＲ２，ＡＤ
ＤＲ３か高利得インバーター・ペア１７５４，１７５
６；１７５８，１７６０；１７６２，１７２４；及び１
７６６，１７６８に印加される。インバーター１７５６
の出力はＡＮＤゲート１７３８，１７４２，１７４６，
１７５０の入力に印加され、インバーター１７５４の出
力はＡＮＤゲート１７４０，１７４４，１７４８，１７
５２の入力に印加され、インバーター１７６０の出力は
ＡＮＤゲート１７３８，１７４０，１７４６，１７４８
の入力に印加され、インバーター１７６４の出力はＡＮ
Ｄゲート１７３８，１７４０，１７４２，１７４４の入
力に印加され、インバーター１７６２の出力はＡＮＤゲ
ート１７４６，１７４８，１７５０，１７５２の入力に
印加され、インバーター１７６８の出力はＡＮＤゲート
１７３８，１７４０，１７４２，１７４４，１７４６，
１７４８，１７５０，１７５２の入力に印加される。
を図１０２に示した。この回路はＡＮＤゲート１７３
８，１７４０，１７４２，１７４４，１７４６，１７４
８，１７５０，１７５２２、及びインバーター１７５
４，１７５６，１７５８，１７６０，１７６２，１７６
４，１７６６，１７６８，１７７０，１７７２，１７７
４から成り、ＡＮＤゲート１７３８，１７４０，１７４
２，１７４４，１７４６，１７４８，１７５０，１７５
２の出力はそれぞれアドレス・デコード信号ＤＥＣＳ
Ｒ，ＤＥＣＣＲ，ＤＥＣＭ３，ＤＥＣＭ２，ＤＥＣＭ
１，ＤＥＣＭ０，ＤＥＣＡＬ，ＤＥＣＡＨである。具体
的には、アドレス母線ＡＤＤＲ［３．．．０］からのア
ドレス信号ＡＤＤＲ０，ＡＤＤＲ１，ＡＤＤＲ２，ＡＤ
ＤＲ３か高利得インバーター・ペア１７５４，１７５
６；１７５８，１７６０；１７６２，１７２４；及び１
７６６，１７６８に印加される。インバーター１７５６
の出力はＡＮＤゲート１７３８，１７４２，１７４６，
１７５０の入力に印加され、インバーター１７５４の出
力はＡＮＤゲート１７４０，１７４４，１７４８，１７
５２の入力に印加され、インバーター１７６０の出力は
ＡＮＤゲート１７３８，１７４０，１７４６，１７４８
の入力に印加され、インバーター１７６４の出力はＡＮ
Ｄゲート１７３８，１７４０，１７４２，１７４４の入
力に印加され、インバーター１７６２の出力はＡＮＤゲ
ート１７４６，１７４８，１７５０，１７５２の入力に
印加され、インバーター１７６８の出力はＡＮＤゲート
１７３８，１７４０，１７４２，１７４４，１７４６，
１７４８，１７５０，１７５２の入力に印加される。
【０７３２】マイクロプロセッサー３０からの制御信号
ＩＯＯＦＦ及びＡＮＡＢＳはアドレス・デコーダー１７
０６を割り込み許可または割り込み禁止するのに使用さ
れる。テスト・モード中、Ｉ／Ｏデバイスの割り込みを
抑止するのにＩＯＯＦＦ信号が使用される。ＡＮＡＢＳ
信号はマイクロプロセッサー３０マスターチップ・アド
レス・デコーダーからのレジスター選択信号であり、領
域単位のアドレス復号を可能にする。ＩＯＯＦＦ信号は
インバーター１７７０から出力され、ＡＮＤゲート１７
３８，１７４０，１７４２，１７４４，１７４６，１７
４８，１７５０，１７５２の入力に印加される。ＡＮＡ
ＢＳ信号は１対の高利得インバーター１７７２，１７７
４に印加される。インバーター１７７４の出力はＡＮＤ
ゲート１７３８−１７５２に印加される。
ＩＯＯＦＦ及びＡＮＡＢＳはアドレス・デコーダー１７
０６を割り込み許可または割り込み禁止するのに使用さ
れる。テスト・モード中、Ｉ／Ｏデバイスの割り込みを
抑止するのにＩＯＯＦＦ信号が使用される。ＡＮＡＢＳ
信号はマイクロプロセッサー３０マスターチップ・アド
レス・デコーダーからのレジスター選択信号であり、領
域単位のアドレス復号を可能にする。ＩＯＯＦＦ信号は
インバーター１７７０から出力され、ＡＮＤゲート１７
３８，１７４０，１７４２，１７４４，１７４６，１７
４８，１７５０，１７５２の入力に印加される。ＡＮＡ
ＢＳ信号は１対の高利得インバーター１７７２，１７７
４に印加される。インバーター１７７４の出力はＡＮＤ
ゲート１７３８−１７５２に印加される。
【０７３３】ＩＣＡＨ及びＩＣＡＬアドレス・レジスタ
ー１７００を図１０３に示した。これらのレジスターは
バイトワイドの読み書きレジスターであり、ＩＣＣ２９
の通信ビット伝送速度、変調方法、及び１２ビットＩＮ
ＣＯＭアドレスをセットするのに使用される。両レジス
ターはリセット及びパワーアップと同時に０にセットさ
れる。
ー１７００を図１０３に示した。これらのレジスターは
バイトワイドの読み書きレジスターであり、ＩＣＣ２９
の通信ビット伝送速度、変調方法、及び１２ビットＩＮ
ＣＯＭアドレスをセットするのに使用される。両レジス
ターはリセット及びパワーアップと同時に０にセットさ
れる。
【０７３４】まず、ＩＣＡＨレジスターについて説明す
ると、ビットＩＣＡＨ［７，６］がＩＣＣ２９の通信ビ
ット伝送速度を決定し、ビットＩＣＡＨ［５，４］がＩ
ＣＣ２９によって採用される変調方法を決定し、ビット
ＩＣＡＨ［３．．．０］がＩＮＣＯＭアドレスの上位４
ビットを決定する。
ると、ビットＩＣＡＨ［７，６］がＩＣＣ２９の通信ビ
ット伝送速度を決定し、ビットＩＣＡＨ［５，４］がＩ
ＣＣ２９によって採用される変調方法を決定し、ビット
ＩＣＡＨ［３．．．０］がＩＮＣＯＭアドレスの上位４
ビットを決定する。
【０７３５】ＩＣＡＨレジスターはフリップフロップ１
７７６，１７７８，１７８０，１７８２，１７８４，１
７８６，１７８８，１７９０を含む。データ母線ＤＡＴ
Ａ［７．．．０］がこれらフリップフロップのＤ入力と
接続してマイクロプロセッサー３０によるこのレジスタ
ーへの書き込みを可能にする。これらフリップフロップ
のＱ出力は読み取り動作のためトライステート・デバイ
ス１７９２，１７９４，１７９６，１７９８，１８０
０，１８０２，１８０４，１８０６を介してデータ母線
ＤＡＴＡ［７．．．０］と接続する。これらフリップフ
ロップのＱ出力は内部制御母線ＩＣＡＨ［７．．．０］
とも接続する。
７７６，１７７８，１７８０，１７８２，１７８４，１
７８６，１７８８，１７９０を含む。データ母線ＤＡＴ
Ａ［７．．．０］がこれらフリップフロップのＤ入力と
接続してマイクロプロセッサー３０によるこのレジスタ
ーへの書き込みを可能にする。これらフリップフロップ
のＱ出力は読み取り動作のためトライステート・デバイ
ス１７９２，１７９４，１７９６，１７９８，１８０
０，１８０２，１８０４，１８０６を介してデータ母線
ＤＡＴＡ［７．．．０］と接続する。これらフリップフ
ロップのＱ出力は内部制御母線ＩＣＡＨ［７．．．０］
とも接続する。
【０７３６】トライステート・デバイス１７９２，１７
９４，１７９６，１７９８，１８００，１８０２，１８
０４，１８０６は２入力ＮＡＮＤゲート１８０８の制御
下にある。一方の入力にはアドレス・デコード信号ＳＥ
ＬＡＨと共にＲＤＣＬＫ信号が印加されてマイクロプロ
セッサー３０が読み取り動作を開始し、＄００２８をア
ドレスすることによってこのレジスターを読み取ること
を可能にする。
９４，１７９６，１７９８，１８００，１８０２，１８
０４，１８０６は２入力ＮＡＮＤゲート１８０８の制御
下にある。一方の入力にはアドレス・デコード信号ＳＥ
ＬＡＨと共にＲＤＣＬＫ信号が印加されてマイクロプロ
セッサー３０が読み取り動作を開始し、＄００２８をア
ドレスすることによってこのレジスターを読み取ること
を可能にする。
【０７３７】ＩＣＡＨレジスターへの書き込み動作は２
入力ＮＡＮＤゲート１８１０によって制御される。ＮＡ
ＮＤゲート１８１０の一方の入力はアドレス・デコード
信号ＳＥＬＡＨである。ＮＡＮＤゲート１８１０への他
方の入力はＷＲＣＬＫ信号である。ＮＡＮＤゲート１８
１０の出力はインバーター１８１２に印加され、インバ
ーター１８１２からの非反転出力はフリップフロップ１
７９２，１７９４，１７９６，１７９８，１８００，１
８０２，１８０４，１８０６のＥＮ入力に印加される。
インバーター１８１２の反転出力はタイミング入力Ｅに
印加される。
入力ＮＡＮＤゲート１８１０によって制御される。ＮＡ
ＮＤゲート１８１０の一方の入力はアドレス・デコード
信号ＳＥＬＡＨである。ＮＡＮＤゲート１８１０への他
方の入力はＷＲＣＬＫ信号である。ＮＡＮＤゲート１８
１０の出力はインバーター１８１２に印加され、インバ
ーター１８１２からの非反転出力はフリップフロップ１
７９２，１７９４，１７９６，１７９８，１８００，１
８０２，１８０４，１８０６のＥＮ入力に印加される。
インバーター１８１２の反転出力はタイミング入力Ｅに
印加される。
【０７３８】ＩＣＡＨレジスターのフリップフロップ１
７７６−１７９０はリセットと同時に０にセットされ
る。具体的には、インバーター１８１４から出力される
反転ＩＲＥＳＥＴ信号がＣＤＮ入力に印加されてこれら
のフリップフロップをリセットと同時に０にセットす
る。
７７６−１７９０はリセットと同時に０にセットされ
る。具体的には、インバーター１８１４から出力される
反転ＩＲＥＳＥＴ信号がＣＤＮ入力に印加されてこれら
のフリップフロップをリセットと同時に０にセットす
る。
【０７３９】ＩＣＡＬレジスターはバイトワイドのレジ
スターであり、ＩＮＣＯＭアドレスの下位８ビットを決
定する。このレジスターはフリップフロップ１８１６，
１８１８，１８２０，１８２２，１８２４，１８２６，
１８２８，１８３０を含む。データ母線ＤＡＴＡ
［７．．．０］がこれらフリップフロップのＤ入力と接
続して書き込み動作を可能にする。これらフリップフロ
ップのＱ出力は読み取り動作のためトライステート・デ
バイス１８３２，１８３４，１８３６，１８４０，１８
４２，１８４４，１８４６を介してデータ母線ＤＡＴＡ
［７．．．０］に印加される。これらフリップフロップ
のＱ出力は内部制御母線ＩＣＡＬ［７．．．０］にも印
加される。
スターであり、ＩＮＣＯＭアドレスの下位８ビットを決
定する。このレジスターはフリップフロップ１８１６，
１８１８，１８２０，１８２２，１８２４，１８２６，
１８２８，１８３０を含む。データ母線ＤＡＴＡ
［７．．．０］がこれらフリップフロップのＤ入力と接
続して書き込み動作を可能にする。これらフリップフロ
ップのＱ出力は読み取り動作のためトライステート・デ
バイス１８３２，１８３４，１８３６，１８４０，１８
４２，１８４４，１８４６を介してデータ母線ＤＡＴＡ
［７．．．０］に印加される。これらフリップフロップ
のＱ出力は内部制御母線ＩＣＡＬ［７．．．０］にも印
加される。
【０７４０】このレジスターの読み取り動作は２入力Ｎ
ＡＮＤゲート１８４８によって制御される。ＮＡＮＤゲ
ート１８４８への一方の入力はアドレス・デコード信号
ＳＥＬＡＬである。他方の入力には読み取りクロック信
号ＲＤＣＬＫが印加される。ＮＡＮＤゲート１８４８の
出力は各トライステート・デバイスの制御端子ＯＥＮに
印加される。
ＡＮＤゲート１８４８によって制御される。ＮＡＮＤゲ
ート１８４８への一方の入力はアドレス・デコード信号
ＳＥＬＡＬである。他方の入力には読み取りクロック信
号ＲＤＣＬＫが印加される。ＮＡＮＤゲート１８４８の
出力は各トライステート・デバイスの制御端子ＯＥＮに
印加される。
【０７４１】このレジスターへの書き込み動作は、２入
力ＮＡＮＤゲート１８５０によって制御される。ＮＡＮ
Ｄゲート１８５０への一方の入力は書き込みクロック信
号ＷＲＣＬＫである。レジスター選択信号ＳＥＬＡＬが
他方の入力に印加される。ＮＡＮＤゲート１８５０の出
力はインバーター１８５２に印加され、インバーター１
８５２の非反転出力はこれらフリップフロップのＥＮ入
力に印加され、インバーター１８５２の反転出力はＥ入
力に印加される。
力ＮＡＮＤゲート１８５０によって制御される。ＮＡＮ
Ｄゲート１８５０への一方の入力は書き込みクロック信
号ＷＲＣＬＫである。レジスター選択信号ＳＥＬＡＬが
他方の入力に印加される。ＮＡＮＤゲート１８５０の出
力はインバーター１８５２に印加され、インバーター１
８５２の非反転出力はこれらフリップフロップのＥＮ入
力に印加され、インバーター１８５２の反転出力はＥ入
力に印加される。
【０７４２】このレジスターはデバイスのリセット及び
パワーアップと同時に０にセットされる。即ち、これら
フリップフロップのＣＤＮ入力に反転ＩＲＥＳＥＴ信号
が印加される。
パワーアップと同時に０にセットされる。即ち、これら
フリップフロップのＣＤＮ入力に反転ＩＲＥＳＥＴ信号
が印加される。
【０７４３】図１０４−１０７に示したレジスターＩＣ
Ｍ３，ＩＣＭ２，ＩＣＭ１，ＩＣＭ０は送信バッファ及
び受信バッファを含むバイトワイドの読み書きレジスタ
ーである。これらのレジスターはＩＣＣ２９のマイクロ
プロセッサー３０の間でＩＮＣＯＭメッセージを伝送す
るのに使用される。これらのレジスターは読み取り動作
が受信バッファを呼び出し、書き込み動作が送信バッフ
ァを呼び出すから、真の読み書きレジスターではない。
Ｍ３，ＩＣＭ２，ＩＣＭ１，ＩＣＭ０は送信バッファ及
び受信バッファを含むバイトワイドの読み書きレジスタ
ーである。これらのレジスターはＩＣＣ２９のマイクロ
プロセッサー３０の間でＩＮＣＯＭメッセージを伝送す
るのに使用される。これらのレジスターは読み取り動作
が受信バッファを呼び出し、書き込み動作が送信バッフ
ァを呼び出すから、真の読み書きレジスターではない。
【０７４４】ＩＣＭ１レジスターは８ビット・レジスタ
ーであり、ＩＮＣＯＭメッセージ・ビット１０−３を含
む。このレジスターのための送信バッファはフリップフ
ロップ１８５４，１８５６，１８５８，１８６０，１８
６２，１８６４，１８６６，１８６８を含む。このレジ
スターのための受信バッファはフリップフロップ１８７
０，１８７２，１８７４，１８７６，１８７８，１８８
０，１８８２，１８８４を含む。
ーであり、ＩＮＣＯＭメッセージ・ビット１０−３を含
む。このレジスターのための送信バッファはフリップフ
ロップ１８５４，１８５６，１８５８，１８６０，１８
６２，１８６４，１８６６，１８６８を含む。このレジ
スターのための受信バッファはフリップフロップ１８７
０，１８７２，１８７４，１８７６，１８７８，１８８
０，１８８２，１８８４を含む。
【０７４５】送信バッファのフリップフロップ１８５
４、１８５６、１８５８、１８６０、１８６２、１８６
４、１８６６、１８６８はマイクロプロセッサー３０に
よる書き込みだけが可能である。具体的には、これらフ
リップフロップのＤ入力にデータ母線ＤＡＴＡ
［７．．．０］が接続し、これらのフリップフロップの
Ｑ出力はＩＮＣＯＭメッセージ・ビットＴＤＡＴＡ［１
０．．．３］を含む。
４、１８５６、１８５８、１８６０、１８６２、１８６
４、１８６６、１８６８はマイクロプロセッサー３０に
よる書き込みだけが可能である。具体的には、これらフ
リップフロップのＤ入力にデータ母線ＤＡＴＡ
［７．．．０］が接続し、これらのフリップフロップの
Ｑ出力はＩＮＣＯＭメッセージ・ビットＴＤＡＴＡ［１
０．．．３］を含む。
【０７４６】送信バッファへの書き込み動作は２入力Ｎ
ＡＮＤゲート１８６６によって制御される。一方の入力
に書き込みクロック信号ＷＲＣＬＫが印加され、他方の
入力にアドレス・デコード信号ＳＥＬＭ１が印加され
る。ＮＡＮＤゲート１８６６の出力はインバーター１８
８８に印加され、インバーター１８６６の非反転出力は
これらフリップフロップのＥＮ入力に、反転出力はＥ入
力にそれぞれ印加される。
ＡＮＤゲート１８６６によって制御される。一方の入力
に書き込みクロック信号ＷＲＣＬＫが印加され、他方の
入力にアドレス・デコード信号ＳＥＬＭ１が印加され
る。ＮＡＮＤゲート１８６６の出力はインバーター１８
８８に印加され、インバーター１８６６の非反転出力は
これらフリップフロップのＥＮ入力に、反転出力はＥ入
力にそれぞれ印加される。
【０７４７】ＩＣＭ１レジスターの受信バッファはフリ
ップフロップ１８７０，１８７２，１８７４，１８６，
１８７８，１８８０，１８８２，１８８４を含む。受信
データ母線ＲＤＡＴＡ［１０．．．３］で受信されたＩ
ＮＣＯＭメッセージはこれらフリップフロップのＤ入力
に印加される。マイクロプロセッサー３０はトライステ
ート・デバイス１８９２，１８９４，１８９６，１８９
８，１９００，１９０２，１９０４，１９０６を介して
データ母線ＤＡＴＡ［７．．．０］でこれらフリップフ
ロップの内容を読み取ることができる。これらトライス
テート・デバイスは２入力ＮＡＮＤゲート１９０８の制
御下にある。一方の入力には読み取りクロック信号ＲＤ
ＣＬＫが、他方の入力にはアドレス・デコード信号ＳＥ
ＬＭ１がそれぞれ印加される。
ップフロップ１８７０，１８７２，１８７４，１８６，
１８７８，１８８０，１８８２，１８８４を含む。受信
データ母線ＲＤＡＴＡ［１０．．．３］で受信されたＩ
ＮＣＯＭメッセージはこれらフリップフロップのＤ入力
に印加される。マイクロプロセッサー３０はトライステ
ート・デバイス１８９２，１８９４，１８９６，１８９
８，１９００，１９０２，１９０４，１９０６を介して
データ母線ＤＡＴＡ［７．．．０］でこれらフリップフ
ロップの内容を読み取ることができる。これらトライス
テート・デバイスは２入力ＮＡＮＤゲート１９０８の制
御下にある。一方の入力には読み取りクロック信号ＲＤ
ＣＬＫが、他方の入力にはアドレス・デコード信号ＳＥ
ＬＭ１がそれぞれ印加される。
【０７４８】受信バッファ及び送信バッファのフリップ
フロップのタイミング制御は後述する信号ＳＲＴＯＭＲ
（図１１６）によって行なわれる。この信号ＳＲＴＯＭ
Ｒはインバーター１９１０に印加される。インバーター
１９１０の非反転出力はこれらフリップフロップのＥ入
力に印加され、反転出力はＥＮ入力に印加される。
フロップのタイミング制御は後述する信号ＳＲＴＯＭＲ
（図１１６）によって行なわれる。この信号ＳＲＴＯＭ
Ｒはインバーター１９１０に印加される。インバーター
１９１０の非反転出力はこれらフリップフロップのＥ入
力に印加され、反転出力はＥＮ入力に印加される。
【０７４９】受信及び送信バッファはリセット及びパワ
ーアップと同時に０にセットされる。即ち、インバータ
ー１８９０から出力される反転ＩＲＥＳＥＴ信号がこれ
らフリップフロップのＣＤＮ入力に印加される。反転Ｉ
ＲＥＳＥＴ信号はインバーター１８８９にも印加され
て、後述するようにレジスターＩＣＭ２，ＩＣＭ３，Ｉ
ＣＭ０レジスターをリセットするのに使用されるＭＲＣ
ＬＲ信号を発生させる。
ーアップと同時に０にセットされる。即ち、インバータ
ー１８９０から出力される反転ＩＲＥＳＥＴ信号がこれ
らフリップフロップのＣＤＮ入力に印加される。反転Ｉ
ＲＥＳＥＴ信号はインバーター１８８９にも印加され
て、後述するようにレジスターＩＣＭ２，ＩＣＭ３，Ｉ
ＣＭ０レジスターをリセットするのに使用されるＭＲＣ
ＬＲ信号を発生させる。
【０７５０】ＩＣＭ２レジスターは８ビット・レジスタ
ーであり、ＩＮＣＯＭメッセージ・ビット１８−１１を
含む。ＩＣＭ２レジスターの送信バッファはフリップフ
ロップ１９１２，１９１４，１９１６，１９１８，１９
２０，１９２２，１９２４，１９２６を含む。ＩＣＭ２
レジスターの受信バッファはフリップフロップ１９２
８，１９３０，１９３２，１９３４，１９３６，１９３
８，１９４０，１９４２を含む。
ーであり、ＩＮＣＯＭメッセージ・ビット１８−１１を
含む。ＩＣＭ２レジスターの送信バッファはフリップフ
ロップ１９１２，１９１４，１９１６，１９１８，１９
２０，１９２２，１９２４，１９２６を含む。ＩＣＭ２
レジスターの受信バッファはフリップフロップ１９２
８，１９３０，１９３２，１９３４，１９３６，１９３
８，１９４０，１９４２を含む。
【０７５１】送信バッファはマイクロプロセッサー３０
による書き込みだけが可能である。具体的には、データ
母線ＤＡＴＡ［７．．．０］がフリップフロップ１９１
２，１９１４，１９１６，１９１８，１９２０，１９２
２，１９２４，１９２６のＤ入力と接続する。これらフ
リップフロップのＱ出力は送信データ母線ＴＤＡＴＡ
［１８．．．１１］と接続する。
による書き込みだけが可能である。具体的には、データ
母線ＤＡＴＡ［７．．．０］がフリップフロップ１９１
２，１９１４，１９１６，１９１８，１９２０，１９２
２，１９２４，１９２６のＤ入力と接続する。これらフ
リップフロップのＱ出力は送信データ母線ＴＤＡＴＡ
［１８．．．１１］と接続する。
【０７５２】送信バッファへの書き込み動作は２入力Ｎ
ＡＮＤゲート１９４４の制御下にある。一方の入力には
書き込みクロック信号ＷＲＣＬＫが、他方の入力にはア
ドレス・デコード信号ＳＥＬＭ２がそれぞれ印加され
る。ＮＡＮＤゲート１９４４の出力はインバーター１９
４６に印加される。インバーター１９４６の非反転出力
はフリップフロップ１９１２，１９１４，１９１６，１
９１８，１９２０，１９２２，１９２４，１９２６に、
反転出力はＥ入力にそれぞれ印加される。
ＡＮＤゲート１９４４の制御下にある。一方の入力には
書き込みクロック信号ＷＲＣＬＫが、他方の入力にはア
ドレス・デコード信号ＳＥＬＭ２がそれぞれ印加され
る。ＮＡＮＤゲート１９４４の出力はインバーター１９
４６に印加される。インバーター１９４６の非反転出力
はフリップフロップ１９１２，１９１４，１９１６，１
９１８，１９２０，１９２２，１９２４，１９２６に、
反転出力はＥ入力にそれぞれ印加される。
【０７５３】ＩＣＭ２レジスターの受信バッファはフリ
ップフロップ１９２８，１９３０，１９３２，１９３
４，１９３６，１９３８，１９４０，１９４２を含む。
内部母線ＲＤＡＴＡ［１８．．．１１］で受信されたＩ
ＮＣＯＭメッセージがこれらフリップフロップのＤ入力
に印加される。これらフリップフロップに含まれている
メッセージ・ビットはマイクロプロセッサー３０がトラ
イステート・デバイス１９５０，１９５２，１９５４，
１９５６，１９５８，１９６０，１９６２，１９６４を
介してデータ母線ＤＡＴＡ［７．．．０］で読み取るこ
とができる。これらのトライステート・デバイスは２入
力ＮＡＮＤゲート１９６６の制御下にある。一方の入力
にはレジスター・デコード信号ＳＥＬＭ２が印加され、
他方の入力には読み取りクロック信号ＲＤＣＬＫが印加
されて、マイクロプロセッサー３０が読み取り動作を開
始し、アドレス＄００２Ｃをアドレス母線ＡＤＤＲ
［３．．．０］に送出することによってこのバッファの
内容を読み取ることを可能にする。
ップフロップ１９２８，１９３０，１９３２，１９３
４，１９３６，１９３８，１９４０，１９４２を含む。
内部母線ＲＤＡＴＡ［１８．．．１１］で受信されたＩ
ＮＣＯＭメッセージがこれらフリップフロップのＤ入力
に印加される。これらフリップフロップに含まれている
メッセージ・ビットはマイクロプロセッサー３０がトラ
イステート・デバイス１９５０，１９５２，１９５４，
１９５６，１９５８，１９６０，１９６２，１９６４を
介してデータ母線ＤＡＴＡ［７．．．０］で読み取るこ
とができる。これらのトライステート・デバイスは２入
力ＮＡＮＤゲート１９６６の制御下にある。一方の入力
にはレジスター・デコード信号ＳＥＬＭ２が印加され、
他方の入力には読み取りクロック信号ＲＤＣＬＫが印加
されて、マイクロプロセッサー３０が読み取り動作を開
始し、アドレス＄００２Ｃをアドレス母線ＡＤＤＲ
［３．．．０］に送出することによってこのバッファの
内容を読み取ることを可能にする。
【０７５４】受信バッファのフリップフロップに対する
タイミングはＳＲＴＯＭＲ信号及びインバーター１９６
８によって行なわれる。具体的には、インバーター１９
６８の入力にＳＲＴＯＭＲ信号が印加される。これらフ
リップフロップのＥ入力にはインバーター１９６６の非
反転出力が印加され、ＥＮ入力には反転出力が印加され
る。
タイミングはＳＲＴＯＭＲ信号及びインバーター１９６
８によって行なわれる。具体的には、インバーター１９
６８の入力にＳＲＴＯＭＲ信号が印加される。これらフ
リップフロップのＥ入力にはインバーター１９６６の非
反転出力が印加され、ＥＮ入力には反転出力が印加され
る。
【０７５５】送信及び受信バッファのフリップフロップ
はインバーター１９６９から出力される反転ＭＲＣＬＲ
によって０にセットされる。この信号反転ＭＲＣＬＲは
各フリップフロップのＣＤＮに印加される。
はインバーター１９６９から出力される反転ＭＲＣＬＲ
によって０にセットされる。この信号反転ＭＲＣＬＲは
各フリップフロップのＣＤＮに印加される。
【０７５６】ＩＣＭ３メッセージ・レジスターはＩＮＣ
ＯＭメッセージ・ビット２６−１９を含む。レジスター
ＩＣＭ３の送信バッファはフリップフロップ１９７０，
１９７２，１９７４，１９７６，１９７８，１９８０，
１９８２，１９８４を含む。このレジスターの受信バッ
ファはフリップフロップ１９８６，１９８８，１９９
０，１９９２，１９９４，１９９６，１９９８，２００
０を含む。
ＯＭメッセージ・ビット２６−１９を含む。レジスター
ＩＣＭ３の送信バッファはフリップフロップ１９７０，
１９７２，１９７４，１９７６，１９７８，１９８０，
１９８２，１９８４を含む。このレジスターの受信バッ
ファはフリップフロップ１９８６，１９８８，１９９
０，１９９２，１９９４，１９９６，１９９８，２００
０を含む。
【０７５７】マイクロプロセッサー３０はフリップフロ
ップ１９７０，１９７２，１９７４，１９７６，１９７
８，１９８０，１９８２，１９８４のＤ入力に接続する
データ母線ＤＡＴＡ［７．．．０］を介して送信バッフ
ァに書き込む。これらフリップフロップのＱ出力は送信
データ母線ＴＤＡＴＡ［２６．．．１９］に印加され
る。
ップ１９７０，１９７２，１９７４，１９７６，１９７
８，１９８０，１９８２，１９８４のＤ入力に接続する
データ母線ＤＡＴＡ［７．．．０］を介して送信バッフ
ァに書き込む。これらフリップフロップのＱ出力は送信
データ母線ＴＤＡＴＡ［２６．．．１９］に印加され
る。
【０７５８】送信バッファへの書き込み動作は２入力Ｎ
ＡＮＤゲート２００２の制御下にある。一方の入力には
書き込みクロック信号ＷＲＣＬＫが、他方の入力にはレ
ジスター選択信号ＳＥＬＭ３がそれぞれ印加される。Ｎ
ＡＮＤゲート２００２の出力はインバーター２００４に
印加される。インバーター２００４の非反転出力はこれ
らフリップフロップの２つのＥＮ入力に、反転出力はＥ
入力にそれぞれ印加される。
ＡＮＤゲート２００２の制御下にある。一方の入力には
書き込みクロック信号ＷＲＣＬＫが、他方の入力にはレ
ジスター選択信号ＳＥＬＭ３がそれぞれ印加される。Ｎ
ＡＮＤゲート２００２の出力はインバーター２００４に
印加される。インバーター２００４の非反転出力はこれ
らフリップフロップの２つのＥＮ入力に、反転出力はＥ
入力にそれぞれ印加される。
【０７５９】受信バッファはフリップフロップ１９８
６，１９８８，１９９０，１９９２，１９９４，１９９
６，１９９８，２０００を含む。ＩＮＣＯＭネットワー
クから受信されたＩＮＣＯＭメッセージ・ビットは受信
データ母線ＲＤＡＴＡ［２６．．．１９］から送信さ
れ、これらフリップフロップのＤ入力に印加される。マ
イクロプロセッサー３０はトライステート・デバイス２
００８，２０１０，２０１２，２０１４，２０１６，２
０１８，２０２０，２０２２を介してデータ母線ＤＡＴ
Ａ［７．．．０］でこれらフリップフロップの内容を読
み取ることができる。これらのトライステート・デバイ
スは２入力ＮＡＮＤゲート２０２４の制御下にある。一
方の入力には読み取りクロック信号ＲＤＣＬＫが印加さ
れ、他方の入力にはレジスター選択信号ＳＥＬＭ３が印
加されて、マイクロプロセッサー３０が読み取り動作を
開始し、アドレス＄００２Ｄをアドレス母線ＡＤＤＲ
［３．．．０］に送出しさえすればこのバッファの内容
を読み取ることができる。
６，１９８８，１９９０，１９９２，１９９４，１９９
６，１９９８，２０００を含む。ＩＮＣＯＭネットワー
クから受信されたＩＮＣＯＭメッセージ・ビットは受信
データ母線ＲＤＡＴＡ［２６．．．１９］から送信さ
れ、これらフリップフロップのＤ入力に印加される。マ
イクロプロセッサー３０はトライステート・デバイス２
００８，２０１０，２０１２，２０１４，２０１６，２
０１８，２０２０，２０２２を介してデータ母線ＤＡＴ
Ａ［７．．．０］でこれらフリップフロップの内容を読
み取ることができる。これらのトライステート・デバイ
スは２入力ＮＡＮＤゲート２０２４の制御下にある。一
方の入力には読み取りクロック信号ＲＤＣＬＫが印加さ
れ、他方の入力にはレジスター選択信号ＳＥＬＭ３が印
加されて、マイクロプロセッサー３０が読み取り動作を
開始し、アドレス＄００２Ｄをアドレス母線ＡＤＤＲ
［３．．．０］に送出しさえすればこのバッファの内容
を読み取ることができる。
【０７６０】ＩＣＭ３受信バッファのタイミングはＳＲ
ＴＯＭＲ信号及びインバーター２０２６によって行なわ
れる。具体的には、インバーター２０２６の入力にＳＴ
ＲＯＭＲ信号が印加され、これらフリップフロップのＥ
入力にインバーター２０２６の非反転出力が印加され、
ＥＮ入力に反転出力が印加される。
ＴＯＭＲ信号及びインバーター２０２６によって行なわ
れる。具体的には、インバーター２０２６の入力にＳＴ
ＲＯＭＲ信号が印加され、これらフリップフロップのＥ
入力にインバーター２０２６の非反転出力が印加され、
ＥＮ入力に反転出力が印加される。
【０７６１】ＩＣＭ３送信及び受信バッファは反転ＭＲ
ＣＬＲ信号によって０にセットされる。この反転ＭＲＣ
ＬＲはインバーター２００６から出力され、これらフリ
ップフロップのＣＤＮ入力に印加される。
ＣＬＲ信号によって０にセットされる。この反転ＭＲＣ
ＬＲはインバーター２００６から出力され、これらフリ
ップフロップのＣＤＮ入力に印加される。
【０７６２】ＩＣＭ０レジスターはＩＮＣＯＭメッセー
ジの制御／状態ビットを送受信するためのレジスターで
ある。このレジスターのための送信バッファはフリップ
フロップ２０２８，２０３０，２０３２、及びトライス
テート・デバイス２０３４，２０３８，２０４０，２０
４２，２０４４，２０４６，２０４８を含む。受信バッ
ファは１つのフリップフロップ２０２９を含む。
ジの制御／状態ビットを送受信するためのレジスターで
ある。このレジスターのための送信バッファはフリップ
フロップ２０２８，２０３０，２０３２、及びトライス
テート・デバイス２０３４，２０３８，２０４０，２０
４２，２０４４，２０４６，２０４８を含む。受信バッ
ファは１つのフリップフロップ２０２９を含む。
【０７６３】ビットＩＣＭ０［７］はＩＮＣＯＭメッセ
ージのビット２に対応する。送信動作ではこのビットが
マイクロプロセッサー３０によってデータ母線ＤＡＴＡ
［７］を介して書き込まれ、フリップフロップ２０２８
のＤ入力に印加される。このフリップフロップ２０２８
への書き込み動作は２入力ＮＡＮＤゲート２０５０の制
御下にある。一方の入力に書き込みクロック信号ＷＲＣ
ＬＫが印加され、他方の入力にレジスター選択信号ＳＥ
ＬＭＯが印加される。ＮＡＮＤゲート２０５０の出力は
インバーター２０５２に印加され、インバーター２０５
２の非反転出力はフリップフロップ２０２８のＥＮ入力
に、反転出力はＥ入力にそれぞれ印加される。フリップ
フロップ２０２８のＱ出力は送信データ母線ＴＤＡＴＡ
［２］に印加される。
ージのビット２に対応する。送信動作ではこのビットが
マイクロプロセッサー３０によってデータ母線ＤＡＴＡ
［７］を介して書き込まれ、フリップフロップ２０２８
のＤ入力に印加される。このフリップフロップ２０２８
への書き込み動作は２入力ＮＡＮＤゲート２０５０の制
御下にある。一方の入力に書き込みクロック信号ＷＲＣ
ＬＫが印加され、他方の入力にレジスター選択信号ＳＥ
ＬＭＯが印加される。ＮＡＮＤゲート２０５０の出力は
インバーター２０５２に印加され、インバーター２０５
２の非反転出力はフリップフロップ２０２８のＥＮ入力
に、反転出力はＥ入力にそれぞれ印加される。フリップ
フロップ２０２８のＱ出力は送信データ母線ＴＤＡＴＡ
［２］に印加される。
【０７６４】入りＩＮＣＯＭメッセージのビット２は内
部受信データ母線ＲＤＡＴＡ［２］を介して受信され、
フリップフロップ２０２９のＤ入力に印加される。この
フリップフロップ２０２９のタイミング制御はＳＲＴＯ
ＭＲ信号によって行なわれる。ＳＲＴＯＭＲ信号はイン
バーター２０３１に印加され、インバーター２０３１の
非反転出力はフリップフロップ２０２９のＥ入力に、反
転出力はＥＮ入力にそれぞれ印加される。マイクロプロ
セッサー３０によるこのフリップフロップの内容読み取
りを可能にするため、フリップフロップ２０２９のＱ出
力がトライステート・デバイス２０３３を介してデータ
母線ＤＡＴＡ［７］に印加される。トライステート・デ
バイス２０３４はＮＡＮＤゲート２０５４の制御下にあ
る。
部受信データ母線ＲＤＡＴＡ［２］を介して受信され、
フリップフロップ２０２９のＤ入力に印加される。この
フリップフロップ２０２９のタイミング制御はＳＲＴＯ
ＭＲ信号によって行なわれる。ＳＲＴＯＭＲ信号はイン
バーター２０３１に印加され、インバーター２０３１の
非反転出力はフリップフロップ２０２９のＥ入力に、反
転出力はＥＮ入力にそれぞれ印加される。マイクロプロ
セッサー３０によるこのフリップフロップの内容読み取
りを可能にするため、フリップフロップ２０２９のＱ出
力がトライステート・デバイス２０３３を介してデータ
母線ＤＡＴＡ［７］に印加される。トライステート・デ
バイス２０３４はＮＡＮＤゲート２０５４の制御下にあ
る。
【０７６５】ＩＣＯＭビット［６．．．２］はテスト用
である。これらのビットはデータ母線ＤＡＴＡ
［６．．．２］を介してマイクロプロセッサー３０によ
って読み取られる。具体的には、読み取りテスト母線Ｒ
ＴＢ［６．．．２］がトライステート・デバイス２０３
６，２０３８，２０４０，２０４２，２０４４を介して
データ母線ＤＡＴＡ［６．．．２］と接続する。これら
のトライステート・デバイスはＮＡＮＤゲート２０５４
の制御下にある。ＮＡＮＤゲート２０５４への一方の入
力は読み取りクロック信号ＲＤＣＬＫであり、他方の入
力はレジスター選択信号ＳＥＬＭＯである。
である。これらのビットはデータ母線ＤＡＴＡ
［６．．．２］を介してマイクロプロセッサー３０によ
って読み取られる。具体的には、読み取りテスト母線Ｒ
ＴＢ［６．．．２］がトライステート・デバイス２０３
６，２０３８，２０４０，２０４２，２０４４を介して
データ母線ＤＡＴＡ［６．．．２］と接続する。これら
のトライステート・デバイスはＮＡＮＤゲート２０５４
の制御下にある。ＮＡＮＤゲート２０５４への一方の入
力は読み取りクロック信号ＲＤＣＬＫであり、他方の入
力はレジスター選択信号ＳＥＬＭＯである。
【０７６６】２つのＡＮＤゲート２０５５，２０５６も
テスト回路の一部を構成する。具体的には、ＡＮＤゲー
ト２０５５は３入力ＡＮＤゲートであり、第１の入力に
は書き込みクロック信号ＷＲＣＬＫが、第２の入力には
レジスター選択信号ＳＥＬＭＯが、第３の入力にはテス
ト信号ＴＥＳＴがそれぞれ印加される。ＡＮＤゲート２
０５５の出力はＤＡＴＡ［２］と共にＡＮＤゲート２０
５６に印加される。ＡＮＤゲート２０５６の出力は書き
込みテスト母線ＷＴＢ［２．．．０］に印加される。
テスト回路の一部を構成する。具体的には、ＡＮＤゲー
ト２０５５は３入力ＡＮＤゲートであり、第１の入力に
は書き込みクロック信号ＷＲＣＬＫが、第２の入力には
レジスター選択信号ＳＥＬＭＯが、第３の入力にはテス
ト信号ＴＥＳＴがそれぞれ印加される。ＡＮＤゲート２
０５５の出力はＤＡＴＡ［２］と共にＡＮＤゲート２０
５６に印加される。ＡＮＤゲート２０５６の出力は書き
込みテスト母線ＷＴＢ［２．．．０］に印加される。
【０７６７】ビットＩＣＭ０［１，０］は状態ビットで
あり、いずれも真の読み書きビットである。マイクロプ
ロセッサー３０はフリップフロップ２０３０，２０３２
のＤ入力と接続するデータ母線ＤＡＴＡ［１，０］を介
してこれらのビットを書き込むことができる。これらフ
リップフロップへの書き込み動作はＮＡＮＤゲート２０
５０及びインバーター２０５２によって制御される。具
体的には、インバーター２０５２の非反転出力がフリッ
プフロップ２０３０，２０３２のＥＮ入力に、反転出力
がＥ入力にそれぞれ印加される。これらフリップフロッ
プのＱ出力は内部状態ビット読み取り母線ＲＳＢ［２
６，２５］と接続する一方、トライステート・デバイス
２０４６，２０４８を介してデータ母線ＤＡＴＡ［１，
０］とも接続して、マイクロプロセッサー３０によるこ
れらフリップフロップの内容読み取りを可能にする。ト
ライステート・デバイス２０４６，２０４８は読み取り
制御ＮＡＮＤゲート２０５４の制御下にある。
あり、いずれも真の読み書きビットである。マイクロプ
ロセッサー３０はフリップフロップ２０３０，２０３２
のＤ入力と接続するデータ母線ＤＡＴＡ［１，０］を介
してこれらのビットを書き込むことができる。これらフ
リップフロップへの書き込み動作はＮＡＮＤゲート２０
５０及びインバーター２０５２によって制御される。具
体的には、インバーター２０５２の非反転出力がフリッ
プフロップ２０３０，２０３２のＥＮ入力に、反転出力
がＥ入力にそれぞれ印加される。これらフリップフロッ
プのＱ出力は内部状態ビット読み取り母線ＲＳＢ［２
６，２５］と接続する一方、トライステート・デバイス
２０４６，２０４８を介してデータ母線ＤＡＴＡ［１，
０］とも接続して、マイクロプロセッサー３０によるこ
れらフリップフロップの内容読み取りを可能にする。ト
ライステート・デバイス２０４６，２０４８は読み取り
制御ＮＡＮＤゲート２０５４の制御下にある。
【０７６８】フリップフロップ２０２８，２０２９，２
０３０，２０３２はいずれもシステムのリセットと同時
に０にセットされる。具体的には、インバーター２０５
７から出力される反転ＭＲＣＬＲ信号がこれらフリップ
フロップのＣＤＮ入力に印加される。
０３０，２０３２はいずれもシステムのリセットと同時
に０にセットされる。具体的には、インバーター２０５
７から出力される反転ＭＲＣＬＲ信号がこれらフリップ
フロップのＣＤＮ入力に印加される。
【０７６９】ＩＣＣＲレジスターはバイトワイドの読み
書き制御レジスターであり、ＩＣＣ２９の動作制御に使
用される。図７０に示したこのレジスターはフリップフ
ロップ２０５８，２０６０，２０６２，２０６４及びＡ
ＮＤゲート２０６６，２０６８，２０７０，２０７２を
含む。具体的には、フリップフロップ２０５８，２０６
０，２０６２，２０６４のＤ入力にデータ母線ＤＡＴＡ
［７．．．４］が印加される。これらフリップフロップ
２０５８，２０６０，２０６２，２０６４のタイミング
制御は書き込み制御ＮＡＮＤゲート２０７４及びインバ
ーター２０７６によって行なわれる。具体的には、ＩＣ
ＣＲレジスター・デコード信号ＳＥＬＣＲがＮＡＮＤゲ
ート２０７４の一方の入力に印加され、ＮＡＮＤゲート
２０７４の出力がインバーター２０７６の入力に印加さ
れる。インバーター２０７６の反転出力がこれらフリッ
プフロップのＥ入力に、非反転出力がＥＮ入力にそれぞ
れ印加される。
書き制御レジスターであり、ＩＣＣ２９の動作制御に使
用される。図７０に示したこのレジスターはフリップフ
ロップ２０５８，２０６０，２０６２，２０６４及びＡ
ＮＤゲート２０６６，２０６８，２０７０，２０７２を
含む。具体的には、フリップフロップ２０５８，２０６
０，２０６２，２０６４のＤ入力にデータ母線ＤＡＴＡ
［７．．．４］が印加される。これらフリップフロップ
２０５８，２０６０，２０６２，２０６４のタイミング
制御は書き込み制御ＮＡＮＤゲート２０７４及びインバ
ーター２０７６によって行なわれる。具体的には、ＩＣ
ＣＲレジスター・デコード信号ＳＥＬＣＲがＮＡＮＤゲ
ート２０７４の一方の入力に印加され、ＮＡＮＤゲート
２０７４の出力がインバーター２０７６の入力に印加さ
れる。インバーター２０７６の反転出力がこれらフリッ
プフロップのＥ入力に、非反転出力がＥＮ入力にそれぞ
れ印加される。
【０７７０】フリップフロップ２０５８，２０６０，２
０６２，２０６４のＱ出力は後述する制御ビットＩＣＣ
Ｒ［７．．．４］と連携する内部制御母線ＣＲ
［７．．．４］に印加される。このＱ出力はトライステ
ート・デバイス２０７８，２０８０，２０８２，２０８
４を介してデータ母線ＤＡＴＡ［７．．．４］とも接続
して、マイクロプロセッサー３０によるフリップフロッ
プ２０５８，２０６０，２０６２，２０６４の内容読み
取りを可能にする。トライステート・デバイス２０７
８，２０８０，２０８２，２０８４は２入力ＮＡＮＤゲ
ート２０８６の制御下にある。ＮＡＮＤゲート２０８６
への一方の入力はＩＣＣＲレジスター・デコード信号Ｓ
ＥＬＣＲであり、他方の入力は書き込みクロック信号Ｗ
ＲＣＬＫである。
０６２，２０６４のＱ出力は後述する制御ビットＩＣＣ
Ｒ［７．．．４］と連携する内部制御母線ＣＲ
［７．．．４］に印加される。このＱ出力はトライステ
ート・デバイス２０７８，２０８０，２０８２，２０８
４を介してデータ母線ＤＡＴＡ［７．．．４］とも接続
して、マイクロプロセッサー３０によるフリップフロッ
プ２０５８，２０６０，２０６２，２０６４の内容読み
取りを可能にする。トライステート・デバイス２０７
８，２０８０，２０８２，２０８４は２入力ＮＡＮＤゲ
ート２０８６の制御下にある。ＮＡＮＤゲート２０８６
への一方の入力はＩＣＣＲレジスター・デコード信号Ｓ
ＥＬＣＲであり、他方の入力は書き込みクロック信号Ｗ
ＲＣＬＫである。
【０７７１】フリップフロップ２０５８，２０６０，２
０６２，２０６４はシステムのリセットと同時にゼロに
セットされる。具体的には、これらフリップフロップの
ＣＤＮ入力に反転ＩＲＥＳＥＴ信号が印加され、この信
号はインバーター２０８８から出力される。
０６２，２０６４はシステムのリセットと同時にゼロに
セットされる。具体的には、これらフリップフロップの
ＣＤＮ入力に反転ＩＲＥＳＥＴ信号が印加され、この信
号はインバーター２０８８から出力される。
【０７７２】ビットＩＣＣＲ［７．．．４］は制御ビッ
トである。ビットＩＣＣＲ［７］はＩＣＣ２９の割り込
み動作を許可する。ビットＩＣＣＲ［６］は高速状態リ
クエスト・メッセージに対する自動的な応答を可能にす
る。制御ビットＩＣＣＲ［４］使用されない。
トである。ビットＩＣＣＲ［７］はＩＣＣ２９の割り込
み動作を許可する。ビットＩＣＣＲ［６］は高速状態リ
クエスト・メッセージに対する自動的な応答を可能にす
る。制御ビットＩＣＣＲ［４］使用されない。
【０７７３】ビットＩＣＣＲ［５］はＩＮＣＯＭ通信コ
ントローラーのマスター・モードへの切り換えを可能に
する許可ビットで有る。このビットが０ならば、ＩＣＣ
２９はマスター・モードに入れず、１ならばマスター・
モードに入ることができる。このビットもシステムのリ
セットに伴なって０にセットされる。これは２入力ＡＮ
Ｄゲート２０８９によって行なわれる。ＡＮＤゲート２
０８９への一方の入力はＣＦＲ状態レジスター・ビット
ＣＦＲ［７］からの許可ビットであり、他方の入力は反
転ＩＲＥＳＥＴ信号である。ＡＮＤゲート２０８９の出
力はフリップフロップ２０６２のＣＤＮ入力に印加され
る。
ントローラーのマスター・モードへの切り換えを可能に
する許可ビットで有る。このビットが０ならば、ＩＣＣ
２９はマスター・モードに入れず、１ならばマスター・
モードに入ることができる。このビットもシステムのリ
セットに伴なって０にセットされる。これは２入力ＡＮ
Ｄゲート２０８９によって行なわれる。ＡＮＤゲート２
０８９への一方の入力はＣＦＲ状態レジスター・ビット
ＣＦＲ［７］からの許可ビットであり、他方の入力は反
転ＩＲＥＳＥＴ信号である。ＡＮＤゲート２０８９の出
力はフリップフロップ２０６２のＣＤＮ入力に印加され
る。
【０７７４】ビットＩＣＣＲ［３．．．０］は指令ビッ
トである。指令ビットはマイクロプロセッサー３０によ
ってデータ母線ＤＡＴＡ［３．．．０］を介して書き込
まれ、ＡＮＤゲート２０６６，２０６８，２０７０，２
０７２の入力に印加される。インバーター２０８６から
出力される書き込み制御信号はデータ母線ＤＡＴＡ
［３．．．０］を介してＡＮＤゲート２０６６，２０６
８，２０７０，２０７２の入力に印加される。インバー
ター２０８６の入力は書き込み制御ＮＡＮＤゲート２０
７４の出力と接続する。ＡＮＤゲート２０６６，２０６
８，２０７０，２０７２の出力は内部ＩＣＣＲレジスタ
ー母線ＣＲ［３．．．０］に印加される。
トである。指令ビットはマイクロプロセッサー３０によ
ってデータ母線ＤＡＴＡ［３．．．０］を介して書き込
まれ、ＡＮＤゲート２０６６，２０６８，２０７０，２
０７２の入力に印加される。インバーター２０８６から
出力される書き込み制御信号はデータ母線ＤＡＴＡ
［３．．．０］を介してＡＮＤゲート２０６６，２０６
８，２０７０，２０７２の入力に印加される。インバー
ター２０８６の入力は書き込み制御ＮＡＮＤゲート２０
７４の出力と接続する。ＡＮＤゲート２０６６，２０６
８，２０７０，２０７２の出力は内部ＩＣＣＲレジスタ
ー母線ＣＲ［３．．．０］に印加される。
【０７７５】ビットＩＣＣＲ［３．．．０］は真の読み
書きビットではなく、マイクロプロセッサー３０によっ
て読み取られる時は常に０である。即ち、ビットＩＣＣ
Ｒ［３．．．０］はトライステート・デバイス２０９
０，２０９２，２０９４，２０９６を介してデータ母線
ＤＡＴＡ［３．．．０］と接続し、これらのトライステ
ート・デバイスへの入力は接地されている。これらのト
ライステート・デバイスはＮＡＮＤゲート２０８６の制
御下にある。
書きビットではなく、マイクロプロセッサー３０によっ
て読み取られる時は常に０である。即ち、ビットＩＣＣ
Ｒ［３．．．０］はトライステート・デバイス２０９
０，２０９２，２０９４，２０９６を介してデータ母線
ＤＡＴＡ［３．．．０］と接続し、これらのトライステ
ート・デバイスへの入力は接地されている。これらのト
ライステート・デバイスはＮＡＮＤゲート２０８６の制
御下にある。
【０７７６】ＩＣＳＲはバイトワイドの読み取り専用状
態レジスターであり、マイクロプロセッサー３０がＩＮ
ＣＯＭ通信コントローラー２９と通信中であることを示
すＩＣＣ２９状態フラッグを含む。このレジスターはト
ライステート・デバイス２０９８，２１００，２１０
２，２１０４，２１０６，２１０８，２１１０，２１１
２から成り、これらトライステート・デバイスの入力に
内部ＩＣＳＲ制御レジスター母線ＳＲ［７．．．０］が
接続する。これらのトライステート・デバイスは２入力
ＮＡＮＤゲート２１１４の制御下にある。一方の入力に
はＩＣＳＲレジスター選択デコード信号が、他方の入力
には読み取りクロック信号ＲＤＣＬＫがそれぞれ印加さ
れる。
態レジスターであり、マイクロプロセッサー３０がＩＮ
ＣＯＭ通信コントローラー２９と通信中であることを示
すＩＣＣ２９状態フラッグを含む。このレジスターはト
ライステート・デバイス２０９８，２１００，２１０
２，２１０４，２１０６，２１０８，２１１０，２１１
２から成り、これらトライステート・デバイスの入力に
内部ＩＣＳＲ制御レジスター母線ＳＲ［７．．．０］が
接続する。これらのトライステート・デバイスは２入力
ＮＡＮＤゲート２１１４の制御下にある。一方の入力に
はＩＣＳＲレジスター選択デコード信号が、他方の入力
には読み取りクロック信号ＲＤＣＬＫがそれぞれ印加さ
れる。
【０７７７】デジタル復調器 デジタル復調器１６９４は入りＩＮＣＯＭメッセージを
復調して復調出力ビットＤＥＭＯＤＡＴを形成する。こ
の復調器１６９４を図９３−１００に示した。また、そ
のブロックダイヤグラムを図９３に示した。デジタル復
調器１６９４はタイミング発生器２１１６、レシーバー
相関器２１１８、復調器制御回路２１２０及びビット・
カウンタ−２１２２を含む。
復調して復調出力ビットＤＥＭＯＤＡＴを形成する。こ
の復調器１６９４を図９３−１００に示した。また、そ
のブロックダイヤグラムを図９３に示した。デジタル復
調器１６９４はタイミング発生器２１１６、レシーバー
相関器２１１８、復調器制御回路２１２０及びビット・
カウンタ−２１２２を含む。
【０７７８】タイミング発生器を図９４，９５に示し、
タイミング発生器の種々の出力について、そのタイミン
グダイヤグラムを図１１８，１１９に示した。タイミン
グ発生器２１１６は図９４に示すマスター・クロック発
生器２１１７及び図９５に示すビット位相タイミング発
生器２１１９を含む。
タイミング発生器の種々の出力について、そのタイミン
グダイヤグラムを図１１８，１１９に示した。タイミン
グ発生器２１１６は図９４に示すマスター・クロック発
生器２１１７及び図９５に示すビット位相タイミング発
生器２１１９を含む。
【０７７９】ＩＣＣ２９は選択された送信モードに応じ
て多様なビット伝送速度で動作するように構成すること
ができる。ビット伝送速度を表１９に例示した。任意の
ビット伝送速度に合わせてマスター・クロック発生器２
１１７からクロック信号が出力される。ＩＣＡＨレジス
ター・ビットＩＣＡＨ［７，６］がビット伝送速度を決
定し、ビットＩＣＡＨ［５］が変調方法を決定する。す
でに述べたように、ＡＳＫ及びＦＳＫ変調方式はコンパ
チブルであるから、ベースバンドとＦＳＫ／ＡＳＫのい
ずれかを選択するのに必要なビットはＩＣＡＨ［５］だ
けである。選択されたビット伝送速動はＭＵＸ２１２４
から出力される。ＭＵＸ２１２４のＺ出力は表１９の中
から選択されたビット伝送速度及び変調方法に対応する
ビット位相クロック信号ＢＩＴＰＨＣＫである。ＭＵＸ
２１２４の選択入力Ｓに指令ビットＩＣＡＨ［５］が印
加される。ＭＵＸ２１２４への入力はベースバンドＭＵ
Ｘ２１２６及びＡＳＫ／ＦＳＫ ＭＵＸ２１２８と接続
する。
て多様なビット伝送速度で動作するように構成すること
ができる。ビット伝送速度を表１９に例示した。任意の
ビット伝送速度に合わせてマスター・クロック発生器２
１１７からクロック信号が出力される。ＩＣＡＨレジス
ター・ビットＩＣＡＨ［７，６］がビット伝送速度を決
定し、ビットＩＣＡＨ［５］が変調方法を決定する。す
でに述べたように、ＡＳＫ及びＦＳＫ変調方式はコンパ
チブルであるから、ベースバンドとＦＳＫ／ＡＳＫのい
ずれかを選択するのに必要なビットはＩＣＡＨ［５］だ
けである。選択されたビット伝送速動はＭＵＸ２１２４
から出力される。ＭＵＸ２１２４のＺ出力は表１９の中
から選択されたビット伝送速度及び変調方法に対応する
ビット位相クロック信号ＢＩＴＰＨＣＫである。ＭＵＸ
２１２４の選択入力Ｓに指令ビットＩＣＡＨ［５］が印
加される。ＭＵＸ２１２４への入力はベースバンドＭＵ
Ｘ２１２６及びＡＳＫ／ＦＳＫ ＭＵＸ２１２８と接続
する。
【０７８０】表１９に示す種々のベースバンド・ビット
伝送速度がＭＵＸ２１２６の入力に印加される。同じく
表１９に示す種々のＡＳＫ／ＦＳＫビット伝送速度がＦ
ＳＫＭＵＸ２１２８の入力に印加される。ＭＵＸ２１２
６，２１２８の選択入力に印加される指令ビットＩＣＡ
Ｈ［７，６］によって種々のビット伝送速度が選択さ
れ、ＩＣ１０の水晶発振器、及びカウンター２１３０，
２１３２を含むタイミング発生器２１１６から種々のビ
ット伝送速度が得られる。
伝送速度がＭＵＸ２１２６の入力に印加される。同じく
表１９に示す種々のＡＳＫ／ＦＳＫビット伝送速度がＦ
ＳＫＭＵＸ２１２８の入力に印加される。ＭＵＸ２１２
６，２１２８の選択入力に印加される指令ビットＩＣＡ
Ｈ［７，６］によって種々のビット伝送速度が選択さ
れ、ＩＣ１０の水晶発振器、及びカウンター２１３０，
２１３２を含むタイミング発生器２１１６から種々のビ
ット伝送速度が得られる。
【０７８１】カウンター２１３０はベースバンド・ビッ
ト伝送速度を発生させるのに利用され、フリップフロッ
プ２１３２，２１３４，２１３６、ＭＵＸ２１３８、イ
ンバーター２１４０、及び排他的ＯＲゲート２１４２を
含む。もしＩＣＣ２９がアクチブならば、７．３７２８
ＭＨｚまたは３．６８６４ＭＨｚ水晶発振器を使用しな
ければならない。使用する水晶発振器に応じて、排他的
ＯＲゲート２１４２の入力に印加される位相２クロック
信号ＰＨ２及びＥＯ２信号に基づき排他的ＯＲゲート２
１４２の出力にいずれか一方の周波数が得られる。ＥＯ
２はＰＨ２とは９０°だけ位相のずれた信号である。
ト伝送速度を発生させるのに利用され、フリップフロッ
プ２１３２，２１３４，２１３６、ＭＵＸ２１３８、イ
ンバーター２１４０、及び排他的ＯＲゲート２１４２を
含む。もしＩＣＣ２９がアクチブならば、７．３７２８
ＭＨｚまたは３．６８６４ＭＨｚ水晶発振器を使用しな
ければならない。使用する水晶発振器に応じて、排他的
ＯＲゲート２１４２の入力に印加される位相２クロック
信号ＰＨ２及びＥＯ２信号に基づき排他的ＯＲゲート２
１４２の出力にいずれか一方の周波数が得られる。ＥＯ
２はＰＨ２とは９０°だけ位相のずれた信号である。
【０７８２】フリップフロップ２１３２，２１３４，２
１３６は２分割リプルカウンターとして接続されてい
る。即ち、これらのフリップフロップの反転Ｑ出力はＤ
入力に印加される。また、選考フリップフロップの反転
Ｑ出力は後続フリップフロップのクロック入力ＣＰに印
加される。フリップフロップ２１３２，２１３４，２１
３６の出力は２つの入力によって分割される。水晶発振
器の選択に応じて、排他的ＯＲゲート２１４２はＭＵＸ
２１３８の一方の入力に印加され、フリップフロップ２
１３２の反転Ｑ出力はＭＵＸ２１３８の他方の入力に印
加される。７．３７２８ＭＨｚ水晶発振器が使用される
場合、フリップフロップ２１３２はこの周波数を２等分
してＭＵＸ２１３８のＺ出力において３．６８６４ＭＨ
ｚの信号を形成する。３．６８６４ＭＨｚ水晶発振器を
使用する場合には、この信号はＭＵＸ２１３８の他方の
入力に直接印加されて、ボー速度が１５３．６Ｋｂｐｓ
となる。ＭＵＸ２１３８はＭＵＸ２１３８のＳ入力に印
加される構成レジスター・ビットＡＣＦＲ［６］によっ
て制御される。ビットＡＣＦＲ［６］は分周比を選択す
る。ＭＵＸ２１３８のＺ出力は３．６８６４ＭＨｚ信号
である。この信号はベースバンドＭＵＸ２１２６の一方
の入力に印加されるだけでなく、他方の２等分カウンタ
ー２１３４のクロック入力ＣＰにも印加されてその反転
Ｑ出力において１．８２３２ＭＨｚ信号を形成する。
１．８２３２ＭＨｚ信号はベースバンドＭＵＸ２１２６
の他方の入力に印加され、ボー速度が７６．８Ｋｂｐｓ
となる。カウンター２１３４の反転Ｑ出力は別の２分割
カウンター２１３６のクロック入力にも印加される。こ
のカウンターの出力はインバーター２１４０に印加さ
れ、インバーター２１４０の出力は９２１．６ｋＨｚ信
号である。この信号はベースバンドＭＵＸ２１２６の他
方の入力に印加され、ボー速度は３８．４Ｋｂｐｓとな
る。
１３６は２分割リプルカウンターとして接続されてい
る。即ち、これらのフリップフロップの反転Ｑ出力はＤ
入力に印加される。また、選考フリップフロップの反転
Ｑ出力は後続フリップフロップのクロック入力ＣＰに印
加される。フリップフロップ２１３２，２１３４，２１
３６の出力は２つの入力によって分割される。水晶発振
器の選択に応じて、排他的ＯＲゲート２１４２はＭＵＸ
２１３８の一方の入力に印加され、フリップフロップ２
１３２の反転Ｑ出力はＭＵＸ２１３８の他方の入力に印
加される。７．３７２８ＭＨｚ水晶発振器が使用される
場合、フリップフロップ２１３２はこの周波数を２等分
してＭＵＸ２１３８のＺ出力において３．６８６４ＭＨ
ｚの信号を形成する。３．６８６４ＭＨｚ水晶発振器を
使用する場合には、この信号はＭＵＸ２１３８の他方の
入力に直接印加されて、ボー速度が１５３．６Ｋｂｐｓ
となる。ＭＵＸ２１３８はＭＵＸ２１３８のＳ入力に印
加される構成レジスター・ビットＡＣＦＲ［６］によっ
て制御される。ビットＡＣＦＲ［６］は分周比を選択す
る。ＭＵＸ２１３８のＺ出力は３．６８６４ＭＨｚ信号
である。この信号はベースバンドＭＵＸ２１２６の一方
の入力に印加されるだけでなく、他方の２等分カウンタ
ー２１３４のクロック入力ＣＰにも印加されてその反転
Ｑ出力において１．８２３２ＭＨｚ信号を形成する。
１．８２３２ＭＨｚ信号はベースバンドＭＵＸ２１２６
の他方の入力に印加され、ボー速度が７６．８Ｋｂｐｓ
となる。カウンター２１３４の反転Ｑ出力は別の２分割
カウンター２１３６のクロック入力にも印加される。こ
のカウンターの出力はインバーター２１４０に印加さ
れ、インバーター２１４０の出力は９２１．６ｋＨｚ信
号である。この信号はベースバンドＭＵＸ２１２６の他
方の入力に印加され、ボー速度は３８．４Ｋｂｐｓとな
る。
【０７８３】１９．２Ｋｂｐｓベースバンド速度信号を
形成するのは排他的ＯＲゲート２１４２、及びフリップ
フロップ２１４４，２１４６を含む回路である。具体的
には、インバーター２１４０から出力される９２１．６
ｋＨｚ信号がフリップフロップ２１４４，２１４６を含
むジョンソン・カウンターに印加される。即ち、インバ
ーター２１４０の出力がフリップフロップ２１４４，２
１４６のクロック入力ＣＰに印加され、フリップフロッ
プ２１４４のＱ出力がフリップフロップ２１４６のＤ入
力に、フリップフロップ２１４６の反転Ｑ出力がフリッ
プフロップ２１４４のＤ入力にそれぞれ印加される。フ
リップフロップ２１４６のＱ出力は２３０．４ｋＨｚ信
号である。この信号は排他的ＯＲゲート２１４２の一方
の入力に印加される。排他的ＯＲゲート２１４２への他
方の入力はフリップフロップ２１４４からのＱ出力信号
である。排他的ＯＲゲート２１４２の出力はビット伝送
速度１９．２Ｋｂｐｓと等価の４６０．８ｋＨｚ信号で
ある。
形成するのは排他的ＯＲゲート２１４２、及びフリップ
フロップ２１４４，２１４６を含む回路である。具体的
には、インバーター２１４０から出力される９２１．６
ｋＨｚ信号がフリップフロップ２１４４，２１４６を含
むジョンソン・カウンターに印加される。即ち、インバ
ーター２１４０の出力がフリップフロップ２１４４，２
１４６のクロック入力ＣＰに印加され、フリップフロッ
プ２１４４のＱ出力がフリップフロップ２１４６のＤ入
力に、フリップフロップ２１４６の反転Ｑ出力がフリッ
プフロップ２１４４のＤ入力にそれぞれ印加される。フ
リップフロップ２１４６のＱ出力は２３０．４ｋＨｚ信
号である。この信号は排他的ＯＲゲート２１４２の一方
の入力に印加される。排他的ＯＲゲート２１４２への他
方の入力はフリップフロップ２１４４からのＱ出力信号
である。排他的ＯＲゲート２１４２の出力はビット伝送
速度１９．２Ｋｂｐｓと等価の４６０．８ｋＨｚ信号で
ある。
【０７８４】カウンター２１３２及びＯＲゲート２１４
８によってＡＳＫ／ＦＳＫビット伝送速度信号が形成さ
れる。具体的には、フリップフロップ２１４４のＱ出力
がＯＲゲート２１４８の一方の入力に印加される。この
信号は２３０．４ｋＨｚ信号である。フリップフロップ
２１４６のＱ出力はＯＲゲート２１４８の他方の入力に
印加される。インバーター２１４０の出力はＯＲゲート
２１４８の第３の入力に印加される。ＯＲゲート２１４
８の出力はカウンター２１３２に印加され、カウンター
２１３２はいずれも２分割カウンターとして接続された
フリップフロップ２１５０，２１５２，２１５６，２１
５８を含み、各フリップフロップの反転Ｑ出力がＤ入力
と接続している。ＯＲゲート２１４８の出力は２３０．
４ｋＨｚ信号であり、フリップフロップ２１５０のクロ
ック入力ＣＰに印加される。このフリップフロップ２１
５０は入力周波数を２等分してそのＱ出力に１１５．２
ｋＨｚ信号を形成し、この信号がＡＳＫ／ＦＳＫ ＭＵ
Ｘ２１２８の一方の入力に印加されてビット伝送速度９
６００ｂｐｓの信号を発生させる。カウンター２１５０
の反転Ｑ出力がカウンター２１５２のクロック入力に印
加されてその反転Ｑ出力に５７．６ｋＨｚ信号を発生さ
せ、この信号がカウンター２１５４のクロック入力ＣＰ
に印加されてそのＱ出力に２８．８ｋＨｚ信号を発生さ
せる。この２８．８ｋＨｚ信号がカウンター２１５６の
クロック入力ＣＰに印加されてそのＱ出力に１４．４ｋ
Ｈｚ信号を発生させ、１４．４ｋＨｚ信号がカウンター
２１５８のクロック入力に印加されてそのＱ出力に７．
２ｋＨｚ信号を発生させ、この７．２ｋＨｚ信号がＡＳ
Ｋ／ＦＳＫ ＭＵＸ２１２８に印加されて３００ｂｐｓ
信号を発生させる。
８によってＡＳＫ／ＦＳＫビット伝送速度信号が形成さ
れる。具体的には、フリップフロップ２１４４のＱ出力
がＯＲゲート２１４８の一方の入力に印加される。この
信号は２３０．４ｋＨｚ信号である。フリップフロップ
２１４６のＱ出力はＯＲゲート２１４８の他方の入力に
印加される。インバーター２１４０の出力はＯＲゲート
２１４８の第３の入力に印加される。ＯＲゲート２１４
８の出力はカウンター２１３２に印加され、カウンター
２１３２はいずれも２分割カウンターとして接続された
フリップフロップ２１５０，２１５２，２１５６，２１
５８を含み、各フリップフロップの反転Ｑ出力がＤ入力
と接続している。ＯＲゲート２１４８の出力は２３０．
４ｋＨｚ信号であり、フリップフロップ２１５０のクロ
ック入力ＣＰに印加される。このフリップフロップ２１
５０は入力周波数を２等分してそのＱ出力に１１５．２
ｋＨｚ信号を形成し、この信号がＡＳＫ／ＦＳＫ ＭＵ
Ｘ２１２８の一方の入力に印加されてビット伝送速度９
６００ｂｐｓの信号を発生させる。カウンター２１５０
の反転Ｑ出力がカウンター２１５２のクロック入力に印
加されてその反転Ｑ出力に５７．６ｋＨｚ信号を発生さ
せ、この信号がカウンター２１５４のクロック入力ＣＰ
に印加されてそのＱ出力に２８．８ｋＨｚ信号を発生さ
せる。この２８．８ｋＨｚ信号がカウンター２１５６の
クロック入力ＣＰに印加されてそのＱ出力に１４．４ｋ
Ｈｚ信号を発生させ、１４．４ｋＨｚ信号がカウンター
２１５８のクロック入力に印加されてそのＱ出力に７．
２ｋＨｚ信号を発生させ、この７．２ｋＨｚ信号がＡＳ
Ｋ／ＦＳＫ ＭＵＸ２１２８に印加されて３００ｂｐｓ
信号を発生させる。
【０７８５】カウンター２１３０，２１３２、及びフリ
ップフロップ２１４４，２１４６を含むジョンソン・カ
ウンターはシステムのリセットに伴なって、且つテスト
中、０にセットされる。具体的には、２入力ＯＲゲート
２１６０の一方の入力にリセット信号反転ＩＲＥＳＥＴ
が印加され、他方の入力に書き込みテスト母線ＷＴＢ２
からの信号が印加される。ＯＲゲートの出力がインバー
ター２１６２の入力に印加され、インバーター２１６２
の出力がフリップフロップ２１３２，２１３４，２１３
６，２１４４，２１４６，２１５０，２１５２，２１５
４，２１５６，２１５８のＣＤＮ入力に印加される。
ップフロップ２１４４，２１４６を含むジョンソン・カ
ウンターはシステムのリセットに伴なって、且つテスト
中、０にセットされる。具体的には、２入力ＯＲゲート
２１６０の一方の入力にリセット信号反転ＩＲＥＳＥＴ
が印加され、他方の入力に書き込みテスト母線ＷＴＢ２
からの信号が印加される。ＯＲゲートの出力がインバー
ター２１６２の入力に印加され、インバーター２１６２
の出力がフリップフロップ２１３２，２１３４，２１３
６，２１４４，２１４６，２１５０，２１５２，２１５
４，２１５６，２１５８のＣＤＮ入力に印加される。
【０７８６】ＦＳＫ変調方式では２つの搬送周波数；１
１５．２ｋＨｚ及び９２．１６ｋＨｚが使用される。９
２．１６ｋＨｚ信号は１０進カウンター２１６４から出
力される。この１０進カウンターはフリップフロップ２
１６６，２１６８，２１７０，２１７２、ＮＯＲゲート
２１７４及びＡＮＤゲート２１７６を含む。９２．１６
ｋＨｚ信号は信号ＦＣＡとしてフリップフロップ２１７
２のＱ出力に形成される。９２１．６ｋＨｚ信号がフリ
ップフロップ２１６６，２１７０のクロック入力に印加
される。フリップフロップ２１６６の反転Ｑ出力はフリ
ップフロップ２１６８のクロック入力ＣＰに印加され
る。フリップフロップ２１６６のＱ出力が２入力ＮＯＲ
ゲート２１７４の一方の入力に、フリップフロップ２１
７０のＱ出力が他方の入力にそれぞれ印加される。ＮＯ
Ｒゲート２１７４の出力はフリップフロップ２１６６の
Ｄ入力に印加される。フリップフロップ２１６８の反転
Ｑ出力はこのフリップフロップのＤ入力に印加される。
フリップフロップ２１６８のＱ出力が２入力ＡＮＤゲー
ト２１７６の一方の入力に、フリップフロップ２１６６
のＱ出力が他方の入力にそれぞれ印加される。ＡＮＤゲ
ート２１７６の出力はフリップフロップ２１７０のＤ入
力に印加される。フリップフロップ２１７０の反転Ｑ出
力はフリップフロップ２１７２のクロック入力に印加さ
れ、フリップフロップ２１７２の反転Ｑ出力はそのＤ入
力に印加される。したがって、フリップフロップ２１７
２のＱ出力は入力信号９２１．６ｋＨｚの１／１０であ
る。
１５．２ｋＨｚ及び９２．１６ｋＨｚが使用される。９
２．１６ｋＨｚ信号は１０進カウンター２１６４から出
力される。この１０進カウンターはフリップフロップ２
１６６，２１６８，２１７０，２１７２、ＮＯＲゲート
２１７４及びＡＮＤゲート２１７６を含む。９２．１６
ｋＨｚ信号は信号ＦＣＡとしてフリップフロップ２１７
２のＱ出力に形成される。９２１．６ｋＨｚ信号がフリ
ップフロップ２１６６，２１７０のクロック入力に印加
される。フリップフロップ２１６６の反転Ｑ出力はフリ
ップフロップ２１６８のクロック入力ＣＰに印加され
る。フリップフロップ２１６６のＱ出力が２入力ＮＯＲ
ゲート２１７４の一方の入力に、フリップフロップ２１
７０のＱ出力が他方の入力にそれぞれ印加される。ＮＯ
Ｒゲート２１７４の出力はフリップフロップ２１６６の
Ｄ入力に印加される。フリップフロップ２１６８の反転
Ｑ出力はこのフリップフロップのＤ入力に印加される。
フリップフロップ２１６８のＱ出力が２入力ＡＮＤゲー
ト２１７６の一方の入力に、フリップフロップ２１６６
のＱ出力が他方の入力にそれぞれ印加される。ＡＮＤゲ
ート２１７６の出力はフリップフロップ２１７０のＤ入
力に印加される。フリップフロップ２１７０の反転Ｑ出
力はフリップフロップ２１７２のクロック入力に印加さ
れ、フリップフロップ２１７２の反転Ｑ出力はそのＤ入
力に印加される。したがって、フリップフロップ２１７
２のＱ出力は入力信号９２１．６ｋＨｚの１／１０であ
る。
【０７８７】リセット時にもテスト中にも１０進カウン
ターのフリップフロップ２１６６，２１６８，２１７
０，２１７２は０にセットされる。具体的には、インバ
ーター２１６２の出力がこれらフリップフロップのＣＤ
Ｎ入力に印加される。
ターのフリップフロップ２１６６，２１６８，２１７
０，２１７２は０にセットされる。具体的には、インバ
ーター２１６２の出力がこれらフリップフロップのＣＤ
Ｎ入力に印加される。
【０７８８】９２．１６ｋＨｚ ＦＳＫ信号ＦＣＡも１
１５．２ｋＨｚ搬送波信号ＦＣもＦＳＫ変調に使用され
る。ＦＣ信号はカウンター２１５０から出力される。１
１５．２ｋＨｚベースバンド信号ＣＡＲＲはＮＯＲゲー
ト２１７４から出力される。ＮＯＲゲート２１７４への
一方の入力はＯＲゲート２１４８の出力であり、他方の
入力はカウンター２１５０の出力である。ＮＯＲゲート
２１７４の出力は１１５．２ｋＨｚ信号である。
１５．２ｋＨｚ搬送波信号ＦＣもＦＳＫ変調に使用され
る。ＦＣ信号はカウンター２１５０から出力される。１
１５．２ｋＨｚベースバンド信号ＣＡＲＲはＮＯＲゲー
ト２１７４から出力される。ＮＯＲゲート２１７４への
一方の入力はＯＲゲート２１４８の出力であり、他方の
入力はカウンター２１５０の出力である。ＮＯＲゲート
２１７４の出力は１１５．２ｋＨｚ信号である。
【０７８９】信号ＦＤＣ及びＣＫ１０は復調制御に使用
される。信号ＦＤＣはインバーター２１７６から出力さ
れる２３０．４ｋＨｚ信号である。カウンター２１４６
の出力から得られる２３０．４ｋＨｚ信号がインバータ
ー２１７６の入力に印加される。この周波数は搬送周波
数１１５．２ｋＨｚの２倍に相当するサンプリング周波
数として選択される。
される。信号ＦＤＣはインバーター２１７６から出力さ
れる２３０．４ｋＨｚ信号である。カウンター２１４６
の出力から得られる２３０．４ｋＨｚ信号がインバータ
ー２１７６の入力に印加される。この周波数は搬送周波
数１１５．２ｋＨｚの２倍に相当するサンプリング周波
数として選択される。
【０７９０】ＣＫ１０信号は図５７に示すビット位相タ
イミング発生器２１１９をリセットするのに使用され
る。このＣＫ１０信号はＯＲゲート２１７８から出力さ
れる。ＯＲゲート２１７８には３つの入力があり、第１
の入力にはカウンター２１４６のＱ出力が、第２の入力
にはインバーター２１４０の出力が、第３の入力にはフ
リップフロップ２１４４の反転Ｑ出力がそれぞれ印加さ
れる。従って、ＯＲゲート２１７８の入力は搬送周波数
の２倍（２３０．４ｋＨｚ）、搬送周波数の４倍（４６
０．８ｋＨｚ）及び搬送周波数の８倍（９２１．６ｋＨ
ｚ）に相当する信号である。図８１に示すように、ＯＲ
ゲート２１７８から出力されるＣＫ１０信号はサンプリ
ング周波数２３０．４２ｋＨｚの半サイクルごとに、即
ち、１１５．２ｋＨｚで１−０−１パターンを形成す
る。
イミング発生器２１１９をリセットするのに使用され
る。このＣＫ１０信号はＯＲゲート２１７８から出力さ
れる。ＯＲゲート２１７８には３つの入力があり、第１
の入力にはカウンター２１４６のＱ出力が、第２の入力
にはインバーター２１４０の出力が、第３の入力にはフ
リップフロップ２１４４の反転Ｑ出力がそれぞれ印加さ
れる。従って、ＯＲゲート２１７８の入力は搬送周波数
の２倍（２３０．４ｋＨｚ）、搬送周波数の４倍（４６
０．８ｋＨｚ）及び搬送周波数の８倍（９２１．６ｋＨ
ｚ）に相当する信号である。図８１に示すように、ＯＲ
ゲート２１７８から出力されるＣＫ１０信号はサンプリ
ング周波数２３０．４２ｋＨｚの半サイクルごとに、即
ち、１１５．２ｋＨｚで１−０−１パターンを形成す
る。
【０７９１】ビット位相タイミング発生器２１１９は搬
送周波数の位相コヒーレンスをカウントするのに使用さ
れる。ビット位相タイミング発生器２１１９はタイミン
グ制御信号ＰＨＣＫＡＤ，ＰＨＣＫＢ，ＰＨＣＫＢＤ，
ＰＨＣＫＣＤ，ＰＨＣＫＤＤ，ＰＨＣＫＤ，ＰＨＣＫ，
ＰＨＲＳＴを出力する。これらの信号を図１１８，１１
９にタイミングダイヤグラムの形で示した。これらのタ
イミング信号はフリップフロップ２１８２，２１８４，
２１８６；ＮＯＲゲート２１８８，２１９０，２１９
２，２１９４，２１９６，２１９８，２２００；及びイ
ンバーター２２０２，２２０４，２２０６，２２０８，
２２１０，２２１２，２２１４，２２１６によって形成
される。
送周波数の位相コヒーレンスをカウントするのに使用さ
れる。ビット位相タイミング発生器２１１９はタイミン
グ制御信号ＰＨＣＫＡＤ，ＰＨＣＫＢ，ＰＨＣＫＢＤ，
ＰＨＣＫＣＤ，ＰＨＣＫＤＤ，ＰＨＣＫＤ，ＰＨＣＫ，
ＰＨＲＳＴを出力する。これらの信号を図１１８，１１
９にタイミングダイヤグラムの形で示した。これらのタ
イミング信号はフリップフロップ２１８２，２１８４，
２１８６；ＮＯＲゲート２１８８，２１９０，２１９
２，２１９４，２１９６，２１９８，２２００；及びイ
ンバーター２２０２，２２０４，２２０６，２２０８，
２２１０，２２１２，２２１４，２２１６によって形成
される。
【０７９２】ビット位相クロック信号ＢＩＴＰＨＣＫは
ビット位相タイミング発生器２１１９に印加される。Ｂ
ＩＴＰＨＣＫ信号はＭＵＸ２１２４（図９４）のＺ出力
において得られ、選択されたベースバンドまたはＡＳＫ
／ＦＳＫボー速度に対応する。このＢＩＴＰＨＣＫ信号
は高利得インバーター２２０２，２２０４を介してビッ
ト位相タイミング発生器２１１９に印加される。インバ
ーター２２０４の出力はジョンソン・カウンター２１８
５として構成されたフリップフロップ２１８２，２１８
４のクロック入力ＣＰに印加される。具体的には、フリ
ップフロップ２１８２のＱ出力がフリップフロップ２１
８４のＤ入力に、フリップフロップ２１８４の反転Ｑ出
力がフリップフロップ２１８２のＤ入力にそれぞれ印加
される。フリップフロップ２１８２，２１８４のＱ出力
はタイミング信号を発生させるのに使用される。即ち、
フリップフロップ２１８２のＱ出力がインバーター２２
０６に、フリップフロップ２１８２の反転Ｑ出力がイン
バーター２２０８に、フリップフロップ２１８４のＱ出
力がインバーター２２１０に、フリップフロップ２１８
４の反転Ｑ出力がインバーター２２１２に、インバータ
ー２２０６の出力がＮＯＲゲート２１９０，２１９２，
２１９４の入力にそれぞれ印加される。インバーター２
２０８の出力はＯＲゲート２１８８，２１９６，２１９
８の入力に、インバーター２２１０の出力はインバータ
ー２１９４，２１９６，２１９８の入力に、インバータ
ー２２１２の出力はＮＯＲゲート２１８８，２１９０，
２１９２の入力にそれぞれ印加される。インバーター２
２１２の出力はインバーター２２１４の入力にも印加さ
れてＰＨＣＫ信号を発生させる。インバーター２２０４
から出力されるＢＩＴＰＨＣＫ信号はＮＯＲゲート２１
８８，２１９２，２１９４，２１９６の入力に印加され
る。ＮＯＲゲート２１８８，２１９０，２１９２，２１
９４，２１９６，２１９８の出力はビット位相タイミン
グ信号ＰＨＣＫＡＤ，ＰＨＣＫＢ，ＰＨＣＫＢＤ，ＰＨ
ＣＫＣＤ，ＰＨＣＫＤＤ，ＰＨＣＫＤ，ＰＨＣＫであ
る。
ビット位相タイミング発生器２１１９に印加される。Ｂ
ＩＴＰＨＣＫ信号はＭＵＸ２１２４（図９４）のＺ出力
において得られ、選択されたベースバンドまたはＡＳＫ
／ＦＳＫボー速度に対応する。このＢＩＴＰＨＣＫ信号
は高利得インバーター２２０２，２２０４を介してビッ
ト位相タイミング発生器２１１９に印加される。インバ
ーター２２０４の出力はジョンソン・カウンター２１８
５として構成されたフリップフロップ２１８２，２１８
４のクロック入力ＣＰに印加される。具体的には、フリ
ップフロップ２１８２のＱ出力がフリップフロップ２１
８４のＤ入力に、フリップフロップ２１８４の反転Ｑ出
力がフリップフロップ２１８２のＤ入力にそれぞれ印加
される。フリップフロップ２１８２，２１８４のＱ出力
はタイミング信号を発生させるのに使用される。即ち、
フリップフロップ２１８２のＱ出力がインバーター２２
０６に、フリップフロップ２１８２の反転Ｑ出力がイン
バーター２２０８に、フリップフロップ２１８４のＱ出
力がインバーター２２１０に、フリップフロップ２１８
４の反転Ｑ出力がインバーター２２１２に、インバータ
ー２２０６の出力がＮＯＲゲート２１９０，２１９２，
２１９４の入力にそれぞれ印加される。インバーター２
２０８の出力はＯＲゲート２１８８，２１９６，２１９
８の入力に、インバーター２２１０の出力はインバータ
ー２１９４，２１９６，２１９８の入力に、インバータ
ー２２１２の出力はＮＯＲゲート２１８８，２１９０，
２１９２の入力にそれぞれ印加される。インバーター２
２１２の出力はインバーター２２１４の入力にも印加さ
れてＰＨＣＫ信号を発生させる。インバーター２２０４
から出力されるＢＩＴＰＨＣＫ信号はＮＯＲゲート２１
８８，２１９２，２１９４，２１９６の入力に印加され
る。ＮＯＲゲート２１８８，２１９０，２１９２，２１
９４，２１９６，２１９８の出力はビット位相タイミン
グ信号ＰＨＣＫＡＤ，ＰＨＣＫＢ，ＰＨＣＫＢＤ，ＰＨ
ＣＫＣＤ，ＰＨＣＫＤＤ，ＰＨＣＫＤ，ＰＨＣＫであ
る。
【０７９３】ビット位相リセット信号ＰＨＲＳＴは１／
６ビットごとにＮＯＲゲート２２００から発生する。こ
の信号のタイミングダイヤグラムを図１１９に示した。
ＮＯＲゲート２２００は２入力ＮＯＲゲートである。一
方の入力はインバーター２２１６の出力と接続する。イ
ンバーター２２１６の入力にリセット信号反転ＩＲＥＳ
ＥＴが印加される。フリップフロップ２１８６のＤ入力
は常態では接地している。このフリップフロップ２１８
６はジョンソン・カウンター２１８５から出力される反
転Ｑ信号によってクロック制御される。ＣＫ１０信号が
フリップフロップ２１８６のＣＤＮ入力に印加されて１
／２搬送波サイクルごとにこのフリップフロップを払
う。フリップフロップ２１８６のＱ出力がＮＯＲゲート
２２００の入力に印加されて、１／６ビットごとに、ま
たは３００ボー速度で６４搬送波サイクルごとにパルス
信号ＰＨＲＳＴを発生させる。
６ビットごとにＮＯＲゲート２２００から発生する。こ
の信号のタイミングダイヤグラムを図１１９に示した。
ＮＯＲゲート２２００は２入力ＮＯＲゲートである。一
方の入力はインバーター２２１６の出力と接続する。イ
ンバーター２２１６の入力にリセット信号反転ＩＲＥＳ
ＥＴが印加される。フリップフロップ２１８６のＤ入力
は常態では接地している。このフリップフロップ２１８
６はジョンソン・カウンター２１８５から出力される反
転Ｑ信号によってクロック制御される。ＣＫ１０信号が
フリップフロップ２１８６のＣＤＮ入力に印加されて１
／２搬送波サイクルごとにこのフリップフロップを払
う。フリップフロップ２１８６のＱ出力がＮＯＲゲート
２２００の入力に印加されて、１／６ビットごとに、ま
たは３００ボー速度で６４搬送波サイクルごとにパルス
信号ＰＨＲＳＴを発生させる。
【０７９４】搬送波入力信号はバッファ増幅器２２１８
（図９２）を介してＩＣ１０のＲＸＩＮ端子に印加され
る。次いでこの信号はレシーバー相関器２１１８の一部
を形成する１対の搬送波確認回路２２２０，２２２２に
印加される。搬送波確認回路は互いに９０°だけ位相が
ずれて動作し、搬送波を中心とする許容周波数帯域内に
あるかどうかを検討するため入力搬送波信号をチェック
する。このチェックはサイクルごとに行なわれる。それ
ぞれの搬送波確認回路２２２０，２２２２は２つの出力
を有し、一方の出力はもし信号が通活帯域以内であって
入力信号のサンプル位相が論理１ならばパルスを形成
し、他方の出力はもし信号が通活帯域以内であって入力
信号のサンプル位相が論理０ならばパルスを形成する。
１／６ビットごとにＰＨＲＳＴ信号によってリセットさ
れる一連の位相カウンター２２２４，２２２６，２２２
８，２２３０（図９７）への入力として４つの出力ＯＮ
ＥＡ，ＺＥＲＯＡ，ＯＮＥＢ，ＺＥＲＯＢが使用され
る。
（図９２）を介してＩＣ１０のＲＸＩＮ端子に印加され
る。次いでこの信号はレシーバー相関器２１１８の一部
を形成する１対の搬送波確認回路２２２０，２２２２に
印加される。搬送波確認回路は互いに９０°だけ位相が
ずれて動作し、搬送波を中心とする許容周波数帯域内に
あるかどうかを検討するため入力搬送波信号をチェック
する。このチェックはサイクルごとに行なわれる。それ
ぞれの搬送波確認回路２２２０，２２２２は２つの出力
を有し、一方の出力はもし信号が通活帯域以内であって
入力信号のサンプル位相が論理１ならばパルスを形成
し、他方の出力はもし信号が通活帯域以内であって入力
信号のサンプル位相が論理０ならばパルスを形成する。
１／６ビットごとにＰＨＲＳＴ信号によってリセットさ
れる一連の位相カウンター２２２４，２２２６，２２２
８，２２３０（図９７）への入力として４つの出力ＯＮ
ＥＡ，ＺＥＲＯＡ，ＯＮＥＢ，ＺＥＲＯＢが使用され
る。
【０７９５】デジタル復調器１６９４は周波数検出のた
め短時間、即ち、１ １／２サイクルに亘って位相コヒ
ーレンスを必要とし、もっと長い時間、即ち、１／６ビ
ットまたは３００ボーで６４搬送波サイクルに亘って連
続的な位相コヒーレンスをチェックすることによってノ
イズとの弁別を行なうことができる。このように、デジ
タル復調器１６９４は１／６ビットの時間に亘って入り
信号の周波数及び位相を関知し、もし入力周波数が正し
く、且つ少なくとも１／６ビット時間の３／４に亘って
位相コヒーレンスを維持すればカウンター２３３８が増
分される。１ビット時間が経過した後、内容が検討さ
れ、もしカウンターが４以上をカウントすれば、復調出
力ビットＤＥＭＯＤＡＴが出力される。
め短時間、即ち、１ １／２サイクルに亘って位相コヒ
ーレンスを必要とし、もっと長い時間、即ち、１／６ビ
ットまたは３００ボーで６４搬送波サイクルに亘って連
続的な位相コヒーレンスをチェックすることによってノ
イズとの弁別を行なうことができる。このように、デジ
タル復調器１６９４は１／６ビットの時間に亘って入り
信号の周波数及び位相を関知し、もし入力周波数が正し
く、且つ少なくとも１／６ビット時間の３／４に亘って
位相コヒーレンスを維持すればカウンター２３３８が増
分される。１ビット時間が経過した後、内容が検討さ
れ、もしカウンターが４以上をカウントすれば、復調出
力ビットＤＥＭＯＤＡＴが出力される。
【０７９６】キャリヤ確認回路２２２０，２２２２のそ
れぞれは２つのステージ・シフトレジスター２２２４
（ステージ２２２３，２２２５を有する）及び２２２６
（ステージ２２２７，２２２９を有する）を介して入り
キャリヤの３つの最新サンプルを記憶する。入りキャリ
ヤ周波数がこれらのシフトレジスター２２２４，２２２
６のＤ入力に供給される。シフト・レジスター２２２４
は信号ＦＤＣによりキャリヤ周波数の２倍の周波数でク
ロック制御される。シフトレジスター２２２６はまた信
号反転ＦＤＣによりキャリヤ周波数の２倍の周波数でク
ロック制御される。信号ＦＤＣはインバーター２２４３
から出力される。シフトレジスター２２２４，２２２６
の各ステージの出力は排他的ＯＲゲート２２２８，２２
３０，２２３２，２２３４を介してその入力と排他的論
理和演算される。排他的ＯＲゲート２２２８，２２３
０，２２３２，２２３４の出力はＡＮＤゲート２２３
６，２２３８によって論理積演算される。ＡＮＤゲート
２２３６，２２３８の出力は第３ステージ・シフト・レ
ジスター２２４０，２２４２のＤ入力に印加される。
れぞれは２つのステージ・シフトレジスター２２２４
（ステージ２２２３，２２２５を有する）及び２２２６
（ステージ２２２７，２２２９を有する）を介して入り
キャリヤの３つの最新サンプルを記憶する。入りキャリ
ヤ周波数がこれらのシフトレジスター２２２４，２２２
６のＤ入力に供給される。シフト・レジスター２２２４
は信号ＦＤＣによりキャリヤ周波数の２倍の周波数でク
ロック制御される。シフトレジスター２２２６はまた信
号反転ＦＤＣによりキャリヤ周波数の２倍の周波数でク
ロック制御される。信号ＦＤＣはインバーター２２４３
から出力される。シフトレジスター２２２４，２２２６
の各ステージの出力は排他的ＯＲゲート２２２８，２２
３０，２２３２，２２３４を介してその入力と排他的論
理和演算される。排他的ＯＲゲート２２２８，２２３
０，２２３２，２２３４の出力はＡＮＤゲート２２３
６，２２３８によって論理積演算される。ＡＮＤゲート
２２３６，２２３８の出力は第３ステージ・シフト・レ
ジスター２２４０，２２４２のＤ入力に印加される。
【０７９７】シフトレジスター２２２４，２２２６の第
１ステージ２２２３，２２２７へのＤ入力に１−０−１
パターンが存在すると仮定すれば、シフトレジスター２
２２４，２２２６の第１ステージ２２２３，２２２７の
Ｑ出力及び第２ステージ２２２５，２２２９のＱ出力、
即ち、過去のサンプル０は第１ステージ２２２３，２２
２７に記憶され、その前のサンプル１は第２ステージ２
２２５，２２２９に記憶され、第１ステージ２２２７の
入力における現在サンプルは次のクロックパルスで記憶
される。
１ステージ２２２３，２２２７へのＤ入力に１−０−１
パターンが存在すると仮定すれば、シフトレジスター２
２２４，２２２６の第１ステージ２２２３，２２２７の
Ｑ出力及び第２ステージ２２２５，２２２９のＱ出力、
即ち、過去のサンプル０は第１ステージ２２２３，２２
２７に記憶され、その前のサンプル１は第２ステージ２
２２５，２２２９に記憶され、第１ステージ２２２７の
入力における現在サンプルは次のクロックパルスで記憶
される。
【０７９８】シフトレジスターの第１ステージ２２２
３，２２２７及び第３ステージ２２４０，２２４２の出
力がＮＡＮＤゲート２２４４，２２４６，２２４８，２
２５０に印加されて確認信号反転ＯＮＥＡ，反転ＺＥＲ
ＯＡ，反転ＯＮＥＢ，反転ＺＥＲＯＢを発生させる。Ｏ
ＮＥＡまたはＺＥＲＯＡ出力におけるパルスは１ １／
２キャリヤ・サイクルという比較的短い時間に亘って入
力キャリヤが水晶発信器からのタイミング信号とほぼ同
相であることを意味する。具体的には、シフトレジスタ
ー２２２４の第１ステージ２２２３のＱ出力はＮＡＮＤ
ゲート２２４４の一方の入力に印加され、他方の入力に
は第３ステージ２２４０のＱ出力が印加される。第３ス
テージ２２４０のＱ出力が第１ステージ２２２３の反転
Ｑ出力と共にＮＡＮＤゲート２２４６の入力に印加され
る。ＮＡＮＤゲート２２４４，２２４６の出力は信号反
転ＯＮＥＡ及び反転ＺＥＲＯＡである。これらのＮＡＮ
Ｄゲート２２４４，２２４６は３つの記憶サンプルが１
−０−１パターンを形成すると１つ置きのサンプルに対
応してパルスを形成する。もし最新サンプルが論理１な
らＮＡＮＤゲート２２４４の出力は論理１となる。もし
最新サンプルが０なら、ＮＡＮＤゲート２２４６の出力
が１となる。キャリヤ確認回路２２２２のＮＡＮＤゲー
ト２２４８，２２５０も同様に動作して反転ＯＮＥＢ及
び反転ＺＥＲＯＢ信号を形成する。
３，２２２７及び第３ステージ２２４０，２２４２の出
力がＮＡＮＤゲート２２４４，２２４６，２２４８，２
２５０に印加されて確認信号反転ＯＮＥＡ，反転ＺＥＲ
ＯＡ，反転ＯＮＥＢ，反転ＺＥＲＯＢを発生させる。Ｏ
ＮＥＡまたはＺＥＲＯＡ出力におけるパルスは１ １／
２キャリヤ・サイクルという比較的短い時間に亘って入
力キャリヤが水晶発信器からのタイミング信号とほぼ同
相であることを意味する。具体的には、シフトレジスタ
ー２２２４の第１ステージ２２２３のＱ出力はＮＡＮＤ
ゲート２２４４の一方の入力に印加され、他方の入力に
は第３ステージ２２４０のＱ出力が印加される。第３ス
テージ２２４０のＱ出力が第１ステージ２２２３の反転
Ｑ出力と共にＮＡＮＤゲート２２４６の入力に印加され
る。ＮＡＮＤゲート２２４４，２２４６の出力は信号反
転ＯＮＥＡ及び反転ＺＥＲＯＡである。これらのＮＡＮ
Ｄゲート２２４４，２２４６は３つの記憶サンプルが１
−０−１パターンを形成すると１つ置きのサンプルに対
応してパルスを形成する。もし最新サンプルが論理１な
らＮＡＮＤゲート２２４４の出力は論理１となる。もし
最新サンプルが０なら、ＮＡＮＤゲート２２４６の出力
が１となる。キャリヤ確認回路２２２２のＮＡＮＤゲー
ト２２４８，２２５０も同様に動作して反転ＯＮＥＢ及
び反転ＺＥＲＯＢ信号を形成する。
【０７９９】シフトレジスター２２２４，２２２６，２
２４０，２２４２はリセットに伴なって０にセットされ
る。具体的には、インバーター２２５２から出力される
反転ＩＲＥＳＥＴ信号がこれらシフトレジスターのＣＤ
Ｎ入力に印加される。
２４０，２２４２はリセットに伴なって０にセットされ
る。具体的には、インバーター２２５２から出力される
反転ＩＲＥＳＥＴ信号がこれらシフトレジスターのＣＤ
Ｎ入力に印加される。
【０８００】位相カウンター２２２４，２２２６，２２
２８，２２３０は１／６ビットに相当する時間に亘って
確認回路２２２０，２２２２の４つの出力（例えば、Ｎ
ＡＮＤゲート２２４４，２２４６，２２４８，２２５
０）に現われるパルス数を別々にカウントするのに使用
される。これらのカウンターのいずれかが１／６ビット
の時間に亘って３００ボーの速度で６４キャリヤ・サイ
クルの間にカウント４８に達するか、または１２００ボ
ーの速度で１６キャリヤ・サイクルの間にカウント４８
に達すると、１／６ビットに亘って有孔なキャリヤ信号
が存在したと考えられる。
２８，２２３０は１／６ビットに相当する時間に亘って
確認回路２２２０，２２２２の４つの出力（例えば、Ｎ
ＡＮＤゲート２２４４，２２４６，２２４８，２２５
０）に現われるパルス数を別々にカウントするのに使用
される。これらのカウンターのいずれかが１／６ビット
の時間に亘って３００ボーの速度で６４キャリヤ・サイ
クルの間にカウント４８に達するか、または１２００ボ
ーの速度で１６キャリヤ・サイクルの間にカウント４８
に達すると、１／６ビットに亘って有孔なキャリヤ信号
が存在したと考えられる。
【０８０１】キャリヤ確認回路２２２０，２２２２から
の出力信号反転ＯＮＥＡ，反転ＺＥＲＯＡ，反転ＯＮＥ
Ｂ，反転ＺＥＲＯＢ信号は位相カウンター２２２４，２
２２６，２２２８，２２３０の入力に印加される。図５
９及び６０に示すこれらの位相カウンターは３００ボ
ー，１２００ボー及び４８００ボーという種々のボー速
度で１／６ビットごとに位相確認回路２２２０，２２２
２の出力に現われるパルス数を別々にカウントするのに
使用される。９６００ボー速度なら、カウンターは１／
３ビットごとに現われる確認回路２２２０，２２２２か
らのパルス数をカウントする。カウンター２２２４，２
２２６，２２２８，２２３０のそれぞれは次のような６
つのステージを含む：２２５４ａ−２２５４ｄ，２２５
６ａ−２２５６ｄ，２２５８ａ−２２５８ｄ，２２６０
ａ−２２６０ｄ，２２６２ａ−２２６２ｄ，２２６４ａ
−２２６４ｄ。出力信号反転ＯＮＥＡ，反転ＺＥＲＯ
Ａ，反転ＯＮＥＢ，反転ＺＥＲＯＢは排他的ＯＲゲート
２２６６，２２６８，２２７０，２２７２の入力に印加
される。これらのキャリヤ確認回路出力信号はインバー
ター２２７４，２２７６，２２７８，２２８０にも印加
される。インバーター２２７４，２２７６，２２７８，
２２８０の出力は最初の２つのステージ２２５４，２２
５６からの出力信号と共に３入力ＡＮＤゲート２２８
２，２２８４，２２８６，２２８８に印加される。これ
らＡＮＤゲート２２８２，２２８４，２２８６，２２８
８の出力はＭＵＸ２２９０，２２９２，２２９４，２２
９６に印加される。これらのＡＮＤゲートはＭＵＸ２２
９０，２２９２，２２９４，２２９６において１２００
ボー信号を発生させるのに使用される。各カウンター２
２２４，２２２６，２２２８，２２３０の第３及び第４
ステージ２２５８，２２６０はＡＮＤゲート２２８２，
２２８４，２２８６，２２８８の出力と共にＡＮＤゲー
ト２２９８，２３００，２３０２，２３０４に印加され
てＭＵＸ２２９０，２２９２，２２９４，２２９６から
３００ボー信号を発生させる。インバーター２２７４，
２２７６，２２７８，２２８０の出力はＭＵＸ２２９
０，２２９２，２２９４，２２９６に直接印加されて４
８００ボー及び９６００ボー信号を発生させる。
の出力信号反転ＯＮＥＡ，反転ＺＥＲＯＡ，反転ＯＮＥ
Ｂ，反転ＺＥＲＯＢ信号は位相カウンター２２２４，２
２２６，２２２８，２２３０の入力に印加される。図５
９及び６０に示すこれらの位相カウンターは３００ボ
ー，１２００ボー及び４８００ボーという種々のボー速
度で１／６ビットごとに位相確認回路２２２０，２２２
２の出力に現われるパルス数を別々にカウントするのに
使用される。９６００ボー速度なら、カウンターは１／
３ビットごとに現われる確認回路２２２０，２２２２か
らのパルス数をカウントする。カウンター２２２４，２
２２６，２２２８，２２３０のそれぞれは次のような６
つのステージを含む：２２５４ａ−２２５４ｄ，２２５
６ａ−２２５６ｄ，２２５８ａ−２２５８ｄ，２２６０
ａ−２２６０ｄ，２２６２ａ−２２６２ｄ，２２６４ａ
−２２６４ｄ。出力信号反転ＯＮＥＡ，反転ＺＥＲＯ
Ａ，反転ＯＮＥＢ，反転ＺＥＲＯＢは排他的ＯＲゲート
２２６６，２２６８，２２７０，２２７２の入力に印加
される。これらのキャリヤ確認回路出力信号はインバー
ター２２７４，２２７６，２２７８，２２８０にも印加
される。インバーター２２７４，２２７６，２２７８，
２２８０の出力は最初の２つのステージ２２５４，２２
５６からの出力信号と共に３入力ＡＮＤゲート２２８
２，２２８４，２２８６，２２８８に印加される。これ
らＡＮＤゲート２２８２，２２８４，２２８６，２２８
８の出力はＭＵＸ２２９０，２２９２，２２９４，２２
９６に印加される。これらのＡＮＤゲートはＭＵＸ２２
９０，２２９２，２２９４，２２９６において１２００
ボー信号を発生させるのに使用される。各カウンター２
２２４，２２２６，２２２８，２２３０の第３及び第４
ステージ２２５８，２２６０はＡＮＤゲート２２８２，
２２８４，２２８６，２２８８の出力と共にＡＮＤゲー
ト２２９８，２３００，２３０２，２３０４に印加され
てＭＵＸ２２９０，２２９２，２２９４，２２９６から
３００ボー信号を発生させる。インバーター２２７４，
２２７６，２２７８，２２８０の出力はＭＵＸ２２９
０，２２９２，２２９４，２２９６に直接印加されて４
８００ボー及び９６００ボー信号を発生させる。
【０８０２】すでに述べたように、ボー速度はビットＩ
ＣＡＨ［７，６］によって選択される。これらの信号の
補数がインバーター２３０６，２３０８から出力され
る。この相反形信号はＭＵＸ２２９０，２２９２，２２
９４，２２９６の選択入力に印加されて適正なボー速度
を選択し、ＭＵＸ２２９０，２２９２，２２９４，２２
９６のＺ出力において信号ＯＮＥＡＣＲＹ，ＺＥＲＯＡ
ＣＲＹ，ＯＮＥＢＣＲＹ，ＺＥＲＯＢＣＲＹを発生させ
る。これらの出力信号はＮＡＮＤゲート２３１０，２３
１２，２３１４，２３１６及び排他的ＯＲゲート２３１
８，２３２０，２３２２，２３２４を介して位相カウン
ター２２２４，２２２６，２２２８，２２３０の第５ス
テージ２２６２ａ−２２６２ｄに印加される。第５及び
第６ステージ２２６２，２２６４の出力はＡＮＤゲート
２３２６，２３２８，２３３０，２３３２に印加され
る。これらＮＡＮＤゲート２３２６，２３２８，２３３
０，２３３２はボー速度３００，１２００，４８００で
１／６ビットごとに、ボー速度９６００で１／３ビット
ごとにパルスを発生させる。これらＮＡＮＤゲートの出
力はＮＡＮＤゲート２３３４に印加され、ＮＡＮＤゲー
ト２３３４の出力はＩＣ１０のＲＸピンから出力される
ベースバンド信号と共にＭＵＸ２３３６の入力に印加さ
れる。
ＣＡＨ［７，６］によって選択される。これらの信号の
補数がインバーター２３０６，２３０８から出力され
る。この相反形信号はＭＵＸ２２９０，２２９２，２２
９４，２２９６の選択入力に印加されて適正なボー速度
を選択し、ＭＵＸ２２９０，２２９２，２２９４，２２
９６のＺ出力において信号ＯＮＥＡＣＲＹ，ＺＥＲＯＡ
ＣＲＹ，ＯＮＥＢＣＲＹ，ＺＥＲＯＢＣＲＹを発生させ
る。これらの出力信号はＮＡＮＤゲート２３１０，２３
１２，２３１４，２３１６及び排他的ＯＲゲート２３１
８，２３２０，２３２２，２３２４を介して位相カウン
ター２２２４，２２２６，２２２８，２２３０の第５ス
テージ２２６２ａ−２２６２ｄに印加される。第５及び
第６ステージ２２６２，２２６４の出力はＡＮＤゲート
２３２６，２３２８，２３３０，２３３２に印加され
る。これらＮＡＮＤゲート２３２６，２３２８，２３３
０，２３３２はボー速度３００，１２００，４８００で
１／６ビットごとに、ボー速度９６００で１／３ビット
ごとにパルスを発生させる。これらＮＡＮＤゲートの出
力はＮＡＮＤゲート２３３４に印加され、ＮＡＮＤゲー
ト２３３４の出力はＩＣ１０のＲＸピンから出力される
ベースバンド信号と共にＭＵＸ２３３６の入力に印加さ
れる。
【０８０３】ＩＣＡＨ５ビットはＡＳＫ／ＦＳＫとベー
スバンドのいずれかを選択する。ＮＯＲゲート２１７４
から出力されるベースバンド・キャリヤ信号ＣＡＲＲは
各位相カウンター２２２４，２２２６，２２２８，２２
３０の第１ステージ２２５４のクロック入力ＣＰに印加
される。
スバンドのいずれかを選択する。ＮＯＲゲート２１７４
から出力されるベースバンド・キャリヤ信号ＣＡＲＲは
各位相カウンター２２２４，２２２６，２２２８，２２
３０の第１ステージ２２５４のクロック入力ＣＰに印加
される。
【０８０４】各カウンター・ステージ２２５４，２２５
６，２２５８，２２６０，２２６２，２２６４はインバ
ーター２３３８，２３４０，２３４２，２３４４，２３
４６を介して位相リセット信号ＰＨＲＳＴによってリセ
ットされる。インバーター２３４０，２３４２，２３４
４，２３４６の出力は信号ＯＮＥＡＣＬＲ，ＺＥＲＯＡ
ＣＬＲ，ＯＮＥＢＣＬＲ，ＺＥＲＯＢＣＬＲである。こ
れらの信号は第５及び第６ステージ２２６２，２２６４
のリセット入力に印加される。
６，２２５８，２２６０，２２６２，２２６４はインバ
ーター２３３８，２３４０，２３４２，２３４４，２３
４６を介して位相リセット信号ＰＨＲＳＴによってリセ
ットされる。インバーター２３４０，２３４２，２３４
４，２３４６の出力は信号ＯＮＥＡＣＬＲ，ＺＥＲＯＡ
ＣＬＲ，ＯＮＥＢＣＬＲ，ＺＥＲＯＢＣＬＲである。こ
れらの信号は第５及び第６ステージ２２６２，２２６４
のリセット入力に印加される。
【０８０５】位相カウンター２２２４，２２２６，２２
２８，２２３０の出力はＭＵＸ２３３６から出力される
キャリア信号の相関を示す信号ＤＰＨである。この信号
ＤＰＨはフリップフロップ２３４０を介して復調器カウ
ンター２３３８に印加される。フリップフロップ２３４
０にはストローブ信号ＰＨＣＫも印加される。ストロー
ブ信号ＰＨＣＫはビット伝送速度の６倍であるが、９６
００ボーの場合に限ってビット伝送速度の３倍である。
フリップフロップ２３４０の出力は復調器カウンター２
３３８及びフリップフロップ２３４０に印加されて復調
器リセット信号ＤＥＭＯＤＲＳＴを発生させる。復調器
カウンター２３３８は位相カウンター２２２４，２２２
６，２２２８，２２３０からの出力数をカウントする。
復調器カウンター２３３８は３つのフリップフロップ２
３４６，２３４８，２３５０を含む。復調器カウンター
２３３８からの復調出力信号ＤＥＭＯＤＡＴはＯＲゲー
ト２３５２に印加され、ＯＲゲート２３５２の出力は後
述するメッセージ・シフトレジスター及びＢＣＨコンピ
ューターに印加される。
２８，２２３０の出力はＭＵＸ２３３６から出力される
キャリア信号の相関を示す信号ＤＰＨである。この信号
ＤＰＨはフリップフロップ２３４０を介して復調器カウ
ンター２３３８に印加される。フリップフロップ２３４
０にはストローブ信号ＰＨＣＫも印加される。ストロー
ブ信号ＰＨＣＫはビット伝送速度の６倍であるが、９６
００ボーの場合に限ってビット伝送速度の３倍である。
フリップフロップ２３４０の出力は復調器カウンター２
３３８及びフリップフロップ２３４０に印加されて復調
器リセット信号ＤＥＭＯＤＲＳＴを発生させる。復調器
カウンター２３３８は位相カウンター２２２４，２２２
６，２２２８，２２３０からの出力数をカウントする。
復調器カウンター２３３８は３つのフリップフロップ２
３４６，２３４８，２３５０を含む。復調器カウンター
２３３８からの復調出力信号ＤＥＭＯＤＡＴはＯＲゲー
ト２３５２に印加され、ＯＲゲート２３５２の出力は後
述するメッセージ・シフトレジスター及びＢＣＨコンピ
ューターに印加される。
【０８０６】種々の選択自在なボー速度を考慮するた
め、排他的ＯＲゲート２３５４、フリップフロップ２３
５６、ＯＲゲート２３５８及びＭＵＸ２３６０を含む回
路を利用する。この回路の出力はフリップフロップ２３
４６の第１ステージからの出力信号と共に排他的ＯＲゲ
ート２３６２を介して復調器カウンター２３３８に印加
される。ＭＵＸ２３６０はビット伝送速度の３倍または
６倍のストローブ信号を出力する。具体的には、フリッ
プフロップ２３４０のＱ出力が排他的ＯＲゲート２３５
４の一方の入力に印加され、フリップフロップ２３５６
の反転Ｑ出力が他方の入力に印加される。排他的ＯＲゲ
ート２３５４の出力はフリップフロップ２３５６の入力
に印加される。このフリップフロップ２３５６はストロ
ーブ信号ＰＨＣＨＡＤによりビット伝送速度の６倍でク
ロック制御される。フリップフロップ２３５６の出力は
フリップフロップ２３４０の出力と共にＯＲゲート２３
５８の入力に印加される。ＯＲゲート２３５８の出力は
ＭＵＸ２３６０の一方の入力に印加されて、９６００ボ
ーが選択された場合にはビット伝送速度の３倍の信号を
発生させる。フリップフロップ２３４０の出力はＭＵＸ
２３６０の他方の入力に直接印加されてビット伝送速度
の６倍の信号を発生させる。
め、排他的ＯＲゲート２３５４、フリップフロップ２３
５６、ＯＲゲート２３５８及びＭＵＸ２３６０を含む回
路を利用する。この回路の出力はフリップフロップ２３
４６の第１ステージからの出力信号と共に排他的ＯＲゲ
ート２３６２を介して復調器カウンター２３３８に印加
される。ＭＵＸ２３６０はビット伝送速度の３倍または
６倍のストローブ信号を出力する。具体的には、フリッ
プフロップ２３４０のＱ出力が排他的ＯＲゲート２３５
４の一方の入力に印加され、フリップフロップ２３５６
の反転Ｑ出力が他方の入力に印加される。排他的ＯＲゲ
ート２３５４の出力はフリップフロップ２３５６の入力
に印加される。このフリップフロップ２３５６はストロ
ーブ信号ＰＨＣＨＡＤによりビット伝送速度の６倍でク
ロック制御される。フリップフロップ２３５６の出力は
フリップフロップ２３４０の出力と共にＯＲゲート２３
５８の入力に印加される。ＯＲゲート２３５８の出力は
ＭＵＸ２３６０の一方の入力に印加されて、９６００ボ
ーが選択された場合にはビット伝送速度の３倍の信号を
発生させる。フリップフロップ２３４０の出力はＭＵＸ
２３６０の他方の入力に直接印加されてビット伝送速度
の６倍の信号を発生させる。
【０８０７】ビット伝送速度は指令ビットＩＣＡＨ
［７，６，５］と、ＮＡＮＤゲート２３６４及びインバ
ーター２３６６を含む回路とによって選択される。ＮＡ
ＮＤゲート２３６４及びインバーター２３６６がボー速
度及び変調方法指令ビットＩＣＡＨ［７，６，５］を復
号する。ＮＡＮＤゲート２３６４の出力はＭＵＸ２３６
０の選択入力Ｓに印加される。
［７，６，５］と、ＮＡＮＤゲート２３６４及びインバ
ーター２３６６を含む回路とによって選択される。ＮＡ
ＮＤゲート２３６４及びインバーター２３６６がボー速
度及び変調方法指令ビットＩＣＡＨ［７，６，５］を復
号する。ＮＡＮＤゲート２３６４の出力はＭＵＸ２３６
０の選択入力Ｓに印加される。
【０８０８】ビット・フレーミング・カウンター２３４
４は１２個の１／６ビット・インターバルをカウントし
て基準フレームを作成することにより、入り信号がいず
れも論理１である２個のスタートビットを含むかどうか
を判定するのに使用される。もし位相カウンター２２２
４，２２２６，２２２８，２２３０が２ビット・インタ
ーバルの間に８までカウントすれば、有効なスタート・
ビットが想定され、信号ＢＲＣＫが発生する。ビット・
フレーミング・カウンター２３４４は４段カウンターで
あり、フリップフロップ２３６８，２３７０，２３７
２，２３７４及びＡＮＤゲート２３７６，２３７８，２
３８０を含む。このカウンター２３４４はストローブ信
号ＰＨＣＫＡＤによって制御される。第１、第２、第３
及び第４段の出力はＡＮＤゲート２３７６に印加されて
１２分割信号ＤＩＶ１２を形成する。第１、第２及び第
３段の出力はＡＮＤゲート２３７８に印加されて６分割
信号ＤＩＶ６を形成する。第１及び第２段の出力はＡＮ
Ｄゲート２３８０に印加されて３分割信号ＤＩＶ３を形
成する。ＤＩＶ１２，ＤＩＶ６及びＤＩＶ３信号はＭＵ
Ｘ２３８２に印加される。これらの信号はＭＵＸ２３８
２のＳ０及びＳ１入力に印加される入力によって選択さ
れる。
４は１２個の１／６ビット・インターバルをカウントし
て基準フレームを作成することにより、入り信号がいず
れも論理１である２個のスタートビットを含むかどうか
を判定するのに使用される。もし位相カウンター２２２
４，２２２６，２２２８，２２３０が２ビット・インタ
ーバルの間に８までカウントすれば、有効なスタート・
ビットが想定され、信号ＢＲＣＫが発生する。ビット・
フレーミング・カウンター２３４４は４段カウンターで
あり、フリップフロップ２３６８，２３７０，２３７
２，２３７４及びＡＮＤゲート２３７６，２３７８，２
３８０を含む。このカウンター２３４４はストローブ信
号ＰＨＣＫＡＤによって制御される。第１、第２、第３
及び第４段の出力はＡＮＤゲート２３７６に印加されて
１２分割信号ＤＩＶ１２を形成する。第１、第２及び第
３段の出力はＡＮＤゲート２３７８に印加されて６分割
信号ＤＩＶ６を形成する。第１及び第２段の出力はＡＮ
Ｄゲート２３８０に印加されて３分割信号ＤＩＶ３を形
成する。ＤＩＶ１２，ＤＩＶ６及びＤＩＶ３信号はＭＵ
Ｘ２３８２に印加される。これらの信号はＭＵＸ２３８
２のＳ０及びＳ１入力に印加される入力によって選択さ
れる。
【０８０９】ＮＡＮＤゲート２３６４からの指令ビット
・デコード信号はＳ０入力に印加される。他方の入力Ｓ
１はＮＡＮＤゲート２３８４の制御下にある。ＮＡＮＤ
ゲート２３８４は２入力ＮＡＮＤゲートであり、有効ス
タート・ビット検出後のビット・フレーミング・カウン
ター２３４４の調整を可能にする。具体的には、反転Ｒ
ＣＶＤＥＴ及び反転ＴＸＯＮ信号がＮＡＮＤゲート２３
８４の入力に印加される。反転ＲＣＶＤＥＴ信号は受信
検出ラッチ２３７９と直列に接続されたインバーター２
３７７から出力される。第１の２ビット・インターバル
において復調器カウンターが８までカウントし、受信メ
ッセージの２個のスタート・ビットに対応する１２個の
１／６ビット・インターバルのうちの８個が受信された
ことを示唆すれば、反転ＲＣＶＤＥＴラッチ２３７９が
セットされる。このラッチ２３７９がセットされると、
メッセージの残りの部分では信号反転ＲＣＶＤＥＴが低
レベルとなる。ビット・フレーミング・カウンター２３
４４はメッセージ送信にも利用されるから、ＮＡＮＤゲ
ート２３８４への他方の入力は反転ＴＸＯＮである。こ
の信号はＩＣＣ２９がメッセージ送信中アクチブ低状態
となる。
・デコード信号はＳ０入力に印加される。他方の入力Ｓ
１はＮＡＮＤゲート２３８４の制御下にある。ＮＡＮＤ
ゲート２３８４は２入力ＮＡＮＤゲートであり、有効ス
タート・ビット検出後のビット・フレーミング・カウン
ター２３４４の調整を可能にする。具体的には、反転Ｒ
ＣＶＤＥＴ及び反転ＴＸＯＮ信号がＮＡＮＤゲート２３
８４の入力に印加される。反転ＲＣＶＤＥＴ信号は受信
検出ラッチ２３７９と直列に接続されたインバーター２
３７７から出力される。第１の２ビット・インターバル
において復調器カウンターが８までカウントし、受信メ
ッセージの２個のスタート・ビットに対応する１２個の
１／６ビット・インターバルのうちの８個が受信された
ことを示唆すれば、反転ＲＣＶＤＥＴラッチ２３７９が
セットされる。このラッチ２３７９がセットされると、
メッセージの残りの部分では信号反転ＲＣＶＤＥＴが低
レベルとなる。ビット・フレーミング・カウンター２３
４４はメッセージ送信にも利用されるから、ＮＡＮＤゲ
ート２３８４への他方の入力は反転ＴＸＯＮである。こ
の信号はＩＣＣ２９がメッセージ送信中アクチブ低状態
となる。
【０８１０】ＮＡＮＤゲート２３８４の出力がＭＵＸ２
３８２の選択入力Ｓ１に印加されてビット・カウンター
２３４４からＭＵＸへの４つの入力のうちの１つを選択
する。ＭＵＸ２３８２の出力はフリップフロップ２３８
６のＤ入力に印加される。フリップフロップ２３８６は
ストローブ信号ＰＨＣＫＡＤによってクロック制御され
る。フリップフロップ２３８６の出力はインバーター２
３８８の入力に印加され、インバーター２３８８の出力
は各ビットが検出されるごとにパルスを形成するフレー
ム信号ＦＲＡＭＥである。
３８２の選択入力Ｓ１に印加されてビット・カウンター
２３４４からＭＵＸへの４つの入力のうちの１つを選択
する。ＭＵＸ２３８２の出力はフリップフロップ２３８
６のＤ入力に印加される。フリップフロップ２３８６は
ストローブ信号ＰＨＣＫＡＤによってクロック制御され
る。フリップフロップ２３８６の出力はインバーター２
３８８の入力に印加され、インバーター２３８８の出力
は各ビットが検出されるごとにパルスを形成するフレー
ム信号ＦＲＡＭＥである。
【０８１１】復調器カウンター２３３８が２スタート・
インターバルの間に８までカウントするごとにシステム
をリセットする回路をも設けた。この回路はＮＡＮＤゲ
ート２３９７，２３９８及びＡＮＤゲート２４００，２
４０２を含む。ＡＮＤゲート２４０２の出力はリセット
・ワード信号ＲＳＴＷＯＲＤであり、フリップフロップ
２３４０のＣＤＮ入力に印加される。ＲＥＴＷＯＲＤ信
号は詳しくは後述するようにメッセージの終わりにアク
チブとなる。このＲＥＴＷＯＲＤ信号はフリップフロッ
プ２３４２のＣＤＮ入力にも印加され、復調器のカウン
ター２３３８をリセットする復調器カウンター・リセッ
ト信号ＤＥＭＯＤＲＳＴを発生させる。このＤＥＭＯＤ
ＲＳＴ信号はインバーター２３８１，２３８５、ＯＲゲ
ート２３８３、及びＡＮＤゲート２３８７を含む回路に
よって形成され、ＡＮＤゲート２３８７は反転ＤＥＭＯ
ＤＲＳＴの発生に利用される。この信号はインバーター
２３８１から出力される。ＯＲゲート２３８３の出力は
インバーター２３８１の入力と接続する。ＯＲゲート２
３８３は３入力ＯＲゲートである。高利得インバーター
２３８５，２４０５から出力されるＩＲＥＳＥＴ信号が
第１の入力に印加され、システムのリセットと同時に回
路がリセットされることを可能にする。ＡＮＤゲート２
４００からの出力が第２の入力に印加される。各ビット
のスタートにおいてＦＲＡＭＥ信号がストローブ信号Ｐ
ＨＣＫＤとＡＮＤ演算されてパルスを形成する。ＡＮＤ
ゲート２３８７の出力が第３の入力に印加される。ＡＮ
Ｄゲート２３８７は３入力ＡＮＤゲートである。送信機
がＯＦＦであることを示す反転ＴＸＯＮ信号が第１の入
力に印加され、スタート・ビットが検出されたことを示
す反転ＲＣＶＤＥＴ信号が第２の入力に印加され、フリ
ップフロップ２３４２の反転Ｑ出力が第３の入力に印加
される。フリップフロップ２３４２は各１／６ビット・
インターバルの終わり近くに復調器カウンター２３３８
のリセットを解除するのに使用される。
インターバルの間に８までカウントするごとにシステム
をリセットする回路をも設けた。この回路はＮＡＮＤゲ
ート２３９７，２３９８及びＡＮＤゲート２４００，２
４０２を含む。ＡＮＤゲート２４０２の出力はリセット
・ワード信号ＲＳＴＷＯＲＤであり、フリップフロップ
２３４０のＣＤＮ入力に印加される。ＲＥＴＷＯＲＤ信
号は詳しくは後述するようにメッセージの終わりにアク
チブとなる。このＲＥＴＷＯＲＤ信号はフリップフロッ
プ２３４２のＣＤＮ入力にも印加され、復調器のカウン
ター２３３８をリセットする復調器カウンター・リセッ
ト信号ＤＥＭＯＤＲＳＴを発生させる。このＤＥＭＯＤ
ＲＳＴ信号はインバーター２３８１，２３８５、ＯＲゲ
ート２３８３、及びＡＮＤゲート２３８７を含む回路に
よって形成され、ＡＮＤゲート２３８７は反転ＤＥＭＯ
ＤＲＳＴの発生に利用される。この信号はインバーター
２３８１から出力される。ＯＲゲート２３８３の出力は
インバーター２３８１の入力と接続する。ＯＲゲート２
３８３は３入力ＯＲゲートである。高利得インバーター
２３８５，２４０５から出力されるＩＲＥＳＥＴ信号が
第１の入力に印加され、システムのリセットと同時に回
路がリセットされることを可能にする。ＡＮＤゲート２
４００からの出力が第２の入力に印加される。各ビット
のスタートにおいてＦＲＡＭＥ信号がストローブ信号Ｐ
ＨＣＫＤとＡＮＤ演算されてパルスを形成する。ＡＮＤ
ゲート２３８７の出力が第３の入力に印加される。ＡＮ
Ｄゲート２３８７は３入力ＡＮＤゲートである。送信機
がＯＦＦであることを示す反転ＴＸＯＮ信号が第１の入
力に印加され、スタート・ビットが検出されたことを示
す反転ＲＣＶＤＥＴ信号が第２の入力に印加され、フリ
ップフロップ２３４２の反転Ｑ出力が第３の入力に印加
される。フリップフロップ２３４２は各１／６ビット・
インターバルの終わり近くに復調器カウンター２３３８
のリセットを解除するのに使用される。
【０８１２】ＡＮＤゲート２４０２は３入力ＡＮＤゲー
トである。反転ＩＲＥＳＥＴ信号が第１の入力に印加さ
れる。この信号はインバーター２４０４から出力され
る。第２、第３の入力はＮＡＮＤゲート２３９６，２３
９８と接続する。ＮＡＮＤゲート２３９８の出力はメッ
セージの終了を表わす。即ち、ＮＯＲゲート２４０６，
２４０８を含むメッセージ終了ラッチ２４０４にＥＮＤ
ＭＳＧ信号が印加される。メッセージ終了ラッチ２４０
４への他方の入力はストローブ信号ＰＨＣＫＤＤであ
る。ＮＡＮＤゲート２３９８への他方の入力はストロー
ブ信号ＰＨＣＫＤである。
トである。反転ＩＲＥＳＥＴ信号が第１の入力に印加さ
れる。この信号はインバーター２４０４から出力され
る。第２、第３の入力はＮＡＮＤゲート２３９６，２３
９８と接続する。ＮＡＮＤゲート２３９８の出力はメッ
セージの終了を表わす。即ち、ＮＯＲゲート２４０６，
２４０８を含むメッセージ終了ラッチ２４０４にＥＮＤ
ＭＳＧ信号が印加される。メッセージ終了ラッチ２４０
４への他方の入力はストローブ信号ＰＨＣＫＤＤであ
る。ＮＡＮＤゲート２３９８への他方の入力はストロー
ブ信号ＰＨＣＫＤである。
【０８１３】ＮＡＮＤゲート２３９６は２入力ＮＡＮＤ
ゲートである。一方の入力は上述のようにＩＣＣ２９が
信号を受信中ならばアクチブとなる受信検出信号ＲＣＶ
ＤＥＴである。他方の入力はＡＮＤゲート２４００と接
続する。ＡＮＤゲート２４００は２入力ＡＮＤゲートで
あり、一方の入力はストローブ信号ＰＨＣＫＣＤ，他方
の入力はインバーター２３８８から出力されるフレーム
信号ＦＲＡＭＥである。
ゲートである。一方の入力は上述のようにＩＣＣ２９が
信号を受信中ならばアクチブとなる受信検出信号ＲＣＶ
ＤＥＴである。他方の入力はＡＮＤゲート２４００と接
続する。ＡＮＤゲート２４００は２入力ＡＮＤゲートで
あり、一方の入力はストローブ信号ＰＨＣＫＣＤ，他方
の入力はインバーター２３８８から出力されるフレーム
信号ＦＲＡＭＥである。
【０８１４】ＮＡＮＤゲート２４１０及びインバーター
２４１２を含む回路を利用してビット・クロック信号Ｂ
ＲＣＫを発生させる。この信号はビット・カウンター２
４１４のクロック制御に使用される。ＮＡＮＤゲート２
４１０は３入力ＮＡＮＤゲートであり、第１の入力には
ストローブ信号ＰＨＣＫＢＤが、第２の入力にはビット
・フレーム信号ＦＲＡＭＥが、第３の入力にはＮＡＮＤ
ゲート２３８４の出力がそれぞれ印加される。ＮＡＮＤ
ゲート２３８４はメッセージが受信中であることを表わ
す。ＮＡＮＤゲート２４１０の出力はインバーター２４
１２の入力に印加される。インバーター２４１２の出力
は信号ＢＲＣＫである。
２４１２を含む回路を利用してビット・クロック信号Ｂ
ＲＣＫを発生させる。この信号はビット・カウンター２
４１４のクロック制御に使用される。ＮＡＮＤゲート２
４１０は３入力ＮＡＮＤゲートであり、第１の入力には
ストローブ信号ＰＨＣＫＢＤが、第２の入力にはビット
・フレーム信号ＦＲＡＭＥが、第３の入力にはＮＡＮＤ
ゲート２３８４の出力がそれぞれ印加される。ＮＡＮＤ
ゲート２３８４はメッセージが受信中であることを表わ
す。ＮＡＮＤゲート２４１０の出力はインバーター２４
１２の入力に印加される。インバーター２４１２の出力
は信号ＢＲＣＫである。
【０８１５】ＡＮＤゲート２４１６からＤＲＣＫ信号が
出力される。この信号は後述するようにＩＣＣ２９送信
機と併用される。ＡＮＤゲート２４１６は２入力ＡＮＤ
ゲートであり、一方の入力はストローブ信号ＰＨＣＫＣ
Ｄ、他方の入力はＦＲＡＭＥ信号である。
出力される。この信号は後述するようにＩＣＣ２９送信
機と併用される。ＡＮＤゲート２４１６は２入力ＡＮＤ
ゲートであり、一方の入力はストローブ信号ＰＨＣＫＣ
Ｄ、他方の入力はＦＲＡＭＥ信号である。
【０８１６】ビット・カウンター２４１４を図１００に
示した。このビット・カウンターは６段カウンターであ
り、フリップフロップ２４３０，２４３２，２４３４，
２４３６，２４３８，２４４０を含む。第１段２４３０
の入力にビット伝送速度クロック信号ＢＲＣＫが印加さ
れ、最終段の出力はメッセージ終了信号ＥＮＤＭＳＧで
ある。
示した。このビット・カウンターは６段カウンターであ
り、フリップフロップ２４３０，２４３２，２４３４，
２４３６，２４３８，２４４０を含む。第１段２４３０
の入力にビット伝送速度クロック信号ＢＲＣＫが印加さ
れ、最終段の出力はメッセージ終了信号ＥＮＤＭＳＧで
ある。
【０８１７】最初の５段２４３０，２４３２，２４３
４，２４３６，２４３８の出力がインバーター２４４４
から出力される反転ＢＲＣＫ信号と共に６入力ＮＡＮＤ
ゲート２４４２に印加される。ＮＡＮＤゲート２４４２
の出力はＮＡＮＤゲート２４４８，２４５０を含むラッ
チ２４４６に印加され、ラッチ２４４６の他方の入力に
はインバーター２４５２の出力が印加される。ラッチ２
４４６の出力は信号０２６であり、後述するＢＣＨコン
ピューターに印加される。０２６信号はビット・カウン
ターが２６までカウントするとラッチする。
４，２４３６，２４３８の出力がインバーター２４４４
から出力される反転ＢＲＣＫ信号と共に６入力ＮＡＮＤ
ゲート２４４２に印加される。ＮＡＮＤゲート２４４２
の出力はＮＡＮＤゲート２４４８，２４５０を含むラッ
チ２４４６に印加され、ラッチ２４４６の他方の入力に
はインバーター２４５２の出力が印加される。ラッチ２
４４６の出力は信号０２６であり、後述するＢＣＨコン
ピューターに印加される。０２６信号はビット・カウン
ターが２６までカウントするとラッチする。
【０８１８】このカウンター２４１４はワード・エンド
検出のためメッセージを送受信するのに使用されるか
ら、ワードがカウントされたのち、インバーター２４５
２，２４５４及びＮＡＮＤゲート２４５６，２４５８を
含む回路によってカウンター２４１４もラッチ２４４６
もリセットされる。ＩＣＣ２９によるメッセージの受信
中、ＮＡＮＤゲート２４５６，２４５８の入力に印加さ
れる受信検出信号ＲＣＶＤＥＴ及び反転ＴＸＯＮはアク
チブである。ＮＡＮＤゲート２４５６はＩＣＣ２９がメ
ッセージを受信中出あることを指示する。ＩＣＣ２９が
メッセージを送信している状態では、ＮＡＮＤゲート２
４５８の第２の入力に印加されるＩＮＩＴＸがアクチブ
である。ＩＮＩＴＸ信号はメッセージ送信開始を指示す
る。第３の入力にはインバーター２０５４から出力され
るリセット信号反転ＩＲＥＳＥＴが印加される。ＮＡＮ
Ｄゲート２４５８の出力はＩＣＣ２９がメッセージを受
信中であるか、または送信中であることを指示する。Ｎ
ＡＮＤゲート２４５８の出力はインバーター２４５２の
入力に印加される。インバーター２４５２の出力はビッ
ト・カウンター２４１４及びラッチ２４４６をリセット
するのに使用される。具体的には、インバーター２４５
２の出力がビット・カウンター２４１４の６段すべての
ＣＤＮ入力に印加される。カウンター２４１４の出力は
０２６信号ラッチ２４４６の一方の入力にも印加され
る。ＮＡＮＤゲート２４５８の出力は後述するＢＣＨコ
ンピューターのリセットにも利用される。
検出のためメッセージを送受信するのに使用されるか
ら、ワードがカウントされたのち、インバーター２４５
２，２４５４及びＮＡＮＤゲート２４５６，２４５８を
含む回路によってカウンター２４１４もラッチ２４４６
もリセットされる。ＩＣＣ２９によるメッセージの受信
中、ＮＡＮＤゲート２４５６，２４５８の入力に印加さ
れる受信検出信号ＲＣＶＤＥＴ及び反転ＴＸＯＮはアク
チブである。ＮＡＮＤゲート２４５６はＩＣＣ２９がメ
ッセージを受信中出あることを指示する。ＩＣＣ２９が
メッセージを送信している状態では、ＮＡＮＤゲート２
４５８の第２の入力に印加されるＩＮＩＴＸがアクチブ
である。ＩＮＩＴＸ信号はメッセージ送信開始を指示す
る。第３の入力にはインバーター２０５４から出力され
るリセット信号反転ＩＲＥＳＥＴが印加される。ＮＡＮ
Ｄゲート２４５８の出力はＩＣＣ２９がメッセージを受
信中であるか、または送信中であることを指示する。Ｎ
ＡＮＤゲート２４５８の出力はインバーター２４５２の
入力に印加される。インバーター２４５２の出力はビッ
ト・カウンター２４１４及びラッチ２４４６をリセット
するのに使用される。具体的には、インバーター２４５
２の出力がビット・カウンター２４１４の６段すべての
ＣＤＮ入力に印加される。カウンター２４１４の出力は
０２６信号ラッチ２４４６の一方の入力にも印加され
る。ＮＡＮＤゲート２４５８の出力は後述するＢＣＨコ
ンピューターのリセットにも利用される。
【０８１９】フリップフロップ２４６０及びＮＯＲゲー
ト２４６３を含む回路を使用して送信機信号反転ＴＸＯ
ＦＦを発生させる。この信号は後述する送信機制御回路
と併用される。即ち、ビット・カウンター２４１４の第
６段２４４０の反転Ｑ出力が２入力ＮＯＲゲート２４６
２の一方の入力に印加され、他方の入力に反転ＴＸＯＮ
信号が印加される。反転ＴＸＯＮ信号はアクチブ低状態
で送信機がＯＮであることを示す。ＮＯＲゲート２４６
２の出力はフリップフロップ２４６０のＤ入力に印加さ
れる。フリップフロップ２４６０はフレーム信号ＦＲＡ
ＭＥによってクロック制御される。反転ＴＸＯＦＦ信号
はフリップフロップ２４６０のＱＮ出力において得られ
る。このフリップフロップ２４６０はそのＣＤＮ入力に
印加されるＩＮＩＴＸ信号によってリセットされる。
ト２４６３を含む回路を使用して送信機信号反転ＴＸＯ
ＦＦを発生させる。この信号は後述する送信機制御回路
と併用される。即ち、ビット・カウンター２４１４の第
６段２４４０の反転Ｑ出力が２入力ＮＯＲゲート２４６
２の一方の入力に印加され、他方の入力に反転ＴＸＯＮ
信号が印加される。反転ＴＸＯＮ信号はアクチブ低状態
で送信機がＯＮであることを示す。ＮＯＲゲート２４６
２の出力はフリップフロップ２４６０のＤ入力に印加さ
れる。フリップフロップ２４６０はフレーム信号ＦＲＡ
ＭＥによってクロック制御される。反転ＴＸＯＦＦ信号
はフリップフロップ２４６０のＱＮ出力において得られ
る。このフリップフロップ２４６０はそのＣＤＮ入力に
印加されるＩＮＩＴＸ信号によってリセットされる。
【０８２０】ＩＮＣＯＭシフトレジスター ＩＮＣＯＭメッセージの送受信には３２段直列シフトレ
ジスター２４６２が使用される。このシフトレジスター
２４６２は図１０９１，１１０に示すようにフリップフ
ロップ２４６４−２５１４を含む。シフトレジスター２
４６２の各段はメッセージ・ローディング用のＬＯＡＤ
信号によって選択される２つの入力を受信する。即ち、
すでに述べたように、マイクロプロセッサー３０とＩＣ
Ｃ２９との通信を可能にする送信データ母線ＴＤＡＴＡ
［２６．．．０］がシフトレジスター２４６２各段のＤ
Ａ入力と接続する。受信メッセージ復調出力ビットＤＥ
ＭＯＤＡＴがシフトレジスター２４６２の第１段２４６
４のＤＢ入力に印加され、次いで受信メッセージがシフ
トレジスター２４６２中をシフトする。受信データ母線
ＲＤＡＴＡ［２６．．．０］が各段のＱ出力と接続す
る。ＲＤＡＴＡ［２６．．．０］母線により、復調され
た入りメッセージをマイクロプロセッサー３０へ伝送す
ることができる。
ジスター２４６２が使用される。このシフトレジスター
２４６２は図１０９１，１１０に示すようにフリップフ
ロップ２４６４−２５１４を含む。シフトレジスター２
４６２の各段はメッセージ・ローディング用のＬＯＡＤ
信号によって選択される２つの入力を受信する。即ち、
すでに述べたように、マイクロプロセッサー３０とＩＣ
Ｃ２９との通信を可能にする送信データ母線ＴＤＡＴＡ
［２６．．．０］がシフトレジスター２４６２各段のＤ
Ａ入力と接続する。受信メッセージ復調出力ビットＤＥ
ＭＯＤＡＴがシフトレジスター２４６２の第１段２４６
４のＤＢ入力に印加され、次いで受信メッセージがシフ
トレジスター２４６２中をシフトする。受信データ母線
ＲＤＡＴＡ［２６．．．０］が各段のＱ出力と接続す
る。ＲＤＡＴＡ［２６．．．０］母線により、復調され
た入りメッセージをマイクロプロセッサー３０へ伝送す
ることができる。
【０８２１】各段の選択入力ＳＡに反転ＬＯＡＤ信号が
印加されて、シフトレジスター２４６２による受信メッ
セージまたは送信メッセージの選択を可能にする。ＬＯ
ＡＤ信号は並列インバーター２５１６，２５１８から出
力され、インバーター２５２０の出力が前記並列インバ
ーター２５１６，２５１８の入力と接続する。図１１６
に関連して後述するＬＯＡＤ信号がインバーター２５２
０の入力に印加される。反転ＬＯＡＤ信号は並列インバ
ーター２５１６，２５１８から出力される。
印加されて、シフトレジスター２４６２による受信メッ
セージまたは送信メッセージの選択を可能にする。ＬＯ
ＡＤ信号は並列インバーター２５１６，２５１８から出
力され、インバーター２５２０の出力が前記並列インバ
ーター２５１６，２５１８の入力と接続する。図１１６
に関連して後述するＬＯＡＤ信号がインバーター２５２
０の入力に印加される。反転ＬＯＡＤ信号は並列インバ
ーター２５１６，２５１８から出力される。
【０８２２】図１１７に関連して後述するシフトレジス
ター・クロック信号ＳＲＣＫがシフトレジスター２４６
２の各段のクロック入力に印加される。ＳＲＣＫ信号は
並列インバーター２５２０，２５２２から出力される。
並列インバーター２５２０，２５２２への入力は反転Ｓ
ＲＣＫ信号である。
ター・クロック信号ＳＲＣＫがシフトレジスター２４６
２の各段のクロック入力に印加される。ＳＲＣＫ信号は
並列インバーター２５２０，２５２２から出力される。
並列インバーター２５２０，２５２２への入力は反転Ｓ
ＲＣＫ信号である。
【０８２３】応答メッセージの状態ビットである第１段
２４６４及び第２段２４６６を除く残りの段２４６８−
２５１４はシステムのリセットと同時に０にセットされ
る。具体的には、並列インバーター２５２４，２５２６
から出力される反転ＩＲＥＳＥＴ信号が第３−３２段の
ＣＤＮリセット入力に印加される。インバーター２５２
４，２５２６への入力は一括してインバーター２５２８
の出力と接続する。インバーター２５２８の入力はイン
バーター２５３０の出力と接続し、インバーター２５３
０の入力に反転ＩＲＥＳＥＴ信号が印加される。
２４６４及び第２段２４６６を除く残りの段２４６８−
２５１４はシステムのリセットと同時に０にセットされ
る。具体的には、並列インバーター２５２４，２５２６
から出力される反転ＩＲＥＳＥＴ信号が第３−３２段の
ＣＤＮリセット入力に印加される。インバーター２５２
４，２５２６への入力は一括してインバーター２５２８
の出力と接続する。インバーター２５２８の入力はイン
バーター２５３０の出力と接続し、インバーター２５３
０の入力に反転ＩＲＥＳＥＴ信号が印加される。
【０８２４】応答メッセージ状態ビットは内部応答状態
ビットＲＳＢ［２６，２５］母線から得られる。この状
態ビットはＩＣＭＯメッセージ・レジスターの一部を形
成するフリップフロップ２０３０，２０３２のＱ出力に
おいて形成され、それぞれのビット定義は表２１に示し
た通りである。状態ビットＲＳＢ［２６，２５］は第１
及び第２段フリップフロップ２４６４，２４６６のセッ
ト入力ＳＤＮまたはリセット入力ＣＤＮに印加される。
具体的には、ビットＲＳＢ［２６，２５］は応答メッセ
ージが作成中であることを示すＳＴＳＬＤ信号と共に２
入力ＮＡＮＤゲート２５３２，２５３４の入力に印加さ
れる。ＮＡＮＤゲート２５３２，２５３４の出力はシフ
トレジスターの第１段及び第２段フリップフロップ２４
６４，２４６６の選択入力ＳＤＮに印加されてこれらの
フリップフロップへ１をシフトする。これらの応答状態
ビットＲＳＢ［２６，２５］はインバーター２５３６，
２５３８の入力にも印加される。これらインバーターの
出力はＳＴＳＬＤ信号と共に２入力ＮＡＮＤゲート２５
４０，２５４２に印加される。ＮＡＮＤゲート２５４
０，２５４２の出力がフリップフロップ２４６４，２４
６６のリセット入力ＣＤＮに印加されてこれらのフリッ
プフロップを０にセットする。
ビットＲＳＢ［２６，２５］母線から得られる。この状
態ビットはＩＣＭＯメッセージ・レジスターの一部を形
成するフリップフロップ２０３０，２０３２のＱ出力に
おいて形成され、それぞれのビット定義は表２１に示し
た通りである。状態ビットＲＳＢ［２６，２５］は第１
及び第２段フリップフロップ２４６４，２４６６のセッ
ト入力ＳＤＮまたはリセット入力ＣＤＮに印加される。
具体的には、ビットＲＳＢ［２６，２５］は応答メッセ
ージが作成中であることを示すＳＴＳＬＤ信号と共に２
入力ＮＡＮＤゲート２５３２，２５３４の入力に印加さ
れる。ＮＡＮＤゲート２５３２，２５３４の出力はシフ
トレジスターの第１段及び第２段フリップフロップ２４
６４，２４６６の選択入力ＳＤＮに印加されてこれらの
フリップフロップへ１をシフトする。これらの応答状態
ビットＲＳＢ［２６，２５］はインバーター２５３６，
２５３８の入力にも印加される。これらインバーターの
出力はＳＴＳＬＤ信号と共に２入力ＮＡＮＤゲート２５
４０，２５４２に印加される。ＮＡＮＤゲート２５４
０，２５４２の出力がフリップフロップ２４６４，２４
６６のリセット入力ＣＤＮに印加されてこれらのフリッ
プフロップを０にセットする。
【０８２５】ＩＣＣ制御ロジック ＩＣＣ２９の制御ロジックを図１１１にブロックダイヤ
グラムで示した。この制御ロジックは図１１２に示す送
信機制御論理回路２５１６、図５５に示すＢＣＨコンピ
ューター２５１８、図１１４，１１５に示すアドレス／
指令デコーダー・ロジック２５２０、及び図１１６，１
１７に示す制御／状態ロジック２５２２を含む。
グラムで示した。この制御ロジックは図１１２に示す送
信機制御論理回路２５１６、図５５に示すＢＣＨコンピ
ューター２５１８、図１１４，１１５に示すアドレス／
指令デコーダー・ロジック２５２０、及び図１１６，１
１７に示す制御／状態ロジック２５２２を含む。
【０８２６】まず送信機制御ロジック２５１６を説明す
ると、ＩＣＣ２９送信機出力は信号ＴＸＯＵＴである。
この信号は出力が外部ピンＴＸと接続しているトライス
テート・デバイス２５２４（図９２）に印加される。Ｔ
ＸＯＵＴ信号はＮＯＲゲート２５２６（図１１２）から
出力される。ＩＣＣ２９がマスター・モードで動作して
いる時はいつでも送信できる。スレーブ・モードで動作
している時は始動コントローラーが応答をリクエストし
た場合にだけ送信できる。スレーブ・モードではＩＣＣ
２９はＡＮＤゲート２５２８（図１１７）の制御下にあ
る。ＡＮＤゲート２５２８は２入力ＡＮＤゲートであ
る。一方の入力はインターフェース割り込み許可信号反
転ＥＮＡＩＮＴである。この信号は後述するアドレス／
指令デコーダー２５２０から出力される。他方の入力は
インバーター２５３０から出力されるスレーブ・モード
信号である。インバーター２５３０への入力は指令ビッ
トＩＣＣＲ［５］である。この指令ビットが論理０なら
ば、ＩＣＣ２９はスレーブ・モードとなる。ＡＮＤゲー
ト２５２８の出力はＮＡＮＤゲート２５３４，２５３６
を含むインターフェース割り込み許可ラッチ２５３２の
入力に印加される。ラッチ２５３２の出力は制御ビット
ＩＣＳＲ［６］であり、通信コントローラー２９インタ
ーフェースが割り込み許可されたことを示す。ラッチ２
５３２はフリップフロップ２５３３からＥＮＡＢ信号を
出力されるためにも利用される。即ち、ラッチ２５３２
の出力がフリップフロップ２５３３のＤ入力に印加され
る。信号ＥＮＡＢはこのフリップフロップのＱ出力に形
成される。インバーター２５９０から出力されるストロ
ーブ信号ＰＨＣＫＡＤがこのフリップフロップのクロッ
ク入力ＣＰに印加される。
ると、ＩＣＣ２９送信機出力は信号ＴＸＯＵＴである。
この信号は出力が外部ピンＴＸと接続しているトライス
テート・デバイス２５２４（図９２）に印加される。Ｔ
ＸＯＵＴ信号はＮＯＲゲート２５２６（図１１２）から
出力される。ＩＣＣ２９がマスター・モードで動作して
いる時はいつでも送信できる。スレーブ・モードで動作
している時は始動コントローラーが応答をリクエストし
た場合にだけ送信できる。スレーブ・モードではＩＣＣ
２９はＡＮＤゲート２５２８（図１１７）の制御下にあ
る。ＡＮＤゲート２５２８は２入力ＡＮＤゲートであ
る。一方の入力はインターフェース割り込み許可信号反
転ＥＮＡＩＮＴである。この信号は後述するアドレス／
指令デコーダー２５２０から出力される。他方の入力は
インバーター２５３０から出力されるスレーブ・モード
信号である。インバーター２５３０への入力は指令ビッ
トＩＣＣＲ［５］である。この指令ビットが論理０なら
ば、ＩＣＣ２９はスレーブ・モードとなる。ＡＮＤゲー
ト２５２８の出力はＮＡＮＤゲート２５３４，２５３６
を含むインターフェース割り込み許可ラッチ２５３２の
入力に印加される。ラッチ２５３２の出力は制御ビット
ＩＣＳＲ［６］であり、通信コントローラー２９インタ
ーフェースが割り込み許可されたことを示す。ラッチ２
５３２はフリップフロップ２５３３からＥＮＡＢ信号を
出力されるためにも利用される。即ち、ラッチ２５３２
の出力がフリップフロップ２５３３のＤ入力に印加され
る。信号ＥＮＡＢはこのフリップフロップのＱ出力に形
成される。インバーター２５９０から出力されるストロ
ーブ信号ＰＨＣＫＡＤがこのフリップフロップのクロッ
ク入力ＣＰに印加される。
【０８２７】インターフェース割り込み許可ラッチ２５
３２は２入力ＡＮＤゲート２５３８によって割り込み禁
止される。ＡＮＤゲート２５３８への一方の入力はリセ
ット信号反転ＲＥＳＥＴであり、他方の入力はアドレス
／指令デコーダー２５２０から出力されるインターフェ
ース割り込み禁止信号ＤＩＳＩＮＴである。応答不要の
場合、ＤＩＳＩＮＴ信号はインターフェース割り込み許
可ラッチ２５３２の作用を抑止する。
３２は２入力ＡＮＤゲート２５３８によって割り込み禁
止される。ＡＮＤゲート２５３８への一方の入力はリセ
ット信号反転ＲＥＳＥＴであり、他方の入力はアドレス
／指令デコーダー２５２０から出力されるインターフェ
ース割り込み禁止信号ＤＩＳＩＮＴである。応答不要の
場合、ＤＩＳＩＮＴ信号はインターフェース割り込み許
可ラッチ２５３２の作用を抑止する。
【０８２８】マスター・モードにおいて、ＩＣＣ２９は
いつでも送信できる。送信の開始は３入力ＮＡＮＤゲー
ト２５４０（図１１６）によって制御される。送信指令
を表わす指令ビットＩＣＣＲ［０］が第１の入力に、制
御ビットＩＣＳＲ［６，５］が第２、第３の入力にそれ
ぞれ印加される。制御ビットＩＣＳＲ［６］はインター
フェースが割り込み許可されていることを示す。送信機
がメッセージのスタート・ビット（例えば、２個の１）
発生を可能にするためイナクチブ状態であれば制御ビッ
トＩＣＳＲ［５］はアクチブ低状態である。具体的に
は、ＮＡＮＤゲート２５４０の出力がＮＡＮＤゲート２
５４４，２５４６を含むスタート・ビット・ラッチ２５
４２に印加され、スタート・ビット・ラッチ２５４２の
出力が１対のフリップフロップ２５４８，２５５０に印
加されてスタート・ビットを発生させる。フリップフロ
ップ２５５０の反転Ｑ出力がメッセージ送信ＡＮＤゲー
ト２５５２の一方の入力に印加される。他方の入力は後
述するＦＡＳＴ ＳＴＡＴＵＳ ＡＮＤゲート２５７２
と接続する。ＡＮＤゲート２５５２の出力はメッセージ
送信信号反転ＴＸＭＳＧである。反転ＴＸＭＳＧ信号は
フリップフロップ２５７４（図１１２）のＳＤＮ入力に
印加されてこのフリップフロップをスタート・ビット・
インターバルの間１にセットする。フリップフロップ２
５７４のＤ入力は接地されている。フリップフロップ２
５７４はＡＮＤゲート２４１６（図９９）から出力され
る送信機制御ストローブ信号ＤＲＣＫによってストロー
ブされる。
いつでも送信できる。送信の開始は３入力ＮＡＮＤゲー
ト２５４０（図１１６）によって制御される。送信指令
を表わす指令ビットＩＣＣＲ［０］が第１の入力に、制
御ビットＩＣＳＲ［６，５］が第２、第３の入力にそれ
ぞれ印加される。制御ビットＩＣＳＲ［６］はインター
フェースが割り込み許可されていることを示す。送信機
がメッセージのスタート・ビット（例えば、２個の１）
発生を可能にするためイナクチブ状態であれば制御ビッ
トＩＣＳＲ［５］はアクチブ低状態である。具体的に
は、ＮＡＮＤゲート２５４０の出力がＮＡＮＤゲート２
５４４，２５４６を含むスタート・ビット・ラッチ２５
４２に印加され、スタート・ビット・ラッチ２５４２の
出力が１対のフリップフロップ２５４８，２５５０に印
加されてスタート・ビットを発生させる。フリップフロ
ップ２５５０の反転Ｑ出力がメッセージ送信ＡＮＤゲー
ト２５５２の一方の入力に印加される。他方の入力は後
述するＦＡＳＴ ＳＴＡＴＵＳ ＡＮＤゲート２５７２
と接続する。ＡＮＤゲート２５５２の出力はメッセージ
送信信号反転ＴＸＭＳＧである。反転ＴＸＭＳＧ信号は
フリップフロップ２５７４（図１１２）のＳＤＮ入力に
印加されてこのフリップフロップをスタート・ビット・
インターバルの間１にセットする。フリップフロップ２
５７４のＤ入力は接地されている。フリップフロップ２
５７４はＡＮＤゲート２４１６（図９９）から出力され
る送信機制御ストローブ信号ＤＲＣＫによってストロー
ブされる。
【０８２９】２個のスタート・ビットが発生すると、Ａ
ＮＤゲート２５５４はフリップフロップ２５４８，２５
５０及びスタート・ビット・ラッチ２５４２をリセット
する。ＡＮＤゲート２５５４は２入力ＡＮＤゲートであ
る。一方の入力はフリップフロップ２５５０の出力と接
続し、他方の入力には反転ＩＲＥＳＥＴ信号が印加され
て、フリップフロップがシステムのリセットと同時に０
にセットされることを可能にする。反転ＩＲＥＳＥＴ信
号はインバーター２５５６から出力される。フリップフ
ロップ２５４８，２５５０はビットごとにＰＨＣＫ信号
によってストローブされる。
ＮＤゲート２５５４はフリップフロップ２５４８，２５
５０及びスタート・ビット・ラッチ２５４２をリセット
する。ＡＮＤゲート２５５４は２入力ＡＮＤゲートであ
る。一方の入力はフリップフロップ２５５０の出力と接
続し、他方の入力には反転ＩＲＥＳＥＴ信号が印加され
て、フリップフロップがシステムのリセットと同時に０
にセットされることを可能にする。反転ＩＲＥＳＥＴ信
号はインバーター２５５６から出力される。フリップフ
ロップ２５４８，２５５０はビットごとにＰＨＣＫ信号
によってストローブされる。
【０８３０】マスター・モードにおいてもスレーブ・モ
ードにおいても、ＮＡＮＤゲート２５６０，２５６２を
含む応答ラッチ２５５８がセットされる。応答ラッチ２
５５８は２入力ＮＯＲゲート２５２６の制御下にある。
ＮＯＲゲート２５２６への一方の入力には応答がリクエ
ストされていることを示す反転ＲＥＰＬＹ信号が印加さ
れ、他方の入力には指令ビットＩＳＣＲ［５］が印加さ
れる。ラッチ２５５８の出力が２入力ＮＡＮＤゲート２
５６４の一方の入力に印加され、ＮＡＮＤゲート２５６
４への他方の入力はＮＡＮＤゲート２５６８，２５７０
を含む高速状態ラッチ２５６６である。ＮＡＮＤゲート
２５６４の出力はストローブ信号ＰＨＣＫＤＤと共に２
入力ＮＡＮＤゲート２５７２の一方の入力に印加され
る。ＮＡＮＤゲート２５７２の出力はフリップフロップ
２５５０の出力と共にＮＡＮＤゲート２５５２に印加さ
れてメッセージ送信信号反転ＴＸＭＳＧを発生させる。
ードにおいても、ＮＡＮＤゲート２５６０，２５６２を
含む応答ラッチ２５５８がセットされる。応答ラッチ２
５５８は２入力ＮＯＲゲート２５２６の制御下にある。
ＮＯＲゲート２５２６への一方の入力には応答がリクエ
ストされていることを示す反転ＲＥＰＬＹ信号が印加さ
れ、他方の入力には指令ビットＩＳＣＲ［５］が印加さ
れる。ラッチ２５５８の出力が２入力ＮＡＮＤゲート２
５６４の一方の入力に印加され、ＮＡＮＤゲート２５６
４への他方の入力はＮＡＮＤゲート２５６８，２５７０
を含む高速状態ラッチ２５６６である。ＮＡＮＤゲート
２５６４の出力はストローブ信号ＰＨＣＫＤＤと共に２
入力ＮＡＮＤゲート２５７２の一方の入力に印加され
る。ＮＡＮＤゲート２５７２の出力はフリップフロップ
２５５０の出力と共にＮＡＮＤゲート２５５２に印加さ
れてメッセージ送信信号反転ＴＸＭＳＧを発生させる。
【０８３１】送信機制御論理回路２５１６は信号反転Ｉ
ＮＩＴＸ及び反転ＴＸＯＮをも発生させる。具体的に
は、フリップフロップ２５７４のＱ出力がインバーター
２５７６に印加される。インバーター２５７６の出力は
送信開始信号反転ＩＮＩＴＸである。この信号反転ＩＮ
ＩＴＸは後述するＢＣＨコンピューター２５１８と連携
する。
ＮＩＴＸ及び反転ＴＸＯＮをも発生させる。具体的に
は、フリップフロップ２５７４のＱ出力がインバーター
２５７６に印加される。インバーター２５７６の出力は
送信開始信号反転ＩＮＩＴＸである。この信号反転ＩＮ
ＩＴＸは後述するＢＣＨコンピューター２５１８と連携
する。
【０８３２】フリップフロップ２５７４の反転Ｑ出力が
ＮＡＮＤゲート２５８０，２５８２を含む送信機ラッチ
２５７８に印加されて反転ＴＸＯＮ信号を発生させる。
送信機ラッチ２５７８は反転ＴＸＯＦＦ信号によってリ
セットされる。この信号はフリップフロップ２４６０
（図１００）の反転Ｑ出力において形成され、メッセー
ジ・カウンターが３２ビットをカウントしたことを指示
する。送信機ラッチ２５７８の出力はインバーター２５
８４の入力に印加される。インバーター２５８４の出力
は反転ＴＸＯＮ信号であり、アクチブ低状態で送信機が
ＯＮであることを示す。この信号反転ＴＸＯＮは送信機
がアクチブであることを示す制御ビットＩＣＳＲ［５］
を発生させるのに使用される。具体的には、反転ＴＸＯ
Ｎ信号はインバーター２５８６（図１１７）に印加さ
れ、インバーター２５８６の出力はフリップフロップ２
５８８のＤ入力に印加される。フリップフロップ２５８
８のＱ出力は制御ビットＩＣＳＲ［５］である。フリッ
プフロップ２５８８はインバーター２５９０から出力さ
れるＰＨＣＫＡＤ信号によってストローブされる。イン
バーター２５９０への入力はストローブ信号反転ＰＨＣ
ＫＡＤである。
ＮＡＮＤゲート２５８０，２５８２を含む送信機ラッチ
２５７８に印加されて反転ＴＸＯＮ信号を発生させる。
送信機ラッチ２５７８は反転ＴＸＯＦＦ信号によってリ
セットされる。この信号はフリップフロップ２４６０
（図１００）の反転Ｑ出力において形成され、メッセー
ジ・カウンターが３２ビットをカウントしたことを指示
する。送信機ラッチ２５７８の出力はインバーター２５
８４の入力に印加される。インバーター２５８４の出力
は反転ＴＸＯＮ信号であり、アクチブ低状態で送信機が
ＯＮであることを示す。この信号反転ＴＸＯＮは送信機
がアクチブであることを示す制御ビットＩＣＳＲ［５］
を発生させるのに使用される。具体的には、反転ＴＸＯ
Ｎ信号はインバーター２５８６（図１１７）に印加さ
れ、インバーター２５８６の出力はフリップフロップ２
５８８のＤ入力に印加される。フリップフロップ２５８
８のＱ出力は制御ビットＩＣＳＲ［５］である。フリッ
プフロップ２５８８はインバーター２５９０から出力さ
れるＰＨＣＫＡＤ信号によってストローブされる。イン
バーター２５９０への入力はストローブ信号反転ＰＨＣ
ＫＡＤである。
【０８３３】フリップフロップ２５８８の反転Ｑ出力は
ＢＵＳＹ信号及びアクチブ低状態反転ＳＲ５信号の発生
にも利用される。即ち、フリップフロップ２５８８の反
転Ｑ出力は２入力ＮＡＮＤゲートの一方の入力に印加さ
れ、他方の入力にはメッセージが受信中であることを示
すＲＣＶＤＥＴ信号が印加される。ＮＡＮＤゲート２５
９１の出力はＢＵＳＹ信号である。
ＢＵＳＹ信号及びアクチブ低状態反転ＳＲ５信号の発生
にも利用される。即ち、フリップフロップ２５８８の反
転Ｑ出力は２入力ＮＡＮＤゲートの一方の入力に印加さ
れ、他方の入力にはメッセージが受信中であることを示
すＲＣＶＤＥＴ信号が印加される。ＮＡＮＤゲート２５
９１の出力はＢＵＳＹ信号である。
【０８３４】送信機制御 種々の変調方法、即ち、ＡＳＫ，ＦＳＫ及びベースバン
ド変調方式を利用できる。フリップフロップ２５７４の
反転Ｑ出力を上述のフリップフロップ２５９２のＳＤＮ
入力と接続することによりスタート・ビットがフリップ
フロップ２５９２へシフトされる。ＢＣＨコンピュータ
ー２５１８から出力される信号ＭＯＤＩＮがフリップフ
ロップ２５９２のＤ入力に印加される。フリップフロッ
プ２５９２はインバーター２４１２（図９９）から出力
されるＢＲＣＫ信号によってストローブされる。フリッ
プフロップ２５９２の反転Ｑ出力で得られるベースバン
ド信号はＭＵＸ２５９４の入力に印加され、ＦＳＫ変調
器ＭＵＸ２５９６にも印加される。具体的には、１１
５．２ｋＨｚ（ＦＣ）及び９２．１６ｋＨｚ（ＦＣＡ）
信号がＭＵＸ２５９６の入力に印加される。ＦＳＫ変調
方式ではフリップフロップ２５９２の反転Ｑ出力がＭＵ
Ｘ２５９６の選択入力Ｓに印加されて１１５．２ｋＨｚ
と９２．１６ｋＨｚの間でシフトさせる。ＭＵＸ２５９
６の出力がインバーター２５９８に印加され、インバー
ター２５９８の出力がＭＵＸ２５９４のＦＳＫ入力とな
る。フリップフロップ２５９２のＱ出力が２入力ＮＡＮ
Ｄゲート２６００の一方の入力に印加され、搬送波信号
ＦＣと共にＡＳＫ変調に使用される。ＡＳＫ変調器２６
００の出力はＭＵＸ２５９４の他方の入力に印加され
る。制御ビットＩＣＡＨ［５，４］がＭＵＸ２５９４の
選択入力Ｓ１及びＳ０に印加されてＡＳＫ，ＦＳＫまた
はベースバンドを選択する。ＭＵＸ２５９４の出力はメ
ッセージ間隔発生器ラッチ２６０２出力と共にＯＲゲー
ト２５２６に印加される。メッセージ間隔ラッチ２６０
２はＮＡＮＤゲート２６０４，２６０６を含み、メッセ
ージ間にゼロを挿入する。メッセージ間隔ラッチ２６０
２の出力はＯＲゲート２５２６の他方の入力に印加され
る。ＯＲゲート２５２６の出力はＴＸＯＵＴ信号であ
る。
ド変調方式を利用できる。フリップフロップ２５７４の
反転Ｑ出力を上述のフリップフロップ２５９２のＳＤＮ
入力と接続することによりスタート・ビットがフリップ
フロップ２５９２へシフトされる。ＢＣＨコンピュータ
ー２５１８から出力される信号ＭＯＤＩＮがフリップフ
ロップ２５９２のＤ入力に印加される。フリップフロッ
プ２５９２はインバーター２４１２（図９９）から出力
されるＢＲＣＫ信号によってストローブされる。フリッ
プフロップ２５９２の反転Ｑ出力で得られるベースバン
ド信号はＭＵＸ２５９４の入力に印加され、ＦＳＫ変調
器ＭＵＸ２５９６にも印加される。具体的には、１１
５．２ｋＨｚ（ＦＣ）及び９２．１６ｋＨｚ（ＦＣＡ）
信号がＭＵＸ２５９６の入力に印加される。ＦＳＫ変調
方式ではフリップフロップ２５９２の反転Ｑ出力がＭＵ
Ｘ２５９６の選択入力Ｓに印加されて１１５．２ｋＨｚ
と９２．１６ｋＨｚの間でシフトさせる。ＭＵＸ２５９
６の出力がインバーター２５９８に印加され、インバー
ター２５９８の出力がＭＵＸ２５９４のＦＳＫ入力とな
る。フリップフロップ２５９２のＱ出力が２入力ＮＡＮ
Ｄゲート２６００の一方の入力に印加され、搬送波信号
ＦＣと共にＡＳＫ変調に使用される。ＡＳＫ変調器２６
００の出力はＭＵＸ２５９４の他方の入力に印加され
る。制御ビットＩＣＡＨ［５，４］がＭＵＸ２５９４の
選択入力Ｓ１及びＳ０に印加されてＡＳＫ，ＦＳＫまた
はベースバンドを選択する。ＭＵＸ２５９４の出力はメ
ッセージ間隔発生器ラッチ２６０２出力と共にＯＲゲー
ト２５２６に印加される。メッセージ間隔ラッチ２６０
２はＮＡＮＤゲート２６０４，２６０６を含み、メッセ
ージ間にゼロを挿入する。メッセージ間隔ラッチ２６０
２の出力はＯＲゲート２５２６の他方の入力に印加され
る。ＯＲゲート２５２６の出力はＴＸＯＵＴ信号であ
る。
【０８３５】メッセージ間隔ラッチ２６０２は２入力Ｎ
ＡＮＤゲート２６０４の制御下にある。ＮＡＮＤゲート
２６０４の一方の入力にはカウント信号ＢＲＣＫが印加
される。他方の入力はフリップフロップ２５７４のＱ出
力である。従って、送信が開始されると、ＢＲＣＫ信号
が送信を計時し、メッセージのあとにゼロを発生させ
る。
ＡＮＤゲート２６０４の制御下にある。ＮＡＮＤゲート
２６０４の一方の入力にはカウント信号ＢＲＣＫが印加
される。他方の入力はフリップフロップ２５７４のＱ出
力である。従って、送信が開始されると、ＢＲＣＫ信号
が送信を計時し、メッセージのあとにゼロを発生させ
る。
【０８３６】制御／状態ロジック 制御／状態論理回路２５２２によって種々の制御／状態
信号が形成される。制御ビットＩＣＳＲ［７．．．５］
についてはすでに述べた。状態ビットＩＣＳＲ
［４．．．０］は図７８に示す回路から得られる。
信号が形成される。制御ビットＩＣＳＲ［７．．．５］
についてはすでに述べた。状態ビットＩＣＳＲ
［４．．．０］は図７８に示す回路から得られる。
【０８３７】状態ビットＩＣＳＲ［０］は受信機（Ｒ
Ｘ）がオーバラン状態であることを示す。この状態ビッ
トはフリップフロップ２６２０、ＮＡＮＤゲート２６２
２，２６２４、及びインバーター２６２６，２６２８，
２６３０，２６３２を含む回路から発生する。命令デコ
ーダー２５２０から出力される受信信号反転ＲＣＶがイ
ンバーター２６２６，２６２８を介してフリップフロッ
プ２６２０のクロック入力ＣＰに印加され、フリップフ
ロップ２６２０の反転Ｑ出力がＮＡＮＤゲート２６２２
を介して状態ビットＩＣＳＲ［２］とＮＡＮＤ演算さ
れ、フリップフロップ２６２０のＤ入力に印加される。
新しいメッセージがメッセージ・レジスターにロードさ
れようとしている時にメッセージ・レジスターが解除さ
れていなければ（ＩＣＳＲ［２］＝１）、ビットＩＣＳ
Ｒ［０］がセットされる。この状態ビットはシステムの
リセットまたはＩＣＣＲ［１］への書き込み＝１によっ
て払われる。具体的には、リセットはＮＡＮＤゲート２
６２４の制御下にある。ＮＡＮＤゲート２６２４は２入
力ＮＡＮＤゲートであり、一方の入力はインバーター２
６３０を介して印加されるビットＩＣＣＲ［１］、他方
の入力はインバーター２６３６から出力される反転ＩＲ
ＥＳＥＴ信号である。ＮＡＮＤゲート２６２４の出力は
インバーター２６３２を介してフリップフロップ２６２
０のリセット入力ＣＤＮに印加される。
Ｘ）がオーバラン状態であることを示す。この状態ビッ
トはフリップフロップ２６２０、ＮＡＮＤゲート２６２
２，２６２４、及びインバーター２６２６，２６２８，
２６３０，２６３２を含む回路から発生する。命令デコ
ーダー２５２０から出力される受信信号反転ＲＣＶがイ
ンバーター２６２６，２６２８を介してフリップフロッ
プ２６２０のクロック入力ＣＰに印加され、フリップフ
ロップ２６２０の反転Ｑ出力がＮＡＮＤゲート２６２２
を介して状態ビットＩＣＳＲ［２］とＮＡＮＤ演算さ
れ、フリップフロップ２６２０のＤ入力に印加される。
新しいメッセージがメッセージ・レジスターにロードさ
れようとしている時にメッセージ・レジスターが解除さ
れていなければ（ＩＣＳＲ［２］＝１）、ビットＩＣＳ
Ｒ［０］がセットされる。この状態ビットはシステムの
リセットまたはＩＣＣＲ［１］への書き込み＝１によっ
て払われる。具体的には、リセットはＮＡＮＤゲート２
６２４の制御下にある。ＮＡＮＤゲート２６２４は２入
力ＮＡＮＤゲートであり、一方の入力はインバーター２
６３０を介して印加されるビットＩＣＣＲ［１］、他方
の入力はインバーター２６３６から出力される反転ＩＲ
ＥＳＥＴ信号である。ＮＡＮＤゲート２６２４の出力は
インバーター２６３２を介してフリップフロップ２６２
０のリセット入力ＣＤＮに印加される。
【０８３８】反転ＲＣＶ信号はメッセージ・レジスター
受信バッファ・ストローブ信号ＳＲＴＯＭＲの発生にも
利用される。この信号はフリップフロップ２６３４の反
転Ｑ出力と共にＡＮＤゲート２６３８に印加され、受信
動作が未完了であることを指示する。
受信バッファ・ストローブ信号ＳＲＴＯＭＲの発生にも
利用される。この信号はフリップフロップ２６３４の反
転Ｑ出力と共にＡＮＤゲート２６３８に印加され、受信
動作が未完了であることを指示する。
【０８３９】ビットＩＣＳＲ［１］はエラーを含むメッ
セージが受信されるとセットされるＢＣＨエラーを示
す。このビットはフリップフロップ２６４０、ＯＲゲー
ト２６４２及びインバーター２６４４を含む回路によっ
て形成される。エラーを示す反転ＢＣＨＯＫ信号はイン
バーター２６４４から出力される。この信号はフリップ
フロップ２６４０のＱ出力と共にＯＲゲート２６４２の
一方の入力に印加される。フリップフロップ２６４０は
反転ＲＣＶ信号によってクロック制御される。フリップ
フロップ２６４０はフリップフロップ２６２０と同様に
リセットされる。
セージが受信されるとセットされるＢＣＨエラーを示
す。このビットはフリップフロップ２６４０、ＯＲゲー
ト２６４２及びインバーター２６４４を含む回路によっ
て形成される。エラーを示す反転ＢＣＨＯＫ信号はイン
バーター２６４４から出力される。この信号はフリップ
フロップ２６４０のＱ出力と共にＯＲゲート２６４２の
一方の入力に印加される。フリップフロップ２６４０は
反転ＲＣＶ信号によってクロック制御される。フリップ
フロップ２６４０はフリップフロップ２６２０と同様に
リセットされる。
【０８４０】ビットＩＣＳＲ［２］は受信メッセージが
受信メッセージ・バッファにロードされたことを示す。
このビットはフリップフロップ２６３４から出力され
る。このフリップフロップのＤ入力は接地されている。
フリップフロップ２６３４は反転ＲＣＶ信号によってク
ロック制御され、フリップフロップ２６２０，２６４０
と同様にリセットされる。
受信メッセージ・バッファにロードされたことを示す。
このビットはフリップフロップ２６３４から出力され
る。このフリップフロップのＤ入力は接地されている。
フリップフロップ２６３４は反転ＲＣＶ信号によってク
ロック制御され、フリップフロップ２６２０，２６４０
と同様にリセットされる。
【０８４１】ビットＩＣＳＲ［３］はメッセージ送信完
了を指示する。このビットを発生させるための回路はフ
リップフロップ２６４４、送信機ラッチ２６４６を含
み、送信機ラッチ２６４６はＮＡＮＤゲート２６４８，
２６５０及びＡＮＤゲート２６５２を含む。送信機ラッ
チ２６４６の出力はフリップフロップ２６４４のＤ入力
に印加される。このラッチ２６４６は送信機がアクチブ
状態である間ラッチされる。具体的には、インバーター
２６５４から出力されるＴＸＯＦＦ信号がフリップフロ
ップ２６４４のクロック入力に印加される。ＴＸＯＦＦ
信号はアクチブ高状態にあり、送信機がＯＦＦであるこ
とを指示する。メッセージ・スタート・ビットが発生す
るとフリップフロップ２６６０の反転Ｑ出力は低状態と
なる。即ち、ＴＸＯＦＦ信号が高状態になるとメッセー
ジ終了と共にビットがセットされ、送信機がＯＦＦであ
ることを示す。
了を指示する。このビットを発生させるための回路はフ
リップフロップ２６４４、送信機ラッチ２６４６を含
み、送信機ラッチ２６４６はＮＡＮＤゲート２６４８，
２６５０及びＡＮＤゲート２６５２を含む。送信機ラッ
チ２６４６の出力はフリップフロップ２６４４のＤ入力
に印加される。このラッチ２６４６は送信機がアクチブ
状態である間ラッチされる。具体的には、インバーター
２６５４から出力されるＴＸＯＦＦ信号がフリップフロ
ップ２６４４のクロック入力に印加される。ＴＸＯＦＦ
信号はアクチブ高状態にあり、送信機がＯＦＦであるこ
とを指示する。メッセージ・スタート・ビットが発生す
るとフリップフロップ２６６０の反転Ｑ出力は低状態と
なる。即ち、ＴＸＯＦＦ信号が高状態になるとメッセー
ジ終了と共にビットがセットされ、送信機がＯＦＦであ
ることを示す。
【０８４２】リセットと同時にビットＩＣＳＲ［３］は
ＡＮＤゲート２６５２によって払われる。このゲートの
一方の入力に反転ＩＲＥＳＥＴ信号が印加される。ビッ
トはＩＣＣＲ［２］に１を書き込むことによってもリセ
ットすることができる。ＩＣＣＲ［２］信号はインバー
ター２６５４から出力される。ＮＡＮＤゲート２５４０
からの出力は他方の入力にも印加されて、新しい送信が
始まるとフリップフロップ２６４４をリセットする。
ＡＮＤゲート２６５２によって払われる。このゲートの
一方の入力に反転ＩＲＥＳＥＴ信号が印加される。ビッ
トはＩＣＣＲ［２］に１を書き込むことによってもリセ
ットすることができる。ＩＣＣＲ［２］信号はインバー
ター２６５４から出力される。ＮＡＮＤゲート２５４０
からの出力は他方の入力にも印加されて、新しい送信が
始まるとフリップフロップ２６４４をリセットする。
【０８４３】高速状態メッセージ送信が完了するとビッ
トＩＣＳＲ［４］がセットされる。このビットを発生さ
せる回路はフリップフロップ２６５６及びラッチ２６５
８を含み、ラッチ２６５８はＮＡＮＤゲート２６６０，
２６６２、及びＡＮＤゲート２５６６を含む。ラッチ２
６５８は高速状態割り込み許可ラッチ２５６６によって
セットされる。高速状態割り込み許可ラッチ２５６６は
３入力ＯＲゲート２６６５の制御下にある。マスター・
モードを示す指令ビットＩＣＣＲ［５］が第１の入力に
印加され、インバーター２５６７から出力され、高速状
態割り込み許可を示すビットＩＣＣＲ［６］が第２の入
力に印加され、信号反転ＦＡＳＴが第３の入力に印加さ
れる。反転ＦＡＳＴ信号は入りメッセージで高速状態応
答メッセージがリクエストされたことを示す。高速状態
割り込み許可ラッチはインバーター２６６９から出力さ
れるストローブ信号反転ＰＣＫＡＤによってストローブ
される。
トＩＣＳＲ［４］がセットされる。このビットを発生さ
せる回路はフリップフロップ２６５６及びラッチ２６５
８を含み、ラッチ２６５８はＮＡＮＤゲート２６６０，
２６６２、及びＡＮＤゲート２５６６を含む。ラッチ２
６５８は高速状態割り込み許可ラッチ２５６６によって
セットされる。高速状態割り込み許可ラッチ２５６６は
３入力ＯＲゲート２６６５の制御下にある。マスター・
モードを示す指令ビットＩＣＣＲ［５］が第１の入力に
印加され、インバーター２５６７から出力され、高速状
態割り込み許可を示すビットＩＣＣＲ［６］が第２の入
力に印加され、信号反転ＦＡＳＴが第３の入力に印加さ
れる。反転ＦＡＳＴ信号は入りメッセージで高速状態応
答メッセージがリクエストされたことを示す。高速状態
割り込み許可ラッチはインバーター２６６９から出力さ
れるストローブ信号反転ＰＣＫＡＤによってストローブ
される。
【０８４４】ラッチ２６５８の出力はフリップフロップ
２６５６のＤ入力に印加される。高速状態割り込み許可
ラッチ２５６６がセットされて送信機がＯＦＦになる
と、ＴＸＯＦＦ信号がクロック入力ＣＰに印加されてこ
のビットをセットする。状態ビットＩＣＳＲ［４］がセ
ットされたのち、フリップフロップ２６５６の反転Ｑ出
力がラッチ２６５８の入力にフリップフロップ２６５６
の反転Ｑ出力が印加されてこれをリセットする。
２６５６のＤ入力に印加される。高速状態割り込み許可
ラッチ２５６６がセットされて送信機がＯＦＦになる
と、ＴＸＯＦＦ信号がクロック入力ＣＰに印加されてこ
のビットをセットする。状態ビットＩＣＳＲ［４］がセ
ットされたのち、フリップフロップ２６５６の反転Ｑ出
力がラッチ２６５８の入力にフリップフロップ２６５６
の反転Ｑ出力が印加されてこれをリセットする。
【０８４５】このビットのリセットは２入力ＡＮＤゲー
ト２６６４の制御下にある。ＡＮＤゲート２６６４の一
方の入力に反転ＩＲＥＳＥＴ信号が印加される。このビ
ットはＩＣＣＲ［３］に書き込むことによってもリセッ
トできる。ビットＩＣＣＲ［３］はインバーター２６６
６から出力される。
ト２６６４の制御下にある。ＡＮＤゲート２６６４の一
方の入力に反転ＩＲＥＳＥＴ信号が印加される。このビ
ットはＩＣＣＲ［３］に書き込むことによってもリセッ
トできる。ビットＩＣＣＲ［３］はインバーター２６６
６から出力される。
【０８４６】ＡＮＤゲート２６７０から割り込み信号Ｉ
ＮＴが出力される。セットされると、このビットは送受
信動作中の割り込みを許可する。具体的には、ＡＮＤゲ
ート２６７０の一方の入力に割り込み許可を示すビット
ＩＣＣＲ［７］が印加され、他方の入力にＮＡＮＤゲー
ト２６７２の出力が印加される。ＮＡＮＤゲート２６７
２は３入力ＮＡＮＤゲートであり、それぞれの入力にフ
リップフロップ２６３４，２６４４，２６５６からの反
転Ｑ出力が印加されて送受信動作中の割り込みを許可す
る。
ＮＴが出力される。セットされると、このビットは送受
信動作中の割り込みを許可する。具体的には、ＡＮＤゲ
ート２６７０の一方の入力に割り込み許可を示すビット
ＩＣＣＲ［７］が印加され、他方の入力にＮＡＮＤゲー
ト２６７２の出力が印加される。ＮＡＮＤゲート２６７
２は３入力ＮＡＮＤゲートであり、それぞれの入力にフ
リップフロップ２６３４，２６４４，２６５６からの反
転Ｑ出力が印加されて送受信動作中の割り込みを許可す
る。
【０８４７】シフトレジスター２４６２にメッセージを
ロードするのに使用されるＬＯＡＤ信号はＮＡＮＤゲー
ト２５７４から出力される。ＮＡＮＤゲート２５７４は
２入力ＮＡＮＤゲートであり、一方の入力は高速状態割
り込み許可ラッチ２５６６と、他方の入力はメッセージ
・スタート・ビットが発生したことを示すフリップフロ
ップ２５５０とそれぞれ接続する。
ロードするのに使用されるＬＯＡＤ信号はＮＡＮＤゲー
ト２５７４から出力される。ＮＡＮＤゲート２５７４は
２入力ＮＡＮＤゲートであり、一方の入力は高速状態割
り込み許可ラッチ２５６６と、他方の入力はメッセージ
・スタート・ビットが発生したことを示すフリップフロ
ップ２５５０とそれぞれ接続する。
【０８４８】信号ＳＴＳＬＤはＡＮＤゲート２５３２，
２５３４（図１０９）の割り込みを許可する信号であ
る。この信号は状態ビット・ロード信号であり、シフト
レジスター２４６２の最初の２段２４６４，２４６６へ
の状態ビットのローディングを可能にする。この信号は
インバーター２５７２から出力される。前に述べたＮＯ
Ｒゲート２５２６の出力がインバーター２６７２の入力
に印加される。
２５３４（図１０９）の割り込みを許可する信号であ
る。この信号は状態ビット・ロード信号であり、シフト
レジスター２４６２の最初の２段２４６４，２４６６へ
の状態ビットのローディングを可能にする。この信号は
インバーター２５７２から出力される。前に述べたＮＯ
Ｒゲート２５２６の出力がインバーター２６７２の入力
に印加される。
【０８４９】シフトレジスター２４６２をストローブす
るための反転ＳＲＣＫ信号はＡＮＤゲート２６７４、Ｎ
ＡＮＤゲート２６７６，２６７８、及びインバーター２
６８０（図１１７）を含む回路によって形成される。Ｎ
ＡＮＤゲート２６７６，２６７８の出力はＡＮＤゲート
２６７４の入力に印加される。インバーター２６８０か
ら出力される信号反転０２６はビット・カウンター２４
１４が未だ２６ビットをカウントしていないことを示
し、この信号はビット伝送速度クロック信号ＢＲＣＫ及
び反転ＩＮＩＴＸ信号と共にＮＡＮＤゲート２６７６の
一方の入力に印加される。ストローブ信号ＰＨＣＫＣＤ
及びＬＯＡＤ信号がＮＡＮＤゲート２６７８の入力に印
加される。
るための反転ＳＲＣＫ信号はＡＮＤゲート２６７４、Ｎ
ＡＮＤゲート２６７６，２６７８、及びインバーター２
６８０（図１１７）を含む回路によって形成される。Ｎ
ＡＮＤゲート２６７６，２６７８の出力はＡＮＤゲート
２６７４の入力に印加される。インバーター２６８０か
ら出力される信号反転０２６はビット・カウンター２４
１４が未だ２６ビットをカウントしていないことを示
し、この信号はビット伝送速度クロック信号ＢＲＣＫ及
び反転ＩＮＩＴＸ信号と共にＮＡＮＤゲート２６７６の
一方の入力に印加される。ストローブ信号ＰＨＣＫＣＤ
及びＬＯＡＤ信号がＮＡＮＤゲート２６７８の入力に印
加される。
【０８５０】ＢＣＨコンピューター ＢＣＨコンピューター２５１８は図１１３に示した通り
であり、最初の２７メッセージ・ビットに基づいて５ビ
ット・エラー・コードを計算する。ＢＣＨコンピュータ
ー２５１８はフリップフロップ２６７６，２６７８，２
６８０，２６８２，２６８４、及び排他的ＯＲゲート２
６８６を含む５段シフトレジスター２６７４として構成
されている。
であり、最初の２７メッセージ・ビットに基づいて５ビ
ット・エラー・コードを計算する。ＢＣＨコンピュータ
ー２５１８はフリップフロップ２６７６，２６７８，２
６８０，２６８２，２６８４、及び排他的ＯＲゲート２
６８６を含む５段シフトレジスター２６７４として構成
されている。
【０８５１】メッセージ受信モードにおいては、復調ビ
ットＤＥＭＯＤＡＴはシフトレジスター２４６２にロー
ドされるのと同時に受信／送信ＭＵＸ２６８６に印加さ
れる。ＭＵＸ２６８６への入力信号はＭＵＸ２６８６の
選択入力Ｓに印加される反転ＴＸＯＮ信号によって選択
される。
ットＤＥＭＯＤＡＴはシフトレジスター２４６２にロー
ドされるのと同時に受信／送信ＭＵＸ２６８６に印加さ
れる。ＭＵＸ２６８６への入力信号はＭＵＸ２６８６の
選択入力Ｓに印加される反転ＴＸＯＮ信号によって選択
される。
【０８５２】２６番目のメッセージ・ビットが受信され
る前に、ＡＮＤゲート２６９０、インバーター２６９２
及びＯＲゲート２６９４を含む回路が排他的ＯＲゲート
２６８８に復調メッセージ・ビットＤＥＭＯＤＡＴを印
加する。具体的には、０２６信号がインバーター２６９
２に印加され、インバーター２６９２の出力がＡＮＤゲ
ート２６９０の一方の入力に印加され、復調メッセージ
・ビットＤＥＭＯＤＡＴが他方の入力に印加される。Ａ
ＮＤゲート２６９０の出力がＮＯＲゲート２６９４の出
力と共に排他的ＯＲゲート２６８８の入力に印加され
て、最初の２６メッセージ・ビットがシフトレジスター
２６７４にシフトされてエラー・コードの形成を可能に
する。最初２６メッセージ・ビットが受信されたら、シ
フトレジスターに記憶されているエラー・コードがＮＯ
Ｒゲート２６９４の制御下にシフトアウトされる。ＮＯ
Ｒゲート２６９４は２入力ＮＯＲゲートであり、一方の
入力に０２６信号が印加され、他方の入力にシフトレジ
スター２６７４の最終段２６８４からの反転Ｑ信号が印
加される。
る前に、ＡＮＤゲート２６９０、インバーター２６９２
及びＯＲゲート２６９４を含む回路が排他的ＯＲゲート
２６８８に復調メッセージ・ビットＤＥＭＯＤＡＴを印
加する。具体的には、０２６信号がインバーター２６９
２に印加され、インバーター２６９２の出力がＡＮＤゲ
ート２６９０の一方の入力に印加され、復調メッセージ
・ビットＤＥＭＯＤＡＴが他方の入力に印加される。Ａ
ＮＤゲート２６９０の出力がＮＯＲゲート２６９４の出
力と共に排他的ＯＲゲート２６８８の入力に印加され
て、最初の２６メッセージ・ビットがシフトレジスター
２６７４にシフトされてエラー・コードの形成を可能に
する。最初２６メッセージ・ビットが受信されたら、シ
フトレジスターに記憶されているエラー・コードがＮＯ
Ｒゲート２６９４の制御下にシフトアウトされる。ＮＯ
Ｒゲート２６９４は２入力ＮＯＲゲートであり、一方の
入力に０２６信号が印加され、他方の入力にシフトレジ
スター２６７４の最終段２６８４からの反転Ｑ信号が印
加される。
【０８５３】排他的ＯＲゲート２６９６を介してエラー
・コードが受信メッセージ中のエラー・コードと比較さ
れる。排他的ＯＲゲート２６９６の出力は２入力ＮＡＮ
Ｄゲート２６９８に印加される。ＮＡＮＤゲート２６９
８の出力は２６メッセージ・ビットの受信後ＤＡ入力を
選択するフリップフロップ２７００のＤＡ入力に印加さ
れ、エラー・コードが一致すればＢＣＨＯＫ信号を発生
させる。ＢＣＨＯＫ信号はＡＮＤゲート２６９８への入
力としてフィードバックされる。エラー・コードが計算
されている間、フリップフロップ２７００のＱ出力をＤ
Ｂ入力に接続することによって選考のＢＣＫＯＫ信号が
ラッチされる。
・コードが受信メッセージ中のエラー・コードと比較さ
れる。排他的ＯＲゲート２６９６の出力は２入力ＮＡＮ
Ｄゲート２６９８に印加される。ＮＡＮＤゲート２６９
８の出力は２６メッセージ・ビットの受信後ＤＡ入力を
選択するフリップフロップ２７００のＤＡ入力に印加さ
れ、エラー・コードが一致すればＢＣＨＯＫ信号を発生
させる。ＢＣＨＯＫ信号はＡＮＤゲート２６９８への入
力としてフィードバックされる。エラー・コードが計算
されている間、フリップフロップ２７００のＱ出力をＤ
Ｂ入力に接続することによって選考のＢＣＫＯＫ信号が
ラッチされる。
【０８５４】ＢＣＨシフト・レジスター２６７４はＮＡ
ＮＤゲート２７０２及びインバーター２７０４を含む回
路から出力されるＢＣＨクロック信号ＢＣＨＣＬＫによ
ってクロック制御される。具体的には、ビット伝送速度
クロック信号ＢＲＣＫが反転ＩＮＩＴＸと共にＮＡＮＤ
ゲート２７０２の入力に印加される。ＮＡＮＤゲート２
７０２の出力はインバーター２７０４の入力に印加され
る。ＢＣＨＣＬＫ信号はインバーター２７０４から出力
される。
ＮＤゲート２７０２及びインバーター２７０４を含む回
路から出力されるＢＣＨクロック信号ＢＣＨＣＬＫによ
ってクロック制御される。具体的には、ビット伝送速度
クロック信号ＢＲＣＫが反転ＩＮＩＴＸと共にＮＡＮＤ
ゲート２７０２の入力に印加される。ＮＡＮＤゲート２
７０２の出力はインバーター２７０４の入力に印加され
る。ＢＣＨＣＬＫ信号はインバーター２７０４から出力
される。
【０８５５】ＢＣＨシフトレジスター２６７４はインバ
ーター２７０６から出力される反転ＢＣＨＣＬＲ信号に
よって払われる。このインバーター２７０６への入力は
ＮＡＮＤゲート２４５８（図１００）から出力されるＢ
ＣＨＣＬＲ信号であり、メッセージが受信されたことを
示す。フリップフロップ２７００は２入力ＡＮＤゲート
２７０８の制御下に払われる。ＡＮＤゲート２７０８へ
の一方の入力は送信機がＯＦＦであることを示す反転Ｔ
ＸＯＮ信号であり、他方の入力はＢＣＨＣＬＲ信号であ
る。
ーター２７０６から出力される反転ＢＣＨＣＬＲ信号に
よって払われる。このインバーター２７０６への入力は
ＮＡＮＤゲート２４５８（図１００）から出力されるＢ
ＣＨＣＬＲ信号であり、メッセージが受信されたことを
示す。フリップフロップ２７００は２入力ＡＮＤゲート
２７０８の制御下に払われる。ＡＮＤゲート２７０８へ
の一方の入力は送信機がＯＦＦであることを示す反転Ｔ
ＸＯＮ信号であり、他方の入力はＢＣＨＣＬＲ信号であ
る。
【０８５６】応答メッセージのＢＣＨエラー・コードを
計算する必要もある。そこで、メッセージ・シフトレジ
スター２４６２のＴＸＤ出力がＭＵＸ２６８６に印加さ
れる。この入力はメッセージの送信中、反転ＴＸＯＮ信
号によって選択される。メッセージ・ビットがシフトレ
ジスター２６７４にシフトされてＢＣＨエラー・コード
を発生させる。メッセージ・ビットはＭＵＸ２７０８に
も印加されて、送信機（図１１２）に印加されるＭＯＤ
ＩＮ信号を発生させる。２６メッセージ・ビット後、信
号０２６がＭＵＸ２７０８の他方の入力を選択してエラ
ー・コードがメッセージの末尾に加えられることを可能
にする。
計算する必要もある。そこで、メッセージ・シフトレジ
スター２４６２のＴＸＤ出力がＭＵＸ２６８６に印加さ
れる。この入力はメッセージの送信中、反転ＴＸＯＮ信
号によって選択される。メッセージ・ビットがシフトレ
ジスター２６７４にシフトされてＢＣＨエラー・コード
を発生させる。メッセージ・ビットはＭＵＸ２７０８に
も印加されて、送信機（図１１２）に印加されるＭＯＤ
ＩＮ信号を発生させる。２６メッセージ・ビット後、信
号０２６がＭＵＸ２７０８の他方の入力を選択してエラ
ー・コードがメッセージの末尾に加えられることを可能
にする。
【０８５７】アドレス指令デコーダー 図１１４にアドレス指令デコーダー２５２０を示した。
ＩＣＡＨ［３．．．０］及びＩＣＡＬ［７．．．０］レ
ジスターに記憶されているＩＮＣＯＭアドレスが排他的
ＯＲゲート２７１０，２７１２，２７１４，２７１６，
２７１８，２７２０，２７２２，２７２４，２７２６，
２７２８，２７３０，２７３２；ＮＯＲゲート２７３
４，２７３６，２７３８；及びＮＡＮＤゲート２７４
０，２７４２，２７４４を介して受信データ母線ＲＤＡ
ＴＡ［２２．．．１１］で受信されたアドレスと比較さ
れ、もし受信アドレスがＩＣＡＨ及びＩＣＡＬレジスタ
ー中のアドレスと一致するとＡＤＤＲＯＫ信号を発生さ
せる。
ＩＣＡＨ［３．．．０］及びＩＣＡＬ［７．．．０］レ
ジスターに記憶されているＩＮＣＯＭアドレスが排他的
ＯＲゲート２７１０，２７１２，２７１４，２７１６，
２７１８，２７２０，２７２２，２７２４，２７２６，
２７２８，２７３０，２７３２；ＮＯＲゲート２７３
４，２７３６，２７３８；及びＮＡＮＤゲート２７４
０，２７４２，２７４４を介して受信データ母線ＲＤＡ
ＴＡ［２２．．．１１］で受信されたアドレスと比較さ
れ、もし受信アドレスがＩＣＡＨ及びＩＣＡＬレジスタ
ー中のアドレスと一致するとＡＤＤＲＯＫ信号を発生さ
せる。
【０８５８】ビットＢ２２−Ｂ１９のアドレス・ビット
比較がＮＯＲゲート２７３４に印加され、ビットＢ１８
−Ｂ１５のアドレス・ビット比較がＮＯＲゲート２７３
６に印加され、ビットＢ１４−Ｂ１１のアドレス・ビッ
ト比較がＮＯＲゲート２７３８に印加される。
比較がＮＯＲゲート２７３４に印加され、ビットＢ１８
−Ｂ１５のアドレス・ビット比較がＮＯＲゲート２７３
６に印加され、ビットＢ１４−Ｂ１１のアドレス・ビッ
ト比較がＮＯＲゲート２７３８に印加される。
【０８５９】ビット比較のためＮＯＲゲート２７３４，
２７３６の出力がインバーターから出力されるＢＬＯＣ
Ｋ信号と共にＮＡＮＤゲート２２４０に印加される。Ｂ
ＬＯＣＫ命令が使用される場合、下位４ビットＢ１１−
Ｂ１４は無視される。ＮＡＮＤゲート２７４０の出力は
ＮＡＮＤゲート２７４４の一方の入力に印加される。
２７３６の出力がインバーターから出力されるＢＬＯＣ
Ｋ信号と共にＮＡＮＤゲート２２４０に印加される。Ｂ
ＬＯＣＫ命令が使用される場合、下位４ビットＢ１１−
Ｂ１４は無視される。ＮＡＮＤゲート２７４０の出力は
ＮＡＮＤゲート２７４４の一方の入力に印加される。
【０８６０】ＢＬＯＣＫ命令が使用されない場合、ＮＡ
ＮＤゲート２７４２はＮＯＲゲート２７３４，２７３
６，２７３８から入力を受信し、アドレス・ビットＢ２
２−Ｂ１１すべてについてアドレス比較を出力する。Ｎ
ＡＮＤゲート２７４４はＵＮＩＶアドレス信号によって
も制御される。この信号はネットワークのすべてのデバ
イスがメッセージを受信することを可能にする。
ＮＤゲート２７４２はＮＯＲゲート２７３４，２７３
６，２７３８から入力を受信し、アドレス・ビットＢ２
２−Ｂ１１すべてについてアドレス比較を出力する。Ｎ
ＡＮＤゲート２７４４はＵＮＩＶアドレス信号によって
も制御される。この信号はネットワークのすべてのデバ
イスがメッセージを受信することを可能にする。
【０８６１】指令フィールドＢ１０−Ｂ７はインターフ
ェース割り込み許可制御メッセージ中の指令を定義する
のに使用される。このビットＢ１０−Ｂ７は４入力ＮＯ
Ｒゲート２７４８によって復号される。サブコマンド・
フィールドＩはインターフェース割り込み制御メッセー
ジ中のサブコマンドを定義する。これらのビットはＮＯ
Ｒゲート２７５０によって復号される。ＮＯＲゲート２
７４８，２７５０の出力はＡＮＤゲート２７６７に印加
され、ＡＮＤゲート２７６２の出力は指令信号ＣＭＮＤ
である。
ェース割り込み許可制御メッセージ中の指令を定義する
のに使用される。このビットＢ１０−Ｂ７は４入力ＮＯ
Ｒゲート２７４８によって復号される。サブコマンド・
フィールドＩはインターフェース割り込み制御メッセー
ジ中のサブコマンドを定義する。これらのビットはＮＯ
Ｒゲート２７５０によって復号される。ＮＯＲゲート２
７４８，２７５０の出力はＡＮＤゲート２７６７に印加
され、ＡＮＤゲート２７６２の出力は指令信号ＣＭＮＤ
である。
【０８６２】メッセージ受信信号ＲＣＶの発生に使用さ
れるメッセージ受信ストローブ信号ＲＣＶＭＳＧＳＴＢ
はフリップフロップ２７５４、ＡＮＤゲート２７５６、
ＮＯＲゲート２７５８、インバーター２７６０を含む回
路によって形成される。反転ＴＸＯＮ信号とメッセージ
終了信号ＥＮＤＭＳＧがＡＮＤゲートによってＡＮＤ演
算され、フリップフロップのＤ入力に印加されて、メッ
セージが受信され、送信機がＯＮでないことを指示す
る。インバーター２７０から出力される反転ＢＲＣＫ信
号で前記信号がフリップフロップへシフトされる。
れるメッセージ受信ストローブ信号ＲＣＶＭＳＧＳＴＢ
はフリップフロップ２７５４、ＡＮＤゲート２７５６、
ＮＯＲゲート２７５８、インバーター２７６０を含む回
路によって形成される。反転ＴＸＯＮ信号とメッセージ
終了信号ＥＮＤＭＳＧがＡＮＤゲートによってＡＮＤ演
算され、フリップフロップのＤ入力に印加されて、メッ
セージが受信され、送信機がＯＮでないことを指示す
る。インバーター２７０から出力される反転ＢＲＣＫ信
号で前記信号がフリップフロップへシフトされる。
【０８６３】フリップフロップ２７５４はＮＯＲゲート
２７５８によってリセットされる。ストローブ信号ＰＨ
ＣＫＣＤがＮＯＲゲート２７５８の一方の入力に印加さ
れ、ＲＥＳＥＴ信号が他方の入力に印加されて、システ
ムのリセットと同時に、且つストローブ信号ＰＨＣＫＣ
ＤによってＲＣＶＭＳＧＳＴＢをリセットする。
２７５８によってリセットされる。ストローブ信号ＰＨ
ＣＫＣＤがＮＯＲゲート２７５８の一方の入力に印加さ
れ、ＲＥＳＥＴ信号が他方の入力に印加されて、システ
ムのリセットと同時に、且つストローブ信号ＰＨＣＫＣ
ＤによってＲＣＶＭＳＧＳＴＢをリセットする。
【０８６４】命令デコーダー 図１１５に命令デコーダー回路２７６０を示した。命令
フィールドはメッセージ・ビットＢ６−Ｂ３から成る。
メッセージ・ビットＢ２はメッセージ・ビットの意味を
定義する。これらのビットはインバーター２７６２−２
７８０；ＮＡＮＤゲート２７８２−２８１０；ＡＮＤゲ
ート２８１２，２８１４，２８１６；及び排他的ＯＲゲ
ート２８１８，２８２０を含むデコーダー回路に印加さ
れる。
フィールドはメッセージ・ビットＢ６−Ｂ３から成る。
メッセージ・ビットＢ２はメッセージ・ビットの意味を
定義する。これらのビットはインバーター２７６２−２
７８０；ＮＡＮＤゲート２７８２−２８１０；ＡＮＤゲ
ート２８１２，２８１４，２８１６；及び排他的ＯＲゲ
ート２８１８，２８２０を含むデコーダー回路に印加さ
れる。
【０８６５】命令フィールドＢ６−Ｂ２の定義を制御ビ
ットと共に表２０に示した。これらのビットは直列イン
バーター２７６４，２７６８，２７７２，２７７６とそ
れぞれ接続するインバーター２７６２，２７６６，２７
７０，２７７４に印加される。インバーター２７６２−
２７８０からの出力信号は種々のＮＡＮＤゲート、ＡＮ
Ｄゲート及び排他的ＯＲゲートに印加され、ＡＮＤゲー
ト２８１２、ＮＡＮＤゲート２７８２，２７８３，２７
８６，２７８８，２８０４，２８１０からそれぞれ出力
される信号反転ＲＣＶ，反転ＦＡＳＴ，反転ＤＩＳＩＮ
Ｔ，反転ＥＮＡＩＮＴ，反転ＲＥＰＬＹ，反転ＢＬＯＣ
Ｋ，反転ＵＮＩＶを発生させる。これらの信号はすべて
アクチブ低レベルである。
ットと共に表２０に示した。これらのビットは直列イン
バーター２７６４，２７６８，２７７２，２７７６とそ
れぞれ接続するインバーター２７６２，２７６６，２７
７０，２７７４に印加される。インバーター２７６２−
２７８０からの出力信号は種々のＮＡＮＤゲート、ＡＮ
Ｄゲート及び排他的ＯＲゲートに印加され、ＡＮＤゲー
ト２８１２、ＮＡＮＤゲート２７８２，２７８３，２７
８６，２７８８，２８０４，２８１０からそれぞれ出力
される信号反転ＲＣＶ，反転ＦＡＳＴ，反転ＤＩＳＩＮ
Ｔ，反転ＥＮＡＩＮＴ，反転ＲＥＰＬＹ，反転ＢＬＯＣ
Ｋ，反転ＵＮＩＶを発生させる。これらの信号はすべて
アクチブ低レベルである。
【０８６６】さらに具体的に説明すると、４入力ＮＡＮ
Ｄゲート２８１０から反転ＵＮＩＶアドレス型命令が出
力される。ビットＢ６，Ｂ５，Ｂ２が排他的ＯＲゲート
２８２０の出力と共にＮＡＮＤゲート２８１０に印加さ
れる。ビットＢ３及びＢ４が排他的ＯＲゲート２８２０
によって比較される。Ｂ２は制御ビットであり、命令の
復号には論理１となる。ビットＢ５及びＢ６はいずれも
命令＄Ｃ，＄Ｄ，＄Ｅ，＄Ｆ（表２０）では論理１とな
る。命令＄１，＄２，＄５，＄６，＄９，＄Ａ，＄Ｄ，
＄Ｅでは排他的ＯＲゲート２８２０が論理１を出力す
る。したがって、ＮＡＮＤゲート２８１０の出力が命令
＄６，＄Ｄ，＄Ｅでは低レベルとなる。
Ｄゲート２８１０から反転ＵＮＩＶアドレス型命令が出
力される。ビットＢ６，Ｂ５，Ｂ２が排他的ＯＲゲート
２８２０の出力と共にＮＡＮＤゲート２８１０に印加さ
れる。ビットＢ３及びＢ４が排他的ＯＲゲート２８２０
によって比較される。Ｂ２は制御ビットであり、命令の
復号には論理１となる。ビットＢ５及びＢ６はいずれも
命令＄Ｃ，＄Ｄ，＄Ｅ，＄Ｆ（表２０）では論理１とな
る。命令＄１，＄２，＄５，＄６，＄９，＄Ａ，＄Ｄ，
＄Ｅでは排他的ＯＲゲート２８２０が論理１を出力す
る。したがって、ＮＡＮＤゲート２８１０の出力が命令
＄６，＄Ｄ，＄Ｅでは低レベルとなる。
【０８６７】ＮＡＮＤゲート２８０４から反転ＢＬＯＣ
Ｋアドレス型命令が出力される。ビットＢ５，反転Ｂ４
及びＢ２はＮＡＮＤゲート２８０４の入力に印加され
る。ＮＡＮＤゲート２８０４の出力にアクチブ低信号を
形成するにはこれらのビットが論理１でなければならな
いから、回路のこの部分はＮＡＮＤゲート２８０８の出
力が論理１である限り、命令＄４，＄５，＄Ｃ及び＄Ｄ
を復号する。ビットＢ３はＮＡＮＤゲート２８０８の一
方の入力に印加される。他方の入力にはＮＡＮＤゲート
２８０６の出力が印加される。命令＄４，＄５，＄Ｂ，
＄Ｃではビット反転Ｂ６及びＢ３がＮＡＮＤゲート２８
０６の入力に印加されてＮＡＮＤゲート２８０６から論
理１を、ＮＡＮＤゲート２８０８から論理１をそれぞれ
出力させることによって反転ＢＬＯＣＫ信号を発生させ
る。
Ｋアドレス型命令が出力される。ビットＢ５，反転Ｂ４
及びＢ２はＮＡＮＤゲート２８０４の入力に印加され
る。ＮＡＮＤゲート２８０４の出力にアクチブ低信号を
形成するにはこれらのビットが論理１でなければならな
いから、回路のこの部分はＮＡＮＤゲート２８０８の出
力が論理１である限り、命令＄４，＄５，＄Ｃ及び＄Ｄ
を復号する。ビットＢ３はＮＡＮＤゲート２８０８の一
方の入力に印加される。他方の入力にはＮＡＮＤゲート
２８０６の出力が印加される。命令＄４，＄５，＄Ｂ，
＄Ｃではビット反転Ｂ６及びＢ３がＮＡＮＤゲート２８
０６の入力に印加されてＮＡＮＤゲート２８０６から論
理１を、ＮＡＮＤゲート２８０８から論理１をそれぞれ
出力させることによって反転ＢＬＯＣＫ信号を発生させ
る。
【０８６８】ＲＥＰＬＹ，反転ＥＮＡＩＮＴ，反転ＤＩ
ＳＩＮＴ，反転ＦＡＳＴ及び反転ＲＣＦ信号はすべて３
入力ＡＮＤゲート２８１４によって割り込み許可され
る。ＲＣＶＭＳＧＴＢ，ＢＣＨＯＫ及び制御ビットＢ２
信号がＡＮＤ演算されて許可信号ＤＥＣＯＤＥを形成
し、正しいメッセージが受信されたことを指示する。Ａ
ＮＤゲート２８１４の出力はＮＡＮＤゲート２７８２，
２８７４，２７８６，２７８８，２７９２の入力に印加
される。
ＳＩＮＴ，反転ＦＡＳＴ及び反転ＲＣＦ信号はすべて３
入力ＡＮＤゲート２８１４によって割り込み許可され
る。ＲＣＶＭＳＧＴＢ，ＢＣＨＯＫ及び制御ビットＢ２
信号がＡＮＤ演算されて許可信号ＤＥＣＯＤＥを形成
し、正しいメッセージが受信されたことを指示する。Ａ
ＮＤゲート２８１４の出力はＮＡＮＤゲート２７８２，
２８７４，２７８６，２７８８，２７９２の入力に印加
される。
【０８６９】ＮＡＮＤゲート２７８８から反転ＲＥＰＬ
Ｙ信号が出力される。ＮＡＮＤゲート２７８８にはイン
バーター２８２８から出力される制御ビット反転ＣＲ５
も印加されてＩＣＣ２９がマスター・モードかどうかを
指示すると共に、ＡＤＤＲＯＫ信号、ビット６、ＮＡＮ
Ｄゲート２８０２の出力も印加される。もし正しいアド
レスが復号され、ＩＣＣ２９がスレーブ・モードであれ
ば、ビットＢ６＝１の場合、反転ＲＥＰＬＹ信号が発生
する。ビットＢ６＝１となるのは命令＄８，＄９，＄
Ａ，＄Ｂ，＄Ｃ，＄Ｄ，＄Ｅ，＄Ｆ、ＮＡＮＤゲート２
８０２の出力＝１の場合である。ＮＡＮＤゲート２８０
２への入力はＮＡＮＤゲート２７０９，２８００からの
出力である。ＮＡＮＤゲート２７９８，２８００，２８
０２及び排他的ＯＲゲート２８１８を含む回路は命令＄
８，＄９，＄Ａ，＄ＦではＮＡＮＤゲート２７８８に１
を入力する。
Ｙ信号が出力される。ＮＡＮＤゲート２７８８にはイン
バーター２８２８から出力される制御ビット反転ＣＲ５
も印加されてＩＣＣ２９がマスター・モードかどうかを
指示すると共に、ＡＤＤＲＯＫ信号、ビット６、ＮＡＮ
Ｄゲート２８０２の出力も印加される。もし正しいアド
レスが復号され、ＩＣＣ２９がスレーブ・モードであれ
ば、ビットＢ６＝１の場合、反転ＲＥＰＬＹ信号が発生
する。ビットＢ６＝１となるのは命令＄８，＄９，＄
Ａ，＄Ｂ，＄Ｃ，＄Ｄ，＄Ｅ，＄Ｆ、ＮＡＮＤゲート２
８０２の出力＝１の場合である。ＮＡＮＤゲート２８０
２への入力はＮＡＮＤゲート２７０９，２８００からの
出力である。ＮＡＮＤゲート２７９８，２８００，２８
０２及び排他的ＯＲゲート２８１８を含む回路は命令＄
８，＄９，＄Ａ，＄ＦではＮＡＮＤゲート２７８８に１
を入力する。
【０８７０】ＮＡＮＤゲート２７８６から反転ＥＮＡＩ
ＮＴ信号が出力される。ＤＥＣＯＤＥ信号のほか、ＡＤ
ＤＲＯＫ，ビットＢ３，Ｂ４，反転Ｂ５，反転Ｂ６がそ
の入力に印加されて命令＄３のための反転ＥＮＡＩＮＴ
信号を発生させる。
ＮＴ信号が出力される。ＤＥＣＯＤＥ信号のほか、ＡＤ
ＤＲＯＫ，ビットＢ３，Ｂ４，反転Ｂ５，反転Ｂ６がそ
の入力に印加されて命令＄３のための反転ＥＮＡＩＮＴ
信号を発生させる。
【０８７１】反転ＤＩＳＩＮＴ信号はＮＡＮＤゲート２
７８４から出力され、命令＄２を復号する。ＮＡＮＤゲ
ート２７８４への一方の入力はＤＥＣＯＤＥ信号であ
り、他方の入力はＮＡＮＤゲート２７９４の出力であ
る。ＮＡＮＤゲート２７９４は２入力ＮＡＮＤゲートで
あり、一方の入力にはＡＤＤＲＯＫ信号が、他方の入力
にはＮＡＮＤゲート２７９６の出力がそれぞれ印加され
る。ＮＡＮＤゲート２７９６の入力には反転ＣＲ５、Ａ
ＤＤＲＯＫ及びビットＢ５，Ｂ４，Ｂ３が印加される。
７８４から出力され、命令＄２を復号する。ＮＡＮＤゲ
ート２７８４への一方の入力はＤＥＣＯＤＥ信号であ
り、他方の入力はＮＡＮＤゲート２７９４の出力であ
る。ＮＡＮＤゲート２７９４は２入力ＮＡＮＤゲートで
あり、一方の入力にはＡＤＤＲＯＫ信号が、他方の入力
にはＮＡＮＤゲート２７９６の出力がそれぞれ印加され
る。ＮＡＮＤゲート２７９６の入力には反転ＣＲ５、Ａ
ＤＤＲＯＫ及びビットＢ５，Ｂ４，Ｂ３が印加される。
【０８７２】ＮＡＮＤゲート２７８２から反転ＦＡＳＴ
信号が出力される。制御ビットＢ２がセットされ、＄３
の命令フィールドが復号され、０の共通フィールドＣＭ
ＤＯが存在すれば、反転ＦＡＳＴ信号が発生する。ＣＭ
ＤＯ及びＤＥＣＯＤＥ信号とビットＢ２，Ｂ３，反転Ｂ
５，反転Ｂ６がＮＡＮＤゲート２７８２の入力に印加さ
れて反転ＦＡＳＴ信号を発生させる。
信号が出力される。制御ビットＢ２がセットされ、＄３
の命令フィールドが復号され、０の共通フィールドＣＭ
ＤＯが存在すれば、反転ＦＡＳＴ信号が発生する。ＣＭ
ＤＯ及びＤＥＣＯＤＥ信号とビットＢ２，Ｂ３，反転Ｂ
５，反転Ｂ６がＮＡＮＤゲート２７８２の入力に印加さ
れて反転ＦＡＳＴ信号を発生させる。
【０８７３】ＡＮＤゲート２８１２から反転ＲＣＶ信号
が出力され、このＡＮＤゲート２８１２にはＮＡＮＤゲ
ート２７９０，２７９２の出力が入力される。ＮＡＮＤ
ゲート２７９０は２入力ＮＡＮＤゲートである。インタ
ーフェース割り込み許可命令を含むメッセージが受信さ
れると、その入力に信号ＲＣＶＭＳＧＴＢ及びＥＮＡＢ
が印加されてこのアクチブ低信号を発生させる。その他
の状態では、信号反転ＲＣＶは２入力ＮＡＮＤゲート２
７９２の制御下にある。このような状態下でアクチブ低
反転ＲＣＶ信号を発生させるためには、ＣＭＤ，ＤＥＣ
ＯＤＥ，Ｂ２，Ｂ３，反転Ｂ５，反転Ｂ６をＮＡＮＤゲ
ート２７８２の入力に印加して反転ＦＡＳＴ信号を発生
させる。
が出力され、このＡＮＤゲート２８１２にはＮＡＮＤゲ
ート２７９０，２７９２の出力が入力される。ＮＡＮＤ
ゲート２７９０は２入力ＮＡＮＤゲートである。インタ
ーフェース割り込み許可命令を含むメッセージが受信さ
れると、その入力に信号ＲＣＶＭＳＧＴＢ及びＥＮＡＢ
が印加されてこのアクチブ低信号を発生させる。その他
の状態では、信号反転ＲＣＶは２入力ＮＡＮＤゲート２
７９２の制御下にある。このような状態下でアクチブ低
反転ＲＣＶ信号を発生させるためには、ＣＭＤ，ＤＥＣ
ＯＤＥ，Ｂ２，Ｂ３，反転Ｂ５，反転Ｂ６をＮＡＮＤゲ
ート２７８２の入力に印加して反転ＦＡＳＴ信号を発生
させる。
【０８７４】反転ＲＣＶ信号はＡＮＤゲート２８１２か
ら出力される。ＡＮＤゲート２８１２の入力にはＮＡＮ
Ｄゲート２７９０，２７９２の出力が印加される。ＮＡ
ＮＤゲート２７９０は２入力ＮＡＮＤゲートである。イ
ンターフェース割り込み許可命令を含むメッセージが受
信されるとその入力に信号ＲＣＶＭＳＧＴＢ及びＥＮＡ
Ｂが印加されてこのアクチブ低信号を発生させる。その
他の状態では、信号反転ＲＣＶは２入力ＮＡＮＤゲート
２７９２の制御下にある。このような状態下でアクチブ
低反転ＲＣＶを発生させるためにはＮＡＮＤゲート２７
９２の出力が低レベルでなければならず、そのためには
入力が共に高レベルでなければならない。ＮＡＮＤゲー
ト２７９２への入力はそれぞれＡＮＤゲート２８１４，
２８１６からの出力である。ＡＮＤゲート２８１４の出
力は正しいメッセージが受信され、制御ビットＢ２がセ
ットされていることを示すＤＥＣＯＤＥ信号である。Ａ
ＮＤゲート２８１６は２入力ＡＮＤゲートであり、その
入力にはＥＮＡＢ及びＡＤＤＲＯＫ信号が印加される。
ＩＣＣ２９がアドレスされ、メッセージがインターフェ
ース割り込み許可命令と共に受信されるとＡＮＤゲート
２７９２は高出力を形成する。
ら出力される。ＡＮＤゲート２８１２の入力にはＮＡＮ
Ｄゲート２７９０，２７９２の出力が印加される。ＮＡ
ＮＤゲート２７９０は２入力ＮＡＮＤゲートである。イ
ンターフェース割り込み許可命令を含むメッセージが受
信されるとその入力に信号ＲＣＶＭＳＧＴＢ及びＥＮＡ
Ｂが印加されてこのアクチブ低信号を発生させる。その
他の状態では、信号反転ＲＣＶは２入力ＮＡＮＤゲート
２７９２の制御下にある。このような状態下でアクチブ
低反転ＲＣＶを発生させるためにはＮＡＮＤゲート２７
９２の出力が低レベルでなければならず、そのためには
入力が共に高レベルでなければならない。ＮＡＮＤゲー
ト２７９２への入力はそれぞれＡＮＤゲート２８１４，
２８１６からの出力である。ＡＮＤゲート２８１４の出
力は正しいメッセージが受信され、制御ビットＢ２がセ
ットされていることを示すＤＥＣＯＤＥ信号である。Ａ
ＮＤゲート２８１６は２入力ＡＮＤゲートであり、その
入力にはＥＮＡＢ及びＡＤＤＲＯＫ信号が印加される。
ＩＣＣ２９がアドレスされ、メッセージがインターフェ
ース割り込み許可命令と共に受信されるとＡＮＤゲート
２７９２は高出力を形成する。
【０８７５】ＩＣ１０概説 図示の実施例ではＩＣ１０が８０ピン・カッド・プラス
チック・フラット・パッケージ（ＱＰＦＰ）、即ち、ガ
ルウィング形の表面取り付け式パッケージに収納されて
いる。ＩＣ１０はＣＭＯＳ技術を利用して製造され、ア
ナログ機能にＣＭＯＳを利用した場合の欠点を克服する
ように構成されたハイブリッド・デバイスである。種々
の定格、作用条件及びｄｃ特性をＡｐｐｅｎｄｉｘ Ａ
に記載した。
チック・フラット・パッケージ（ＱＰＦＰ）、即ち、ガ
ルウィング形の表面取り付け式パッケージに収納されて
いる。ＩＣ１０はＣＭＯＳ技術を利用して製造され、ア
ナログ機能にＣＭＯＳを利用した場合の欠点を克服する
ように構成されたハイブリッド・デバイスである。種々
の定格、作用条件及びｄｃ特性をＡｐｐｅｎｄｉｘ Ａ
に記載した。
【０８７６】ＩＣ１０の詳細なピン割り当てを図８２に
示した。二重機能を有するピンがあり、例えば、詳しく
は後述するように構成に応じて同一のピンが異なる機能
を果たす。
示した。二重機能を有するピンがあり、例えば、詳しく
は後述するように構成に応じて同一のピンが異なる機能
を果たす。
【０８７７】図１２０に示した各ピンについて信号定義
を以下に要約する。ピンの一覧は表２２に示した。
を以下に要約する。ピンの一覧は表２２に示した。
【０８７８】
【表２２】 ＰＡ７．．．ＰＡ０：ポートＡ−ＫＯＲＥＲＡ８つの双
向ポートピンは入力または出力としてソフトウェアによ
って個別にプログラムすることができる。
向ポートピンは入力または出力としてソフトウェアによ
って個別にプログラムすることができる。
【０８７９】ＰＢ７．．．ＰＢ０：ポートＢ−これら８
つの双向性ポートピンはＩＣ１０の動作モードに応じて
多様な機能を持つ。シングルチップ・モードでは、ソフ
トウェアによって入力または出力として個別にプログラ
ムすることができる。拡張、エミュレーションまたはテ
スト・モードでは、これらのポートピンは上位アドレス
母線を含む。
つの双向性ポートピンはＩＣ１０の動作モードに応じて
多様な機能を持つ。シングルチップ・モードでは、ソフ
トウェアによって入力または出力として個別にプログラ
ムすることができる。拡張、エミュレーションまたはテ
スト・モードでは、これらのポートピンは上位アドレス
母線を含む。
【０８８０】ＰＣ７．．．ＰＣ０：ポートＣ−これら８
つの双向性ポートピンはソフトウェアによって入力また
は出力として個別にプログラムすることができる。下位
４ピンは４つのコンパレーター出力の論理ＯＲとなるよ
うに構成することもできる。
つの双向性ポートピンはソフトウェアによって入力また
は出力として個別にプログラムすることができる。下位
４ピンは４つのコンパレーター出力の論理ＯＲとなるよ
うに構成することもできる。
【０８８１】ＰＤ７．．．ＰＤ０：ポートＤ−これら８
つの双向性ポートピンはＩＣ１０の動作モードに応じて
多様な機能を持つ。シングルチップ・モードでは、ソフ
トウェアによって入力または出力として個別にプログラ
ムすることができる。拡張、エミュレーションまたはテ
スト・モードでは、この８つの双向性ポートピンが多重
データ／アドレス母線と形成する。ＰＨ２が肯定された
とき、これらのピンは出力であり、アドレスの最下位８
ビットを含む。ＰＨ２が否定された時、これらのピンは
双向性であり、読み取りまたは書き込みデータを含む。
つの双向性ポートピンはＩＣ１０の動作モードに応じて
多様な機能を持つ。シングルチップ・モードでは、ソフ
トウェアによって入力または出力として個別にプログラ
ムすることができる。拡張、エミュレーションまたはテ
スト・モードでは、この８つの双向性ポートピンが多重
データ／アドレス母線と形成する。ＰＨ２が肯定された
とき、これらのピンは出力であり、アドレスの最下位８
ビットを含む。ＰＨ２が否定された時、これらのピンは
双向性であり、読み取りまたは書き込みデータを含む。
【０８８２】ＥＸＰＮ−この低−真信号は抗張動作モー
ドを可能にする。シングルチップ・モードはＥＸＰＮを
ＶＤＤと接続することが可能になる。この入力はＲＥＳ
Ｎが電気的低レベルから電気的高レベルに変化するとサ
ンプリングされる。ＩＣ１０の動作モードはデバイスが
リセット状態を脱する時に決定される。表１に種々の動
作モードに対応するピン入力レベルを示す。
ドを可能にする。シングルチップ・モードはＥＸＰＮを
ＶＤＤと接続することが可能になる。この入力はＲＥＳ
Ｎが電気的低レベルから電気的高レベルに変化するとサ
ンプリングされる。ＩＣ１０の動作モードはデバイスが
リセット状態を脱する時に決定される。表１に種々の動
作モードに対応するピン入力レベルを示す。
【０８８３】ＰＨ２−この出力ピンの機能はＩＣ１０の
動作モードに応じて異なる。シングルチップ及びセルフ
テスト・モードでは低レベルのままであり、その他のモ
ードではプロセッサーの位相２クロックである。位相２
は発振器の１／２出力であり、ＯＳＣ２の立ち下がりエ
ッジにおいて変化する。表２は種々の動作モードに対応
するＰＨ２の出力を示す。
動作モードに応じて異なる。シングルチップ及びセルフ
テスト・モードでは低レベルのままであり、その他のモ
ードではプロセッサーの位相２クロックである。位相２
は発振器の１／２出力であり、ＯＳＣ２の立ち下がりエ
ッジにおいて変化する。表２は種々の動作モードに対応
するＰＨ２の出力を示す。
【０８８４】ＲＥＮ−この出力ピンの機能はＩＣ１０の
動作モードに応じて異なる。
動作モードに応じて異なる。
【０８８５】□シングルチップ及びセルフテスト・モー
ドは診断ピンとして使用される。＄４０００−＄７ＦＦ
Ｆの内部読み取り動作中を除いて高レベルのままとな
る。
ドは診断ピンとして使用される。＄４０００−＄７ＦＦ
Ｆの内部読み取り動作中を除いて高レベルのままとな
る。
【０８８６】□拡張モードではアドレス範囲＄４０００
−＄７ＦＦＦにマップされた外部メモリー・デバイスの
ための書き込みストローブとして使用される。低レベル
時には、メモリー・デバイスはポートＤピンからデータ
をストローブすることができる。
−＄７ＦＦＦにマップされた外部メモリー・デバイスの
ための書き込みストローブとして使用される。低レベル
時には、メモリー・デバイスはポートＤピンからデータ
をストローブすることができる。
【０８８７】□エミュレーション及びテスト・モードで
は、プロセッサーの内部Ｅクロック信号となる。Ｅクロ
ックはＰＨ２から９０°遅延する。
は、プロセッサーの内部Ｅクロック信号となる。Ｅクロ
ックはＰＨ２から９０°遅延する。
【０８８８】表２は種々の動作モードに対応するＲＥＮ
の出力を示している。
の出力を示している。
【０８８９】ＷＥＮ−この出力ピンの機能はＩＣ１０の
動作モードに応じて異なる。
動作モードに応じて異なる。
【０８９０】□シングルチップ及びセルフテスト・モー
ドでは診断ピンとして使用される。＄４０００−＄７Ｆ
ＦＦの内部読み取り動作中を除いて高レベルのままとな
る。
ドでは診断ピンとして使用される。＄４０００−＄７Ｆ
ＦＦの内部読み取り動作中を除いて高レベルのままとな
る。
【０８９１】□拡張モードではアドレス範囲＄４０００
−＄７ＦＦＦにマップされた外部メモリー・デバイスの
ための書き込みストローブとして使用される。
−＄７ＦＦＦにマップされた外部メモリー・デバイスの
ための書き込みストローブとして使用される。
【０８９２】低レベル時には、メモリー・デバイスがポ
ートＤからデータをストローブできる。
ートＤからデータをストローブできる。
【０８９３】□エミュレーション及びテスト・モードで
は、プロセッサーの内部Ｅクロック信号となる。Ｅクロ
ックはＰＨ２から９０°遅延する。
は、プロセッサーの内部Ｅクロック信号となる。Ｅクロ
ックはＰＨ２から９０°遅延する。
【０８９４】表２は種々の動作モードに対応するＷＥＮ
の出力を示す。
の出力を示す。
【０８９５】ＰＳＥＮ−この出力ピンの機能はＩＣ１０
の動作モードに応じて異なる。
の動作モードに応じて異なる。
【０８９６】□シングルチップ及びセルフテスト・モー
ドでは診断ピンとして使用される。＄８０００−＄ＥＥ
ＦＦの内部読み取り動作中を除いて高レベルのままとな
る。
ドでは診断ピンとして使用される。＄８０００−＄ＥＥ
ＦＦの内部読み取り動作中を除いて高レベルのままとな
る。
【０８９７】□拡張モードではアドレス範囲＄８０００
−＄ＥＥＦＦにマップされた外部読み取り専用メモリー
・デバイスのための読み取りストローブとして使用され
る。低レベル時にメモリー・デバイスは読み取りデータ
をポートＤピンに送出しなければならない。
−＄ＥＥＦＦにマップされた外部読み取り専用メモリー
・デバイスのための読み取りストローブとして使用され
る。低レベル時にメモリー・デバイスは読み取りデータ
をポートＤピンに送出しなければならない。
【０８９８】□エミュレーション及びテスト・モードで
は、プロセッサーの内部ＬＩＲ信号となる。このピンは
プロセッサーが外部データ母線から命令を読み取り中で
あることを指示する。高レベルなら、命令レジスターが
ロード中であることを指示する。
は、プロセッサーの内部ＬＩＲ信号となる。このピンは
プロセッサーが外部データ母線から命令を読み取り中で
あることを指示する。高レベルなら、命令レジスターが
ロード中であることを指示する。
【０８９９】表２は種々の動作モードに対応するＰＳＥ
Ｎの出力を示す。
Ｎの出力を示す。
【０９００】ＡＬＥ−この出力ピンの機能はＩＣ１０の
動作モードに応じて異なる。
動作モードに応じて異なる。
【０９０１】□シングルチップ及びセルフテスト・モー
ドでは低レベルのままでる。
ドでは低レベルのままでる。
【０９０２】□その他のモードではポートＡに存在する
アドレスの最下位８ビットをラッチするのに使用され
る。表２は種々の動作モードに対応するＡＬＥの出力を
示す。
アドレスの最下位８ビットをラッチするのに使用され
る。表２は種々の動作モードに対応するＡＬＥの出力を
示す。
【０９０３】ＴＸ−このデジタル出力はＩＣＣサブシス
テムからの送信機出力である。
テムからの送信機出力である。
【０９０４】ＲＸ−このデジタル・シュミット入力はＩ
ＣＣサブシステムへの受信機入力である。
ＣＣサブシステムへの受信機入力である。
【０９０５】ＢＵＳＹＮ−この低−真デジタル出力はＩ
ＣＣサブシステムからの使用中出力である。
ＣＣサブシステムからの使用中出力である。
【０９０６】ＳＣＫ−この双向ピンはＳＰＩサブシステ
ムのための直列クロックである。
ムのための直列クロックである。
【０９０７】ＭＩＳＯ−この双向ピンはＳＰＩサブシス
テムのための“マスター・イン，シリアル・アウト”で
ある。
テムのための“マスター・イン，シリアル・アウト”で
ある。
【０９０８】ＭＯＳＩ−この双向ピンはＳＰＩサブシス
テムのための“マスター・アウト，シリアル・イン”で
ある。
テムのための“マスター・アウト，シリアル・イン”で
ある。
【０９０９】ＳＳＮ−この低−真入力ピンはＳＰＩサブ
システムのための“スレーブ選択”入力である。
システムのための“スレーブ選択”入力である。
【０９１０】ＰＷＭ−このデジタル出力はＰＷＭサブシ
ステムからのパルス幅変調出力である。
ステムからのパルス幅変調出力である。
【０９１１】ＴＣＭＰ−このデジタル出力はタイマー・
プライマリー出力コンペアである。
プライマリー出力コンペアである。
【０９１２】ＴＣＡＰ−このデジタル入力はタイマー入
力捕捉信号である。
力捕捉信号である。
【０９１３】ＩＲＱＮ−この低−真デジタル入力はマイ
クロコントローラーの非同期外部入力である。マスク・
プログラマブル・オプションにより２つのトリガー方式
を選択することができる。即ち、１）負エッジ感知トリ
ガーのみ、または２）負エッジ感知トリガー及び低レベ
ル感知トリガー。後者の場合、ＩＲＱＮへのいずれか一
方の型の入力が割り込みを発生させる。エッジトリガー
・モードでは少なくとも１２５ｎｓに亘って割り込みリ
クエストが存在しなければならない。
クロコントローラーの非同期外部入力である。マスク・
プログラマブル・オプションにより２つのトリガー方式
を選択することができる。即ち、１）負エッジ感知トリ
ガーのみ、または２）負エッジ感知トリガー及び低レベ
ル感知トリガー。後者の場合、ＩＲＱＮへのいずれか一
方の型の入力が割り込みを発生させる。エッジトリガー
・モードでは少なくとも１２５ｎｓに亘って割り込みリ
クエストが存在しなければならない。
【０９１４】もしレベル感知マスク・オプションが選択
されると、ＩＲＱＮピンは“ワイヤーＯＲ”動作のため
ＶＤＤの前に外部抵抗器を必要とする。
されると、ＩＲＱＮピンは“ワイヤーＯＲ”動作のため
ＶＤＤの前に外部抵抗器を必要とする。
【０９１５】ＩＲＱＮピンはリセット中に＋９Ｖを給電
されるとＩＣ１０をテスト・モードにする。このモード
はテスト専用であり、正規動作中は使用されない。
されるとＩＣ１０をテスト・モードにする。このモード
はテスト専用であり、正規動作中は使用されない。
【０９１６】ＲＥＳＮ−この低−真入力はＩＣ１０を外
部から初期設定することを可能にする。外部リセットを
利用する場合、ＲＥＳＮは少なくとも１．５プロセッサ
ー位相２サイクルに亘って低レベルのままでなければな
らない。ＲＥＳＮはシュミット受信回路によって受信さ
れる。
部から初期設定することを可能にする。外部リセットを
利用する場合、ＲＥＳＮは少なくとも１．５プロセッサ
ー位相２サイクルに亘って低レベルのままでなければな
らない。ＲＥＳＮはシュミット受信回路によって受信さ
れる。
【０９１７】ＢＳＥＮＳＥ−このアナログ入力はＢ＋コ
ンパレーターへの非反転入力である。
ンパレーターへの非反転入力である。
【０９１８】ＳＤＲＩＶＥ−このアナログ出力はＢ＋コ
ンパレーターの出力である。
ンパレーターの出力である。
【０９１９】ＡＰＯＳ，ＡＮＥＧ−これらのアナログ入
力はコンパレーターの反転及び非反転入力である。
力はコンパレーターの反転及び非反転入力である。
【０９２０】ＡＯＵＴ−このアナログ出力はコンパレー
ター出力ピンである。多くの場合、このコンパレーター
はＩＣＣサブシステムの入力受信回路として使用され、
ＲＸと接続する。
ター出力ピンである。多くの場合、このコンパレーター
はＩＣＣサブシステムの入力受信回路として使用され、
ＲＸと接続する。
【０９２１】ＭＵＸ３．．．ＭＵＸ０−これら４つのア
ナログ入力ピンはＡ／Ｄサブシステム入力の半分であ
り、電圧または電流モードで動作するように個別にプロ
グラムできる。電圧モードでは高インピーダンス入力で
ある。
ナログ入力ピンはＡ／Ｄサブシステム入力の半分であ
り、電圧または電流モードで動作するように個別にプロ
グラムできる。電圧モードでは高インピーダンス入力で
ある。
【０９２２】電流モードでは、アクチブ電源がデバイス
・ピンからの電流を見掛けアース・レベルに維持する。
電流モードにおいて選択されなかったピンはすべてデジ
タル・アースと接続する。
・ピンからの電流を見掛けアース・レベルに維持する。
電流モードにおいて選択されなかったピンはすべてデジ
タル・アースと接続する。
【０９２３】ＭＵＸ７．．．ＭＵＸ４−この４つのアナ
ログ入力ピンはＡ／Ｄサブシステム入力の残り半分であ
る。電圧入力モードにおいてのみ動作できる。常に高イ
ンピーダンスの入力である。
ログ入力ピンはＡ／Ｄサブシステム入力の残り半分であ
る。電圧入力モードにおいてのみ動作できる。常に高イ
ンピーダンスの入力である。
【０９２４】ＭＸＯ−このアナログ出力は電流動作モー
ドにおいてＡ／Ｄサブシステムによって使用される。こ
のピンとアナログ・アースの間に挿入された外部抵抗器
またはコンデンサーが選択された入力からの増倍された
ミラー電流を電圧にＡ／Ｄ変換する。外部コンデンサー
を採用する場合、内部増幅器を積分器として構成し、電
流オートレンジングを抑止しなければならない。
ドにおいてＡ／Ｄサブシステムによって使用される。こ
のピンとアナログ・アースの間に挿入された外部抵抗器
またはコンデンサーが選択された入力からの増倍された
ミラー電流を電圧にＡ／Ｄ変換する。外部コンデンサー
を採用する場合、内部増幅器を積分器として構成し、電
流オートレンジングを抑止しなければならない。
【０９２５】ＣＰ３．．．ＣＰ０−この４つの高インピ
ーダンス・アナログ入力は４つのコンパレーターの反転
入力である。
ーダンス・アナログ入力は４つのコンパレーターの反転
入力である。
【０９２６】これらのピンはテスト中種々のテスト・モ
ードを選択する目的にも使用される。
ードを選択する目的にも使用される。
【０９２７】ＶＡＤＪ−このアナログ入力はアナログ基
準電圧：ＶＲＥＦの調整に使用される。
準電圧：ＶＲＥＦの調整に使用される。
【０９２８】ＶＲＥＦ−このアナログ出力は内部＋２．
５Ｖ基準である。基準バッファ増幅器の出力であり、外
部基準トリム抵抗回路と接続しなければならない。
５Ｖ基準である。基準バッファ増幅器の出力であり、外
部基準トリム抵抗回路と接続しなければならない。
【０９２９】ＡＶＤＤ−このピンは＋５Ｖアナログ供給
電圧である。外部抵抗器を使用して分路調整された電源
を形成する。ＡＶＤＤは約２Ｖ ＲＥＦに調定される。
電圧である。外部抵抗器を使用して分路調整された電源
を形成する。ＡＶＤＤは約２Ｖ ＲＥＦに調定される。
【０９３０】ＡＶＳＳ−このピンはアナログ・アース基
準である。
準である。
【０９３１】ＯＳＣ１−これは発振回路の入力である。
【０９３２】ＯＳ２−このピンは水晶発振回路の出力で
あり、ＯＳ１入力の反転に相当する。
あり、ＯＳ１入力の反転に相当する。
【０９３３】ＶＤＤ−これはデジタル＋５Ｖ ＤＣ給電
ピンである。
ピンである。
【０９３４】ＶＳＳ−これはデジタル負給電ピンであ
り、外部からＡＶＳＳピンと接続する。
り、外部からＡＶＳＳピンと接続する。
【０９３５】ＳＨＵＮＴ−この出力ピンは、ＡＶＤＤか
らの分流が給電される場合に高レベルとなる。
らの分流が給電される場合に高レベルとなる。
【０９３６】
【付録Ａ】下記仕様はＶＤＤ−５．０Ｖｄｃ±１０％、
周囲温度ＴＡが−４０℃乃至＋８５℃という条件でＥＥ
ＰＲＯＭ４０メモリーに適用される。表Ａ１に仕様を示
す。
周囲温度ＴＡが−４０℃乃至＋８５℃という条件でＥＥ
ＰＲＯＭ４０メモリーに適用される。表Ａ１に仕様を示
す。
【０９３７】
【表２３】
【０９３８】
【付録Ｂ】
【０９３９】
【表２４】
【０９４０】
【表２５】
【０９４１】
【表２６】
【０９４２】
【付録Ｃ】オートゼロ状態マシン 状態ダイヤグラム 図９２はオートゼロ機能の状態ダイヤグラム図である。
それぞれの円は動作状態を表わす。状態間の矢印は可能
な転移及びこの転移に必要な条件を示す。表Ｃ−１は状
態から状態への転移を表の形で示すものである。
それぞれの円は動作状態を表わす。状態間の矢印は可能
な転移及びこの転移に必要な条件を示す。表Ｃ−１は状
態から状態への転移を表の形で示すものである。
【０９４３】
【表２７】 状態転移表 図９３は許容し得る状態転移と共に状態割り当てを３ビ
ットカルナー図で示す。
ットカルナー図で示す。
【０９４４】転移表状態方程式 Ｒ０，Ｒ１，Ｒ２の論理方程式を以下の項で述べる。結
果として得られる状態が論理１である状態について方程
式を転移表に書き込む。たとえば、転移表の最初の行に
書き込まねばならないのは状態Ｓ０から状態Ｓ１への転
移によるＲ１の方程式だけである。
果として得られる状態が論理１である状態について方程
式を転移表に書き込む。たとえば、転移表の最初の行に
書き込まねばならないのは状態Ｓ０から状態Ｓ１への転
移によるＲ１の方程式だけである。
【０９４５】下記記号が使用される： ！ ｎｏｔ演算子 ＊ ａｎｄ演算子 ＋ ｏｒ演算子 接尾ｈ 高−真信号 接尾ｂ 低−真信号 接尾ｄ フリップフロップＤ入力信号 なお、＊演算子は＋演算子よりも優位である。
【０９４６】Ｒ０ｄの状態方程式 状態Ｓ０ この状態にはいかなる項も不要。
【０９４７】 状態Ｓ１ Ｒ０ｄ＝！Ｒ０ｈ＊Ｒ１ｈ＊！Ｒ２ｈ＊ＴＩ
ＭＯＵＴｈ＊ＶＡＭＰｂ＊ＦＵＬＬｂ 状態Ｓ２ この状態にはいかなる項も不要。
ＭＯＵＴｈ＊ＶＡＭＰｂ＊ＦＵＬＬｂ 状態Ｓ２ この状態にはいかなる項も不要。
【０９４８】状態Ｓ３ この状態にはいかなる項も不
要。
要。
【０９４９】 状態Ｓ４ Ｒ０ｄ＝！Ｒ０ｈ＊！Ｒ１ｈ＊Ｒ２ｈ 状態Ｓ５ Ｒ０ｄ＝！Ｒ０ｈ＊！Ｒ１ｈ＊Ｒ２ｈ 状態Ｓ６ Ｒ０ｄ＝Ｒ０ｈ＊Ｒ１ｈ＊Ｒ２ｈ 状態Ｓ７ この状態にはいかなる項も不要。
【０９５０】Ｒ０の簡約状態方程式 カルノー図技術を利用してＲ０ｈ，Ｒ１ｈ，Ｒ２ｈだけ
を含む項を簡約し、簡約不能な項と組み合わせると下記
のＲ０ｄ方程式が得られる。
を含む項を簡約し、簡約不能な項と組み合わせると下記
のＲ０ｄ方程式が得られる。
【０９５１】 Ｒ０ｄ＝！Ｒ０ｈ＊Ｒ１ｈ＊！Ｒ２ｈ＊ＴＩＭＯＵＴｈ＊ＶＡＭＰｂ＆ ＦＵＬＬｂ＋Ｒ０ｈ＊Ｒ２ｈ Ｒ１の状態方程式 状態Ｓ０ Ｒ１ｄ＝！Ｒ０ｈ＊！Ｒ１ｈ＊！Ｒ２ｈ＊Ｓ
ＴＡＺｈ＊！ＡＲＢＳＹｈ 状態Ｓ１ Ｒ１ｄ＝！Ｒ０ｈ＊Ｒ１ｈ＊！Ｒ２ｈ 状態Ｓ２ Ｒ１ｄ＝Ｒ０ｈ＊Ｒ１ｈ＊！Ｒ２ｈ 状態Ｓ３ この状態にはいかなる項も不要。
ＴＡＺｈ＊！ＡＲＢＳＹｈ 状態Ｓ１ Ｒ１ｄ＝！Ｒ０ｈ＊Ｒ１ｈ＊！Ｒ２ｈ 状態Ｓ２ Ｒ１ｄ＝Ｒ０ｈ＊Ｒ１ｈ＊！Ｒ２ｈ 状態Ｓ３ この状態にはいかなる項も不要。
【０９５２】状態Ｓ４ この状態にはいかなる項も不
要。
要。
【０９５３】 状態Ｓ５ Ｒ１ｄ＝Ｒ０ｈ＆／！Ｒ１ｈ＊Ｒ２ｈ＊ＴＩ
ＭＯＵＴｈ＊ＣＡＭＰｂ＊ＦＵＬＬｂ 状態Ｓ６ この状態にはいかなる項も不要。
ＭＯＵＴｈ＊ＣＡＭＰｂ＊ＦＵＬＬｂ 状態Ｓ６ この状態にはいかなる項も不要。
【０９５４】状態Ｓ７ この状態にはいかなる項も不
要。
要。
【０９５５】 Ｒ１の簡約状態方程式 Ｒ１ｄ＝！Ｒ０ｈ＊！Ｒ１ｈ＊！Ｒ２ｈ＊ＳＴＡＺｈ＊！ＡＲＶＳＴｈ＋ Ｒ０ｈ＊！Ｒ１ｈ＊Ｒ２ｈ＊ＴＩＭＯＵＴｈ＊ＣＡＭＰｂ＆ ＦＵＬＬｂ＋Ｒ１＊！Ｒ２ Ｒ２の状態方程式 状態Ｓ０ この状態にはいかなる項も不要。
【０９５６】 状態Ｓ１ Ｒ２ｄ＝！Ｒ０ｈ＊Ｒ１ｈ＊！Ｒ２ｈ＊ＴＩ
ＭＯＵＴｈ＊（！ＶＡＭＰｂ＋！ＦＵＬＬｂ） 状態Ｓ２ この状態にはいかなる項も不要。
ＭＯＵＴｈ＊（！ＶＡＭＰｂ＋！ＦＵＬＬｂ） 状態Ｓ２ この状態にはいかなる項も不要。
【０９５７】 状態Ｓ３ Ｒ２ｄ＝！Ｒ０ｈ＊Ｒ１ｈ＊Ｒ２ｈ 状態Ｓ４ Ｒ２ｄ＝！Ｒ０ｈ＊！Ｒ１ｈ＊Ｒ２ｈ 状態Ｓ５ Ｒ１ｄ＝Ｒ０ｈ＊！Ｒ１ｈ＊Ｒ２ｈ（！ＴＩ
ＭＯＵＴｈ＋ＴＩＭＯＵＴ＊ＣＡＭＰｂ＊ＦＵＬＬｂ） 状態Ｓ６ Ｒ２ｄ＝Ｒ０ｈ＆Ｒ１ｈ＊Ｒ２ｈ 状態Ｓ７ この状態にはいかなる項も不要。
ＭＯＵＴｈ＋ＴＩＭＯＵＴ＊ＣＡＭＰｂ＊ＦＵＬＬｂ） 状態Ｓ６ Ｒ２ｄ＝Ｒ０ｈ＆Ｒ１ｈ＊Ｒ２ｈ 状態Ｓ７ この状態にはいかなる項も不要。
【０９５８】 Ｒ２の簡約状態方程式 Ｒ２ｄ＝！Ｒ０ｈ＊Ｒ１ｈ＊！Ｒ２ｈ＊ＴＩＭＯＵＴｈ＊（！ＶＡＭＰｂ＋ ＦＵＬＬｂ）＋Ｒ０ｈ＊！Ｒ１ｈ＊Ｒ２ｈ＊！ＴＩＭＯＵＴｈ＋ Ｒ０ｈ＊！Ｒ１ｈ＊Ｒ２ｈ＊ＴＩＭＯＵＴｈ＊ＣＡＭＰｂ ＊ＦＵＬＬｂ＋！Ｒ０ｈ＊Ｒ２ｈ＋Ｒ１ｈ＊Ｒ２ｈ 出力方程式 ！ＺＥＲＲＥＳｂ＝！Ｒ０ｈ＊！Ｒ１ｈ ＳＥＲＣＬＫｈ＝Ｒ０ｈ＊Ｒ１ｈ ＴＩＭＲＥＱｈ＝！Ｒ０ｈ＊Ｒ１ｈ＊！Ｒ２ｈ＋Ｒ０ｈ＊！Ｒ１ｈ＊Ｒ２ｈ ＡＺＢＳＹｈ＝！（！Ｒ０ｈ＊！Ｒ１ｈ＊！Ｒ２ｈ） ＥＯＡＺｈ＝Ｒ０ｈ＊！Ｒ１ｈ＊！Ｒ２ｈ ＣＡＺｈ＝Ｒ０ｈ＊Ｒ２ｈ＋！Ｒ１ｈ＊Ｒ２ｈ ＶＡＺｈ＝Ｒ１ｈ＊！Ｒ２ｈ ＣＺＣＬＫｈ＝！ＣＡＺｈ ＶＺＣＬＫｈ＝！ＶＡＺｈ
【０９５９】
【付録Ｄ】オートレンジ状態マシン 状態ダイヤグラム 図１３３はオートレンジ機能の状態ダイヤグラムであ
る。それぞれの円は作用状態を表わす。状態間の矢印は
許容される転移とこれに必要な条件を示す。表２８は状
態から状態への転移を表型式で示す。
る。それぞれの円は作用状態を表わす。状態間の矢印は
許容される転移とこれに必要な条件を示す。表２８は状
態から状態への転移を表型式で示す。
【０９６０】
【表２８】 状態転移表 図１３４は状態割り当てを許容し得る状態転移と共に３
ビットカルナー図で示す。
ビットカルナー図で示す。
【０９６１】転移表状態方程式 Ｒ０，Ｒ１，Ｒ２の論理方程式を下記の項に示す。
【０９６２】Ｒ０の状態方程式 状態Ｓ０ この状態にはいかなる項も不要。
【０９６３】状態Ｓ１ この状態にはいかなる項も不
要。
要。
【０９６４】 状態Ｓ２ Ｒ０ｄ＝！Ｒ０ｈ＊Ｒ１ｈ＊Ｒ２ｈ＊（ＴＩ
ＭＯＵＴｈ＊ＡＴＯＲＮＧｈ＊ＲＡＮＧＥｈ＋ＴＩＭＯ
ＵＴｈ＊！ＡＴＯＲＮＧｈ） 状態Ｓ３ この状態にはいかなる項も不要。
ＭＯＵＴｈ＊ＡＴＯＲＮＧｈ＊ＲＡＮＧＥｈ＋ＴＩＭＯ
ＵＴｈ＊！ＡＴＯＲＮＧｈ） 状態Ｓ３ この状態にはいかなる項も不要。
【０９６５】 状態Ｓ４ Ｒ０ｄ＝Ｒ０ｈ＊Ｒ１ｈ＊Ｒ２ｈ 状態Ｓ５ Ｒ０ｄ＝Ｒ０ｈ＊！Ｒ１ｈ＊Ｒ２ｈ 状態Ｓ６ この状態にはいかなる項も不要。
【０９６６】Ｒ０の簡約状態方程式 カルナー図技術を利用してＲ０ｈ，Ｒ１ｈ，Ｒ２ｈだけ
を含む項を簡約し、簡約できない項と組み合わせる下記
のＲ０ｈ方程式が得られる。
を含む項を簡約し、簡約できない項と組み合わせる下記
のＲ０ｈ方程式が得られる。
【０９６７】 Ｒ０ｄ＝！Ｒ０ｈ＊Ｒ１ｈ＊Ｒ２ｈ＊ＴＩＭＯＵＴｈ＊ＡＴＯＲＮＧｈ ＲＡＮＧＥｈ＋Ｒ０ｈ＊Ｒ１ｈ＊Ｒ２ｈ＊ＴＩＭＯＵＴｈ ＊！ＡＴＯＲＮＧｈ＋Ｒ０ｈ＊Ｒ２ｈ Ｒ１の状態方程式 状態Ｓ０ この状態にはいかなる項も不要。
【０９６８】 状態Ｓ１ Ｒ１ｄ＝！Ｒ０ｈ＊！Ｒ１ｈ＊Ｒ２ｈ 状態Ｓ２ Ｒ１ｄ＝！Ｒ０ｈ＊Ｒ１ｈ＊！Ｒ２ｈ 状態Ｓ３ Ｒ１ｄ＝！Ｒ０ｈ＊Ｒ１ｈ＊！Ｒ２ｈ 状態Ｓ４ Ｒ１ｄ＝Ｒ０ｈ＊Ｒ１ｈ＊Ｒ２ｈ＊ＳＯＣ３
ｂ 状態Ｓ５ この状態にはいかなる項も不要。
ｂ 状態Ｓ５ この状態にはいかなる項も不要。
【０９６９】状態Ｓ６ この状態にはいかなる項も不
要。
要。
【０９７０】 Ｒ１の簡約状態方程式 Ｒ１ｄ＝Ｒ０ｈ＊Ｒ１ｈ＊Ｒ２ｈ＊ＳＯＣ３ｂ＋！Ｒ０ｈ＊Ｒ１ｈ＋ Ｒ０ｈ＊Ｒ２ Ｒ２の状態方程式 状態Ｓ０ Ｒ２ｄ＝！Ｒ０ｈ＊！Ｒ１ｈ＊！Ｒ２ｈ＊！
ＡＺＢＳＹｈ＊ＳＴＡＤＣｈ 状態Ｓ１ Ｒ２ｄ＝！Ｒ０ｈ＊！Ｒ１ｈ＊Ｒ２ｈ 状態Ｓ２ Ｒ２ｄ＝！Ｒ０ｈ＊Ｒ１ｈ＊Ｒ２ｈ＊（！Ｔ
ＩＭＯＵＴｈ＋ＴＩＭＯＵＴｈ＊ＡＴＯＲＮＧｈ＊ＲＡ
ＮＧＥｈ） 状態Ｓ３ Ｒ２ｄ＝！Ｒ０ｈ＊Ｒ１ｈ＊！Ｒ２ｈ 状態Ｓ４ Ｒ２ｄ＝Ｒ０ｈ＊Ｒ１ｈ＊Ｒ２ｈ 状態Ｓ５ Ｒ２ｄ＝Ｒ０ｈ＊！Ｒ１ｈ＊Ｒ２ｈ＊！ＡＮ
ＡＥＯＣｈ 状態Ｓ６ この状態にはいかなる項も不要。
ＡＺＢＳＹｈ＊ＳＴＡＤＣｈ 状態Ｓ１ Ｒ２ｄ＝！Ｒ０ｈ＊！Ｒ１ｈ＊Ｒ２ｈ 状態Ｓ２ Ｒ２ｄ＝！Ｒ０ｈ＊Ｒ１ｈ＊Ｒ２ｈ＊（！Ｔ
ＩＭＯＵＴｈ＋ＴＩＭＯＵＴｈ＊ＡＴＯＲＮＧｈ＊ＲＡ
ＮＧＥｈ） 状態Ｓ３ Ｒ２ｄ＝！Ｒ０ｈ＊Ｒ１ｈ＊！Ｒ２ｈ 状態Ｓ４ Ｒ２ｄ＝Ｒ０ｈ＊Ｒ１ｈ＊Ｒ２ｈ 状態Ｓ５ Ｒ２ｄ＝Ｒ０ｈ＊！Ｒ１ｈ＊Ｒ２ｈ＊！ＡＮ
ＡＥＯＣｈ 状態Ｓ６ この状態にはいかなる項も不要。
【０９７１】Ｒ２の簡約状態方程式 Ｒ０ｈ，Ｒ１ｈ，Ｒ２ｈだけを含む項を簡約し、簡約不
能の項と組み合わせると下記Ｒ２ｄ方程式が得られる。
能の項と組み合わせると下記Ｒ２ｄ方程式が得られる。
【０９７２】 Ｒ２ｄ＝！Ｒ０ｈ＊！Ｒ２ｈ＊！ＡＺＢＳＹｈ＊ＳＴＡＤＣｈ＋ ！Ｒ０ｈ＊！Ｒ１ｈ＊Ｒ２ｈ＋ ！Ｒ０ｈ＊Ｒ１ｈ＊Ｒ２ｈ！ＴＩＭＯＵＴｈ ！Ｒ０ｈ＊Ｒ１ｈ＊Ｒ２ｈ＊ＴＩＭＯＵＴｈ＊ＡＴＯＲＮＧｈ＊ ＲＡＮＧＥｈ＋ ！Ｒ０ｈ＊Ｒ１ｈ＊Ｒ２ｈ＊ＴＩＭＯＵＴｈ＊！ＡＴＯＲＮＧｈ＋ ！Ｒ０ｈ＊Ｒ１ｈ＊！Ｒ２ｈ＋ Ｒ０ｈ＊Ｒ１ｈ＊Ｒ２ｈ＋ Ｒ０ｈ＊！Ｒ１ｈ＊Ｒ２ｈ＊ＡＮＡＥＯＣｈ 出力方程式 ＧＲＥＳｈ＝！Ｒ０ｈ＊！Ｒ１ｈ＊Ｒ２ｈ＊！ＳＭＣＬＫｈ ＧＣＬＫｈ＝！Ｒ０ｈ＊Ｒ１ｈ＊！Ｒ２ｈ＊！ＳＭＣＬＫｈ ＴＩＭＲＥＱｈ＝！Ｒ０ｈ＊Ｒ１ｈ＊Ｒ２ｈ ＡＲＢＳＹｈ＝！（！Ｒ０ｈ＊！Ｒ１ｈ＊！Ｒ２ｈ） ＥＯＣｈ＝Ｒ０ｈ＊！Ｒ１ｈ＊！Ｒ２ｈ ＡＮＡＳＯＣｈ＝Ｒ０ｈ＊Ｒ１ｈ＊Ｒ２ｈ
【０９７３】
【付録Ｅ】ＩＣ１０の応力定格を表Ｅ１に示す。表２９
の定格を超える応力はデバイスに恒久的な損傷を与える
恐れがある。
の定格を超える応力はデバイスに恒久的な損傷を与える
恐れがある。
【０９７４】
【表２９】 ＩＣ１０の正規動作条件を表Ｅ２に示す。これはＩＣ１
０の正規動作に適用される限界値である。
０の正規動作に適用される限界値である。
【０９７５】
【表３０】 ＩＣ１０のＤＣ特性を表３１に示す。表３１に示す特性
は特に記載しない限り表２３に示した作用温度及び電圧
範囲に亘って有効である。
は特に記載しない限り表２３に示した作用温度及び電圧
範囲に亘って有効である。
【０９７６】
【表３１】
【０９７７】
【付録Ｆ】
【０９７８】
【表３２】
【０９７９】
【表３３】
【図１】図１は、４．１６ｋＶラジアル配電系統の単線
接続図である。
接続図である。
【図２】図２は、図１に示した配電系統に属する種々の
過電流保護装置の整合を例示するグラフである。
過電流保護装置の整合を例示するグラフである。
【図３】図３は、過電流保護曲線を示す。
【図４】図４は、本発明の過電流引きはずし装置の保護
曲線長遅延部分のＩ・ｔ特性を示すグラフである。
曲線長遅延部分のＩ・ｔ特性を示すグラフである。
【図５】図５は、図４と同様の、ただしＩ２・ｔ特性を
示すグラフである。
示すグラフである。
【図６】図６は、図４と同様の、ただしＩ４・ｔ特性を
示すグラフである。
示すグラフである。
【図７】図７は、オーバーラップを考慮した修正を加え
られていない比較的広い長遅延及び短遅延調整範囲を有
する本発明の過電流引きはずし装置の長遅延及び短遅延
特性を示すグラフである。
られていない比較的広い長遅延及び短遅延調整範囲を有
する本発明の過電流引きはずし装置の長遅延及び短遅延
特性を示すグラフである。
【図８】図８は、図７と同様の、ただしオーバーラップ
を考慮した修正を加えられた長遅延及び短遅延部分を示
すグラフである。
を考慮した修正を加えられた長遅延及び短遅延部分を示
すグラフである。
【図９】図９は、飽和状態にある変流器の出力電流波形
を例示するグラフである。
を例示するグラフである。
【図１０】図１０は、過電流引きはずし装置の簡略図で
ある。
ある。
【図１１】図１１は、過電流引きはずし装置の簡略図で
ある。
ある。
【図１２】図１２は、過電流引きはずし装置の簡略図で
ある。
ある。
【図１３】図１３は、過電流引きはずし装置の簡略図で
ある。
ある。
【図１４】図１４は、過電流引きはずし装置の簡略図で
ある。
ある。
【図１５】図１５は、過電流引きはずし装置の簡略図で
ある。
ある。
【図１６】図１６は、過電流引きはずし装置の簡略図で
ある。
ある。
【図１７】図１７は、過電流引きはずし装置の簡略図で
ある。
ある。
【図１８】図１８は、過電流引きはずし装置の簡略図で
ある。
ある。
【図１９】図１９は、過電流引きはずし装置の簡略図で
ある。
ある。
【図２０】図２０は、過電流引きはずし装置の簡略図で
ある。
ある。
【図２１】図２１は、過電流引きはずし装置の簡略図で
ある。
ある。
【図２２】図２２は、過電流引きはずし装置の簡略図で
ある。
ある。
【図２３】図２３は、過電流引きはずし装置の簡略図で
ある。
ある。
【図２４】図２４は、過電流引きはずし装置に関するフ
ローチャートである。
ローチャートである。
【図２５】図２５は、過電流引きはずし装置に関するフ
ローチャートである。
ローチャートである。
【図２６】図２６は、過電流引きはずし装置に関するフ
ローチャートである。
ローチャートである。
【図２７】図２７は、過電流引きはずし装置に関するフ
ローチャートである。
ローチャートである。
【図２８】図２８は、過電流引きはずし装置に関するフ
ローチャートである。
ローチャートである。
【図２９】図２９は、過電流引きはずし装置に関するフ
ローチャートである。
ローチャートである。
【図３０】図３０は、過電流引きはずし装置に関するフ
ローチャートである。
ローチャートである。
【図３１】図３１は、過電流引きはずし装置に関するフ
ローチャートである。
ローチャートである。
【図３２】図３２は、過電流引きはずし装置に関するフ
ローチャートである。
ローチャートである。
【図３３】図３３は、過電流引きはずし装置に関するフ
ローチャートである。
ローチャートである。
【図３４】図３４は、過電流引きはずし装置に関するフ
ローチャートである。
ローチャートである。
【図３５】図３５は、過電流引きはずし装置に関するフ
ローチャートである。
ローチャートである。
【図３６】図３６は、過電流引きはずし装置に関するフ
ローチャートである。
ローチャートである。
【図３７】図３７は、過電流引きはずし装置に関するフ
ローチャートである。
ローチャートである。
【図３８】図３８は、過電流引きはずし装置に関するフ
ローチャートである。
ローチャートである。
【図３９】図３９は、ＩＣの機能図である。
【図４０】図４０は、ＩＣの機能グロックダイヤグラム
である。
である。
【図４１】図４１は、ＩＣにおけるアナログ部分の一部
の機能ブロックダイヤグラムである。
の機能ブロックダイヤグラムである。
【図４２】図４２（ａ）−図４２（ｄ）は、ＩＣのため
の交番クロック発生回路を示す回路図である。
の交番クロック発生回路を示す回路図である。
【図４３】図４３は、ＩＣのメモリー・アドレス・マッ
プである。
プである。
【図４４】図４４、ＩＣの一部を形成する計算状態レジ
スターＣＦＲ及びＡＣＦＲのフォーマットダイヤグラム
である。
スターＣＦＲ及びＡＣＦＲのフォーマットダイヤグラム
である。
【図４５】図４５は、ＩＣの一部を形成するＥＥＰＲＯ
Ｍ制御レジスターＮＶＣＲのフォーマットダイヤグラム
である。
Ｍ制御レジスターＮＶＣＲのフォーマットダイヤグラム
である。
【図４６】図４６は、ＩＣの一部を形成するデッドマン
制御レジスターＤＭＣのフォーマットダイヤグラムであ
る。
制御レジスターＤＭＣのフォーマットダイヤグラムであ
る。
【図４７】図４７は、ＩＣの一部を形成するＡ／Ｄ変換
インターフェース・レジスターＡＤＺ，ＡＭＺ，ＡＤＣ
Ｒ，ＡＭＵＸ，ＡＣＳＦ，ＡＶＳＦ及びＡＤＣのフォー
マット・ダイヤグラムである。
インターフェース・レジスターＡＤＺ，ＡＭＺ，ＡＤＣ
Ｒ，ＡＭＵＸ，ＡＣＳＦ，ＡＶＳＦ及びＡＤＣのフォー
マット・ダイヤグラムである。
【図４８】図４８は、ＩＣの一部を形成するコンパレー
ター・モード制御レジスターＣＭＰＩ及びＣＭＰＳＴ、
及びパルス幅変調出力制御レジスターＰＷＭのフォーマ
ットダイヤグラムである。
ター・モード制御レジスターＣＭＰＩ及びＣＭＰＳＴ、
及びパルス幅変調出力制御レジスターＰＷＭのフォーマ
ットダイヤグラムである。
【図４９】図４９は、ＩＣの一部を形成するプログラマ
ブル・タイマーのブロックダイヤグラムである。
ブル・タイマーのブロックダイヤグラムである。
【図５０】図５０（ａ）−図５０（ｄ）は、図４９に示
したタイマーのタイミングダイヤグラムである。
したタイマーのタイミングダイヤグラムである。
【図５１】図５１は、ＩＣの一部を形成するプログラマ
ブル・タイマー・レジスターＴＣＲＨ，ＴＣＲＬ，ＴＡ
ＲＨ，ＴＡＲＬ，ＴＩＣＨ，ＴＩＣＬ，ＴＯＣＨ，ＴＯ
ＣＬ，ＴＣＲ及びＴＳＲのフォーマットダイヤグラムで
ある。
ブル・タイマー・レジスターＴＣＲＨ，ＴＣＲＬ，ＴＡ
ＲＨ，ＴＡＲＬ，ＴＩＣＨ，ＴＩＣＬ，ＴＯＣＨ，ＴＯ
ＣＬ，ＴＣＲ及びＴＳＲのフォーマットダイヤグラムで
ある。
【図５２】図５２は、単一マスター式直列周辺インター
フェース（ＳＰＩ）の回路図である。
フェース（ＳＰＩ）の回路図である。
【図５３】図５３は、多重マスターを有する典型的ＳＰ
Ｉの回路図である。
Ｉの回路図である。
【図５４】図５４は、図５３に示したＳＰＩのためのク
ロック及びデータ・タイミングダイヤグラムである。
ロック及びデータ・タイミングダイヤグラムである。
【図５５】図５５は、ＩＣの一部を形成するＳＰＣＩイ
ンターフェース・レジスターＳＰＤ，ＳＰＳＲ及びＳＰ
ＣＲのフォーマットダイヤグラムである。
ンターフェース・レジスターＳＰＤ，ＳＰＳＲ及びＳＰ
ＣＲのフォーマットダイヤグラムである。
【図５６】図５６は、ＩＣの一部を形成するＰｏｒｔＤ
インターフェース・レジスターＰＤＣ及びＰＤＤのフォ
ーマットダイヤグラムである。
インターフェース・レジスターＰＤＣ及びＰＤＤのフォ
ーマットダイヤグラムである。
【図５７】図５７は、ＩＣの一部を形成するパラレルポ
ートのブロックダイヤグラムである。
ートのブロックダイヤグラムである。
【図５８】図５８は、ＩＣの一部を形成するＰｏｒｔＢ
インターフェース・レジスターＰＢＣ及びＰＢＤのフォ
ーマットダイヤグラムである。
インターフェース・レジスターＰＢＣ及びＰＢＤのフォ
ーマットダイヤグラムである。
【図５９】図５９は、ＩＣの一部を形成するＰｏｒｔＣ
インターフェース・レジスターＰＣＣ及びＰＣＤのフォ
ーマットダイヤグラムである。
インターフェース・レジスターＰＣＣ及びＰＣＤのフォ
ーマットダイヤグラムである。
【図６０】図６０は、ＩＣの一部を形成するＰｏｒｔＡ
インターフェース・レジスターＰＡＣ及びＰＡＤのフォ
ーマットダイヤグラムである。
インターフェース・レジスターＰＡＣ及びＰＡＤのフォ
ーマットダイヤグラムである。
【図６１】図６１は、ＩＣの一部を形成する通信コント
ローラー・インターフェース・レジスターＩＣＡＨ，Ｉ
ＣＡＬ，ＩＣＭ３，ＩＣＭ２，ＩＣＭ１，ＩＣＭ０、Ｉ
ＣＳＲ及びＩＣＣＲのフォーマットダイヤグラムであ
る。
ローラー・インターフェース・レジスターＩＣＡＨ，Ｉ
ＣＡＬ，ＩＣＭ３，ＩＣＭ２，ＩＣＭ１，ＩＣＭ０、Ｉ
ＣＳＲ及びＩＣＣＲのフォーマットダイヤグラムであ
る。
【図６２】図６２は、ＩＣの一部を形成する通信コント
ローラーの制御メッセージ及びデータ・メッセージ・フ
ォーマットダイヤグラムである。
ローラーの制御メッセージ及びデータ・メッセージ・フ
ォーマットダイヤグラムである。
【図６３】図６３は、ＩＣのコンパレーター・サブシス
テム及びＡ／Ｄ入力サブシステムの総合ブロックダイヤ
グラムである。
テム及びＡ／Ｄ入力サブシステムの総合ブロックダイヤ
グラムである。
【図６４】図６４は、カッドコンパレーター・サブシス
テムの概略図である。
テムの概略図である。
【図６５】図６５は、コンパレーター制御レジスターＣ
ＭＰＳＴ及びＣＭＰＩ、及び構成レジスターＣＦＲ用ア
ドレス・デコード・ロジックの概略図である。
ＭＰＳＴ及びＣＭＰＩ、及び構成レジスターＣＦＲ用ア
ドレス・デコード・ロジックの概略図である。
【図６６】図６６は、アナログ・サブシステムのブロッ
クダイヤグラムである。
クダイヤグラムである。
【図６７】図６７は、マイクロプロセッサー母線インタ
ーフェース・ロジックの概略図である。
ーフェース・ロジックの概略図である。
【図６８】図６８は、マイクロプロセッサー母線インタ
ーフェース・レジスター用アドレス・デコード・ロジッ
クの概略図である。
ーフェース・レジスター用アドレス・デコード・ロジッ
クの概略図である。
【図６９】図６９は、制御レジスター及び状態レジスタ
ーの概略図である。
ーの概略図である。
【図７０】図７０は、ＩＣのアナログ・デジタル制御ロ
ジック部分のブロックダイヤグラムである。
ジック部分のブロックダイヤグラムである。
【図７１】図７１は、アナログ制御ロジックのブロック
ダイヤグラムである。
ダイヤグラムである。
【図７２】図７２は、電流マルチプレクサー（ＭＵＸ）
制御ロジックの概略図である。
制御ロジックの概略図である。
【図７３】図７３は、電圧ＭＵＸ制御ロジックの概略図
である。
である。
【図７４】図７４は、オートゼロ・レジスターの概略図
である。
である。
【図７５】図７５は、５マイクロセコンド・タイマーの
概略図である。
概略図である。
【図７６】図７６は、オートゼロ制御ロジックの概略図
である。
である。
【図７７】図７７は、オートレンジ制御ロジックの概略
図である。
図である。
【図７８】図７８は、オートレンジ・ステート・マシー
ンの概略図である。
ンの概略図である。
【図７９】図７９は、アナログ回路の総合的ブロックダ
イヤグラムである。
イヤグラムである。
【図８０】図８０は、入力ＭＵＸシステムの概略図であ
る。
る。
【図８１】図８１は、カッド・コンパレーター・システ
ムのブロックダイヤグラムである。
ムのブロックダイヤグラムである。
【図８２】図８２は、バンドギャップ調整手段の概略図
である。
である。
【図８３】図８３Ａは、分路調整手段、Ｂ＋コンパレー
ター及び電力モニターの概略図である。図８３Ｂは、Ｉ
Ｃと併用される外部コンディショニング回路及び電源回
路を例示する概略図である。図８３Ｃは、ＩＣと併用さ
れる外部調整回路を例示する概略図である。
ター及び電力モニターの概略図である。図８３Ｂは、Ｉ
Ｃと併用される外部コンディショニング回路及び電源回
路を例示する概略図である。図８３Ｃは、ＩＣと併用さ
れる外部調整回路を例示する概略図である。
【図８４】図８４は、バイアス回路の概略図である。
【図８５】図８５は、他のバイアス回路の概略図であ
る。
る。
【図８６】図８６は、アナログ温度感知回路の概略図で
ある。
ある。
【図８７】図８７は、電圧増幅器の範囲調整回路の概略
図である。
図である。
【図８８】図８８は、電力ミラー及び増幅器の概略図で
ある。
ある。
【図８９】図８９は、電流ミラーの概略図である。
【図９０】図９０は、オフセット修正回路の概略図であ
る。
る。
【図９１】図９１は、オートゼロ可能な電圧及び電流増
幅器の概略図である。
幅器の概略図である。
【図９２】図９２は、ＩＣの一部を形成する通信コント
ローラーのブロックダイヤグラムである。
ローラーのブロックダイヤグラムである。
【図９３】図９３は、通信コントローラーの一部を形成
するデジタル復調器のブロックダイヤグラムである。
するデジタル復調器のブロックダイヤグラムである。
【図９４】図９４は、通信コントローラーの一部を形成
するマスタークロック発生器の概略図である。
するマスタークロック発生器の概略図である。
【図９５】図９５は、通信コントローラーの一部を形成
するビット位相タイミング発生器の概略図である。
するビット位相タイミング発生器の概略図である。
【図９６】図９６は、通信コントローラーの一部を形成
する受信回路相関器の概略図である。
する受信回路相関器の概略図である。
【図９７】図９７は、通信コントローラーの一部を形成
する相関器カウンターの部分概略図である。
する相関器カウンターの部分概略図である。
【図９８】図９８は、通信コントローラーの一部を形成
する相関器カウンターの概略図の残り部分である。
する相関器カウンターの概略図の残り部分である。
【図９９】図９９は、通信コントローラーの一部を形成
する復調器制御ロジックの概略図である。
する復調器制御ロジックの概略図である。
【図１００】図１００は、通信コントローラーの一部を
形成するビットカウンターの概略図である。
形成するビットカウンターの概略図である。
【図１０１】図１０１は、通信コントローラーの一部を
形成する通信コントローラー用母線インターフェース論
理回路の概略図である。
形成する通信コントローラー用母線インターフェース論
理回路の概略図である。
【図１０２】図１０２は、通信コントローラー母線イン
ターフェース・レジスターのためのアドレス・デコード
・ロジック回路の概略図である。
ターフェース・レジスターのためのアドレス・デコード
・ロジック回路の概略図である。
【図１０３】図１０３は、通信コントローラーの一部を
形成するアドレス・レジスターの概略図である。
形成するアドレス・レジスターの概略図である。
【図１０４】図１０４は、通信コントローラーの一部を
形成するメッセージ・レジスターＩＣＭ１の概略図であ
る。
形成するメッセージ・レジスターＩＣＭ１の概略図であ
る。
【図１０５】図１０５は、通信コントローラーの一部を
形成するメッセージ・レジスターＩＣＭ２の概略図であ
る。
形成するメッセージ・レジスターＩＣＭ２の概略図であ
る。
【図１０６】図１０６は、通信コントローラーの一部を
形成するメッセージ・レジスターＩＣＭ３の概略図であ
る。
形成するメッセージ・レジスターＩＣＭ３の概略図であ
る。
【図１０７】図１０７は、通信コントローラーの一部を
形成するメッセージ・レジスターＩＣＭＯの概略図であ
る。
形成するメッセージ・レジスターＩＣＭＯの概略図であ
る。
【図１０８】図１０８は、通信コントローラーの一部を
形成する制御及び状態レジスターの概略図である。
形成する制御及び状態レジスターの概略図である。
【図１０９】図１０９は、通信コントローラーの一部を
形成するシフトレジスターのビット２６−１９の概略図
である。
形成するシフトレジスターのビット２６−１９の概略図
である。
【図１１０】図１１０は、図１０９に示したシフトレジ
スターのビット１８−２の概略図である。
スターのビット１８−２の概略図である。
【図１１１】図１１１は、ＩＣの一部を形成する通信コ
ントローラー制御ロジックのブロックダイヤグラムであ
る。
ントローラー制御ロジックのブロックダイヤグラムであ
る。
【図１１２】図１１２は、通信コントローラーの一部を
形成する送信機制御論理回路の概略図である。
形成する送信機制御論理回路の概略図である。
【図１１３】図１１３は、通信コントローラーの一部を
形成するＢＣＨコンピューターの概略図である。
形成するＢＣＨコンピューターの概略図である。
【図１１４】図１１４は、通信コントローラーの一部を
形成するアドレス・コンパレーター回路の概略図であ
る。
形成するアドレス・コンパレーター回路の概略図であ
る。
【図１１５】図１１５は、通信コントローラーの一部を
形成する命令デコーダー回路の概略図である。
形成する命令デコーダー回路の概略図である。
【図１１６】図１１６は、通信コントローラーの一部を
形成する制御及び状態論理回路の概略図である。
形成する制御及び状態論理回路の概略図である。
【図１１７】図１１７は、図１１６の継続図である。
【図１１８】図１１８は、通信コントローラーに利用さ
れる種々のストローブ信号のタイミングダイヤグラムで
ある。
れる種々のストローブ信号のタイミングダイヤグラムで
ある。
【図１１９】図１１９は、通信コントローラーに使用さ
れるリセット信号のタイミングダイヤグラムである。
れるリセット信号のタイミングダイヤグラムである。
【図１２０】図１２０は、ＩＣのピンアウトダイヤグラ
ムである。
ムである。
【図１２１】図１２１は、本発明の引きはずしユニット
のフロントパネルを示す平面図である。
のフロントパネルを示す平面図である。
【図１２２】図１２２は、図１２１に示したフロントパ
ネル上に表示を発生させるルーチンのフローチャートで
ある。
ネル上に表示を発生させるルーチンのフローチャートで
ある。
【図１２３】図１２３は、図１２１に示したフロントパ
ネル上に表示を発生させるルーチンのフローチャートで
ある。
ネル上に表示を発生させるルーチンのフローチャートで
ある。
【図１２４】図１２４は、図１２１に示したフロントパ
ネル上に表示を発生させるルーチンのフローチャートで
ある。
ネル上に表示を発生させるルーチンのフローチャートで
ある。
【図１２５】図１２５は、図１２１に示したフロントパ
ネル上に表示を発生させるルーチンのフローチャートで
ある。
ネル上に表示を発生させるルーチンのフローチャートで
ある。
【図１２６】図１２６は、図１２１に示したフロントパ
ネル上に表示を発生させるルーチンのフローチャートで
ある。
ネル上に表示を発生させるルーチンのフローチャートで
ある。
【図１２７】図１２７は、図１２１に示したフロントパ
ネル上に表示を発生させるルーチンのフローチャートで
ある。
ネル上に表示を発生させるルーチンのフローチャートで
ある。
【図１２８】図１２８は、図１２１に示したフロントパ
ネル上に表示を発生させるルーチンのフローチャートで
ある。
ネル上に表示を発生させるルーチンのフローチャートで
ある。
【図１２９】図１２９は、図１２１に示したフロントパ
ネル上に表示を発生させるルーチンのフローチャートで
ある。
ネル上に表示を発生させるルーチンのフローチャートで
ある。
【図１３０】図１３０は、図１２１に示したフロントパ
ネル上に表示を発生させるルーチンのフローチャートで
ある。
ネル上に表示を発生させるルーチンのフローチャートで
ある。
【図１３１】図１３１は、図１２１に示したフロントパ
ネル上に表示を発生させるルーチンのフローチャートで
ある。
ネル上に表示を発生させるルーチンのフローチャートで
ある。
【図１３２】図１３２は、オートゼロ機能の状態ダイヤ
グラム図である。
グラム図である。
【図１３３】図１３３は、許容し得る状態転移と共に状
態割り当てを３ビットカルナー図で示す。
態割り当てを３ビットカルナー図で示す。
【図１３４】図１３４は、オート・ゼロ状態遷移表であ
る。
る。
【図１３５】図１３５は、オートレンジ機能の状態ダイ
ヤグラムである。
ヤグラムである。
【図１３６】図１３６は、状態割り当てを許容し得る状
態転移と共に３ビットカルナー図で示す。
態転移と共に３ビットカルナー図で示す。
１０ ＩＣ １２ 回路遮断器 １４，１６，１８ 変流器 １９ コンディショニング回路 ２９ オンボード通信コントローラー ３０ マイクロプロセッサー ３１ パネルメーター ３３ 撚り２線式伝送線 ３５ ネットワーク・リンク ６４ Ａ／Ｄサブシステム
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成６年６月９日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】図面の簡単な説明
【補正方法】変更
【補正内容】
【図面の簡単な説明】
【図１】図１は、４．１６ｋＶラジアル配電系統の単線
接続図である。
接続図である。
【図２】図２は、図１に示した配電系統に属する種々の
過電流保護装置の整合を例示するグラフである。
過電流保護装置の整合を例示するグラフである。
【図３】図３は、過電流保護曲線を示す。
【図４】図４は、本発明の過電流引きはずし装置の保護
曲線長遅延部分のＩ・ｔ特性を示すグラフである。
曲線長遅延部分のＩ・ｔ特性を示すグラフである。
【図５】図５は、図４と同様の、ただしＩ２・ｔ特性を
示すグラフである。
示すグラフである。
【図６】図６は、図４と同様の、ただしＩ４・ｔ特性を
示すグラフである。
示すグラフである。
【図７】図７は、オーバーラップを考慮した修正を加え
られていない比較的広い長遅延及び短遅延調整範囲を有
する本発明の過電流引きはずし装置の長遅延及び短遅延
特性を示すグラフである。
られていない比較的広い長遅延及び短遅延調整範囲を有
する本発明の過電流引きはずし装置の長遅延及び短遅延
特性を示すグラフである。
【図８】図８は、図７と同様の、ただしオーバーラップ
を考慮した修正を加えられた長遅延及び短遅延部分を示
すグラフである。
を考慮した修正を加えられた長遅延及び短遅延部分を示
すグラフである。
【図９】図９は、飽和状態にある変流器の出力電流波形
を例示するグラフである。
を例示するグラフである。
【図１０】図１０は、過電流引きはずし装置の簡略図で
ある。
ある。
【図１１】図１１は、過電流引きはずし装置の簡略図で
ある。
ある。
【図１２】図１２は、過電流引きはずし装置の簡略図で
ある。
ある。
【図１３】図１３は、過電流引きはずし装置の簡略図で
ある。
ある。
【図１４】図１４は、過電流引きはずし装置の簡略図で
ある。
ある。
【図１５】図１５は、過電流引きはずし装置の簡略図で
ある。
ある。
【図１６】図１６は、過電流引きはずし装置の簡略図で
ある。
ある。
【図１７】図１７は、過電流引きはずし装置の簡略図で
ある。
ある。
【図１８】図１８は、過電流引きはずし装置の簡略図で
ある。
ある。
【図１９】図１９は、過電流引きはずし装置の簡略図で
ある。
ある。
【図２０】図２０は、過電流引きはずし装置の簡略図で
ある。
ある。
【図２１】図２１は、過電流引きはずし装置の簡略図で
ある。
ある。
【図２２】図２２は、過電流引きはずし装置の簡略図で
ある。
ある。
【図２３】図２３は、過電流引きはずし装置の簡略図で
ある。
ある。
【図２４】図２４は、過電流引きはずし装置に関するフ
ローチャートである。
ローチャートである。
【図２５】図２５は、過電流引きはずし装置に関するフ
ローチャートである。
ローチャートである。
【図２６】図２６は、過電流引きはずし装置に関するフ
ローチャートである。
ローチャートである。
【図２７】図２７は、過電流引きはずし装置に関するフ
ローチャートである。
ローチャートである。
【図２８】図２８は、過電流引きはずし装置に関するフ
ローチャートである。
ローチャートである。
【図２９】図２９は、過電流引きはずし装置に関するフ
ローチャートである。
ローチャートである。
【図３０】図３０は、過電流引きはずし装置に関するフ
ローチャートである。
ローチャートである。
【図３１】図３１は、過電流引きはずし装置に関するフ
ローチャートである。
ローチャートである。
【図３２】図３２は、過電流引きはずし装置に関するフ
ローチャートである。
ローチャートである。
【図３３】図３３は、過電流引きはずし装置に関するフ
ローチャートである。
ローチャートである。
【図３４】図３４は、過電流引きはずし装置に関するフ
ローチャートである。
ローチャートである。
【図３５】図３５は、過電流引きはずし装置に関するフ
ローチャートである。
ローチャートである。
【図３６】図３６は、過電流引きはずし装置に関するフ
ローチャートである。
ローチャートである。
【図３７】図３７は、過電流引きはずし装置に関するフ
ローチャートである。
ローチャートである。
【図３８】図３８は、過電流引きはずし装置に関するフ
ローチャートである。
ローチャートである。
【図３９】図３９は、ＩＣの機能図である。
【図４０】図４０は、ＩＣの機能グロックダイヤグラム
である。
である。
【図４１】図４１は、ＩＣにおけるアナログ部分の一部
の機能ブロックダイヤグラムである。
の機能ブロックダイヤグラムである。
【図４２】図４２（ａ）−図４２（ｄ）は、ＩＣのため
の交番クロック発生回路を示す回路図である。
の交番クロック発生回路を示す回路図である。
【図４３】図４３は、ＩＣのメモリー・アドレス・マッ
プである。
プである。
【図４４】図４４、ＩＣの一部を形成する計算状態レジ
スターＣＦＲ及びＡＣＦＲのフォーマットダイヤグラム
である。
スターＣＦＲ及びＡＣＦＲのフォーマットダイヤグラム
である。
【図４５】図４５は、ＩＣの一部を形成するＥＥＰＲＯ
Ｍ制御レジスターＮＶＣＲのフォーマットダイヤグラム
である。
Ｍ制御レジスターＮＶＣＲのフォーマットダイヤグラム
である。
【図４６】図４６は、ＩＣの一部を形成するデッドマン
制御レジスターＤＭＣのフォーマットダイヤグラムであ
る。
制御レジスターＤＭＣのフォーマットダイヤグラムであ
る。
【図４７】図４７は、ＩＣの一部を形成するＡ／Ｄ変換
インターフェース・レジスターＡＤＺ，ＡＭＺ，ＡＤＣ
Ｒ，ＡＭＵＸ，ＡＣＳＦ，ＡＶＳＦ及びＡＤＣのフォー
マット・ダイヤグラムである。
インターフェース・レジスターＡＤＺ，ＡＭＺ，ＡＤＣ
Ｒ，ＡＭＵＸ，ＡＣＳＦ，ＡＶＳＦ及びＡＤＣのフォー
マット・ダイヤグラムである。
【図４８】図４８は、ＩＣの一部を形成するコンパレー
ター・モード制御レジスターＣＭＰＩ及びＣＭＰＳＴ、
及びパルス幅変調出力制御レジスターＰＷＭのフォーマ
ットダイヤグラムである。
ター・モード制御レジスターＣＭＰＩ及びＣＭＰＳＴ、
及びパルス幅変調出力制御レジスターＰＷＭのフォーマ
ットダイヤグラムである。
【図４９】図４９は、ＩＣの一部を形成するプログラマ
ブル・タイマーのブロックダイヤグラムである。
ブル・タイマーのブロックダイヤグラムである。
【図５０】図５０は、図４９に示したタイマーのタイミ
ングダイヤグラムである。
ングダイヤグラムである。
【図５１】図５１は、ＩＣの一部を形成するプログラマ
ブル・タイマー・レジスターＴＣＲＨ，ＴＣＲＬ，ＴＡ
ＲＨ，ＴＡＲＬ，ＴＩＣＨ，ＴＩＣＬ，ＴＯＣＨ，ＴＯ
ＣＬ，ＴＣＲ及びＴＳＲのフォーマットダイヤグラムで
ある。
ブル・タイマー・レジスターＴＣＲＨ，ＴＣＲＬ，ＴＡ
ＲＨ，ＴＡＲＬ，ＴＩＣＨ，ＴＩＣＬ，ＴＯＣＨ，ＴＯ
ＣＬ，ＴＣＲ及びＴＳＲのフォーマットダイヤグラムで
ある。
【図５２】図５２は、単一マスター式直列周辺インター
フェース（ＳＰＩ）の回路図である。
フェース（ＳＰＩ）の回路図である。
【図５３】図５３は、多重マスターを有する典型的ＳＰ
Ｉの回路図である。
Ｉの回路図である。
【図５４】図５４は、図５３に示したＳＰＩのためのク
ロック及びデータ・タイミングダイヤグラムである。
ロック及びデータ・タイミングダイヤグラムである。
【図５５】図５５は、ＩＣの一部を形成するＳＰＣＩイ
ンターフェース・レジスターＳＰＤ，ＳＰＳＲ及びＳＰ
ＣＲのフォーマットダイヤグラムである。
ンターフェース・レジスターＳＰＤ，ＳＰＳＲ及びＳＰ
ＣＲのフォーマットダイヤグラムである。
【図５６】図５６は、ＩＣの一部を形成するＰｏｒｔＤ
インターフェース・レジスターＰＤＣ及びＰＤＤのフォ
ーマットダイヤグラムである。
インターフェース・レジスターＰＤＣ及びＰＤＤのフォ
ーマットダイヤグラムである。
【図５７】図５７は、ＩＣの一部を形成するパラレルポ
ートのブロックダイヤグラムである。
ートのブロックダイヤグラムである。
【図５８】図５８は、ＩＣの一部を形成するＰｏｒｔＢ
インターフェース・レジスターＰＢＣ及びＰＢＤのフォ
ーマットダイヤグラムである。
インターフェース・レジスターＰＢＣ及びＰＢＤのフォ
ーマットダイヤグラムである。
【図５９】図５９は、ＩＣの一部を形成するＰｏｒｔＣ
インターフェース・レジスターＰＣＣ及びＰＣＤのフォ
ーマットダイヤグラムである。
インターフェース・レジスターＰＣＣ及びＰＣＤのフォ
ーマットダイヤグラムである。
【図６０】図６０は、ＩＣの一部を形成するＰｏｒｔＡ
インターフェース・レジスターＰＡＣ及びＰＡＤのフォ
ーマットダイヤグラムである。
インターフェース・レジスターＰＡＣ及びＰＡＤのフォ
ーマットダイヤグラムである。
【図６１】図６１は、ＩＣの一部を形成する通信コント
ローラー・インターフェース・レジスターＩＣＡＨ，Ｉ
ＣＡＬ，ＩＣＭ３，ＩＣＭ２，ＩＣＭ１，ＩＣＭ０、Ｉ
ＣＳＲ及びＩＣＣＲのフォーマットダイヤグラムであ
る。
ローラー・インターフェース・レジスターＩＣＡＨ，Ｉ
ＣＡＬ，ＩＣＭ３，ＩＣＭ２，ＩＣＭ１，ＩＣＭ０、Ｉ
ＣＳＲ及びＩＣＣＲのフォーマットダイヤグラムであ
る。
【図６２】図６２は、ＩＣの一部を形成する通信コント
ローラーの制御メッセージ及びデータ・メッセージ・フ
ォーマットダイヤグラムである。
ローラーの制御メッセージ及びデータ・メッセージ・フ
ォーマットダイヤグラムである。
【図６３】図６３は、ＩＣのコンパレーター・サブシス
テム及びＡ／Ｄ入力サブシステムの総合ブロックダイヤ
グラムである。
テム及びＡ／Ｄ入力サブシステムの総合ブロックダイヤ
グラムである。
【図６４】図６４は、カッドコンパレーター・サブシス
テムの概略図である。
テムの概略図である。
【図６５】図６５は、コンパレーター制御レジスターＣ
ＭＰＳＴ及びＣＭＰＩ、及び構成レジスターＣＦＲ用ア
ドレス・デコード・ロジックの概略図である。
ＭＰＳＴ及びＣＭＰＩ、及び構成レジスターＣＦＲ用ア
ドレス・デコード・ロジックの概略図である。
【図６６】図６６は、アナログ・サブシステムのブロッ
クダイヤグラムである。
クダイヤグラムである。
【図６７】図６７は、マイクロプロセッサー母線インタ
ーフェース・ロジックの概略図である。
ーフェース・ロジックの概略図である。
【図６８】図６８は、マイクロプロセッサー母線インタ
ーフェース・レジスター用アドレス・デコード・ロジッ
クの概略図である。
ーフェース・レジスター用アドレス・デコード・ロジッ
クの概略図である。
【図６９】図６９は、制御レジスター及び状態レジスタ
ーの概略図である。
ーの概略図である。
【図７０】図７０は、ＩＣのアナログ・デジタル制御ロ
ジック部分のブロックダイヤグラムである。
ジック部分のブロックダイヤグラムである。
【図７１】図７１は、アナログ制御ロジックのブロック
ダイヤグラムである。
ダイヤグラムである。
【図７２】図７２は、電流マルチプレクサー（ＭＵＸ）
制御ロジックの概略図である。
制御ロジックの概略図である。
【図７３】図７３は、電圧ＭＵＸ制御ロジックの概略図
である。
である。
【図７４】図７４は、オートゼロ・レジスターの概略図
である。
である。
【図７５】図７５は、５マイクロセコンド・タイマーの
概略図である。
概略図である。
【図７６】図７６は、オートゼロ制御ロジックの概略図
である。
である。
【図７７】図７７は、オートレンジ制御ロジックの概略
図である。
図である。
【図７８】図７８は、オートレンジ・ステート・マシー
ンの概略図である。
ンの概略図である。
【図７９】図７９は、アナログ回路の総合的ブロックダ
イヤグラムである。
イヤグラムである。
【図８０】図８０は、入力ＭＵＸシステムの概略図であ
る。
る。
【図８１】図８１は、カッド・コンパレーター・システ
ムのブロックダイヤグラムである。
ムのブロックダイヤグラムである。
【図８２】図８２は、バンドギャップ調整手段の概略図
である。
である。
【図８３】図８３は、分路調整手段、Ｂ＋コンパレータ
ー及び電力モニターより成る回路、ＩＣと併用される外
部コンディショニング／電源回路、及びＩＣと併用され
る外部調整回路を例示する概略図である。
ー及び電力モニターより成る回路、ＩＣと併用される外
部コンディショニング／電源回路、及びＩＣと併用され
る外部調整回路を例示する概略図である。
【図８４】図８４は、バイアス回路の概略図である。
【図８５】図８５は、他のバイアス回路の概略図であ
る。
る。
【図８６】図８６は、アナログ温度感知回路の概略図で
ある。
ある。
【図８７】図８７は、電圧増幅器の範囲調整回路の概略
図である。
図である。
【図８８】図８８は、電力ミラー及び増幅器の概略図で
ある。
ある。
【図８９】図８９は、電流ミラーの概略図である。
【図９０】図９０は、オフセット修正回路の概略図であ
る。
る。
【図９１】図９１は、オートゼロ可能な電圧及び電流増
幅器の概略図である。
幅器の概略図である。
【図９２】図９２は、ＩＣの一部を形成する通信コント
ローラーのブロックダイヤグラムである。
ローラーのブロックダイヤグラムである。
【図９３】図９３は、通信コントローラーの一部を形成
するデジタル復調器のブロックダイヤグラムである。
するデジタル復調器のブロックダイヤグラムである。
【図９４】図９４は、通信コントローラーの一部を形成
するマスタークロック発生器の概略図である。
するマスタークロック発生器の概略図である。
【図９５】図９５は、通信コントローラーの一部を形成
するビット位相タイミング発生器の概略図である。
するビット位相タイミング発生器の概略図である。
【図９６】図９６は、通信コントローラーの一部を形成
する受信回路相関器の概略図である。
する受信回路相関器の概略図である。
【図９７】図９７は、通信コントローラーの一部を形成
する相関器カウンターの部分概略図である。
する相関器カウンターの部分概略図である。
【図９８】図９８は、通信コントローラーの一部を形成
する相関器カウンターの概略図の残り部分である。
する相関器カウンターの概略図の残り部分である。
【図９９】図９９は、通信コントローラーの一部を形成
する復調器制御ロジックの概略図である。
する復調器制御ロジックの概略図である。
【図１００】図１００は、通信コントローラーの一部を
形成するビットカウンターの概略図である。
形成するビットカウンターの概略図である。
【図１０１】図１０１は、通信コントローラーの一部を
形成する通信コントローラー用母線インターフェース論
理回路の概略図である。
形成する通信コントローラー用母線インターフェース論
理回路の概略図である。
【図１０２】図１０２は、通信コントローラー母線イン
ターフェース・レジスターのためのアドレス・デコード
・ロジック回路の概略図である。
ターフェース・レジスターのためのアドレス・デコード
・ロジック回路の概略図である。
【図１０３】図１０３は、通信コントローラーの一部を
形成するアドレス・レジスターの概略図である。
形成するアドレス・レジスターの概略図である。
【図１０４】図１０４は、通信コントローラーの一部を
形成するメッセージ・レジスターＩＣＭ１の概略図であ
る。
形成するメッセージ・レジスターＩＣＭ１の概略図であ
る。
【図１０５】図１０５は、通信コントローラーの一部を
形成するメッセージ・レジスターＩＣＭ２の概略図であ
る。
形成するメッセージ・レジスターＩＣＭ２の概略図であ
る。
【図１０６】図１０６は、通信コントローラーの一部を
形成するメッセージ・レジスターＩＣＭ３の概略図であ
る。
形成するメッセージ・レジスターＩＣＭ３の概略図であ
る。
【図１０７】図１０７は、通信コントローラーの一部を
形成するメッセージ・レジスターＩＣＭＯの概略図であ
る。
形成するメッセージ・レジスターＩＣＭＯの概略図であ
る。
【図１０８】図１０８は、通信コントローラーの一部を
形成する制御及び状態レジスターの概略図である。
形成する制御及び状態レジスターの概略図である。
【図１０９】図１０９は、通信コントローラーの一部を
形成するシフトレジスターのビット２６−１９の概略図
である。
形成するシフトレジスターのビット２６−１９の概略図
である。
【図１１０】図１１０は、図１０９に示したシフトレジ
スターのビット１８−２の概略図である。
スターのビット１８−２の概略図である。
【図１１１】図１１１は、ＩＣの一部を形成する通信コ
ントローラー制御ロジックのブロックダイヤグラムであ
る。
ントローラー制御ロジックのブロックダイヤグラムであ
る。
【図１１２】図１１２は、通信コントローラーの一部を
形成する送信機制御論理回路の概略図である。
形成する送信機制御論理回路の概略図である。
【図１１３】図１１３は、通信コントローラーの一部を
形成するＢＣＨコンピューターの概略図である。
形成するＢＣＨコンピューターの概略図である。
【図１１４】図１１４は、通信コントローラーの一部を
形成するアドレス・コンパレーター回路の概略図であ
る。
形成するアドレス・コンパレーター回路の概略図であ
る。
【図１１５】図１１５は、通信コントローラーの一部を
形成する命令デコーダー回路の概略図である。
形成する命令デコーダー回路の概略図である。
【図１１６】図１１６は、通信コントローラーの一部を
形成する制御及び状態論理回路の概略図である。
形成する制御及び状態論理回路の概略図である。
【図１１７】図１１７は、図１１６の継続図である。
【図１１８】図１１８は、通信コントローラーに利用さ
れる種々のストローブ信号のタイミングダイヤグラムで
ある。
れる種々のストローブ信号のタイミングダイヤグラムで
ある。
【図１１９】図１１９は、通信コントローラーに使用さ
れるリセット信号のタイミングダイヤグラムである。
れるリセット信号のタイミングダイヤグラムである。
【図１２０】図１２０は、ＩＣのピンアウトダイヤグラ
ムである。
ムである。
【図１２１】図１２１は、本発明の引きはずしユニット
のフロントパネルを示す平面図である。
のフロントパネルを示す平面図である。
【図１２２】図１２２は、図１２１に示したフロントパ
ネル上に表示を発生させるルーチンのフローチャートで
ある。
ネル上に表示を発生させるルーチンのフローチャートで
ある。
【図１２３】図１２３は、図１２１に示したフロントパ
ネル上に表示を発生させるルーチンのフローチャートで
ある。
ネル上に表示を発生させるルーチンのフローチャートで
ある。
【図１２４】図１２４は、図１２１に示したフロントパ
ネル上に表示を発生させるルーチンのフローチャートで
ある。
ネル上に表示を発生させるルーチンのフローチャートで
ある。
【図１２５】図１２５は、図１２１に示したフロントパ
ネル上に表示を発生させるルーチンのフローチャートで
ある。
ネル上に表示を発生させるルーチンのフローチャートで
ある。
【図１２６】図１２６は、図１２１に示したフロントパ
ネル上に表示を発生させるルーチンのフローチャートで
ある。
ネル上に表示を発生させるルーチンのフローチャートで
ある。
【図１２７】図１２７は、図１２１に示したフロントパ
ネル上に表示を発生させるルーチンのフローチャートで
ある。
ネル上に表示を発生させるルーチンのフローチャートで
ある。
【図１２８】図１２８は、図１２１に示したフロントパ
ネル上に表示を発生させるルーチンのフローチャートで
ある。
ネル上に表示を発生させるルーチンのフローチャートで
ある。
【図１２９】図１２９は、図１２１に示したフロントパ
ネル上に表示を発生させるルーチンのフローチャートで
ある。
ネル上に表示を発生させるルーチンのフローチャートで
ある。
【図１３０】図１３０は、図１２１に示したフロントパ
ネル上に表示を発生させるルーチンのフローチャートで
ある。
ネル上に表示を発生させるルーチンのフローチャートで
ある。
【図１３１】図１３１は、図１２１に示したフロントパ
ネル上に表示を発生させるルーチンのフローチャートで
ある。
ネル上に表示を発生させるルーチンのフローチャートで
ある。
【図１３２】図１３２は、オートゼロ機能の状態ダイヤ
グラム図である。
グラム図である。
【図１３３】図１３３は、許容し得る状態転移と共に状
態割り当てを３ビットカルナー図で示す。
態割り当てを３ビットカルナー図で示す。
【図１３４】図１３４は、オート・ゼロ状態遷移表であ
る。
る。
【図１３５】図１３５は、オートレンジ機能の状態ダイ
ヤグラムである。
ヤグラムである。
【図１３６】図１３６は、状態割り当てを許容し得る状
態転移と共に３ビットカルナー図で示す。
態転移と共に３ビットカルナー図で示す。
【符号の説明】 １０ ＩＣ １２ 回路遮断器 １４，１６，１８ 変流器 １９ コンディショニング回路 ２９ オンボード通信コントローラー ３０ マイクロプロセッサー ３１ パネルメーター ３３ 撚り２線式伝送線 ３５ ネットワーク・リンク ６４ Ａ／Ｄサブシステム
Claims (9)
- 【請求項１】 回路遮断装置を流れる電流を感知する電
流感知手段と、前記電流感知手段に応答して前記回路遮
断装置を流れる電流の大きさ及び時間の調整可能な所定
関数として引きはずし信号を出力する引きはずし手段と
から成る過電流引きはずしユニットを含む回路遮断装置
において、前記調整可能な所定関数を可視表示するため
のユーザー・インターフェイス・パネルと、前記調整可
能な所定関数を選択的に調整するための入力手段と、引
きはずし手段から出力される引きはずし信号に応答する
第１の状態及び前記入力手段による前記調整可能な所定
関数の調整に応答する第２の状態を有する、前記ユーザ
ー・インターフェイス・パネル上の前記可視表示と連携
するインディケーター手段とを含むことを特徴とする回
路遮断装置。 - 【請求項２】 前記入力手段が前記調整可能な所定関数
のうちの選択されたパラメーターを調整する手段と、前
記選択されたパラメーターの値を可視表示する手段とか
ら成り、前記入力手段が前記選択されたパラメーターの
前記値をモニターするモニタリング・モード及び前記選
択されたパラメーターの前記値を調整する調整モードを
有し、前記インディケーター手段が前記入力手段が前記
モニタリング・モードにある時前記第２の状態において
第１の作用状態を、また前記入力手段が調整モードにあ
る時前記第２の状態において第２の作用状態を有するこ
とを特徴とする請求項１に記載の装置。 - 【請求項３】 一定時間に亘って前記入力手段を介して
入力が行われないと前記インディケーター手段を前記第
２の作用状態から切り換える手段を有することを特徴と
する請求項２に記載の装置。 - 【請求項４】 前記インディケーター手段が前記第１の
作用状態において第１の光出力を、前記第２の作用状態
において第２の光出力を有する光手段を含むことを特徴
とする請求項１から請求項３までのいずれか１項に記載
の装置。 - 【請求項５】 前記第１の光出力が第１の色であり、前
記第２の光出力が第２の色であり、前記光手段が２色発
光ダイオードであることを特徴とする請求項４に記載の
装置。 - 【請求項６】 表示手段が前記選択されたパラメーター
の値を可視表示し、前記入力手段が前記選択されたパラ
メーターの前記値をモニターするモニタリング・モード
及び前記選択されたパラメーターの値を調整するプログ
ラミング・モードを有し、前記入力手段の一方のモード
において点滅し、前記入力手段の他方のモードにおいて
定常点灯するように前記第２の色の光出力を構成したこ
とを特徴とする請求項５に記載の装置。 - 【請求項７】 前記一方のモードが前記プログラミング
・モードであることを特徴とする請求項６に記載の装
置。 - 【請求項８】 一定時間に亘って前記入力手段による入
力が行われないと、前記入力手段を前記モニタリング・
モード及びプログラミング・モードから切り換え、前記
第２の色の光を消す手段を備えたことを特徴とする請求
項６に記載の装置。 - 【請求項９】 前記選択されたパラメーターを調整する
第１のスイッチ手段及び前記引きはずし手段をテストす
る第２のスイッチ手段を含むフロントパネルを設け、前
記第１のスイッチ手段が第１の識別可能な色であり、前
記第２のスイッチ手段が第１の識別可能な色とは異なる
第２の識別可能な色であることを特徴とする請求項１か
ら請求項８までのいずれか１項に記載の装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/969,731 US6055145A (en) | 1990-12-28 | 1992-10-27 | Overcurrent protection device with visual indicators for trip and programming functions |
| US969731 | 1992-10-27 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0775243A true JPH0775243A (ja) | 1995-03-17 |
| JP3811194B2 JP3811194B2 (ja) | 2006-08-16 |
Family
ID=25515916
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28996793A Expired - Fee Related JP3811194B2 (ja) | 1992-10-27 | 1993-10-25 | 引きはずし及びプログラミング機能の可視インディケーターを備えた過電流保護装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US6055145A (ja) |
| EP (1) | EP0596643B1 (ja) |
| JP (1) | JP3811194B2 (ja) |
| CA (1) | CA2109258C (ja) |
| DE (1) | DE69311059T2 (ja) |
Families Citing this family (69)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6137706A (en) * | 2000-02-19 | 2000-10-24 | Pulizzi Engineering Inc | Dual-input, automatic-switching power supply |
| GB0120748D0 (en) | 2001-08-25 | 2001-10-17 | Lucas Aerospace Power Equip | Generator |
| US6798187B1 (en) * | 2001-09-26 | 2004-09-28 | Reliance Controls Corporation | Generator status information display for power transfer switch |
| US6901432B2 (en) * | 2001-11-27 | 2005-05-31 | Eaton Corporation | Translator apparatus for two communication networks |
| US7043340B2 (en) * | 2002-02-25 | 2006-05-09 | General Electric Company | Protection system for power distribution systems |
| US7532955B2 (en) * | 2002-02-25 | 2009-05-12 | General Electric Company | Distributed protection system for power distribution systems |
| US7747356B2 (en) | 2002-02-25 | 2010-06-29 | General Electric Company | Integrated protection, monitoring, and control system |
| US7111195B2 (en) * | 2002-02-25 | 2006-09-19 | General Electric Company | Method and system for external clock to obtain multiple synchronized redundant computers |
| US6897747B2 (en) * | 2002-05-10 | 2005-05-24 | Joseph T. Brandon | Circuit breaker |
| US7636616B2 (en) * | 2003-02-25 | 2009-12-22 | General Electric Company | Protection system for power distribution systems |
| US7039822B2 (en) * | 2003-02-27 | 2006-05-02 | Promos Technologies Inc. | Integrated circuit memory architecture with selectively offset data and address delays to minimize skew and provide synchronization of signals at the input/output section |
| JP3954511B2 (ja) * | 2003-03-14 | 2007-08-08 | 株式会社東芝 | 配電系統監視制御装置 |
| GB2401467B (en) * | 2003-05-09 | 2006-01-25 | Autoliv Dev | Improvements in or relating to a movable or removable unit for a motor vehicle |
| JP3851617B2 (ja) * | 2003-05-27 | 2006-11-29 | ファナック株式会社 | モータ駆動装置 |
| US7049771B2 (en) * | 2004-01-27 | 2006-05-23 | Nippon Yusoki Co., Ltd. | Multi-phase carrier signal generator and multi-phase carrier signal generation method |
| US20050273531A1 (en) * | 2004-06-07 | 2005-12-08 | Domitrovich Thomas A | Display device including two communication ports and display system including same |
| US20060224711A1 (en) * | 2005-03-29 | 2006-10-05 | Eaton Corporation | Self-learning server communicating values from a plurality of communicating devices of one communication network to a client of another communication network |
| US7569785B2 (en) * | 2005-05-16 | 2009-08-04 | Eaton Corporation | Electrical switching apparatus indicating status through panel aperture |
| AU2006261890B2 (en) | 2005-06-24 | 2010-06-10 | Schweitzer Engineering Laboratories, Inc. | Dynamically configurable relay element and related methods |
| DE102005033434A1 (de) * | 2005-07-18 | 2007-01-25 | Infineon Technologies Ag | Referenzspannungserzeugungsschaltung zur Erzeugung kleiner Referenzspannungen |
| US20070086133A1 (en) * | 2005-10-18 | 2007-04-19 | Eaton Corporation | Network system for safe connection of generation into a network power system |
| US20070249319A1 (en) * | 2006-04-24 | 2007-10-25 | Faulkner Mark A | Power distribution communication system employing gateway including wired and wireless communication interfaces |
| US8024639B2 (en) | 2006-06-23 | 2011-09-20 | Schweitzer Engineering Laboratories, Inc. | Software and methods to detect and correct data structure |
| US20090322251A1 (en) * | 2006-06-27 | 2009-12-31 | Koninklijke Philips Electronics N.V. | Large area lighting |
| US20080080114A1 (en) * | 2006-09-29 | 2008-04-03 | Schweitzer Engineering Laboratories, Inc. | Apparatus, systems and methods for reliably detecting faults within a power distribution system |
| US20080192812A1 (en) * | 2007-02-09 | 2008-08-14 | Marco Naeve | Wireless communication adapter for a programmable logic controller and programmable logic controller system including the same |
| US7633399B2 (en) * | 2007-02-27 | 2009-12-15 | Eaton Corporation | Configurable arc fault or ground fault circuit interrupter and method |
| DE102008031498B4 (de) * | 2008-07-03 | 2012-03-08 | Infineon Technologies Ag | Taktbestimmung eines Sensors |
| US7978452B2 (en) * | 2007-09-26 | 2011-07-12 | Lear Corporation | Automotive overcurrent protection |
| WO2009101463A1 (en) * | 2008-02-15 | 2009-08-20 | Abb Technology Ag | A standalone self-supplied numeric controlled relay |
| US20090291680A1 (en) * | 2008-05-23 | 2009-11-26 | Mort Deborah K | Wireless communication network and wireless control or monitoring device employing an xml schema |
| DE102008046731A1 (de) * | 2008-09-11 | 2010-03-25 | Siemens Aktiengesellschaft | Überwachungsvorrichtung für elektronische Überlastrelais |
| CN102273034B (zh) * | 2009-01-07 | 2014-08-13 | Abb技术有限公司 | 保护继电器及其控制方法 |
| US8134323B2 (en) * | 2009-02-18 | 2012-03-13 | Toshiba International Corporation | Bypass and synchronous transfer arrangement for a medium voltage drive control system |
| US8279565B2 (en) * | 2009-02-20 | 2012-10-02 | Won-Door Corporation | Methods and systems relating to overcurrent circuit protection |
| US8050004B2 (en) * | 2009-04-19 | 2011-11-01 | Hamilton Sundstrand Corporation | Power circuit with feed through protection circuit |
| US8493012B2 (en) * | 2009-11-17 | 2013-07-23 | Eaton Corporation | Protection relay, electrical switching apparatus, and system for determining and outputting fault current available at a load and incident energy or personal protective equipment level operatively associated therewith |
| WO2011067774A1 (en) * | 2009-12-02 | 2011-06-09 | Satyanarayana Manchanahally Venkataramasastry | An intelligent controller |
| EP2372857B1 (de) * | 2010-03-31 | 2015-10-07 | SMA Solar Technology AG | Bestimmung des Fehlerstromanteils eines Differenzstroms |
| US20120002391A1 (en) * | 2010-06-30 | 2012-01-05 | Ronald Arlin Van Weelden | Apparatus for Indicating a Status of an Apparatus That Energizes a Protective Device, and Associated Method |
| US8441768B2 (en) | 2010-09-08 | 2013-05-14 | Schweitzer Engineering Laboratories Inc | Systems and methods for independent self-monitoring |
| US8654496B2 (en) | 2011-05-13 | 2014-02-18 | Eaton Corporation | Trip unit including separable component to save and restore settings, and circuit breaker including the same |
| US8692493B2 (en) | 2011-07-08 | 2014-04-08 | Won-Door Corporation | Methods, apparatuses, and systems for speed control of a movable partition |
| US8649147B2 (en) | 2011-12-13 | 2014-02-11 | Eaton Corporation | Trip unit communication adapter module employing communication protocol to communicate with different trip unit styles, and electrical switching apparatus and communication method employing the same |
| US9007731B2 (en) | 2012-03-26 | 2015-04-14 | Schweitzer Engineering Laboratories, Inc. | Leveraging inherent redundancy in a multifunction IED |
| US9411770B2 (en) * | 2012-07-10 | 2016-08-09 | Lenovo Enterprise Solutions (Singapore) Pte. Ltd. | Controlling a plurality of serial peripheral interface (‘SPI’) peripherals using a single chip select |
| US9444233B2 (en) | 2012-08-29 | 2016-09-13 | General Electric Company | Methods, systems, and apparatus for automated maintenance mode switching |
| US9304168B2 (en) | 2012-10-29 | 2016-04-05 | General Electric Company | Methods and apparatus for testing an electronic trip device |
| US10261567B2 (en) | 2013-05-21 | 2019-04-16 | Schweitzer Engineering Laboratories, Inc. | Automatically configurable intelligent electronic device |
| US9148147B2 (en) * | 2013-06-03 | 2015-09-29 | Maxim Integrated Products, Inc. | Programmable mixed-signal input/output (IO) |
| US10585772B2 (en) * | 2013-06-04 | 2020-03-10 | Trw Automotive U.S. Llc | Power supply diagnostic strategy |
| US9705310B2 (en) | 2013-11-26 | 2017-07-11 | Thomas & Betts International Llc | Adaptive fault clearing based on power transistor temperature |
| CN104795802B (zh) * | 2014-01-16 | 2018-07-10 | 西门子公司 | 具有通信总线故障诊断功能的保护装置、系统及方法 |
| US9922528B2 (en) | 2014-03-12 | 2018-03-20 | Precor Incorporation | Fitness equipment unit service condition notification system |
| DE102014224173B4 (de) * | 2014-11-26 | 2023-08-10 | Siemens Aktiengesellschaft | Leistungsschalter |
| US20170192446A1 (en) | 2016-01-06 | 2017-07-06 | Nxp B.V. | Serial bus apparatus with controller circuit and related uses |
| JP2018136707A (ja) * | 2017-02-21 | 2018-08-30 | 富士通株式会社 | 電源ユニット |
| CN106842651A (zh) * | 2017-04-11 | 2017-06-13 | 惠科股份有限公司 | 显示装置及显示面板的测试方法 |
| CN108923393B (zh) * | 2018-06-22 | 2024-02-02 | 深圳市博源电力有限公司 | 站所综合配电终端的站内故障隔离的方法 |
| US11621554B2 (en) | 2019-02-04 | 2023-04-04 | S&C Electric Company | Fault protection configuration for a resettable transformer protector |
| US11320322B2 (en) * | 2019-04-09 | 2022-05-03 | Winbond Electronics Corp. | Temperature sensor evaluation method |
| CN110783884B (zh) * | 2019-10-17 | 2022-06-14 | 安徽省航嘉智源科技有限公司 | 一种短路自恢复方法及系统 |
| US11342728B2 (en) | 2019-12-20 | 2022-05-24 | Eaton Intelligent Power Limited | Circuit interrupters with electronically controlled lock out tag out systems and related electrical distribution systems and methods |
| US11201455B1 (en) | 2020-06-10 | 2021-12-14 | Richard Lee | Temporary electrical panel |
| CN111987696A (zh) * | 2020-08-06 | 2020-11-24 | 哈尔滨工程大学 | 一种数字控制开关电源电感电流过流保护方法 |
| US11323362B2 (en) | 2020-08-07 | 2022-05-03 | Schweitzer Engineering Laboratories, Inc. | Resilience to single event upsets in software defined networks |
| CN112436478A (zh) * | 2020-11-12 | 2021-03-02 | 贵州电网有限责任公司 | 一种基于spsr配电线路与无通道保护配合的自动重合闸方法 |
| CN113296042B (zh) * | 2021-07-02 | 2022-07-26 | 杭州群特电气有限公司 | 一种漏电流保护器测试仪电流、时间参数检测系统及方法 |
| CN114825261B (zh) * | 2022-04-26 | 2024-05-10 | 湖南麦格米特电气技术有限公司 | 一种短路保护电路、供电装置和电子装置 |
Family Cites Families (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3941989A (en) * | 1974-12-13 | 1976-03-02 | Mos Technology, Inc. | Reducing power consumption in calculators |
| US4409665A (en) * | 1979-12-26 | 1983-10-11 | Texas Instruments Incorporated | Turn-off-processor between keystrokes |
| US4351012A (en) * | 1980-04-15 | 1982-09-21 | Westinghouse Electric Corp. | Circuit interrupter with digital trip unit and means to enter trip settings |
| US4331997A (en) * | 1980-04-15 | 1982-05-25 | Westinghouse Electric Corp. | Circuit interrupter with digital trip unit and potentiometers for parameter entry |
| US4351013A (en) * | 1980-04-15 | 1982-09-21 | Westinghouse Electric Corp. | Circuit interrupter with multiple display and parameter entry means |
| US4653073A (en) * | 1984-06-28 | 1987-03-24 | Westinghouse Electric Corp. | Low error rate digital demodulator |
| US4685024A (en) * | 1985-11-19 | 1987-08-04 | General Electric Company | Overcurrent circuit interrupter using RMS sampling |
| US5007013A (en) * | 1986-04-01 | 1991-04-09 | Westinghouse Electric Corp. | Bidirectional communication and control network with programmable microcontroller interfacing digital ICS and controlled product |
| US4866557A (en) * | 1987-01-28 | 1989-09-12 | James Fitts | Low level voltage programmable logic control |
| US4752853A (en) * | 1987-02-20 | 1988-06-21 | Westinghouse Electric Corp. | Circuit interrupter apparatus with an integral trip curve display |
| US4827369A (en) * | 1987-02-20 | 1989-05-02 | Westinghouse Electric Corp. | Circuit interrupter apparatus with a selectable display means |
| US4825143A (en) * | 1987-08-12 | 1989-04-25 | Leo Cheng | Digital meter automatic off power supply circuit |
| US4983955A (en) * | 1988-11-28 | 1991-01-08 | Hendry Mechanical Works | Electric power supply circuit monitoring systems |
| US4969063A (en) * | 1989-05-16 | 1990-11-06 | Square D Company | Circuit breaker with status indicating lights |
| US5051861A (en) * | 1990-01-09 | 1991-09-24 | General Electric Company | Multiple circuit interrupter address identification system |
| US5224011A (en) * | 1991-04-19 | 1993-06-29 | Gas Research Institute | Multifunction protective relay system |
-
1992
- 1992-10-27 US US07/969,731 patent/US6055145A/en not_active Expired - Lifetime
-
1993
- 1993-10-25 JP JP28996793A patent/JP3811194B2/ja not_active Expired - Fee Related
- 1993-10-26 CA CA002109258A patent/CA2109258C/en not_active Expired - Fee Related
- 1993-10-27 DE DE69311059T patent/DE69311059T2/de not_active Revoked
- 1993-10-27 EP EP93308541A patent/EP0596643B1/en not_active Revoked
Also Published As
| Publication number | Publication date |
|---|---|
| JP3811194B2 (ja) | 2006-08-16 |
| DE69311059D1 (de) | 1997-07-03 |
| CA2109258A1 (en) | 1994-04-28 |
| EP0596643B1 (en) | 1997-05-28 |
| DE69311059T2 (de) | 1998-01-08 |
| CA2109258C (en) | 2003-03-11 |
| US6055145A (en) | 2000-04-25 |
| EP0596643A1 (en) | 1994-05-11 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH0775243A (ja) | 引きはずし及びプログラミング機能の可視インディケーターを備えた過電流保護装置 | |
| US5627716A (en) | Overcurrent protection device | |
| US5270898A (en) | Sure chip plus | |
| CA2268235C (en) | Accessory network for an electronic trip unit | |
| JPH06296322A (ja) | 過電流保護装置 | |
| AU753319B2 (en) | Dual microprocessor electronic trip unit for a circuit interrupter | |
| EP1583131B1 (en) | Method and circuit breaker for reducing arc flash during maintenance in a low voltage power circuit | |
| US6005757A (en) | Electrical switching device or trip unit acquiring predetermined settings from another electrical switching device or trip unit | |
| AU760320B2 (en) | Distributed logic in multiple protective relays | |
| JPH06217449A (ja) | プログラム可能な通信及び作用停止機能を有する過電流保護装置 | |
| EP2188824B1 (en) | Method and apparatus for executing secondary functions on an electrical switchgear device | |
| JPH0645934A (ja) | アナログ及びデジタル部分を有し熱モデリングを含む集積回路 | |
| IE84455B1 (en) | Integrated circuit with analog and digital portions and including thermal modelling | |
| CA2449311C (en) | Integrated circuit with analog and digital portions and including thermal modeling | |
| NZ240766A (en) | Cmos monolithic circuit with analog and digital portions and including |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20040326 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040624 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040726 |
|
| A911 | Transfer to examiner for re-examination before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20040831 |
|
| A912 | Re-examination (zenchi) completed and case transferred to appeal board |
Free format text: JAPANESE INTERMEDIATE CODE: A912 Effective date: 20041015 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060427 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20060526 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| LAPS | Cancellation because of no payment of annual fees |