JPH0770574B2 - Semiconductor memory device - Google Patents
Semiconductor memory deviceInfo
- Publication number
- JPH0770574B2 JPH0770574B2 JP1216227A JP21622789A JPH0770574B2 JP H0770574 B2 JPH0770574 B2 JP H0770574B2 JP 1216227 A JP1216227 A JP 1216227A JP 21622789 A JP21622789 A JP 21622789A JP H0770574 B2 JPH0770574 B2 JP H0770574B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- memory device
- semiconductor memory
- signal
- becomes
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Dram (AREA)
- Tests Of Electronic Circuits (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は半導体記憶装置に関し、特にセンスアンプ・
プリアンプの読み出しマージン改善のプリチヤージの改
良を提供するものである。The present invention relates to a semiconductor memory device, and more particularly to a sense amplifier / semiconductor memory device.
It is intended to provide an improvement in precharge for improving a read margin of a preamplifier.
半導体記憶装置において、センスアンプ，プリアンプの
読み出しマージン改善のためのビツト線あるいはI/O線
等をVCCGND以外にプリチヤージするためには、基準電圧
を発生する回路（以下Vref回路と呼ぶ）が必要である。
この従来のVref回路を第４図に示す。この回路は1/2VCC
の出力電圧が得られる。図において、（１），（４），
（５），（８）は高抵抗、（２），（３），（11）はＮ
チヤンネルトランジスタ（以下Nch−Trと呼ぶ）、
（６），（７），（12）はPch−Tr、（９），（10）は
キヤパシタである。抵抗（11），（４），（５），
（８）は同一の抵抗値、Nch−Tr（２），（３），（1
1）のVthは同一値、Pch−Tr（６），（７），（12）のV
thは同一値とする。すると、ノード21の電位はNch−Tr
（２），（３）のVthをVthNとすれば、 となる。ノード22の電位はPch−Tr（６），（７）のVth
をVthPとすれば、 となる。今、 とすると、Tr（11），（12）のゲートソース間電圧は、 よつてα＞０のとき、つまり のとき、Pch−Tr（12）がONしVRefを下げる方法に働
く。α＜０のときも同様に、Nch−Tr（11）がONしVRef
を上げる方向に働く。この際、この発生回路のVRefの変
動に対する追従性はTr（11），（12）の電流駆動能力で
決まる。In the semiconductor memory device, in order to precharge bit lines or I / O lines for improving the read margin of the sense amplifier and preamplifier to other than V CC GND, a circuit that generates a reference voltage (hereinafter referred to as Vref circuit) is required. is necessary.
This conventional Vref circuit is shown in FIG. This circuit is 1/2 V CC
The output voltage of is obtained. In the figure, (1), (4),
(5) and (8) are high resistance, (2), (3) and (11) are N
Channel transistor (hereinafter referred to as Nch-Tr),
(6), (7) and (12) are Pch-Tr, and (9) and (10) are capacitors. Resistance (11), (4), (5),
(8) is the same resistance value, Nch-Tr (2), (3), (1
Vth of 1) is the same value, V of Pch-Tr (6), (7), (12)
th has the same value. Then, the potential of the node 21 becomes Nch−Tr.
If Vth of (2) and (3) is Vth N , Becomes The potential of node 22 is Vth of Pch-Tr (6), (7)
Is Vth P , Becomes now, Then, the gate-source voltage of Tr (11), (12) is If α> 0, that is, Time, acting on a method of Pch-Tr (12) lowers the ON and V R ef. alpha <likewise when 0, V R ef Nch-Tr (11) is ON
Work to raise. At this time, followability to fluctuations in V R ef of the generator is Tr (11), determined by the current drive capability (12).
第５図はDRAMのメモリセルアレイの構成図である。ビツ
ト線BLのプリチヤージはφＣを“H"にすることにより行
われる。通常、▲▼プリチヤージ時にはφＣは
“H"を保つたままで、VRefはビツト線BL等に接続されて
いる。この時、VRefに接続されているノードのどこか
で、VCCあるいはGNDとリークを起こしている不良デバイ
スがあるとする。この不良デバイスをテストでレジエク
トする方法を考える。まずリーク電流が大きい場合は、
DCテストや通常のシヨートサイクルのテストでもビツト
線のプリチヤージレベルが よりGNDあるいは、VCCに近くなつているため、センスア
ツプの読み出しマージンが少くない、フエイルし、レジ
エクトできるが、リーク電流が小さい場合、上に述べた
▲▼のプリチヤージ時間を長くすることにより、
つまりセンスアンプが働いてないので、ビツト線のレベ
ルを決定するのはVRef発生回路とリーク電流のみとな
る。VRefはある一定の値に近づく、この後メモリセルの
データを読み出すと、センスアンプの読み出しマージン
が少くなりフエイルする。しかし、このロングサイクル
のテストはテスト時間の延長を伴う。FIG. 5 is a configuration diagram of a DRAM memory cell array. The bit line BL is precharged by setting φ C to “H”. Usually, ▲ ▼ during Purichiyaji up balls to keep the phi C is "H", V R ef is connected to the bit line BL and the like. At this time, V somewhere R ef the connected nodes, and there is a defective devices undergoing V CC or GND and leakage. Consider how to test this defective device. First, if the leakage current is large,
The pre-charge level of the bit line can be confirmed by the DC test and the normal short cycle test. Since it is closer to GND or V CC , the read margin of sense up is small, and it can fail and register.However, if the leak current is small, by increasing the precharge time of ▲ ▼ described above,
That does not working sense amplifier, to determine the level of bit lines is only V R ef generating circuit and leakage current. V R ef approaches a certain value, reading the data of the rear memory cell, the read margin of the sense amplifier is less becomes Fueiru. However, this long cycle test involves an increase in test time.
従来の半導体記憶装置は以上のように構成されていたの
で、不良デバイスがあるとビツト線のレベルはVRef発生
回路とリーク電流のみとなり、センスアンプの読み出し
マージンが少くなりフエイルし、このロングサイクルの
テスト時間が長くなるという問題点があつた。Since the conventional semiconductor memory device has been configured as described above, the level of Faulty Devices bit line is only the V R ef generating circuit and leakage current, and Fueiru becomes less read margin of the sense amplifier, the long There was a problem that the cycle test time was long.
この発明は上記のような問題点を解決するためになされ
たもので、VRef発生回路につながるノードよりVCCある
いはGNDに微少にリークを起こしているデバイスをシヨ
ートサイクルテストによつてレジエクトすることを目的
とする。The present invention has been made to solve the above problems, Yotsute devices causing slight leaked to V CC or GND from the node connected to V R ef generating circuit to over preparative cycle test Rejiekuto The purpose is to do.
この発明に係る半導体記憶装置は、VRef発生回路の最終
段Trの電流駆動能力を外部信号により可変できるように
したものである。The semiconductor memory device according to the invention which is adapted to the current driving capability of the final stage Tr of V R ef generating circuit can be varied by an external signal.
この発明における半導体記憶装置は、リークがある場合
テスト時にVRef発生回路の最終段Trの電流駆動能力を小
さくすることにより、VRefレベルがセンスアンプの読み
出しマージンに影響を与えるレベルに早くなるようにす
る。The semiconductor memory device according to the invention, by reducing the current drive capability of the final stage Tr of V R ef generator if during the test there is leakage, quickly to a level V R ef level affects the read margin of the sense amplifier To be
以下、この発明の一実施例を図について説明する。 An embodiment of the present invention will be described below with reference to the drawings.
第１図はこの発明の一実施例であるVRef発生回路の回路
図である。従来の回路との相異点は最終段のTrを１つか
ら２つの並列に接続する構成にし、（13），（14）のTr
は、高出力抵抗タイプにし、（15）〜（18）のTrは通常
のTrを使う。Tr（15）と（16），（17）と（18）はそれ
ぞれシリーズに接続する。FIG. 1 is a circuit diagram of a V R ef generating circuit according to an embodiment of the present invention. The difference from the conventional circuit is that the Tr of the final stage is connected in parallel from one to two, and the Tr of (13) and (14) is
Is a high output resistance type, and (15) to (18) Tr are normal Tr. Tr (15) and (16), (17) and (18) are connected to the series respectively.
Ｔ信号が“L"の時はTr（15），（17）がONし、Tr（1
6），（18）はそれぞれVCC,GNDより電流を供給すること
が可能となり、見掛け上、VRef発生回路の電流駆動能力
は上昇する。ところがＴ信号が“H"となると、Tr（1
6），（18）はVCC,GNDからは切り離され、見掛け上VRef
発生回路の電流駆動能力は下がる。従つて、テスト時に
Ｔ信号が“H"となれば、前記のような異常な性質を持つ
デバイスをより短い時間でレジエクトできる。When the T signal is "L", Tr (15) and (17) are turned on and Tr (1
6), (18), each V CC, it is possible to supply a current from the GND, apparently, the current driving capability of the V R ef generation circuit rises. However, when the T signal becomes "H", Tr (1
6) and (18) are separated from V CC and GND, and apparently V R ef
The current drive capability of the generator circuit is reduced. Therefore, if the T signal becomes "H" during the test, the device having the abnormal property as described above can be registered in a shorter time.
次にＴ信号を作る回路を説明する。外部から例えば▲
▼）あるピンにVCCより高い電圧を印加することに
よりＴ信号を得る回路の一実施例として、第２図の回路
が挙げられる。▲▼にVCCより高いある値の電圧
が加わると、ノード102が“H"となるようにN1〜Nnのト
ランジスタの数ｎを決めておく。ノード102が“H"とな
ると、（104）〜（106）で構成したハーフラツチ回路に
より、ノード102が“H"から“L"へと変わつてもノード1
06は“L"を維持する。そしてＴは“H"となる。リセツト
はVCCをGNDレベル近くに下げることによつて行う。Next, a circuit for producing the T signal will be described. From the outside, for example ▲
▼) An example of a circuit for obtaining a T signal by applying a voltage higher than V CC to a certain pin is the circuit shown in FIG. ▲ ▼ previously decided when the voltage of the higher there than V CC is applied, the number n of the transistors of N 1 to N n as node 102 becomes "H" to. When the node 102 becomes "H", even if the node 102 changes from "H" to "L" by the half latch circuit composed of (104) to (106), the node 1
06 keeps “L”. And T becomes "H". Reset is done by pulling V CC close to GND level.
Ｔ信号のつくるその他の実施例として、▲▼が
“H"から“L"に変つた時に▲▼およびが“L"の
時にＴを“H"とするロジツクが考えられる。その回路図
を第３図に示す。▲▼が“H"から“L"に変わる
と、（214）のワンシヨツトパルス発生回路でワンシヨ
ツトのパルスが発生される。そのパルスは３入力ANDゲ
ート（213）の１つの入力に入つているが、３入力ANDゲ
ート（213）の他の入力は▲▼，がインバータ
を介して入つている。３入力ANDゲート（213）の出力は
Nch−Tr（216），（217）のゲートに入力されている。N
ch−Tr（216）（217）がONするのは▲▼，▲
▼，の全てが“L"の時だけである。この時インバー
タ（218）,NORボート（219）で構成されたラツチ回路の
データが反転される。そしてＴは“H"となる。この回路
のリセツトはPUR信号により行う。このPUR信号は電源投
入時のワンシヨツトのパルスの信号である。よつて電源
を切り、再投入するとＴ信号は“L"となる。As another embodiment of forming the T signal, a logic in which T is set to "H" when ▲ ▼ is changed to "L" when ▼ is changed to "L" can be considered. The circuit diagram is shown in FIG. When ▲ ▼ changes from "H" to "L", a one-shot pulse is generated by the one-shot pulse generation circuit in (214). The pulse is input to one input of the 3-input AND gate (213), while the other input of the 3-input AND gate (213) is input via the inverter. The output of the 3-input AND gate (213) is
It is input to the gates of Nch-Tr (216) and (217). N
ch-Tr (216) (217) turns on ▲ ▼, ▲
Only when all of ▼, are "L". At this time, the data of the latch circuit composed of the inverter (218) and the NOR boat (219) is inverted. And T becomes "H". Reset of this circuit is done by PUR signal. This PUR signal is a one-shot pulse signal when the power is turned on. Therefore, when the power is turned off and then turned on again, the T signal becomes "L".
以上のようにこの発明によれば、外部ピンを増加させる
ことなく、テスト状態に遷移でき、そのテスト状態では
ロングサイクルのテストを短くできるという効果があ
る。As described above, according to the present invention, it is possible to transit to the test state without increasing the number of external pins, and it is possible to shorten the long cycle test in the test state.
第１図はこの一実施例であるVRef発生回路の回路図、第
２図はこの発明のＴ信号をつくる回路の一実施例を示す
回路図、第３図はこの発明の他の実施例を示すＴ信号を
作る回路の回路図、第４図は従来のVref回路の回路図、
第５図はDRAMのメモリセルアレイ構成図である。 図において、（１），（４），（５），（８）は高抵
抗、（２），（３），（16），（10）はNch−Tr、
（６），（７），（15），（18）はPch−Tr、（９），
（10）はキヤパシタ、（13）は高抵抗型Nch−Tr、（1
4）は高抵抗型Pch−Tr、（103）は高抵抗、（104），
（107），（110）はPch−Tr、（105），（108）はNch−
Trである。（211），（212），（215），（218），（22
0）はインバータ、（213）は３入力ANDゲート、（214）
はワンシヨツトパルス発生回路、（216）（217）はNch
−Tr,（219）はNORゲート、（221）はNORゲート、（22
2）はANDゲートを示す。 なお、図中、同一符号は同一、または相当部分を示す。Figure 1 is a circuit diagram of V R ef generating circuit according to this embodiment, FIG. 2 is a circuit diagram showing an embodiment of a circuit making T signal of the present invention, FIG. 3 is another embodiment of the present invention A circuit diagram of a circuit for producing a T signal showing an example, FIG. 4 is a circuit diagram of a conventional Vref circuit,
FIG. 5 is a block diagram of a DRAM memory cell array. In the figure, (1), (4), (5) and (8) are high resistances, (2), (3), (16) and (10) are Nch-Tr,
(6), (7), (15), (18) are Pch-Tr, (9),
(10) is a capacitor, (13) is a high resistance Nch-Tr, (1
4) is high resistance Pch-Tr, (103) is high resistance, (104),
(107) and (110) are Pch-Tr, (105) and (108) are Nch-Tr.
It's Tr. (211), (212), (215), (218), (22
0) is an inverter, (213) is a 3-input AND gate, (214)
Is a one-shot pulse generation circuit, (216) (217) is Nch
-Tr, (219) is a NOR gate, (221) is a NOR gate, (22
2) shows an AND gate. In the drawings, the same reference numerals indicate the same or corresponding parts.
Claims (1)
に準ずるもののプリチヤージレベルをVCC,GNDレベル以
外に設定して、このプリチヤージレベル発生回路の最終
段のトランジスタの駆動能力を外部信号により変えられ
る回路構成にしたことを特徴とする半導体記憶装置。1. A precharge level of a bit line, an I / O line, or something similar thereto is set to a level other than V CC and GND levels, and the drive capability of the transistor at the final stage of this precharge level generation circuit is set. A semiconductor memory device having a circuit configuration that can be changed by an external signal.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1216227A JPH0770574B2 (en) | 1989-08-22 | 1989-08-22 | Semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1216227A JPH0770574B2 (en) | 1989-08-22 | 1989-08-22 | Semiconductor memory device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0379056A JPH0379056A (en) | 1991-04-04 |
| JPH0770574B2 true JPH0770574B2 (en) | 1995-07-31 |
Family
ID=16685273
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1216227A Expired - Fee Related JPH0770574B2 (en) | 1989-08-22 | 1989-08-22 | Semiconductor memory device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0770574B2 (en) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3088140B2 (en) * | 1991-07-24 | 2000-09-18 | 日本電気株式会社 | Semiconductor storage device |
| JP4593252B2 (en) | 2004-12-02 | 2010-12-08 | パナソニック株式会社 | Semiconductor integrated circuit |
-
1989
- 1989-08-22 JP JP1216227A patent/JPH0770574B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0379056A (en) | 1991-04-04 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6182257B1 (en) | BIST memory test system | |
| US5051995A (en) | Semiconductor memory device having a test mode setting circuit | |
| US5625597A (en) | DRAM having test circuit capable of performing function test of refresh counter and measurement of refresh cycle simultaneously | |
| US7724594B2 (en) | Leakage current control device of semiconductor memory device | |
| KR970023375A (en) | Data holding circuit | |
| KR930011006A (en) | Semiconductor integrated circuit | |
| JP3866913B2 (en) | Semiconductor device | |
| JP3839873B2 (en) | Semiconductor integrated circuit device | |
| US6615391B2 (en) | Current controlled multi-state parallel test for semiconductor device | |
| JPH0770620B2 (en) | Semiconductor memory device | |
| KR100298133B1 (en) | Semiconductor memory device | |
| EP0740308B1 (en) | Dynamic semiconductor memory device | |
| US5973981A (en) | Stress test apparatus and method for semiconductor memory device | |
| JP2003109398A (en) | Semiconductor memory | |
| KR100438237B1 (en) | Semiconductor integrated circuit having test circuit | |
| KR0154755B1 (en) | Semiconductor memory device having variable plate voltage generater circuit | |
| JPH0770574B2 (en) | Semiconductor memory device | |
| JP3222345B2 (en) | Semiconductor storage device | |
| JP3105078B2 (en) | Semiconductor storage device | |
| US6381718B1 (en) | Current controlled multi-state parallel test for semiconductor device | |
| KR0172439B1 (en) | Circuit and method of detecting defective word line of semiconductor memory device | |
| JPH056675A (en) | Static type semiconductor memory | |
| JP2984045B2 (en) | Semiconductor storage device | |
| JP2011165271A (en) | Semiconductor memory device, and method of testing semiconductor memory device | |
| US5578942A (en) | Super VCC detection circuit |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| LAPS | Cancellation because of no payment of annual fees |